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WO2018101404A1 - 配線基板の加工方法 - Google Patents

配線基板の加工方法 Download PDF

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WO2018101404A1
WO2018101404A1 PCT/JP2017/043062 JP2017043062W WO2018101404A1 WO 2018101404 A1 WO2018101404 A1 WO 2018101404A1 JP 2017043062 W JP2017043062 W JP 2017043062W WO 2018101404 A1 WO2018101404 A1 WO 2018101404A1
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WO
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wiring board
resin
conductor
organic member
film
Prior art date
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PCT/JP2017/043062
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English (en)
French (fr)
Inventor
宗之 佐藤
森川　泰宏
鈴木　実
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Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2018554242A priority patent/JP6644168B2/ja
Priority to KR1020187037684A priority patent/KR102140001B1/ko
Priority to CN201780040084.3A priority patent/CN109479375B/zh
Priority to US16/313,847 priority patent/US11510320B2/en
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    • H05K3/4661—Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor

Definitions

  • the present invention relates to a wiring board suitable for use in a multilayer wiring board including a configuration in which a conductor portion locally disposed on a substrate is covered with a resin portion in which an inorganic member forming a filler is dispersed in an organic member.
  • a wiring board suitable for use in a multilayer wiring board including a configuration in which a conductor portion locally disposed on a substrate is covered with a resin portion in which an inorganic member forming a filler is dispersed in an organic member.
  • Cited Document 1 discloses a method for manufacturing a multilayer wiring board using a ceramic wiring board as a base substrate.
  • paragraph 0078 of the cited document 1 describes that in the course of the manufacturing process, such a multilayer wiring board may be covered with an insulating film and the upper surface of the conductor may not be exposed.
  • the insulating film as described above is usually not a simple structure composed of a single member, but is composed of a resin portion in which an inorganic member forming a filler is dispersed in an organic member. For this reason, as shown in FIG. 12, for example, when dry etching is performed and the insulating film is scraped sequentially from the surface of the insulating film, the inorganic member and the organic member are etched together, so that the processed surface becomes rough. It becomes a surface.
  • the surface of the wiring layer when the surface of the wiring layer is exposed, the surface of the wiring layer is not flatly exposed, and the insulating film residue (inorganic member or organic member) remains randomly on the surface of the wiring layer.
  • the surface of the layer is rough. Therefore, when a film is formed on the exposed wiring layer, the surface of the film laminated on the wiring layer is also roughened. Therefore, since it is necessary to repeat such a process many times when trying to manufacture a multilayer wiring board, the film layer of the wiring layer loses flatness as the wiring layer is located in the upper layer of the multilayer wiring structure. .
  • Citation 2 discloses a method for electroless plating of a wiring layer.
  • a first wiring layer, a solder resist layer mixed with an acid-soluble filler made of an inorganic material and an acid-insoluble filler are sequentially provided, and the solder resist layer surface is subjected to plasma ashing to leave the both fillers. Then, the surface of the solder resist layer is selectively removed. Thereafter, the acid-soluble filler exposed from the surface of the solder resist layer is dissolved, the surface of the solder resist layer is roughened, and then a second wiring layer made of metal is electrolessly plated on the solder resist layer.
  • the cited document 2 since many depressions are formed on the surface of the solder resist layer, it is described that the adhesive strength of the second wiring layer provided thereon is improved. That is, the cited document 2 is intended for roughening the surface of the solder resist layer, and discloses a method opposite to the method for flattening the surface of the solder resist layer.
  • Multilayer wiring boards currently tend to increase in number of layers to increase the degree of integration per unit area. For this reason, as described above, the problem of losing flatness of the film surface of the wiring layer is becoming more apparent as the wiring layer is located in the upper layer of the multilayer wiring structure, and therefore, development of a method for solving this problem has been expected.
  • the present invention has been devised in view of such a conventional situation, and in order to produce a laminated structure, the surface of the exposed conductor part and the surface of the resin part surrounding the conductor part are flush with each other. It is an object of the present invention to provide a method for processing a wiring board that can be processed as it is.
  • the conductor portion locally arranged on the substrate includes a configuration in which an inorganic member that forms a filler is covered with a resin portion in which an organic member is dispersed.
  • a method for processing a substrate wherein an ashing method is used to remove the organic member from the surface layer side of the resin portion (step A), and a wet cleaning method is used to remove the organic member from the surface layer side of the resin portion. The remaining inorganic member is removed (step B).
  • the removal of the organic member from the surface layer side of the resin portion is observed through the resin portion at a position covering the conductor portion. It may be repeated until it is done.
  • the ashing method used for removing the organic member from the surface layer side of the resin portion is performed while applying high-frequency power to the substrate.
  • the power bias RF output [W] may be 0 to 1500.
  • the ashing method used for removing the organic member from the surface layer side of the resin portion is performed while applying high-frequency power to the substrate.
  • the bias RF power density [W / cm 2 ] of power may be 0.2 to 0.8.
  • the ashing method used for removing the organic member from the surface layer side of the resin portion may be oxygen (O 2 ), nitrogen (N 2 ), as process gases.
  • a mixed gas containing a gas selected from the group consisting of carbon tetrafluoride (CF 4 ) may be used.
  • a base used for forming a conductor portion in a laminated structure so that at least a part thereof overlaps a conductor portion whose surface layer portion is exposed by removing the inorganic member.
  • the surface of the exposed conductor part and the surface of the resin part surrounding the conductor part are flush with each other by forming a seed layer (step C) and measuring the surface profile of the seed layer You may evaluate (process D).
  • One embodiment of the present invention is a processing method of a wiring board including a configuration in which a conductor portion locally disposed on a substrate is covered with a resin portion in which an inorganic member serving as a filler is dispersed in an organic member.
  • the organic member is removed from the surface layer side of the resin portion using an ashing method, so that the inorganic member in the resin portion remains, and the organic member is reached until a desired depth is reached. Only remove.
  • the removal of the organic member is gradually advanced until a state in which only the organic member is removed is obtained at a deeper position of the resin portion.
  • step A removal of the organic member from the surface layer side of the resin portion (step A) is repeatedly performed until a state where only the organic member is removed is obtained on the surface of the conductor portion locally disposed on the substrate.
  • the resin part located above the surface of a conductor part an organic member hardly remains and it will be in the state where only the inorganic member which makes a filler remained.
  • the resin part located below the surface of the conductor part maintains the same state as before ashing, that is, the state in which the inorganic member forming the filler is dispersed in the organic member.
  • the inorganic member remaining on the surface layer side of the resin portion is removed after the organic member from the surface layer side of the resin portion is removed (after step A) using a wet cleaning method.
  • the inorganic member which makes the filler and remained in the resin portion located above the surface of the conductor portion is removed by wet cleaning.
  • the resin portion located below the surface of the conductor portion is not affected by the wet cleaning, and maintains the original state, that is, the state in which the inorganic member forming the filler is dispersed in the organic member. Therefore, according to one embodiment of the present invention, in order to fabricate a laminated structure, the exposed conductor portion surface and the surface of the resin portion surrounding the conductor portion can be processed to be flush with each other. Contributes to the provision of substrate processing methods.
  • FIG. 3A shows was expanded. It is sectional drawing which shows the state which performed the process which removed the organic member from the surface layer side of the resin part until the thickness of the resin part becomes about half with respect to the thickness shown to FIG. 3A. It is the enlarged view to which the part which code
  • FIG. 6A It is sectional drawing which shows the state which performed the process of removing the inorganic member which remains on the surface layer side of the resin part from which the organic member was removed in the processing method of the wiring board which concerns on embodiment of this invention. It is the enlarged view to which the part which code
  • FIG. 1 is a cross-sectional view showing an example of an ashing device used in the present invention, and the ashing device is used in removing an organic member from the surface layer side of a resin portion described later (step A).
  • the chamber 52 constituting the ashing device 51 is formed of the same metal as that mainly exposed on the substrate W processed in the chamber 52. Further, the metal constituting the chamber 52 is exposed inside the chamber 52.
  • the chamber 52 is formed of copper. Therefore, the chamber 52 is made of gold (Au), solder (Solder), platinum (Pt), or iridium (Ir) in accordance with the metal exposed on the substrate W in addition to copper.
  • the top plate 64 that forms the chamber 52 has a cylindrical body 65 that protrudes outwardly from the top plate 64.
  • a through hole 68 penetrating the outside and inside of the chamber 52 is formed at the center position of the cylindrical body 65.
  • a waveguide 69 is connected and fixed to the upper surface 65 a of the cylindrical body 65.
  • a connecting hole 69 a is formed in the waveguide 69 at a position corresponding to the through hole 68, and a disk-like microwave transmission window 70 closes the upper opening of the through hole 68 in the connecting hole 69 a. It is arranged.
  • the microwave transmission window 70 is a dielectric transmission window made of ceramics, quartz, or the like, and is tightly fixed to the upper surface 65 a of the cylindrical body 65. In this structure, a microwave propagates through the waveguide 69 from a microwave oscillator (not shown) provided upstream of the waveguide 69 and is introduced into the through hole 68 through the microwave transmission window 70.
  • the lower opening of the through hole 68 is formed with a fitting recess 80 having an opening that expands to have an inner diameter larger than the inner diameter of the through hole 68.
  • the lower opening of the through hole 68 in which the fitting recess 80 is formed is closed by a disk-shaped lower lid 83.
  • the lower lid 83 has a disc-shaped lower lid main body 84 formed through the lead-out hole 83a in the center, and a flange portion 85 formed so as to extend toward the lower outer peripheral surface of the lower lid main body 84. ing.
  • the lower lid 83 is configured such that the lower lid body 84 is inserted into the through hole 68 and the flange portion 85 is fitted into the fitting recess 80.
  • the lower lid 83 (the upper surface of the flange portion 85) is fastened to the top plate 64 (the inner surface 80a of the fitting recess 80) by screwing the flange portion 85 to the inner surface 80a of the fitting recess 80. Fixed.
  • the plasma generation chamber S is partitioned in the space formed by blocking both the upper opening and the lower opening of the through hole 68 formed in the cylindrical body 65 with the microwave transmission window 70 and the lower lid 83. Is done.
  • An annular groove 91 is formed on the outer peripheral surface of the lower lid body 84, and an annular passage is formed by the annular groove 91 and the inner peripheral surface 68 a of the through hole 68 that closes the annular groove 91.
  • the annular groove 91 is formed at a position facing the opening of the gas introduction path 82 formed in the inner peripheral surface 68 a of the through hole 68, and the plasma forming gas (oxygen) introduced from the gas introduction path 82 is an annular passage ( It is introduced into the annular groove 91).
  • the outer peripheral edge of the upper surface of the lower lid body 84 is cut away, thereby forming a cut groove (gas introduction path 82) that connects the plasma generation chamber S and the annular groove 81 (annular path). Then, the plasma forming gas introduced into the annular groove 81 is introduced into the plasma generation chamber S through the cut groove.
  • the plasma forming gas introduced into the plasma generation chamber S is excited by microwaves that are also introduced through the microwave transmission window 70 to become oxygen plasma.
  • the oxygen plasma generated in the plasma generation chamber S is led out toward a substrate (wafer) W placed on the lower substrate stage 54 through a lead-out hole 83a formed in the lower lid 83.
  • a diffusion plate 93 is disposed at a position below the lower lid body 84 and facing the opening of the outlet hole 83a.
  • the diffusion plate 93 is made of aluminum (Al), and is connected and fixed to the lower lid main body 84 by an attachment member 95 via a spacing member 94 made of aluminum (Al).
  • the diffusion plate 93 disperses the oxygen plasma led out from the lead-out hole 83 a of the lower lid main body 84 so that the oxygen plasma is uniformly exposed to the substrate W placed on the substrate stage 54. Thereby, the desired film formed on the surface (upper surface in FIG. 1) Wa of the substrate W placed on the substrate stage 54 is ashed with oxygen plasma.
  • a cylindrical diffusion prevention wall 96 may be attached to the inner bottom surface of the top plate 64 so as to surround the diffusion plate 93.
  • the diffusion prevention wall 96 is made of, for example, aluminum (Al), and guides the oxygen plasma derived from the diffusion plate 93 toward the substrate W disposed below so as not to diffuse toward the inner side surface of the chamber 52. To function.
  • the upper periphery of the substrate stage 54 is covered with a substrate guide 56.
  • the tip of a lift pin 57 supported so as to be movable in the vertical direction is disposed in the substrate stage 54.
  • the substrate W is transferred between the lift pins 57 and a transfer device (not shown), and the substrate W is placed on the substrate stage 54.
  • An insulating plate 58 is interposed between the substrate stage 54 and the lower portion of the chamber 52.
  • a pipe 59 is connected to the substrate stage 54, and cooling water is supplied to a water channel (not shown) formed inside the substrate stage 54 through the pipe 59 to adjust the temperature of the substrate stage 54.
  • a high frequency power source E is connected to the substrate stage 54 via a capacitor C, and a high frequency bias (RF bias) is supplied from the high frequency power source E to the substrate stage 54.
  • the chamber 52 is grounded and functions as an electrical counter electrode with respect to the high frequency bias supplied from the high frequency power source E to the substrate stage 54.
  • a diffusion plate 93 is electrically connected to the chamber 52 via an attachment member 95 and a diffusion prevention wall 96 is electrically connected to the chamber 52. Therefore, the chamber 52, the diffusion plate 93, and the diffusion prevention wall 96 formed of these same metals function as a counter electrode for the high-frequency bias.
  • An exhaust port 53 is formed at the bottom of the chamber 52.
  • the exhaust port 53 is connected to an exhaust pump (not shown) via an exhaust pipe (not shown).
  • the internal space of the chamber 52 is depressurized by the exhaust pump.
  • a pressure control device (not shown) is disposed in the exhaust pipe, and the pressure in the chamber 52 is adjusted by the pressure control device.
  • FIGS. 2A to 2J are views for explaining a method for manufacturing a multilayer wiring board including a step A of removing an organic member from the surface layer side of the resin portion in the wiring board processing method according to the embodiment of the present invention.
  • the process A to which the present invention is applied is included in FIGS. 2A to 2I, and the process A will be described in detail with reference to FIGS. 3A to 6B.
  • a first interlayer insulating film 11 is disposed on one surface (upper surface in FIG. 2A) of a copper clad laminate (CCL: Copper Clad Laminate) 10.
  • CCL Copper Clad Laminate
  • a Cu film seed layer 12 to be formed later is provided so as to cover the interlayer insulating film 11.
  • the seed layer 12 for example, a Ni film, a Cr film, a W film, a Mo film, or the like is preferably used.
  • a dry film resist (DFR: Dry Film Resist) 13 is provided so as to cover the seed layer 12.
  • an opening 13 s for forming a Cu film with a predetermined pattern on the seed layer 12 is provided in the dry film resist 13. Thereby, the dry film resist 13p having the opening 13s is formed.
  • a Cu film 14 is formed on the seed layer 12 exposed by the opening 13s by electroplating.
  • the Cu film 14p1 patterned on the seed layer 12 is obtained by removing the dry film resist 13p.
  • the Cu film 14p1 in the embodiment of the present invention is used as a fine wiring (first conductive film) having a height of about 2 ⁇ m and a width of about 2 ⁇ m to 4 ⁇ m, for example.
  • the seed layer 22 is removed by etching using the patterned Cu film 14p1 as a mask. As a result, a configuration in which only the seed layer 12p at the position where the patterned Cu film 14p1 overlaps is obtained.
  • a second interlayer insulating film 15 is disposed so as to cover the first interlayer insulating film 11 and the patterned Cu film 14p1 located thereon.
  • the second interlayer insulating film 15 is ashed until the surface of the Cu film 14p1 is exposed (step A). Thereby, an organic member is removed from the surface layer side of the resin part which comprises the film 15 for 2nd interlayer insulation. By performing such step A, only the organic member is removed to a desired depth (surface position of the Cu film 14p1) while leaving the inorganic member in the resin portion.
  • wet cleaning is performed to remove portions of the second interlayer insulating film 15 that have undergone step A (that is, inorganic members remaining on the surface layer side of the resin portion that has undergone step A).
  • the inorganic member that forms the filler and remains in the resin portion located above the surface of the patterned Cu film (conductor portion) 14p1 is removed by wet cleaning.
  • the exposed surface of the Cu film (conductor portion) 14p2 and the surface of the second interlayer insulating film (resin portion) 15 surrounding the conductor portion 14p2 are flush with each other.
  • a second seed layer 22 is formed on the surface planarized by the process shown in FIG. 2I. Thereafter, by repeating the steps shown in FIGS. 2C to 2I described above, a multilayer wiring board having a desired laminated structure can be manufactured.
  • FIGS. 3A and 3B are cross-sectional views showing a state before the process A according to the embodiment of the present invention, and correspond to FIG. 2H.
  • FIG. 3A is a cross-sectional view showing a wide area including a plurality of patterned Cu films (conductor portions).
  • FIG. 3B is a diagram focusing on a specific patterned Cu film (conductor part), and shows an enlarged region ( ⁇ ) including the upper part of the Cu film and the resin part located around and above the Cu film. It is sectional drawing.
  • FIG. 4A and 4B are cross-sectional views illustrating a state in which the process A is performed until the thickness of the resin portion is about half of the thickness illustrated in FIG. 3A.
  • FIG. 4A is a cross-sectional view showing a wide area including a plurality of patterned Cu films (conductor portions).
  • FIG. 4B is a diagram focusing on a specific patterned Cu film (conductor part), and shows an enlarged region ( ⁇ ) including the upper part of the Cu film and the resin part located around and above the Cu film. It is sectional drawing.
  • 5A and 5B are cross-sectional views illustrating a state in which the process A is performed until the position of the surface of the conductor portion matches the upper surface of the resin portion.
  • FIG. 5A is a cross-sectional view showing a wide area including a plurality of patterned Cu films (conductor portions).
  • FIG. 5B is a diagram focusing on a specific patterned Cu film (conductor portion), and shows an enlarged region ( ⁇ ) including the upper portion of the Cu film and the resin portion located around and above the Cu film.
  • FIG. 6A and 6B are cross-sectional views showing a state in which the process B of the present invention is performed, and correspond to FIG. 2I.
  • FIG. 6A is a cross-sectional view showing a wide area including a plurality of patterned Cu films (conductor portions).
  • FIG. 6B is a view focusing on a specific patterned Cu film (conductor portion), and shows an enlarged region ( ⁇ ) including the upper portion of the Cu film and the resin portion located around and above the Cu film. It is sectional drawing.
  • FIG. 3A and 3B cover the first interlayer insulating film 11, the patterned Cu film 14p1 positioned thereon, and the seed layer 12p at the position where the Cu film 14p1 overlaps,
  • the state where the second interlayer insulating film 15 is disposed is shown.
  • an inorganic member (indicated by a plurality of white dots in FIGS. 3A and 3B) that is a filler is an organic member (indicated by a dark black mesh pattern in FIGS. 3A and 3B). It has the structure coat
  • reference numeral 15 s 1 is the surface of the second interlayer insulating film 15. As shown in FIG.
  • the second interlayer insulating film 15 before the process A is a resin portion in which an inorganic member forming a filler is dispersed in an organic member.
  • the Cu film (conductor portion) 14p locally disposed on the substrate W is covered with this resin portion.
  • FIGS. 4A and 4B show a state in which the process A is performed on the first interlayer insulating film (resin portion) 11 until it becomes about half of its thickness.
  • symbol L1 has shown the boundary of the processed area
  • the ashing process (process A) described above is further repeated to remove only the organic member, that is, the part subjected to process A (processed area) locally on the substrate W.
  • arranged to is represented.
  • symbol L2 has shown the boundary of the area
  • FIG. 4A FIG. 4B
  • FIG. 5A FIG. 5B
  • the process A is illustrated as being performed twice, but normally FIG. 4A and FIG. 5A are continuous. This process is performed as one process (one step A). However, the process A may be performed in multiple stages (multiple times) as necessary.
  • FIG. 5A shows the state shown in FIG. 5A, that is, the state in which the ashing process is performed until the position of the surface of the Cu film 14p1 coincides with the upper surface of the second interlayer insulating film 15 (step A).
  • survives on the surface layer side of the resin part which passed through the process A was removed using the wet-cleaning method is shown with respect to the wiring board in (process B). Thereby, the inorganic member which makes the filler and remained in the resin portion located above the surface of the conductor portion is removed by wet cleaning.
  • the present invention provides a wiring board that can be processed so that the exposed surface 14ps3 of the conductor portion and the surface 15ps3 of the resin portion surrounding the conductor portion are flush with each other in order to produce a laminated structure. Contribute to the provision of processing methods.
  • FIG. 7 is an SEM photograph showing the surface of the resin part in the state shown in FIG. 3A (the state before performing step A). From this photograph, it can be seen that the surface of the first interlayer insulating film (resin portion) 11 has a profile having a fine recess in a substantially flat shape. The average roughness Ra of the surface was 0.09 ⁇ m.
  • FIG. 8 shows the resin in the state shown in FIG. 5A (the state where the step A (processed region) has reached the surface of the Cu film (conductor portion) 14p locally disposed on the substrate W).
  • the average roughness Ra of the surface was 0.44 ⁇ m. From this, it is speculated that the first interlayer insulating film (resin portion) 11 subjected to the process A is in a state in which almost no organic member remains and only the inorganic member constituting the filler remains.
  • FIG. 9 is a SEM showing the surface of the resin part in the state shown in FIG. 6A (the state in which the inorganic member remaining on the surface layer side of the resin part that has undergone the process A is removed using the wet cleaning method after performing the process A). It is a photograph. From this photograph, it can be seen that the surface of the first interlayer insulating film (resin portion) 11 has a profile having a fine recess in a substantially flat shape. That is, the hemispherical structure existing on the surface of the first interlayer insulating film (resin portion) 11 in the photograph after the process A (FIG. 8) was removed by performing the process B. I understand. The average roughness Ra of the surface was 0.14 ⁇ m.
  • the present invention can process a wiring board that can be processed so that the surface of the exposed conductor portion and the surface of the resin portion surrounding the conductor portion are flush with each other in order to produce a laminated structure. Bring the way.
  • the ashing apparatus 51 shown in FIG. 1 is used suitably.
  • the process gas type and flow rate, process pressure, substrate temperature, microwave output, and bias RF output conditions applied to the substrate are set.
  • the above-described processing shown in FIG. 8 is the result of the following numerical values.
  • Three kinds of gases (O 2 , N 2 , CF 4 ) were used as process gases.
  • Process pressure 40-100 Pa -Substrate temperature: 30 ° C ⁇
  • Microwave output 2000-2500W ⁇
  • Bias RF output 0 to 1500W
  • the bias RF power density [W / cm 2 ] is preferably 0.2 to 0.8. 0.4 to 0.6 is more preferable. When it is smaller than 0.2 [W / cm 2 ], the ashing rate is lowered, and when it is larger than 0.8 [W / cm 2 ], surface roughness due to physical etching action by ions occurs. It is not preferable.
  • FIG. 11 and 12 are cross-sectional views showing a state of a wiring board subjected to a conventional processing method (dry etching process).
  • FIG. 11 shows a state of the wiring board that has been processed by the conventional processing method until the thickness of the resin portion becomes about half of the thickness shown in FIG.
  • FIG. 12 shows a state of the wiring board that has been processed by the conventional processing method until the position of the surface of the conductor portion and the upper surface of the resin portion coincide.
  • FIG. 10 represents the state before performing the conventional processing method. That is, FIG. 10 shows the same state as FIG. 3A.
  • the dry-etched surface (the portion indicated by reference numeral L ⁇ b> 1) is the filler.
  • the surface of the organic member is greatly disturbed by etching and has an uneven shape.
  • the surface subjected to dry etching (the position indicated by the symbol L2) is Similarly to the above, the inorganic member forming the filler is exposed to form a convex portion, and the surface of the organic member is also greatly disturbed by etching and has an uneven shape.
  • a flat profile cannot be obtained because an inorganic member or an organic member forming a filler remains on the surface of the conductor portion.
  • FIG. 13 is an SEM photograph showing the surface of the resin portion in the state shown in FIG. 10 (the state before performing the conventional processing method), and is the same as FIG.
  • the surface 55s1 (the position indicated by the symbol L1) of the first interlayer insulating film (resin portion) 55 is a profile having a fine recess in a substantially flat shape. I understand.
  • the average roughness Ra of the surface was 0.09 ⁇ m.
  • the surface 55 s 1 (position indicated by the symbol L 2) of the first interlayer insulating film (resin portion) 55 is exposed to the inorganic member forming the filler, and the convex portion is formed. It can be seen that the surface of the film is greatly disturbed by etching and has an uneven shape.
  • the average roughness Ra of the surface was 0.35 ⁇ m.
  • the inorganic member forming the filler inherent in the resin portion is exposed to form a convex portion.
  • the surface of the organic member existing in the resin portion is also greatly disturbed by etching and has an uneven shape. Even if the dry etching is advanced to reach the depth at which the surface of the conductor portion is exposed, a flat profile cannot be obtained because the inorganic and organic members that form the filler remain. Therefore, in the conventional processing method (dry etching method), in order to produce a laminated structure, the exposed conductor surface and the surface of the resin portion surrounding the conductor portion are processed so as to be flush with each other. It was extremely difficult.
  • the above-described method for processing a wiring board is used for forming a conductor portion in a laminated structure so that at least a part thereof overlaps a conductor portion whose surface layer portion is exposed by removing an inorganic member. Whether the exposed conductor surface and the surface of the resin portion surrounding the conductor portion are flush with each other by forming a seed layer as a base (step C) and measuring the surface profile of the seed layer Whether or not may be evaluated (step D).
  • the present invention is widely applicable to wiring board processing methods.
  • the wiring board produced by the wiring board processing method according to the present invention is suitably used for a wiring board that requires high-density wiring.

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Abstract

本発明の配線基板の加工方法は、基板上に局所的に配された導体部が、フィラーをなす無機部材が有機部材に分散してなる樹脂部によって被覆された構成を含む配線基板の加工方法であって、アッシング法を用い、前記樹脂部の表層側から前記有機部材を除去し、ウェット洗浄法を用い、前記有機部材が除去された樹脂部の表層側に残存する前記無機部材を除去する。

Description

配線基板の加工方法
　本発明は、基板上に局所的に配された導体部が、フィラーをなす無機部材が有機部材に分散してなる樹脂部によって被覆された構成を含む、多層配線基板用途に好適な、配線基板の加工方法に係る。
　本願は、２０１６年１２月２日に日本に出願された特願２０１６－２３５０５４号に基づき優先権を主張し、その内容をここに援用する。
　多層配線基板に好適な、配線基板の加工方法として、たとえば、特許文献１や特許文献２に開示された方法が公知である。
　引用文献１は、ベース基板としてセラミック配線基板を用いた、多層配線基板の製造方法を開示している。特に、引用文献１の段落００７８には、製造工程の途中において、このような多層配線基板は、絶縁膜によって覆われて、導体上面が露出していない場合がある、と記載されている。
　このような状態は、金型の表面を実際には完全に平坦にできないという理由や、金型の表面を完全に配線の上面に密着させることが困難であるという理由、配線層の高さを完全にそろえることが困難であるという理由、などによる。そのため、絶縁膜の表面をウェットエッチング法、ドライエッチング法、機械研磨法、あるいは、これらの方法を組み合わせた方法により除去し、配線の上面を露出させる必要がある、と説明されている。しかし、その具体的な解決策については、引用文献１には開示されていない。
　ところが、上記のような絶縁膜は、通常、単一の部材からなる単純な構成ではなく、フィラーをなす無機部材が有機部材に分散してなる樹脂部から構成されている。このため、図１２に示すように、たとえば、ドライエッチングを行って、絶縁膜の表面から順に絶縁膜を削り取ろうとした場合、無機部材と有機部材が一緒にエッチングされるため、加工表面が粗面となってしまう。
　つまり、配線層の表面が露呈した状態では、配線層の表面は平坦に露呈せず、絶縁膜の残存物（無機部材や有機部材）が配線層の表面上にランダムに残ってしまい、ひいては配線層の表面は粗れた状態となる。ゆえに、その露呈した配線層上に被膜を形成した場合、配線層上に積層した被膜の表面も粗れた状態になる。したがって、多層配線基板を製造しようとすると、このような工程を何度も繰り返す必要があるため、多層配線構造の上層に位置する配線層ほど、配線層の膜表面は平坦性を失うことになる。
　引用文献２には、配線層を無電界メッキする方法が開示されている。絶縁基板上に、第１の配線層と、無機物よりなる酸可溶フィラーおよび酸不溶フィラーが混入されたソルダーレジスト層とを順に設け、前記ソルダーレジスト層表面をプラズマアッシングして前記両フィラーを残して前記ソルダーレジスト層表面を選択に除去する。その後、前記ソルダーレジスト層表面より露出した前記酸可溶フィラーを溶かし、前記ソルダーレジスト層表面の粗化を行い、次いで前記ソルダーレジスト層上に金属よりなる第２の配線層を無電界メッキする。
　これにより、引用文献２の製法によれば、ソルダーレジスト層表面に多数のくぼみが形成されるので、その上に設けられる第２の配線層の接着強度が改善することが記載されている。すなわち、引用文献２は、ソルダーレジスト層表面の粗化を目的としたものであり、ソルダーレジスト層表面の平坦化する方法とは逆の手法を開示している。
　多層配線基板は、現在、単位面積あたりの集積度を上げるため、積層数が益々増加する傾向にある。このため、前述した通り、多層配線構造の上層に位置する配線層ほど、配線層の膜表面が平坦性を失う問題が顕在化しつつあるため、これを解決する手法の開発が期待されていた。
日本国特開平０９－２４１４１９号公報 日本国特開平０５－００７０７９号公報
　本発明は、このような従来の実情に鑑みて考案されたものであり、積層構造を作製するために、露呈した導体部の表面と、該導体部を取り囲む樹脂部の表面とが面一をなすように処理することが可能な、配線基板の加工方法を提供することを目的とする。
　本発明の一態様に係る配線基板の加工方法は、基板上に局所的に配された導体部が、フィラーをなす無機部材が有機部材に分散してなる樹脂部によって被覆された構成を含む配線基板の加工方法であって、アッシング法を用い、前記樹脂部の表層側から前記有機部材を除去し（工程Ａ）、ウェット洗浄法を用い、前記有機部材が除去された樹脂部の表層側に残存する前記無機部材を除去する（工程Ｂ）。
　本発明の一態様に係る配線基板の加工方法においては、前記樹脂部の表層側からの前記有機部材の除去は、前記導体部を覆う位置にある樹脂部を通して、該導体部の表層部が観測されるまで繰り返し行われてもよい。
　本発明の一態様に係る配線基板の加工方法においては、前記樹脂部の表層側からの前記有機部材の除去に用いられるアッシング法は、前記基板に対して高周波電力を印加しながら行われ、高周波電力のバイアスＲＦ出力［Ｗ］が０～１５００であってもよい。
　本発明の一態様に係る配線基板の加工方法においては、前記樹脂部の表層側からの前記有機部材の除去に用いられるアッシング法は、前記基板に対して高周波電力を印加しながら行われ、高周波電力のバイアスＲＦ出力密度［Ｗ／ｃｍ２］が０．２～０．８であってもよい。
　本発明の一態様に係る配線基板の加工方法においては、前記樹脂部の表層側からの前記有機部材の除去に用いられるアッシング法は、プロセスガスとして酸素（Ｏ２）、窒素（Ｎ２）、四フッ化炭素（ＣＦ４）からなる群より選択されるガスを含む混合ガスを用いてもよい。
　本発明の一態様に係る配線基板の加工方法においては、前記無機部材の除去により表層部が露呈された導体部に少なくとも一部が重なるように、積層構造における導体部の形成に用いられる下地としてシード層を形成し（工程Ｃ）、前記シード層の表面プロファイルを測定することにより、前記露呈した導体部の表面と、該導体部を取り囲む樹脂部の表面とが面一を成しているか否かを評価してもよい（工程Ｄ）。
　本発明の一態様は、基板上に局所的に配された導体部が、フィラーをなす無機部材が有機部材に分散してなる樹脂部によって被覆された構成を含む配線基板の加工方法である。
　本発明の一態様に係る加工方法は、まず、アッシング法を用い、樹脂部の表層側から有機部材を除去することにより、樹脂部における無機部材は残しつつ、所望の深さに達するまで有機部材のみを除去する。このような有機部材の除去を多段階（複数回）に行うことにより、有機部材のみが除去された状態が樹脂部のより深い位置にて得られるまで、有機部材の除去を徐々に進行させる。そして、有機部材のみが除去された状態が、基板上に局所的に配された導体部の表面にて得られるまで、樹脂部の表層側からの有機部材の除去（工程Ａ）を繰り返し行う。
　これにより、導体部の表面より上方に位置する樹脂部には、有機部材がほとんど残存せず、フィラーをなす無機部材のみが残存した状態となる。一方、導体部の表面よりも下方に位置する樹脂部は、アッシングする前と変わらない状態、すなわち、フィラーをなす無機部材が有機部材に分散してなる状態が保持される。
　次いで、本発明の一態様では、ウェット洗浄法を用い、樹脂部の表層側からの有機部材を除去した後に（工程Ａを経た後）樹脂部の表層側に残存する無機部材を除去する。これにより、導体部の表面より上方に位置する樹脂部において残存していた、フィラーをなす無機部材が、ウェット洗浄により除去される。一方、導体部の表面よりも下方に位置する樹脂部は、ウェット洗浄の影響を受けることなく、元の状態、すなわち、フィラーをなす無機部材が有機部材に分散してなる状態が保持される。
　したがって、本発明の一態様は、積層構造を作製するために、露呈した導体部の表面と、該導体部を取り囲む樹脂部の表面とが面一をなすように処理することが可能な、配線基板の加工方法の提供に貢献する。
本発明の実施形態に係る配線基板の加工方法を用いるアッシング装置の一例を示す断面図である。 本発明の実施形態に係る配線基板の加工方法において、樹脂部の表層側から有機部材を除去する工程を含むプロセスの例を示す図である。 本発明の実施形態に係る配線基板の加工方法において、樹脂部の表層側から有機部材を除去する工程を含むプロセスの例を示す図である。 本発明の実施形態に係る配線基板の加工方法において、樹脂部の表層側から有機部材を除去する工程を含むプロセスの例を示す図である。 本発明の実施形態に係る配線基板の加工方法において、樹脂部の表層側から有機部材を除去する工程を含むプロセスの例を示す図である。 本発明の実施形態に係る配線基板の加工方法において、樹脂部の表層側から有機部材を除去する工程を含むプロセスの例を示す図である。 本発明の実施形態に係る配線基板の加工方法において、樹脂部の表層側から有機部材を除去する工程を含むプロセスの例を示す図である。 本発明の実施形態に係る配線基板の加工方法において、樹脂部の表層側から有機部材を除去する工程を含むプロセスの例を示す図である。 本発明の実施形態に係る配線基板の加工方法において、樹脂部の表層側から有機部材を除去する工程を含むプロセスの例を示す図である。 本発明の実施形態に係る配線基板の加工方法において、樹脂部の表層側から有機部材を除去する工程を含むプロセスの例を示す図である。 本発明の実施形態に係る配線基板の加工方法において、樹脂部の表層側から有機部材を除去する工程を含むプロセスの例を示す図である。 樹脂部の表層側から有機部材を除去する工程を行う前の状態を示す断面図である。 図３Ａにおける符号αが示す部分を拡大した拡大図である。 図３Ａに示す厚さに対して樹脂部の厚さが半分程度になるまで、樹脂部の表層側から有機部材を除去する工程を行った状態を示す断面図である。 図４Ａにおける符号βが示す部分を拡大した拡大図である。 導体部の表面の位置と樹脂部の上面とが一致するまで、樹脂部の表層側から有機部材を除去する工程を行った状態を示す断面図である。 図５Ａにおける符号γが示す部分を拡大した拡大図である。 本発明の実施形態に係る配線基板の加工方法において、有機部材が除去された樹脂部の表層側に残存する無機部材を除去する工程を行った状態を示す断面図である。 図６Ａにおける符号δが示す部分を拡大した拡大図である。 図３Ａ及び図３Ｂに示す状態における樹脂部の表面を示すＳＥＭ写真である。 図５Ａ及び図５Ｂに示す状態における樹脂部の表面を示すＳＥＭ写真である。 図６Ａ及び図６Ｂに示す状態における樹脂部の表面を示すＳＥＭ写真である。 従来の加工方法を行う前の状態（図３Ａ及び図３Ｂと同じ状態）を示す断面図である。 図１０に示す厚さに対して樹脂部の厚さが半分程度になるまで、従来の加工方法を行った状態を示す断面図である。 導体部の表面の位置と樹脂部の上面とが一致するまで、従来の加工方法を行った状態を示す断面図である。 図１０に示す状態における樹脂部の表面を示すＳＥＭ写真である。 図１２に示す状態における樹脂部の表面を示すＳＥＭ写真である。
　以下、本発明を実施するための一形態を図１に基づき説明する。図１は、本発明において用いたアッシング装置の一例を示す断面図であり、アッシング装置は、後述する樹脂部の表層側から有機部材を除去する（工程Ａ）において使用される。
　アッシング装置５１を構成するチャンバ５２は、このチャンバ５２内にて処理される基板Ｗにおいて主として露出している金属と同一の金属によって形成されている。さらに、チャンバ５２の内部においては、チャンバ５２を構成する金属が露出している。例えば、銅（Ｃｕ）が露出している基板Ｗをアッシング処理するアッシング装置の場合には、上記チャンバ５２が銅にて形成されている。従って、このチャンバ５２は、銅の他にも、基板Ｗにおいて露出した金属に応じて、金（Ａｕ），半田（Ｓｏｌｄｅｒ），プラチナ（Ｐｔ），イリジウム（Ｉｒ）によって形成される。
　チャンバ５２を形成するトッププレート６４は、トッププレート６４の外側上方に突出した円柱体６５を有する。円柱体６５の中央位置には、チャンバ５２の外側と内側を貫通する貫通穴６８が形成されている。
　円柱体６５の上面６５ａには、導波管６９が連結固定されている。導波管６９には、貫通穴６８に対応する位置に連結穴６９ａが形成され、連結穴６９ａには円板状のマイクロ波透過窓７０が、貫通穴６８の上側開口部を閉塞するように配設されている。マイクロ波透過窓７０は、セラミックスや石英などから構成される誘電体透過窓であって、円柱体６５の上面６５ａに対して密着固定されている。この構造において、導波管６９の上流に設けた不図示のマイクロ波発振器から、マイクロ波が導波管６９を伝搬しマイクロ波透過窓７０を介して貫通穴６８に導入される。
　貫通穴６８の下側開口部は、貫通穴６８の内径より大きな内径を有するように拡大する開口を備えた嵌合凹部８０が形成されている。
　嵌合凹部８０が形成された貫通穴６８の下側開口部は、円板状の下蓋８３によって閉塞されている。下蓋８３は、中央に導出穴８３ａを貫通形成した円板状の下蓋本体８４と、その下蓋本体８４の下側外周面に向けて延出するように形成したフランジ部８５を有している。下蓋８３は、下蓋本体８４が貫通穴６８に貫挿され、フランジ部８５が嵌合凹部８０に嵌合するように構成されている。
　そして、フランジ部８５を嵌合凹部８０の奥面８０ａにネジ留めすることによって、下蓋８３（フランジ部８５の上面）は、トッププレート６４（嵌合凹部８０の奥面８０ａ）に対して締結固定される。
　これにより、円柱体６５に形成した貫通穴６８の上開口部及び下開口部の両方がマイクロ波透過窓７０と下蓋８３にて閉塞されて形成された空間に、プラズマ生成室Ｓが区画形成される。
　下蓋本体８４の外周面には、環状の環状溝９１が形成され、環状溝９１とその環状溝９１を塞ぐ貫通穴６８の内周面６８ａとで環状通路を形成している。環状溝９１は、貫通穴６８の内周面６８ａに形成したガス導入路８２の開口部と対向する位置に形成され、ガス導入路８２から導入されるプラズマ形成用ガス（酸素）が環状通路（環状溝９１）に導入される。
　下蓋本体８４の上面外周縁は切り欠かれており、これによってプラズマ生成室Ｓと環状溝８１（環状通路）を連通する切り溝（ガス導入路８２）が形成されている。そして、環状溝８１に導入されたプラズマ形成用ガスは、切り溝を介してプラズマ生成室Ｓに導入される。
　プラズマ生成室Ｓに導入されたプラズマ形成用ガスは、同じくマイクロ波透過窓７０を介して投入されたマイクロ波によって励起され酸素プラズマとなる。そして、プラズマ生成室Ｓで生成された酸素プラズマは、下蓋８３に形成された導出穴８３ａを介して下方の基板ステージ５４に載置された基板（ウェハ）Ｗに向かって導出される。
　下蓋本体８４の下側であって導出穴８３ａの開口部と対向する位置には、拡散板９３が配置されている。拡散板９３は、アルミニウム（Ａｌ）製であり、同じくアルミニウム（Ａｌ）製の間隔保持部材９４を介して取付部材９５にて下蓋本体８４に対して連結固定されている。拡散板９３は、下蓋本体８４の導出穴８３ａから導出された酸素プラズマを分散させて、同酸素プラズマが基板ステージ５４に載置された基板Ｗに均一に曝されるようにしている。これにより、そして、基板ステージ５４に載置された基板Ｗは、その基板Ｗの表面（図１では上面）Ｗａに形成した所望の膜が酸素プラズマにてアッシングされる。
　なお、トッププレート６４の内底面には、拡散板９３を囲むように円筒形状の拡散防止壁９６が取着される構成としてもよい。拡散防止壁９６は、たとえば、アルミニウム（Ａｌ）製からなり、拡散板９３から導出された酸素プラズマが、チャンバ５２の内側面方向へ拡散しないように、下方に配置された基板Ｗの方向へ導くように機能する。
　基板ステージ５４の周辺上部は、基板ガイド５６により覆われている。基板ステージ５４内には、上下方向に移動可能に支持されたリフトピン５７の先端が配設されている。リフトピン５７を上下動させることにより、リフトピン５７と図示しない搬送装置との間で基板Ｗの受け渡しを行い、基板Ｗを基板ステージ５４上に載置する。
　基板ステージ５４とチャンバ５２の下部との間には絶縁板５８が介在されている。また、基板ステージ５４には配管５９が接続され、その配管５９を介して基板ステージ５４の内部に形成された図示しない水路に冷却水が供給され、基板ステージ５４の温度調節を行っている。さらにまた、基板ステージ５４にはコンデンサＣを介して高周波電源Ｅが接続されており、その高周波電源Ｅから基板ステージ５４に高周波バイアス（ＲＦバイアス）が供給されている。
　一方、上記チャンバ５２は、接地されており、高周波電源Ｅから基板ステージ５４に対して供給される高周波バイアスに対して電気的な対向電極として機能する。そして、後述するように、このチャンバ５２には、拡散板９３が取付部材９５を介して電気的に接続されるとともに、拡散防止壁９６が電気的に接続されている。従って、これら同一の金属によって形成されているチャンバ５２、拡散板９３及び拡散防止壁９６が、上記高周波バイアスに対する対向電極として機能する。
　チャンバ５２の底部には排気口５３が形成されている。その排気口５３は不図示の排気管を介して不図示の排気用ポンプに接続される。この排気用ポンプによってチャンバ５２の内部空間が減圧される。排気管には不図示の圧力制御装置が配設され、その圧力制御装置によりチャンバ５２内の圧力が調整される。
　図２Ａ～図２Ｊは、本発明の実施形態に係る配線基板の加工方法において樹脂部の表層側から有機部材を除去する工程Ａを含む、多層配線基板の製造方法を説明する図である。本発明が適用される工程Ａは、図２Ａ～図２Ｉの間に含まれており、工程Ａについては、特に図３Ａ～図６Ｂを用いて詳細に説明する。
　図２Ａにおいて、銅張積層板（ＣＣＬ：Ｃｏｐｐｅｒ　Ｃｌａｄ　Ｌａｍｉｎａｔｅ）１０の片面（図２Ａでは上面）に第一の層間絶縁用フィルム１１が配設されている。第一の層間絶縁用フィルム１１としては、たとえば、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ　Ｂｕｉｌｄ－ｕｐ　Ｆｉｌｍ）等が好適に用いられる。
　図２Ｂにおいて、層間絶縁用フィルム１１を覆うように、後に形成するＣｕ膜用のシード層１２を設ける。シード層１２としては、たとえば、Ｎｉ膜、Ｃｒ膜、Ｗ膜、Ｍｏ膜等が好適に用いられる。
　図２Ｃにおいて、シード層１２を覆うように、ドライフィルムレジスト（ＤＦＲ：Ｄｒｙ　Ｆｉｌｍ　Ｒｅｓｉｓｔ）１３を設ける。
　図２Ｄにおいて、シード層１２上に所定のパターンでＣｕ膜を作製するための開口部１３ｓをドライフィルムレジスト１３に設ける。これにより、開口部１３ｓを有するドライフィルムレジスト１３ｐが形成される。
　図２Ｅにおいて、開口部１３ｓによって露呈したシード層１２の上に、電気めっき法によりＣｕ膜１４を作製する。
　図２Ｆにおいて、ドライフィルムレジスト１３ｐを除去することにより、シード層１２上にパターン化されたＣｕ膜１４ｐ１が得られる。本発明の実施形態におけるＣｕ膜１４ｐ１は、たとえば、高さ２μｍ程度、幅２μｍ～４μｍ程度の微細な配線（第一導電膜）として用いられる。
　図２Ｇにおいて、パターン化されたＣｕ膜１４ｐ１をマスクとして用い、シード層２２をエッチングにより除去する。これにより、パターン化されたＣｕ膜１４ｐ１が重なる位置にあるシード層１２ｐのみ残存する構成が得られる。
　図２Ｈにおいて、第一の層間絶縁用フィルム１１とその上に位置するパターン化されたＣｕ膜１４ｐ１とを覆うように、第二の層間絶縁用フィルム１５が配設されている。
　図２Ｉにおいて、Ｃｕ膜１４ｐ１の表面が露出するまで第二の層間絶縁用フィルム１５をアッシング処理する（工程Ａ）。これにより、第二の層間絶縁用フィルム１５を構成する樹脂部の表層側から有機部材を除去する。このような工程Ａを行うことにより、樹脂部に対して、無機部材は残しつつ、所望の深さ（Ｃｕ膜１４ｐ１の表面位置）まで有機部材のみを除去する。
　その後、ウェット洗浄することにより、第二の層間絶縁用フィルム１５のうち、工程Ａを経た部位（すなわち、工程Ａを経た樹脂部の表層側に残存する無機部材）を除去する。これにより、パターン化されたＣｕ膜（導体部）１４ｐ１の表面より上方に位置する、樹脂部において残存していた、フィラーをなす無機部材が、ウェット洗浄により除去される。
　その結果、露呈したＣｕ膜（導体部）１４ｐ２の表面と、該導体部１４ｐ２を取り囲む第二の層間絶縁用フィルム（樹脂部）１５の表面とが面一になる。
　図２Ｊにおいて、図２Ｉに示す処理により平坦化された表面に、第二のシード層２２を形成する。この後、上述した図２Ｃ～図２Ｉの各工程を繰り返すことにより、所望の積層構造を有する多層配線基板の製造が可能となる。
　以下では、上記において図２Ｈ～図２Ｉに基づき説明した、本発明の実施形態に係る工程Ａと工程Ｂについて、図３Ａ～図６Ｂを用いて詳細に述べる。
　図３Ａ及び図３Ｂは、本発明の実施形態に係る工程Ａを行う前の状態を示す断面図であり、図２Ｈに相当する。図３Ａは、パターン化された複数のＣｕ膜（導体部）を含む広範囲な領域を示す断面図である。図３Ｂは、特定のパターン化されたＣｕ膜（導体部）に着目した図であって、Ｃｕ膜の上部とその周囲及び上方に位置する樹脂部とを含む領域（α）を拡大して示す断面図である。
　図４Ａ及び図４Ｂは、図３Ａに示す厚さに対して樹脂部の厚さが半分程度になるまで、工程Ａを行った状態を示す断面図である。図４Ａは、パターン化された複数のＣｕ膜（導体部）を含む広範囲な領域を示す断面図である。図４Ｂは、特定のパターン化されたＣｕ膜（導体部）に着目した図であって、Ｃｕ膜の上部とその周囲及び上方に位置する樹脂部とを含む領域（β）を拡大して示す断面図である。
　図５Ａ及び図５Ｂは、導体部の表面の位置と樹脂部の上面とが一致するまで、工程Ａを行った状態を示す断面図である。図５Ａは、パターン化された複数のＣｕ膜（導体部）を含む広範囲な領域を示す断面図である。図５Ｂは、特定のパターン化されたＣｕ膜（導体部）に着目した図であって、Ｃｕ膜の上部とその周囲及び上方に位置する樹脂部とを含む領域（γ）を拡大して示す断面図である。
　図６Ａ及び図６Ｂは、本発明の工程Ｂを行った状態を示す断面図であり、図２Ｉに相当する。図６Ａは、パターン化されたＣｕ膜（導体部）を複数含む広範囲な領域を示す断面図である。図６Ｂは、特定のパターン化されたＣｕ膜（導体部）に着目した図であって、Ｃｕ膜の上部とその周囲及び上方に位置する樹脂部とを含む領域（δ）を拡大して示す断面図である。
　図３Ａ及び図３Ｂは、第一の層間絶縁用フィルム１１と、その上に位置するパターン化されたＣｕ膜１４ｐ１、及び、このＣｕ膜１４ｐ１が重なる位置にあるシード層１２ｐとを覆うように、第二の層間絶縁用フィルム１５が配設された状態を表わしている。
　第二の層間絶縁用フィルム１５は、フィラーをなす無機部材（図３Ａ及び図３Ｂにおいて白色の複数のドットにて表示）が有機部材（図３Ａ及び図３Ｂにおいて濃い黒色のメッシュ模様にて表示）に分散してなる樹脂部により被覆されなる構成を有している。図３Ａにおいて、符号１５ｓ１は、第二の層間絶縁用フィルム１５の表面である。
　図３Ｂに示すように、工程Ａの処理前における第二の層間絶縁用フィルム１５は、フィラーをなす無機部材が有機部材に分散してなる樹脂部である。図３Ａ及び図３Ｂに示す状態では、基板Ｗ上に局所的に配されたＣｕ膜（導体部）１４ｐは、この樹脂部により被覆されている。
　図４Ａ及び図４Ｂは、第一の層間絶縁用フィルム（樹脂部）１１に対して、その厚さの半分程度になるまで、工程Ａを行った状態を表わしている。図４Ａ、図４Ｂにおいて、符号Ｌ１は工程Ａの処理済の領域と、未処理の領域との境界を示している。すなわち、第一の層間絶縁用フィルム（樹脂部）１１において、表面１５ｓｐ１よりも下方に位置し、符号Ｌ１で示された部分よりも上方に位置する領域（図４Ａ及び図４Ｂにおいて薄い黒色のメッシュ模様にて表示）が、工程Ａが行われた部分（処理済の領域）である。これに対して、符号Ｌ１で示された部分よりも下方に位置する領域（図４Ａ及び図４Ｂにおいて濃い黒色のメッシュ模様にて表示）が、工程Ａが未だ行われていない部分（未処理の領域）である。
　図４Ｂにおいて、工程Ａを行った部分（処理済の領域）では、樹脂部に含まれる無機部材は残存し、有機部材のみを分解・除去した状態となっている。このようなアッシング処理は、灰化処理とも呼ばれる。
　図５Ａ及び図５Ｂは、前述したアッシング処理（工程Ａ）をさらに繰り返し行い、有機部材のみを除去した部分、すなわち、工程Ａを行った部分（処理済の領域）が、基板Ｗ上に局所的に配されたＣｕ膜（導体部）１４ｐの表面に達した状態を表わしている。図５Ａ、図５Ｂにおいて、符号Ｌ２は工程Ａを処理済の領域と未処理の領域との境界を示している。すなわち、第一の層間絶縁用フィルム（樹脂部）１１において、表面１５ｓｐ２よりも下方に位置し、符号Ｌ２で示された部分よりも上方に位置する領域（図５Ａ及び図５Ｂにおいて薄い黒色のメッシュ模様にて表示）が、工程Ａが行われた部分（処理済の領域）である。これに対して、符号Ｌ２よりも下方に位置する領域（図５Ａ及び図５Ｂにおいて濃い黒色のメッシュ模様にて表示）が、工程Ａが未だ行われていない部分（未処理の領域）である。
　図５Ｂにおいて、工程Ａを行った部分（処理済の領域）では、樹脂部に含まれる無機部材は残存し、有機部材のみを分解・除去した状態となっている。
　これにより、Ｃｕ膜（導体部）１４ｐの表面（符号Ｌ２で示された部分）より上方に位置する第一の層間絶縁用フィルム（樹脂部）１１には、有機部材がほとんど残存せず、フィラーをなす無機部材のみが残存した状態となる。一方、Ｃｕ膜（導体部）１４ｐの表面よりも下方に位置する第一の層間絶縁用フィルム（樹脂部）１１は、アッシングする前と変わらない状態、すなわち、フィラーをなす無機部材が有機部材に分散してなる状態が保持される。
　上述した図４Ａ（図４Ｂ）と図５Ａ（図５Ｂ）においては、説明の都合上、工程Ａを２回に分けて行ったように図示しているが、通常は図４Ａと図５Ａは連続したプロセス（１つの工程Ａ）として行われる。ただし、必要に応じて、工程Ａを多段階（複数回）に行っても構わない。
　図６Ａ及び図６Ｂは、図５Ａに示した状態、すなわち、Ｃｕ膜１４ｐ１の表面の位置と第二の層間絶縁用フィルム１５の上面とが一致するまでアッシング処理が施された（工程Ａ）状態にある配線基板に対して、ウェット洗浄法を用い、工程Ａを経た樹脂部の表層側に残存する前記無機部材を除去した状態を表わしている（工程Ｂ）。これにより、導体部の表面より上方に位置する樹脂部において残存していた、フィラーをなす無機部材が、ウェット洗浄により除去される。一方、導体部の表面よりも下方に位置する樹脂部は、ウェット洗浄の影響を受けることなく、元の状態、すなわち、フィラーをなす無機部材が有機部材に分散してなる状態が保持される。
　したがって、本発明は、積層構造を作製するために、露呈した導体部の表面１４ｐｓ３と、該導体部を取り囲む樹脂部の表面１５ｐｓ３とが面一をなすように処理することが可能な、配線基板の加工方法の提供に貢献する。
　図７は、図３Ａに示す状態（工程Ａを行う前の状態）における樹脂部の表面を示すＳＥＭ写真である。この写真から、第一の層間絶縁用フィルム（樹脂部）１１の表面は、ほぼ平坦な形状の中に、微細な凹部を備えたプロファイルであることが分かる。この表面の平均粗さＲａは、０．０９μｍであった。
　図８は、図５Ａに示す状態（工程Ａを行った部分（処理済の領域）が、基板Ｗ上に局所的に配されたＣｕ膜（導体部）１４ｐの表面に達した状態）における樹脂部の表面を示すＳＥＭ写真である。この写真から、第一の層間絶縁用フィルム（樹脂部）１１の表面は、半球状の構造物が全面を覆い、これらの構造物が凸部をなし、構造物の間隙は凹部を形成していることが分かる。この表面の平均粗さＲａは、０．４４μｍであった。
　これより、工程Ａを行った第一の層間絶縁用フィルム（樹脂部）１１は、有機部材がほとんど残存せず、フィラーをなす無機部材のみが残存した状態にあると推察される。
　図９は、図６Ａに示す状態（工程Ａを行った後、ウェット洗浄法を用い、工程Ａを経た樹脂部の表層側に残存する無機部材を除去した状態）における樹脂部の表面を示すＳＥＭ写真である。この写真から、第一の層間絶縁用フィルム（樹脂部）１１の表面は、ほぼ平坦な形状の中に、微細な凹部を備えたプロファイルであることが分かる。すなわち、工程Ａを行った後の写真（図８）において、第一の層間絶縁用フィルム（樹脂部）１１の表面に存在した半球状の構造物が、工程Ｂを行うことにより除去されたことが分かる。この表面の平均粗さＲａは、０．１４μｍであった。
　図７～図９の結果より、以下の点が明らかとなった。
　工程Ａに続いて工程Ｂを行うことにより、導体部の表面より上方に位置する樹脂部において残存していた、フィラーをなす無機部材が、ウェット洗浄により除去される。
　一方、導体部の表面よりも下方に位置する樹脂部は、ウェット洗浄の影響を受けることなく、元の状態、すなわち、フィラーをなす無機部材が有機部材に分散してなる状態が保持される。
　したがって、本発明は、積層構造を作製するために、露呈した導体部の表面と、該導体部を取り囲む樹脂部の表面とが面一をなすように処理することが可能な、配線基板の加工方法をもたらす。
　このような工程Ａを行うためには、図１に示すアッシング装置５１が好適に用いられる。アッシング装置５１の使用の際に、プロセスガスの種類と流量、プロセス圧力、基板温度、マイクロ波の出力、基板に印加するバイアスＲＦ出力の条件が設定される。
　上述した図８に示す加工は、以下の数値にて行った結果である。プロセスガスとして、３種類のガス（Ｏ２、Ｎ２、ＣＦ４）を用いた。
・プロセスガス１：酸素（Ｏ２）、流量＝３２００ｓｃｃｍ
・プロセスガス２：窒素（Ｎ２）、流量＝４００ｓｃｃｍ
・プロセスガス３：四フッ化炭素（ＣＦ４）、流量＝０～５００ｓｃｃｍ
・プロセス圧力：４０～１００Ｐａ
・基板温度：３０℃
・マイクロ波出力：２０００～２５００Ｗ
・バイアスＲＦ出力：０～１５００Ｗ
　以上の数値は代表例であり、本発明はこれらの数値や組み合わせに限定されるものではないが、たとえば、バイアスＲＦ電力密度［Ｗ／ｃｍ２］については、０．２～０．８が好ましく、０．４～０．６がより好適である。０．２［Ｗ／ｃｍ２］より小さい場合には、アッシングレートの低下を招き、０．８［Ｗ／ｃｍ２］より大きい場合にはイオンによる物理的なエッチング作用による表面荒れが生ずるため、好ましくない。
　図１１及び図１２は、従来の加工方法（ドライエッチング処理）を行った配線基板の状態を示す断面図である。図１１は、図１０に示す厚さに対して樹脂部の厚さが半分程度になるまで従来の加工方法による処理を施した配線基板の状態を示す。図１２は、導体部の表面の位置と樹脂部の上面とが一致するまで従来の加工方法による処理を施した配線基板の状態を示す。なお、図１０は、従来の加工方法を行う前の状態を表わしている。すなわち、図１０は、図３Ａと同じ状態を示している。
　図１１より、図１０に示す厚さに対して樹脂部の厚さが半分程度になるまで処理を行った状態においては、ドライエッチング処理された表面（符号Ｌ１で示された部分）は、フィラーをなす無機部材が露呈して凸部が形成されるとともに、有機部材の表面もエッチングにより大きく乱れ凹凸形状をなしている。
　図１２より、導体部の表面の位置と樹脂部の上面とが一致するまで従来の加工方法による処理を施した状態においては、ドライエッチング処理された表面（符号Ｌ２が示す位置）は、図１１と同様に、フィラーをなす無機部材が露呈して凸部が形成されるとともに、有機部材の表面もエッチングにより大きく乱れ凹凸形状をなしている。これに加えて、導体部の表面にはフィラーをなす無機部材や有機部材が残存するため、平坦なプロファイルが得られない。
　図１３は、図１０に示す状態（従来の加工方法を行う前の状態）における樹脂部の表面を示すＳＥＭ写真であり、図７と同一である。
　図１３に示す写真から、第一の層間絶縁用フィルム（樹脂部）５５の表面５５ｓ１（符号Ｌ１が示す位置）は、ほぼ平坦な形状の中に、微細な凹部を備えたプロファイルであることが分かる。この表面の平均粗さＲａは、０．０９μｍであった。
　図１４に示す写真から、第一の層間絶縁用フィルム（樹脂部）５５の表面５５ｓ１（符号Ｌ２が示す位置）は、フィラーをなす無機部材が露呈して凸部が形成されるとともに、有機部材の表面もエッチングにより大きく乱れ凹凸形状をなしていることが分かる。この表面の平均粗さＲａは、０．３５μｍであった。
　図１２～図１３の結果より、以下の点が明らかとなった。
　従来の加工方法（ドライエッチング法）によれば、樹脂部に内在するフィラーをなす無機部材が露呈して凸部を形成する。また、樹脂部に内在する有機部材の表面もエッチングにより大きく乱れ凹凸形状をなす。ドライエッチングを進めて、導体部の表面が露呈する深さまで到達しても、フィラーをなす無機部材や有機部材が残存するため、平坦なプロファイルが得られない。
　ゆえに、従来の加工方法（ドライエッチング法）では、積層構造を作製するために、露呈した導体部の表面と、該導体部を取り囲む樹脂部の表面とが面一をなすように処理することが極めて困難であった。
　本発明の好ましい実施形態を説明し、上記で説明してきたが、これらは本発明の例示的なものであり、限定するものとして考慮されるべきではないことを理解すべきである。追加、省略、置換、およびその他の変更は、本発明の範囲から逸脱することなく行うことができる。従って、本発明は、前述の説明によって限定されていると見なされるべきではなく、請求の範囲によって制限されている。
　例えば、上述した本発明の実施形態に係る配線基板の加工方法においては、無機部材の除去により表層部が露呈された導体部に少なくとも一部が重なるように、積層構造における導体部の形成に用いられる下地としてシード層を形成し（工程Ｃ）、シード層の表面プロファイルを測定することにより、露呈した導体部の表面と、該導体部を取り囲む樹脂部の表面とが面一を成しているか否かを評価してもよい（工程Ｄ）。
　本発明は、配線基板の加工方法に広く適用可能である。本発明に係る配線基板の加工方法によって作製される配線基板は、高密度配線が求められる配線基板に好適に用いられる。
　１０　銅張積層板、１１　第一の層間絶縁用フィルム、１２　シード層、１３、１３ｐ　ドライフィルムレジスト、１４、１４ｐ、１４ｐ１、１４ｐ２　Ｃｕ膜、１５　第二の層間絶縁用フィルム、２２　第二のシード層。

Claims (6)

  1. 　基板上に局所的に配された導体部が、フィラーをなす無機部材が有機部材に分散してなる樹脂部によって被覆された構成を含む配線基板の加工方法であって、
    　アッシング法を用い、前記樹脂部の表層側から前記有機部材を除去し、
    　ウェット洗浄法を用い、前記有機部材が除去された樹脂部の表層側に残存する前記無機部材を除去する、
    　配線基板の加工方法。
  2. 　前記樹脂部の表層側からの前記有機部材の除去は、前記導体部を覆う位置にある樹脂部を通して、該導体部の表層部が観測されるまで繰り返し行われる、
    　請求項１に記載の配線基板の加工方法。
  3. 　前記樹脂部の表層側からの前記有機部材の除去に用いられるアッシング法は、前記基板に対して高周波電力を印加しながら行われ、高周波電力のバイアスＲＦ出力［Ｗ］が０～１５００である、
    　請求項１又は請求項２に記載の配線基板の加工方法。
  4. 　前記樹脂部の表層側からの前記有機部材の除去に用いられるアッシング法は、前記基板に対して高周波電力を印加しながら行われ、高周波電力のバイアスＲＦ出力密度［Ｗ／ｃｍ２］が０．２～０．８である、
    　請求項１から請求項３のいずれか一項に記載の配線基板の加工方法。
  5. 　前記樹脂部の表層側からの前記有機部材の除去に用いられるアッシング法は、プロセスガスとして酸素（Ｏ２）、窒素（Ｎ２）、四フッ化炭素（ＣＦ４）からなる群より選択されるガスを含む混合ガスを用いる、
    　請求項１から請求項４のいずれか一項に記載の配線基板の加工方法。
  6. 　前記無機部材の除去により表層部が露呈された導体部に少なくとも一部が重なるように、積層構造における導体部の形成に用いられる下地としてシード層を形成し、
    　前記シード層の表面プロファイルを測定することにより、前記露呈した導体部の表面と、該導体部を取り囲む樹脂部の表面とが面一を成しているか否かを評価する、
    　請求項１から請求項５のいずれか一項に記載の配線基板の加工方法。
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