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WO2018171133A1 - 移位寄存器单元、栅极驱动电路以及驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路以及驱动方法 Download PDF

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WO2018171133A1
WO2018171133A1 PCT/CN2017/101848 CN2017101848W WO2018171133A1 WO 2018171133 A1 WO2018171133 A1 WO 2018171133A1 CN 2017101848 W CN2017101848 W CN 2017101848W WO 2018171133 A1 WO2018171133 A1 WO 2018171133A1
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pull
shift register
register unit
clock signal
output
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李蒙
李永谦
徐攀
张淼
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BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
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    • G09G2320/043—Preventing or counteracting the effects of ageing

Definitions

  • the present disclosure proposes a shift register unit, a gate drive circuit including the shift register unit, and a driving method applied to the shift register unit.
  • the shift register unit has a simple structure, has a full swing output, low power consumption, low noise, and the threshold voltage drift of the thin film transistor connected to the output end is restored, thereby maintaining the normal display of the liquid crystal panel.
  • the reset terminal RESET is connected to the high level input signal OUT_N+1, so that the transistor T5 is turned on, thereby charging the pull-down node QB to a high level, so that the transistor T4 is turned on; due to the input of the transistor T4
  • the second voltage input terminal VSS is connected to the low level, thus causing the output signal OUT_N of the output terminal OUTPUT to go low.
  • the output terminal OUTPUT is connected to the Nth gate line GL(N), and the input terminal INPUT is connected to the N-1th stage shift register unit output signal.
  • OUT_N-1 the reset terminal RESET is connected to the N+1th shift register unit output signal OUT_N+1.
  • the input terminal INPUT of the Nth stage shift register unit is connected to the high level input signal OUT_N.

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Abstract

一种移位寄存器单元、包括该移位寄存器单元的栅极驱动电路以及应用于该移位寄存器单元的驱动方法。移位寄存器单元包括输入模块（101）、输出模块（102）、输出复位模块（103）以及第一电容（C1），其中第一电容（C1）连接在上拉节点（Q）和第二时钟信号端（CK2）之间，被配置为通过第二时钟信号端（CK2）接入的第二时钟信号来维持上拉节点（Q）的高电平。该移位寄存器单元还包括连接在下拉节点（QB）和第一电压输入端（V_R）之间的第二电容（C2），被配置为在一帧扫描结束后的消隐时间，通过第一电压输入端（V_R）接入的反向偏置电压来拉低下拉节点（QB）的电平。该移位寄存器单元结构简单，具有全摆幅输出，功耗低、噪声小，与输出端（OUTPUT）连接的薄膜晶体管的阈值电压的漂移得到恢复，从而维持液晶面板的正常显示。

Description

移位寄存器单元、栅极驱动电路以及驱动方法 技术领域
本公开涉及显示技术领域，具体涉及一种移位寄存器单元、包括该移位寄存器单元的栅极驱动电路以及应用于该移位寄存器单元的驱动方法。
背景技术
在显示技术领域，液晶显示屏是目前常用的平板显示屏，液晶显示屏的像素阵列通常包括交错的多行栅线和多列数据线。其中，对栅线的驱动可以通过在液晶面板外部连接集成电路来完成。近年来随着非晶硅薄膜工艺的不断提高，也可以直接将栅极驱动电路制作在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)电路来对栅线进行驱动。由于GOA电路可以直接制作在液晶显示屏周围，因此其简化了制造工艺，降低了产品成本，提高了液晶显示屏的集成度，从而使液晶显示屏趋向于更加薄型化。
现有的栅极驱动电路的设计较为复杂，通常采用很多的时钟信号以及很多的薄膜晶体管，导致电路功耗较大，噪声较多。此外，现有的栅极驱动电路在一帧扫描中，电路输出端输出高电平后一直保持低电平，因此下拉节点必须一直维持较高的正电平以使与输出端连接的薄膜晶体管导通，从而拉低输出端电平，这样的薄膜晶体管栅极持续较高的正电平容易造成薄膜晶体管的阈值电压漂移，严重影响液晶面板的正常显示。
发明内容
针对以上问题，本公开提出了一种移位寄存器单元、包括该移位寄存器单元的栅极驱动电路以及应用于该移位寄存器单元的驱动方法。其中，该移位寄存器单元结构简单，具有全摆幅输出，功耗低、噪声小，与输出端连接的薄膜晶体管的阈值电压的漂移得到恢复，从而维持液晶面板的正常显示。
根据本公开的一方面，提出了一种移位寄存器单元，包括：输入模块(101)，连接在输入端、第一时钟信号端、上拉节点和下拉节点之间，被配置为在输入端接入的输入信号和第一时钟信号端接入的第一时钟信号的控制下，对上拉节点进行充电并且对下拉节点进行复位；输出模块(102)，连接在上拉节点、第二时钟信号端和输出端之间，被配置为在上拉节点的电平的 控制下，将第二时钟信号端接入的第二时钟信号输出到输出端；输出复位模块(103)，连接在下拉节点和输出端之间，被配置为在下拉节点的电平的控制下，对输出端进行复位；以及第一电容(C1)，其连接在上拉节点和第二时钟信号端之间，被配置为通过第二时钟信号端接入的第二时钟信号来维持上拉节点的高电平。
可选地，该移位寄存器单元还包括：下拉节点控制模块(104)，连接在复位端和下拉节点之间，被配置为在复位端接入的复位信号的控制下，对下拉节点进行充电。
可选地，该输入模块(101)包括：第一晶体管(T1)，其控制极连接到第一时钟信号端，输入极连接到输入端，输出极连接到上拉节点；以及第二晶体管(T2)，其控制极连接到上拉节点，输入极连接到第二电压输入端，输出极连接到下拉节点。
可选地，该输出模块(102)包括：第三晶体管(T3)，其控制极连接到上拉节点，输入极连接到第二时钟信号端，输出极连接到输出端；以及第三电容(C3)，其连接在上拉节点与输出端之间。
可选地，该输出复位模块(103)包括：第四晶体管(T4)，其控制极连接到下拉节点，输入极连接到第二电压输入端，输出极连接到输出端。
可选地，该下拉节点控制模块(104)包括：第五晶体管(T5)，其控制极和输入极连接到复位端，输出极连接到下拉节点。
根据本公开的另一方面，提出了一种栅极驱动电路，包括级级联的该移位寄存器单元，其中，每一级移位寄存器单元的输出端连接到对应的一条栅线，其中，第一级移位寄存器单元的输出端连接到第二级移位寄存器单元的输入端，最后一级移位寄存器单元的输出端连接到倒数第二级移位寄存器单元的复位端，除了第一级移位寄存器单元之外，每一级移位寄存器单元的输出端还连接到上一级移位寄存器单元的复位端，除了最后一级移位寄存器单元之外，每一级移位寄存器单元的输出端还连接到下一级移位寄存器单元的输入端，其中，第N级移位寄存器单元的第一时钟信号端和第二时钟信号端分别接入第一时钟信号和第二时钟信号，第N+1级移位寄存器单元的第一时钟信号端和第二时钟信号端分别接入第二时钟信号和第一时钟信号，其中，第一时钟信号和第二时钟信号的周期相同并且时序相反。
根据本公开的又一方面，提出了一种应用于该移位寄存器单元的驱动方 法，包括：输入端接入输入信号，第一时钟信号端接入第一时钟信号，使得上拉节点充电到第一高电平，并且对下拉节点进行复位；以及第二时钟信号端接入第二时钟信号，使得输出端输出第二时钟信号，通过电容自举效应使得上拉节点的电平从第一高电平升高到第二高电平，第一电容(C1)通过第二时钟信号端接入的第二时钟信号来维持上拉节点的第二高电平。
可选地，该移位寄存器单元的驱动方法还包括：复位端接入复位信号，使得下拉节点充电到高电平，从而将输出端的电平复位。
根据本公开的原理，该移位寄存器单元具有数量较少的时钟信号以及薄膜晶体管，结构简单；可以利用连接在上拉节点和第二时钟信号端之间的第一电容通过第二时钟信号端接入的第二时钟信号来维持上拉节点的高电平，从而使得该移位寄存器单元具有全摆幅输出，功耗低、噪声小。
可选地，该移位寄存器单元还包括：第二电容(C2)，其连接在下拉节点和第一电压输入端之间，被配置为在一帧扫描结束后的消隐时间，通过第一电压输入端接入的反向偏置电压来拉低下拉节点的电平。
可选地，该移位寄存器单元的驱动方法还包括：在一帧扫描结束后的消隐时间，第二电容C2通过第一电压输入端接入的反向偏置电压来拉低下拉节点的电平。
根据本公开的原理，该移位寄存器单元可以在一帧扫描结束后的消隐时间，利用连接在下拉节点和第一电压输入端之间的第二电容通过第一电压输入端接入的反向偏置电压来拉低下拉节点的电平，使得该移位寄存器单元中与输出端连接的薄膜晶体管的控制极处于负电平的状态，该薄膜晶体管的阈值电压的漂移得到恢复，从而维持液晶面板的正常显示。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员而言，在没有做出创造性劳动的前提下，还可以根据这些附图获得其他的附图。以下附图并未刻意按实际尺寸等比例缩放绘制，重点在于示出本公开的主旨。
图1是根据本公开的实施例的移位寄存器单元的框图；
图2图示了根据本公开的实施例的移位寄存器单元的电路结构；
图3图示了可用于本公开的实施例的移位寄存器单元的有关信号时序；
图4是未添加第二电容和第一电压输入端的移位寄存器单元的设计仿真图；
图5是根据本公开的实施例的添加了第二电容和第一电压输入端的移位寄存器单元的设计仿真图；
图6是根据本公开的实施例的栅极驱动电路的整体连接结构示意图；
图7是根据本公开的实施例的移位寄存器单元的两级级联的栅极驱动电路仿真图；
图8是根据本公开的实施例的移位寄存器单元的六级级联的栅极驱动电路仿真图；以及
图9是根据本公开的实施例的应用于移位寄存器单元的驱动方法的流程图。
具体实施方式
下面将结合附图对本公开实施例中的技术方案进行清楚、完整地描述，显而易见地，所描述的实施例仅仅是本公开的部分实施例，而不是全部的实施例。基于本公开实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，也属于本公开保护的范围。
图1是根据本公开的实施例的移位寄存器单元的框图。如图1所示，该移位寄存器单元包括：输入模块101，连接在输入端INPUT、第一时钟信号端CK1、上拉节点Q和下拉节点QB之间，被配置为在输入端INPUT接入的输入信号和第一时钟信号端CK1接入的第一时钟信号的控制下，对上拉节点Q进行充电并且对下拉节点QB进行复位；输出模块102，连接在上拉节点Q、第二时钟信号端CK2和输出端OUTPUT之间，被配置为在上拉节点Q的电平的控制下，将第二时钟信号端CK2接入的第二时钟信号输出到输出端OUTPUT；输出复位模块103，连接在下拉节点QB和输出端OUTPUT之间，被配置为在下拉节点QB的电平的控制下，对输出端OUTPUT进行复位；第一电容C1，其连接在上拉节点Q和第二时钟信号端CK2之间，被配置为通过第二时钟信号端CK2接入的第二时钟信号来维持上拉节点Q的高电平。
可选地，如图1所示，该移位寄存器单元还包括：下拉节点控制模块104，连接在复位端RESET和下拉节点QB之间，被配置为在复位端RESET接入的复 位信号的控制下，对下拉节点QB进行充电。
可选地，如图1所示，该移位寄存器单元还包括：第二电容C2，其连接在下拉节点QB和第一电压输入端V_R之间，被配置为在一帧扫描结束后的消隐时间，通过第一电压输入端V_R接入的反向偏置电压来拉低下拉节点QB的电平。
根据本公开的移位寄存器单元具有数量较少的时钟信号以及薄膜晶体管，结构简单；可以利用连接在上拉节点Q和第二时钟信号端CK2之间的第一电容C1通过第二时钟信号端CK2接入的第二时钟信号来维持上拉节点Q的高电平，从而使得该移位寄存器单元具有全摆幅输出，功耗低、噪声小；可以在一帧扫描结束后的消隐时间，利用连接在下拉节点QB和第一电压输入端V_R之间的第二电容通过第一电压输入端V_R接入的反向偏置电压来拉低下拉节点QB的电平，使得该移位寄存器单元中与输出端OUTPUT连接的薄膜晶体管的控制极处于负电平的状态，该薄膜晶体管的阈值电压的漂移得到恢复，从而维持液晶面板的正常显示。
图2图示了根据本公开实施例的移位寄存器单元的示意性的电路结构。以下结合图1和图2对该移位寄存器单元的电路结构进行详细说明。可选地，如图2所示，在该移位寄存器单元中，输入模块101包括：第一晶体管T1，其控制极连接到第一时钟信号端CK1，输入极连接到输入端INPUT，输出极连接到上拉节点Q；以及第二晶体管T2，其控制极连接到上拉节点Q，输入极连接到第二电压输入端VSS，输出极连接到下拉节点QB。
可选地，如图2所示，在该移位寄存器单元中，输出模块102包括：第三晶体管T3，其控制极连接到上拉节点Q，输入极连接到第二时钟信号端CK2，输出极连接到输出端OUTPUT；以及第三电容C3，其连接在上拉节点Q与输出端OUTPUT之间。
可选地，如图2所示，在该移位寄存器单元中，输出复位模块103包括：第四晶体管T4，其控制极连接到下拉节点QB，输入极连接到第二电压输入端VSS，输出极连接到输出端OUTPUT。
可选地，如图2所示，在该移位寄存器单元中，下拉节点控制模块104包括：第五晶体管T5，其控制极和输入极连接到复位端RESET，输出极连接到下拉节点QB。
尽管在图2中，示出的所有晶体管均是N型晶体管，其控制极为N型晶体 管的栅极，输入极为N型晶体管的漏极，输出极为N型晶体管的源极；第一电压输入端V_R在一帧扫描结束后的消隐时间接入反向偏置电压，第二电压输入端VSS接入低电平，然而，为实现本公开的原理，该移位寄存器单元中的一个或者多个晶体管采用P型晶体管也是可能的，只要相应地调整源极和漏极的位置以及相应的第一和第二电压输入端接入的电平即可，具体细节不在此赘述，但也应该在本发明的保护范围内。
以下以图2所示的移位寄存器单元作为第N级移位寄存器单元为例，参照图3所示的信号时序来说明其具体的工作原理，其中，该移位寄存器单元的第一时钟信号端CK1接入第一时钟信号CLK1，第二时钟信号端CK2接入第二时钟信号CLK2；第二电压输入端VSS接入低电平；输入端INPUT接前一级移位寄存器单元的输出端OUT_N-1，复位端RESET接后一级移位寄存器单元的输出端OUT_N+1，即，扫描方向为正向扫描。在图3所示的a、b、c和d四个阶段中，该移位寄存器单元进行如下操作：
在第一阶段a中，输入端INPUT接入高电平的输入信号OUT_N-1，第一时钟信号端CK1接入高电平的第一时钟信号CLK1，使得晶体管T1导通，从而将上拉节点Q充电到第一高电平，使得晶体管T2、T3导通；由于晶体管T2的输入极接低电平的第二电压输入端VSS，因此将下拉节点QB的电平复位，使得晶体管T4关闭；第二时钟信号端CK2接入低电平的第二时钟信号CLK2，使得输出端OUTPUT输出低电平的输出信号OUT_N。在第一阶段a中，本领域技术人员应当理解，第一级移位寄存器单元的输入信号可以是初始输入信号STU。
在第二阶段b中，输入端INPUT接入低电平的输入信号OUT_N-1，第一时钟信号端CK1接入低电平的第一时钟信号CLK1，使得晶体管T1关闭；第二时钟信号端CK2接入高电平的第二时钟信号CLK2，由于晶体管T3保持导通，因此输出端OUTPUT将第二时钟信号端接入的高电平的第二时钟信号CLK2作为输出信号OUT_N输出，并且由于第三电容C3的自举效应，使得上拉节点Q的电平从第一高电平升高到第二高电平；晶体管T2保持导通状态，使得下拉节点QB的电平仍然为低电平。由于在上拉节点Q和第二时钟信号端CK2之间具有第一电容C1，因此即使晶体管T1中存在漏电流，也可以由第一电容C1通过第二时钟信号端CK2接入的高电平的第二时钟信号CLK2来维持上拉节点Q的第二高电平。在这样的情况下，即使第一时钟信号CLK1和第二时钟信号CLK2较低，晶体管T3也能够完全导通，从而使得该移位寄存器单元具有全摆 幅输出，功耗低、噪声小。其中，第一电容C1可以为大约0.2pF，使得该移位寄存器单元噪声小，避免输出信号出现毛刺。
在第三阶段c中，复位端RESET接入高电平的输入信号OUT_N+1，使得晶体管T5导通，从而将下拉节点QB充电到高电平，使得晶体管T4导通；由于晶体管T4的输入极接低电平的第二电压输入端VSS，因此使得输出端OUTPUT的输出信号OUT_N变为低电平。
第四阶段d为移位寄存器单元一帧扫描结束后的消隐时间。在第四阶段d中，第一电压输入端V_R接入的电压从正向偏置电压变为反向偏置电压，由于在下拉节点QB和第一电压输入端V_R之间具有第二电容C2，因此可以由第二电容C2通过第一电压输入端V_R接入的反向偏置电压来拉低下拉节点QB的电平，使得晶体管T4的控制极处于负电平的状态，与第三阶段c的正电平的状态相反，从而使得晶体管T4的阈值电压的漂移得到恢复，维持液晶面板的正常显示。图4是未添加第二电容C2和第一电压输入端V_R的移位寄存器单元的设计仿真图，图5是根据本公开的实施例的添加了第二电容C2和第一电压输入端V_R的移位寄存器单元的设计仿真图，通过图4和图5的对比可以看出，第二电容C2可以将下拉节点QB的电平拉低，使得晶体管T4的控制极处于负电平的状态。
根据本公开的移位寄存器单元具有数量较少的时钟信号以及薄膜晶体管，结构简单；可以利用连接在上拉节点Q和第二时钟信号端CK2之间的第一电容C1通过第二时钟信号端CK2接入的第二时钟信号来维持上拉节点Q的高电平，从而使得该移位寄存器单元具有全摆幅输出，功耗低、噪声小；可以在一帧扫描结束后的消隐时间，利用连接在下拉节点QB和第一电压输入端V_R之间的第二电容通过第一电压输入端V_R接入的反向偏置电压来拉低下拉节点QB的电平，使得该移位寄存器单元中与输出端OUTPUT连接的薄膜晶体管T4的控制极处于负电平的状态，薄膜晶体管T4的阈值电压的漂移得到恢复，从而维持液晶面板的正常显示。
根据本公开的另一方面，还提供了一种栅极驱动电路。如图6所示，该栅极驱动电路包括多级级联的移位寄存器单元，其中每一级移位寄存器单元可以采用如图1和2所示的移位寄存器单元的结构。如图6所示，其中每一级移位寄存器单元的输出端OUTPUT连接到对应的一条栅极；其中，第一级移位寄存器单元的输出端OUTPUT连接到第二级移位寄存器单元的输入端INPUT， 最后一级移位寄存器单元的输出端OUTPUT连接到倒数第二级移位寄存器单元的复位端RESET，除了第一级移位寄存器单元之外，每一级移位寄存器单元的输出端OUTPUT还连接到上一级移位寄存器单元的复位端RESET，除了最后一级移位寄存器单元之外，每一级移位寄存器单元的输出端OUTPUT还连接到下一级移位寄存器单元的输入端INPUT，即，对于第N级移位寄存器单元，其输入端INPUT连接到第N-1级移位寄存器单元的输出端OUTPUT，复位端RESET连接到第N+1级移位寄存器单元的输出端OUTPUT；其中，第N级移位寄存器单元的第一时钟信号端CK1和第二时钟信号端CK2分别连接到第一时钟信号CLK1和第二时钟信号CLK2，第N+1级移位寄存器单元的第一时钟信号端CK1和第二时钟信号端CK2分别连接到第二时钟信号CLK2和第一时钟信号CLK1；其中，第一时钟信号CLK1和第二时钟信号CLK2的周期相同并且时序相反。
如图6所示，以第N级移位寄存器单元为例，其输出端OUTPUT连接到第N条栅线GL(N)，其输入端INPUT连接到第N-1级移位寄存器单元输出信号OUT_N-1，复位端RESET连接到第N+1级移位寄存器单元输出信号OUT_N+1。参照图3所示的信号时序，在第N-1级移位寄存器单元输出信号OUT_N-1变为高电平时，第N级移位寄存器单元的输入端INPUT接入高电平的输入信号OUT_N-1，使得第N级移位寄存器单元的上拉节点Q的电平升高、下拉节点QB的电平复位、输出端OUTPUT输出低电平的输出信号OUT_N。在第N-1级移位寄存器单元输出信号OUT_N-1变为低电平时，第N级移位寄存器单元的第二时钟信号端CK2接入高电平的时钟信号CLK2，使得第N级移位寄存器单元的输出端OUTPUT输出高电平的输出信号OUT_N。由于第N级移位寄存器单元输出信号OUT_N变为高电平，因此第N+1级移位寄存器单元的输入端INPUT接入高电平的输入信号OUT_N，使得第N+1级移位寄存器单元的上拉节点Q的电平升高、下拉节点QB的电平复位、输出端OUTPUT输出低电平的输出信号OUT_N+1。在第N+1级移位寄存器单元的第二时钟信号端CK2接入高电平的时钟信号CLK1时，使得第N+1级移位寄存器单元的输出端OUTPUT输出高电平的输出信号OUT_N+1。在第N级移位寄存器单元的复位端RESET接入高电平的输入信号OUT_N+1时，第N级移位寄存器单元的下拉节点QB的电平升高、输出端OUTPUT的输出信号OUT_N变为低电平。图7是根据本公开的实施例的移位寄存器单元的两级级联的栅极驱动电路仿真图， 图8是根据本公开的实施例的移位寄存器单元的六级级联的栅极驱动电路仿真图，通过Hspice仿真可以发现电路仿真图和理论时序图一致，栅极驱动电路几乎全摆幅输出，并且输出电压在低电平时几乎没有噪声产生，功耗低，从而验证本公开设计的正确性。
根据本公开的上述栅极驱动电路，可以利用连接在上拉节点Q和第二时钟信号端CK2之间的第一电容C1通过第二时钟信号端CK2接入的第二时钟信号来维持上拉节点Q的高电平，从而使得该移位寄存器单元具有全摆幅输出，功耗低、噪声小；可以在一帧扫描结束后的消隐时间，利用连接在下拉节点QB和第一电压输入端V_R之间的第二电容通过第一电压输入端V_R接入的反向偏置电压来拉低下拉节点QB的电平，使得该移位寄存器单元中与输出端OUTPUT连接的薄膜晶体管T4的控制极处于负电平的状态，薄膜晶体管T4的阈值电压的漂移得到恢复，从而维持液晶面板的正常显示。
根据本公开的又一方面，还提供了一种应用于如图1所示的移位寄存器单元的驱动方法。如图9所示，该方法主要包括步骤：S910，输入端INPUT接入高电平的输入信号，第一时钟信号端CK1接入高电平的第一时钟信号CLK1，使得上拉节点Q充电到第一高电平，并且对下拉节点QB进行复位；以及S920，第二时钟信号端CK2接入高电平的第二时钟信号CLK2，使得输出端OUTPUT输出高电平的第二时钟信号CLK2，第一电容(C1)通过第二时钟信号端CK2接入的高电平的第二时钟信号CLK2来维持上拉节点Q的第二高电平。
可选地，该驱动方法还包括：S930，复位端RESET接入高电平的复位信号，使得下拉节点QB充电到高电平，从而将输出端OUTPUT的电平复位。
可选地，该驱动方法还包括：S940，在一帧扫描结束后的消隐时间，第二电容C2通过第一电压输入端V_R接入的反向偏置电压来拉低下拉节点QB的电平。
在根据本公开实施例的应用于移位寄存器单元的驱动方法中，可以利用连接在上拉节点Q和第二时钟信号端CK2之间的第一电容C1通过第二时钟信号端CK2接入的第二时钟信号来维持上拉节点Q的高电平，从而使得该移位寄存器单元具有全摆幅输出，功耗低、噪声小；可以在一帧扫描结束后的消隐时间，利用连接在下拉节点QB和第一电压输入端V_R之间的第二电容通过第一电压输入端V_R接入的反向偏置电压来拉低下拉节点QB的电平，使得该移位寄存器单元中与输出端OUTPUT连接的薄膜晶体管T4的控制极处于负电平 的状态，薄膜晶体管T4的阈值电压的漂移得到恢复，从而维持液晶面板的正常显示。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明实施例公开的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
本申请要求于2017年3月20日递交的中国专利申请第201710166678.0号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。

Claims (11)

  1. 一种移位寄存器单元，包括：
    输入模块(101)，连接在输入端、第一时钟信号端、上拉节点和下拉节点之间，被配置为在输入端接入的输入信号和第一时钟信号端接入的第一时钟信号的控制下，对上拉节点进行充电并且对下拉节点进行复位；
    输出模块(102)，连接在上拉节点、第二时钟信号端和输出端之间，被配置为在上拉节点的电平的控制下，将第二时钟信号端接入的第二时钟信号输出到输出端；
    输出复位模块(103)，连接在下拉节点和输出端之间，被配置为在下拉节点的电平的控制下，对输出端进行复位；以及
    第一电容(C1)，其连接在上拉节点和第二时钟信号端之间，被配置为通过第二时钟信号端接入的第二时钟信号来维持上拉节点的高电平。
  2. 根据权利要求1所述的移位寄存器单元，还包括：
    下拉节点控制模块(104)，连接在复位端和下拉节点之间，被配置为在复位端接入的复位信号的控制下，对下拉节点进行充电。
  3. 根据权利要求1所述的移位寄存器单元，还包括：
    第二电容(C2)，其连接在下拉节点和第一电压输入端之间，被配置为在一帧扫描结束后的消隐时间，通过第一电压输入端接入的反向偏置电压来拉低下拉节点的电平。
  4. 根据权利要求1至3中任一项所述的移位寄存器单元，其中，输入模块(101)包括：
    第一晶体管(T1)，其控制极连接到第一时钟信号端，输入极连接到输入端，输出极连接到上拉节点；以及
    第二晶体管(T2)，其控制极连接到上拉节点，输入极连接到第二电压输入端，输出极连接到下拉节点。
  5. 根据权利要求1至4中任一项所述的移位寄存器单元，其中，输出模块(102)包括：
    第三晶体管(T3)，其控制极连接到上拉节点，输入极连接到第二时钟信号端，输出极连接到输出端；以及
    第三电容(C3)，其连接在上拉节点与输出端之间。
  6. 根据权利要求1至5中任一项所述的移位寄存器单元，其中，输出复位模块(103)包括：
    第四晶体管(T4)，其控制极连接到下拉节点，输入极连接到第二电压输入端，输出极连接到输出端。
  7. 根据权利要求2所述的移位寄存器单元，其中，下拉节点控制模块(104)包括：
    第五晶体管(T5)，其控制极和输入极连接到复位端，输出极连接到下拉节点。
  8. 一种栅极驱动电路，包括多级级联的权利要求1-7中任一项所述的移位寄存器单元，其中，每一级移位寄存器单元的输出端连接到对应的一条栅线，
    其中，第一级移位寄存器单元的输出端连接到第二级移位寄存器单元的输入端，最后一级移位寄存器单元的输出端连接到倒数第二级移位寄存器单元的复位端，除了第一级移位寄存器单元之外，每一级移位寄存器单元的输出端还连接到上一级移位寄存器单元的复位端，除了最后一级移位寄存器单元之外，每一级移位寄存器单元的输出端还连接到下一级移位寄存器单元的输入端，
    其中，第N级移位寄存器单元的第一时钟信号端和第二时钟信号端分别接入第一时钟信号和第二时钟信号，第N+1级移位寄存器单元的第一时钟信号端和第二时钟信号端分别接入第二时钟信号和第一时钟信号，
    其中，第一时钟信号和第二时钟信号的周期相同并且时序相反。
  9. 一种应用于权利要求1所述的移位寄存器单元的驱动方法，包括：
    输入端接入输入信号，第一时钟信号端接入第一时钟信号，使得上拉节点充电到第一高电平，并且对下拉节点进行复位；以及
    第二时钟信号端接入第二时钟信号，使得输出端输出第二时钟信号，通过电容自举效应使得上拉节点的电平从第一高电平升高到第二高电平，第一电容(C1)通过第二时钟信号端接入的第二时钟信号来维持上拉节点的第二高电平。
  10. 根据权利要求9所述的驱动方法，其中，所述移位寄存器单元还包括连接在复位端和下拉节点之间的下拉节点控制模块(104)，所述驱动方法还包括：
    复位端接入复位信号，使得下拉节点充电到高电平，从而将输出端的电平复位。
  11. 根据权利要求9或10所述的驱动方法，其中，所述移位寄存器单元还包括连接在下拉节点和第一电压输入端之间的第二电容(C2)，所述驱动方法还包括：
    在一帧扫描结束后的消隐时间，第二电容(C2)通过第一电压输入端接入的反向偏置电压来拉低下拉节点的电平。
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