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WO2018151189A1 - 化合物半導体積層基板及びその製造方法、並びに半導体素子 - Google Patents

化合物半導体積層基板及びその製造方法、並びに半導体素子 Download PDF

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WO2018151189A1
WO2018151189A1 PCT/JP2018/005169 JP2018005169W WO2018151189A1 WO 2018151189 A1 WO2018151189 A1 WO 2018151189A1 JP 2018005169 W JP2018005169 W JP 2018005169W WO 2018151189 A1 WO2018151189 A1 WO 2018151189A1
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wafer
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crystal
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弘幸 長澤
芳宏 久保田
昌次 秋山
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Cusic Inc
Shin Etsu Chemical Co Ltd
Original Assignee
Cusic Inc
Shin Etsu Chemical Co Ltd
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    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present invention relates to a compound semiconductor multilayer substrate that can be preferably used for manufacturing a power semiconductor element, and particularly relates to a compound semiconductor multilayer substrate that facilitates optimization of surface treatment characteristics and process design in a semiconductor element manufacturing process, a manufacturing method thereof, and a semiconductor element. .
  • Compound semiconductors such as silicon carbide and gallium nitride are commonly used for high-temperature, high-voltage, low-loss power semiconductor devices and ultrafast switching devices because of their physical, chemical, and electrical characteristics. It is attracting attention as a material for high-performance semiconductor devices that cannot be realized with silicon. Actually, the use of compound semiconductors as a substrate material for switching power supplies and switching elements for driving motors such as trains and automobiles has led to the realization of significant energy saving characteristics and reductions in size and weight.
  • the compound semiconductor crystal surface has polarity. That is, a single crystal compound semiconductor substrate composed of constituent elements A and B inevitably consists of A atoms (terminated) and has a polar plane (A polar plane, hereinafter referred to as A plane) in which the dangling bonds of the A atoms are exposed. And a polar face (B-polar face, hereinafter also referred to as B-face) composed of B atoms (terminated) and having unbonded hands of the B atoms exposed.
  • a polar plane hereinafter referred to as A plane
  • B-polar face hereinafter also referred to as B-face
  • the polar face appears on the closest surface of the crystal lattice. That is, the close-packed surface of the cubic crystal is the ⁇ 111 ⁇ plane, but in silicon, any ⁇ 111 ⁇ plane is the Si polar plane and equivalent, whereas in the cubic compound semiconductor crystal, the (111) plane is the cation.
  • the surface from which the atoms are exposed and the (-1-1-1) surface on the opposite side are the surfaces from which the anion atoms are exposed.
  • the (111) plane is the Si plane
  • the (-1-1-1) plane, which is the opposite plane is the C plane.
  • the close-packed surface of the hexagonal or rhombohedral compound semiconductor crystal is the ⁇ 0001 ⁇ plane, but the (0001) plane and the (000-1) plane are not equivalent, and the former is the plane where the cation atoms are exposed, and the latter Is the surface where the anion atoms are exposed.
  • the (0001) plane is the Si plane and the (000-1) plane is the C plane.
  • the (111) plane is the Ga plane in gallium arsenide (GaAs)
  • the As plane is the (1-1-1) plane
  • the (111) plane is the Ga plane in gallium phosphide (GaP)
  • the (1-1) plane is the P plane
  • the (0001) plane is the Ga plane and the (000-1) plane is the N plane.
  • the main factor that makes it difficult to manufacture a semiconductor device using a compound single crystal substrate is that the physical, chemical, and electrical characteristics differ depending on the polar surface, and the device is optimized for a specific polar surface. In many cases, the characteristics on the other polar surface are impaired. This difference in the characteristics of the polar surface reflects (1) that the bond energy between the atom on the outermost surface and the atom below it varies depending on the polarity, and (2) the difference in ionization tendency for each surface. This is due to the fact that the potentials are also different.
  • the junction characteristics between the semiconductor and the metal are different, and although one side shows rectification, the other side shows ohmic characteristics or shows different contact resistance. Cause problems.
  • the oxidation rate differs depending on the polar surface, and when the thermal oxidation treatment is performed, there may be a large difference in the thickness of the oxide film between the front surface and the back surface of the substrate.
  • the thermal oxidation rate of the C surface is three times the thermal oxidation rate of the Si surface, so when trying to obtain a thermal oxide film having a desired film thickness on the Si surface, A thermal oxide film that is three times as thick is formed. For this reason, an extra process, such as carrying out a separate oxidation treatment for each polar surface or etching one oxide film to a desired film thickness, is required.
  • polishing conditions for smoothing the surface are different for each polar surface.
  • CMP chemical mechanical polishing
  • the polishing rate of the C surface and the Si surface varies depending on the pH of the slurry used in the CMP process.
  • CMP under an alkaline condition in which a smooth surface can be obtained with respect to the Si surface the C surface is etched faster than the Si surface, so that a smooth surface cannot be obtained on the C surface.
  • different CMP conditions must be applied to the Si surface and the C surface, and both surfaces cannot be polished simultaneously.
  • a more serious problem is that the homoepitaxial growth conditions on the compound semiconductor substrate are also affected by the polar surface.
  • the element uptake efficiency differs for each polar face. For example, assuming the epitaxial growth of a compound semiconductor crystal composed of the elements A and B under supply rate control, it is the supply amount of B atoms that controls the epitaxial growth rate on the A polarity surface, and the other B polarity surface. It is the supply amount of A atoms that controls the epitaxial growth rate.
  • the epitaxial growth rate of the B polar face increases and the epitaxial growth rate of the A polar face decreases.
  • the impurity uptake efficiency on each polar surface also changes. That is, the concentration of the impurity substituting the lattice position of the A atom decreases as the growth rate of the B-polar plane increases, and the concentration of the impurity substituting the lattice position of the B atom increases as the growth rate of the A-polar plane increases. Will drop.
  • Patent Document 1 US Pat. No. 5,011,549
  • Patent Document 1 there is a step flow epitaxy that propagates the stacking order in the lateral direction by slightly tilting the surface on which the crystal grows in a specific direction from the closest surface. Used.
  • the optimum fine tilt angle differs for each polar surface, different fine tilt angles are required for the Si surface (A surface) and C surface (B surface) as shown in the cross-sectional view of FIG. Since the shape becomes wedge-shaped and the parallelism is impaired, there arises a problem that a photolithography process becomes difficult at the time of manufacturing a semiconductor element.
  • Patent Document 2 Japanese Patent Laid-Open No. 2012-151177
  • two hexagonal silicon carbide substrates are prepared, and their (0001) Si faces are bonded to each other so that both sides are (000- 1)
  • a structure and a manufacturing method of a silicon carbide substrate serving as a C-plane are disclosed.
  • the front and back surfaces of the substrate can be the same C-plane and can be made a surface suitable for a semiconductor element.
  • a semiconductor element is actually formed using this, a malfunction may occur.
  • the present invention has been made in view of the above circumstances, and facilitates process design of a semiconductor element by setting the polar surfaces of the front and back surfaces of a compound semiconductor multilayer substrate to a single polarity (the same polarity as each other), and allows complicated substrate processing.
  • An object of the present invention is to provide a compound semiconductor laminated substrate, a method for manufacturing the same, and a semiconductor element that can manufacture a low-cost, high-performance and stable semiconductor element.
  • the present inventors first investigated the malfunction of the semiconductor element confirmed in the invention of Patent Document 2 described above.
  • the mismatched interface crystal The surface where the lattice is discontinuous
  • grain boundaries the surface where the two crystal lattices are inclined and partially connected
  • the surface orientation of the front and back surfaces of a bonding substrate is (0001) Si plane or (000-1) C plane.
  • Patent Document 2 does not limit the crystal orientation of the surfaces to be bonded, and does not consider the rotation of the crystal axis, which is the main cause of the occurrence of defects as described above.
  • an inclined grain boundary is generated at the bonding interface (boundary indicated by a one-dot chain line) as shown in FIG. If the rotation is not eliminated (when crystal faces having a rotational relationship are bonded around the crystal axis), a twist grain boundary as shown in FIG. 9 is generated at the bonding interface (a region surrounded by a dotted line in the figure).
  • Patent Document 2 states that the effect can be obtained by interposing a conductive film at the bonding interface.
  • the work functions of the conductive film and silicon carbide are different, space charge regions are formed in silicon carbide near the conductive film. It has been found that this increases the resistance component and does not provide the desired low loss performance.
  • the crystal lattice at the bonding interface (also referred to as a bonding interface) is aligned to form an antiphase region boundary surface (also referred to as an antiphase boundary surface or an anti-phase boundary (APB) surface, which will be described in detail later).
  • an antiphase region boundary surface also referred to as an antiphase boundary surface or an anti-phase boundary (APB) surface
  • APB anti-phase boundary
  • the cross-sectional structure of the crystal lattice at the interface is one of FIG. 10, FIG. 11, and FIG.
  • the APB surface is present in the shuffle set of the crystal lattice, and the APB surface is composed of an element different from the elements exposed on the front and back surfaces.
  • FIG. 10 the APB surface is present in the shuffle set of the crystal lattice, and the APB surface is composed of an element different from the elements exposed on the front and back surfaces.
  • the APB plane exists in the glide set of the crystal lattice, and the APB plane is composed of the same elements exposed on the front and back surfaces.
  • the APB surface is composed of a single element, it is called a unipolar APB surface.
  • the surface orientations of the two surfaces to be bonded are not exactly the same, and the surface roughness Ra (arithmetic mean roughness) of the surfaces is allowed to 5 nm.
  • the structure is a joint interface in which APB of the type shown in FIG. 10 and APB of the type shown in FIG. 11 are mixed (that is, the antiphase region boundary surface is separated into a glide set and a shuffle set). ing).
  • a bipolar APB surface as shown in FIG. 12 is formed.
  • the bipolar APB surface behaves semi-metallicly, so that the leakage current increases in the power semiconductor element, and the low loss performance is impaired.
  • the crystal lattice of the bonding surface is continuous (matching interface), and the APB surface formed is unipolar ( That is, it is necessary to be formed only by a bond between one specific element: one of the types shown in FIGS.
  • crystal defects in the compound semiconductor crystal are a major obstacle.
  • a compound semiconductor crystal contains a large number of defects, which affects the operation of the semiconductor element.
  • dislocations that are line defects propagate along a specific crystal orientation in the crystal, thereby impairing the blocking characteristics of the semiconductor element.
  • the dislocation trajectory remains as a stacking fault, which prevents the movement of carriers in the crystal or acts as a leak path.
  • dislocations move due to external stress, electric field, and energy at the time of disappearance of carriers, making the long-term operating characteristics of the semiconductor element unstable.
  • Patent Document 3 Japanese Patent No. 3576432
  • an antiphase region is provided by providing undulations substantially parallel to a specific direction of a silicon substrate surface when epitaxially growing silicon carbide and orienting a specific polar face in a specific direction.
  • a means to guide the elimination of interface and stacking faults is provided.
  • the movement of dislocations due to external stress cannot be suppressed, and the stacking faults caused by the movement of movable dislocations cannot be completely eliminated. There were still challenges.
  • Patent Document 4 International Publication No. 2012/0667105
  • Patent Document 4 provides an inclusion region inside the crystal, and in this inclusion region, Means for blocking the propagation of dislocations are disclosed.
  • dislocations and stacking fault density can be greatly reduced, but the process of forming the inclusion region in the crystal is complicated, and the inclusion region increases the electrical resistance, so that a high-efficiency semiconductor element can be produced at low cost. It was difficult to manufacture.
  • Non-Patent Document 1 H. Nagasawa, R. Gurunathan, M. Suemitsu, Materials Science Forum Vols. 821-8232015 (2015) 108-114
  • Patent Document 5 Japanese Patent Application Laid-Open No. 2011-84435
  • the means disclosed in Patent Document 3 is advanced, and a discrete undulation is provided on the surface of the substrate on which silicon carbide is grown to generate an antiphase region boundary surface. Discloses a means for preventing the stacking faults from expanding.
  • the antiphase region boundary surface is a surface defect peculiar to a compound crystal, and this is a surface in which a lattice to be formed by bonding of different kinds of atoms is formed by bonding of atoms of the same kind of elements.
  • the antiphase region boundary surface is formed by bonds between anions, the energy at the lower end of the conduction band is lowered.
  • the antiphase region boundary surface is formed by bonds between cations, the energy at the upper end of the valence band is increased.
  • the present inventors have intensively studied means for suppressing dislocation movement while unifying the polarities of the front and back surfaces of a single crystal compound semiconductor substrate.
  • the polar face of a compound semiconductor single crystal also referred to as a compound semiconductor crystal
  • the closest face appears as the closest face
  • the face opposite to the specific polar face in the crystal is also a polar face, and the polarity is different.
  • the compound semiconductor crystal is processed into a flat plate shape so that the closest surface is exposed on the front surface and the back surface, the front surface side and the back surface side of the flat plate have different polar surfaces. If one of the magnets has an N pole, it can be considered that the opposite side is necessarily the S pole.
  • a compound semiconductor single crystal substrate containing A and B as constituent elements one main surface of which is composed of A atoms (element A atoms).
  • Compound A of constant thickness with the A plane being a polar plane 1 cp1 with exposed dangling bonds, and the other main surface being a B plane with polar surfaces 1 cp2 having B dangling bonds exposed, with the other main surface exposed
  • a semiconductor single crystal plate original plate 1 is assumed.
  • the original plate 1 is cut horizontally with respect to the surface, the original plate 1 is separated into two compound semiconductor substrates, a substrate 1a and a substrate 1b (FIG. 1B).
  • the back surface (cut surface) is a B surface.
  • the back surface of the substrate 1b is a B surface, an A surface appears on the front surface side (cut surface).
  • a new substrate compound semiconductor laminated substrate 10 having an interface 1ab where the A surfaces are bonded to each other is formed (FIG. 1 (c)).
  • both the front surface and the back surface of the multilayer substrate 10 are B surfaces, and the polar surfaces exposed on the front and back surfaces of the multilayer substrate 10 are unified to a single polarity (the same polarity as each other). Is done.
  • the interface 1ab included in the newly formed laminated substrate 10 is Since it is a matching interface (interface where crystal lattices are continuously connected) composed of bonds of atoms of the same kind (A atom-A atom or B atom-B atom), Unlike the laminated interface, it can be regarded as a unipolar antiphase region boundary surface (unipolar APB surface). In this case, as described in Non-Patent Document 1, the interface 1ab hinders the movement of dislocations.
  • the dislocation density and the stacking fault density included in the multilayer substrate 10 can be reduced as in the invention disclosed in Patent Document 5.
  • the long-term stability of the operating characteristics of the semiconductor element using the same can be improved.
  • the antiphase region boundary surface is either an anion-anion bond or cation-cation bond, so that it does not behave like a semimetal and has a blocking property of a semiconductor element. Harmful damages are eliminated.
  • the interface 1ab is not exposed on the surface, the interface 1ab is used to manufacture a MOSFET (metal-oxide field-effect transistor) or SBD (Schottky Barrier Diode) in which an active region is formed near the surface. Certain anti-phase domain boundaries have no effect.
  • the present inventors have further studied based on the knowledge obtained as described above, and have reached the present invention.
  • this invention provides the following compound semiconductor laminated substrate, its manufacturing method, and a semiconductor element.
  • a compound semiconductor laminated substrate is a unipolar anti-phase region boundary surface composed of a bond between any one of the atoms of B or A and their crystal lattices being matched.
  • One main surface is an A surface that is a polar surface composed of A atoms, and the other main surface is a B surface that is a polar surface composed of B atoms.
  • Two single-crystal compound semiconductor substrates having the atomic arrangement are prepared, and the B surfaces or the A surfaces of the two compound semiconductor substrates are directly bonded together with the specific crystal planes of both substrates aligned.
  • the two compound semiconductor substrates are laminated, the front and back surfaces of the laminated substrate are polar surfaces made of the same kind of atoms as A or B, and the laminated interface is made up of bonds of either one of B or A atoms.
  • a method for producing a compound semiconductor multilayer substrate comprising: obtaining a compound semiconductor multilayer substrate having a unipolar antiphase region boundary surface in which crystal lattices are matched. [7] The compound according to [6], wherein each of the specific crystal planes is aligned by setting an orientation flat or a notch provided so that the specific crystal plane of the compound semiconductor substrate can be identified in a predetermined positional relationship between the two substrates. Manufacturing method of semiconductor laminated substrate.
  • ion implantation is performed in advance on the surface to be bonded to the other compound semiconductor substrate, and after the bonding, the compound semiconductor substrate is peeled off in the ion implantation region to be compounded
  • one compound semiconductor substrate is formed by previously forming a homoepitaxial growth layer of the same compound as the one compound semiconductor substrate on a surface to be bonded to the other compound semiconductor substrate.
  • the compound semiconductor multilayer substrate of the present invention although it is a compound semiconductor crystal substrate, the front and back surfaces have the same polarity, so various physical and chemical properties (oxidation rate, Etching rate, polishing rate, etc.) are exactly the same, and wafer processing conditions (beveling, cleaning, grinding, polishing, etc.) for the front and back of the substrate are the same, so that the front and back can be processed simultaneously.
  • the same surface can be obtained by the same processing on both the front and back surfaces.
  • the compound semiconductor multilayer substrate of the present invention includes a single polarity antiphase region boundary surface as an essential component therein.
  • the antiphase region boundary has a single polarity, it does not have a semi-metallic property, and the blocking property of the semiconductor element is maintained. Moreover, since the antiphase region boundary surface hinders the movement (propagation) of dislocations in the crystal, the dislocation density and stacking fault density are reduced, and the long-term stability of the semiconductor element is ensured.
  • FIG. 2 shows a cross-sectional configuration of the compound semiconductor multilayer substrate according to the present invention.
  • the compound semiconductor multilayer substrate 20 is a substrate in which two single crystal compound semiconductor substrates 2 a and 2 b having the same composition and the same atomic arrangement are directly bonded to each other and laminated.
  • the front and back surfaces of the substrate 20 are composed of atoms of the same kind (any one) of a plurality of elements constituting the compound semiconductor substrates 2a and 2b, and are polar surfaces in which the dangling bonds of the atoms are exposed.
  • the stacked interface is parallel to the front surface (front surface 20f and back surface 20r) of the stacked substrate 20, and includes bonds of atoms of any one of the same kind of elements among the plurality of elements constituting the compound semiconductor substrates 2a and 2b.
  • This is characterized by a unipolar antiphase region boundary surface 2ab in which the crystal lattices of the two are matched.
  • the compound semiconductor multilayer substrate 20 is a substrate in which two single crystal compound semiconductor substrates 2a and 2b having the same composition and the same atomic arrangement including A and B as constituent elements are directly bonded and stacked.
  • the front and back surfaces of the multilayer substrate 20 are made of the same kind of atoms as A or B (either one) and the polar surface where the dangling bonds of the atoms are exposed, and the multilayer interface is the surface of the multilayer substrate 20 (surface 20f).
  • unipolar anti-phase region boundary surface 2ab which is parallel to back surface 20r) and is composed of a bond of either one of B or A atoms and the crystal lattice of which is aligned.
  • the front and back surfaces of the multilayer substrate 20 are composed of atoms of the same kind (either one) of A or B and that the dangling bonds of the atoms are exposed. In the crystal lattice of the semiconductor crystal, it is the closest packed surface (A surface) of A atoms, or both are the closest packed surface (B surface) of B atoms.
  • both the front and back surfaces of the laminated substrate 20 have the same crystal plane with a plane index (Miller index).
  • a plane index Miller index
  • both the front and back surfaces are (0001) Si surfaces, or both are (000-1) C surfaces.
  • the compound semiconductor multilayer substrate 20 is made of a compound semiconductor having a composition containing A and B as constituent elements, but is preferably made of a binary compound semiconductor of A and B, for example, silicon carbide, gallium nitride, gallium. It is preferably made of arsenic, gallium phosphide, indium phosphide, aluminum nitride or indium antimony, more preferably made of silicon carbide, gallium nitride, gallium arsenide or gallium phosphide, and particularly preferably made of silicon carbide.
  • the compound semiconductor laminated substrate 20 is made of silicon carbide (SiC)
  • the compound semiconductor laminated substrate 20 is a substrate on which compound semiconductor substrates 2a and 2b made of single crystal SiC having the same atomic arrangement are laminated, and the laminated
  • Each of the front and back surfaces 20f and 20r of the substrate 20 is terminated with Si atoms (or C atoms) among Si and C constituting the compound semiconductor substrates 2a and 2b (that is, composed of Si atoms (or C atoms)).
  • the laminated interface is parallel to the front surface (front surface 20f and back surface 20r) of the laminated substrate 20
  • the atoms of the same kind of element ie, C atom or Si atom
  • C—C bond or Si—Si bond are bonded to each other (C—C bond or Si—Si bond) and their crystal lattice is Combined and have unipolar antiphase boundaries of having a configuration which is (unipolar APB surface) 2ab.
  • the unipolar APB surface 2ab is a junction interface in any one of FIGS.
  • crystal lattices are matched means a state (lattice matching) in which the crystal lattice on the compound semiconductor substrate 2a side and the crystal lattice on the compound semiconductor substrate 2b side are continuously connected over the entire surface of the stacked interface. At this time, the crystal orientation on the substrate 2a side and the crystal orientation on the substrate 2b side are aligned. In this case, a state in which the crystal lattices are completely connected is most preferable, but a state in which the crystal lattices are not connected to some extent is also allowed.
  • the degree to which the crystal lattices are not connected is the ratio of the number of atoms not bonded at the stacked interface per unit area, specifically, at the stacked interface per unit area (breakage of bonds).
  • This ratio can be measured using electron spin resonance.
  • the trap density at the interface is desirably 10 9 / cm 2 or less
  • the tolerance angle or rotation angle of the laminated crystal lattice is desirably 50 arcsec or less, and further 20 arcsec or less. desirable.
  • the crystal polymorphs of the single crystal compound semiconductors constituting the compound semiconductor substrates 2a and 2b are not particularly limited as long as they are the same, that is, if the arrangement of atoms in the crystal is the same in the same crystal system.
  • SiC silicon carbide
  • any of 4H—SiC, 6H—SiC, 3C—SiC, etc. may be used as long as the crystal polymorphism is the same.
  • it is desirable that the surfaces of the substrates (2a, 2b) to be bonded are in exactly the same state. This is because if the surface states are different, a bipolar APB surface is generated as shown in FIG. For this reason, it is desirable that the substrates 2a and 2b are simultaneously surface-treated under the same conditions before the substrates are bonded.
  • the thickness of the compound semiconductor multilayer substrate 20 is not particularly limited, but is preferably 100 to 800 ⁇ m, and more preferably 200 to 500 ⁇ m, for example.
  • the compound semiconductor multilayer substrate 20 preferably has a uniform thickness (that is, the front surface 20f and the back surface 20r are parallel).
  • the thickness of the laminated compound semiconductor substrates 2a and 2b is not particularly limited.
  • the compound semiconductor substrates 2a and 2b do not have to have the same thickness, and preferably have a uniform thickness.
  • one of the two compound semiconductor substrates 2a and 2b may be a compound semiconductor thin film.
  • the thin film of the compound semiconductor may be a transfer film peeled off from the compound semiconductor substrate as the original plate by an ion implantation peeling method.
  • the compound semiconductor thin film may be a film obtained by transferring an epitaxial growth film.
  • the other substrate is a support substrate for the thin film.
  • the thickness of the compound semiconductor substrates 2a and 2b is preferably selected, for example, in the range of 100 nm to 1000 ⁇ m, more preferably in the range of 200 nm to 650 ⁇ m.
  • both the front and back surfaces are crystal planes having the same plane index, and thus various physical and chemical properties (oxidation rate, etching rate, polishing rate, etc.) of the front and back surfaces. Since the wafer processing conditions (beveling, cleaning, grinding, polishing, etc.) for the front and back surfaces of the substrate match, the front and back surfaces can be simultaneously processed. In particular, when manufacturing a wafer for a discrete semiconductor in which process processing is performed on the front and back surfaces of the wafer, the same property surface can be obtained by the same processing on both the front and back surfaces.
  • the same process conditions can be simultaneously applied to the front and back surfaces of the compound semiconductor multilayer substrate as optimum process conditions, and cost reduction is promoted.
  • a surface having a specific slight inclination with respect to the crystal plane is intentionally used as the substrate, but if the substrate according to the present invention is used, Since the front and back are crystal surfaces with the same properties, the optimum fine tilt angle is perfectly matched between the front and back, and the parallelism between the front and back is not impaired, and a wafer with high parallelism suitable for device manufacturing can be obtained. it can.
  • a p-type layer serving as a collector layer of an IGBT is formed on the back side by epitaxial growth.
  • IGBT Insulated Gate Bipolar Transistor
  • the laminated interface is the unipolar antiphase region boundary surface 2ab, it does not have a semi-metallic property and the blocking property of the semiconductor element is maintained.
  • the antiphase region boundary surface 2ab prevents dislocation movement (propagation) in the crystal, the dislocation density and stacking fault density are reduced, and the long-term stability of the semiconductor element is ensured.
  • the blocking characteristic of a semiconductor element is a characteristic that does not flow (or makes it difficult to flow) current between main electrodes even when a high potential difference is applied in a specific direction between the main electrodes of the semiconductor element. This effect is similarly exhibited in a polar compound semiconductor crystal such as silicon carbide, gallium nitride, gallium arsenide, gallium phosphide, indium phosphide, aluminum nitride, and indium antimony.
  • Embodiment 1 of the method for producing a compound semiconductor multilayer substrate according to the present invention will be described with reference to FIG. First, two single-crystal compound semiconductor substrates 3a and 3b are prepared (FIG. 3A) in which the closest surfaces are oriented on the front and back surfaces of the substrate (the front and back surfaces of the substrate).
  • the crystal system can be arbitrarily selected from a combination of triclinic, monoclinic, tetragonal, tetragonal, trigonal, cubic, hexagonal and rhombohedral if both are the same crystal system.
  • the atomic arrangement in the substrates 3a and 3b must be the same.
  • the substrates 3a and 3b are made of silicon carbide, the substrates 3a and 3b are both 4H—SiC, both 6H—SiC, or both 3C—SiC.
  • the crystal system is cubic, the closest packed surface is the ⁇ 111 ⁇ plane, and when the crystal system is hexagonal or rhombohedral, the closest packed surface is the ⁇ 0001 ⁇ plane.
  • the surfaces of the substrates 3a and 3b are composed of atoms of the same element and A polar surface with an unbonded hand of an atom exposed is formed, and a back surface is made of an atom of the same kind of element different from the surface and a polar surface with an unbonded hand of the atom exposed.
  • the polar surface which is composed of atoms on the cation side and where the dangling bonds of the atoms are exposed, is the A plane, the surface which is composed of atoms on the anion side, and the dangling bonds of the atoms are exposed. Defined as side B.
  • the method of specifying the A plane and the B plane in the compound semiconductor substrates 3a and 3b differs depending on the constituent elements, for example, in the case of silicon carbide, it is possible to compare thermal oxidation rates. That is, if the thermal oxidation rate of the A surface is higher than the thermal oxidation rate of the B surface, it can be specified that the A surface is a carbon surface and the B surface is a silicon surface.
  • a highly ionic compound semiconductor gallium arsenide, gallium phosphide, indium phosphide, etc.
  • the growth rate is relatively decreased, and conversely, when the growth rate is relatively increased, the cation surface is It can also be judged.
  • the A plane and the B plane in the compound semiconductor substrates 3a and 3b can be specified, and the A plane and the B plane can be discriminated at locations that do not affect the performance of the laminated substrates 30 of the respective substrates 3a and 3b. Put a mark.
  • a mark that can identify a crystal plane having a specific orientation (mirror index) on the bonding planned surfaces (A surface or B surface) of the substrates 3a and 3b is given to the substrates 3a and 3b, respectively.
  • an orientation flat also referred to as orientation flat or OF
  • a notch originally provided on the single crystal wafer may be used. That is, as shown in FIG. 4, orientation flats 3 of and notches 3 are previously formed on the substrates 3a and 3b so that specific crystal planes in the A plane and the B plane, which are the bonding surfaces of the substrates 3a and 3b, can be identified. Give it as n .
  • a flat side extends along the (11-20) plane of the substrates 3a and 3b.
  • (Or parallel) orientation flat 3 of and a notch at a position rotated 90 ° to the right with respect to the orientation flat 3 of the (000-1) C plane as the surface to be bonded (surface to be bonded). 3 n are provided (FIG. 4).
  • an orientation flat 3of is provided along the (110) plane of the substrates 3a and 3b (the flat side is parallel to the crystal plane).
  • a notch 3 n is provided at a position rotated 90 ° to the right with respect to the orientation flat 3 of the (111) Si surface as the surface to be bonded (FIG. 4).
  • orientation flats having different lengths may be applied to the substrate so as to be parallel to different specific crystal planes.
  • a long orientation flat (OF1) is provided in the [11-20] orientation of the crystal plane
  • a short orientation flat (OF2) is provided in parallel to the [1-100] orientation of the crystal plane.
  • the orientation flat OF1 is set to the position of the 6 o'clock direction of the watch for both of the two substrates
  • the orientation flat OF2 is set to the position of the 3 o'clock direction of the watch for the other substrate.
  • the orientation flat OF2 is provided at the 9 o'clock position of the watch.
  • the orientation flat OF1 and the orientation flat OF2 are orthogonal to each other, so that it is easy to align the orientation flats OF1 and the orientation flats OF2 using an L-shaped jig. High-precision alignment is possible.
  • the tolerance between the orientation flat 3 of FIG. 4 and the specific crystal orientation is preferably within 50 arcsec, and more preferably within 20 arcsec.
  • the interface becomes a matching interface in which the crystal lattice is aligned at the bonded portion, and the target unipolar antiphase region boundary surface is formed, and the twist grain boundary And the generation of dislocation sources such as inclined grain boundaries and the like can be easily suppressed.
  • the compound semiconductor substrates 3a and 3b are preferably made of silicon carbide, gallium nitride, gallium arsenide, gallium phosphide, indium phosphide, aluminum nitride or indium antimony, and are made of silicon carbide, gallium nitride, gallium arsenide or gallium phosphide. Is more preferable, and it is particularly preferable to be made of silicon carbide.
  • the cation surface is the Si surface and the anion surface is the C surface
  • the cation surface in the case of gallium nitride, the cation surface is the Ga surface
  • the anion surface is the N surface
  • gallium arsenide in the case of gallium arsenide, the cation surface is the cation surface.
  • the surface is a Ga surface
  • the anion surface is an As surface, and is made of gallium phosphorus
  • the cation surface is a Ga surface
  • the anion surface is a P surface
  • the surface is made of gallium nitride
  • the cation surface is the Ga surface and the anion surface is the N surface. It becomes.
  • the orientation directions of the closest surfaces of the compound semiconductor substrates 3a and 3b are predetermined with respect to the normal line of the substrate. It is also possible to slightly tilt in the direction.
  • the inclination angle at this time is an optimum value in a desired plane polarity, and the substrates 3a and 3b have the same inclination angle in the mirror symmetry direction. If the inclination angles of the front surface and the rear surface are equal, the parallelism of the surface of the compound semiconductor substrate In addition, the joint surface becomes a matching interface.
  • the surface state of the substrates 3a and 3b it is desirable to perform a surface treatment for making the surface state of at least the bonding surfaces of the substrates 3a and 3b strictly equivalent. Specifically, if the surface treatment of the substrates 3a and 3b is simultaneously performed under the same processing conditions, the respective surface states are exactly equal, and the unipolar antiphase region boundary as shown in FIG. 10 or FIG. A surface is obtained, which is preferable. On the other hand, when non-equivalent surfaces are joined together, a bipolar APB surface as shown in FIG. 12 is formed, and the characteristics of the semiconductor element are impaired.
  • the surface state is equivalent means a state in which the two substrate ends are all aligned with atoms of any one of the same elements constituting the compound semiconductor.
  • the substrate 3a, 3b is paired and the surface treatment is performed simultaneously.
  • the optimum surface treatment method depends on the material of the substrate. For example, in the case of a silicon carbide substrate, after cleaning with a mixed acid of hydrogen peroxide and sulfuric acid, the surface oxide film is removed by dilute hydrofluoric acid to clean the substrate. The method of obtaining the surface is mentioned. Further, if the surface is terminated with hydrogen by heating in a hydrogen atmosphere in order to define the structure of the unipolar APB surface, the controllability of the surface polarity is enhanced, and the APB surface at the shuffle set position as shown in FIG. As a result, it can be reliably obtained. Alternatively, if the temperature is raised to 1600 ° C.
  • single-layer graphene is formed on the outermost surface, and the surfaces removed by oxidizing the graphene are joined together, a glide set as shown in FIG. It is also possible to obtain the APB surface at the position as the bonding interface.
  • the A-plane (or B-plane) of the compound semiconductor substrate 3a and the A-plane (or B-plane) of the compound semiconductor substrate 3b are aligned with each other with the specific crystal planes of both substrates 3a and 3b (or Bonding is performed such that the B surfaces are in direct contact with each other (FIG. 3B).
  • the specific crystal planes of the substrates 3a and 3b are aligned with each other by using the marks provided so that the specific crystal planes are identifiable (that is, stacked with the specific crystal orientations completely matched with each other). It is preferable that the continuity of the crystal lattice is maintained even when the interface is sandwiched.
  • the specific crystal planes described above may be aligned by precisely matching n so that a predetermined positional relationship is established between both substrates (that is, the specific crystal orientation of the substrate 3a and the specific crystal orientation of the substrate 3b match). To do so).
  • the atomic arrangements of the substrates 3a and 3b on the bonding surface are aligned, their crystal lattices are matched, and the antiphase region boundary surface 3ab is formed.
  • the substrates 3a and 3b made of hexagonal crystals it is preferable to perform bonding so that the [1-100] orientation of the substrate 3a and the [-1100] orientation of the substrate 3b are matched.
  • the cubic substrates 3a and 3b it is preferable to perform bonding so that the [110] orientation of the substrate 3a and the [-1-10] orientation of the substrate 3b are matched.
  • the tolerance of the crystal orientations of the substrate 3a and the substrate 3b is preferably 50 arcsec or less, and more preferably 20 arcsec or less.
  • the crystal lattice is matched at the bonding interface, and a unipolar antiphase region boundary surface is formed, so that the effects of the present invention are more remarkably exhibited.
  • the occurrence of dislocations and stacking faults at the matching interface of the bonding surface (bonding surface) is suppressed, and the defect density in the compound semiconductor substrate can be reduced.
  • two substrates having outer orientation marks (externally processed) corresponding to crystal orientations are prepared (externally processed), and each of the two substrates is specified by strictly aligning the two marks.
  • the laminated interface is made a unipolar APB surface by superimposing and bonding predetermined crystal planes so that the crystal orientations are aligned. In this case, it is important to minimize the tolerance of the crystal orientation (deviation in the rotation direction of the plate surface) between the overlapping surfaces of the two bonded substrates.
  • a plurality of marks such as orientation flats that are in a predetermined positional relationship with respect to the predetermined crystal orientation are provided on the substrate so that the predetermined crystal orientation can be specified.
  • two marks, the first mark and the second mark may be provided, and these may have different shapes so that they can be distinguished from each other.
  • an orientation flat it has different lengths so as to be visually identifiable.
  • These marks are preferably provided so that the tolerance (deviation in the rotation direction of the plate surface) with respect to a predetermined crystal orientation is as small as possible on each substrate.
  • first orientation flat and second orientation flat are used as the first and second marks on each of the two substrates, and the angle at which the extended lines of the flat sides intersect is 90 °.
  • the two orientations are superimposed so that the positions of the first orientation flats and the second orientation flats are aligned with each other.
  • the first orientation flats and the second orientation flats may be aligned and fixed using a letter-shaped quartz jig to perform bonding.
  • the tolerance of the crystal orientation between the final substrates is only a component due to chance tolerance, and is within the target tolerance (for example, preferably 50 arcsec or less, more preferably It is possible to further improve the yield of the laminated substrate satisfying 20 arcsec or less.
  • the laminated substrate after bonding is fixed to a triaxial goniometer and the orientation orientations of the crystal planes on the front and back of the laminated substrate are measured with a Laue camera or X-ray diffraction peak position, the difference between the two results in the bonding.
  • a tolerance can be obtained, and a laminated substrate satisfying a target tolerance (for example, preferably 50 arcsec or less, more preferably 20 arcsec or less) can be determined from the tolerance measurement result.
  • any method can be selected from means that enable atoms of the same kind of elements to be bonded continuously.
  • the surface activation treatment is performed on one or both of the two compound semiconductor substrates 3a and 3b in advance, and then both are bonded together.
  • plasma activation treatment, vacuum ion beam treatment, or immersion treatment in ozone water may be performed.
  • the compound semiconductor substrates 3a and 3b are placed in a vacuum chamber, a plasma gas is introduced under reduced pressure, and then exposed to high-frequency plasma of about 100 W for about 5 to 10 seconds.
  • Plasma activation treatment of the surface oxygen gas, hydrogen gas, nitrogen gas, argon gas, a mixed gas thereof, or a mixed gas of hydrogen gas and helium gas can be used.
  • the compound semiconductor substrates 3a and 3b are placed in a high vacuum chamber, and an activation process is performed by irradiating the surface to be bonded with an ion beam of Ar or the like.
  • the compound semiconductor substrates 3a and 3b are immersed in ozone water in which ozone gas is dissolved, and the surface thereof is activated.
  • the above-described surface activation treatment is preferably performed under the same treatment conditions for both the A surface (or B surface) of the compound semiconductor substrates 3a and 3b. This is because the surface state of the substrate strictly matches and it is easy to form a unipolar antiphase region boundary surface. Further, the surface activation treatment may be any one of the above methods, or a combination treatment may be performed. Furthermore, the surface of the compound semiconductor substrates 3a and 3b on which the surface activation treatment is performed is preferably a surface (bonding surface) on which the bonding is performed.
  • a heat treatment is preferably performed at 150 to 350 ° C., more preferably 150 to 250 ° C., so that the bonded surfaces of the compound semiconductor substrate 3a and the compound semiconductor substrate 3b are bonded. Improve the bond strength. Since the compound semiconductor substrate 3a and the compound semiconductor substrate 3b are made of the same material, the warpage of the substrate due to the difference in coefficient of thermal expansion is suppressed, but it is preferable to appropriately suppress the warpage by employing a temperature suitable for each substrate.
  • the heat treatment time is preferably 2 to 24 hours depending on the temperature to some extent.
  • each of the front and back surfaces of the compound semiconductor multilayer substrate 30 is composed of atoms (B atoms) of the same type of constituent elements, and a polar surface (B surface) in which the dangling bonds of the atoms are exposed.
  • B atoms atoms
  • B surface a polar surface
  • the polar surface (A surface) in which the front and back surfaces of the compound semiconductor multilayer substrate 30 are each composed of A atoms and the dangling bonds of the A atoms are exposed. It becomes.
  • the compound semiconductor multilayer substrate 30 has a unipolar antiphase region boundary surface 3ab in which A atoms are bonded to each other in parallel with the surface of the multilayer substrate 30 as a multilayer interface.
  • the compound semiconductor multilayer substrate 30 has a unipolar structure in which the B atoms are bonded to each other in parallel to the surface of the multilayer substrate 30 as a multilayer interface.
  • An antiphase region boundary surface 3ab is formed.
  • This anti-phase region boundary surface 3ab is the above-described unipolar anti-phase region boundary surface 2ab, and is formed only by bonds between atoms of the same kind of element of cation-cation (or anion-anion). The blocking property of the semiconductor element is not impaired.
  • the compound semiconductor multilayer substrate 30 it is also possible to form an epitaxially grown layer having a predetermined thickness with a controlled carrier concentration as an active layer of the semiconductor element on each of the front and back surfaces.
  • the laminated substrate 30 manufactured by the above process is placed vertically on a boat made of polycrystalline silicon carbide, heated to 1340 ° C. in a vapor phase growth furnace, and a flow rate of 200 sccm.
  • a flow rate of 200 sccm By introducing SiH 2 Cl 2 and C 2 H 2 at a flow rate of 50 sccm and setting the pressure to 15 Pa, an epitaxially grown layer having a predetermined thickness can be formed.
  • the thickness of the epitaxial growth layer can be controlled by the growth time, and the electron concentration and hole concentration can be controlled by appropriately mixing N 2 gas, trimethylaluminum and the like in the growth gas, respectively.
  • a similar homoepitaxial growth layer is formed on both surfaces of the multilayer substrate 30, but when forming an epitaxial growth layer only on one surface, the epitaxial growth operation is performed after covering the surface that does not require epitaxial growth with an oxide film. It is also possible to remove the epitaxial growth layer by polishing after the epitaxial growth.
  • a compound semiconductor multilayer substrate is obtained that is not affected by the difference in surface polarity in substrate processing and semiconductor element manufacturing, and that the movement of dislocations in the crystal is hindered and the blocking characteristics are not impaired.
  • the cation surface is the Si surface and the anion surface is the C surface
  • the cation surface is In the case of using the compound semiconductor substrates 3a and 3b made of gallium arsenide, the cation face is the Ga face, the anion face is the As face, and the compound semiconductor substrates 3a and 3b made of gallium phosphide. Is used, the cation plane is a Ga plane and the anion plane is a P plane.
  • the cation plane is a Ga plane and the anion plane is an N plane.
  • the cation surfaces are joined to form a unipolar antiphase region boundary surface composed of cations (or anions), and the front and back surfaces of the laminated substrate 30 are the same.
  • An anion surface (or cation surface) having a polarity of 5 is formed, and the above-described effects of the present invention can be obtained.
  • Embodiment 2 of the manufacturing method of the compound semiconductor multilayer substrate concerning this invention is demonstrated using FIG.
  • the compound semiconductor substrates 4a and 4b are the same as the compound semiconductor substrates 3a and 3b in the first embodiment.
  • a surface layer of the A surface (or B surface) of the compound semiconductor substrate 4a is formed on the surface to be bonded to the other compound semiconductor substrate 4b.
  • hydrogen ions or the like are implanted in advance to form the ion implantation region 4 ion (FIG. 5B).
  • the ion implantation energy may be set so as to obtain a desired thin film thickness.
  • He ions, B ions, or the like may be implanted at the same time, and any ions may be employed as long as the same effect can be obtained.
  • the dose of hydrogen ions (H + ) implanted into the compound semiconductor substrate 4a is preferably 1.0 ⁇ 10 16 atoms / cm 2 to 9.0 ⁇ 10 17 atoms / cm 2 . If it is less than 1.0 ⁇ 10 16 atoms / cm 2 , the interface may not be embrittled. If it exceeds 9.0 ⁇ 10 17 atoms / cm 2 , bubbles are transferred during heat treatment after bonding. It may become defective.
  • the dose is preferably 5.0 ⁇ 10 15 atoms / cm 2 to 4.5 ⁇ 10 17 atoms / cm 2 . If it is less than 5.0 ⁇ 10 15 atoms / cm 2 , the interface may not be embrittled. If it exceeds 4.5 ⁇ 10 17 atoms / cm 2 , bubbles are transferred during heat treatment after bonding. It may become defective.
  • the depth from the ion-implanted substrate surface to the ion-implanted region 4 ion is desired for the compound semiconductor thin film 4a ′, which is a thinned compound semiconductor substrate provided on the compound semiconductor substrate 4b.
  • the thickness is usually 100 to 2,000 nm, preferably 300 to 500 nm, and more preferably about 400 nm.
  • the depth of the ion implantation region 4 ion (that is, the ion distribution thickness) is such that it can be easily peeled off by mechanical impact or the like, and is preferably about 200 to 400 nm, more preferably about 300 nm.
  • a surface treatment is performed to make the surface states of the A surface (or B surface), which is the ion implantation surface of the compound semiconductor substrate 4a, and the A surface (or B surface) of the compound semiconductor substrate 4b strictly equivalent. It is desirable. This is because, when non-equivalent surfaces are joined together, a bipolar APB surface as shown in FIG. 12 is formed, and the characteristics of the semiconductor element are impaired. For this reason, the substrate 4a and 4b are paired and surface treatment is simultaneously performed under the same processing conditions.
  • the optimum surface treatment method depends on the material of the substrate. For example, in the case of a silicon carbide substrate, after cleaning with a mixed acid of hydrogen peroxide and sulfuric acid, the surface oxide film is removed by dilute hydrofluoric acid.
  • the method of obtaining the surface is mentioned. Further, if the surface is terminated with hydrogen by heating in a hydrogen atmosphere in order to define the structure of the unipolar APB surface, the controllability of the surface polarity is enhanced, and the APB surface at the shuffle set position as shown in FIG. As a result, it can be reliably obtained.
  • the A planes (or the B planes) in a state where the specific crystal planes of both the substrates 4a and 4b are aligned that is, the specific crystal orientation of the substrate 4a matches the specific crystal orientation of the substrate 4b.
  • the bonding method, the surface activation method, and the like may be the same as those in the first embodiment.
  • a heat treatment is preferably performed at 150 to 350 ° C., more preferably 150 to 250 ° C., so that the bonded surfaces of the compound semiconductor substrate 4a and the compound semiconductor substrate 4b are bonded. Improve the bond strength. Since the compound semiconductor substrate 4a and the compound semiconductor substrate 4b are made of the same material, the warpage of the substrate due to the difference in thermal expansion coefficient is suppressed, but it is preferable to appropriately suppress the warpage by employing a temperature suitable for each substrate.
  • the heat treatment time is preferably 2 to 24 hours depending on the temperature to some extent.
  • the substrates bonded as described above thermal energy or mechanical energy is applied to the ion-implanted portion, and the surface layer of the compound semiconductor substrate 4a is peeled off in the ion-implanted region 4 ion. Then, the single crystal compound semiconductor thin film 4a ′ is transferred to obtain the compound semiconductor laminated substrate 40 (FIG. 5D).
  • a peeling method for example, the bonded substrate is heated to a high temperature, and by this heat, a fine bubble body of a component ion-implanted in the ion- implanted region 4 ion is generated to cause peeling to generate a compound.
  • a thermal peeling method for separating the semiconductor substrate 4a can be applied.
  • mechanical peeling is performed by applying a physical impact to one end of the ion implantation region 4 ion while performing low-temperature heat treatment (eg, 500 to 900 ° C., preferably 500 to 700 ° C.) that does not cause thermal peeling.
  • a mechanical peeling method for separating the compound semiconductor substrate 4a by being generated can be applied.
  • the mechanical peeling method is more preferable because the roughness of the transfer surface after transfer of the single crystal compound semiconductor thin film is relatively smaller than that of the thermal peeling method.
  • the compound semiconductor substrate 4b is heated at a heating temperature of 700 to 1000 ° C. at a temperature higher than that at the time of the peeling process and a heating time of 1 to 24 hours. You may perform the heat processing which improves this. At this time, since the thin film 4a ′ is firmly adhered to the compound semiconductor substrate 4b, no peeling occurs in a portion other than the peeling portion in the ion implantation region 4 ion .
  • the single crystal compound semiconductor substrate 4a ′′ after peeling can be reused again as a single crystal compound semiconductor substrate by polishing or cleaning the surface again.
  • each of the front and back surfaces of the compound semiconductor multilayer substrate 40 is made of atoms (B atoms) of the same kind of constituent elements, and a polar face (B face) in which dangling bonds of the atoms are exposed.
  • B atoms atoms
  • B face polar face
  • a surface polar surface
  • the compound semiconductor multilayer substrate 40 is formed with an antiphase region boundary surface 4ab in which either one of A atoms or B atoms is bonded to each other as a multilayer interface parallel to the surface of the multilayer substrate 40.
  • the compound semiconductor stacked substrate 40 is parallel to the surface of the stacked substrate 40 as a stacked interface therein, and either A atom or B atom
  • the antiphase region boundary surface 4ab in which the two are coupled is formed.
  • This antiphase region boundary surface 4ab is the unipolar antiphase region boundary surface 2ab described above, and is formed only by bonds between atoms of the same kind of element of cation-cation (or anion-anion).
  • an epitaxial growth layer having a predetermined thickness with a controlled carrier concentration can be formed as an active layer of a semiconductor element on each of the front and back surfaces.
  • the laminated substrate 40 manufactured by the above process is placed vertically on a boat made of polycrystalline silicon carbide, heated to 1340 ° C. in a vapor phase growth furnace, and a flow rate of 200 sccm.
  • a flow rate of 200 sccm By introducing SiH 2 Cl 2 and C 2 H 2 at a flow rate of 50 sccm and setting the pressure to 15 Pa, an epitaxially grown layer having a predetermined thickness can be formed.
  • the thickness of the epitaxial growth layer can be controlled by the growth time, and the electron concentration and hole concentration can be controlled by appropriately mixing N 2 gas, trimethylaluminum and the like in the growth gas, respectively.
  • the same homoepitaxial growth layer is formed on both surfaces of the multilayer substrate 40.
  • the epitaxial growth operation is performed after covering the surface that does not require epitaxial growth with an oxide film. It is also possible to remove the epitaxial growth layer by polishing after the epitaxial growth.
  • Non-Patent Document 2 discloses that silicon carbide having a stacking fault density of 120 / cm or less can be formed by preventing dislocation movement, and Non-Patent Document 3 has a stacking fault density of 60,000 / cm 2 or less ( 245 / cm or less), it has been reported that the leakage current density in the pn junction of silicon carbide can be 0.1 mA or less. If the compound semiconductor laminated substrate made of silicon carbide according to the present invention is used, a semiconductor element whose blocking characteristics are not impaired can be obtained.
  • the cation surface is a Ga surface and the anion surface is an N surface
  • the compound semiconductor substrates 4a and 4b made of gallium arsenide are used, the cation surface.
  • a cation surface is a Ga surface
  • an anion surface is a P surface
  • a compound semiconductor substrate 4a made of gallium nitride is used.
  • the cation face is a Ga face and the anion face is an N face.
  • the cation surfaces are joined together to form a unipolar antiphase region boundary surface composed of cations (or anions), and the front and back surfaces of the laminated substrate 40 are the same.
  • An anion surface (or cation surface) having a polarity of 5 is formed, and the above-described effects of the present invention can be obtained.
  • the compound semiconductor substrate 4a in the second embodiment is a substrate in which a homoepitaxial growth layer is formed in advance on the surface of the substrate 4a to be bonded to the compound semiconductor substrate 4b.
  • single crystal compound semiconductor substrates 5a and 5b are prepared (FIG. 6 (a)), in which the close-packed surfaces are oriented on the front and back surfaces of the substrate.
  • the compound semiconductor substrates 5a and 5b are the same as the compound semiconductor substrates 3a and 3b in the first embodiment.
  • the substrate 5a is referred to as a transfer substrate, and the substrate 5b is also referred to as a support substrate.
  • a homoepitaxial growth layer 5e of the same compound as that of the substrate 5a is formed on the surface to be bonded to the other compound semiconductor substrate 5b (FIG. 6).
  • B an epitaxial crystal that is the same compound as the substrate 5a and has the same atomic arrangement is grown in layers on one main surface of the substrate 5a.
  • a known epitaxial growth method may be used.
  • a vapor phase epitaxial growth method is preferable.
  • the thickness of the homoepitaxial growth layer 5e is preferably 500 nm to 5 ⁇ m, more preferably 600 nm to 1 ⁇ m. Thereby, a part of the homoepitaxial growth layer 5e can be transferred in a layered manner onto the substrate 5b by an ion implantation transfer method to be described later.
  • a buffer layer 5c is formed between the compound semiconductor substrate 5a and the homoepitaxial growth layer 5e by doping impurities into the same compound, crystal defects exposed on the surface of the substrate 5a are prevented from propagating to the homoepitaxial growth layer 5e. This is preferable (FIG. 6B).
  • the thickness of the buffer layer 5c is preferably 100 to 1000 nm.
  • the surface of the homoepitaxial growth layer 5e is formed on the A surface (cation surface) of the substrate 5a, the surface of the homoepitaxial growth layer 5e also becomes the A surface (cation surface).
  • the surface of the homoepitaxial growth layer 5e is a B surface (anion surface).
  • a surface layer of the A-plane (or B-plane) of the homoepitaxial growth layer 5e is separated from the surface to be bonded to the other compound semiconductor substrate 5b, that is, the homoepitaxial growth layer 5e.
  • hydrogen ions or the like are implanted in advance to form an ion implantation region 5 ion (FIG. 6C).
  • the ion implantation processing method at this time may be the same as that of the second embodiment.
  • the depth from the ion-implanted substrate surface to the ion implantation region 5 ion is a homoepitaxial growth layer 5e ′, which is a thinned compound semiconductor substrate provided on the compound semiconductor substrate 5b.
  • the thickness is usually 100 to 2000 nm, preferably 300 to 500 nm, and more preferably about 400 nm.
  • the depth of the ion implantation region 5 ion (that is, the ion distribution thickness) is such that it can be easily peeled off by mechanical impact or the like, and is preferably about 200 to 400 nm, more preferably about 300 nm.
  • the substrate 5a, 5b is paired and surface treatment is simultaneously performed under the same processing conditions.
  • the optimum surface treatment method depends on the material of the substrate. For example, in the case of a silicon carbide substrate, after cleaning with a mixed acid of hydrogen peroxide and sulfuric acid, the surface oxide film is removed by dilute hydrofluoric acid. The method of obtaining the surface is mentioned.
  • the surface is terminated with hydrogen by heating in a hydrogen atmosphere in order to define the structure of the unipolar APB surface, the controllability of the surface polarity is improved, and the APB surface at the shuffle set position as shown in FIG. Can be obtained.
  • the A surface (or B surface) which is the ion implantation surface of the compound semiconductor substrate 5a (that is, the homoepitaxial growth layer 5e) and the A surface (or B surface) of the compound semiconductor substrate 5b are specified for both the substrates 5a and 5b.
  • the bonding method, surface cleaning method, surface activation method, and the like at this time may be the same as those in the first embodiment.
  • a heat treatment is preferably performed at 150 to 350 ° C., more preferably 150 to 250 ° C., to thereby perform the homoepitaxial growth layer 5e and the compound semiconductor.
  • the bonding strength of the bonding surface of the substrate 5b is improved. Since the compound semiconductor substrate 5a (homoepitaxial growth layer 5e) and the compound semiconductor substrate 5b are made of the same material, warpage of the substrate due to the difference in thermal expansion coefficient is suppressed, but a temperature suitable for each substrate is appropriately adopted. It is good to suppress warpage.
  • the heat treatment time is preferably 2 to 24 hours depending on the temperature to some extent.
  • the substrates bonded as described above thermal energy or mechanical energy is applied to the ion-implanted portion, and the surface layer of the homoepitaxial growth layer 5e is peeled off in the ion-implanted region 5 ion. Then, the single crystal compound semiconductor thin film 5e ′ is transferred to obtain the compound semiconductor laminated substrate 50 (FIG. 6E).
  • the peeling method at this time may be the same as in the second embodiment. If necessary, heat treatment for improving adhesion may be performed.
  • the single crystal compound semiconductor substrate 5a after being peeled can be reused again as a single crystal compound semiconductor substrate by polishing or cleaning the surface again.
  • each of the front and back surfaces of the compound semiconductor multilayer substrate 50 is made of atoms (B atoms) of the same kind of constituent elements, and a polar face (B face) in which the dangling bonds of the atoms are exposed.
  • B atoms atoms of the same kind of constituent elements
  • B face a polar face in which the dangling bonds of the atoms are exposed.
  • the front and back surfaces of the compound semiconductor multilayer substrate 50 are each composed of A atoms and the dangling bonds of the A atoms. Is the exposed polar surface (A surface).
  • the compound semiconductor multilayer substrate 50 has an antiphase region boundary surface 5 eb in which A atoms are bonded to each other as a multilayer interface parallel to the surface of the multilayer substrate 50.
  • the compound semiconductor multilayer substrate 50 is parallel to the surface of the multilayer substrate 50 as a multilayer interface inside thereof.
  • An antiphase region boundary surface 5eb in which B atoms are bonded to each other is formed.
  • This antiphase region boundary surface 5eb is the above-described unipolar antiphase region boundary surface 2ab, and is formed only by bonds between atoms of the same kind of element of cation-cation (or anion-anion).
  • the compound semiconductor multilayer substrate 50 it is also possible to form an epitaxial growth layer having a predetermined thickness with a controlled carrier concentration as an active layer of the semiconductor element on each of the front and back surfaces.
  • a substrate of silicon carbide 3C—SiC
  • the laminated substrate 50 manufactured by the above-described process is placed vertically on a boat made of polycrystalline silicon carbide, and is heated to 1340 ° C. in a vapor phase growth furnace. the temperature was raised to introduce the C 2 H 2 of SiH 2 Cl 2 and the flow rate 50sccm flow 200 sccm, it is possible to form the epitaxial growth layer having a predetermined thickness by a 15Pa pressure.
  • the thickness of the epitaxial growth layer can be controlled by the growth time, and the electron concentration and hole concentration can be controlled by appropriately mixing N 2 gas, trimethylaluminum and the like in the growth gas, respectively.
  • the same homoepitaxial growth layer is formed on both surfaces of the multilayer substrate 50.
  • the epitaxial growth operation is performed after covering the surface not requiring epitaxial growth with an oxide film. It is also possible to remove the epitaxial growth layer by polishing after the epitaxial growth.
  • Non-Patent Document 2 it is possible to form silicon carbide having a stacking fault density of 120 / cm or less by preventing dislocation movement, and in Non-Patent Document 3, the density of stacking faults is 60,000 / cm 2 or less ( 245 / cm or less), it has been reported that the leakage current density in the pn junction of silicon carbide can be 0.1 mA or less. If the compound semiconductor laminated substrate made of silicon carbide according to the present invention is used, a semiconductor element whose blocking characteristics are not impaired can be obtained.
  • the cation face is the Ga face and the anion face is the N face, and the compound semiconductor substrate 5a made of gallium arsenide.
  • the compound semiconductor substrate 5a (homoepitaxial growth layer 5e) and the compound semiconductor substrate 5b are used.
  • the cation surface is the Ga surface and the anion surface.
  • cation surfaces are joined together to form a unipolar antiphase region boundary surface composed of cations (or anions), and the front and back surfaces of the laminated substrate 50 are the same.
  • An anion surface (or cation surface) having a polarity of 5 is formed, and the above-described effects of the present invention can be obtained.
  • Example 1 The compound semiconductor multilayer substrate 30 having the unipolar antiphase region boundary surface (APB surface) shown in FIG. 3C and the multilayer substrate not having the unipolar APB surface shown in FIG. did.
  • the first wafer W11 (four wafers) and the second wafer W12 (two wafers) have a (0001) Si surface, and the third wafer W13 (one wafer) has a (000-1) C surface.
  • the tolerance between the normal axis and the [0001] axis of the surface of each wafer is within 0.3 degrees.
  • the fourth wafer W14 (one piece) was a surface whose surface was inclined by 4 degrees from the (0001) Si surface to the [11-20] direction.
  • Each wafer is provided with a first orientation flat parallel to the [11-20] orientation and a second orientation flat parallel to the [1-100] orientation, and the length of the first orientation flat is 38.5 mm.
  • the length of the second orientation flat was 18 mm.
  • the wafer W11 was processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 3 o'clock direction of the watch when the surface was viewed.
  • the wafers W12, W13, and W14 were processed so that when viewed from the surface, the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 9 o'clock direction of the watch. Further, since the wafer W11 becomes a support substrate portion (base) of the laminated body after the bonding process described later (corresponding to the substrate 3b in FIG. 3), it is necessary to maintain the mechanical strength, and the wafer thickness is set to 0. It was 5 mm. On the other hand, the wafers W12, W13, and W14 all have a thickness of 0.15 mm.
  • the front and back surfaces of such wafers W11, W12, W13, and W14 are subjected to mechanical polishing and chemical mechanical polishing (CMP), and the arithmetic average roughness (Ra, JIS B0601: 2013, the same applies hereinafter) of the surface is 0. .2 nm or less.
  • CMP mechanical polishing and chemical mechanical polishing
  • Ra arithmetic average roughness
  • the reason why the smoothing is performed in this manner is to reduce the unbonded region in the wafer bonding process described later.
  • the wafers W11, W12, W13, and W14 were simultaneously cleaned with a mixed acid of hydrogen peroxide and sulfuric acid (SPM cleaning) under the same processing conditions, and then the surface oxide film was removed by dilute hydrofluoric acid processing (HF processing). .
  • SPM cleaning mixed acid of hydrogen peroxide and sulfuric acid
  • each wafer was simultaneously immersed in ozone water in which ozone gas was dissolved for 10 minutes to activate the surface.
  • the substrate surface was hydrogen-terminated by performing a heat treatment at 700 ° C. for 10 minutes in a hydrogen atmosphere, and the polarities of the respective substrates were made uniform.
  • a combination (two sets) of the wafer W11 and the wafer W12, a combination of the wafer W11 and the wafer W13, and a combination of the wafer W11 and the wafer W14 were bonded so that the surfaces of the wafers were in contact with each other.
  • the first orientation flats and the second orientation flats of each of the wafers W11 and W12 in the combination (Example) and in the combination of the wafer W11 and the wafer W13 (Comparative 1) Orientation flat end faces were aligned using an L-shaped quartz jig so that the positions matched exactly. In this case, the tolerance of the abutting wafer end face was within 20 arcsec.
  • first orientation flat of the wafer W12 is rotated counterclockwise by 2 degrees or more with respect to the first orientation flat of the wafer W11 in another set (comparison 2) of the combinations of the wafer W11 and the wafer W12. did.
  • the interface after bonding described later does not become a matching interface but becomes a twist grain boundary.
  • an L-shaped quartz jig is used so that the positions of the first orientation flats and the second orientation flats of each wafer in the combination of the wafer W11 and the wafer W14 (Comparative 3) are exactly the same.
  • Orientation flat end faces are aligned. In this case, the tolerance of the abutting wafer end face was within 20 arcsec.
  • the crystal lattice of the wafer W14 is inclined with respect to the wafer W11 at the bonding interface, so that the interface after bonding, which will be described later, does not become a matching interface, Become.
  • the wafer integrated by the contact of the wafer W11 and the wafer W12 (referred to as an example) is referred to as W112, and in the combination of the wafer W11 and the wafer W13 (Comparative 1).
  • the wafer integrated by the contact between the wafer W11 and the wafer W13 is referred to as W113.
  • the wafer W11 and the wafer W12 integrated in the other set (comparison 2) of the combination of the wafer W11 and the wafer W12 are referred to as W112 ′, and the combination of the wafer W11 and the wafer W14 (comparison 3).
  • the wafer W112 is composed of a monopolar APB surface with a Si—Si bond at the bonding surface, and the front surface and the back surface are C surfaces.
  • the bonding surface of the wafer W113 is Si—C bond and does not include the APB surface.
  • the front surface side of wafer W113 (corresponding to the back surface of wafer W13) is the Si surface
  • the back surface side of wafer W113 (corresponding to the back surface of wafer W11) is the C surface.
  • the front and back surfaces of the wafers W112 ′ and W114 are C-planes, but the bonding surface is not necessarily a unipolar APB surface in which Si atoms are bonded to each other, but the bipolar APB surface and a twist grain boundary, or an inclined grain. Composed by the world. For this reason, when a pn junction or a Schottky electrode is provided to expand the space charge region at the junction interface, it behaves as a carrier leak path.
  • the wafers W112, W113, W112 ', and W114 were heat-treated at 250 ° C. for 24 hours to increase the bonding strength of the bonding surfaces.
  • KOH potassium hydroxide
  • the wafers W112, W113, W112 ′ and W114 obtained as described above were subjected to a molten KOH treatment on the wafer W12 side surface, the W13 side surface, and the W14 side surface, and the BPD exposed on the surface was exposed.
  • the density was measured, the BPD densities of the wafers W112, W113, W112 ′, and W114 were similar and were 7900 to 12000 / cm 2 .
  • the unipolar APB surface formed at the bonding interface hinders the expansion (propagation) of BPD from the wafer W11 side to wafer W12 in the multilayer substrate, and suppresses an increase in BPD density. It is estimated to be.
  • the APB surface is not formed at the lamination interface, so it is estimated that the BPD propagates from the wafer W11 side to the wafer W13 in the laminated substrate and the BPD density increases.
  • a silicon carbide substrate having a relatively high defect density is used as wafer W12.
  • wafer W112 is manufactured using a silicon carbide substrate having a low defect density as wafer W12, defects on the surface of wafer W11 are used. Even if the density is high, propagation of those defects is blocked by the APB surface, so that it is possible to obtain a silicon carbide laminated substrate having a low defect density similar to the surface of the wafer W12.
  • the silicon carbide substrate having a low defect density for example, a silicon carbide substrate having a low defect density manufactured by the method described in Japanese Patent Application Laid-Open No. 2003-119097 may be used.
  • a compound semiconductor multilayer substrate 40 having a unipolar antiphase region boundary surface (APB surface) shown in FIG. 5D and a multilayer substrate having no unipolar APB surface shown in FIG. did.
  • three types of single crystal 4H—SiC substrates (wafers) having a diameter of 4 inches were prepared.
  • the first wafer W21 two sheets
  • the first wafer W21 is a support substrate portion of the laminate (corresponding to the substrate 4b in FIG. 5), and is 4 degrees in the [11-20] direction from the normal axis of the surface.
  • the (0001) Si plane is oriented in an inclined direction.
  • the second wafer W22 (one piece) (corresponding to the substrate 4a in FIG.
  • the third wafer W23 (two wafers) (for comparison) has the (000-1) C plane oriented in a direction inclined by 4 degrees in the [-1-120] direction from the normal axis of the surface ( Transfer substrate).
  • the reason for using such a slightly tilted substrate is to realize step-controlled epitaxy that maintains the polytype of the crystal (maintains atomic arrangement) by propagating the stacking order of crystal planes in the [0001] axial direction in the lateral direction. is there.
  • the reason why the fine tilt direction of the target surface is the opposite direction between the wafers W21, W22, and W23 is to suppress the generation of tilt grain boundaries and form matching interfaces when the respective surfaces are bonded. .
  • Each wafer was provided with a first orientation flat parallel to the [11-20] orientation and a second orientation flat parallel to the [1-100] orientation.
  • the length of the first orientation flat was 38.5 mm, and the length of the second orientation flat was 18 mm.
  • the wafer W21 was processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 3 o'clock direction of the watch when the surface was viewed.
  • the wafers W22 and W23 were processed so that when viewed from the surface, the first orientation flat had a 6 o'clock direction and the second orientation flat had a 9 o'clock position.
  • Each wafer thickness is 0.5 mm.
  • the BPD densities of the wafers W21, W22, and W23 measured by the above-described molten KOH treatment were all comparable and were 9300 to 11000 / cm 2 .
  • each wafer surface was subjected to chemical mechanical polishing (CMP) treatment to reduce the arithmetic average roughness Ra of the surface to 0.2 nm or less.
  • CMP chemical mechanical polishing
  • a fragile layer was provided on the surface of each of the wafers W22 and W23 (corresponding to the ion implantation region 4 ion in FIG. 5B).
  • This is a process for transferring only the respective surface layers onto the wafer W21 after bonding the wafers W22 and W23 to the wafer W21. Therefore, hydrogen ions are implanted into the surfaces to be bonded to the wafers W22 and W23 to form an ion implantation region 4 ion shown in FIG.
  • the dose of implanted hydrogen ions (H + ) was 1.0 ⁇ 10 17 atoms / cm 2, and the acceleration energy of ions was 65 keV so that the fragile layer had a depth of 400 nm.
  • the wafers W21, W22, and W23 were simultaneously cleaned with a mixed acid of hydrogen peroxide and sulfuric acid (SPM cleaning) under the same processing conditions, and then the surface oxide film was removed by dilute hydrofluoric acid processing (HF processing).
  • HF processing dilute hydrofluoric acid processing
  • the substrate surface was hydrogen-terminated by performing a heat treatment at 700 ° C. for 10 minutes in a hydrogen atmosphere, and the polarities of the respective substrates were made uniform.
  • the surfaces of the wafers W22 and W23 were respectively brought into contact with and bonded to the surface of the wafer W21 (corresponding to the process shown in FIG. 5C). However, the surface of each wafer before contact is activated by irradiation with Ar plasma under the same processing conditions.
  • the orientation flat directions of the wafers W22 and W23 are aligned with the orientation flat orientation of the wafer W21 (that is, the first orientation flats of the wafers are aligned with each other).
  • the second orientation flats are precisely aligned) so that the crystal plane shift in the [11-20] orientation is 20 arcsec or less.
  • the density of mismatched interfaces interfaces where the crystal lattice is discontinuous between the wafers W21 and W22 and between the wafers W21 and W23 is reduced to a negligible level.
  • Si-Si bonds exist at the interface between the wafer W21 and the wafer W22 because the Si polar surfaces face each other. That is, there is a monopolar unipolar antiphase region boundary (APB) plane.
  • APB monopolar unipolar antiphase region boundary
  • the C polarity surface of the wafer W23 faces the Si polarity surface of the wafer W21. Therefore, the interface is formed by Si—C bonds and there is no APB surface.
  • the bonded body of the wafers W21 and W22 and the bonded body of the wafers W21 and W23 are heated to 800 ° C. to cause breakage in the weak layer formed by hydrogen ion implantation, and only the thin film layer having a thickness of 400 nm is transferred to the wafer W21.
  • Transferring (corresponding to the process shown in FIG. 5D).
  • the wafer in which the thin film layer on the wafer W22 side is transferred to the surface of the wafer W21 by breakage is called W212, and the wafer in which the thin film layer on the wafer W23 side is transferred to the surface of the wafer W21 is called W213.
  • the CMP was performed to reduce the arithmetic average roughness Ra of the surface to 0.2 nm or less.
  • wafer W213 is that Si surface is exposed on the surface
  • SiH 4 gas flow rate and a C 3 H 8 gas is respectively set to 10sccm and 8 sccm
  • the flow rate of SiH 4 gas and a C 3 H 8 gas is for wafer W212 is 8 sccm and 10 sccm, respectively.
  • the treatment was continued for 75 minutes under these conditions, and 10 ⁇ m homoepitaxial growth was performed.
  • the homoepitaxial growth layer showed n-type conductivity, and the residual carrier concentration was 3 ⁇ 10 15 / cm 3, which was confirmed by capacitance-voltage measurement (CV measurement) performed later.
  • the etching of defects is promoted by placing potassium hydroxide on the surface and heating and melting at 500 ° C. for 5 minutes. And actualized.
  • the BPD density on the surface of the wafer W212 remained at 9700 / cm 2 , which was the same as that on the W22 surface, but the BPD density on the surface of the wafer W213 increased to 22000 / cm 2 , approximately twice that of the W23 surface. .
  • the propagation of BPD is blocked by the unipolar APB surface at the stack interface, whereas in the wafer W213, the APB surface does not exist. Therefore, the BPD on the surface of the wafer W21 penetrates W23 and reaches the surface of the epitaxial growth layer. It is thought that it reached. Thus, the effect of the present invention was verified.
  • a silicon carbide substrate having a relatively high defect density is used as wafer W22.
  • a wafer W212 is manufactured using a silicon carbide substrate having a low defect density as wafer W22, defects on the surface of wafer W21 are used. Even if the density is high, propagation of those defects is blocked by the APB surface, so that it is possible to obtain a silicon carbide laminated substrate having a low defect density similar to the surface of the wafer W22.
  • the silicon carbide substrate having a low defect density for example, a silicon carbide substrate having a low defect density manufactured by the method described in Japanese Patent Application Laid-Open No. 2003-119097 may be used.
  • a compound semiconductor multilayer substrate 50 having a unipolar antiphase region boundary surface (APB surface) shown in FIG. 6E and a multilayer substrate having no unipolar APB surface were produced, and homoepitaxially grown on these substrates. Compare the basal plane dislocation (BPD) density of the thin films.
  • BPD basal plane dislocation
  • three types of single crystal 4H—SiC substrates (wafers) were prepared.
  • the first wafer W31 (two sheets) is a support substrate portion of the laminated body (corresponding to the substrate 5b in FIG. 6), and is inclined by 4 degrees in the [11-20] direction from the normal axis of the surface.
  • the (0001) Si plane is oriented in the direction.
  • the second wafer W32 (one piece) (corresponding to the substrate 5a in FIG. 6) has the (0001) Si plane oriented in a direction inclined by 4 degrees in the [-1-120] direction from the normal axis of the surface. (Transfer substrate).
  • the third wafer W33 (1 sheet) (for comparison) has the (000-1) C plane oriented in a direction inclined by 4 degrees in the [-1-120] direction from the normal axis of the surface ( Transfer substrate).
  • the reason for using such a slightly tilted substrate is to realize step-controlled epitaxy that maintains the polytype of the crystal (maintains atomic arrangement) by propagating the stacking order of crystal planes in the [0001] axial direction in the lateral direction. is there.
  • the reason why the fine tilt direction of the target surface is the opposite direction between the wafers W31, W32 and W33 is to suppress the generation of tilt grain boundaries and antipolar phase boundary surfaces of both polarities when the respective surfaces are bonded. This is because a matching interface is formed.
  • Each wafer was provided with a first orientation flat parallel to the [11-20] orientation and a second orientation flat parallel to the [1-100] orientation.
  • the length of the first orientation flat was 38.5 mm
  • the length of the second orientation flat was 18 mm.
  • the wafer W31 was processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 3 o'clock direction of the watch when the surface was viewed.
  • the wafers W32 and W33 were processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 9 o'clock direction of the watch when the surface was viewed. Each wafer thickness is 0.5 mm.
  • the wafers W31, W32, and W33 were simultaneously cleaned with a mixed solution of sulfuric acid and hydrogen peroxide solution under the same processing conditions (SPM cleaning), and the oxide film on the surface was removed by dilute hydrofluoric acid processing (HF processing).
  • SiH 4 gas to the wafer W32 and a C 3 H 8 gas is the flow rate was respectively 10sccm and 8 sccm
  • SiH 4 gas to the wafer W33 and a C 3 H 8 gas is the flow rate was 8 sccm and 10sccm respectively.
  • the reason why the gas flow rate is changed in the wafers W32 and W33 is the optimum for promoting the lateral growth from the slightly inclined surface according to the difference in the polar surface (Si surface and C surface) of each surface. This is because the conditions change. It was confirmed by the temperature oscillation of a radiation thermometer that measures the temperature of the wafer surface that the SiC growth rate under each condition was about 8 ⁇ m / h (the measurement method is the same in the following examples).
  • the homo-epitaxial growth layer (corresponding to the homo-epitaxial layer 5e in FIG. 6B) exhibits n-type conductivity, and the capacitance-voltage measurement carried out after that the residual carrier concentration is 3 ⁇ 10 15 / cm 3 ( CV measurement).
  • BPD basal plane dislocations
  • TD threading dislocations
  • CMP chemical mechanical polishing
  • a fragile layer was provided on the epitaxial growth layer surface of each of the wafers W32 and W33 (corresponding to the ion implantation region 5 ion in FIG. 6C).
  • This is a process for transferring only the respective surface layers onto the wafer W31 after the wafers W32 and W33 are brought into contact with and bonded to the wafer W31. Therefore, hydrogen ions are implanted into the epitaxial growth layer surfaces of the wafers W32 and W33 to form an ion implantation region 5 ion shown in FIG. 6C.
  • the dose of implanted hydrogen ions (H + ) was 1.0 ⁇ 10 17 atoms / cm 2, and the acceleration energy of ions was 65 keV so that the fragile layer had a depth of 400 nm.
  • the wafers W31, W32, and W33 were simultaneously cleaned with a mixed acid of hydrogen peroxide and sulfuric acid (SPM cleaning) under the same processing conditions, and then the oxide film on the surface was removed by dilute hydrofluoric acid processing (HF processing).
  • HF processing dilute hydrofluoric acid processing
  • the substrate surface was hydrogen-terminated by performing a heat treatment at 700 ° C. for 10 minutes in a hydrogen atmosphere, and the polarities of the respective substrates were made uniform.
  • the surfaces of the wafers W32 and W33 were respectively brought into contact with and bonded to the surface of the wafer W31 (corresponding to the processing shown in FIG. 6D). However, the surface of each wafer before contact is activated by irradiation with Ar plasma under the same processing conditions.
  • the orientation flat directions of the wafers W32 and W33 are matched with the orientation flat orientation of the wafer W31 (that is, the first orientation flats of the wafers are aligned with each other).
  • the second orientation flats are precisely aligned) so that the crystal plane shift in the [11-20] orientation is 20 arcsec or less.
  • the density of mismatched interfaces interfaces where the crystal lattice is discontinuous between the wafers W31 and W32 and between the wafers W31 and W33 is reduced to a negligible level.
  • Si-Si bonds exist at the interface between the wafer W31 and the wafer W32 because the Si polar surfaces face each other. That is, there is a monopolar unipolar antiphase region boundary (APB) plane.
  • APB monopolar unipolar antiphase region boundary
  • the C polarity surface of the wafer W33 faces the Si polarity surface of the wafer W31. Therefore, the interface is formed by Si—C bonds and there is no APB surface.
  • the bonded body of wafers W31 and W32 and the bonded body of wafers W31 and W33 are heated to 800 ° C. to cause breakage in the weak layer formed by hydrogen ion implantation, and only the thin film layer having a thickness of 400 nm is transferred to wafer W31. It remained (transferred) on the surface (corresponding to the process shown in FIG. 6E).
  • the wafer in which the thin film layer on the wafer W32 side is transferred to the surface of the wafer W31 due to breakage is called W312 and the wafer in which the thin film layer on the wafer W33 side is transferred to the surface of the wafer W31 is called W313.
  • the CMP was performed to reduce the arithmetic average roughness Ra of the surface to 0.2 nm or less.
  • the flow rates of SiH 4 gas and C 3 H 8 gas are 10 sccm and 8 sccm, respectively, as in the epitaxial growth on the wafer W 32, and the wafer W 312 is the same as the wafer W 33.
  • the flow rates of SiH 4 gas and C 3 H 8 gas were 8 sccm and 10 sccm, respectively.
  • the treatment was continued for 75 minutes under these conditions, and 10 ⁇ m homoepitaxial growth was performed.
  • the homoepitaxial growth layer showed n-type conductivity and the residual carrier concentration was 3 ⁇ 10 15 / cm 3, which was confirmed by CV measurement performed later.
  • the etching of defects is promoted by placing potassium hydroxide on the surface and heating and melting at 500 ° C. for 5 minutes. And actualized.
  • the BPD density on the surface of the wafer W312 remained at 87 to 375 / cm 2 which was about the same as that before the epitaxial growth, but the BPD density on the surface of the wafer W313 was 8700 like the surface of the wafer W31 before the epitaxial growth. Increased to ⁇ 15000 / cm 2 .
  • Example 4 In Example 3, a laminated substrate was fabricated and evaluated using the single crystal substrate with its A and B surfaces interchanged.
  • three types of single crystal 4H—SiC substrates were prepared.
  • the first wafer W41 two wafers
  • the first wafer W41 serves as a support substrate portion of the laminate (corresponding to the substrate 5b in FIG. 6), and is inclined by 4 degrees in the [11-20] direction from the normal axis of the surface.
  • the (000-1) C plane was oriented.
  • the second wafer W42 (one piece) (corresponding to the substrate 5a in FIG. 6) has a (000-1) C plane in a direction inclined by 4 degrees in the [-1-120] direction from the normal axis of the surface. Oriented.
  • the third wafer W43 (1 sheet) (for comparison) had the (0001) Si plane oriented in a direction inclined by 4 degrees in the [-1-120] direction from the normal axis of the surface.
  • the reason for using such a slightly tilted substrate is to realize step-controlled epitaxy that maintains the polytype of the crystal (maintains atomic arrangement) by propagating the stacking order of crystal planes in the [0001] axial direction in the lateral direction. is there.
  • the reason why the fine tilt direction of the target surface is the opposite direction between the wafers W41, W42 and W43 is to suppress the generation of tilt grain boundaries and form matching interfaces when the respective surfaces are bonded. .
  • Each wafer was provided with a first orientation flat parallel to the [11-20] orientation and a second orientation flat parallel to the [1-100] orientation.
  • the length of the first orientation flat was 38.5 mm
  • the length of the second orientation flat was 18 mm.
  • the wafer W41 was processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 3 o'clock direction of the watch when the surface was viewed.
  • the wafers W42 and W43 were processed so that when viewed from the surface, the first orientation flat had a 6 o'clock direction and the second orientation flat had a 9 o'clock position.
  • Each wafer thickness is 0.5 mm.
  • Such wafers W41, W42, and W43 were simultaneously subjected to the same processing conditions, and after SPM cleaning, the oxide film on the surface was removed by HF processing.
  • the flow rate of SiH 4 gas and a C 3 H 8 gas is for wafer W42 and respectively 8 sccm and 10 sccm
  • SiH 4 gas to the wafer W43 and a C 3 H 8 gas is the flow rate of each was 10 sccm and 8 sccm.
  • the growth rate of SiC under each condition was about 8 ⁇ m / h.
  • the BPD density of the wafers W42 and W43 measured by the molten KOH treatment at 500 ° C. is 9300 to 11000 / cm 2 before the epitaxial growth, but both are reduced to 35 to 140 / cm 2 after the epitaxial growth. It was confirmed. On the other hand, the TD density of any wafer did not change to 800 / cm 2 before and after epitaxial growth.
  • the surface of the epitaxial growth layer on the wafers W42 and W43 was subjected to CMP to reduce the arithmetic average roughness (Ra) of the surface from 1 nm to 0.2 nm.
  • the wafer W42, W 43 is provided a weakened layer in each of the epitaxial growth layer surface (corresponding to the ion implantation region 5 ion in Figure 6 (c)). That is, hydrogen ions were implanted into the surfaces of the epitaxial growth layers of the wafers W42 and W43 to form an ion implantation region 5 ion shown in FIG.
  • the dose of implanted hydrogen ions (H + ) was 1.0 ⁇ 10 17 atoms / cm 2, and the acceleration energy of ions was 65 keV so that the fragile layer had a depth of 400 nm.
  • the wafers W41, W42, and W43 were simultaneously cleaned with a mixed acid of hydrogen peroxide and sulfuric acid (SPM cleaning) under the same processing conditions, and the oxide film on the surface was removed by dilute hydrofluoric acid processing (HF processing).
  • SPM cleaning a mixed acid of hydrogen peroxide and sulfuric acid
  • HF processing dilute hydrofluoric acid processing
  • the substrate surface was hydrogen-terminated by performing a heat treatment at 700 ° C. for 10 minutes in a hydrogen atmosphere, and the polarities of the respective substrates were made uniform.
  • the surfaces of the wafers W42 and W43 were bonded to the surface of the wafer W41, respectively (corresponding to the process shown in FIG. 6D).
  • the surface of each wafer before contact is activated by irradiation with Ar plasma under the same processing conditions.
  • the orientation flat directions of the wafers W42 and W43 are aligned with the orientation flat orientation of the wafer W41 (that is, the first orientation flats of the wafers are aligned with each other).
  • the second orientation flats are precisely aligned) so that the crystal plane shift in the [11-20] orientation is 20 arcsec or less.
  • the density of mismatched interfaces interfaces where the crystal lattice is discontinuous
  • the bonded body of wafers W41 and W42 and the bonded body of wafers W41 and W43 are heated to 800 ° C. to cause breakage in the weak layer formed by hydrogen ion implantation, and only the thin film layer having a thickness of 400 nm is transferred to wafer W41. It remained (transferred) on the surface (corresponding to the process shown in FIG. 6E).
  • a wafer in which the thin film layer on the wafer W42 side is transferred to the surface of the wafer W41 due to breakage is referred to as W412, and a wafer in which the thin film layer on the wafer W43 side is transferred to the surface of the wafer W41 is referred to as W413.
  • CMP was performed to reduce the arithmetic average roughness Ra of the surface to 0.2 nm or less.
  • the flow rates of SiH 4 gas and C 3 H 8 gas are 8 sccm and 10 sccm, respectively, as in the epitaxial growth on the wafer W42, and the wafer W412 is similar to the wafer W43.
  • the flow rates of SiH 4 gas and C 3 H 8 gas were 10 sccm and 8 sccm, respectively.
  • the treatment was continued for 75 minutes under these conditions, and 10 ⁇ m homoepitaxial growth was performed.
  • the homoepitaxial growth layer showed n-type conductivity and the residual carrier concentration was 3 ⁇ 10 15 / cm 3, which was confirmed by CV measurement performed later.
  • the etching of defects is promoted by placing potassium hydroxide on the surface and heating and melting at 500 ° C. for 5 minutes. And actualized.
  • the BPD density on the surface of the wafer W412 remained at 84 to 184 / cm 2 which was about the same as that before the epitaxial growth. Increased to ⁇ 15000 / cm 2 . That is, in the wafer W412, the propagation of BPD is blocked by the unipolar APB surface at the interface, whereas in the wafer W413, the APB surface does not exist. It is thought that it reached.
  • Example 5 In Example 3, a laminated substrate was manufactured and evaluated by changing to a single crystal substrate having a different crystal structure (crystal arrangement).
  • three types of single crystal 6H—SiC substrates were prepared.
  • the first wafer W51 (two) serves as a support substrate portion of the laminate (corresponding to the substrate 5b in FIG. 6), and is inclined by 4 degrees in the [11-20] direction from the normal axis of the surface.
  • the (0001) Si plane is oriented in the direction.
  • the second wafer W52 (one piece) (corresponding to the substrate 5a in FIG. 6) has a (0001) Si plane oriented in a direction inclined by 4 degrees in the [-1-120] direction from the normal axis of the surface.
  • the third wafer W53 (one sheet) (for comparison) has the (000-1) C plane oriented in a direction inclined by 4 degrees in the [-1-120] direction from the normal axis of the surface.
  • Each wafer was provided with a first orientation flat parallel to the [11-20] orientation and a second orientation flat parallel to the [1-100] orientation.
  • the length of the first orientation flat was 38.5 mm
  • the length of the second orientation flat was 18 mm.
  • the wafer W51 was processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 3 o'clock direction of the watch when the surface was viewed.
  • the wafers W52 and W53 were processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 9 o'clock direction of the watch when the surface was viewed.
  • Each wafer thickness is 0.5 mm.
  • Such wafers W51, W52 and W53 were simultaneously subjected to the same processing conditions, and after SPM cleaning, the oxide film on the surface was removed by HF processing.
  • SiH 4 gas to the wafer W52 and a C 3 H 8 gas is the flow rate was respectively 10sccm and 8 sccm
  • SiH 4 gas to the wafer W53 and a C 3 H 8 gas is the flow rate was 8 sccm and 10sccm respectively.
  • the growth rate of SiC under each condition was about 8 ⁇ m / h.
  • the BPD density of the wafers W52 and W53 measured by the molten KOH treatment at 500 ° C. is 8700 to 12000 / cm 2 before the epitaxial growth, but both are reduced to 38 to 260 / cm 2 after the epitaxial growth. It was confirmed. On the other hand, the TD density did not change to 300 / cm 2 before and after the epitaxial growth of any wafer.
  • the surface of the epitaxial growth layer on the wafers W52 and W53 was subjected to a CMP process to reduce the arithmetic average roughness (Ra) of the surface from 1 nm to 0.2 nm.
  • a fragile layer was provided on the surface of each epitaxial growth layer of the wafers W52 and W53 (corresponding to the ion implantation region 5 ion in FIG. 6C). That is, hydrogen ions were implanted into the surfaces of the epitaxial growth layers of the wafers W52 and W53 to form an ion implantation region 5 ion shown in FIG.
  • the dose of implanted hydrogen ions (H + ) was 1.0 ⁇ 10 17 atoms / cm 2, and the acceleration energy of ions was 65 keV so that the fragile layer had a depth of 400 nm.
  • the wafers W51, W52, and W53 were simultaneously cleaned under the same processing conditions with a mixed acid of hydrogen peroxide and sulfuric acid (SPM cleaning), and the oxide film on the surface was removed by dilute hydrofluoric acid processing (HF processing).
  • SPM cleaning a mixed acid of hydrogen peroxide and sulfuric acid
  • HF processing dilute hydrofluoric acid processing
  • the substrate surface was hydrogen-terminated by performing a heat treatment at 700 ° C. for 10 minutes in a hydrogen atmosphere, and the polarities of the respective substrates were made uniform.
  • the surfaces of the wafers W52 and W53 were respectively brought into contact with and bonded to the surface of the wafer W51 (corresponding to the process shown in FIG. 6D). However, the surface of each wafer before contact is activated by irradiation with Ar plasma under the same processing conditions.
  • the orientation flat directions of the wafers W52 and W53 are aligned with the orientation flat orientation of the wafer W51 (that is, the first orientation flats of the wafers are aligned with each other). And the second orientation flats are precisely aligned) so that the crystal plane shift in the [11-20] orientation is 20 arcsec or less.
  • Si-Si bonds exist at the interface between the wafer W51 and the wafer W52 because the Si polar surfaces face each other. That is, there is a monopolar unipolar antiphase region boundary (APB) plane.
  • APB monopolar unipolar antiphase region boundary
  • the C polarity surface of the wafer W53 faces the Si polarity surface of the wafer W51. Therefore, the interface is formed by Si—C bonds and there is no APB surface.
  • the bonded body of wafers W51 and W52 and the bonded body of wafers W51 and W53 are heated to 800 ° C. to cause breakage in the fragile layer formed by hydrogen ion implantation, and only the thin film layer having a thickness of 400 nm is transferred to wafer W51. It remained (transferred) on the surface (corresponding to the process shown in FIG. 6E).
  • the wafer in which the thin film layer on the wafer W52 side is transferred to the surface of the wafer W51 due to breakage is called W512
  • the wafer in which the thin film layer on the wafer W53 side is transferred to the surface of the wafer W51 is called W513.
  • the CMP process was performed to reduce the surface arithmetic average roughness Ra to 0.2 nm or less.
  • the flow rates of SiH 4 gas and C 3 H 8 gas are 10 sccm and 8 sccm, respectively, similarly to the epitaxial growth on wafer W52, and for wafer W512, the same as wafer W53.
  • the flow rates of SiH 4 gas and C 3 H 8 gas were 8 sccm and 10 sccm, respectively.
  • the treatment was continued for 75 minutes under these conditions, and 10 ⁇ m homoepitaxial growth was performed.
  • the homoepitaxial growth layer showed n-type conductivity and the residual carrier concentration was 3 ⁇ 10 15 / cm 3, which was confirmed by CV measurement performed later.
  • the etching of defects is promoted by placing potassium hydroxide on the surface and heating and melting at 500 ° C. for 5 minutes. And actualized.
  • the BPD density on the surface of the wafer W512 remained at 42 to 292 / cm 2 which was about the same as that before the epitaxial growth. Increased to ⁇ 18000 / cm 2 .
  • Example 6 In Example 5, a laminated substrate was fabricated and evaluated using the single crystal substrate with its A and B surfaces interchanged.
  • three types of single crystal 6H—SiC substrates were prepared.
  • the first wafer W61 two sheets
  • the first wafer W61 serves as a support substrate portion of the laminated body (corresponding to the substrate 5b in FIG. 6), and is inclined by 4 degrees in the [11-20] direction from the normal axis of the surface.
  • the (000-1) C plane was oriented.
  • the second wafer W62 (one piece) (corresponding to the substrate 5a in FIG. 6) has a (000-1) C plane in a direction inclined by 4 degrees in the [-1-120] direction from the normal axis of the surface. Oriented.
  • the third wafer W63 (1 sheet) (for comparison) had a (0001) Si plane oriented in a direction inclined by 4 degrees in the [-1-120] direction from the normal axis of the surface.
  • Each wafer was provided with a first orientation flat parallel to the [11-20] orientation and a second orientation flat parallel to the [1-100] orientation.
  • the length of the first orientation flat was 38.5 mm
  • the length of the second orientation flat was 18 mm.
  • the wafer W61 was processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 3 o'clock direction of the watch when the surface was viewed.
  • the wafers W62 and W63 were processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 9 o'clock direction of the watch when the surface was viewed.
  • Each wafer thickness is 0.5 mm.
  • Such wafers W61, W62, and W63 were simultaneously subjected to the same processing conditions, after SPM cleaning, and the oxide film on the surface was removed by HF processing.
  • the flow rate of SiH 4 gas and a C 3 H 8 gas is for wafer W62 and respectively 8 sccm and 10 sccm
  • SiH 4 gas to the wafer W63 and a C 3 H 8 gas is the flow rate of each was 10 sccm and 8 sccm.
  • the growth rate of SiC under each condition was about 8 ⁇ m / h.
  • the BPD density of the wafers W62 and W63 measured by the molten KOH treatment at 500 ° C. is 8700 to 12000 / cm 2 before the epitaxial growth, but both are reduced to 29 to 84 / cm 2 after the epitaxial growth. It was confirmed. On the other hand, the TD density did not change to 300 / cm 2 before and after the epitaxial growth of any wafer.
  • the surface of the epitaxial growth layer on the wafers W62 and W63 was subjected to CMP to reduce the arithmetic average roughness (Ra) of the surface from 1 nm to 0.2 nm.
  • a fragile layer was provided on the epitaxial growth layer surface of each of the wafers W62 and W63 (corresponding to the ion implantation region 5 ion in FIG. 6C). That is, hydrogen ions were implanted into the surfaces of the epitaxial growth layers of the wafers W62 and W63 to form an ion implantation region 5 ion shown in FIG.
  • the dose of implanted hydrogen ions (H + ) was 1.0 ⁇ 10 17 atoms / cm 2, and the acceleration energy of ions was 65 keV so that the fragile layer had a depth of 400 nm.
  • wafers W61, W62, and W63 were simultaneously cleaned under the same processing conditions with a mixed acid of hydrogen peroxide and sulfuric acid (SPM cleaning), and the oxide film on the surface was removed by dilute hydrofluoric acid processing (HF processing).
  • SPM cleaning a mixed acid of hydrogen peroxide and sulfuric acid
  • HF processing dilute hydrofluoric acid processing
  • the substrate surface was hydrogen-terminated by performing a heat treatment at 700 ° C. for 10 minutes in a hydrogen atmosphere, and the polarities of the respective substrates were made uniform.
  • the surfaces of the wafers W62 and W63 were respectively brought into contact with and bonded to the surface of the wafer W61 (corresponding to the process shown in FIG. 6D). However, the surface of each wafer before contact is activated by irradiation with Ar plasma under the same processing conditions.
  • the orientation flat directions of the wafers W62 and W63 are made to coincide with the orientation flat orientation of the wafer W61 (that is, the first orientation flats of the wafers are aligned with each other).
  • the second orientation flats are precisely aligned) so that the crystal plane shift in the [11-20] orientation is 20 arcsec or less.
  • the density of mismatched interfaces interfaces where the crystal lattice is discontinuous between the wafers W61 and W62 and between the wafers W61 and W63 is reduced to a negligible level.
  • the C-polar planes are opposed to each other at the interface between the wafer W61 and the wafer W62. ing. That is, there is a monopolar unipolar antiphase region boundary (APB) plane.
  • APB monopolar unipolar antiphase region boundary
  • the Si polar surface of the wafer W63 faces the C polar surface of the wafer W61. Therefore, the interface is formed by Si—C bonds and there is no APB surface.
  • the bonded body of wafers W61 and W62 and the bonded body of wafers W61 and W63 are heated to 800 ° C. to cause breakage in the fragile layer formed by hydrogen ion implantation, and only the thin film layer having a thickness of 400 nm is transferred to wafer W61. It remained (transferred) on the surface (corresponding to the process shown in FIG. 6E).
  • a wafer in which the thin film layer on the wafer W62 side is transferred to the surface of the wafer W61 due to breakage is referred to as W612, and a wafer in which the thin film layer on the wafer W63 side is transferred to the surface of the wafer W61 is referred to as W613.
  • wafers W612 and W613 Prior to homoepitaxial growth, wafers W612 and W613 were separately placed in an epitaxial growth apparatus, 3 slm hydrogen was introduced, and the temperature was raised to 1550 ° C. under a pressure of 13 Pa. In order to make the temperature inside the epitaxial growth apparatus uniform, 10 minutes after the temperature reached 1550 ° C., SiH 4 gas and C 3 H 8 gas were additionally introduced to start epitaxial growth.
  • the flow rates of SiH 4 gas and C 3 H 8 gas are 8 sccm and 10 sccm, respectively, as in the epitaxial growth on wafer W62, and for wafer W612, the same as wafer W63
  • the flow rates of SiH 4 gas and C 3 H 8 gas were 10 sccm and 8 sccm, respectively.
  • the treatment was continued for 75 minutes under these conditions, and 10 ⁇ m homoepitaxial growth was performed.
  • the homoepitaxial growth layer showed n-type conductivity and the residual carrier concentration was 3 ⁇ 10 15 / cm 3, which was confirmed by CV measurement performed later.
  • potassium hydroxide is placed on the surface and heated at 500 ° C. for 5 minutes to melt, thereby promoting defect etching. And actualized.
  • the BPD density on the surface of the wafer W612 remained at 31 to 94 / cm 2 which was the same as that before the epitaxial growth, but the BPD density on the surface of the wafer W613 was 312 as in the surface of the wafer W61 before the epitaxial growth. Increased to 824 / cm 2 .
  • Example 7 In Example 3, a multilayer substrate was manufactured and evaluated by changing to a single crystal substrate having a different crystal structure (crystal polymorph).
  • three types of single crystal 3C—SiC substrates were prepared.
  • the first wafer W71 (two sheets) is a support substrate portion of the laminated body (corresponding to the substrate 5b in FIG. 6), and has the (111) Si surface as the surface.
  • the second wafer W72 (one) (corresponding to the substrate 5a in FIG. 6) also has the (111) Si surface as the surface.
  • the third wafer W73 (one) (for comparison) has the (-1-1-1) C surface as its surface.
  • Each wafer was provided with a first orientation flat parallel to the [110] orientation and a second orientation flat parallel to the [1-10] orientation.
  • the length of the first orientation flat was 38.5 mm
  • the length of the second orientation flat was 18 mm.
  • the wafer W71 was processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 3 o'clock direction of the watch when the surface was viewed.
  • the wafers W72 and W73 were processed so that the first orientation flat was in the 6 o'clock direction of the watch and the second orientation flat was in the 9 o'clock direction of the watch when the surface was viewed.
  • Each wafer thickness is 0.5 mm.
  • Such wafers W71, W72, and W73 were simultaneously subjected to SPM cleaning under the same processing conditions, and the oxide film on the surface was removed by HF processing.
  • the flow rates of SiH 2 Cl 2 gas and C 2 H 2 gas to the wafer W72 were 50 sccm and 12 sccm, respectively, and the flow rates of SiH 2 Cl 2 gas and C 2 H 2 gas to the wafer W73 were 50 sccm and 14 sccm, respectively.
  • the reason why the flow rate of the C 2 H 2 gas is changed in the wafers W72 and W73 is that the supersaturation degree of the surface changes according to the difference in the polar face (Si face and C face) of each surface, and the optimal epitaxial growth. This is because the conditions change.
  • the SiC growth rate under each condition was about 21 ⁇ m / h.
  • the homo-epitaxial growth layer (corresponding to the homo-epitaxial layer 5e in FIG. 6 (b)) exhibits n-type conductivity, and the capacitance-voltage measurement carried out later (remaining carrier concentration 2 ⁇ 10 16 / cm 3 ) ( CV measurement).
  • the SF density of the epitaxial growth layers was 368 to 890 / cm 2 . .
  • the surface of the epitaxial growth layer on the wafers W72 and W73 was subjected to CMP treatment to reduce the arithmetic average roughness (Ra) of the surface from 1 nm to 0.2 nm.
  • a fragile layer was provided on the epitaxial growth layer surface of each of the wafers W72 and W73 (corresponding to the ion implantation region 5 ion in FIG. 6C). That is, hydrogen ions were implanted into the epitaxial growth layer surfaces of the wafers W72 and W73 to form an ion implantation region 5 ion shown in FIG.
  • the dose of implanted hydrogen ions (H + ) was 1.0 ⁇ 10 17 atoms / cm 2, and the acceleration energy of ions was 65 keV so that the fragile layer had a depth of 400 nm.
  • the wafers W71, W72, and W73 were simultaneously cleaned under the same processing conditions with a mixed acid of hydrogen peroxide and sulfuric acid (SPM cleaning), and then the oxide film on the surface was removed by dilute hydrofluoric acid processing (HF processing).
  • HF processing dilute hydrofluoric acid processing
  • the substrate surface was hydrogen-terminated by performing a heat treatment at 700 ° C. for 10 minutes in a hydrogen atmosphere, and the polarities of the respective substrates were made uniform.
  • the surfaces of the wafers W72 and W73 were respectively brought into contact with and bonded to the surface of the wafer W71 (corresponding to the process shown in FIG. 6D). However, each wafer surface before contact is activated by irradiation with Ar plasma.
  • the orientation flat directions of the wafers W72 and W73 are aligned with the orientation flat orientation of the wafer W71 (that is, the first orientation flats of the wafers are aligned with each other).
  • the second orientation flats are precisely aligned with each other) so that the deviation of the crystal plane in the [110] orientation is 20 arcsec or less.
  • the mismatch interface density between the wafers W71 and W72 and between the wafers W71 and W73 is reduced to a negligible level.
  • Si-Si bonds exist at the interface between the wafer W71 and the wafer W72 because the Si polar faces face each other. That is, there is a monopolar unipolar antiphase region boundary (APB) plane.
  • APB monopolar unipolar antiphase region boundary
  • the C polarity surface of the wafer W73 faces the Si polarity surface of the wafer W71. Therefore, the interface is formed by Si—C bonds and there is no APB surface.
  • the bonded body of wafers W71 and W72 and the bonded body of wafers W71 and W73 are heated to 800 ° C. to cause breakage in the fragile layer formed by hydrogen ion implantation, and only the thin film layer having a thickness of 400 nm is transferred to wafer W71. It remained (transferred) on the surface (corresponding to the process shown in FIG. 6E).
  • a wafer in which the thin film layer on the wafer W72 side is transferred to the surface of the wafer W71 due to breakage is referred to as W712, and a wafer in which the thin film layer on the wafer W73 side is transferred to the surface of the wafer W71 is referred to as W713.
  • the CMP process was performed to reduce the surface arithmetic average roughness Ra to 0.2 nm or less.
  • SiH 2 Cl 2 gas and C 2 H 2 gas flow rate were respectively 50sccm and 14sccm for the wafer W712, SiH 2 Cl 2 gas to the wafer W713 and C 2 H 2 gas flow rate was 50sccm and 12sccm respectively.
  • the treatment was continued for 29 minutes under these conditions, and 10 ⁇ m homoepitaxial growth was performed.
  • the homoepitaxial growth layer showed n-type conductivity, and the residual carrier concentration was 2 ⁇ 10 16 / cm 3, which was confirmed by CV measurement performed later.
  • the etching of defects is promoted by placing potassium hydroxide on the surface and heating and melting at 500 ° C. for 5 minutes. And actualized.
  • the SF density on the surface of the wafer W712 was only 456 to 917 / cm 2 , which was the same as before the epitaxial growth, but the SF density on the surface of the wafer W713 was increased to 16000 to 23000 / cm 2 .
  • Example 8 In Example 7, a laminated substrate was fabricated and evaluated using the single crystal substrate with its A and B surfaces interchanged.
  • three types of single crystal 3C—SiC substrates were prepared.
  • the first wafer W81 (two sheets) is a support substrate portion of the laminated body (corresponding to the substrate 5b in FIG. 6), and has a (-1-1-1) C surface as a surface.
  • the second wafer W82 (one piece) (corresponding to the substrate 5a in FIG. 6) also has the (-1-1-1) C plane as the surface.
  • the third wafer W83 (one) (for comparison) has the (111) Si surface as the surface.
  • Each wafer was provided with a first orientation flat parallel to the [110] orientation and a second orientation flat parallel to the [1-10] orientation.
  • the length of the first orientation flat was 38.5 mm, and the length of the second orientation flat was 18 mm.
  • the wafer W81 was processed so that the first orientation flat was in the 6 o'clock direction and the second orientation flat was in the 3 o'clock direction when the surface was viewed.
  • the wafers W82 and W83 were processed so that when viewed from the surface, the first orientation flat had a 6 o'clock direction and the second orientation flat had a 9 o'clock position.
  • Each wafer thickness is 0.5 mm.
  • Such wafers W81, W82, and W83 were simultaneously subjected to SPM cleaning under the same processing conditions, and then the oxide film on the surface was removed by HF processing.
  • wafers W82 and W83 were separately placed in an epitaxial growth apparatus, 500 sccm of hydrogen was introduced, and the temperature was raised to 1350 ° C. under a pressure of 1 Pa. In order to make the temperature inside the epitaxial growth apparatus uniform, 10 minutes after the temperature reached 1350 ° C., SiH 2 Cl 2 gas and C 2 H 2 gas were additionally introduced to start epitaxial growth.
  • the flow rates of SiH 2 Cl 2 gas and C 2 H 2 gas to the wafer W82 were 50 sccm and 14 sccm, respectively, and the flow rates of SiH 2 Cl 2 gas and C 2 H 2 gas to the wafer W83 were 50 sccm and 12 sccm, respectively.
  • the SiC growth rate under each condition was about 21 ⁇ m / h.
  • the homo-epitaxial growth layer (corresponding to the homo-epitaxial layer 5e in FIG. 6 (b)) exhibits n-type conductivity, and the capacitance-voltage measurement carried out later (remaining carrier concentration 2 ⁇ 10 16 / cm 3 ) ( CV measurement).
  • the SF density of the epitaxial growth layers was 244 to 883 / cm 2 .
  • the surface of the epitaxial growth layer on the wafers W82 and W83 was subjected to CMP treatment to reduce the arithmetic average roughness (Ra) of the surface from 1 nm to 0.2 nm.
  • a fragile layer was provided on the epitaxial growth layer surface of each of the wafers W82 and W83 (corresponding to the ion implantation region 5 ion in FIG. 6C). That is, hydrogen ions were implanted into the surfaces of the epitaxial growth layers of the wafers W82 and W83 to form an ion implantation region 5 ion shown in FIG.
  • the dose of implanted hydrogen ions (H + ) was 1.0 ⁇ 10 17 atoms / cm 2, and the acceleration energy of ions was 65 keV so that the fragile layer had a depth of 400 nm.
  • the wafers W81, W82, and W83 were simultaneously cleaned with a mixed acid of hydrogen peroxide and sulfuric acid (SPM cleaning) under the same processing conditions, and the oxide film on the surface was removed by dilute hydrofluoric acid processing (HF processing).
  • SPM cleaning a mixed acid of hydrogen peroxide and sulfuric acid
  • HF processing dilute hydrofluoric acid processing
  • the substrate surface was hydrogen-terminated by performing a heat treatment at 700 ° C. for 10 minutes in a hydrogen atmosphere, and the polarities of the respective substrates were made uniform.
  • the surfaces of the wafers W82 and W83 were respectively brought into contact with and bonded to the surface of the wafer W81 (corresponding to the process shown in FIG. 6D). However, the surface of each wafer before contact is activated by irradiation with Ar plasma under the same processing conditions.
  • the orientation flat directions of the wafers W82 and W83 are aligned with the orientation flat orientation of the wafer W81 (that is, the first orientation flats of the wafers are aligned with each other).
  • the second orientation flats are precisely aligned with each other) so that the deviation of the crystal plane in the [110] orientation is 20 arcsec or less. As a result, the mismatch interface density between the wafers W81 and W82 and between the wafers W81 and W83 is reduced to a negligible level.
  • the bonded body of wafers W81 and W82 and the bonded body of wafers W81 and W83 are heated to 800 ° C. to cause breakage in the fragile layer formed by hydrogen ion implantation, and only the thin film layer having a thickness of 400 nm is transferred to wafer W81. It remained (transferred) on the surface (corresponding to the process shown in FIG. 6E).
  • a wafer in which the thin film layer on the wafer W82 side is transferred to the surface of the wafer W81 due to breakage is called W812, and a wafer in which the thin film layer on the wafer W83 side is transferred to the surface of the wafer W81 is called W813.
  • the flow rates of SiH 2 Cl 2 gas and C 2 H 2 gas to the wafer W 812 were 50 sccm and 12 sccm, respectively, and the flow rates of SiH 2 Cl 2 gas and C 2 H 2 gas to the wafer W 813 were 50 sccm and 14 sccm, respectively.
  • the treatment was continued for 21 minutes, and homoepitaxial growth of 10 ⁇ m was performed.
  • the homoepitaxial growth layer showed n-type conductivity, and the residual carrier concentration was 2 ⁇ 10 16 / cm 3, which was confirmed by CV measurement performed later.
  • the etching of defects is promoted by placing potassium hydroxide on the surface and heating and melting at 500 ° C. for 5 minutes. And actualized.
  • the SF density on the surface of the wafer W812 remained at 277 to 1000 / cm 2 which was the same as that before the epitaxial growth, but the SF density on the surface of the wafer W813 increased to 11000 to 34000 / cm 2 .
  • Table 1 summarizes the results of the surface defect density of the epitaxially grown layers in the laminated substrates of Examples 3 to 8.
  • the defect density in Examples 3 and 4 (4H—SiC) and Examples 5 and 6 (6H—SiC) is the BPD density
  • the defect density in Examples 7 and 8 (3C—SiC) is the SF density.
  • the laminated substrate of the present invention has the effect of suppressing defect propagation due to the unipolar APB surface.
  • the present invention has been described with the embodiments so far, the present invention is not limited to these embodiments, and those skilled in the art can conceive other embodiments, additions, changes, deletions, and the like. It can be changed within the range, and any embodiment is included in the scope of the present invention as long as the effects of the present invention are exhibited.
  • the vapor phase growth method using SiH 4 + C 3 H 8 + H 2 or SiH 2 Cl 2 + C 2 H 2 + H 2 system as a mixed gas is used for homoepitaxial growth on the substrate. This effect is exhibited regardless of the epitaxial growth method and the raw material. For example, the same effect can be obtained by using molecular beam epitaxy or solution growth.
  • 1 Master Single crystal compound semiconductor master 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4a '', 4b, 5a, 5b, 90 Compound semiconductor substrate 1ab, 2ab, 3ab, 4ab, 5eb Unipolar antiphase region boundary surface 1 cp1 , 1 cp2 polarity Surface 3 of Orientation Flat (Oriental Flat, OF) 3 n notches 4a ′, 5e ′ Compound semiconductor thin film 4 ion , 5 ion ion implantation region 5c Buffer layer 5e Homoepitaxial growth layers 10, 20, 30, 40, 50 Compound semiconductor laminated substrate 20f Surface 20r Back surface

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Abstract

Ａ及びＢを構成元素として含む同一組成で同一の原子配列を有する２枚の単結晶の化合物半導体基板が直接貼り合わされて積層された基板であって、その積層基板の表裏面がＡ又はＢの同種の原子からなる極性面であり、積層界面がＢ又はＡのいずれか一方の原子同士の結合からなると共にそれらの結晶格子が整合している単極性の反位相領域境界面であることを特徴とする化合物半導体積層基板である。これにより化合物半導体積層基板の表裏面の極性面を単一極性として半導体素子の工程設計を容易にすると共に、複雑な基板加工を施すこと無く、低コストで高性能で安定な半導体素子の製造を可能とする。

Description

化合物半導体積層基板及びその製造方法、並びに半導体素子
　パワー半導体素子の製造に好ましく用いることのできる化合物半導体積層基板に関し、特に、半導体素子製造工程における表面処理特性の最適化や工程設計を容易にする化合物半導体積層基板及びその製造方法、並びに半導体素子に関する。
　炭化珪素や窒化ガリウムなどをはじめとする化合物半導体は、その物理的・化学的・電気的特性から、高温・高耐圧・低損失のパワー半導体素子や超高速スイッチング素子など、一般的に用いられているシリコンでは実現不可能な高性能半導体素子の材料として注目を浴びている。実際に、スイッチング電源や電車や自動車などのモーター駆動用のスイッチング素子の基板材料として化合物半導体が用いられることにより、著しい省エネルギー特性や小型・軽量化が実現され始めている。
　以上のように、優れた特長を有する化合物半導体ではあるが、シリコンのような単体の半導体に比べて幾つかの使用上の制限がある。その制限の一つは、化合物半導体結晶表面が極性を有することである。即ち、構成元素ＡとＢからなる単結晶の化合物半導体基板は、必然的に、Ａ原子からなり（終端され）該Ａ原子の未結合手が露出した極性面（Ａ極性面、以下Ａ面ともいう）とＢ原子からなり（終端され）該Ｂ原子の未結合手が露出した極性面（Ｂ極性面、以下Ｂ面ともいう）を有する。
　このとき、化合物半導体結晶が立方晶、六方晶そして菱面体の場合においては、極性面は結晶格子の最密面に現れる。即ち、立方晶の最密面は｛１１１｝面であるが、シリコンではいかなる｛１１１｝面もＳｉ極性面であり等価であるのに対し、立方晶の化合物半導体結晶では（１１１）面がカチオン原子が露出する面、その反対側の（－１－１－１）面がアニオン原子が露出する面となる。具体的には、立方晶炭化珪素（ＳｉＣ）においては（１１１）面がＳｉ面、そしてその反対側の面である（－１－１－１）面はＣ面となる。一方、六方晶や菱面体の化合物半導体結晶の最密面は｛０００１｝面であるが、（０００１）面と（０００－１）面は等価ではなく、前者はカチオン原子が露出する面、後者はアニオン原子が露出する面である。六方晶炭化珪素においては（０００１）面がＳｉ面、（０００－１）面がＣ面となる。同様に、ガリウム砒素（ＧａＡｓ）においては（１１１）面がＧａ面、（－１－１－１）面がＡｓ面、ガリウム燐（ＧａＰ）においては（１１１）面がＧａ面、（－１－１－１）面がＰ面、窒化ガリウム（ＧａＮ）においては（０００１）面がＧａ面、（０００－１）面がＮ面となる。
　化合物単結晶基板を用いた半導体素子の製造を困難にする主要因は、極性面によって物理的・化学的・電気的特性が異なる点であり、特定の極性面に対して素子の最適化を図ると、他方の極性面上の特性が損なわれる事態がしばしば起こる。このような極性面の特性の違いは、（１）最表面の原子とその１層下の原子との結合エネルギーが極性により変わること、（２）原子毎のイオン化傾向の違いを反映して表面ポテンシャルも異なること、の２点が起因している。
　以上のような極性面の違いにより、例えば半導体と金属との接合特性が異なり、一方の面においては整流性を示すにもかかわらず、他方の面ではオーミック特性を示したり、異なるコンタクト抵抗を示すなどの問題を生じさせる。
　また、酸化速度も極性面により異なり、熱酸化処理を施すと、基板の表面と裏面で酸化膜の膜厚に大きな差が生ずることもある。例えば、炭化珪素においてはＣ面の熱酸化速度がＳｉ面の熱酸化速度の３倍であるため、Ｓｉ面上において所望の膜厚の熱酸化膜を得ようとすると、Ｃ面上においてはその３倍の厚さの熱酸化膜を形成してしまう。このため、極性面ごとに別々の酸化処理をしたり、一方の酸化膜を所望の膜厚までエッチングしたりするなどの余計な工程が必要となる。
　また、表面を平滑化させるための研磨条件も極性面ごとに異なる。例えば、炭化珪素基板においては平滑な表面を得る際に化学的機械研磨（ＣＭＰ）が施されることがあるが、ＣＭＰ処理に用いるスラリーのｐＨによりＣ面とＳｉ面の研磨速度が変わる。例えば、Ｓｉ面に対して平滑な表面が得られるアルカリ条件でのＣＭＰにおいてはＣ面がＳｉ面より速くエッチングされるため、Ｃ面上において平滑な面を得ることができなくなる。このため、Ｓｉ面とＣ面とでは、異なるＣＭＰ条件を適用せざるを得ず、両面を同時に研磨することはできない。
　更に深刻な問題は、化合物半導体基板上のホモエピタキシャル成長条件も極性面の影響を受けることである。化合物半導体結晶をエピタキシャル成長する際には、固相、液相、気相の別を問わず、その複数の構成元素を基板表面に供給しなければならない。この場合、元素の取り込み効率は極性面ごとに異なる。例えば、供給律速下における元素Ａと元素Ｂからなる化合物半導体結晶のエピタキシャル成長を前提とした場合、Ａ極性面上でのエピタキシャル成長速度を律速するのはＢ原子の供給量であり、他方のＢ極性面上でのエピタキシャル成長速度を律速するのはＡ原子の供給量である。必然的に、Ａ原子の供給量を増すとＢ極性面のエピタキシャル成長速度が増加し、Ａ極性面のエピタキシャル成長速度が低下する。これに加えて、各極性面における不純物の取り込み効率も変わる。即ち、Ａ原子の格子位置を置換する不純物の濃度はＢ極性面の成長速度の増加に伴って低下し、Ｂ原子の格子位置を置換する不純物の濃度はＡ極性面の成長速度の増加に伴って低下する。以上のように、化合物半導体結晶においては、全ての極性面上で所望の膜厚と不純物濃度のエピタキシャル成長膜を同時に得ることは困難であり、それぞれの極性面ごとに固有の条件でエピタキシャル成長を実施しなければならず、工程の複雑化とコスト増加などの問題が生じてしまう。
　特に、炭化珪素のエピタキシャル成長においては、最密面の積層順序を正確に伝搬させる必要がある。このため、特許文献１（米国特許第５０１１５４９号明細書）に提示されるように、結晶成長する表面を最密面から特定方向に微傾斜させて積層順序を横方向に伝搬させるステップフローエピタキシーが用いられる。ただし、最適な微傾斜角は極性面ごとに異なるため、図７が示す断面図のように、Ｓｉ面（Ａ面）とＣ面（Ｂ面）では異なる微傾斜角が必要となり、基板断面形状がくさび状となり平行度が損なわれることから、半導体素子製造時にはフォトリソグラフィー工程が困難になるなどの問題が生ずる。
　上記問題を解決するため、特許文献２（特開２０１２－１５１１７７号公報）では２枚の六方晶炭化珪素基板を準備し、それらの（０００１）Ｓｉ面同士を貼り合わせることにより両面が（０００－１）Ｃ面となる炭化珪素基板の構造と製造方法が開示されている。これにより、基板の表裏面とも同じＣ面となり半導体素子に適した面とすることができるが、これを用いて実際に半導体素子を形成すると動作不良が発生する場合があった。
米国特許第５０１１５４９号明細書 特開２０１２－１５１１７７号公報 特許第３５７６４３２号公報 国際公開第２０１２／０６７１０５号 特開２０１１－８４４３５号公報 特開２００３－１１９０９７号公報
H. Nagasawa, R. Gurunathan, M. Suemitsu, Materials Science Forum Vols. 821-823 (2015) 108-114 Naoki Hatta, Takamitsu Kawahara, Kuniaki Yagi, Hiroyuki Nagasawa, Sergey Reshanov, Adolf Schoner; Materials Science Forum Vols. 717-720 (2012), pp 173-176 T.Kawahara, N.Natta, K.Yagi, H.Uchida, M.Kobayashi, M.Abe, H.Nagasawa, B.Zippelius, G.Pensl, Materials Science Forum Vols.645-648 (2010) pp.339-342
　本発明は、上記事情に鑑みなされたもので、化合物半導体積層基板の表裏面の極性面を単一極性（互いに同一の極性）として半導体素子の工程設計を容易にすると共に、複雑な基板加工を施すこと無く、低コストで高性能で安定な半導体素子の製造を可能とする化合物半導体積層基板及びその製造方法、並びに半導体素子を提供することを目的とする。
　本発明者らは、まず上記特許文献２の発明で確認された半導体素子の動作不良について調査したところ、特許文献２の発明では、積層基板の基板同士が貼り合わされた界面において不整合界面（結晶格子が不連続になっている面）や粒界（二つの結晶格子が傾斜して部分的につながっている面）が形成され、そこから転位などの結晶欠陥が発生し、それが半導体素子の動作を劣化させている場合があることが分かった。
　即ち、特許文献２では、ＳｉＣ半導体基板の製造方法として、貼り合わせ用の基板（ｎ+型ＳｉＣ基板１１、１２）の表裏面の面方位が（０００１）Ｓｉ面や（０００－１）Ｃ面のジャスト面に対してオフ角を有したオフ基板を使用してもよく、このときの基板１１、１２間でオフ方向やオフ角度が違っていてもよいとしている（段落［００４２］）。これは、特許文献２では貼り合わせる面同士の結晶方位を限定していないこと、そして結晶軸の回転も考慮していないことを意味しており、上記のような欠陥発生の主要因となる。例えば、貼り合わせ面の方位を特定せず異なる傾斜角を有する結晶面を貼り合わせると、図８に示すように接合界面（一点鎖線で示した境界）に傾角粒界が発生し、結晶軸の回転を解消しないと（結晶軸を中心に回転関係のある結晶面を貼り合わせると）、接合界面（図中、点線で囲んだ領域）に図９に示すようなねじれ粒界が発生する。
　更に、特許文献２では貼り合わせ界面に導電膜を介在させることによっても効果が得られると述べているが、導電膜と炭化珪素の仕事関数は異なるため、導電膜近傍の炭化珪素に空間電荷領域が発生し、これが抵抗成分を増加させて所望の低損失性能が得られないことが判明した。
　ところで、貼り合わせ界面（接合界面ともいう）の結晶格子が整合して、反位相領域境界面（逆位相境界面、Ａｎｔｉ－ｐｈａｓｅ　ｂｏｕｄａｒｙ（ＡＰＢ）面ともいう。詳しくは後述する。）が形成された場合、その界面における結晶格子の断面構造は図１０、図１１、図１２のいずれかとなる。
　このうち、図１０では、結晶格子のシャッフルセット（ｓｈｕｆｆｌｅ－ｓｅｔ）にＡＰＢ面が存在するものであり表裏面に露出する元素とは異なる元素でＡＰＢ面が構成される。一方、図１１では、結晶格子のグライドセット（ｇｌｉｄｅ－ｓｅｔ）にＡＰＢ面が存在するものであり表裏面に露出する元素と同一の元素でＡＰＢ面が構成される。いずれの構造も単一の元素でＡＰＢ面が構成されているので、単極性ＡＰＢ面と呼ぶこととする。
　ところが、特許文献２では貼り合わされる双方の面方位が厳密に一致しておらず、かつ面の表面粗度Ｒａ（算術平均粗さ）を５ｎｍまで許容しているため、貼り合わせた界面に偶然ＡＰＢ面が発生したとしても、その構造は図１０に示すタイプのＡＰＢと図１１に示すタイプのＡＰＢが混在した接合界面となる（即ち、反位相領域境界面がグライドセットとシャッフルセットに分離している）。その結果、図１２に示すような両極性ＡＰＢ面が形成される。この場合、後述する理由により、両極性ＡＰＢ面は半金属的な電気的振る舞いをするため、パワー半導体素子においてはリーク電流が増大し、低損失性能が損なわれる。
　即ち、基板表裏の極性面を等しくし、かつパワー半導体素子の材料として使用するためには、その接合面の結晶格子は連続しており（整合界面）、かつ形成されるＡＰＢ面は単極性（即ち、特定の一つの元素同士の結合のみによって形成されたもの：図１０か図１１のいずれか一方のタイプ）であることが必要である。
　ここで、高性能な半導体素子を製造するうえで、化合物半導体結晶中の結晶欠陥は大きな障害要因となる。シリコンと異なり、化合物半導体結晶中には多数の欠陥が含まれ、これが半導体素子の動作に影響を及ぼす。例えば、線欠陥である転位は結晶中の特定の結晶方位に沿って伝搬し、半導体素子のブロッキング特性を損なわせる。また、転位の軌跡は積層欠陥として残留し、これが結晶中のキャリアの移動を妨げたり、リークパスとして振る舞ったりする。更に、転位は外部応力や電界、キャリア消滅時のエネルギーによっても移動し、半導体素子の長期的な動作特性を不安定なものとする。
　これまで、転位や積層欠陥の対策に関しては、多くの発明が成されてきた。例えば、特許文献３（特許第３５７６４３２号公報）では、炭化珪素をエピタキシャル成長する際のシリコン基板表面の特定方向に略平行な起伏を設け、特定の極性面を特定方向に配向することにより反位相領域境界面や積層欠陥などの解消を導く手段を提供している。しかしながら、炭化珪素のエピタキシャル成長に先立って、シリコン基板に加工を施す必要があることや、外部応力による転位の運動を抑制できないこと、そして可動転位の運動によって発生する積層欠陥は完全に解消できないなどの課題が残されていた。
　また、転位の運動を完全に抑制すると共に、積層欠陥の密度を著しく低減するために、特許文献４（国際公開第２０１２／０６７１０５号）では、結晶の内部に内包領域を設け、この内包領域で転位の伝搬を遮る手段を開示している。この発明では、転位や積層欠陥密度が大幅に低減できるが、結晶内部に内包領域を形成する工程が複雑であると共に、内包領域が電気抵抗を高めてしまい、高効率の半導体素子を低コストで製造することが難しくなっていた。
　また、非特許文献１（H. Nagasawa, R. Gurunathan, M. Suemitsu, Materials Science Forum Vols. 821-823 (2015) 108-114）では、内包領域を用いるまでもなく、反位相領域境界面が転位の運動を完全に阻止することが見出されている。このため、反位相領域境界面を意図的に結晶内部に発生させれば転位と積層欠陥の解消が図られる。そこで、特許文献５（特開２０１１－８４４３５号公報）では、特許文献３の開示する手段を進歩させ、炭化珪素を成長させる基板表面に離散的な起伏を設けて反位相領域境界面を発生させ、これにより積層欠陥の拡大を阻止する手段を開示している。
　しかしながら、特許文献５の方法によっては反位相領域境界面の極性を制御することは不可能である。反位相領域境界面は化合物結晶特有の面欠陥であり、これは異種原子同士の結合により形成されるべき格子が同種の元素の原子同士の結合により構成された面である。反位相領域境界面がアニオン同士の結合で形成されると、伝導帯の下端のエネルギーが低下する。反対に、反位相領域境界面がカチオン同士の結合で形成されると、価電子帯の上端のエネルギーが高くなる。このため、反位相領域境界面にアニオン－アニオンの結合とカチオン－カチオンの結合の両方が含まれると（両極性ＡＰＢ面が形成されると）、本来半導体的であるべき電子物性が半金属的な電子物性に変化してしまい、半導体素子のブロッキング特性が大きく劣化してしまう。従って、特許文献５が開示する構造では積層欠陥は低減できるものの、残留した反位相領域境界面が半金属となり、実用的な半導体素子を得ることが困難となる。また、特許文献３と同様に、基板表面に起伏を設けるなどの付加的な工程が増えてしまい、コスト低減が難しくなる。
　本発明者らは、上記目的を達成するため、単結晶の化合物半導体基板の表裏面の極性を統一しつつ、転位の運動を抑制するための手段を鋭意検討した。
　まず、化合物半導体の単結晶（化合物半導体結晶ともいう）の極性面は最密面に現れること、そして該結晶における特定の極性面の反対側の面も極性面であり、その極性は異なるものであることに注目した。即ち、最密面が表面と裏面に露出するように化合物半導体結晶を平板状に加工すると、その平板の表面側と裏面側は異なる極性面となる。これは、磁石の一方がＮ極であれば、その反対側は、必ずＳ極になることと同じと考えればよい。
　ここで、図１（ａ）のように、Ａ及びＢを構成元素として含む化合物半導体の単結晶基板であって、その一方の主面をＡ原子（元素Ａの原子）からなり該Ａ原子の未結合手が露出した極性面１cp1であるＡ面とし、他方の主面をＢ原子からなり該Ｂ原子の未結合手が露出した極性面１cp2であるＢ面とした厚みが一定の化合物半導体単結晶の板（原板１）を想定する。この原板１を表面に対して水平に切断した場合、原板１は基板１ａと基板１ｂの２枚の化合物半導体基板に分離する（図１（ｂ））。基板１ａの表面はＡ面なので、その裏面側（切断面）はＢ面となる。一方、基板１ｂの裏面はＢ面なので、表面側（切断面）にはＡ面が現れる。その結果、基板１ａを上下反転させて基板１ｂに接合すると、双方の基板はＡ面同士が接合された界面１ａｂを有する新たな基板（化合物半導体積層基板１０）が出来上がる（図１（ｃ））。ここで、積層基板１０の表面も裏面もＢ面となり、単結晶の化合物半導体の基板でありながらも、その積層基板１０の表裏面に露出する極性面は単一極性（互いに同じ極性）に統一される。
　ところで、基板１ａと基板１ｂの結晶格子が傾斜や回転することなく正確に一致するように（即ち、整合して）接合された場合、新たに形成された積層基板１０に含まれる界面１ａｂは、同種の元素の原子同士の結合（Ａ原子－Ａ原子、又はＢ原子－Ｂ原子）からなる整合界面（結晶格子同士が連続してつながった界面）であることから、特許文献２の積層基板の積層界面とは異なり、単極性の反位相領域境界面（単極性ＡＰＢ面）であるとみなせる。この場合、非特許文献１に記載された通り、界面１ａｂは転位の運動を妨げるので、積層基板１０に含まれる転位密度や積層欠陥密度は特許文献５に開示される発明と同様に低減可能であり、かつこれを用いた半導体素子の動作特性の長期的安定性は高められる。また、特許文献５とは異なり、反位相領域境界面はアニオン－アニオン結合、カチオン－カチオン結合のいずれか一方であることから、半金属的な振るまいとはならず、半導体素子のブロッキング特性が大きく損なわれる弊害は解消される。更に、界面１ａｂは表面に露出しないので、表面近傍に活性領域が形成されるようなＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）やＳＢＤ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）を製造するに当たっては、界面１ａｂである反位相領域境界面は全く影響を及ぼさない。
　本発明者らは、以上のように得られた知見に基づいて更に検討を行い、本発明を成すに至った。
　即ち、本発明は、下記の化合物半導体積層基板及びその製造方法、並びに半導体素子を提供する。
〔１〕　Ａ及びＢを構成元素として含む同一組成で同一の原子配列を有する２枚の単結晶の化合物半導体基板が直接貼り合わされて積層された基板であって、その積層基板の表裏面がＡ又はＢの同種の原子からなる極性面であり、積層界面がＢ又はＡのいずれか一方の原子同士の結合からなると共にそれらの結晶格子が整合している単極性の反位相領域境界面であることを特徴とする化合物半導体積層基板。
〔２〕　炭化珪素、窒化ガリウム、ガリウム砒素、ガリウム燐、インジウム燐、窒化アルミニウム又はインジウムアンチモンからなることを特徴とする〔１〕記載の化合物半導体積層基板。
〔３〕　積層された化合物半導体基板はそれぞれ均一な厚みを有する〔１〕又は〔２〕記載の化合物半導体積層基板。
〔４〕　上記２枚の化合物半導体基板の一方が化合物半導体の薄膜である〔１〕～〔３〕のいずれかに記載の化合物半導体積層基板。
〔５〕　上記２枚の化合物半導体基板の一方がエピタキシャル成長膜である〔４〕記載の化合物半導体積層基板。
〔６〕　一方の主面をＡ原子からなる極性面であるＡ面とし、他方の主面をＢ原子からなる極性面であるＢ面とした、Ａ及びＢを構成元素として含む同一組成で同一の原子配列を有する単結晶の化合物半導体基板を２枚用意し、この２枚の化合物半導体基板のＢ面同士又はＡ面同士を両基板のそれぞれ特定の結晶面を揃えた状態で直接貼り合わせて上記２枚の化合物半導体基板を積層し、該積層基板の表裏面がＡ又はＢの同種の原子からなる極性面であり、積層界面がＢ又はＡのいずれか一方の原子同士の結合からなると共にそれらの結晶格子が整合している単極性の反位相領域境界面となった化合物半導体積層基板を得ることを特徴とする化合物半導体積層基板の製造方法。
〔７〕　上記化合物半導体基板の特定の結晶面を識別可能に付与されたオリエンテーションフラット又はノッチを両基板間で所定の位置関係とすることで上記それぞれ特定の結晶面を揃える〔６〕記載の化合物半導体積層基板の製造方法。
〔８〕　上記２枚の化合物半導体基板のうち一方の化合物半導体基板について、他方の化合物半導体基板と接合する面に予めイオン注入を行っておき、上記接合した後にこのイオン注入領域で剥離させて化合物半導体基板の薄層化を行う〔６〕又は〔７〕記載の化合物半導体積層基板の製造方法。
〔９〕　上記２枚の化合物半導体基板のうち一方の化合物半導体基板は、他方の化合物半導体基板と接合する面に予め該一方の化合物半導体基板と同じ化合物のホモエピタキシャル成長層を形成したものである〔６〕又は〔７〕記載の化合物半導体積層基板の製造方法。
〔１０〕　上記一方の化合物半導体基板とホモエピタキシャル成長層との間に同一化合物に不純物をドーピングしてなるバッファ層を設けている〔９〕記載の化合物半導体積層基板の製造方法。
〔１１〕　上記ホモエピタキシャル成長層に予めイオン注入を行っておき、上記接合した後に化合物半導体基板の薄層化として、このイオン注入領域で剥離させて該ホモエピタキシャル成長層の一部を転写させることを行う〔９〕又は〔１０〕記載の化合物半導体積層基板の製造方法。
〔１２〕　上記２枚の化合物半導体基板は、同一の単結晶の化合物半導体基板から採取されたものである〔６〕～〔１１〕のいずれかに記載の化合物半導体積層基板の製造方法。
〔１３〕　上記２枚の化合物半導体基板について、同じ処理条件で同時に表面処理を施して両基板の接合面の表面状態を等価なものとする〔６〕～〔１２〕のいずれかに記載の化合物半導体積層基板の製造方法。
〔１４〕　上記接合前に、上記２枚の化合物半導体基板の両方の接合面に同じ処理条件で表面活性化処理を施す〔６〕～〔１３〕のいずれかに記載の化合物半導体積層基板の製造方法。
〔１５〕　〔１〕～〔５〕のいずれかに記載の化合物半導体積層基板を用いた半導体素子。
　本発明の化合物半導体積層基板によれば、化合物半導体結晶の基板であるにもかかわらず、その表面と裏面は同一の極性であることから、表裏の様々な物理的・化学的性質（酸化速度、エッチング速度、研磨速度など）が厳密に一致し、基板の表裏に対するウエハ加工条件（べべリング、洗浄、研削、研磨など）が一致するので、表裏の同時処理が可能となる。特に、ウエハ表裏にプロセス処理を施すようなディスクリート半導体用のウエハ製造に当たっては、表裏とも同一の処理で同一の性状の面が得られるため、有益である。
　更に、本発明の化合物半導体積層基板はその内部に単一極性の反位相領域境界面を必須構成として含む。反位相領域境界面が単一極性であることから、半金属的な性質とはならず、半導体素子のブロッキング特性が保たれる。また、反位相領域境界面が結晶中の転位の運動（伝搬）を妨げるので、転位密度や積層欠陥密度の低減、並びに半導体素子の長期的安定性が確実なものとなる。
本発明に係る化合物半導体積層基板の構成及び製造手順を示す概念図である。 本発明に係る化合物半導体積層基板の断面構成を示す概略図である。 本発明に係る化合物半導体積層基板の製造方法の実施形態１における製造工程を示す図である。 本発明で用いる化合物半導体基板の外観を示す図である。 本発明に係る化合物半導体積層基板の製造方法の実施形態２における製造工程を示す図である。 本発明に係る化合物半導体積層基板の製造方法の実施形態３における製造工程を示す図である。 極性面に対してエピタキシャル成長に最適な微傾斜加工を施した従来の化合物半導体基板の構成を示す断面図である。 異なる傾斜角を有する結晶が貼り合わされた界面の格子配置（傾角粒界）を示す断面模式図である。 結晶軸を中心に回転関係にある結晶が貼り合わされた界面（ねじれ粒界）の格子配置を示す断面模式図である。 結晶格子が整合しており、表裏面とは異なる元素で構成された単一極性の反位相領域境界面の構造を示す断面模式図である。 結晶格子が整合しており、表裏面と同じ元素で構成された単一極性の反位相領域境界面の構造を示す断面模式図である。 結晶格子が整合した両極性の反位相領域境界面の構造を示す断面模式図である。
　以下に、本発明の実施形態について説明する。
［化合物半導体積層基板］
　図２に、本発明に係る化合物半導体積層基板の断面構成を示す。図２に示すように、化合物半導体積層基板２０は、同一組成で同一の原子配列を有する２枚の単結晶の化合物半導体基板２ａ、２ｂが直接貼り合わされて積層された基板であって、その積層基板２０の表裏面が化合物半導体基板２ａ、２ｂを構成する複数の元素の中の同種（いずれか１つ）の元素の原子からなると共に該原子の未結合手が露出した極性面であり、その積層界面が積層基板２０の表面（表面２０ｆ及び裏面２０ｒ）に平行で、化合物半導体基板２ａ、２ｂを構成する複数の元素の中のいずれか１つの同種の元素の原子同士の結合からなると共にそれらの結晶格子が整合している単極性の反位相領域境界面２ａｂであることを特徴とする。あるいは、化合物半導体積層基板２０は、Ａ及びＢを構成元素として含む同一組成で同一の原子配列を有する２枚の単結晶の化合物半導体基板２ａ、２ｂが直接貼り合わされて積層された基板であって、その積層基板２０の表裏面がＡ又はＢの同種（いずれか一方）の原子からなると共に該原子の未結合手が露出した極性面であり、その積層界面が積層基板２０の表面（表面２０ｆ及び裏面２０ｒ）に平行で、Ｂ又はＡのいずれか一方の原子同士の結合からなると共にそれらの結晶格子が整合している単極性の反位相領域境界面２ａｂであることを特徴とする。
　なお、積層基板２０の表裏面がＡ又はＢの同種（いずれか一方）の原子からなると共に該原子の未結合手が露出した極性面であるとは、積層基板２０の表裏面がどちらも化合物半導体結晶の結晶格子におけるＡ原子の最密面（Ａ面）となった、又はどちらもＢ原子の最密面（Ｂ面）となったことをいう。
　これは言い換えれば、積層基板２０の表裏面共に面指数（ミラー指数）の同じ結晶面となっていることをいう。例えば、積層基板２０が結晶多形４Ｈ－ＳｉＣの炭化珪素（ＳｉＣ）からなる場合、表裏面共に（０００１）Ｓｉ面であり、あるいは共に（０００－１）Ｃ面である。
　ここで、化合物半導体積層基板２０は、Ａ及びＢを構成元素として含む組成の化合物半導体からなるが、Ａ及びＢの２元系化合物半導体からなることが好ましく、例えば、炭化珪素、窒化ガリウム、ガリウム砒素、ガリウム燐、インジウム燐、窒化アルミニウム又はインジウムアンチモンからなることが好ましく、炭化珪素、窒化ガリウム、ガリウム砒素又はガリウム燐からなることがより好ましく、炭化珪素からなることが特に好ましい。
　化合物半導体積層基板２０が炭化珪素（ＳｉＣ）からなる場合、化合物半導体積層基板２０は、同一の原子配列を有する単結晶ＳｉＣからなる化合物半導体基板２ａ、２ｂが積層された基板であって、その積層基板２０の表裏面２０ｆ、２０ｒそれぞれが化合物半導体基板２ａ、２ｂを構成するＳｉ及びＣのうち、Ｓｉ原子（又はＣ原子）で終端され（即ち、Ｓｉ原子（又はＣ原子）からなり）その未結合手が露出した互いに同じ極性を有する極性面であり、積層界面が積層基板２０の表面（表面２０ｆ及び裏面２０ｒ）に平行で、化合物半導体基板２ａ、２ｂを構成するＳｉ及びＣのうち、いずれか一方の同種の元素の原子（即ち、Ｃ原子又はＳｉ原子）同士が結合している（Ｃ－Ｃ結合又はＳｉ－Ｓｉ結合）と共にそれらの結晶格子が整合している単極性の反位相領域境界面（単極性ＡＰＢ面）２ａｂである構成を有する。この単極性ＡＰＢ面２ａｂは、図１０、図１１のいずれかの接合界面となっている。
　また、それらの結晶格子が整合しているとは、積層界面全面において化合物半導体基板２ａ側の結晶格子と化合物半導体基板２ｂ側の結晶格子とが連続してつながった状態（格子整合）をいう。このとき、基板２ａ側の結晶方位と基板２ｂ側の結晶方位が揃っている。なおこの場合、それらの結晶格子同士が完全につながった状態が最も好ましいが、ある程度のつながっていない状態も許容される。
　ここで、結晶格子同士がつながっていない程度（不整合界面密度）は単位面積当たりの積層界面における原子の結合していない数の比率、具体的には単位面積当たりの積層界面における（結合の切れている原子対の数）／（結合対象の原子対の全数）×１００（％）で表され、界面を構成する原子密度の０．１％以下であることが好ましく、０．０２％以下であることがより好ましい。なお、この比率は電子スピン共鳴を利用して測定可能である。
　また、積層界面に不整合界面が存在すると、半導体素子中における電気伝導を担うキャリアを捕獲してイオン化する。その結果、半導体素子の低損失性能が損なわれる。この問題発生を避けるには、界面におけるトラップ密度を１０9／ｃｍ2以下とすることが望ましく、積層される結晶格子の公差角度や回転角度が５０ａｒｃｓｅｃ以下であることが望ましく、更には２０ａｒｃｓｅｃ以下が望ましい。
　なお、上記反位相領域境界面２ａｂを得るためには、後述するように製造方法に工夫が必要であり、単に基板２ａ、２ｂのＡ面同士又はＢ面同士を貼り合わせただけでは得られない。
　化合物半導体基板２ａ、２ｂを構成する単結晶化合物半導体の結晶多形は同一であれば、即ち同じ結晶系で結晶中の原子の配列の仕方が同じであれば特に限定されない。例えば、炭化珪素（ＳｉＣ）の場合、その結晶多形が同一であれば４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣなどいずれのものでもよい。ただし、接合される基板（２ａ、２ｂ）のそれぞれの表面は全く同じ状態であることが望ましい。なぜならば、それぞれの表面状態が異なると、図１２のように両極性のＡＰＢ面が発生するためである。このため、基板の接合前には基板２ａ、２ｂを同時に同じ条件で表面処理することが望ましい。
　また、化合物半導体積層基板２０は、その厚さは特に限定されないが、例えば、１００～８００μｍであることが好ましく、２００～５００μｍであることがより好ましい。なお、化合物半導体積層基板２０は、均一な厚みを有する（即ち、表面２０ｆと裏面２０ｒが平行である）ことが好ましい。
　また、積層された化合物半導体基板２ａ、２ｂもその厚さは特に限定されない。また、化合物半導体基板２ａ、２ｂは互いに同じ厚さである必要はなく、それぞれ均一な厚みを有することが好ましい。例えば、２枚の化合物半導体基板２ａ、２ｂの一方が化合物半導体の薄膜であってもよい。この場合、化合物半導体の薄膜は、原板となる化合物半導体基板からイオン注入剥離法により剥離させた転写膜であってもよい。更に、化合物半導体の薄膜は、エピタキシャル成長膜が転写されたものであってもよい。化合物半導体基板２ａ、２ｂの一方が化合物半導体の薄膜となる場合、他方の基板はその薄膜の支持基板となる。
　化合物半導体基板２ａ、２ｂの厚さとしては、例えば好ましくは１００ｎｍ～１０００μｍの範囲、より好ましくは２００ｎｍ～６５０μｍの範囲で選択されるとよい。
　本発明の積層基板２０によれば、その表裏面が共に面指数の同じ結晶面となっていることにより、表裏面の様々な物理的・化学的性質（酸化速度、エッチング速度、研磨速度など）が厳密に一致し、基板の表裏面に対するウエハ加工条件（べべリング、洗浄、研削、研磨など）が一致するので、表裏面の同時処理が可能となる。特に、ウエハ表裏にプロセス処理を施すようなディスクリート半導体用のウエハ製造に当たっては、表裏面とも同一の処理で同一の性状の面が得られるため、有益である。これに加え、半導体素子の製造に当たっても化合物半導体積層基板の表裏面について同一の工程条件を最適な工程条件として同時に施すことが可能となり、コスト低減が促進される。また、高品質なホモエピタキシャル成長層を化合物結晶上に得ようとする場合には、意図的に結晶面に対して特定の微傾斜を有する表面を基板として用いるが、本発明による基板を用いれば、表裏とも同一の性状の結晶面であるため、最適な微傾斜角も表裏で完全に一致し、表裏の平行度が損なわれることが無く、素子製造に適した平行度の高いウエハを得ることができる。特に、化合物半導体積層基板の表面と同様の条件で裏面側にもエピタキシャル成長が可能であることから、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）のコレクタ層となるｐ型の層を裏面側にエピタキシャル成長により形成することが可能となり、半導体素子製造工程の自由度が増す。
　また、その積層界面が単極性の反位相領域境界面２ａｂであることから、半金属的な性質とはならず、半導体素子のブロッキング特性が保たれる。また、反位相領域境界面２ａｂが結晶中の転位の運動（伝搬）を妨げるので、転位密度や積層欠陥密度の低減、並びに半導体素子の長期的安定性が確実なものとなる。なお、半導体素子のブロッキング特性とは、該半導体素子の主電極間の特定方向に高い電位差を印加しても、主電極間に電流を流さない（又は流れにくくする）特性のことである。
　この効果は、極性を有する化合物半導体結晶、例えば、炭化珪素、窒化ガリウム、ガリウム砒素、ガリウム燐、インジウム燐、窒化アルミニウム、インジウムアンチモンにおいて同様に発現する。
［化合物半導体積層基板の製造方法］
　上述した本発明の化合物半導体積層基板の製造方法の実施形態１、２、３について説明する。
（実施形態１）
　本発明に係る化合物半導体積層基板の製造方法の実施形態１について図３を用いて説明する。
　はじめに、最密面を基板の表面と裏面に配向させた（基板の表裏面とした）単結晶の２枚の化合物半導体基板３ａ、３ｂを用意する（図３（ａ））。
　このとき、それぞれの基板３ａ、３ｂの構成元素と構成元素比は同一としなければならない（即ち、同一組成とする）。また、その結晶系は両者が同じ結晶系であれば三斜晶、単斜晶、直方晶、正方晶、三方晶、立方晶、六方晶、菱面体の組み合わせから任意に選ぶことができるが、基板３ａ、３ｂにおける原子配列は同じでなければならない。例えば、基板３ａ、３ｂが炭化珪素からなる場合、基板３ａ、３ｂが共に４Ｈ－ＳｉＣであり、共に６Ｈ－ＳｉＣであり、又は共に３Ｃ－ＳｉＣであるものとする。
　また例えば、結晶系が立方晶の場合は最密面が｛１１１｝面となり、六方晶や菱面体の場合には最密面が｛０００１｝面となる。
　また、化合物半導体基板３ａ、３ｂがＡ及びＢを構成元素として含む同一組成であって同一の原子配列を有するものとした場合、基板３ａ、３ｂそれぞれの表面は同種の元素の原子からなると共に該原子の未結合手が露出した極性面となり、裏面は表面とは異なる同種の元素の原子からなると共に該原子の未結合手が露出した極性面となる。ここで、上記最密面のうち、カチオン側の原子からなり、該原子の未結合手が露出した極性面をＡ面、アニオン側の原子からなり、該原子の未結合手が露出した面をＢ面と定義する。
　なお、化合物半導体基板３ａ、３ｂにおけるＡ面、Ｂ面を特定する方法は構成元素により異なるが、例えば炭化珪素の場合には熱酸化速度を比較することが挙げられる。即ち、Ａ面の熱酸化速度がＢ面の熱酸化速度よりも高ければ、Ａ面は炭素面であり、Ｂ面は珪素面であると特定することができる。また、イオン性の高い化合物半導体（ガリウム砒素、ガリウム燐、インジウム燐など）はプローブ顕微鏡を用いて表面の電位を測定することにより特定することも可能である。あるいは、ホモエピタキシャル成長を施し、供給するアニオン原子の供給量を増やした場合に成長速度が相対的に低下する場合にはアニオン面、逆に、成長速度が相対的に増加する場合にはカチオン面と判断することもできる。
　以上のようにして、化合物半導体基板３ａ、３ｂにおけるＡ面、Ｂ面を特定して該基板３ａ、３ｂそれぞれの積層基板３０の性能に影響を及ぼさない箇所にＡ面、Ｂ面が判別可能なマークを付けておく。
　また、基板３ａ、３ｂの貼り合わせ予定面（Ａ面又はＢ面）における特定の方位（ミラー指数）の結晶面が識別可能なマークを基板３ａ、３ｂそれぞれに付与しておく。そのマークとして、元々単結晶ウエハに付与されているオリエンテーションフラット（オリフラ、ＯＦともいう）やノッチを活用してもよい。即ち、図４に示すように、基板３ａ、３ｂの貼り合わせ予定面であるＡ面又はＢ面におけるそれぞれ特定の結晶面が識別可能なように予め基板３ａ、３ｂにオリエンテーションフラット３ofやノッチ３nとして付与しておく。例えば、４Ｈ－ＳｉＣウエハの化合物半導体基板３ａ（及び３ｂ）を用いる場合、該基板３ａ及び３ｂの（１１－２０）面に沿わせた（フラットな辺（直線状の辺）がその結晶面に平行な）オリエンテーションフラット３ofを設けると共に、貼り合わせ予定面（接合する面）である（０００－１）Ｃ面を表面としたときにオリエンテーションフラット３ofに対して右側９０°回転した位置にノッチ３nを設ける（図４）。あるいは、３Ｃ－ＳｉＣウエハの化合物半導体基板３ａ（及び３ｂ）を用いる場合、該基板３ａ及び３ｂの（１１０）面に沿わせた（フラットな辺がその結晶面に平行な）オリエンテーションフラット３ｏｆを設けると共に、貼り合わせ予定面である（１１１）Ｓｉ面を表面としたときにオリエンテーションフラット３ofに対して右側９０°回転した位置にノッチ３nを設ける（図４）。
　あるいは、長さの異なる２つのオリエンテーションフラットをそれぞれ異なる特定の結晶面に平行になるように基板に付与しておいてもよい。この場合、長いオリエンテーションフラット（ＯＦ１）を結晶面の［１１－２０］方位に設け、短いオリエンテーションフラット（ＯＦ２）を結晶面の［１－１００］方位に平行に設ける。具体的には、２枚の基板について共にオリエンテーションフラットＯＦ１を時計の６時方向の位置とし、一方の基板についてそのオリエンテーションフラットＯＦ２が同時計の３時方向の位置となるように設け、他方の基板についてそのオリエンテーションフラットＯＦ２を同時計の９時方向の位置となるように設ける。即ち、いずれの基板においても、オリエンテーションフラットＯＦ１とオリエンテーションフラットＯＦ２は直交関係となるのでＬ字型の治具を用いて、それぞれのオリエンテーションフラットＯＦ１同士、そしてそれぞれのオリエンテーションフラットＯＦ２同士を揃えれば容易に高精度位置合わせが可能となる。
　このとき、図４のオリエンテーションフラット３ofと特定の結晶方位との公差は５０ａｒｃｓｅｃ以内とすることが好ましく、２０ａｒｃｓｅｃ以内とすることがより好ましい。上記公差以内になると後述する接合工程（貼り合わせ工程）後において接合部で結晶格子が整合した整合界面となって目的の単極性の反位相領域境界面が形成されるようになり、ねじれ粒界や傾角粒界など、転位の源の発生を抑制することが容易にできるようになり好ましい。
　また、化合物半導体基板３ａ、３ｂは、炭化珪素、窒化ガリウム、ガリウム砒素、ガリウム燐、インジウム燐、窒化アルミニウム又はインジウムアンチモンからなることが好ましく、炭化珪素、窒化ガリウム、ガリウム砒素又はガリウム燐からなることがより好ましく、炭化珪素からなることが特に好ましい。例えば、炭化珪素からなる場合においてはカチオン面はＳｉ面でアニオン面はＣ面となり、窒化ガリウムからなる場合においてはカチオン面はＧａ面、アニオン面はＮ面となり、ガリウム砒素からなる場合においてはカチオン面がＧａ面、アニオン面がＡｓ面となり、ガリウム燐からなる場合においてはカチオン面がＧａ面、アニオン面がＰ面となり、窒化ガリウムからなる場合においてはカチオン面がＧａ面、アニオン面がＮ面となる。
　また、後工程でホモエピタキシャル成長を施すことも考慮して、化合物半導体基板３ａ、３ｂの表面と裏面の最密面の配向方位（最密面の結晶方位）を基板の法線に対して所定の方向に微傾斜させることも可能である。この際の傾斜角は、所望の面極性における最適な値とし、基板３ａ、３ｂでは鏡面対称方向に同じ傾斜角度であり、表面と裏面の傾斜角度を等しくすれば、化合物半導体基板表面の平行度も保たれると共に、接合面は整合界面となる。
　また、基板３ａ、３ｂの少なくとも接合面の表面状態を厳密に等価なものとするための表面処理を行うことが望ましい。具体的には、基板３ａ、３ｂの表面処理を同時に同じ処理条件で実施すれば、それぞれの表面状態が厳密に等しいものとなり、図１０や図１１に示されるような単極性の反位相領域境界面が得られるようになり好ましい。一方、非等価な表面同士を接合すると、図１２のような両極性のＡＰＢ面が形成され、半導体素子の特性が損なわれるようになる。なお、表面状態が等価とは、２枚の基板ともその表面の終端全てが化合物半導体を構成するいずれか同じ元素の原子で揃っている状態をいう。
　このため、基板３ａ、３ｂをペアとして、同時に表面処理を行う。最適な表面処理方法は基板の材質に依存するが、例えば炭化珪素基板の場合には過酸化水素水と硫酸の混酸で洗浄した後、表面の酸化膜を希フッ酸で除去することにより清浄な表面を得る方法が挙げられる。更に、単極性ＡＰＢ面の構造を規定するために水素雰囲気で加熱して表面を水素で終端すれば表面極性の制御性が高まり、図１０に示されるようなシャッフルセット位置のＡＰＢ面を接合界面として確実に得ることが可能となる。
　あるいは、上記水素処理の後に１６００℃以上の昇温を行い、最表面に単層グラフェンを形成し、更にグラフェンを酸化して除去した表面同士を接合すれば、図１１に示されるようなグライドセット位置のＡＰＢ面を接合界面として得ることも可能である。
　次に、化合物半導体基板３ａのＡ面（又はＢ面）と化合物半導体基板３ｂのＡ面（又はＢ面）を両基板３ａ、３ｂのそれぞれ特定の結晶面を揃えた状態でＡ面同士（又はＢ面同士）が直接接するようにして貼り合わせて接合する（図３（ｂ））。
　ここで、上述したように基板３ａ、３ｂのそれぞれ特定の結晶面を識別可能に付与したマークを用いて該それぞれ特定の結晶面を揃える（即ち、それぞれ特定の結晶方位を完全に合致させて積層界面を挟んでも結晶格子の連続性が維持される）ことが好ましい。例えば、基板３ａ、３ｂのある結晶面に沿わせて（フラットな辺がその結晶面に平行に）付与されたオリエンテーションフラット３of又はある結晶面に対応する方向に設けられた切り込み状のノッチ３nを両基板間で所定の位置関係となるように厳密に合わせることで、上記それぞれ特定の結晶面を揃えるとよい（即ち、基板３ａの特定の結晶方位と基板３ｂの特定の結晶方位が合致するようにするとよい）。これにより、接合面における基板３ａ、３ｂそれぞれの原子配列が揃うようになり、それらの結晶格子が整合し、反位相領域境界面３ａｂが形成させるようになる。
　例えば、六方晶からなる基板３ａ、３ｂにおいては、基板３ａの［１－１００］方位と基板３ｂの［－１１００］方位を合致させるように貼り合わせを行うことが好ましい。また、立方晶からなる基板３ａ、３ｂにおいては、基板３ａの［１１０］方位と基板３ｂの［－１－１０］方位を合致させるように貼り合わせを行うことが好ましい。
　このとき、基板３ａと基板３ｂのそれらの結晶方位の公差（合致すべき基板３ａの結晶方位と基板３ｂの結晶方位の角度差）は５０ａｒｃｓｅｃ以下が好ましく、２０ａｒｃｓｅｃ以下がより好ましい。これにより、接合界面において結晶格子が整合し、単極性の反位相領域境界面が形成されて本発明の効果がより顕著に発現するようになる。また、貼り合わせ面（接合面）の整合界面において転位や積層欠陥の発生が抑制され、化合物半導体基板内の欠陥密度を低減することができる。
　本発明では、結晶方位に対応したオリフラ等のマークを付与した（外形加工した）基板２枚を準備し、両者のマーク同士で厳密に位置合わせをすることで２枚の基板間のそれぞれの特定の結晶方位を揃えるようにして所定の結晶面を重ね合わせて接合することで積層界面を単極性ＡＰＢ面としている。この場合、貼り合わせた２枚の基板の重ね合わせ面間の結晶方位の公差（板面回転方向のずれ）をできるだけ小さくすることが重要である。
　そこで、本発明では、上述したように所定の結晶方位が特定可能なように所定の結晶方位に対して所定の位置関係となるような複数のオリフラなどのマークを基板に付与しているが、通常は、第１マーク、第２マークの２つのマークを付与すればよく、これらは互いに識別可能なように異なる形状を有するようにすればよい。例えば、オリフラの場合には目視で識別可能な程度に異なる長さを有するようにする。これらのマークを各基板において所定の結晶方位に対する公差（板面回転方向のずれ）ができるだけ小さくなるように付与することが好ましい。
　また、２枚の基板の貼り合わせに際しては、それぞれの基板に付与されたマーク同士で厳密に位置が合うように治具を用いて２枚の基板を固定することが好ましい。具体的には、２枚の基板それぞれに上記第１、第２マークとして２種類のオリフラ（第１オリエンテーションフラット、第２オリエンテーションフラット）をそれらのフラットな辺の延長線が交差した角度が９０°となるように付与しておき、２枚の基板を重ね合わせるときに第１オリエンテーションフラット同士、第２オリエンテーションフラット同士それぞれの位置が揃うようにして重ね合わせた後、９０°の当金となるＬ字形状の石英治具を用いて第１オリエンテーションフラット同士、第２オリエンテーションフラット同士それぞれの端面を揃えて固定し、接合を行うとよい。
　なお、上記のように２枚の基板の貼り合わせを行う前に、基板毎にラウエ・カメラやＸ線回折ピーク位置で上記基板の外形加工後の表面やオリフラの偏向方位の系統誤差を求め、これらを基準として貼り合わせの対となる基板間で系統誤差を互いに打ち消す補正関係となるように基板の選別を行い、それらの基板を対として貼り合わせることを行うことが好ましい。この方法によれば、最終的な基板間の結晶方位の公差（板面回転方向のずれ）は偶然公差に起因する成分のみとなり、目標とする公差以内（例えば、好ましくは５０ａｒｃｓｅｃ以下、より好ましくは２０ａｒｃｓｅｃ以下）を満たす積層基板の歩留りをより向上させることが可能となる。
　また更に、貼り合わせ後の積層基板を３軸のゴニオメータに固定し、ラウエ・カメラやＸ線回折ピーク位置で積層基板表裏それぞれの結晶面の配向方位を測定すれば、両者の差異から接合時の公差を求めることができ、この公差測定結果から目標とする公差以内（例えば、好ましくは５０ａｒｃｓｅｃ以下、より好ましくは２０ａｒｃｓｅｃ以下）を満たす積層基板を判別することが可能となる。
　また、上記のように重ね合わせた２枚の基板の接合方法は、同種の元素の原子同士が連続して結合可能となる手段から任意の方法を選ぶことができる。例えば、予め２枚の化合物半導体基板３ａ、３ｂのいずれか一方又は両方の接合面に表面活性化処理を施した上で、両者を貼り合わせるとよい。表面活性化処理としてはプラズマ活性化処理、真空イオンビーム処理又はオゾン水への浸漬処理を行うとよい。
　このうち、プラズマ活性化処理をする場合、真空チャンバ中に化合物半導体基板３ａ、３ｂを載置し、プラズマ用ガスを減圧下で導入した後、１００Ｗ程度の高周波プラズマに５～１０秒程度さらし、表面をプラズマ活性化処理する。プラズマ用ガスとしては、酸素ガス、水素ガス、窒素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガスを用いることができる。
　真空イオンビーム処理は、高真空のチャンバ内に化合物半導体基板３ａ、３ｂを載置し、Ａｒ等のイオンビームを貼り合わせをする表面に照射して活性化処理を行う。
　オゾン水への浸漬処理は、オゾンガスを溶解させたオゾン水に化合物半導体基板３ａ、３ｂを浸漬し、その表面を活性化処理する。
　上記した表面活性化処理は、化合物半導体基板３ａ、３ｂのＡ面（又はＢ面）両方について同じ処理条件で行うのが好ましい。なぜならば、基板の表面状態が厳密に一致し、単極性の反位相領域境界面を形成しやすくなるためである。また、表面活性化処理は上記方法のいずれか一つでもよいし、組み合わせた処理を行っても構わない。更に、化合物半導体基板３ａ、３ｂの表面活性化処理を行う面は、貼り合わせを行う面（接合面）であることが好ましい。
　次いで、化合物半導体基板３ａと化合物半導体基板３ｂとを貼り合わせた後に、好ましくは１５０～３５０℃、より好ましくは１５０～２５０℃の熱処理を行い、化合物半導体基板３ａと化合物半導体基板３ｂの貼り合わせ面の結合強度を向上させる。化合物半導体基板３ａと化合物半導体基板３ｂは同質の材料であるため、熱膨張率差による基板の反りは抑制されるが、適宜、それぞれの基板に適した温度を採用して反りを抑制するとよい。熱処理時間としては、温度にもある程度依存するが、２～２４時間が好ましい。
　これにより、化合物半導体基板３ａと化合物半導体基板３ｂとは強固に密着して、一枚の化合物半導体積層基板３０が得られる（図３（ｃ））。
　ここで、図３では、化合物半導体積層基板３０の表裏面それぞれが構成元素の中の同種の元素の原子（Ｂ原子）からなると共に該原子の未結合手が露出した極性面（Ｂ面）となる。あるいは、化合物半導体基板３ａ、３ｂのＢ面同士を接合した場合には、化合物半導体積層基板３０の表裏面それぞれがＡ原子からなると共に該Ａ原子の未結合手が露出した極性面（Ａ面）となる。
　また、図３では、化合物半導体積層基板３０は、その内部に積層界面として積層基板３０の表面に平行で、Ａ原子同士が結合した単極性の反位相領域境界面３ａｂが形成される。あるいは、化合物半導体基板３ａ、３ｂのＢ面同士を接合した場合には、化合物半導体積層基板３０は、その内部に積層界面として積層基板３０の表面に平行で、Ｂ原子同士が結合した単極性の反位相領域境界面３ａｂが形成される。この反位相領域境界面３ａｂは、上述した単極性の反位相領域境界面２ａｂであり、カチオン－カチオン同士（又は、アニオン－アニオン同士）の同種の元素の原子同士の結合のみにより形成されるため、半導体素子のブロッキング特性を損なわない。
　また、上記化合物半導体積層基板３０では、その表面と裏面それぞれに、半導体素子の活性層としてキャリア濃度が制御された所定の厚さのエピタキシャル成長層を形成することも可能である。炭化珪素の基板を製造する際には、上記工程により製造した積層基板３０を多結晶炭化珪素製のボートに縦に載置し、気相成長炉内にて１３４０℃まで昇温し、流量２００ｓｃｃｍのＳｉＨ2Ｃｌ2と流量５０ｓｃｃｍのＣ2Ｈ2を導入し、圧力を１５Ｐａとすることにより所定の厚さのエピタキシャル成長層を形成することができる。エピタキシャル成長層の厚さは成長時間により制御可能であり、その電子濃度や正孔濃度は、それぞれ成長ガス中にＮ2ガスやトリメチルアルミニウム等を適宜混合することにより制御可能である。
　以上の操作により、積層基板３０の両面に同様のホモエピタキシャル成長層が形成するが、片面にのみエピタキシャル成長層を形成する際には、エピタキシャル成長を必要としない面を酸化膜で被覆したうえでエピタキシャル成長操作を行うか、エピタキシャル成長後に研磨を施してエピタキシャル成長層を除去することも可能である。
　以上のようにして、基板加工や半導体素子製造においては表面の極性の違いによる影響を受けず、結晶中の転位の運動が妨げられ、ブロッキング特性の損なわれない化合物半導体積層基板が得られる。
　なお例えば、炭化珪素からなる化合物半導体基板３ａ、３ｂを用いる場合においてはカチオン面はＳｉ面でアニオン面はＣ面であり、窒化ガリウムからなる化合物半導体基板３ａ、３ｂを用いる場合においてはカチオン面はＧａ面でアニオン面はＮ面であり、ガリウム砒素からなる化合物半導体基板３ａ、３ｂを用いる場合においてはカチオン面がＧａ面、アニオン面がＡｓ面であり、ガリウム燐からなる化合物半導体基板３ａ、３ｂを用いる場合においてはカチオン面がＧａ面、アニオン面がＰ面であり、窒化ガリウムからなる化合物半導体基板３ａ、３ｂを用いる場合においてはカチオン面がＧａ面、アニオン面がＮ面である。本発明では、それぞれのカチオン面同士（あるいはアニオン面同士）を接合してカチオン同士（あるいはアニオン同士）からなる単極性の反位相領域境界面を形成し、かつ積層基板３０の表裏面には同一の極性を持つアニオン面（あるいはカチオン面）が形成されて上述した本発明の作用効果が得られる。
（実施形態２）
　本発明に係る化合物半導体積層基板の製造方法の実施形態２について図５を用いて説明する。
　はじめに、最密面を基板の表面と裏面に配向させた単結晶の化合物半導体基板４ａ、４ｂを用意する（図５（ａ））。この化合物半導体基板４ａ、４ｂは、実施形態１における化合物半導体基板３ａ、３ｂと同じものとする。
　次に、２枚の化合物半導体基板４ａ、４ｂのうち一方の化合物半導体基板４ａについて、他方の化合物半導体基板４ｂと接合する面に、化合物半導体基板４ａのＡ面（又はＢ面）の表面層を分離するための処理として、予め水素イオン等を注入してイオン注入領域４ionを形成する（図５（ｂ））。
　ここで、化合物半導体基板４ａへのイオン注入の際、その表面から所望の深さにイオン注入領域４ionを形成できるような注入エネルギーで、所定の線量の少なくとも水素イオン（Ｈ+）又は水素分子イオン（Ｈ2 +）を注入する。このときの条件として、所望の薄膜の厚さになるようにイオン注入エネルギーを設定すればよい。ＨｅイオンやＢイオン等を同時に注入しても構わないし、同じ効果が得られるものであればどのようなイオンを採用しても構わない。ただし、化合物半導体結晶格子へのダメージを低減する観点からは、できるだけ軽元素のイオンであるほうが望ましい。
　化合物半導体基板４ａに注入する水素イオン（Ｈ+）のドーズ量は、１．０×１０16ａｔｏｍｓ／ｃｍ2～９．０×１０17ａｔｏｍｓ／ｃｍ2であることが好ましい。１．０×１０16ａｔｏｍｓ／ｃｍ2未満であると、界面の脆化が起こらない場合があり、９．０×１０17ａｔｏｍｓ／ｃｍ2を超えると、貼り合わせ後の熱処理中に気泡となり転写不良となる場合がある。
　注入イオンとして水素分子イオン（Ｈ2 +）を用いる場合、そのドーズ量は、５．０×１０15ａｔｏｍｓ／ｃｍ2～４．５×１０17ａｔｏｍｓ／ｃｍ2であることが好ましい。５．０×１０15ａｔｏｍｓ／ｃｍ2未満であると、界面の脆化が起こらない場合があり、４．５×１０17ａｔｏｍｓ／ｃｍ2を超えると、貼り合わせ後の熱処理中に気泡となり転写不良となる場合がある。
　イオン注入された基板表面からイオン注入領域４ionまでの深さ（即ち、イオン打ち込み深さ）は、化合物半導体基板４ｂ上に設ける薄層化された化合物半導体基板である化合物半導体薄膜４ａ’の所望の厚さに対応するものであり、通常１００～２，０００ｎｍ、好ましくは３００～５００ｎｍ、更に好ましくは４００ｎｍ程度である。また、イオン注入領域４ionの深さ（即ち、イオン分布厚さ）は、機械衝撃等によって容易に剥離できる厚さがよく、好ましくは２００～４００ｎｍ、更に好ましくは３００ｎｍ程度である。
　次に、化合物半導体基板４ａのイオン注入面であるＡ面（又はＢ面）と化合物半導体基板４ｂのＡ面（又はＢ面）の表面状態を厳密に等価なものとするための表面処理を行うことが望ましい。なぜならば、非等価な表面同士を接合すると、図１２のような両極性のＡＰＢ面が形成され、半導体素子の特性が損なわれるためである。このため、基板４ａ、４ｂをペアとして、同時に同じ処理条件で表面処理を行う。最適な表面処理方法は基板の材質に依存するが、例えば炭化珪素基板の場合には過酸化水素水と硫酸の混酸で洗浄した後、表面の酸化膜を希フッ酸で除去することにより正常な表面を得る方法が挙げられる。更に、単極性ＡＰＢ面の構造を規定するために水素雰囲気で加熱して表面を水素で終端すれば表面極性の制御性が高まり、図１０に示されるようなシャッフルセット位置のＡＰＢ面を接合界面として確実に得ることが可能となる。
　次に、両基板４ａ、４ｂのそれぞれ特定の結晶面を揃えた状態（即ち、基板４ａの特定の結晶方位と基板４ｂの特定の結晶方位が合致した状態）でＡ面同士（又はＢ面同士）が直接接するようにして貼り合わせて接合する、即ち化合物半導体基板４ａ、４ｂの表面活性化処理をしたＡ面同士（又はＢ面同士）を接合面として貼り合わせる（図５（ｃ））。ここで、接合方法、表面活性化方法などは実施形態１と同じ方法でよい。
　次いで、化合物半導体基板４ａと化合物半導体基板４ｂとを貼り合わせた後に、好ましくは１５０～３５０℃、より好ましくは１５０～２５０℃の熱処理を行い、化合物半導体基板４ａと化合物半導体基板４ｂの貼り合わせ面の結合強度を向上させる。化合物半導体基板４ａと化合物半導体基板４ｂは同質の材料であるため、熱膨張率差による基板の反りは抑制されるが、適宜、それぞれの基板に適した温度を採用して反りを抑制するとよい。熱処理時間としては、温度にもある程度依存するが、２～２４時間が好ましい。
　上記のようにして貼り合わせた基板について、イオン注入した部分に熱的エネルギー又は機械的エネルギーを付与して、イオン注入領域４ionで化合物半導体基板４ａの表面層を剥離させ、化合物半導体基板４ｂ上に単結晶化合物半導体薄膜４ａ’を転写して化合物半導体積層基板４０を得る（図５（ｄ））。
　ここで、剥離方法としては、例えば上記貼り合わせた基板を高温に加熱して、この熱によってイオン注入領域４ionにおいてイオン注入した成分の微小なバブル体を発生させることにより剥離を生じさせて化合物半導体基板４ａを分離する熱剥離法を適用することができる。あるいは、熱剥離が生じない程度の低温熱処理（例えば、５００～９００℃、好ましくは５００～７００℃）を施しつつ、イオン注入領域４ionの一端に物理的な衝撃を加えて機械的に剥離を発生させて化合物半導体基板４ａを分離する機械剥離法を適用することができる。機械剥離法は単結晶化合物半導体薄膜転写後の転写表面の粗さが熱剥離法よりも比較的小さいため、より好ましい。
　なお、剥離処理後に、化合物半導体基板４ｂを加熱温度７００～１０００℃であって剥離処理時よりも高い温度、加熱時間１～２４時間の条件で加熱して、化合物半導体薄膜４ａ’との密着性を改善する熱処理を行ってもよい。このとき、薄膜４ａ’は化合物半導体基板４ｂに強固に密着しているため、イオン注入領域４ionにおける剥離部分以外の部分での剥離は発生しない。
　なお、剥離した後の単結晶化合物半導体基板４ａ''は、表面を再度研磨や洗浄等を施すことにより再度単結晶化合物半導体基板として再利用することが可能となる。
　これにより、化合物半導体薄膜４ａ’と化合物半導体基板４ｂとは強固に密着して、一枚の化合物半導体積層基板４０が得られる（図５（ｄ））。
　ここで、図５では、化合物半導体積層基板４０の表裏面それぞれが構成元素の中の同種の元素の原子（Ｂ原子）からなると共に該原子の未結合手が露出した極性面（Ｂ面）となる。あるいは、化合物半導体基板４ａ、４ｂのＢ面同士を接合した場合には、化合物半導体積層基板４０の表裏面それぞれがＡ原子からなると共に該Ａ原子の未結合手が露出した極性面（Ａ面）となる。
　また、図５では、化合物半導体積層基板４０は、その内部に積層界面として積層基板４０の表面に平行で、Ａ原子、Ｂ原子のいずれか一方同士が結合した反位相領域境界面４ａｂが形成される。あるいは、化合物半導体基板４ａ、４ｂのＢ面同士を接合した場合には、化合物半導体積層基板４０は、その内部に積層界面として積層基板４０の表面に平行で、Ａ原子、Ｂ原子のいずれか一方同士が結合した反位相領域境界面４ａｂが形成される。この反位相領域境界面４ａｂは、上述した単極性の反位相領域境界面２ａｂであり、カチオン－カチオン同士（又は、アニオン－アニオン同士）の同種の元素の原子同士の結合のみにより形成される。
　また、上記化合物半導体積層基板４０では、その表面と裏面それぞれに、半導体素子の活性層としてキャリア濃度が制御された所定の厚さのエピタキシャル成長層を形成することも可能である。炭化珪素の基板を製造する際には、上記工程により製造した積層基板４０を多結晶炭化珪素製のボートに縦に載置し、気相成長炉内にて１３４０℃まで昇温し、流量２００ｓｃｃｍのＳｉＨ2Ｃｌ2と流量５０ｓｃｃｍのＣ2Ｈ2を導入し、圧力を１５Ｐａとすることにより所定の厚さのエピタキシャル成長層を形成することができる。エピタキシャル成長層の厚さは成長時間により制御可能であり、その電子濃度や正孔濃度は、それぞれ成長ガス中にＮ2ガスやトリメチルアルミニウム等を適宜混合することにより制御可能である。
　以上の操作により、積層基板４０の両面に同様のホモエピタキシャル成長層が形成するが、片面にのみエピタキシャル成長層を形成する際には、エピタキシャル成長を必要としない面を酸化膜で被覆したうえでエピタキシャル成長操作を行うか、エピタキシャル成長後に研磨を施してエピタキシャル成長層を除去することも可能である。
　以上のようにして得られた積層基板４０を用いることにより、基板加工や半導体素子製造においては表面の極性の違いによる影響を受けず、結晶中の転位の運動が妨げられる。例えば、非特許文献２には、転位の運動を妨げることにより積層欠陥密度は１２０／ｃｍ以下の炭化珪素が形成できること、非特許文献３においては積層欠陥の密度を６０，０００／ｃｍ2以下（２４５／ｃｍ以下）とすることにより、炭化珪素のｐｎ接合における漏洩電流密度が０．１ｍＡ以下にできることが報告されている。本発明による炭化珪素からなる化合物半導体積層基板を用いれば、ブロッキング特性の損なわれない半導体素子が得られる。
　また同様に、窒化ガリウムからなる化合物半導体基板４ａ、４ｂを用いる場合においてはカチオン面はＧａ面でアニオン面はＮ面であり、ガリウム砒素からなる化合物半導体基板４ａ、４ｂを用いる場合においてはカチオン面がＧａ面、アニオン面がＡｓ面であり、ガリウム燐からなる化合物半導体基板４ａ、４ｂを用いる場合においてはカチオン面がＧａ面、アニオン面がＰ面であり、窒化ガリウムからなる化合物半導体基板４ａ、４ｂを用いる場合においてはカチオン面がＧａ面、アニオン面がＮ面である。本発明では、それぞれのカチオン面同士（あるいはアニオン面同士）を接合してカチオン同士（あるいはアニオン同士）からなる単極性の反位相領域境界面を形成し、かつ積層基板４０の表裏面には同一の極性を持つアニオン面（あるいはカチオン面）が形成されて上述した本発明の作用効果が得られる。
（実施形態３）
　本発明に係る化合物半導体積層基板の製造方法の実施形態３について図６を用いて説明する。実施形態３は、上記実施形態２における化合物半導体基板４ａとして、その基板４ａの化合物半導体基板４ｂと接合する面に予めホモエピタキシャル成長層を形成したものを用いる場合である。
　はじめに、最密面を基板の表面と裏面に配向させた単結晶の化合物半導体基板５ａ、５ｂを用意する（図６（ａ））。この化合物半導体基板５ａ、５ｂは、実施形態１における化合物半導体基板３ａ、３ｂと同じものとする。ここでは、基板５ａを転写基板と称し、基板５ｂを支持基板とも称する。
　次に、２枚の化合物半導体基板５ａ、５ｂのうち一方の化合物半導体基板５ａについて、他方の化合物半導体基板５ｂと接合する面に、基板５ａと同じ化合物のホモエピタキシャル成長層５ｅを形成する（図６（ｂ））。即ち、基板５ａの一方の主面上に該基板５ａと同じ化合物であって同じ原子配列を持つエピタキシャル結晶を層状に成長させる。
　ホモエピタキシャル成長させる方法は公知のエピタキシャル成長法を用いればよく、例えば気相エピタキシャル成長法が好ましい。
　ホモエピタキシャル成長層５ｅの厚さは、好ましくは５００ｎｍ～５μｍであり、より好ましくは６００ｎｍ～１μｍである。これにより、後述するイオン注入転写法によりホモエピタキシャル成長層５ｅの一部を層状に基板５ｂ上に転写することが可能である。
　なお、化合物半導体基板５ａとホモエピタキシャル成長層５ｅとの間に同一化合物に不純物をドーピングしてなるバッファ層５ｃを形成すると、基板５ａ表面に露出した結晶欠陥をホモエピタキシャル成長層５ｅに伝搬させないようにすることができ好ましい（図６（ｂ））。バッファ層５ｃの厚さは、好ましくは１００～１０００ｎｍである。
　ここで、基板５ａのＡ面（カチオン面）上にホモエピタキシャル成長層５ｅを形成するので、ホモエピタキシャル成長層５ｅの表面もＡ面（カチオン面）となる。なお、基板５ａのＢ面上にホモエピタキシャル成長層５ｅを設けた場合、ホモエピタキシャル成長層５ｅの表面はＢ面（アニオン面）となる。
　次に、一方の化合物半導体基板５ａについて、他方の化合物半導体基板５ｂと接合する面、即ちホモエピタキシャル成長層５ｅに、該ホモエピタキシャル成長層５ｅのＡ面（又はＢ面）の表面層を分離するための処理として、予め水素イオン等を注入してイオン注入領域５ionを形成する（図６（ｃ））。このときのイオン注入処理方法は実施形態２と同じでよい。
　なお、イオン注入された基板表面からイオン注入領域５ionまでの深さ（即ち、イオン打ち込み深さ）は、化合物半導体基板５ｂ上に設ける薄層化された化合物半導体基板であるホモエピタキシャル成長層５ｅ’の所望の厚さに対応するものであり、通常１００～２０００ｎｍ、好ましくは３００～５００ｎｍ、更に好ましくは４００ｎｍ程度である。また、イオン注入領域５ionの深さ（即ち、イオン分布厚さ）は、機械衝撃等によって容易に剥離できる厚さがよく、好ましくは２００～４００ｎｍ、更に好ましくは３００ｎｍ程度である。
　次いで、基板５ａ、５ｂの少なくとも接合面の表面状態を厳密に等価なものとするための表面処理を行うことが望ましい。なぜならば、非等価な表面同士を接合すると、図１２のような両極性のＡＰＢ面が発生し、半導体素子の特性が損なわれるためである。このため、基板５ａ、５ｂをペアとして、同時に同じ処理条件で表面処理を行う。最適な表面処理方法は基板の材質に依存するが、例えば炭化珪素基板の場合には過酸化水素水と硫酸の混酸で洗浄した後、表面の酸化膜を希フッ酸で除去することにより正常な表面を得る方法が挙げられる。更に、単極性ＡＰＢ面の構造を規定するために水素雰囲気で加熱して表面を水素で終端すれば表面極性の制御性が高まり、図１０に示されるようなシャッフルセット位置のＡＰＢ面を確実に得ることが可能となる。
　次に、化合物半導体基板５ａ（つまり、ホモエピタキシャル成長層５ｅ）のイオン注入面であるＡ面（又はＢ面）と化合物半導体基板５ｂのＡ面（又はＢ面）を両基板５ａ、５ｂのそれぞれ特定の結晶面を揃えた状態（即ち、基板５ａの特定の結晶方位と基板５ｂの特定の結晶方位が合致した状態）でＡ面同士（又はＢ面同士）が直接接するようにして貼り合わせて接合する、即ち化合物半導体基板５ａ（ホモエピタキシャル成長層５ｅ）と化合物半導体基板５ｂの表面活性化処理をしたＡ面同士（又はＢ面同士）を接合面として貼り合わせる（図６（ｄ））。このときの接合方法、表面洗浄方法、表面活性化方法などは実施形態１と同じ方法でよい。
　次いで、化合物半導体基板５ａ（ホモエピタキシャル成長層５ｅ）と化合物半導体基板５ｂとを貼り合わせた後に、好ましくは１５０～３５０℃、より好ましくは１５０～２５０℃の熱処理を行い、ホモエピタキシャル成長層５ｅと化合物半導体基板５ｂの貼り合わせ面の結合強度を向上させる。化合物半導体基板５ａ（ホモエピタキシャル成長層５ｅ）と化合物半導体基板５ｂは同質の材料であるため、熱膨張率差による基板の反りは抑制されるが、適宜、それぞれの基板に適した温度を採用して反りを抑制するとよい。熱処理時間としては、温度にもある程度依存するが、２～２４時間が好ましい。
　上記のようにして貼り合わせた基板について、イオン注入した部分に熱的エネルギー又は機械的エネルギーを付与して、イオン注入領域５ionでホモエピタキシャル成長層５ｅの表面層を剥離させ、化合物半導体基板５ｂ上に単結晶化合物半導体薄膜５ｅ’を転写して化合物半導体積層基板５０を得る（図６（ｅ））。このときの剥離方法は実施形態２と同じでよい。必要により密着性を改善する熱処理を行ってもよい。
　なお、剥離した後の単結晶化合物半導体基板５ａは、表面を再度研磨や洗浄等を施すことにより再度単結晶化合物半導体基板として再利用することが可能となる。
　これにより、化合物半導体薄膜５ｅ’と化合物半導体基板５ｂとは強固に密着して、一枚の化合物半導体積層基板５０が得られる（図６（ｅ））。
　ここで、図６では、化合物半導体積層基板５０の表裏面それぞれが構成元素の中の同種の元素の原子（Ｂ原子）からなると共に該原子の未結合手が露出した極性面（Ｂ面）となる。あるいは、化合物半導体基板５ａ（ホモエピタキシャル成長層５ｅ）、化合物半導体基板５ｂのＢ面同士を接合した場合には、化合物半導体積層基板５０の表裏面それぞれがＡ原子からなると共に該Ａ原子の未結合手が露出した極性面（Ａ面）となる。
　また、図６では、化合物半導体積層基板５０は、その内部に積層界面として積層基板５０の表面に平行で、Ａ原子同士が結合した反位相領域境界面５ｅｂが形成される。あるいは、化合物半導体基板５ａ（ホモエピタキシャル成長層５ｅ）、化合物半導体基板５ｂのＢ面同士を接合した場合には、化合物半導体積層基板５０は、その内部に積層界面として積層基板５０の表面に平行で、Ｂ原子同士が結合した反位相領域境界面５ｅｂが形成される。この反位相領域境界面５ｅｂは、上述した単極性の反位相領域境界面２ａｂであり、カチオン－カチオン同士（又は、アニオン－アニオン同士）の同種の元素の原子同士の結合のみにより形成される。
　また、上記化合物半導体積層基板５０では、その表面と裏面それぞれに、半導体素子の活性層としてキャリア濃度が制御された所定の厚さのエピタキシャル成長層を形成することも可能である。炭化珪素（３Ｃ－ＳｉＣ）の基板を製造する際には、例えば上記工程により製造した積層基板５０を多結晶炭化珪素製のボートに縦に載置し、気相成長炉内にて１３４０℃まで昇温し、流量２００ｓｃｃｍのＳｉＨ2Ｃｌ2と流量５０ｓｃｃｍのＣ2Ｈ2を導入し、圧力を１５Ｐａとすることにより所定の厚さのエピタキシャル成長層を形成することができる。エピタキシャル成長層の厚さは成長時間により制御可能であり、その電子濃度や正孔濃度は、それぞれ成長ガス中にＮ2ガスやトリメチルアルミニウム等を適宜混合することにより制御可能である。
　以上の操作により、積層基板５０の両面に同様のホモエピタキシャル成長層が形成するが、片面にのみエピタキシャル成長層を形成する際には、エピタキシャル成長を必要としない面を酸化膜で被覆したうえでエピタキシャル成長操作を行うか、エピタキシャル成長後に研磨を施してエピタキシャル成長層を除去することも可能である。
　以上のようにして得られた積層基板５０を用いることにより、基板加工や半導体素子製造においては表面の極性の違いによる影響を受けず、結晶中の転位の運動が妨げられる。例えば、非特許文献２には、転位の運動を妨げることにより積層欠陥密度は１２０／ｃｍ以下の炭化珪素が形成できること、非特許文献３においては積層欠陥の密度を６０,０００／ｃｍ2以下（２４５／ｃｍ以下）とすることにより、炭化珪素のｐｎ接合における漏洩電流密度が０．１ｍＡ以下にできることが報告されている。本発明による炭化珪素からなる化合物半導体積層基板を用いれば、ブロッキング特性の損なわれない半導体素子が得られる。
　また同様に、窒化ガリウムからなる化合物半導体基板５ａ（ホモエピタキシャル成長層５ｅ）、化合物半導体基板５ｂを用いる場合においてはカチオン面はＧａ面でアニオン面はＮ面であり、ガリウム砒素からなる化合物半導体基板５ａ（ホモエピタキシャル成長層５ｅ）、化合物半導体基板５ｂを用いる場合においてはカチオン面がＧａ面、アニオン面がＡｓ面であり、ガリウム燐からなる化合物半導体基板５ａ（ホモエピタキシャル成長層５ｅ）、化合物半導体基板５ｂを用いる場合においてはカチオン面がＧａ面、アニオン面がＰ面であり、窒化ガリウムからなる化合物半導体基板５ａ（ホモエピタキシャル成長層５ｅ）、化合物半導体基板５ｂを用いる場合においてはカチオン面がＧａ面、アニオン面がＮ面である。本発明では、それぞれのカチオン面同士（あるいはアニオン面同士）を接合してカチオン同士（あるいはアニオン同士）からなる単極性の反位相領域境界面を形成し、かつ積層基板５０の表裏面には同一の極性を持つアニオン面（あるいはカチオン面）が形成されて上述した本発明の作用効果が得られる。
　以下に、実施例を挙げて、本発明を更に具体的に説明するが、本発明はこれらの実施例の記載に限定されるものではない。
［実施例１］
　実施形態１に相当する、図３（ｃ）に示す単極性の反位相領域境界面（ＡＰＢ面）を有する化合物半導体積層基板３０と単極性ＡＰＢ面を有さない積層基板とを作製し、評価した。
　まず、ＩＩ－ＶＩ社製の直径４インチの単結晶４Ｈ－ＳｉＣウエハを４種類用意した。第１のウエハＷ１１（４枚）と第２のウエハＷ１２（２枚）は表面を（０００１）Ｓｉ面とし、第３のウエハＷ１３（１枚）は表面を（０００－１）Ｃ面とした。それぞれのウエハの表面の法線軸と［０００１］軸の公差は０．３度以内である。また、第４のウエハＷ１４（１枚）は表面を（０００１）Ｓｉ面から［１１－２０］方位へ４度傾斜させた面とした。なお、それぞれのウエハには、［１１－２０］方位と平行な第１オリエンテーションフラットと［１－１００］方位と平行な第２オリエンテーションフラットを設け、第１オリエンテーションフラットの長さは３８．５ｍｍとし、第２オリエンテーションフラットの長さは１８ｍｍとした。また、ウエハＷ１１については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の３時方向の関係となるように加工した。ウエハＷ１２、Ｗ１３、Ｗ１４については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の９時方向の関係となるように加工した。
　また、ウエハＷ１１は後述する貼り合わせ工程後に積層体の支持基板部分（基台）となる（図３の基板３ｂに相当する）ため、機械的強度を保つ必要があり、ウエハ厚さを０．５ｍｍとした。一方、ウエハＷ１２、Ｗ１３、Ｗ１４はいずれも厚さを０．１５ｍｍとした。
　このようなウエハＷ１１、Ｗ１２、Ｗ１３、Ｗ１４の表面と裏面には機械研磨処理と化学的機械研磨（ＣＭＰ）を施し、表面の算術平均粗さ（Ｒａ、ＪＩＳ　Ｂ０６０１：２０１３、以下同じ）を０．２ｎｍ以下とした。このように平滑化を実施する理由は、後述するウエハ接合工程において未接合領域を低減するためである。そして、ウエハＷ１１、Ｗ１２、Ｗ１３、Ｗ１４を同時に同じ処理条件で、過酸化水素水と硫酸の混酸で洗浄（ＳＰＭ洗浄）した後、希フッ酸処理（ＨＦ処理）により表面の酸化膜を除去した。次いで、オゾンガスを溶解させたオゾン水にそれぞれのウエハを同時に１０分間浸漬してその表面を活性化した。次に、水素雰囲気中で７００℃の熱処理を１０分施すことにより基板表面を水素終端し、それぞれの基板の極性を均一化した。
　次に、ウエハＷ１１とウエハＷ１２の組み合わせ（２組）、ウエハＷ１１とウエハＷ１３の組み合わせ及びウエハＷ１１とウエハＷ１４の組み合わせとして、それぞれの組み合わせにおいてウエハの表面同士が当接するようにして接合した。このとき、ウエハＷ１１とウエハＷ１２の組み合わせのうちの１組（実施例）、及びウエハＷ１１とウエハＷ１３の組み合わせ（比較１）におけるそれぞれのウエハの第１オリエンテーションフラット同士、そして第２オリエンテーションフラット同士の位置が正確に一致するように、Ｌ字形状の石英治具を用いてオリエンテーションフラット端面を揃えた。この場合、当接したウエハ端面の公差は２０ａｒｃｓｅｃ以内であった。
　また、ウエハＷ１１とウエハＷ１２の組み合わせのうちの他の１組（比較２）におけるウエハＷ１１の第１オリエンテーションフラットに対してウエハＷ１２の第１オリエンテーションフラットが反時計方向に２度以上回転するようにした。このような回転により、後述する接合後の界面は整合界面とはならず、ねじれ粒界となる。
　また、ウエハＷ１１とウエハＷ１４の組み合わせ（比較３）におけるそれぞれのウエハの第１オリエンテーションフラット同士、そして第２オリエンテーションフラット同士の位置が正確に一致するように、Ｌ字形状の石英治具を用いてオリエンテーションフラット端面を揃えた。この場合当接したウエハ端面の公差は２０ａｒｃｓｅｃ以内であった。なお、ウエハＷ１１とウエハＷ１４の組み合わせにおいては貼り合わせ界面においてウエハＷ１１に対してウエハＷ１４の結晶格子は傾斜しているため、後述する接合後の界面は整合界面とはならず、傾角粒界となる。
　ここで、ウエハＷ１１とウエハＷ１２の組み合わせのうちの１組（実施例）のウエハＷ１１とウエハＷ１２の当接により一体化したウエハをＷ１１２と呼び、ウエハＷ１１とウエハＷ１３の組み合わせ（比較１）におけるウエハＷ１１とウエハＷ１３の当接により一体化したウエハをＷ１１３と呼ぶ。また、ウエハＷ１１とウエハＷ１２の組み合わせのうちの他の１組（比較２）におけるウエハＷ１１とウエハＷ１２の当接により一体化したウエハをＷ１１２’と呼び、ウエハＷ１１とウエハＷ１４の組み合わせ（比較３）におけるウエハＷ１１とウエハＷ１４の当接により一体化したウエハをＷ１１４と呼ぶ。
　ウエハＷ１１２は接合面がＳｉ－Ｓｉ結合の単極性ＡＰＢ面で構成され、その表面と裏面はＣ面となる。一方、ウエハＷ１１３は接合面がＳｉ－Ｃ結合となりＡＰＢ面は含まれない。また、ウエハＷ１１３の表面側（ウエハＷ１３の裏面に相当）はＳｉ面となり、ウエハＷ１１３の裏面側（ウエハＷ１１の裏面に相当）はＣ面となる。また、ウエハＷ１１２’、Ｗ１１４は、表面と裏面がＣ面となるが、接合面は必ずしもＳｉ原子同士が結合した単極性ＡＰＢ面とはならず、両極性ＡＰＢ面とねじれ粒界、あるいは傾角粒界によって構成される。このため、ｐｎ接合やショットキー電極を設けて接合界面に空間電荷領域を拡張させるとキャリアのリークパスとして振る舞う。
　次に、ウエハＷ１１２、Ｗ１１３、Ｗ１１２’、Ｗ１１４に対して２５０℃、２４時間の熱処理を行い、接合面の接合強度を高めた。
　ここで、化合物半導体基板や化合物半導体積層基板の表面には種々の結晶欠陥が露出しているが、これらの基板において支配的な欠陥は基底面転位（ＢＰＤ：Ｂａｓａｌ　Ｐｌａｎｅ　Ｄｉｓｌｏｃａｔｉｏｎ）と貫通転位（ＴＤ：Ｔｈｒｅａｄｉｎｇ　Ｄｉｓｌｏｃａｔｉｏｎ）である。それぞれの欠陥を目視によって観察することはできないが、水酸化カリウム（ＫＯＨ）の結晶をウエハ表面又はエピタキシャル成長層表面に載置して５００℃に加熱して溶融させることにより欠陥のエッチングを促進して顕在化させ観察することが可能である（これを溶融ＫＯＨ処理と称する）。ここでは、溶融ＫＯＨ処理後の観察対象表面について１００倍の光学顕微鏡の複数視野の中で観察された欠陥をカウントし、欠陥密度を求めた（以降の実施例において同じ）。
　まず、上記のようにして得られたウエハＷ１１２、Ｗ１１３、Ｗ１１２’、Ｗ１１４のウエハＷ１２側の表面、Ｗ１３側の表面、Ｗ１４側の表面について溶融ＫＯＨ処理を施し、その表面に露出していたＢＰＤ密度を測定したところ、ウエハＷ１１２、Ｗ１１３、Ｗ１１２’、Ｗ１１４のＢＰＤ密度は同程度であり、７９００～１２０００／ｃｍ2であった。
　次に、ウエハＷ１１２、Ｗ１１３、Ｗ１１２’、Ｗ１１４に対してホモエピタキシャル成長に相当する熱処理として、１６５０℃、３００分の熱処理を施した後に、溶融ＫＯＨ処理を施し、ウエハ表面（ウエハＷ１２側の表面、Ｗ１３側の表面、Ｗ１４側の表面）のＢＰＤ密度を測定した。その結果、ウエハＷ１１２では９５００／ｃｍ2であったのに対し、その他の積層ウエハではその倍以上であり、ウエハＷ１１３では２１０００／ｃｍ2、ウエハＷ１１２’では２６０００／ｃｍ2、ウエハＷ１１４では３１０００／ｃｍ2であった。
　本発明の積層基板であるウエハＷ１１２では、接合界面に形成された単極性ＡＰＢ面が積層基板内においてウエハＷ１１側からウエハＷ１２へのＢＰＤの拡張（伝搬）を阻み、ＢＰＤ密度の増加を抑制したと推定される。一方、比較用のウエハＷ１１３では積層界面においてＡＰＢ面が形成されてないため、積層基板内においてウエハＷ１１側からウエハＷ１３へとＢＰＤが伝搬し、ＢＰＤ密度が増加したと推定される。また、比較用のウエハＷ１１２’、Ｗ１１４では積層界面において単極性ＡＰＢ面が形成されておらず、両極性ＡＰＢ面と共に発生した不整合界面により新たなＢＰＤが発生し、ＢＰＤ密度が増加したと推定される。
　なお、本実施例では、ウエハＷ１２として欠陥密度の比較的大きい炭化珪素基板を用いたが、欠陥密度の低い炭化珪素基板をウエハＷ１２として用いてウエハＷ１１２を作製すれば、たとえウエハＷ１１表面の欠陥密度が大きいとしてもそれらの欠陥の伝搬はＡＰＢ面で遮られるため、ウエハＷ１２表面同様の低欠陥密度の炭化珪素積層基板を得ることが可能である。欠陥密度の低い炭化珪素基板としては、例えば特開２００３－１１９０９７号公報記載の方法で製造された低欠陥密度の炭化珪素基板を用いればよい。
［実施例２］
　実施形態２に相当する、図５（ｄ）に示す単極性の反位相領域境界面（ＡＰＢ面）を有する化合物半導体積層基板４０と単極性ＡＰＢ面を有さない積層基板とを作製し、評価した。
　まず、口径４インチの単結晶４Ｈ－ＳｉＣ基板（ウエハ）を３種類準備した。このうち、第１のウエハＷ２１（２枚）は積層体の支持基板部分となる（図５の基板４ｂに相当する）ものであり、その表面の法線軸から［１１－２０］方位に４度傾斜させた方向に（０００１）Ｓｉ面を配向させたものである。第２のウエハＷ２２（１枚)（図５の基板４ａに相当するもの）は、表面の法線軸から［－１－１２０］方位に４度傾斜させた方向に（０００１）Ｓｉ面を配向させたものである（転写基板）。第３のウエハＷ２３（２枚）（比較用）は、表面の法線軸から［－１－１２０］方位に４度傾斜させた方向に（０００－１）Ｃ面を配向させたものである（転写基板）。このように微傾斜基板を用いる理由は、［０００１］軸方向の結晶面の積層順序を横方向に伝搬させて結晶のポリタイプを保つ（原子配列を保つ）ステップ制御エピタキシーを具現化するためである。また、対象面の微傾斜方向をウエハＷ２１と、Ｗ２２及びＷ２３とで反対方向とした理由は、それぞれの表面を接合した際に傾角粒界の発生を抑制し、整合界面を形成するためである。
　また、それぞれのウエハには、［１１－２０］方位と平行な第１オリエンテーションフラットと［１－１００］方位と平行な第２オリエンテーションフラットを設けた。第１オリエンテーションフラットの長さは３８．５ｍｍとし、第２オリエンテーションフラットの長さは１８ｍｍとした。また、ウエハＷ２１については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の３時方向の関係となるように加工した。ウエハＷ２２、Ｗ２３については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の９時方向の関係となるように加工した。各ウエハ厚さは０．５ｍｍである。
　なお、上述した溶融ＫＯＨ処理により測定したウエハＷ２１、Ｗ２２、Ｗ２３のＢＰＤ密度はいずれも同程度であり、９３００～１１０００／ｃｍ2であった。
　次に、各ウエハ表面には化学的機械研磨（ＣＭＰ）処理して表面の算術平均粗さＲａを０．２ｎｍ以下まで低減させた。このように平滑化を実施する理由は、後述するウエハ接合工程において未接合領域や両極性ＡＰＢ面の発生を低減するためである。
　次に、ウエハＷ２２、Ｗ２３それぞれの表面に脆弱層を設けた（図５（ｂ）のイオン注入領域４ionに相当する）。これは、ウエハＷ２２、Ｗ２３をウエハＷ２１に当接させて接合した後にそれぞれの表面層のみをウエハＷ２１上に転写するための処理である。このため、ウエハＷ２２、Ｗ２３の貼り合わせ予定の表面に水素イオンを注入して図５（ｂ）に示すイオン注入領域４ionを形成した。注入した水素イオン（Ｈ+）のドーズ量は、１．０×１０17ａｔｏｍｓ／ｃｍ2とし、イオンの加速エネルギーは脆弱層の深さが４００ｎｍとなるように６５ｋｅＶとした。
　そして、ウエハＷ２１、Ｗ２２、Ｗ２３を同時に同じ処理条件で、過酸化水素水と硫酸の混酸で洗浄（ＳＰＭ洗浄）した後、希フッ酸処理（ＨＦ処理）により表面の酸化膜を除去した。次に、水素雰囲気中で７００℃の熱処理を１０分施すことにより基板表面を水素終端し、それぞれの基板の極性を均一化した。
　次に、ウエハＷ２２、Ｗ２３の表面をそれぞれウエハＷ２１の表面に当接して接合した（図５（ｃ）に示す処理に相当する）。ただし、当接前のそれぞれのウエハ表面にはＡｒプラズマを同じ処理条件で照射して活性化させている。また、実施例１と同様にしてＬ字状の石英治具を用いて、ウエハＷ２１のオリフラ方位に対してウエハＷ２２、Ｗ２３のオリフラ方位をそれぞれ一致させて（即ち、ウエハの第１オリエンテーションフラット同士、そして第２オリエンテーションフラット同士の位置が正確に一致するようにして）貼り合わせて、［１１－２０］方位の結晶面のずれを２０ａｒｃｓｅｃ以下とした。
　これにより、ウエハＷ２１とウエハＷ２２間、及びウエハＷ２１とウエハＷ２３間の不整合界面（結晶格子が不連続になっている界面）密度が無視し得る程度に低減する。
　ここで、ウエハＷ２１／Ｗ２２界面とウエハＷ２１／Ｗ２３界面の違いに着目する。ウエハＷ２１とウエハＷ２２間の界面には、Ｓｉ極性面が相互に対向しているため、Ｓｉ－Ｓｉ結合が存在している。即ち、一分子層の単極性反位相領域境界（ＡＰＢ）面が存在している。一方、ウエハＷ２１とウエハＷ２３間の界面では、ウエハＷ２１のＳｉ極性面に対してウエハＷ２３のＣ極性面が対向している。このため、界面はＳｉ－Ｃの結合で形成され、ＡＰＢ面は存在しない。
　次に、ウエハＷ２１、Ｗ２２の接合体、並びにウエハＷ２１、Ｗ２３の接合体を８００℃に加熱し、水素イオン注入により形成された脆弱層で破断を引き起こし、厚さ４００ｎｍの薄膜層のみをウエハＷ２１の表面に残留（転写）させた（図５（ｄ）に示す処理に相当する）。破断によりウエハＷ２１表面にウエハＷ２２側の薄膜層が転写したウエハをＷ２１２と呼び、ウエハＷ２１表面にウエハＷ２３側の薄膜層が転写したウエハをＷ２１３と呼ぶ。ウエハＷ２１２及びＷ２１３表面は破断処理により表面の算術平均粗さＲａが１ｎｍを超えるまでに増加したため、ＣＭＰ処理を施して表面の算術平均粗さＲａを０．２ｎｍ以下まで低減させた。
　次に、ウエハＷ２１２、Ｗ２１３の表面に更なるホモエピタキシャル成長を実施した。ホモエピタキシャル成長に先立って、ウエハＷ２１２、Ｗ２１３を別個にエピタキシャル成長装置内に設置後、３ｓｌｍの水素を導入し、１３Ｐａの圧力下で１６００℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１６００℃に到達してから１０分後にＳｉＨ4ガスとＣ3Ｈ8ガスを追加導入してエピタキシャル成長を開始した。ウエハＷ２１３は表面にＳｉ面が露出しているため、ＳｉＨ4ガスとＣ3Ｈ8ガスの流量はそれぞれ１０ｓｃｃｍと８ｓｃｃｍとし、ウエハＷ２１２に対してはＳｉＨ4ガスとＣ3Ｈ8ガスの流量はそれぞれ８ｓｃｃｍと１０ｓｃｃｍとした。この条件で７５分の処理を継続し、１０μｍのホモエピタキシャル成長を実施した。ホモエピタキシャル成長層はｎ型の電導性を示し、残留キャリア濃度は３×１０15／ｃｍ3を示すことを後に実施した容量－電圧測定（ＣＶ測定）で確認した。
　次に、ウエハＷ２１２、Ｗ２１３上に形成したエピタキシャル成長層表面の欠陥密度を測定するため、表面に水酸化カリウムを載置して５００℃で５分間加熱して溶融させることにより欠陥のエッチングを促進して顕在化処理を施した。この溶融ＫＯＨ処理により測定した結果、ウエハＷ２１２表面のＢＰＤ密度はＷ２２表面同様の９７００／ｃｍ2にとどまったが、ウエハＷ２１３表面のＢＰＤ密度はＷ２３表面の約２倍の２２０００／ｃｍ2に増加した。即ち、ウエハＷ２１２では、積層界面の単極性ＡＰＢ面によりＢＰＤの伝搬が阻止されたのに対し、ウエハＷ２１３ではＡＰＢ面が存在しないため、ウエハＷ２１表面のＢＰＤがＷ２３を貫通しエピタキシャル成長層表面にまで達したと考えられる。
　以上により、本発明の効果が検証された。
　なお、本実施例では、ウエハＷ２２として欠陥密度の比較的大きい炭化珪素基板を用いたが、欠陥密度の低い炭化珪素基板をウエハＷ２２として用いてウエハＷ２１２を作製すれば、たとえウエハＷ２１表面の欠陥密度が大きいとしてもそれらの欠陥の伝搬はＡＰＢ面で遮られるため、ウエハＷ２２表面同様の低欠陥密度の炭化珪素積層基板を得ることが可能である。欠陥密度の低い炭化珪素基板としては、例えば特開２００３－１１９０９７号公報記載の方法で製造された低欠陥密度の炭化珪素基板を用いればよい。
［実施例３］
　図６（ｅ）に示す単極性反位相領域境界面（ＡＰＢ面）を有する化合物半導体積層基板５０と単極性ＡＰＢ面を有さない積層基板とを作製し、それらの基板上にホモエピタキシャル成長させた薄膜の基底面転位（ＢＰＤ）密度を比較する。
　まず、単結晶４Ｈ－ＳｉＣ基板（ウエハ）を３種類準備した。第１のウエハＷ３１（２枚）は積層体の支持基板部分となる（図６の基板５ｂに相当する）ものであり、その表面の法線軸から［１１－２０］方位に４度傾斜させた方向に（０００１）Ｓｉ面を配向させたものである。第２のウエハＷ３２（１枚)（図６の基板５ａに相当するもの）は、表面の法線軸から［－１－１２０］方位に４度傾斜させた方向に（０００１）Ｓｉ面を配向させたものである（転写基板）。第３のウエハＷ３３（１枚)（比較用）は、表面の法線軸から［－１－１２０］方位に４度傾斜させた方向に（０００－１）Ｃ面を配向させたものである（転写基板）。このように微傾斜基板を用いる理由は、［０００１］軸方向の結晶面の積層順序を横方向に伝搬させて結晶のポリタイプを保つ（原子配列を保つ）ステップ制御エピタキシーを具現化するためである。また、対象面の微傾斜方向をウエハＷ３１と、Ｗ３２及びＷ３３とで反対方向とした理由は、それぞれの表面を接合した際に傾角粒界や両極性の反位相領域境界面の発生を抑制し、整合界面を形成するためである。
　また、それぞれのウエハには、［１１－２０］方位と平行な第１オリエンテーションフラットと［１－１００］方位と平行な第２オリエンテーションフラットを設けた。第１オリエンテーションフラットの長さは３８．５ｍｍとし、第２オリエンテーションフラットの長さは１８ｍｍとした。また、ウエハＷ３１については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の３時方向の関係となるように加工した。ウエハＷ３２、Ｗ３３については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の９時方向の関係となるように加工した。各ウエハ厚さは０．５ｍｍである。
　このようなウエハＷ３１、Ｗ３２、Ｗ３３を硫酸と過酸化水素水の混合溶液で同時に同じ処理条件で、洗浄（ＳＰＭ洗浄）後、希フッ酸処理（ＨＦ処理）により表面の酸化膜を除去した。
　次に、ウエハＷ３２、Ｗ３３の表面に４Ｈ－ＳｉＣのホモエピタキシャル成長を実施した（図６（ｂ））。
　まずエピタキシャル成長に先立って、エピタキシャル成長装置内にウエハＷ３２、Ｗ３３を別個に配置後、３ｓｌｍの水素を導入し、１３Ｐａの圧力下で１６００℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１６００℃に到達してから１０分後にＳｉＨ4ガスとＣ3Ｈ8ガスを追加導入してエピタキシャル成長を開始した。このとき、ウエハＷ３２に対するＳｉＨ4ガスとＣ3Ｈ8ガスの流量をそれぞれ１０ｓｃｃｍと８ｓｃｃｍとし、ウエハＷ３３に対するＳｉＨ4ガスとＣ3Ｈ8ガスの流量をそれぞれ８ｓｃｃｍと１０ｓｃｃｍとした。このように、ウエハＷ３２、Ｗ３３でガスの流量を変えた理由は、それぞれの表面の極性面の違い（Ｓｉ面とＣ面）に応じて微傾斜面からの横方向成長を促進するための最適条件が変わるためである。
　それぞれの条件によるＳｉＣの成長速度は約８μｍ／ｈであることを、ウエハ表面の温度を測定する放射温度計の温度振動により確認した（測定方法は以下の実施例で同じ）。
　なお、上記エピタキシャル成長処理の最初に、ウエハ表面に露出した結晶欠陥をホモエピタキシャル成長層に伝搬させないようにするために、上記ガス中に４０ｓｃｃｍの窒素ガスを添加することにより、成長初期の厚さ１μｍ分を窒素濃度１×１０18ａｔｏｍｓ／ｃｍ3の窒素添加層としてバッファ層（図６（ｂ）のバッファ層５ｃに相当する）を形成した。このとき、ウエハ表面からエピ層へと伝搬する基底面転位（ＢＰＤ）はバッファ層内で貫通転位（ＴＤ）へと構造変化を起こし、その表面のＢＰＤ密度が減少する。
　次いで、厚さ１μｍのバッファ層形成後に窒素ガス添加を停止して１０μｍ厚のホモエピタキシャル成長を実施した。ホモエピタキシャル成長層（図６（ｂ）のホモエピタキシャル層５ｅに相当する）はｎ型の電導性を示し、残留キャリア濃度は３×１０15／ｃｍ3を示すことを後に実施した容量－電圧測定（ＣＶ測定）で確認した。
　エピタキシャル成長前後の表面には種々の結晶欠陥が露出しているが、支配的な欠陥は基底面転位（ＢＰＤ）と貫通転位（ＴＤ）である。溶融ＫＯＨ処理により測定したウエハＷ３２、Ｗ３３のＢＰＤ密度はエピタキシャル成長前で９３００～１１０００／ｃｍ2である（つまり、ウエハＷ３１におけるＢＰＤ密度も同じである）のに対し、エピタキシャル成長後には共に８０～２５０／ｃｍ2まで低減していることを確認した。
　一方、ＴＤ密度はいずれのウエハもエピタキシャル成長前後で８００／ｃｍ2と変化しなかった。
　次に、ウエハＷ３２、Ｗ３３上のエピタキシャル成長層表面を化学的機械研磨（ＣＭＰ）処理して表面の算術平均粗さＲａを１ｎｍから０．２ｎｍまで低減させた。このように平滑化を実施する理由は、後述するウエハ接合工程において未接合領域を低減するためである。
　次に、ウエハＷ３２、Ｗ３３それぞれのエピタキシャル成長層表面に脆弱層を設けた（図６（ｃ）のイオン注入領域５ionに相当する）。これは、ウエハＷ３２、Ｗ３３をウエハＷ３１に当接させて接合した後にそれぞれの表面層のみをウエハＷ３１上に転写するための処理である。このため、ウエハＷ３２、Ｗ３３のエピタキシャル成長層表面に水素イオンを注入して図６（ｃ）に示すイオン注入領域５ionを形成した。注入した水素イオン（Ｈ+）のドーズ量は、１．０×１０17ａｔｏｍｓ／ｃｍ2とし、イオンの加速エネルギーは脆弱層の深さが４００ｎｍとなるように６５ｋｅＶとした。
　そして、ウエハＷ３１、Ｗ３２、Ｗ３３を同時に同じ処理条件で、過酸化水素水と硫酸の混酸で洗浄（ＳＰＭ洗浄）した後、希フッ酸処理（ＨＦ処理）により表面の酸化膜を除去した。次に、水素雰囲気中で７００℃の熱処理を１０分施すことにより基板表面を水素終端し、それぞれの基板の極性を均一化した。
　次に、ウエハＷ３２、Ｗ３３の表面をそれぞれウエハＷ３１の表面に当接して接合した（図６（ｄ）に示す処理に相当する）。ただし、当接前のそれぞれのウエハ表面にはＡｒプラズマを同じ処理条件で照射して活性化させている。また、実施例１と同様にしてＬ字状の石英治具を用いて、ウエハＷ３１のオリフラ方位に対してウエハＷ３２、Ｗ３３のオリフラ方位をそれぞれ一致させて（即ち、ウエハの第１オリエンテーションフラット同士、そして第２オリエンテーションフラット同士の位置が正確に一致するようにして）貼り合わせて、［１１－２０］方位の結晶面のずれを２０ａｒｃｓｅｃ以下とした。
　これにより、ウエハＷ３１とウエハＷ３２間、及びウエハＷ３１とウエハＷ３３間の不整合界面（結晶格子が不連続になっている界面）密度が無視し得る程度に低減する。
　ここで、ウエハＷ３１／Ｗ３２界面とウエハＷ３１／Ｗ３３界面の違いに着目する。ウエハＷ３１とウエハＷ３２間の界面には、Ｓｉ極性面が相互に対向しているため、Ｓｉ－Ｓｉ結合が存在している。即ち、一分子層の単極性反位相領域境界（ＡＰＢ）面が存在している。一方、ウエハＷ３１とウエハＷ３３間の界面では、ウエハＷ３１のＳｉ極性面に対してウエハＷ３３のＣ極性面が対向している。このため、界面はＳｉ－Ｃの結合で形成され、ＡＰＢ面は存在しない。
　次に、ウエハＷ３１、Ｗ３２の接合体、並びにウエハＷ３１、Ｗ３３の接合体を８００℃に加熱し、水素イオン注入により形成された脆弱層で破断を引き起こし、厚さ４００ｎｍの薄膜層のみをウエハＷ３１の表面に残留（転写）させた（図６（ｅ）に示す処理に相当する）。破断によりウエハＷ３１表面にウエハＷ３２側の薄膜層が転写したウエハをＷ３１２と呼び、ウエハＷ３１表面にウエハＷ３３側の薄膜層が転写したウエハをＷ３１３と呼ぶ。ウエハＷ３１２及びＷ３１３表面は破断処理により表面の算術平均粗さＲａが１ｎｍを超えるまでに増加したため、ＣＭＰ処理を施して表面の算術平均粗さＲａを０．２ｎｍ以下まで低減させた。
　次に、ウエハＷ３１２、Ｗ３１３の表面に更なるホモエピタキシャル成長を実施した。ホモエピタキシャル成長に先立って、ウエハＷ３１２、Ｗ３１３を別個にエピタキシャル成長装置内に設置後、３ｓｌｍの水素を導入し、１３Ｐａの圧力下で１６００℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１６００℃に到達してから１０分後にＳｉＨ4ガスとＣ3Ｈ8ガスを追加導入してエピタキシャル成長を開始した。ウエハＷ３１３は表面にＳｉ面が露出しているため、ウエハＷ３２上のエピタキシャル成長と同様にＳｉＨ4ガスとＣ3Ｈ8ガスの流量はそれぞれ１０ｓｃｃｍと８ｓｃｃｍとし、ウエハＷ３１２に対してはウエハＷ３３と同様、ＳｉＨ4ガスとＣ3Ｈ8ガスの流量はそれぞれ８ｓｃｃｍと１０ｓｃｃｍとした。この条件で７５分の処理を継続し、１０μｍのホモエピタキシャル成長を実施した。ホモエピタキシャル成長層はｎ型の電導性を示し、残留キャリア濃度は３×１０15／ｃｍ3を示すことを後に実施したＣＶ測定で確認した。
　次に、ウエハＷ３１２、Ｗ３１３上に形成したエピタキシャル成長層表面の欠陥密度を測定するため、表面に水酸化カリウムを載置して５００℃で５分間加熱して溶融させることにより欠陥のエッチングを促進して顕在化処理を施した。この溶融ＫＯＨ処理により測定した結果、ウエハＷ３１２表面のＢＰＤ密度はエピタキシャル成長前と同程度の８７～３７５／ｃｍ2にとどまったが、ウエハＷ３１３表面のＢＰＤ密度はエピタキシャル成長前のウエハＷ３１表面と同様、８７００～１５０００／ｃｍ2に増加した。即ち、ウエハＷ３１２では、界面の単極性ＡＰＢ面によりＢＰＤの伝搬が阻止されたのに対し、ウエハＷ３１３ではＡＰＢ面が存在しないため、ウエハＷ３１表面のＢＰＤがバッファ層も貫通しエピタキシャル成長層表面にまで達したと考えられる。
［実施例４］
　実施例３において、単結晶基板としてそのＡ面、Ｂ面を入れ替えて使用して積層基板を作製し評価した。
　まず、単結晶４Ｈ－ＳｉＣ基板（ウエハ）を３種類準備した。第１のウエハＷ４１（２枚）は積層体の支持基板部分となる（図６の基板５ｂに相当する）もので、その表面の法線軸から［１１－２０］方位に４度傾斜させた方向に（０００－１）Ｃ面を配向させたものとした。第２のウエハＷ４２（１枚)（図６の基板５ａに相当するもの）は、表面の法線軸から［－１－１２０］方位に４度傾斜させた方向に（０００－１）Ｃ面を配向させたものとした。第３のウエハＷ４３（１枚）（比較用）は、表面の法線軸から［－１－１２０］方位に４度傾斜させた方向に（０００１）Ｓｉ面を配向させたものとした。このように微傾斜基板を用いる理由は、［０００１］軸方向の結晶面の積層順序を横方向に伝搬させて結晶のポリタイプを保つ（原子配列を保つ）ステップ制御エピタキシーを具現化するためである。また、対象面の微傾斜方向をウエハＷ４１と、Ｗ４２及びＷ４３とで反対方向とした理由は、それぞれの表面を接合した際に傾角粒界の発生を抑制し、整合界面を形成するためである。
　また、それぞれのウエハには、［１１－２０］方位と平行な第１オリエンテーションフラットと［１－１００］方位と平行な第２オリエンテーションフラットを設けた。第１オリエンテーションフラットの長さは３８．５ｍｍとし、第２オリエンテーションフラットの長さは１８ｍｍとした。また、ウエハＷ４１については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の３時方向の関係となるように加工した。ウエハＷ４２、Ｗ４３については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の９時方向の関係となるように加工した。各ウエハ厚さは０．５ｍｍである。
　このようなウエハＷ４１、Ｗ４２、Ｗ４３を同時に同じ処理条件で、ＳＰＭ洗浄後、ＨＦ処理により表面の酸化膜を除去した。
　次に、ウエハＷ４２、Ｗ４３の表面に４Ｈ－ＳｉＣのホモエピタキシャル成長を実施した（図６（ｂ））。
　まずエピタキシャル成長に先立って、エピタキシャル成長装置内にウエハＷ４２、Ｗ４３を別個に配置後、３ｓｌｍの水素を導入し、１３Ｐａの圧力下で１６００℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１６００℃に到達してから１０分後にＳｉＨ4ガスとＣ3Ｈ8ガスを追加導入してエピタキシャル成長を開始した。このとき、ウエハＷ４２に対するＳｉＨ4ガスとＣ3Ｈ8ガスの流量をそれぞれ８ｓｃｃｍと１０ｓｃｃｍとし、ウエハＷ４３に対するＳｉＨ4ガスとＣ3Ｈ8ガスの流量をそれぞれ１０ｓｃｃｍと８ｓｃｃｍとした。
　それぞれの条件によるＳｉＣの成長速度は約８μｍ／ｈであった。
　なお、上記エピタキシャル成長処理の最初に、ウエハ表面に露出した結晶欠陥をホモエピタキシャル成長層に伝搬させないようにするために、上記ガス中に４０ｓｃｃｍの窒素ガスを添加することにより、成長初期の厚さ１μｍ分を窒素濃度１×１０18ａｔｏｍｓ／ｃｍ3の窒素添加層としてバッファ層（図６（ｂ）のバッファ層５ｃに相当する）を形成した。
　次いで、厚さ１μｍのバッファ層形成後に窒素ガス添加を停止して１０μｍ厚のホモエピタキシャル成長を実施した。ホモエピタキシャル成長層（図６（ｂ）のホモエピタキシャル層５ｅに相当する）はｎ型の電導性を示し、残留キャリア濃度は３×１０15／ｃｍ3を示すことを後に実施した容量－電圧測定（ＣＶ測定）で確認した。
　ここで、５００℃の溶融ＫＯＨ処理により測定したウエハＷ４２、Ｗ４３のＢＰＤ密度はエピタキシャル成長前で９３００～１１０００／ｃｍ2であるのに対し、エピタキシャル成長後には共に３５～１４０／ｃｍ2まで低減していることを確認した。一方、ＴＤ密度はいずれのウエハもエピタキシャル成長前後で８００／ｃｍ2と変化しなかった。
　次に、ウエハＷ４２、Ｗ４３上のエピタキシャル成長層表面をＣＭＰ処理して表面の算術平均粗さ（Ｒａ）を１ｎｍから０．２ｎｍまで低減させた。
　次に、ウエハＷ４２、Ｗ４３それぞれのエピタキシャル成長層表面に脆弱層を設けた（図６（ｃ）のイオン注入領域５ionに相当する）。即ち、ウエハＷ４２、Ｗ４３のエピタキシャル成長層表面に水素イオンを注入して図６（ｃ）に示すイオン注入領域５ionを形成した。注入した水素イオン（Ｈ+）のドーズ量は、１．０×１０17ａｔｏｍｓ／ｃｍ2とし、イオンの加速エネルギーは脆弱層の深さが４００ｎｍとなるように６５ｋｅＶとした。
　そして、ウエハＷ４１、Ｗ４２、Ｗ４３を同時に同じ処理条件で、過酸化水素水と硫酸の混酸で洗浄（ＳＰＭ洗浄）した後、希フッ酸処理（ＨＦ処理）により表面の酸化膜を除去した。次に、水素雰囲気中で７００℃の熱処理を１０分施すことにより基板表面を水素終端し、それぞれの基板の極性を均一化した。
　次に、ウエハＷ４２、Ｗ４３の表面をそれぞれウエハＷ４１の表面に当接して接合した（図６（ｄ）に示す処理に相当する）。ただし、当接前のそれぞれのウエハ表面にはＡｒプラズマを同じ処理条件で照射して活性化させている。また、実施例１と同様にしてＬ字状の石英治具を用いて、ウエハＷ４１のオリフラ方位に対してウエハＷ４２、Ｗ４３のオリフラ方位をそれぞれ一致させて（即ち、ウエハの第１オリエンテーションフラット同士、そして第２オリエンテーションフラット同士の位置が正確に一致するようにして）貼り合わせて、［１１－２０］方位の結晶面のずれを２０ａｒｃｓｅｃ以下とした。
　これにより、ウエハＷ４１とウエハＷ４２間、及びウエハＷ４１とウエハＷ４３間の不整合界面（結晶格子が不連続になっている界面）密度が無視し得る程度に低減する。
　ここで、ウエハＷ４１／Ｗ４２界面とウエハＷ４１／Ｗ４３界面の違いに着目すると、ウエハＷ４１とウエハＷ４２間の界面には、Ｃ極性面が相互に対向しているため、Ｃ－Ｃ結合が存在している。即ち、一分子層の単極性反位相領域境界（ＡＰＢ）面が存在している。一方、ウエハＷ４１とウエハＷ４３間の界面では、ウエハＷ４１のＣ極性面に対してウエハＷ４３のＳｉ極性面が対向している。このため、界面はＳｉ－Ｃの結合で形成され、ＡＰＢ面は存在しない。
　次に、ウエハＷ４１、Ｗ４２の接合体、並びにウエハＷ４１、Ｗ４３の接合体を８００℃に加熱し、水素イオン注入により形成された脆弱層で破断を引き起こし、厚さ４００ｎｍの薄膜層のみをウエハＷ４１の表面に残留（転写）させた（図６（ｅ）に示す処理に相当する）。破断によりウエハＷ４１表面にウエハＷ４２側の薄膜層が転写したウエハをＷ４１２と呼び、ウエハＷ４１表面にウエハＷ４３側の薄膜層が転写したウエハをＷ４１３と呼ぶ。ウエハＷ４１２及びＷ４１３表面は破断処理により表面の算術平均粗さＲａが１ｎｍを超えるまでに増加したため、ＣＭＰ処理を施して表面の算術平均粗さＲａを０．２ｎｍ以下まで低減させた。
　次に、ウエハＷ４１２、Ｗ４１３の表面に更なるホモエピタキシャル成長を実施した。ホモエピタキシャル成長に先立って、ウエハＷ４１２、Ｗ４１３を別個にエピタキシャル成長装置内に設置後、３ｓｌｍの水素を導入し、１３Ｐａの圧力下で１６００℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１６００℃に到達してから１０分後にＳｉＨ4ガスとＣ3Ｈ8ガスを追加導入してエピタキシャル成長を開始した。ウエハＷ４１３は表面にＣ面が露出しているため、ウエハＷ４２上のエピタキシャル成長と同様にＳｉＨ4ガスとＣ3Ｈ8ガスの流量はそれぞれ８ｓｃｃｍと１０ｓｃｃｍとし、ウエハＷ４１２に対してはウエハＷ４３と同様、ＳｉＨ4ガスとＣ3Ｈ8ガスの流量はそれぞれ１０ｓｃｃｍと８ｓｃｃｍとした。この条件で７５分の処理を継続し、１０μｍのホモエピタキシャル成長を実施した。ホモエピタキシャル成長層はｎ型の電導性を示し、残留キャリア濃度は３×１０15／ｃｍ3を示すことを後に実施したＣＶ測定で確認した。
　次に、ウエハＷ４１２、Ｗ４１３上に形成したエピタキシャル成長層表面の欠陥密度を測定するため、表面に水酸化カリウムを載置して５００℃で５分間加熱して溶融させることにより欠陥のエッチングを促進して顕在化処理を施した。この溶融ＫＯＨ処理により測定した結果、ウエハＷ４１２表面のＢＰＤ密度はエピタキシャル成長前と同程度の８４～１８４／ｃｍ2にとどまったが、ウエハＷ４１３表面のＢＰＤ密度はエピタキシャル成長前のウエハＷ４１表面と同様、９２００～１５０００／ｃｍ2に増加した。即ち、ウエハＷ４１２では、界面の単極性ＡＰＢ面によりＢＰＤの伝搬が阻止されたのに対し、ウエハＷ４１３ではＡＰＢ面が存在しないため、ウエハＷ４１表面のＢＰＤがバッファ層も貫通しエピタキシャル成長層表面にまで達したと考えられる。
［実施例５］
　実施例３において、結晶構造（結晶の配列）の異なる単結晶基板に変更して積層基板を作製し評価した。
　まず、単結晶６Ｈ－ＳｉＣ基板（ウエハ）を３種類準備した。第１のウエハＷ５１（２枚）は積層体の支持基板部分となる（図６の基板５ｂに相当する）ものであり、その表面の法線軸から［１１－２０］方位に４度傾斜させた方向に（０００１）Ｓｉ面を配向させたものである。第２のウエハＷ５２（１枚)（図６の基板５ａに相当するもの）は、表面の法線軸から［－１－１２０］方位に４度傾斜させた方向に（０００１）Ｓｉ面を配向させたものである。第３のウエハＷ５３（１枚）（比較用）は、表面の法線軸から［－１－１２０］方位に４度傾斜させた方向に（０００－１）Ｃ面を配向させたものである。
　また、それぞれのウエハには、［１１－２０］方位と平行な第１オリエンテーションフラットと［１－１００］方位と平行な第２オリエンテーションフラットを設けた。第１オリエンテーションフラットの長さは３８．５ｍｍとし、第２オリエンテーションフラットの長さは１８ｍｍとした。また、ウエハＷ５１については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の３時方向の関係となるように加工した。ウエハＷ５２、Ｗ５３については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の９時方向の関係となるように加工した。各ウエハ厚さは０．５ｍｍである。
　このようなウエハＷ５１、Ｗ５２、Ｗ５３を同時に同じ処理条件で、ＳＰＭ洗浄後、ＨＦ処理により表面の酸化膜を除去した。
　次に、ウエハＷ５２、Ｗ５３の表面に６Ｈ－ＳｉＣのホモエピタキシャル成長を実施した（図６（ｂ））。
　まずエピタキシャル成長に先立って、エピタキシャル成長装置内にウエハＷ５２、Ｗ５３を別個に配置後、３ｓｌｍの水素を導入し、１３Ｐａの圧力下で１５５０℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１５５０℃に到達してから１０分後にＳｉＨ4ガスとＣ3Ｈ8ガスを追加導入してエピタキシャル成長を開始した。このとき、ウエハＷ５２に対するＳｉＨ4ガスとＣ3Ｈ8ガスの流量をそれぞれ１０ｓｃｃｍと８ｓｃｃｍとし、ウエハＷ５３に対するＳｉＨ4ガスとＣ3Ｈ8ガスの流量をそれぞれ８ｓｃｃｍと１０ｓｃｃｍとした。
　それぞれの条件によるＳｉＣの成長速度は約８μｍ／ｈであった。
　なお、上記エピタキシャル成長処理の最初に、ウエハ表面に露出した結晶欠陥をホモエピタキシャル成長層に伝搬させないようにするために、上記ガス中に４０ｓｃｃｍの窒素ガスを添加することにより、成長初期の厚さ１μｍ分を窒素濃度１×１０18ａｔｏｍｓ／ｃｍ3の窒素添加層としてバッファ層（図６（ｂ）のバッファ層５ｃに相当する）を形成した。
　次いで、厚さ１μｍのバッファ層形成後に窒素ガス添加を停止して１０μｍ厚のホモエピタキシャル成長を実施した。ホモエピタキシャル成長層（図６（ｂ）のホモエピタキシャル層５ｅに相当する）はｎ型の電導性を示し、残留キャリア濃度は３×１０15／ｃｍ3を示すことを後に実施した容量－電圧測定（ＣＶ測定）で確認した。
　ここで、５００℃の溶融ＫＯＨ処理により測定したウエハＷ５２、Ｗ５３のＢＰＤ密度はエピタキシャル成長前で８７００～１２０００／ｃｍ2であるのに対し、エピタキシャル成長後には共に３８～２６０／ｃｍ2まで低減していることを確認した。一方、ＴＤ密度はいずれのウエハもエピタキシャル成長前後で３００／ｃｍ2と変化しなかった。
　次に、ウエハＷ５２、Ｗ５３上のエピタキシャル成長層表面をＣＭＰ処理して表面の算術平均粗さ（Ｒａ）を１ｎｍから０．２ｎｍまで低減させた。
　次に、ウエハＷ５２、Ｗ５３それぞれのエピタキシャル成長層表面に脆弱層を設けた（図６（ｃ）のイオン注入領域５ionに相当する）。即ち、ウエハＷ５２、Ｗ５３のエピタキシャル成長層表面に水素イオンを注入して図６（ｃ）に示すイオン注入領域５ionを形成した。注入した水素イオン（Ｈ+）のドーズ量は、１．０×１０17ａｔｏｍｓ／ｃｍ2とし、イオンの加速エネルギーは脆弱層の深さが４００ｎｍとなるように６５ｋｅＶとした。
　そして、ウエハＷ５１、Ｗ５２、Ｗ５３を同時に同じ処理条件で、過酸化水素水と硫酸の混酸で洗浄（ＳＰＭ洗浄）した後、希フッ酸処理（ＨＦ処理）により表面の酸化膜を除去した。次に、水素雰囲気中で７００℃の熱処理を１０分施すことにより基板表面を水素終端し、それぞれの基板の極性を均一化した。
　次に、ウエハＷ５２、Ｗ５３の表面をそれぞれウエハＷ５１の表面に当接して接合した（図６（ｄ）に示す処理に相当する）。ただし、当接前のそれぞれのウエハ表面にはＡｒプラズマを同じ処理条件で照射して活性化させている。また、実施例１と同様にしてＬ字状の石英治具を用いて、ウエハＷ５１のオリフラ方位に対してウエハＷ５２、Ｗ５３のオリフラ方位をそれぞれ一致させて（即ち、ウエハの第１オリエンテーションフラット同士、そして第２オリエンテーションフラット同士の位置が正確に一致するようにして）貼り合わせて、［１１－２０］方位の結晶面のずれを２０ａｒｃｓｅｃ以下とした。
　ここで、ウエハＷ５１／Ｗ５２界面とウエハＷ５１／Ｗ５３界面の違いに着目する。ウエハＷ５１とウエハＷ５２間の界面には、Ｓｉ極性面が相互に対向しているため、Ｓｉ－Ｓｉ結合が存在している。即ち、一分子層の単極性反位相領域境界（ＡＰＢ）面が存在している。一方、ウエハＷ５１とウエハＷ５３間の界面では、ウエハＷ５１のＳｉ極性面に対してウエハＷ５３のＣ極性面が対向している。このため、界面はＳｉ－Ｃの結合で形成され、ＡＰＢ面は存在しない。
　次に、ウエハＷ５１、Ｗ５２の接合体、並びにウエハＷ５１、Ｗ５３の接合体を８００℃に加熱し、水素イオン注入により形成された脆弱層で破断を引き起こし、厚さ４００ｎｍの薄膜層のみをウエハＷ５１の表面に残留（転写）させた（図６（ｅ）に示す処理に相当する）。破断によりウエハＷ５１表面にウエハＷ５２側の薄膜層が転写したウエハをＷ５１２と呼び、ウエハＷ５１表面にウエハＷ５３側の薄膜層が転写したウエハをＷ５１３と呼ぶ。ウエハＷ５１２及びＷ５１３表面は破断処理により表面の算術平均粗さＲａが１ｎｍを超えるまでに増加したため、ＣＭＰ処理を施して表面の算術平均粗さＲａを０．２ｎｍ以下まで低減させた。
　次に、ウエハＷ５１２、Ｗ５１３の表面に更なるホモエピタキシャル成長を実施した。ホモエピタキシャル成長に先立って、ウエハＷ５１２、Ｗ５１３を別個にエピタキシャル成長装置内に設置後、３ｓｌｍの水素を導入し、１３Ｐａの圧力下で１５５０℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１５５０℃に到達してから１０分後にＳｉＨ4ガスとＣ3Ｈ8ガスを追加導入してエピタキシャル成長を開始した。ウエハＷ５１３は表面にＳｉ面が露出しているため、ウエハＷ５２上のエピタキシャル成長と同様にＳｉＨ4ガスとＣ3Ｈ8ガスの流量はそれぞれ１０ｓｃｃｍと８ｓｃｃｍとし、ウエハＷ５１２に対してはウエハＷ５３と同様、ＳｉＨ4ガスとＣ3Ｈ8ガスの流量はそれぞれ８ｓｃｃｍと１０ｓｃｃｍとした。この条件で７５分の処理を継続し、１０μｍのホモエピタキシャル成長を実施した。ホモエピタキシャル成長層はｎ型の電導性を示し、残留キャリア濃度は３×１０15／ｃｍ3を示すことを後に実施したＣＶ測定で確認した。
　次に、ウエハＷ５１２、Ｗ５１３上に形成したエピタキシャル成長層表面の欠陥密度を測定するため、表面に水酸化カリウムを載置して５００℃で５分間加熱して溶融させることにより欠陥のエッチングを促進して顕在化処理を施した。この溶融ＫＯＨ処理により測定した結果、ウエハＷ５１２表面のＢＰＤ密度はエピタキシャル成長前と同程度の４２～２９２／ｃｍ2にとどまったが、ウエハＷ５１３表面のＢＰＤ密度はエピタキシャル成長前のウエハＷ５１表面と同様、１４００～１８０００／ｃｍ2に増加した。即ち、ウエハＷ５１２では、界面の単極性ＡＰＢ面によりＢＰＤの伝搬が阻止されたのに対し、ウエハＷ５１３ではＡＰＢ面が存在しないため、ウエハＷ３１表面のＢＰＤがバッファ層も貫通しエピタキシャル成長層表面にまで達したと考えられる。
［実施例６］
　実施例５において、単結晶基板としてそのＡ面、Ｂ面を入れ替えて使用して積層基板を作製し評価した。
　まず、単結晶６Ｈ－ＳｉＣ基板（ウエハ）を３種類準備した。第１のウエハＷ６１（２枚）は積層体の支持基板部分となる（図６の基板５ｂに相当する）もので、その表面の法線軸から［１１－２０］方位に４度傾斜させた方向に（０００－１）Ｃ面を配向させたものとした。第２のウエハＷ６２（１枚)（図６の基板５ａに相当するもの）は、表面の法線軸から［－１－１２０］方位に４度傾斜させた方向に（０００－１）Ｃ面を配向させたものとした。第３のウエハＷ６３（１枚）（比較用）は、表面の法線軸から［－１－１２０］方位に４度傾斜させた方向に（０００１）Ｓｉ面を配向させたものとした。
　また、それぞれのウエハには、［１１－２０］方位と平行な第１オリエンテーションフラットと［１－１００］方位と平行な第２オリエンテーションフラットを設けた。第１オリエンテーションフラットの長さは３８．５ｍｍとし、第２オリエンテーションフラットの長さは１８ｍｍとした。また、ウエハＷ６１については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の３時方向の関係となるように加工した。ウエハＷ６２、Ｗ６３については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の９時方向の関係となるように加工した。各ウエハ厚さは０．５ｍｍである。
　このようなウエハＷ６１、Ｗ６２、Ｗ６３を同時に同じ処理条件で、ＳＰＭ洗浄後、ＨＦ処理により表面の酸化膜を除去した。
　次に、ウエハＷ６２、Ｗ６３の表面に６Ｈ－ＳｉＣのホモエピタキシャル成長を実施した（図６（ｂ））。
　まずエピタキシャル成長に先立って、エピタキシャル成長装置内にウエハＷ６２、Ｗ６３を別個に配置後、３ｓｌｍの水素を導入し、１３Ｐａの圧力下で１５５０℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１５５０℃に到達してから１０分後にＳｉＨ4ガスとＣ3Ｈ8ガスを追加導入してエピタキシャル成長を開始した。このとき、ウエハＷ６２に対するＳｉＨ4ガスとＣ3Ｈ8ガスの流量をそれぞれ８ｓｃｃｍと１０ｓｃｃｍとし、ウエハＷ６３に対するＳｉＨ4ガスとＣ3Ｈ8ガスの流量をそれぞれ１０ｓｃｃｍと８ｓｃｃｍとした。
　それぞれの条件によるＳｉＣの成長速度は約８μｍ／ｈであった。
　なお、上記エピタキシャル成長処理の最初に、ウエハ表面に露出した結晶欠陥をホモエピタキシャル成長層に伝搬させないようにするために、上記ガス中に４０ｓｃｃｍの窒素ガスを添加することにより、成長初期の厚さ１μｍ分を窒素濃度１×１０18ａｔｏｍｓ／ｃｍ3の窒素添加層としてバッファ層（図６（ｂ）のバッファ層５ｃに相当する）を形成した。
　次いで、厚さ１μｍのバッファ層形成後に窒素ガス添加を停止して１０μｍ厚のホモエピタキシャル成長を実施した。ホモエピタキシャル成長層（図６（ｂ）のホモエピタキシャル層５ｅに相当する）はｎ型の電導性を示し、残留キャリア濃度は３×１０15／ｃｍ3を示すことを後に実施した容量－電圧測定（ＣＶ測定）で確認した。
　ここで、５００℃の溶融ＫＯＨ処理により測定したウエハＷ６２、Ｗ６３のＢＰＤ密度はエピタキシャル成長前で８７００～１２０００／ｃｍ2であるのに対し、エピタキシャル成長後には共に２９～８４／ｃｍ2まで低減していることを確認した。一方、ＴＤ密度はいずれのウエハもエピタキシャル成長前後で３００／ｃｍ2と変化しなかった。
　次に、ウエハＷ６２、Ｗ６３上のエピタキシャル成長層表面をＣＭＰ処理して表面の算術平均粗さ（Ｒａ）を１ｎｍから０．２ｎｍまで低減させた。
　次に、ウエハＷ６２、Ｗ６３それぞれのエピタキシャル成長層表面に脆弱層を設けた（図６（ｃ）のイオン注入領域５ionに相当する）。即ち、ウエハＷ６２、Ｗ６３のエピタキシャル成長層表面に水素イオンを注入して図６（ｃ）に示すイオン注入領域５ionを形成した。注入した水素イオン（Ｈ+）のドーズ量は、１．０×１０17ａｔｏｍｓ／ｃｍ2とし、イオンの加速エネルギーは脆弱層の深さが４００ｎｍとなるように６５ｋｅＶとした。
　そして、ウエハＷ６１、Ｗ６２、Ｗ６３を同時に同じ処理条件で、過酸化水素水と硫酸の混酸で洗浄（ＳＰＭ洗浄）した後、希フッ酸処理（ＨＦ処理）により表面の酸化膜を除去した。次に、水素雰囲気中で７００℃の熱処理を１０分施すことにより基板表面を水素終端し、それぞれの基板の極性を均一化した。
　次に、ウエハＷ６２、Ｗ６３の表面をそれぞれウエハＷ６１の表面に当接して接合した（図６（ｄ）に示す処理に相当する）。ただし、当接前のそれぞれのウエハ表面にはＡｒプラズマを同じ処理条件で照射して活性化させている。また、実施例１と同様にしてＬ字状の石英治具を用いて、ウエハＷ６１のオリフラ方位に対してウエハＷ６２、Ｗ６３のオリフラ方位をそれぞれ一致させて（即ち、ウエハの第１オリエンテーションフラット同士、そして第２オリエンテーションフラット同士の位置が正確に一致するようにして）貼り合わせて、［１１－２０］方位の結晶面のずれを２０ａｒｃｓｅｃ以下とした。
　これにより、ウエハＷ６１とウエハＷ６２間、及びウエハＷ６１とウエハＷ６３間の不整合界面（結晶格子が不連続になっている界面）密度が無視し得る程度に低減する。
　ここで、ウエハＷ６１／Ｗ６２界面とウエハＷ６１／Ｗ６３界面の違いに着目すると、ウエハＷ６１とウエハＷ６２間の界面には、Ｃ極性面が相互に対向しているため、Ｃ－Ｃ結合が存在している。即ち、一分子層の単極性反位相領域境界（ＡＰＢ）面が存在している。一方、ウエハＷ６１とウエハＷ６３間の界面では、ウエハＷ６１のＣ極性面に対してウエハＷ６３のＳｉ極性面が対向している。このため、界面はＳｉ－Ｃの結合で形成され、ＡＰＢ面は存在しない。
　次に、ウエハＷ６１、Ｗ６２の接合体、並びにウエハＷ６１、Ｗ６３の接合体を８００℃に加熱し、水素イオン注入により形成された脆弱層で破断を引き起こし、厚さ４００ｎｍの薄膜層のみをウエハＷ６１の表面に残留（転写）させた（図６（ｅ）に示す処理に相当する）。破断によりウエハＷ６１表面にウエハＷ６２側の薄膜層が転写したウエハをＷ６１２と呼び、ウエハＷ６１表面にウエハＷ６３側の薄膜層が転写したウエハをＷ６１３と呼ぶ。ウエハＷ６１２及びＷ６１３表面は破断処理により表面の算術平均粗さＲａが１ｎｍを超えるまでに増加したため、ＣＭＰ処理を施して表面の算術平均粗さＲａを０．２ｎｍ以下まで低減させた。
　次に、ウエハＷ６１２、Ｗ６１３の表面に更なるホモエピタキシャル成長を実施した。ホモエピタキシャル成長に先立って、ウエハＷ６１２、Ｗ６１３を別個にエピタキシャル成長装置内に設置後、３ｓｌｍの水素を導入し、１３Ｐａの圧力下で１５５０℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１５５０℃に到達してから１０分後にＳｉＨ4ガスとＣ3Ｈ8ガスを追加導入してエピタキシャル成長を開始した。ウエハＷ６１３は表面にＣ面が露出しているため、ウエハＷ６２上のエピタキシャル成長と同様にＳｉＨ4ガスとＣ3Ｈ8ガスの流量はそれぞれ８ｓｃｃｍと１０ｓｃｃｍとし、ウエハＷ６１２に対してはウエハＷ６３と同様、ＳｉＨ4ガスとＣ3Ｈ8ガスの流量はそれぞれ１０ｓｃｃｍと８ｓｃｃｍとした。この条件で７５分の処理を継続し、１０μｍのホモエピタキシャル成長を実施した。ホモエピタキシャル成長層はｎ型の電導性を示し、残留キャリア濃度は３×１０15／ｃｍ3を示すことを後に実施したＣＶ測定で確認した。
　次に、ウエハＷ６１２、Ｗ６１３上に形成したエピタキシャル成長層表面の欠陥密度を測定するため、表面に水酸化カリウムを載置して５００℃で５分間加熱して溶融させることにより欠陥のエッチングを促進して顕在化処理を施した。この溶融ＫＯＨ処理により測定した結果、ウエハＷ６１２表面のＢＰＤ密度はエピタキシャル成長前と同程度の３１～９４／ｃｍ2にとどまったが、ウエハＷ６１３表面のＢＰＤ密度はエピタキシャル成長前のウエハＷ６１表面と同様、３１２～８２４／ｃｍ2に増加した。即ち、ウエハＷ６１２では、界面の単極性ＡＰＢ面によりＢＰＤの伝搬が阻止されたのに対し、ウエハＷ６１３ではＡＰＢ面が存在しないため、ウエハＷ６１表面のＢＰＤがバッファ層も貫通しエピタキシャル成長層表面にまで達したと考えられる。
［実施例７］
　実施例３において、結晶構造（結晶多形）の異なる単結晶基板に変更して積層基板を作製し評価した。
　まず、単結晶３Ｃ－ＳｉＣ基板（ウエハ）を３種類準備した。第１のウエハＷ７１（２枚）は積層体の支持基板部分となる（図６の基板５ｂに相当する）ものであり、（１１１）Ｓｉ面を表面とする。第２のウエハＷ７２（１枚)（図６の基板５ａに相当するもの）も、（１１１）Ｓｉ面を表面とする。第３のウエハＷ７３（１枚）（比較用）は、（－１－１－１）Ｃ面を表面とする。
　また、それぞれのウエハには、［１１０］方位と平行な第１オリエンテーションフラットと［１－１０］方位と平行な第２オリエンテーションフラットを設けた。第１オリエンテーションフラットの長さは３８．５ｍｍとし、第２オリエンテーションフラットの長さは１８ｍｍとした。また、ウエハＷ７１については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の３時方向の関係となるように加工した。ウエハＷ７２、Ｗ７３については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の９時方向の関係となるように加工した。各ウエハ厚さは０．５ｍｍである。
　このようなウエハＷ７１、Ｗ７２、Ｗ７３を同時に同じ処理条件で、ＳＰＭ洗浄後、ＨＦ処理により表面の酸化膜を除去した。
　次に、ウエハＷ７２、Ｗ７３の表面に３Ｃ－ＳｉＣのホモエピタキシャル成長を実施した（図６（ｂ））。
　まずエピタキシャル成長に先立って、エピタキシャル成長装置内にウエハＷ７２、Ｗ７３を別個に配置後、５００ｓｃｃｍの水素を導入し、１Ｐａの圧力下で１３５０℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１３５０℃に到達してから１０分後にＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスを追加導入してエピタキシャル成長を開始した。このとき、ウエハＷ７２に対するＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスの流量をそれぞれ５０ｓｃｃｍと１２ｓｃｃｍとし、ウエハＷ７３に対するＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスの流量をそれぞれ５０ｓｃｃｍと１４ｓｃｃｍとした。このように、ウエハＷ７２、Ｗ７３でＣ2Ｈ2ガスの流量を変えた理由は、それぞれの表面の極性面の違い（Ｓｉ面とＣ面）に応じて表面の過飽和度が変わり、最適なエピタキシャル成長条件が変わるためである。
　それぞれの条件によるＳｉＣの成長速度は約２１μｍ／ｈであった。
　このホモエピタキシャル成長を２９分間実施し、１０μｍ厚のホモエピタキシャル成長層を得た。ホモエピタキシャル成長層（図６（ｂ）のホモエピタキシャル層５ｅに相当する）はｎ型の電導性を示し、残留キャリア濃度は２×１０16／ｃｍ3を示すことを後に実施した容量－電圧測定（ＣＶ測定）で確認した。
　ここで、５００℃の溶融ＫＯＨ処理によりウエハＷ７２、Ｗ７３のエピタキシャル成長層表面の積層欠陥（ＳＦ：ｓｔａｃｋｉｎｇ　ｆａｕｌｔ）を顕在化させたところ、ともにエピタキシャル成長層のＳＦ密度は３６８～８９０／ｃｍ2であった。
　次に、ウエハＷ７２、Ｗ７３上のエピタキシャル成長層表面をＣＭＰ処理して表面の算術平均粗さ（Ｒａ）を１ｎｍから０．２ｎｍまで低減させた。
　次に、ウエハＷ７２、Ｗ７３それぞれのエピタキシャル成長層表面に脆弱層を設けた（図６（ｃ）のイオン注入領域５ionに相当する）。即ち、ウエハＷ７２、Ｗ７３のエピタキシャル成長層表面に水素イオンを注入して図６（ｃ）に示すイオン注入領域５ionを形成した。注入した水素イオン（Ｈ+）のドーズ量は、１．０×１０17ａｔｏｍｓ／ｃｍ2とし、イオンの加速エネルギーは脆弱層の深さが４００ｎｍとなるように６５ｋｅＶとした。
　そして、ウエハＷ７１、Ｗ７２、Ｗ７３を同時に同じ処理条件で、過酸化水素水と硫酸の混酸で洗浄（ＳＰＭ洗浄）した後、希フッ酸処理（ＨＦ処理）により表面の酸化膜を除去した。次に、水素雰囲気中で７００℃の熱処理を１０分施すことにより基板表面を水素終端し、それぞれの基板の極性を均一化した。
　次に、ウエハＷ７２、Ｗ７３の表面をそれぞれウエハＷ７１の表面に当接して接合した（図６（ｄ）に示す処理に相当する）。ただし、当接前のそれぞれのウエハ表面にはＡｒプラズマを照射して活性化させている。また、実施例１と同様にしてＬ字状の石英治具を用いて、ウエハＷ７１のオリフラ方位に対してウエハＷ７２、Ｗ７３のオリフラ方位をそれぞれ一致させて（即ち、ウエハの第１オリエンテーションフラット同士、そして第２オリエンテーションフラット同士の位置が正確に一致するようにして）貼り合わせて、［１１０］方位の結晶面のずれを２０ａｒｃｓｅｃ以下とした。
　これにより、ウエハＷ７１－Ｗ７２間、及びウエハＷ７１－Ｗ７３間の不整合界面密度が無視し得る程度に低減する。
　ここで、ウエハＷ７１／Ｗ７２界面とウエハＷ７１／Ｗ７３界面の違いに着目する。ウエハＷ７１とウエハＷ７２間の界面には、Ｓｉ極性面が相互に対向しているため、Ｓｉ－Ｓｉ結合が存在している。即ち、一分子層の単極性反位相領域境界（ＡＰＢ）面が存在している。一方、ウエハＷ７１とウエハＷ７３間の界面では、ウエハＷ７１のＳｉ極性面に対してウエハＷ７３のＣ極性面が対向している。このため、界面はＳｉ－Ｃの結合で形成され、ＡＰＢ面は存在しない。
　次に、ウエハＷ７１、Ｗ７２の接合体、並びにウエハＷ７１、Ｗ７３の接合体を８００℃に加熱し、水素イオン注入により形成された脆弱層で破断を引き起こし、厚さ４００ｎｍの薄膜層のみをウエハＷ７１の表面に残留（転写）させた（図６（ｅ）に示す処理に相当する）。破断によりウエハＷ７１表面にウエハＷ７２側の薄膜層が転写したウエハをＷ７１２と呼び、ウエハＷ７１表面にウエハＷ７３側の薄膜層が転写したウエハをＷ７１３と呼ぶ。ウエハＷ７１２及びＷ７１３表面は破断処理により表面の算術平均粗さＲａが１ｎｍを超えるまでに増加したため、ＣＭＰ処理を施して表面の算術平均粗さＲａを０．２ｎｍ以下まで低減させた。
　次に、ウエハＷ７１２、Ｗ７１３の表面に更なるホモエピタキシャル成長を実施した。ホモエピタキシャル成長に先立って、ウエハＷ７１２、Ｗ７１３を別個にエピタキシャル成長装置内に設置後、５００ｓｃｃｍの水素を導入し、１Ｐａの圧力下で１３５０℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１３５０℃に到達してから１０分後にＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスを追加導入してエピタキシャル成長を開始した。このとき、ウエハＷ７１２に対するＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスの流量をそれぞれ５０ｓｃｃｍと１４ｓｃｃｍとし、ウエハＷ７１３に対するＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスの流量をそれぞれ５０ｓｃｃｍと１２ｓｃｃｍとした。この条件で２９分の処理を継続し、１０μｍのホモエピタキシャル成長を実施した。ホモエピタキシャル成長層はｎ型の電導性を示し、残留キャリア濃度は２×１０16／ｃｍ3を示すことを後に実施したＣＶ測定で確認した。
　次に、ウエハＷ７１２、Ｗ７１３上に形成したエピタキシャル成長層表面の欠陥密度を測定するため、表面に水酸化カリウムを載置して５００℃で５分間加熱して溶融させることにより欠陥のエッチングを促進して顕在化処理を施した。この溶融ＫＯＨ処理により測定した結果、ウエハＷ７１２表面のＳＦ密度はエピタキシャル成長前と同程度の４５６～９１７／ｃｍ2にとどまったが、ウエハＷ７１３表面のＳＦ密度は１６０００～２３０００／ｃｍ2に増加した。即ち、ウエハＷ７１２では、界面の単極性ＡＰＢ面によりＳＦの伝搬が阻止されたのに対し、ウエハＷ７１３ではＡＰＢ面が存在しないため、ウエハＷ７１表面のＳＦがエピタキシャル成長層表面にまで達したと考えられる。
［実施例８］
　実施例７において、単結晶基板としてそのＡ面、Ｂ面を入れ替えて使用して積層基板を作製し評価した。
　まず、単結晶３Ｃ－ＳｉＣ基板（ウエハ）を３種類準備した。第１のウエハＷ８１（２枚）は積層体の支持基板部分となる（図６の基板５ｂに相当する）ものであり、（－１－１－１）Ｃ面を表面とする。第２のウエハＷ８２（１枚)（図６の基板５ａに相当するもの）も、（－１－１－１）Ｃ面を表面とする。第３のウエハＷ８３（１枚）（比較用）は、（１１１）Ｓｉ面を表面とする。
　また、それぞれのウエハには、［１１０］方位と平行な第１オリエンテーションフラットと［１－１０］方位と平行な第２オリエンテーションフラットを設けた。第１オリエンテーションフラットの長さは３８．５ｍｍとし、第２オリエンテーションフラットの長さは１８ｍｍとした。また、ウエハＷ８１については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の３時方向の関係となるように加工した。ウエハＷ８２、Ｗ８３については、表面を見たとき、第１オリエンテーションフラットが時計の６時方向、第２オリエンテーションフラットが時計の９時方向の関係となるように加工した。各ウエハ厚さは０．５ｍｍである。
　このようなウエハＷ８１、Ｗ８２、Ｗ８３を同時に同じ処理条件で、ＳＰＭ洗浄後、ＨＦ処理により表面の酸化膜を除去した。
　次に、ウエハＷ８２、Ｗ８３の表面に３Ｃ－ＳｉＣのホモエピタキシャル成長を実施した（図６（ｂ））。
　まずエピタキシャル成長に先立って、エピタキシャル成長装置内にウエハＷ８２、Ｗ８３を別個に配置後、５００ｓｃｃｍの水素を導入し、１Ｐａの圧力下で１３５０℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１３５０℃に到達してから１０分後にＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスを追加導入してエピタキシャル成長を開始した。このとき、ウエハＷ８２に対するＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスの流量をそれぞれ５０ｓｃｃｍと１４ｓｃｃｍとし、ウエハＷ８３に対するＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスの流量をそれぞれ５０ｓｃｃｍと１２ｓｃｃｍとした。
　それぞれの条件によるＳｉＣの成長速度は約２１μｍ／ｈであった。
　このホモエピタキシャル成長を２９分間実施し、１０μｍ厚のホモエピタキシャル成長層を得た。ホモエピタキシャル成長層（図６（ｂ）のホモエピタキシャル層５ｅに相当する）はｎ型の電導性を示し、残留キャリア濃度は２×１０16／ｃｍ3を示すことを後に実施した容量－電圧測定（ＣＶ測定）で確認した。
　ここで、５００℃の溶融ＫＯＨ処理によりウエハＷ８２、Ｗ８３のエピタキシャル成長層表面の積層欠陥（ＳＦ）を顕在化させたところ、ともにエピタキシャル成長層のＳＦ密度は２４４～８８３／ｃｍ2であった。
　次に、ウエハＷ８２、Ｗ８３上のエピタキシャル成長層表面をＣＭＰ処理して表面の算術平均粗さ（Ｒａ）を１ｎｍから０．２ｎｍまで低減させた。
　次に、ウエハＷ８２、Ｗ８３それぞれのエピタキシャル成長層表面に脆弱層を設けた（図６（ｃ）のイオン注入領域５ionに相当する）。即ち、ウエハＷ８２、Ｗ８３のエピタキシャル成長層表面に水素イオンを注入して図６（ｃ）に示すイオン注入領域５ionを形成した。注入した水素イオン（Ｈ+）のドーズ量は、１．０×１０17ａｔｏｍｓ／ｃｍ2とし、イオンの加速エネルギーは脆弱層の深さが４００ｎｍとなるように６５ｋｅＶとした。
　そして、ウエハＷ８１、Ｗ８２、Ｗ８３を同時に同じ処理条件で、過酸化水素水と硫酸の混酸で洗浄（ＳＰＭ洗浄）した後、希フッ酸処理（ＨＦ処理）により表面の酸化膜を除去した。次に、水素雰囲気中で７００℃の熱処理を１０分施すことにより基板表面を水素終端し、それぞれの基板の極性を均一化した。
　次に、ウエハＷ８２、Ｗ８３の表面をそれぞれウエハＷ８１の表面に当接して接合した（図６（ｄ）に示す処理に相当する）。ただし、当接前のそれぞれのウエハ表面にはＡｒプラズマを同じ処理条件で照射して活性化させている。また、実施例１と同様にしてＬ字状の石英治具を用いて、ウエハＷ８１のオリフラ方位に対してウエハＷ８２、Ｗ８３のオリフラ方位をそれぞれ一致させて（即ち、ウエハの第１オリエンテーションフラット同士、そして第２オリエンテーションフラット同士の位置が正確に一致するようにして）貼り合わせて、［１１０］方位の結晶面のずれを２０ａｒｃｓｅｃ以下とした。
　これにより、ウエハＷ８１－Ｗ８２間、及びウエハＷ８１－Ｗ８３間の不整合界面密度が無視し得る程度に低減する。
　ここで、ウエハＷ８１／Ｗ８２界面とウエハＷ８１／Ｗ８３界面の違いに着目する。ウエハＷ８１とウエハＷ８２間の界面には、Ｃ極性面が相互に対向しているため、Ｃ－Ｃ結合が存在している。即ち、一分子層の単極性反位相領域境界（ＡＰＢ）面が存在している。一方、ウエハＷ８１とウエハＷ８３間の界面では、ウエハＷ８１のＣ極性面に対してウエハＷ８３のＳｉ極性面が対向している。このため、界面はＳｉ－Ｃの結合で形成され、ＡＰＢ面は存在しない。
　次に、ウエハＷ８１、Ｗ８２の接合体、並びにウエハＷ８１、Ｗ８３の接合体を８００℃に加熱し、水素イオン注入により形成された脆弱層で破断を引き起こし、厚さ４００ｎｍの薄膜層のみをウエハＷ８１の表面に残留（転写）させた（図６（ｅ）に示す処理に相当する）。破断によりウエハＷ８１表面にウエハＷ８２側の薄膜層が転写したウエハをＷ８１２と呼び、ウエハＷ８１表面にウエハＷ８３側の薄膜層が転写したウエハをＷ８１３と呼ぶ。ウエハＷ８１２及びＷ８１３表面は破断処理により表面の算術平均粗さＲａが１ｎｍを超えるまでに増加したため、ＣＭＰ処理を施して表面の算術平均粗さＲａを０．２ｎｍ以下まで低減させた。
　次に、ウエハＷ８１２、Ｗ８１３の表面に更なるホモエピタキシャル成長を実施した。ホモエピタキシャル成長に先立って、ウエハＷ８１２、Ｗ８１３を別個にエピタキシャル成長装置内に設置後、５００ｓｃｃｍの水素を導入し、１Ｐａの圧力下で１３５０℃まで昇温した。エピタキシャル成長装置内の温度を均一化させるため、温度が１３５０℃に到達してから１０分後にＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスを追加導入してエピタキシャル成長を開始した。このとき、ウエハＷ８１２に対するＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスの流量をそれぞれ５０ｓｃｃｍと１２ｓｃｃｍとし、ウエハＷ８１３に対するＳｉＨ2Ｃｌ2ガスとＣ2Ｈ2ガスの流量をそれぞれ５０ｓｃｃｍと１４ｓｃｃｍとした。この条件で２１分の処理を継続し、１０μｍのホモエピタキシャル成長を実施した。ホモエピタキシャル成長層はｎ型の電導性を示し、残留キャリア濃度は２×１０16／ｃｍ3を示すことを後に実施したＣＶ測定で確認した。
　次に、ウエハＷ８１２、Ｗ８１３上に形成したエピタキシャル成長層表面の欠陥密度を測定するため、表面に水酸化カリウムを載置して５００℃で５分間加熱して溶融させることにより欠陥のエッチングを促進して顕在化処理を施した。この溶融ＫＯＨ処理により測定した結果、ウエハＷ８１２表面のＳＦ密度はエピタキシャル成長前と同程度の２７７～１０００／ｃｍ2にとどまったが、ウエハＷ８１３表面のＳＦ密度は１１０００～３４０００／ｃｍ2に増加した。即ち、ウエハＷ８１２では、界面の単極性ＡＰＢ面によりＳＦの伝搬が阻止されたのに対し、ウエハＷ８１３ではＡＰＢ面が存在しないため、ウエハＷ８１表面のＳＦがエピタキシャル成長層表面にまで達したと考えられる。
　表１に実施例３～８の積層基板におけるエピタキシャル成長層の表面欠陥密度の結果をまとめて示す。なお、実施例３、４（４Ｈ－ＳｉＣ）、実施例５、６（６Ｈ－ＳｉＣ）の欠陥密度はＢＰＤ密度であり、実施例７、８（３Ｃ－ＳｉＣ）の欠陥密度はＳＦ密度である。
　表１に示すように、化合物半導体基板の結晶構造（結晶系、結晶配列）の違いにかかわらず、本発明の積層基板では単極性ＡＰＢ面による欠陥伝搬抑制の効果が得られる。
Figure JPOXMLDOC01-appb-T000001
　なお、これまで本発明を実施形態をもって説明してきたが、本発明はこれらの実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用効果を奏する限り、本発明の範囲に含まれるものである。
　例えば、本実施例では、基板上のホモエピタキシャル成長に関して混合ガスとしてＳｉＨ4＋Ｃ3Ｈ8＋Ｈ2やＳｉＨ2Ｃｌ2＋Ｃ2Ｈ2＋Ｈ2系を用いた気相成長法を用いたが、本発明の効果はエピタキシャル成長の方式や原料にかかわらず発現し、例えば分子線エピタキシーや溶液成長を用いても同様な効果が得られる。
１　原板（単結晶化合物半導体原板）
１ａ、１ｂ、２ａ、２ｂ、３ａ、３ｂ、４ａ、４ａ''、４ｂ、５ａ、５ｂ、９０　化合物半導体基板
１ａｂ、２ａｂ、３ａｂ、４ａｂ、５ｅｂ　単極性反位相領域境界面
１cp1、１cp2　極性面
３of　オリエンテーションフラット（オリフラ、ＯＦ）
３n　ノッチ
４ａ’、５ｅ’　化合物半導体薄膜
４ion、５ion　イオン注入領域
５ｃ　バッファ層
５ｅ　ホモエピタキシャル成長層
１０、２０、３０、４０、５０　化合物半導体積層基板
２０ｆ　表面
２０ｒ　裏面

Claims (15)

  1. 　Ａ及びＢを構成元素として含む同一組成で同一の原子配列を有する２枚の単結晶の化合物半導体基板が直接貼り合わされて積層された基板であって、その積層基板の表裏面がＡ又はＢの同種の原子からなる極性面であり、積層界面がＢ又はＡのいずれか一方の原子同士の結合からなると共にそれらの結晶格子が整合している単極性の反位相領域境界面であることを特徴とする化合物半導体積層基板。
  2. 　炭化珪素、窒化ガリウム、ガリウム砒素、ガリウム燐、インジウム燐、窒化アルミニウム又はインジウムアンチモンからなることを特徴とする請求項１記載の化合物半導体積層基板。
  3. 　積層された化合物半導体基板はそれぞれ均一な厚みを有する請求項１又は２記載の化合物半導体積層基板。
  4. 　上記２枚の化合物半導体基板の一方が化合物半導体の薄膜である請求項１～３のいずれか１項記載の化合物半導体積層基板。
  5. 　上記２枚の化合物半導体基板の一方がエピタキシャル成長膜である請求項４記載の化合物半導体積層基板。
  6. 　一方の主面をＡ原子からなる極性面であるＡ面とし、他方の主面をＢ原子からなる極性面であるＢ面とした、Ａ及びＢを構成元素として含む同一組成で同一の原子配列を有する単結晶の化合物半導体基板を２枚用意し、この２枚の化合物半導体基板のＢ面同士又はＡ面同士を両基板のそれぞれ特定の結晶面を揃えた状態で直接貼り合わせて上記２枚の化合物半導体基板を積層し、該積層基板の表裏面がＡ又はＢの同種の原子からなる極性面であり、積層界面がＢ又はＡのいずれか一方の原子同士の結合からなると共にそれらの結晶格子が整合している単極性の反位相領域境界面となった化合物半導体積層基板を得ることを特徴とする化合物半導体積層基板の製造方法。
  7. 　上記化合物半導体基板の特定の結晶面を識別可能に付与されたオリエンテーションフラット又はノッチを両基板間で所定の位置関係とすることで上記それぞれ特定の結晶面を揃える請求項６記載の化合物半導体積層基板の製造方法。
  8. 　上記２枚の化合物半導体基板のうち一方の化合物半導体基板について、他方の化合物半導体基板と接合する面に予めイオン注入を行っておき、上記接合した後にこのイオン注入領域で剥離させて化合物半導体基板の薄層化を行う請求項６又は７記載の化合物半導体積層基板の製造方法。
  9. 　上記２枚の化合物半導体基板のうち一方の化合物半導体基板は、他方の化合物半導体基板と接合する面に予め該一方の化合物半導体基板と同じ化合物のホモエピタキシャル成長層を形成したものである請求項６又は７記載の化合物半導体積層基板の製造方法。
  10. 　上記一方の化合物半導体基板とホモエピタキシャル成長層との間に同一化合物に不純物をドーピングしてなるバッファ層を設けている請求項９記載の化合物半導体積層基板の製造方法。
  11. 　上記ホモエピタキシャル成長層に予めイオン注入を行っておき、上記接合した後に化合物半導体基板の薄層化として、このイオン注入領域で剥離させて該ホモエピタキシャル成長層の一部を転写させることを行う請求項９又は１０記載の化合物半導体積層基板の製造方法。
  12. 　上記２枚の化合物半導体基板は、同一の単結晶の化合物半導体基板から採取されたものである請求項６～１１のいずれか１項記載の化合物半導体積層基板の製造方法。
  13. 　上記２枚の化合物半導体基板について、同じ処理条件で同時に表面処理を施して両基板の接合面の表面状態を等価なものとする請求項６～１２のいずれか１項記載の化合物半導体積層基板の製造方法。
  14. 　上記接合前に、上記２枚の化合物半導体基板の両方の接合面に同じ処理条件で表面活性化処理を施す請求項６～１３のいずれか１項記載の化合物半導体積層基板の製造方法。
  15. 　請求項１～５のいずれか１項記載の化合物半導体積層基板を用いた半導体素子。
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