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WO2018142478A1 - 半導体記憶装置 - Google Patents

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WO2018142478A1
WO2018142478A1 PCT/JP2017/003446 JP2017003446W WO2018142478A1 WO 2018142478 A1 WO2018142478 A1 WO 2018142478A1 JP 2017003446 W JP2017003446 W JP 2017003446W WO 2018142478 A1 WO2018142478 A1 WO 2018142478A1
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WO
WIPO (PCT)
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bit
memory cell
cell array
sense amplifier
word lines
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Ceased
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PCT/JP2017/003446
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English (en)
French (fr)
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久保　貴志
原口　大
武史 濱本
安田　憲一
靖彦 月川
伊賀　裕倫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zentel Japan Corp
Original Assignee
Zentel Japan Corp
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Publication date
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Priority to US16/481,259 priority patent/US11200945B2/en
Priority to PCT/JP2017/003446 priority patent/WO2018142478A1/ja
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Definitions

  • the present invention relates to a semiconductor memory device capable of executing a logical product (AND) operation and a logical sum (OR) operation on stored data.
  • the present invention also relates to a method for manufacturing such a semiconductor memory device and a data processing method using such a semiconductor memory device.
  • Non-Patent Document 1 As a technique for solving such a problem, as in Non-Patent Document 1, by processing data at a place as close as possible to a place where the data exists, the time for transmitting and receiving the data and power consumption are reduced. This idea has been advocated by several companies and research institutes.
  • Non-Patent Document 2 if data is processed inside the storage device storing the data, it is not necessary to take time and power consumption for transmission / reception with the outside. This idea has also been proposed.
  • the most important point to be considered is to provide an effective internal data processing technique without detracting from the advantages of a storage device such as a DRAM that is inexpensive and has a large capacity.
  • Patent Document 1 discloses copying data in units of rows. This technique is very effective for initialization (Initialization) and zeroization (to write zero) in Non-Patent Document 2.
  • Non-Patent Document 3 shows an example of applying a logical product operation or a logical sum operation to a large amount of data by applying this data copy in row units.
  • Patent Documents 2 to 4 also disclose semiconductor memory devices capable of executing logical product operation and logical sum operation on stored data.
  • the differential potential difference applied to the sense amplifier is more than in the case where the memory cell is fully charged during normal operation. May be smaller. If this potential difference is small, a bit error may occur.
  • a circuit for activating a word line does not have a good affinity with a normal word line decoding circuit.
  • Non-Patent Document 3 a special word line decoder area for AND operation and OR operation is provided, which leads to an increase in chip size.
  • An object of the present invention is to supply a sufficient differential potential difference to a sense amplifier, to have a high affinity for a DRAM word line decoder circuit, and to store a logic for stored data that does not require an extra circuit.
  • An object of the present invention is to provide a semiconductor memory device capable of executing product operation and logical sum operation.
  • Another object of the present invention is to provide a method for manufacturing such a semiconductor memory device and a data processing method using such a semiconductor memory device.
  • a semiconductor memory device including at least one memory cell array including a plurality of memory cells arranged along a plurality of bit lines and a plurality of word lines orthogonal to each other
  • the semiconductor memory device A plurality of switching elements for connecting or disconnecting the memory cells arranged along the word lines to the bit lines, respectively, according to the active or inactive state of the word lines;
  • a plurality of sense amplifiers respectively connected to the plurality of bit lines;
  • a control circuit for activating or deactivating each word line and each sense amplifier;
  • at least four memory cells including the first to fourth memory cells of the plurality of memory cells are arranged, and the first to fourth memory cells include the plurality of memory cells.
  • the first memory cell stores a first bit value
  • the second memory cell stores a second bit value
  • the third and fourth memory cells store a third bit value.
  • a semiconductor memory device including at least one memory cell array including a plurality of memory cells arranged along a plurality of bit lines and a plurality of word lines orthogonal to each other,
  • the plurality of bit lines include a plurality of first bit lines and a plurality of second bit lines,
  • the semiconductor memory device Depending on whether each word line is active or inactive, each memory cell arrayed along each word line is connected to each first bit line or each second provided along each word line.
  • a plurality of switching elements respectively connected to or disconnected from the bit lines of A plurality of sense amplifiers respectively connected to one of the plurality of first bit lines and one of the plurality of second bit lines;
  • a control circuit for activating or deactivating each word line and each sense amplifier;
  • each bit line and each inverse bit line at least three memory cells including first to third memory cells of the plurality of memory cells are arranged, and the first and second memory cells are arranged.
  • the memory cell is configured by the first and second switching elements of the plurality of switching elements according to the active or inactive state of the first and second word lines of the plurality of word lines.
  • the third memory cell is connected to or disconnected from one bit line, and the third memory cell is connected to one of the plurality of switching elements according to an active or inactive state of the third word line of the plurality of word lines.
  • the first memory cell stores a first bit value
  • the second memory cell stores a second bit value.
  • the third Memory cell stores the third bit value
  • the control circuit activates the first to third word lines, and then activates the sense amplifier to thereby perform a logical product designated by one of the first to third bit values. An operation or an OR operation is performed on the remaining two of the first to third bit values.
  • the control circuit includes: Receiving a row address of a plurality of bits for individually selecting the plurality of word lines; By ignoring at least one bit of the row address, a plurality of predetermined word lines are simultaneously activated or deactivated.
  • the control circuit deactivates at least one of the activated word lines before activating the sense amplifier when the plurality of word lines are simultaneously activated. To do.
  • the control circuit activates a first active command for activating the sense amplifier after activating one of the plurality of word lines, and activating at least two of the plurality of word lines. It operates in accordance with both the second active command for activating the sense amplifier.
  • the control circuit activates a third active command that does not automatically activate the sense amplifier after activating one of the plurality of word lines and at least two of the plurality of word lines. And the fourth active command that does not automatically activate the sense amplifier.
  • the control circuit simultaneously performs operations on bit values stored in a plurality of memory cells arranged along a predetermined number of bit lines.
  • the plurality of bit lines include a plurality of first bit lines and a plurality of second bit lines, Each one of the plurality of sense amplifiers is connected to one of the plurality of first bit lines and one of the plurality of second bit lines, respectively.
  • the control circuit deactivates the sense amplifier after the sense amplifier has generated the first bit value, and then precharges the first and second bit lines independently to generate the first and second bit lines.
  • the bit line potential is changed, and then the sense amplifier is activated to generate a bit value obtained by inverting the first bit value.
  • the semiconductor memory device A plurality of memory cell arrays; And at least one sense amplifier array in which a plurality of sense amplifiers are arranged, The plurality of memory cell arrays are arranged such that one sense amplifier row is located between any two adjacent memory cells, Each memory cell array includes at least one word line of each memory cell array, a plurality of memory cells and a plurality of switching elements arranged along the at least one word line, respectively. And a redundant circuit.
  • the control circuit includes: When the failure in the one memory cell array is remedied by the redundant circuit of the one memory cell array, the one memory cell array is operated as an arithmetic circuit, When a failure in the one memory cell array is remedied by a redundant circuit in another memory cell array, the operation of the one memory cell array as an arithmetic circuit is stopped.
  • a register that can be read from the outside of the semiconductor memory device, and stores a row address that specifies the position of one sense amplifier column between any two adjacent memory cells of the plurality of memory cell arrays. Is provided.
  • a semiconductor memory device in accordance with a thirteenth aspect of the present invention in the semiconductor memory device in accordance with the twelfth aspect, when the control circuit receives a search key including a plurality of bit values, Performing a logical AND operation on the bit value stored in the memory cell corresponding to the position of the bit value “1” of the search key; Performing a logical OR operation on the bit value stored in the memory cell corresponding to the position of the bit value “0” of the search key; As a result, a record that matches the search key is searched from the records stored in the semiconductor memory device.
  • the control circuit When a search key including a plurality of bit values is input, the control circuit performs an exclusive OR operation or a negative exclusive OR operation between the search key and a record stored in the semiconductor memory device. Thus, a record that matches the search key is retrieved from the records stored in the semiconductor memory device.
  • the control circuit when a search key including a plurality of bit values is input, Search the record that matches the search key from the first record stored in the semiconductor memory device, For each bit line, generate a second record including a plurality of bit values indicating a match or mismatch between each bit of the first record and each bit of the search key; Each bit of the second record is sorted to determine the degree of matching between the first record and the search key.
  • the manufacturing method includes: Forming the plurality of bit lines; Forming the plurality of word lines; Forming the plurality of memory cells; Forming a plurality of switching elements for connecting or disconnecting the memory cells arranged along the word lines to the bit lines, respectively, according to the active or inactive states of the word lines; Forming a plurality of sense amplifiers respectively connected to the plurality of bit lines; Forming a control circuit for activating or deactivating each word line and each sense amplifier, Along each bit line, at least four memory cells including the first to fourth memory cells of the plurality of memory cells are arranged, and the first to fourth memory cells include the plurality of memory cells.
  • the first memory cell stores a first bit value
  • the second memory cell stores a second bit value
  • the third and fourth memory cells store a third bit value.
  • the method for manufacturing the semiconductor memory device includes: Forming a plurality of memory cell arrays and at least one sense amplifier row in which a plurality of sense amplifiers are arranged so that one sense amplifier row is positioned between any two adjacent memory cells;
  • Each memory cell array includes at least one word line of each memory cell array, a plurality of memory cells and a plurality of switching elements arranged along the at least one word line, respectively.
  • each one memory cell array of the plurality of memory cell arrays when a failure in the one memory cell array is remedied by a redundancy circuit of the one memory cell array, the one memory cell array is operated as an arithmetic circuit; In each one of the plurality of memory cell arrays, when a failure in the one memory cell array is remedied by a redundant circuit in another memory cell array, the operation of the one memory cell array as an arithmetic circuit is stopped Including.
  • each bit line includes a record that includes a plurality of bit values indicating at least one attribute, Storing in a plurality of memory cells arranged along the bit line.
  • the data processing method of the twentieth aspect of the present invention in the data processing method of the eighteenth aspect, Receiving a search key including a plurality of bit values; Performing an exclusive OR operation or a negative exclusive OR operation on the search key and the record stored in the semiconductor memory device.
  • a sufficient differential potential difference is supplied to the sense amplifier, and has a high affinity for the DRAM word line decoder circuit and does not require an extra circuit. It is possible to provide a semiconductor memory device capable of executing product operation and logical sum operation.
  • FIG. 1 is a block diagram showing a configuration of a data processing device including a DRAM chip 1 according to Embodiment 1.
  • FIG. FIG. 2 is a schematic diagram for explaining row access in the memory cell array 10 of FIG. 1. It is a circuit diagram which shows one column circuit of the memory cell array which concerns on a comparative example.
  • FIG. 2 is a circuit diagram showing one column circuit of the memory cell array 10 of FIG. 1.
  • 3 is a table showing commands issued from the memory controller 2 of FIG. 1 to the DRAM chip 1; 5 is a timing chart showing the operation of the column circuit of FIG.
  • FIG. 6 is a circuit diagram showing a word line decode circuit 17 of a DRAM chip according to a second embodiment.
  • FIG. 10 is a timing chart showing the operation of the column circuit of the memory cell array in the DRAM chip according to the third embodiment.
  • 6 is a circuit diagram showing one column circuit of a memory cell array in a DRAM chip according to Embodiments 4 and 5.
  • FIG. 11 is a timing chart showing the operation of the column circuit of FIG. 10 is a circuit diagram showing a sense amplifier 14 of a DRAM chip according to Embodiments 6 to 8.
  • FIG. 10 is a sequence diagram showing an operation of the sense amplifier 14 according to the sixth embodiment.
  • FIG. 10 is a sequence diagram showing an operation of the sense amplifier 14 according to the seventh embodiment.
  • FIG. 10 is a sequence diagram showing an operation of the sense amplifier 14 according to the eighth embodiment.
  • FIG. 11 is a schematic diagram showing a configuration of a plurality of memory cell arrays 10-1 to 10-4 of a DRAM chip according to Embodiments 9 and 10. It is a table
  • 22 is a table showing commands issued to the DRAM chip according to the eleventh embodiment.
  • 22 is a table showing commands issued to the DRAM chip according to the twelfth embodiment.
  • 24 is a table showing commands issued to the DRAM chip according to the thirteenth embodiment.
  • FIG. 16 is a schematic diagram showing the configuration of a plurality of memory cell arrays 10-1 to 10-4 of a DRAM chip according to a fourteenth embodiment.
  • FIG. 16 is a table showing a first part of a mode register used by a DRAM chip according to a fourteenth embodiment.
  • FIG. 25 is a table showing a second part of a mode register used by the DRAM chip according to the fourteenth embodiment.
  • FIG. FIG. 25 is a diagram illustrating an example of records stored in a memory cell array of a DRAM chip according to a fifteenth embodiment.
  • FIG. 22 is a circuit diagram showing a configuration of a memory cell array of a DRAM chip according to a fifteenth embodiment.
  • FIG. 24 is a diagram for explaining a search for records stored in the memory cell array of FIG. 23.
  • FIG. 24 is a diagram illustrating search and sorting of records stored in the memory cell array of FIG. 23.
  • FIG. 20 is a diagram illustrating a result of determining whether or not a record stored in a memory cell array of a DRAM chip according to an embodiment 17 matches a search key.
  • FIG. 29 is a diagram illustrating an initial state of processing for determining the degree of coincidence between a record stored in a memory cell array of a DRAM chip according to Embodiment 17 and a search key.
  • 19 is a diagram illustrating a result of determining a degree of coincidence between a record stored in a memory cell array of a DRAM chip according to an embodiment 17 and a search key.
  • 18 is a flowchart showing a process for determining a match and a mismatch between a record stored in a memory cell array of a DRAM chip according to a seventeenth embodiment and a search key.
  • FIG. 1 is a block diagram showing a configuration of a data processing apparatus including the DRAM chip 1 according to the first embodiment.
  • the data processing apparatus in FIG. 1 includes a DRAM chip 1, a memory controller 2, and a processor 3.
  • the DRAM chip 1 includes a memory cell array 10, a command input circuit 21, a memory cell array control circuit 22, a data input / output circuit 23, an internal data bus 24, a data processing circuit 25, and an internal data bus 26.
  • the memory cell array 10 includes a plurality of memory cells 11, a plurality of bit lines 13, a sense amplifier row 14A, a plurality of word lines 15, a plurality of column selection lines 16, a word line decoding circuit 17, and a column selection line decoding circuit 18. .
  • the plurality of memory cells 11 are arranged along a plurality of bit lines 13 and a plurality of word lines 15 which are orthogonal to each other. As will be described later, each memory cell 11 arranged along each word line 15 is connected to or disconnected from each bit line 13 by a switching element that operates in accordance with the active or inactive state of the word line 15.
  • the sense amplifier row 14A includes a plurality of sense amplifiers connected to the plurality of bit lines 13, respectively.
  • the plurality of column selection lines 16 select one of the plurality of sense amplifiers in the sense amplifier row 14A.
  • the word line decoding circuit 17 decodes the address sent from the memory cell array control circuit 22 to the position of the word line, and selects one or more of the plurality of word lines 15.
  • the column selection line decoding circuit 18 decodes the address sent from the memory cell array control circuit 22 to the position of the column selection line, and selects one or more of the plurality of column selection lines 16.
  • FIG. 1 only one memory cell 11, one bit line 13, one word line 15, and one column selection line 16 are shown for simplification of illustration.
  • the command input circuit 21 receives the command CMD, the address ADD, and the clock CLK from the memory controller 2, sends them to the memory cell array control circuit 22, and sends the clock CLK to the data processing circuit 25.
  • the memory cell array control circuit 22 receives the command CMD, the address ADD, and the clock CLK from the command input circuit 21, and receives a control signal CNT_SA for the sense amplifier row 14A, the word line decode circuit 17, and the column selection line decode circuit 18. , CNT_R, and CNT_C are generated.
  • the sense amplifier control signal CNT_SA for the sense amplifier row 14A includes the address of each sense amplifier in the sense amplifier row 14A (or the address of each bit line 13), and activates or deactivates each sense amplifier in the sense amplifier row 14A. Activate.
  • the row control signal CNT_R for the word line decode circuit 17 includes the address of each word line 15 and activates or deactivates each word line 15.
  • the column control signal CNT_C for the column selection line decoding circuit 18 includes the address of each column selection line 16 and activates or deactivates each column selection line 16.
  • the memory cell array control circuit 22 is a control circuit that activates or deactivates each sense amplifier, each word line 15, and each column selection line 16 of the sense amplifier row 14A.
  • the data input / output circuit 23 transmits / receives a data signal DATA to / from the memory controller 2, and further, each sense amplifier of the sense amplifier row 14A via the internal data bus 24, the data processing circuit 25, and the internal data bus 26. Send and receive data signals to and from.
  • the memory controller 2 transmits a command CMD, an address ADD, and a clock CLK to the DRAM chip 1 under the control of the processor 3, and transmits / receives a data signal DATA to / from the DRAM chip 1.
  • FIG. 2 is a schematic diagram for explaining row access in the memory cell array 10 of FIG.
  • FIG. 2 shows a portion related to a plurality of memory cells 11 arranged along one word line 15 in the memory cell array 10 of FIG.
  • Each memory cell 11 is a capacitive element that stores electric charge.
  • One end of each memory cell 11 is connected to the cell plate 19, and the other end of each memory cell 11 is connected to the bit line 13 a or the inverted bit line 13 b via the switching element 12.
  • Cell plate 19 is connected to a voltage source of cell plate potential Vcp which is a ground potential or another potential.
  • the bit line 13a is connected to one of the plurality of sense amplifiers 14 in the sense amplifier row 14A-2, and the reverse bit line 13b is connected to one of the plurality of sense amplifiers 14 in the sense amplifier row 14A-1.
  • the Each switching element 12 is, for example, a transistor. Each switching element 12 connects or disconnects each memory cell 11 arranged along each word line 15 to each bit line 13a or reverse bit line 13b, depending on whether the word line 15 is active or inactive. To do. In other words, each switching element 12 selects a plurality of memory cells 11 arranged along one word line 15.
  • the memory cell 11 for storing data is connected to the bit line 13 when the word line 15 is activated by row access, and a small amount of charge in the memory cell 11 is transferred to the sense amplifier 14. To a logical “1” or “0”. Thereafter, the column selection line 16 is activated by the column access, so that a part of the sense amplifier 14 that stores the data activated by the row access is selected, and is externally supplied as the data signal DATA via the data input / output circuit 23. Can be read out. Conversely, when a data signal DATA is input from the outside, data is written to the sense amplifier 14 designated by the column selection line 16, and then the data of the sense amplifier 14 corresponds to the activated word line 15. Stored in the memory cell 11 via the bit line 13.
  • the number of sense amplifiers 14 connected to the memory cell 11 via the bit line 13 at the time of row access is set to a very large value in order to sufficiently increase a selectable range by column access called a page.
  • FIG. 3 is a circuit diagram showing one column circuit of the memory cell array according to the comparative example.
  • FIG. 3 shows a portion related to a plurality of memory cells arranged along one bit line 13 in the memory cell array.
  • the memory cell array of FIG. 3 includes three memory cells 11-1 to 11-3, three switching elements 12-1 to 12-3, a bit line 13a, an inverted bit line 13b, a sense amplifier 14, and three word lines 15. -1 to 15-3.
  • the sense amplifier 14 is connected to both the bit line 13a and the reverse bit line 13b.
  • bit line 13a is also referred to as a “first bit line”
  • reverse bit line 13b is also referred to as a “second bit line”.
  • three word lines 15-1 to 15-3 corresponding to three memory cells 11-1 to 11-3 connected to one bit line 13a are simultaneously activated.
  • a method of performing a logical product operation or a logical sum operation on a predetermined amount of data with the row activity as a unit will be described.
  • the logical OR operation of the bit values stored in the memory cells 11-1 and 11-2 is performed.
  • the voltage of the memory cell 11-1 is “0” and the voltage of the memory cell 11-2 is “V”. It is assumed that the voltage of the memory cell 11-3 that designates the operation is “V”. In this specification, the voltage “0” indicates a bit value “0”, and the voltage “V” indicates a bit value “1”.
  • the bit line 13a and the inverted bit line 13b are precharged to the voltage “V / 2”, respectively. Thereafter, the word lines 15-1 to 15-3 are activated.
  • each of the bit lines 13a and 13b is Cb
  • the capacity of each of the memory cells 11-1 to 11-3 is Cs
  • Cb 2Cs.
  • the voltage of the bit line 13a becomes “3V / 5”
  • the voltage of the reverse bit line 13b does not change with “V / 2”.
  • the differential potential difference is amplified by the sense amplifier 14, and the bit line 13a is set to the voltage “V” and the reverse bit line 13b is set to the voltage “0”.
  • FIG. 4 is a circuit diagram showing one column circuit of the memory cell array 10 of FIG. FIG. 4 shows a portion related to a plurality of memory cells arranged along one bit line 13 in the memory cell array 10 of FIG.
  • the memory cell array of FIG. 4 includes four memory cells 11-1 to 11-4, four switching elements 12-1 to 12-4, a bit line 13a, an inverted bit line 13b, a sense amplifier 14, and four word lines 15. -1 to 15-4.
  • the memory cell array 10 in FIG. 1 can execute logical product operation and logical sum operation on stored data.
  • at least four memory cells including first to fourth memory cells 11-1 to 11-4 are arranged along bit line 13a.
  • the first to fourth memory cells 11-1 to 11-4 switch the first to fourth switching depending on the active or inactive state of the first to fourth word lines 15-1 to 15-4.
  • the elements 12-1 to 12-4 are connected to or disconnected from the bit line 13, respectively.
  • the first memory cell 11-1 stores the first bit value
  • the second memory cell 11-2 stores the second bit value
  • the third and fourth memory cells 11-3, 11- 4 stores the third bit value, respectively.
  • the first and second bit values are data to be subjected to a logical product operation or logical sum operation
  • the third bit value designates an operation (logical product operation or logical sum operation) to be executed.
  • the memory cell array control circuit 22 activates the word lines 15-3 and 15-4 and then deactivates them. Next, the memory cell array control circuit 22 activates the word lines 15-1 and 15-2 and subsequently activates the sense amplifier 14 to execute an operation. Next, the memory cell array control circuit 22 deactivates the word lines 15-1 and 15-2 and stores the operation result.
  • the memory cell array control circuit 22 activates the word lines 15-1 and 15-2 and redistributes the charges again.
  • the differential potential difference supplied to the sense amplifier 14 becomes “V / 8”, and it can be seen that a larger potential difference is produced as compared with the comparative example of FIG.
  • the sense amplifier 14 amplifies this potential difference and obtains the result of the logical sum operation of the memory cells 11-1 and 11-2.
  • the logical operation is designated by storing the voltage “0” in the memory cells 11-3 and 11-4, the voltage “0” is stored in the memory cell 11-1, and the voltage “0” is stored in the memory cell 11-2.
  • the differential potential difference of the sense amplifier 14 is “ ⁇ V / 8”. The sense amplifier 14 amplifies this potential difference and obtains the result of the logical product operation of the memory cells 11-1 and 11-2.
  • Each other column circuit of the memory cell array 10 is also configured similarly to the column circuit of FIG. Depending on whether the word line 15 is active or inactive, each memory cell 11 arranged along the word line 15 is connected to or disconnected from each bit line 13a.
  • the memory cell array control circuit 22 calculates simultaneously the bit values stored in the plurality of memory cells 11 arranged along the predetermined number of bit lines. As a result, the DRAM chip 1 of FIG. 1 can perform a logical sum operation and a logical product operation in units of row access.
  • FIG. 5 is a table showing commands issued from the memory controller 2 of FIG. 1 to the DRAM chip 1.
  • the command ACT is a first active command that activates the sense amplifier 14 after activating one of the plurality of word lines 15.
  • the command ACT is an active command for the DRAM defined by JEDEC.
  • the command ACT2 is a second active command for activating the sense amplifier 14 after activating two of the plurality of word lines 15.
  • the command WLA is a third active command that does not automatically activate the sense amplifier 14 after activating one of the plurality of word lines 15.
  • the command WLA2 is a fourth active command that does not automatically activate the sense amplifier 14 after activating two of the plurality of word lines 15.
  • Commands PCG and WLP are precharge commands for the DRAM defined by JEDEC.
  • the memory cell array control circuit 22 may operate according to both commands ACT and ACT2, for example.
  • the memory cell array control circuit 22 may operate according to both the commands WLA and WLA2.
  • FIG. 6 is a timing chart showing the operation of the column circuit of FIG.
  • the commands WLA2, ACT2, and PCG of FIG. 5 are used.
  • the command WLA2 activates the two word lines 15-3 and 15-4 corresponding to the memory cells 11-3 and 11-4 storing the bit values designating the logical product operation or the logical sum operation.
  • the command cell ACT2 deactivates the two previously activated word lines 15-3 and 15-4, and stores them in the memory cells 11-1 and 11-2 storing the bit values to be calculated.
  • the other two corresponding word lines 15-1 and 15-2 are activated, and then the sense amplifier 14 is activated. In this way, the logical product operation or the logical sum operation is executed according to the commands WLA2 and ACT2, and the row access is completed with the command PCG.
  • the word line decoding circuit has the configuration of the second embodiment (FIG. 7)
  • the two word lines 15 activated earlier are the activation of the two word lines 15 activated later. It is deactivated at the same time.
  • a sufficient differential potential difference is supplied to the sense amplifier 14 and has high affinity for the word line decoding circuit 17 of the DRAM chip 1. Therefore, it is possible to perform logical product operation and logical sum operation on the stored data without requiring an extra circuit.
  • FIG. 7 is a circuit diagram showing the word line decoding circuit 17 of the DRAM chip according to the second embodiment.
  • FIG. 7 shows a part of the word line decoding circuit 17 having a function of simultaneously activating and deactivating two word lines.
  • the DRAM chip according to the second embodiment is configured in the same manner as the DRAM chip 1 according to the first embodiment except for the word line decoding circuit 17.
  • the memory cell array control circuit 22 receives, from the command input circuit 21, a plurality of bits of row addresses for individually selecting a plurality of word lines, and sends them to the word line decoding circuit 17.
  • two of the plurality of word lines are simultaneously activated and deactivated in order to perform a logical product operation or a logical sum operation.
  • the data amount of the address is increased as compared with the case where only one word line is addressed.
  • a circuit of the word line decoding circuit 17 that can address a plurality of word lines with a smaller amount of data than the conventional one without changing significantly from the conventional word line decoding circuit will be described.
  • word lines 15-1 to 15-8 are connected to eight word lines 15-1 to 15-8. These word lines 15-1 to 15-8 are addressed by 3-bit row addresses.
  • FIG. 8 is a circuit diagram showing a word line decoding circuit 17A of a DRAM chip according to a comparative example.
  • FIG. 8 shows a part of the word line decode circuit 17A that does not have the function of simultaneously activating and deactivating two word lines. 7 and 8 are compared, the word line decoding circuit 17 of FIG. 7 is characterized in that it performs an AND operation on the least significant bit ⁇ 0> of the row address and an additional normal operation bit.
  • the word line decode circuit 17 in FIG. 7 sets the eight word lines 15-1 to 15-8 with a 3-bit row address in the same manner as the word line decode circuit 17A in FIG. Can be selected exclusively.
  • the word line decoding circuit 17 shown in FIG. 7 is different from a circuit that activates three word lines (that is, a number of word lines different from a power of 2) at the same time as shown in FIG. It can be easily added to the line decoding circuit. In addition, since it is not necessary to have a memory cell area including a special decoding circuit, an increase in chip size can be suppressed.
  • the row address bits to be ignored are not limited to the least significant bits, and may be other bits.
  • a plurality of bits of the row address may be ignored. In this case, it is possible to simultaneously activate and deactivate 2 power word lines. Therefore, instead of the command ACT2 in FIG. 5, an active command for activating the sense amplifier 14 after activating a power of two of the plurality of word lines 15 may be used.
  • the command WLA2 in FIG. instead, an active command that does not automatically activate the sense amplifier 14 after activating a power of two of the plurality of word lines 15 may be used.
  • the memory cell array control circuit may ignore at least one bit of the row address.
  • the memory cell array control circuit or the word line decoding circuit can activate or deactivate a plurality of predetermined word lines simultaneously by ignoring at least one bit of the row address.
  • FIG. 9 is a timing chart showing the operation of the column circuit of the memory cell array in the DRAM chip according to the third embodiment.
  • the DRAM chip according to the third embodiment is configured similarly to the DRAM chip 1 according to the first embodiment.
  • the memory cell array control circuit 22 deactivates at least one of the plurality of activated word lines before activating the sense amplifier when the plurality of word lines are simultaneously activated. To do. Thereby, as described above, the capacitance imbalance between the bit line 13a and the inverted bit line 13b can be reduced.
  • FIG. 10 is a circuit diagram showing one column circuit of the memory cell array in the DRAM chip according to the fourth and fifth embodiments.
  • the DRAM chip according to the fourth embodiment is configured in the same manner as the DRAM chip 1 according to the first embodiment except for the memory cell array.
  • FIG. 10 shows a portion of the memory cell array related to a plurality of memory cells arranged along the bit line 13a and the reverse bit line 13b connected to one common sense amplifier 14.
  • the memory cell array of FIG. 10 includes three memory cells 11-1 to 11-3, three switching elements 12-1 to 12-3, a bit line 13a, an inverted bit line 13b, a sense amplifier 14, and three word lines 15. -1 to 15-3.
  • the memory cell array shown in FIG. 10 can execute a logical product operation and a logical sum operation on stored data in the same manner as the memory cell array 10 shown in FIG. Referring to FIG. 10, at least three memories including first to third memory cells 11-1 to 11-3 along a bit line 13a and an inverted bit line 13b connected to one common sense amplifier 14. Cells are arranged.
  • the first and second memory cells 11-1 and 11-2 have first and second switching depending on the active or inactive state of the first and second word lines 15-1 and 15-2.
  • the elements 12-1 and 12-2 are connected to or disconnected from the bit line 13a, respectively.
  • the third memory cell 11-3 is connected to or disconnected from the reverse bit line 13b by the third switching element 12-3 in accordance with the active or inactive state of the third word line 15-3.
  • the first memory cell 11-1 stores the first bit value
  • the second memory cell 11-2 stores the second bit value
  • the third memory cell 11-3 stores the third bit value. Is stored. Arbitrary two of the first to third bit values are data to be subjected to a logical product operation or logical sum operation, and the remaining one of the first to third bit values is an operation to be executed (logical Product operation or logical sum operation).
  • the memory cell array control circuit 22 activates the word lines 15-1 to 15-3 and then activates the sense amplifier 14 to activate the logic specified by one of the first to third bit values. A product operation or a logical sum operation is performed on the remaining two of the first to third bit values.
  • the memory cell 11-3 stores the voltage “V” to specify an AND operation
  • the memory cells 11-1 and 11-2 that store the bit values to be calculated store the voltage “V”.
  • the capacity of each of the bit lines 13a and 13b is Cb
  • the capacity of each of the memory cells 11-1 to 11-3 is Cs
  • Cb 2Cs.
  • the memory cell array control circuit 22 activates the word line 15-1 and deactivates the word line 15-1 after charge redistribution. Thereafter, the memory cell array control circuit 22 activates the word line 15-2.
  • the word line 15-3 may be activated at an arbitrary time.
  • the differential potential difference supplied to the sense amplifier 14 becomes “V / 9”, which is a large potential difference compared to the comparative example of FIG. It becomes.
  • the sense amplifier 14 amplifies this potential difference and obtains the result of the logical product operation of the memory cells 11-1 and 11-2.
  • the differential potential difference of the sense amplifier 14 is slightly smaller than that in the case of FIG. 4 while being larger than that in the comparative example of FIG.
  • FIG. 11 is a timing chart showing the operation of the column circuit of FIG.
  • the commands WLA, ACT, and PCG of FIG. 5 are used.
  • the word lines 15-1 and 15-2 are activated by the command WLA.
  • the sense amplifier 14 is activated to perform a logical sum operation or a logical product operation.
  • the row access is completed with the command PCG.
  • the memory cell 11-3 When the memory cell 11-3 stores the voltage “0” and performs a logical OR operation, it operates in the same manner as when performing a logical product operation.
  • this portion is not the word line decoding circuit 17 of FIG. 7, but the word line of FIG. 8 having a simpler configuration.
  • the decode circuit 17A can be used.
  • the two memory cells 11-1 and 11-2 connected to the same bit line 13a and the inverted bit line 13b sharing the bit line 13a and the sense amplifier 14 are connected.
  • a logical product operation or a logical sum operation is performed using the single memory cell 11-3. Even if one memory cell is provided in the bit line 13a and two memory cells are provided in the reverse bit line 1b, the operation is the same as in the case of FIG.
  • the three word lines are activated, redistributed, and deactivated one by one, and after the charge redistribution of the third word line is completed, the sense amplifier 14 amplifies the charge. Then, the calculation result may be stored in a memory cell corresponding to the word line.
  • the word line decoding circuit 17A of FIG. 8 can be used. Even when the word line decoding circuit 17 of FIG. 7 is used, the normal operation bit can be kept “1”.
  • the previously activated word line is deactivated simultaneously with the activation of the word line activated later. If they are not deactivated at the same time, they may be deactivated by the command WPL.
  • the memory cell array control circuit 22 has at least one of the plurality of activated word lines before activating the sense amplifier 14 when the plurality of word lines are simultaneously activated. Deactivate one. As a result, as in the third embodiment, the capacitance imbalance between the bit line 13a and the inverted bit line 13b can be reduced.
  • FIG. 12 is a circuit diagram showing the sense amplifier 14 of the DRAM chip according to the sixth to eighth embodiments.
  • a sense amplifier 14 capable of performing a negative operation (NOT) on stored data will be described.
  • the DRAM chip according to the sixth embodiment is configured in the same manner as the DRAM chip 1 according to the first embodiment except for the sense amplifier 14.
  • the sense amplifier 14 in FIG. 12 is connected to both the bit line 13a and the reverse bit line 13b.
  • Bit line 13 a is connected to a voltage source of bit line precharge voltage Vpcg via bit line precharge circuit 31.
  • the reverse bit line 13b is connected to the voltage source of the bit line precharge voltage Vpcg via the reverse bit line precharge circuit 32.
  • the sense amplifier 14 includes a bit line equalize circuit 33 connected between the bit line 13a and the reverse bit line 13b.
  • Each of the bit line precharge circuit 31, the reverse bit line precharge circuit 32, and the bit line equalize circuit 33 is a switching element such as a transistor.
  • the bit line precharge circuit 31, the reverse bit line precharge circuit 32, and the bit line equalize circuit 33 operate under the control of the memory cell array control circuit 22 in FIG.
  • the memory cell array control circuit 22 deactivates the sense amplifier 14 after the sense amplifier 14 generates the first bit value. Next, the memory cell array control circuit 22 precharges the bit line 13a and the reverse bit line 13b independently to change the potential of the bit line 13a and the reverse bit line 13b. Next, the memory cell array control circuit 22 activates the sense amplifier 14 to generate a bit value obtained by inverting the first bit value.
  • FIG. 13 is a sequence diagram illustrating the operation of the sense amplifier 14 according to the sixth embodiment.
  • the voltage “V” is set to the bit line 13a.
  • the voltage “0” is set to the reverse bit line 13b.
  • the word line on the bit line 13a side and the word line on the reverse bit line 13b side are inactive.
  • the sense amplifier 14 is deactivated.
  • the reverse bit line precharge circuit 32 is activated to precharge the reverse bit line 13b to the voltage “V / 2”, and then the reverse bit line precharge circuit 32 is deactivated.
  • bit line equalize circuit 33 is activated to redistribute charges, and then the bit line equalize circuit 33 is deactivated.
  • bit line precharge circuit 31 is activated to precharge the bit line 13a to the voltage “V / 2”.
  • the bit line 13a becomes the precharge level of the voltage “V / 2”
  • the reverse bit line 13b becomes the voltage “3V / 4”
  • the differential potential difference is “V / 4”.
  • the sense amplifier 14 is activated, the differential potential difference is amplified, and the bit line 13a becomes the voltage “0” and the reverse bit line 13b becomes the voltage “V”. This is a state in which the voltage set in the initial state is inverted.
  • a certain word line is activated, and the result of the negative operation is stored in the memory cell 11 corresponding to this word line.
  • the DRAM chip including the sense amplifier 14 of FIG. 12 can perform a negative operation in units of row access.
  • FIG. 14 is a sequence diagram illustrating the operation of the sense amplifier 14 according to the seventh embodiment.
  • the seventh embodiment an operation different from that of the sixth embodiment will be described for the sense amplifier 14 of FIG.
  • the sense amplifier 14 is deactivated.
  • the reverse bit line precharge circuit 32 is activated to precharge the reverse bit line 13b to “V / 2”, and then the reverse bit line precharge circuit 32 is deactivated.
  • bit line equalize circuit 33 is activated to redistribute charges, and then the bit line equalize circuit 33 is deactivated.
  • bit line precharge circuit 31 is activated to precharge the bit line 13a to the voltage “V / 2”.
  • the bit line 13a becomes the precharge level of the voltage “V / 2”
  • the reverse bit line 13b becomes the voltage “4V / 5”
  • the differential potential difference is “3V / 10”.
  • the sense amplifier 14 is activated, the differential potential difference is amplified, and the bit line 13a becomes the voltage “0” and the reverse bit line 13b becomes the voltage “V”. This is a state in which the voltage set in the initial state is inverted.
  • the operation result is stored in the memory cell 11 corresponding to the activated word line 15.
  • the differential potential difference of the sense amplifier 14 when performing a negative operation is larger than that in the sixth embodiment.
  • a negative operation can be performed in a row accessed unit.
  • FIG. 15 is a sequence diagram illustrating the operation of the sense amplifier 14 according to the eighth embodiment. In the eighth embodiment, operations different from those of the sixth and seventh embodiments will be described for the sense amplifier 14 of FIG.
  • the bit line precharge circuit 31 In a state where the bit line precharge circuit 31, the reverse bit line precharge circuit 32, and the bit line equalize circuit 33 are deactivated and the sense amplifier 14 is activated, the voltage “V” is set to the bit line 13a. Assume that the voltage “0” is set to the reverse bit line 13b. It is also assumed that the word line on the bit line 13a side is activated. First, the sense amplifier 14 is deactivated. Then, to activate the bit line precharge circuit 31 to precharge the bit line 13a to the voltage "V / 2", then deactivates the bit line precharge circuit 31. Thereafter, the bit line equalize circuit 33 is activated to redistribute charges, and then the bit line equalize circuit 33 is deactivated.
  • the reverse bit line precharge circuit 32 is activated to precharge the reverse bit line 13b to the voltage “V / 2”.
  • the reverse bit line 13b becomes the precharge level of the voltage “V / 2”
  • the bit line 13a becomes the voltage “3V / 10”
  • the differential potential difference is “2V / 10”.
  • the sense-up 14 is activated, the differential potential difference is amplified, and the bit line 13a becomes the voltage “0” and the reverse bit line 13b becomes the voltage “V”. This is a state in which the voltage set in the initial state is inverted.
  • the operation result is stored in the memory cell 11 corresponding to the activated word line 15.
  • the differential potential difference of the sense amplifier 14 when a negative operation is performed is smaller than that in the sixth embodiment.
  • a negative operation can be performed in units of row access.
  • FIG. 16 is a schematic diagram showing a configuration of a plurality of memory cell arrays 10-1 to 10-4 of the DRAM chip according to the ninth and tenth embodiments.
  • the DRAM chip may include a plurality of memory cell arrays.
  • Each memory cell array includes at least one spare word line, a plurality of spare memory cells and a plurality of spare switching elements arranged along the word line.
  • a redundant circuit including
  • the DRAM chip of FIG. 16 includes at least one spare word line of each of the memory cell arrays 10-1 to 10-4, a plurality of spare memory cells and a plurality of spare switching elements arranged along the word line.
  • Each of the memory cell arrays 10-1 to 10-4 includes at least one redundant circuit.
  • the DRAM chip according to the ninth embodiment is the same as the DRAM chip 1 according to the first embodiment except that it includes a plurality of memory cell arrays 10-1 to 10-4 and a plurality of sense amplifier arrays 14A-1 to 14A-5. Configured.
  • a circuit portion of a memory cell array including a certain word line, a plurality of memory cells arranged along the word line, and a plurality of switching elements is referred to as a “row circuit”.
  • the failure can be remedied by replacing the row circuit including the failure with a redundant circuit.
  • FIG. 16 it is assumed that the row circuit including the word lines 15a-1 and 15a-2 is a redundant circuit. If there is a failure in the row circuit including the word line 15 of the memory cell array 10-2, it may be replaced with a redundant circuit including the word line 15a-1 of the same memory cell array 10-2. A redundant circuit including the word line 15a-2 may be replaced.
  • the memory cell array control circuit 22 One memory cell array can be operated as an arithmetic circuit.
  • each memory cell of the redundant circuit is connected to the same bit line and sense amplifier as those to which the row circuit including the failure is connected. Therefore, even if the row circuit is replaced with a redundant circuit, the memory cell array can operate as an arithmetic circuit as described in the above embodiments.
  • At least one spare bit line or column selection line of each of the memory cell arrays 10-1 to 10-4 and the bit line or column selection A redundant circuit including a plurality of spare memory cells and a plurality of spare switching elements arranged along a line may be used.
  • each memory cell array of the plurality of memory cell arrays 10-1 to 10-4 rescues a failure in the memory cell array by a redundant circuit of another memory cell array
  • the memory cell array control circuit 22 The operation as an arithmetic circuit of one memory cell array is stopped.
  • each memory cell of the redundant circuit is connected to a bit line and a sense amplifier different from those to which the row circuit including the failure is connected. Therefore, when the row circuit including the word line 15 of the memory cell array 10-2 is replaced with the redundant circuit including the word line 15a-2 of the memory cell array 10-4, the memory cell array 10-2 is described in the above embodiments.
  • it cannot operate as an arithmetic circuit, it can store data in accordance with JEDEC DRAM product standards.
  • the memory cell array control circuit 22 may determine that the memory cell array including the failure is defective.
  • a row circuit including a failure is found in the manufacturing process of the DRAM chip, and a row including the failure is detected by a redundant circuit of the same memory cell array or a different memory cell array as the row circuit including the failure.
  • the circuit may be replaced.
  • FIG. 17 is a table showing a part of LPDDR4 commands.
  • FIG. 18 is a table showing commands issued to the DRAM chip according to the eleventh embodiment.
  • the command of FIG. 18 can be used to calculate data according to each embodiment of the present invention without adding a new command to LPDDR4.
  • bit RA15 in FIG. 17 cannot be used, and therefore data of 12 gigabits or more cannot be stored.
  • FIG. 19 is a table showing commands issued to the DRAM chip according to the twelfth embodiment.
  • FIG. 19 illustrates another example of incorporating commands used to compute data in accordance with embodiments of the present invention into LPDDR4 commands.
  • a command designated as RFU (Reserved for Future Use) in the JEDEC standard is used as an active select command ASEL.
  • FIG. 20 is a table showing commands issued to the DRAM chip according to the thirteenth embodiment.
  • FIG. 20 illustrates another example of incorporating commands used to compute data in accordance with embodiments of the present invention into LPDDR4 commands.
  • three commands which are RFU in the JEDEC standard are used as active select commands ASEL-1 to ASEL-3.
  • the bank address and row address are designated by the commands ASEL-1 to ASEL-3
  • the commands ACT, ACT2, WLA, and WLA2 are designated by the command ASEL-3.
  • a DRAM chip when a DRAM chip includes a plurality of memory cell arrays, a plurality of memory cells are on the same bit line side in order to perform an operation in a row accessed unit according to each embodiment of the present invention. Or it must be recognized on the side of the reverse bit line sharing the sense amplifier. In other words, the memory controller must recognize what row address value specifies the boundary between the memory cell arrays.
  • FIG. 21 is a schematic diagram showing a configuration of a plurality of memory cell arrays 10-1 to 10-4 of the DRAM chip according to the fourteenth embodiment.
  • the DRAM chip of FIG. 20 includes a plurality of memory cell arrays 10-1 to 10-4 and a plurality of sense amplifier arrays 14A-1 to 14A-5 in which a plurality of sense amplifiers 14 are arranged.
  • the plurality of memory cell arrays 10-1 to 10-4 are arranged so that one of the plurality of sense amplifier arrays 14A-1 to 14A-5 is positioned between any two adjacent memory cells.
  • the memory cell array control circuit 22A includes a mode register MR that can be read from the memory controller 2A outside the DRAM chip via the command input circuit 21A.
  • the mode register MR includes a plurality of bits indicating the position of the boundary between the memory cell arrays, that is, one sense amplifier between any two adjacent memory cells among the plurality of memory cell arrays 10-1 to 10-4. It includes a plurality of bits that store row addresses that specify column positions.
  • the DRAM chip according to the fourteenth embodiment includes a plurality of memory cell arrays 10-1 to 10-4 and a plurality of sense amplifier arrays 14A-1 to 14A-5, and the memory cell array control circuit 22A includes a mode register MR.
  • the memory cell array control circuit 22A is configured in the same manner as the DRAM chip 1 according to the first embodiment except that the memory cell array control circuit 22A can bidirectionally communicate with the memory controller 2A via the command input circuit 21A.
  • FIG. 22A is a table showing a first part of a mode register used by the DRAM chip according to the fourteenth embodiment.
  • FIG. 22B is a table showing a second part of the mode register used by the DRAM chip according to the fourteenth embodiment.
  • FIG. 22A and FIG. 22B show an example in which a plurality of bits used for enabling the position of the boundary between the memory cell arrays to be read from the memory controller 2A according to the fourteenth embodiment are incorporated into the mode register of LPDDR4.
  • the memory cell array control circuit 22A writes the row address at the boundary between the memory cell arrays into the mode registers MR26 and MR27 which are RFUs according to the JEDEC standard.
  • the operand OP mode register MR26 [7: 0] "00000010" is written to the mode register “00000000” is written in the operand OP [7: 0] of MR27.
  • the memory controller 2A reads the contents of the mode registers MR26 and MR27 by the read operation of the mode register, and recognizes that the boundary of the memory cell array is the row address RA ⁇ 9>.
  • the memory controller 2A can recognize the boundary between the memory cell arrays and perform the operation in units of row access according to each embodiment of the present invention. it can.
  • FIG. 23 is a diagram illustrating an example of records stored in the memory cell array of the DRAM chip according to the fifteenth embodiment.
  • records each including a plurality of bit values indicating at least one attribute are stored in a plurality of memory cells arranged along the bit line.
  • each column specified by a record name and a key item indicates a bit value stored in one memory cell.
  • the record names “A” to “J” indicate, for example, names.
  • the 10-bit key items “0” to “9” indicate, for example, attributes such as sex and age of the person specified by the record name. Record names are arranged in the word line direction, and key items are arranged in the bit line direction.
  • FIG. 24 is a circuit diagram showing a configuration of a memory cell array of the DRAM chip according to the fifteenth embodiment.
  • FIG. 24 shows the physical arrangement of the data of FIG. 23 on the memory cell array.
  • the memory cell array control circuit 22 When a search key X including a plurality of bit values is input, the memory cell array control circuit 22 performs an AND operation on the bit value stored in the memory cell corresponding to the position of the search key bit value “1”. And OR operation is performed on the bit value stored in the memory cell corresponding to the position of the bit value “0” of the search key. As a result, the memory cell array control circuit 22 searches the record stored in the memory cell array 10 for a record that matches the search key.
  • FIG. 25 is a diagram for explaining a search for records stored in the memory cell array of FIG. Here, for example, it is searched whether there is a record having key items “0” to “9” that match each bit of the search key X “1010101101” in FIG. At this time, by activating and deactivating word lines corresponding to the key items “0”, “2”, “4”, “6”, “7”, and “9” of each record, An AND operation is performed on the bit values stored in each memory cell corresponding to the key item. Further, by activating and deactivating word lines corresponding to the key items “1”, “3”, “5”, and “8”, they are stored in the memory cells corresponding to these key items. Performs a logical OR operation on bit values.
  • a logical product operation is performed on the bit values stored in the memory cells corresponding to the key items “0” and “2”, and the result is stored in the memory cell corresponding to the key item “0”.
  • a logical product operation is performed on the bit values stored in the memory cells corresponding to the key items “4” and “6”, and the result is stored in the memory cell of the key item “4”.
  • an AND operation is performed on the bit values stored in the memory cells corresponding to the key items “7” and “9”, and the result is stored in the memory cell corresponding to the key item “7”.
  • a logical product operation is performed on the bit values stored in the memory cells corresponding to the key items “0” and “4”, and the result is stored in the memory cell corresponding to the key item “0”.
  • an AND operation is performed on the bit values stored in the memory cells corresponding to the key items “0” and “7”, and the result is stored in the memory cell corresponding to the key item “0”.
  • the logical product operation is performed on the bit values stored in all the memory cells corresponding to the key items “0”, “2”, “4”, “6”, “7”, and “9”, respectively.
  • the result is stored in the memory cell corresponding to the key item “0”. If this bit value is “1”, the bit value obtained as a result of performing an AND operation on the bit values stored in all the memory cells corresponding to the position of the bit value “1” of the search key is “1”. It will be said.
  • the result of performing a logical OR operation on the bit values stored in all the memory cells respectively corresponding to the key items “1”, “3”, “5”, and “8” is represented by the key item “ It is stored in the word line corresponding to “1”. If this bit value is “0”, the bit value obtained as a result of performing an AND operation on the bit values stored in all the memory cells corresponding to the position of the bit value “0” of the search key is “0”. It will be said.
  • the bit value of the result of performing an AND operation on the bit values stored in all the memory cells corresponding to the position of the bit value “1” of the search key is “1”, and the bit value of the search key It can be said that a record having a bit value “0” as a result of performing an AND operation on the bit values stored in all the memory cells corresponding to the position “0” completely matches the search key X.
  • FIG. 26 is a diagram for explaining search and sorting of records stored in the memory cell array of FIG. FIG. 26 shows a table in which the search key and the key item of each record are sorted according to the bit value “1” or “0” of the key item of the search key X.
  • a search key and a record that matches the search key a bit value obtained as a result of performing an AND operation on the bit values stored in all the memory cells corresponding to the position of the bit value “1” of the search key is “1” is obtained, and the bit value obtained as a result of performing an AND operation on the bit values stored in all the memory cells corresponding to the position of the bit value “0” of the search key is “0”. It is clear.
  • the bit value resulting from performing the logical product operation on the bit values stored in all the memory cells corresponding to the position of the bit value “1” of the search key is It becomes “1”.
  • the bit value obtained as a result of performing the AND operation on the bit values stored in all the memory cells corresponding to the position of the bit value “0” of the search key becomes “0”. . Therefore, it can be seen that the record “E” matches the search key X.
  • the memory cell array control circuit 22 When a search key including a plurality of bit values is input, the memory cell array control circuit 22 performs an exclusive OR operation or a negative exclusive OR operation between the search key and a record stored in the memory cell array. The record that matches the search key is searched from the records stored in the memory cell array.
  • FIG. 27 is a diagram for explaining a search for records stored in the memory cell array of the DRAM chip according to the sixteenth embodiment.
  • the bit values of the records “A” to “J” and the corresponding key items “0” to “9” and the search key X are the same as those in FIG.
  • the inverted data “/ 0” to “/ 9” of the key items “0” to “9” are stored in advance in the same memory cell array.
  • the key items “0” to “9” from the processor 3 and the memory controller 2 outside the DRAM chip are stored.
  • the inverted data “/ 0” to “/ 9” may be generated and written by the processor 3 or the memory controller 2. Instead, the inverted data “/ 0” to “/ 9” may be generated from the positive data of the key items “0” to “9” on the memory cell array using the negative operation of the eighth embodiment.
  • the word line corresponding to each key item is activated, and an exclusive OR (XOR) operation with the bit of the search key is performed.
  • the exclusive OR operation of the bit values “A” and “B” is performed using OR [AND [A, NOT [B] using a logical product (AND) operation, a logical sum (OR) operation, and a NOT (NOT) operation. ] [, AND [NOT [A], B]].
  • the result of the exclusive OR operation in the row accessed unit is finally obtained by the logical product operation, the logical sum operation, and the NOT operation in the row accessed unit. If the bit value of the key item matches the bit value of the search key, the bit value of the result of the exclusive OR operation is “0”, and if it does not match, it is “1”.
  • FIG. 28 is a diagram showing the result of the exclusive OR operation between the record stored in the memory cell array of FIG. 27 and the search key.
  • FIG. 28 shows the result of performing an exclusive OR operation on the bit value of the search key and the bit value of each record for each key item.
  • the bit value of the result is only for those records that completely match the search key. “0”. Since the bit value of the result is stored in one memory cell, if the corresponding word line is activated and the bit value of the memory cell is read, complete match or mismatch information can be extracted to the outside.
  • FIG. 29 is a diagram illustrating a result of determining whether the record stored in the memory cell array of the DRAM chip according to the seventeenth embodiment matches or does not match the search key.
  • FIG. 29 is an example of a result of determining whether the search key matches or does not match in a row accessed unit.
  • the determination result is indicated by the bit value “1” for the matching key item, and the bit value “0” for the mismatching key item. All the bit values are “1”, that is, there is no record that completely matches the search key.
  • a process for finding a record having as high a matching degree as possible with respect to the search key will be described.
  • the memory cell array control circuit 22 searches the first record stored in the memory cell array for a record that matches the search key.
  • the memory cell array control circuit 22 generates, for each bit line, a second record including a plurality of bit values indicating a match or mismatch between each bit of the first record and each bit of the search key.
  • the memory cell array control circuit 22 sorts each bit of the second record and determines the degree of coincidence between the first record and the search key.
  • FIG. 30 is a diagram illustrating an initial state of processing for determining the degree of coincidence between a record stored in the memory cell array of the DRAM chip according to the seventeenth embodiment and a search key.
  • the bit values of the memory cells in rows “0” to “9” are the same as the bit values of the memory cells in the corresponding key items “0” to “9” in FIG.
  • a bit value “1” is input to all the memory cells of row “10”.
  • a bit value “0” is input to all the memory cells in rows “11” to “20”.
  • the majority of the bit values of each row “0”, “10”, and “11” is calculated and the result is stored in the row “11”.
  • FIG. 31 is a diagram illustrating a result of determining the degree of coincidence between a record stored in the memory cell array of the DRAM chip according to the seventeenth embodiment and a search key.
  • FIG. 31 shows the result of executing the operations described with reference to FIG. 30 in order on rows “0” to “9”.
  • the bit values “1” of the rows “0” to “9” are sorted so as to be as small as possible. Thereafter, when the bit values of the memory cells of each record are read out in the order of rows “20” to “11”, the record in which the bit value “1” is read first is the most consistent with the search key. Can be said to be expensive.
  • FIG. 32 is a flowchart showing a process for determining whether or not a record stored in the memory cell array of the DRAM chip according to the seventeenth embodiment matches a search key.
  • step S1 the memory cell array control circuit 22 stores the match / mismatch determination results in the memory cells 11 in rows 0 to N.
  • step S2 the memory cell array control circuit 22 stores “1” in all the memory cells 11 in the row N + 1.
  • step S3 the memory cell array control circuit 22 stores “0” in all the memory cells 11 in the rows N + 2 to 2N + 2.
  • step S4 the memory cell array control circuit 22 initializes a variable K to zero.
  • step S5 the memory cell array control circuit 22 sets the value of the variable K to the variable L.
  • step S6 the memory cell array control circuit 22 stores the majority value of the bit values stored in the memory cells in the rows L, L + N + 1, and L + N + 2 in the memory cells in the row L + N + 2.
  • step S7 the memory cell array control circuit 22 determines whether or not the variable L is equal to 0. If YES, the process proceeds to step S9. If NO, the process proceeds to step S8. In step S8, the memory cell array control circuit 22 decrements the variable L by 1, and returns to step S6. In step S9, the memory cell array control circuit 22 determines whether or not the variable K is equal to the number N of key items. If YES, the process proceeds to step S11. If NO, the process proceeds to step S10. In step S10, the memory cell array control circuit 22 increments the variable K by 1, and returns to step S5. In step S11, the memory cell array control circuit 22 determines the degree of coincidence between the search key and the record, and ends the process.
  • the memory cell array control circuit 22 may determine the record having the highest degree of coincidence and notify the determination result to the memory controller 2 and the processor 3.
  • the present invention is useful in a semiconductor memory device in a system that requires a large amount of data to be processed with low power, for example, matching with bitmap data.

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Abstract

複数のビット線（１３）及び複数のワード線（１５）に沿って複数のメモリセル（１１）が配列される。各ビット線（１３）にセンスアンプ（１４）が接続される。各ビット線（１３）に沿って、第１～第４のワード線（１５）の活性又は非活性の状態に応じて第１～第４のスイッチング素子（１２）により１つのビット線（１３）にそれぞれ接続又は切断される第１～第４のメモリセル（１１）を含む、少なくとも４つずつのメモリセル（１１）が配列される。第１のメモリセル（１１）は第１のビット値を格納し、第２のメモリセル（１１）は第２のビット値を格納し、第３及び第４のメモリセル（１１）は第３のビット値をそれぞれ格納する。メモリセルアレイ制御回路（２２）は、第３及び第４のワード線（１５）を活性化した後に非活性化し、次いで、第１及び第２のワード線（１５）を活性化し、次いで、センスアンプ（１４）を活性化する。

Description

半導体記憶装置
　本発明は、格納したデータに対して論理積（ＡＮＤ）演算及び論理和（ＯＲ）演算などを実行可能な半導体記憶装置に関する。本発明はまた、そのような半導体記憶装置の製造方法と、そのような半導体記憶装置を用いたデータ処理方法とに関する。
　近年、所謂ビッグデータと呼ばれる巨大かつ複雑なデータの処理に関心が高まってきている。ＤＲＡＭ等の記憶装置に格納されたデータは、ＣＰＵ等の演算処理装置に送られて処理された後、再び記憶装置に送られる。処理すべきデータ量が巨大になると、この記憶装置と演算処理装置との間でのデータの送受信にかかる時間が、そのシステムの処理能力を制限し、かつ、電力消費量を増大させる。
　このような問題を解決する手法として、非特許文献１のように、データのある所に対して可能な限り近い場所でデータを処理することで、そのデータの送受信の時間及び消費電力を低減するという考えが、複数の企業及び研究所から提唱されている。
　さらにこの考えを推し進めて、非特許文献２などでは、データを格納している記憶装置の内部でデータを処理すれば、そもそも、外部との送受信のために時間及び消費電力を取られる必要がないという考えも提唱されてきている。
　このとき、最も重要な考慮すべき点は、安価かつ大容量であるというＤＲＡＭ等の記憶装置の長所を損なうことなく、効果的な内部データ処理の手法を提供することである。
　特許文献１は、ロウ単位でデータをコピーすることを開示している。この手法は、非特許文献２における初期化（Initialization）及びゼロ化（to write zero）に対して非常に有効である。
　非特許文献３は、このロウ単位でのデータのコピーを応用して、大量のデータに対して論理積演算または論理和演算する例を示す。
　さらに、特許文献２～４もまた、格納したデータに対して論理積演算及び論理和演算などを実行可能な半導体記憶装置を開示している。
米国特許第５４４０５１７号明細書 特開平７－１９２４６０号公報 特開２０００－０１１６９４号公報 特開２０００－０３５８７８号公報
R. Balasubramonian et al, "Near-Data Processing : Insights from a MICRO-46 Workshop", IEEE Computer Society, IEEE Micro, Vol. 34, Issue 4, pp. 36-42, August 6, 2014 E. Shiu et al, "System Challenges and Hardware Requirements for Future Consumer Devices", 2015 Symposium on VLSI Technology Digest of Technical Papers, 1-3 (Invited), pp. T6-T10, June 16, 2015 V. Seshadri, et al, "Fast Bulk Bitwise AND and OR in DRAM", IEEE Computer Architecture Letters, Vol. 14, Issue 2, pp. 127-131, May 18, 2015
　格納したデータに対して論理積演算及び論理和演算などを実行可能な従来の半導体記憶装置では、センスアンプに印加される差動電位差は、通常動作時にメモリセルが完全に充電されている場合より小さくなることがある。この電位差が小さくなると、ビットのエラーが生じるおそれがある。
　また、格納したデータに対して論理積演算及び論理和演算などを実行可能な従来の半導体記憶装置では、ワード線を活性化させる回路は通常のワード線デコード回路との親和性が良くない。
　また、例えば非特許文献３では、論理積演算及び論理和演算用の特殊なワード線デコーダ領域が設けられ、これはチップサイズの増大をもたらす。
　本発明の目的は、充分な差動電位差をセンスアンプに供給し、ＤＲＡＭのワード線デコーダの回路に対して高い親和性を有し、余分な回路を必要としない、格納したデータに対して論理積演算及び論理和演算などを実行可能な半導体記憶装置を提供することにある。
　本発明の目的はまた、そのような半導体記憶装置の製造方法と、そのような半導体記憶装置を用いたデータ処理方法とを提供することにある。
　本発明の第１の態様に係る半導体記憶装置によれば、
　互いに直交する複数のビット線及び複数のワード線に沿って配列された複数のメモリセルを含む少なくとも１つのメモリセルアレイを備える半導体記憶装置において、
　前記半導体記憶装置は、
　前記各ワード線の活性又は非活性の状態に応じて、前記各ワード線に沿って配列された各メモリセルを、前記各ビット線にそれぞれ接続又は切断する複数のスイッチング素子と、
　前記複数のビット線にそれぞれ接続された複数のセンスアンプと、
　前記各ワード線及び前記各センスアンプを活性化又は非活性化する制御回路とを備え、
　前記各ビット線に沿って、前記複数のメモリセルのうちの第１～第４のメモリセルを含む少なくとも４つずつのメモリセルが配列され、前記第１～第４のメモリセルは、前記複数のワード線のうちの第１～第４のワード線の活性又は非活性の状態に応じて、前記複数のスイッチング素子のうちの第１～第４のスイッチング素子により１つのビット線にそれぞれ接続又は切断され、前記第１のメモリセルは第１のビット値を格納し、前記第２のメモリセルは第２のビット値を格納し、前記第３及び第４のメモリセルは第３のビット値をそれぞれ格納し、
　前記制御回路は、前記第３及び第４のワード線を活性化した後に非活性化し、次いで、前記第１及び第２のワード線を活性化し、次いで、前記センスアンプを活性化することにより、前記第３のビット値によって指定される論理積演算又は論理和演算を前記第１及び第２のビット値に対して行う。
　本発明の第２の態様に係る半導体記憶装置によれば、
　互いに直交する複数のビット線及び複数のワード線に沿って配列された複数のメモリセルを含む少なくとも１つのメモリセルアレイを備える半導体記憶装置において、
　前記複数のビット線は複数の第１のビット線及び複数の第２のビット線を含み、
　前記半導体記憶装置は、
　前記各ワード線の活性又は非活性の状態に応じて、前記各ワード線に沿って配列された各メモリセルを、前記各ワード線に沿って設けられた各第１のビット線又は各第２のビット線にそれぞれ接続又は切断する複数のスイッチング素子と、
　前記複数の第１のビット線のうちの１つずつ及び前記複数の第２のビット線のうちの１つずつにそれぞれ接続された複数のセンスアンプと、
　前記各ワード線及び前記各センスアンプを活性化又は非活性化する制御回路とを備え、
　前記各ビット線及び前記各逆ビット線に沿って、前記複数のメモリセルのうちの第１～第３のメモリセルを含む少なくとも３つずつのメモリセルが配列され、前記第１及び第２のメモリセルは、前記複数のワード線のうちの第１及び第２のワード線の活性又は非活性の状態に応じて、前記複数のスイッチング素子のうちの第１及び第２のスイッチング素子により前記第１のビット線にそれぞれ接続又は切断され、前記第３のメモリセルは、前記複数のワード線のうちの第３のワード線の活性又は非活性の状態に応じて、前記複数のスイッチング素子のうちの第３のスイッチング素子により前記第２のビット線に接続又は切断され、前記第１のメモリセルは第１のビット値を格納し、前記第２のメモリセルは第２のビット値を格納し、前記第３のメモリセルは第３のビット値を格納し、
　前記制御回路は、前記第１～第３のワード線を活性化し、次いで、前記センスアンプを活性化することにより、前記第１～第３のビット値のうちの１つによって指定される論理積演算又は論理和演算を前記第１～第３のビット値のうちの残りの２つに対して行う。
　本発明の第３の態様に係る半導体記憶装置によれば、第１又は第２の態様に係る半導体記憶装置において、
　前記制御回路は、
　前記複数のワード線を個別に選択する複数ビットのロウアドレスを受信し、
　前記ロウアドレスの少なくとも１つのビットを無視することにより、予め決められた複数のワード線を同時に活性化又は非活性化する。
　本発明の第４の態様に係る半導体記憶装置によれば、第１又は第２の態様に係る半導体記憶装置において、
　前記制御回路は、複数のワード線が同時に活性化された状態にあるとき、前記センスアンプを活性化する前に、活性化されている前記複数のワード線のうちの少なくとも１つを非活性化する。
　本発明の第５の態様に係る半導体記憶装置によれば、第１～第４の態様のうちの１つに係る半導体記憶装置において、
　前記制御回路は、前記複数のワード線のうちの１つを活性化した後に前記センスアンプを活性化する第１のアクティブコマンドと、前記複数のワード線のうちの少なくとも２つを活性化した後に前記センスアンプを活性化する第２のアクティブコマンドとの両方に応じて動作する。
　本発明の第６の態様に係る半導体記憶装置によれば、第１～第５の態様のうちの１つに係る半導体記憶装置において、
　前記制御回路は、前記複数のワード線のうちの１つを活性化した後に自動的に前記センスアンプを活性化しない第３のアクティブコマンドと、前記複数のワード線のうちの少なくとも２つを活性化した後に自動的に前記センスアンプを活性化しない第４のアクティブコマンドとの両方に応じて動作する。
　本発明の第７の態様に係る半導体記憶装置によれば、第１～第６の態様のうちの１つに係る半導体記憶装置において、
　前記制御回路は、予め決められた個数の複数のビット線に沿って配列された複数のメモリセルに格納されたビット値に対して同時に演算を行う。
　本発明の第８の態様に係る半導体記憶装置によれば、第１～第７の態様のうちの１つに係る半導体記憶装置において、
　前記複数のビット線は、複数の第１のビット線及び複数の第２のビット線を含み、
　前記複数のセンスアンプのうちの各１つのセンスアンプは、前記複数の第１のビット線のうちの１つ及び前記複数の第２のビット線のうちの１つにそれぞれ接続され、
　前記制御回路は、前記センスアンプが第１のビット値を生成した後に前記センスアンプを非活性化し、次いで、前記第１及び第２のビット線を独立にプリチャージして前記第１及び第２のビット線の電位を変化させ、次いで、前記センスアンプを活性化して前記第１のビット値を反転したビット値を生成する。
　本発明の第９の態様に係る半導体記憶装置によれば、第１～第８の態様のうちの１つに係る半導体記憶装置において、
　前記半導体記憶装置は、
　複数のメモリセルアレイと、
　複数のセンスアンプを配列した少なくとも１つのセンスアンプ列とを備え、
　前記複数のメモリセルアレイは、互いに隣接する任意の２つのメモリセルの間に１つのセンスアンプ列が位置するように配列され、
　前記各メモリセルアレイの少なくとも１つのワード線と、前記少なくとも１つのワード線に沿って配列された複数のメモリセル及び複数のスイッチング素子とをそれぞれ含む、前記各メモリセルアレイに少なくとも１つずつ設けられた冗長回路とを備える。
　本発明の第１０の態様に係る半導体記憶装置によれば、第９の態様に係る半導体記憶装置において、
　前記制御回路は、前記複数のメモリセルアレイのうちの各１つのメモリセルアレイにおいて、
　当該１つのメモリセルアレイにおける故障を当該１つのメモリセルアレイの冗長回路によって救済したとき、当該１つのメモリセルアレイを演算回路として動作させ、
　当該１つのメモリセルアレイにおける故障を他のメモリセルアレイの冗長回路によって救済したとき、当該１つのメモリセルアレイの演算回路としての動作を中止する。
　本発明の第１１の態様に係る半導体記憶装置によれば、第９又は第１０の態様に係る半導体記憶装置において、
　前記半導体記憶装置の外部から読み出し可能なレジスタであって、前記複数のメモリセルアレイのうち互いに隣接する任意の２つのメモリセルの間の１つのセンスアンプ列の位置を指定するロウアドレスを格納するレジスタを備える。
　本発明の第１２の態様に係る半導体記憶装置によれば、第１～第１１の態様のうちの１つに係る半導体記憶装置において、
　前記各ビット線ごとに、少なくとも１つの属性を示す複数のビット値をそれぞれ含むレコードを、前記ビット線に沿って配列された複数のメモリセルに格納する。
　本発明の第１３の態様に係る半導体記憶装置によれば、第１２の態様に係る半導体記憶装置において　前記制御回路は、複数のビット値を含む検索キーが入力されたとき、
　前記検索キーのビット値「１」の位置に対応するメモリセルに格納されたビット値に対して論理積演算を行い、
　前記検索キーのビット値「０」の位置に対応するメモリセルに格納されたビット値に対して論理和演算を行い、
　これにより、前記半導体記憶装置に格納されたレコードから、前記検索キーに一致するレコードを検索する。
　本発明の第１４の態様に係る半導体記憶装置によれば、第１２の態様に係る半導体記憶装置において、
　前記制御回路は、複数のビット値を含む検索キーが入力されたとき、前記検索キーと前記半導体記憶装置に格納されたレコードとの排他的論理和演算又は否定排他的論理和演算を行い、これにより、前記半導体記憶装置に格納されたレコードから、前記検索キーに一致するレコードを検索する。
　本発明の第１５の態様に係る半導体記憶装置によれば、第１２の態様に係る半導体記憶装置において、
　前記制御回路は、複数のビット値を含む検索キーが入力されたとき、
　前記半導体記憶装置に格納された第１のレコードから、前記検索キーに一致するレコードを検索し、
　前記各ビット線ごとに、前記第１のレコードの各ビットと前記検索キーの各ビットとの一致又は不一致を示す複数のビット値を含む第２のレコードを生成し、
　前記第２のレコードの各ビットをソートして、前記第１のレコードと前記検索キーの一致度を判定する。
　本発明の第１６の態様に係る半導体記憶装置の製造方法によれば、
　互いに直交する複数のビット線及び複数のワード線に沿って配列された複数のメモリセルを含む少なくとも１つのメモリセルアレイを備える半導体記憶装置の製造方法において、
　前記製造方法は、
　前記複数のビット線を形成するステップと、
　前記複数のワード線を形成するステップと、
　前記複数のメモリセルを形成するステップと、
　前記各ワード線の活性又は非活性の状態に応じて、前記各ワード線に沿って配列された各メモリセルを、前記各ビット線にそれぞれ接続又は切断する複数のスイッチング素子を形成するステップと、
　前記複数のビット線にそれぞれ接続された複数のセンスアンプを形成するステップと、
　前記各ワード線及び前記各センスアンプを活性化又は非活性化する制御回路を形成するステップとを含み、
　前記各ビット線に沿って、前記複数のメモリセルのうちの第１～第４のメモリセルを含む少なくとも４つずつのメモリセルが配列され、前記第１～第４のメモリセルは、前記複数のワード線のうちの第１～第４のワード線の活性又は非活性の状態に応じて、前記複数のスイッチング素子のうちの第１～第４のスイッチング素子により１つのビット線にそれぞれ接続又は切断され、前記第１のメモリセルは第１のビット値を格納し、前記第２のメモリセルは第２のビット値を格納し、前記第３及び第４のメモリセルは第３のビット値をそれぞれ格納し、
　前記制御回路は、前記第３及び第４のワード線を活性化した後に非活性化し、次いで、前記第１及び第２のワード線を活性化し、次いで、前記センスアンプを活性化することにより、前記第３のビット値によって指定される論理積演算又は論理和演算を前記第１及び第２のビット値に対して行う。
　本発明の第１７の態様に係る半導体記憶装置の製造方法によれば、第１６の態様に係る半導体記憶装置の製造方法において、
　前記半導体記憶装置の製造方法は、
　互いに隣接する任意の２つのメモリセルの間に１つのセンスアンプ列が位置するように、複数のメモリセルアレイと、複数のセンスアンプを配列した少なくとも１つのセンスアンプ列とを形成するステップと、
　前記各メモリセルアレイの少なくとも１つのワード線と、前記少なくとも１つのワード線に沿って配列された複数のメモリセル及び複数のスイッチング素子とをそれぞれ含む、前記各メモリセルアレイに少なくとも１つずつ設けられた冗長回路を形成するステップと、
　前記複数のメモリセルアレイのうちの各１つのメモリセルアレイにおいて、当該１つのメモリセルアレイにおける故障を当該１つのメモリセルアレイの冗長回路によって救済したとき、当該１つのメモリセルアレイを演算回路として動作させるステップと、
　前記複数のメモリセルアレイのうちの各１つのメモリセルアレイにおいて、当該１つのメモリセルアレイにおける故障を他のメモリセルアレイの冗長回路によって救済したとき、当該１つのメモリセルアレイの演算回路としての動作を中止するステップとを含む。
　本発明の第１８の態様に係るデータ処理方法によれば、
　第１～第１５の態様のうちの１つに係る半導体記憶装置を用いたデータ処理方法であって、前記各ビット線ごとに、少なくとも１つの属性を示す複数のビット値をそれぞれ含むレコードを、前記ビット線に沿って配列された複数のメモリセルに格納するステップを含む。
　本発明の第１９の態様に係るデータ処理方法によれば、第１８の態様に係るデータ処理方法において、
　複数のビット値を含む検索キーを受信するステップと、
　前記検索キーのビット値「１」の位置に対応するメモリセルに格納されたビット値に対して論理積演算を行うステップと、
　前記検索キーのビット値「０」の位置に対応するメモリセルに格納されたビット値に対して論理和演算を行うステップとを含む。
　本発明の第２０の態様に係るデータ処理方法によれば、第１８の態様に係るデータ処理方法において、
　複数のビット値を含む検索キーを受信するステップと、
　前記検索キーと前記半導体記憶装置に格納されたレコードとの排他的論理和演算又は否定排他的論理和演算を行うステップとを含む。
　本発明の第２１の態様に係るデータ処理方法によれば、第１８の態様に係るデータ処理方法において、
　複数のビット値を含む検索キーを受信するステップと、
　前記半導体記憶装置に格納された第１のレコードから、前記検索キーに一致するレコードを検索するステップと、
　前記各ビット線ごとに、前記第１のレコードの各ビットと前記検索キーの各ビットとの一致又は不一致を示す複数のビット値を含む第２のレコードを生成するステップと、
　前記第２のレコードの各ビットをソートして、前記第１のレコードと前記検索キーの一致度を判定するステップとを含む。
　本発明によれば、充分な差動電位差をセンスアンプに供給し、ＤＲＡＭのワード線デコーダの回路に対して高い親和性を有し、余分な回路を必要としない、格納したデータに対して論理積演算及び論理和演算などを実行可能な半導体記憶装置を提供することができる。
　また、本発明によれば、そのような半導体記憶装置の製造方法と、そのような半導体記憶装置を用いたデータ処理方法とを提供することができる。
実施形態１に係るＤＲＡＭチップ１を含むデータ処理装置の構成を示すブロック図である。 図１のメモリセルアレイ１０におけるロウアクセスを説明するための概略図である。 比較例に係るメモリセルアレイの１つのカラム回路を示す回路図である。 図１のメモリセルアレイ１０の１つのカラム回路を示す回路図である。 図１のメモリコントローラ２からＤＲＡＭチップ１に発行されるコマンドを示す表である。 図４のカラム回路の動作を示すタイミングチャートである。 実施形態２に係るＤＲＡＭチップのワード線デコード回路１７を示す回路図である。 比較例に係るＤＲＡＭチップのワード線デコード回路１７Ａを示す回路図である。 実施形態３に係るＤＲＡＭチップにおけるメモリセルアレイのカラム回路の動作を示すタイミングチャートである。 実施形態４及び５に係るＤＲＡＭチップにおけるメモリセルアレイの１つのカラム回路を示す回路図である。 図１０のカラム回路の動作を示すタイミングチャートである。 実施形態６～８に係るＤＲＡＭチップのセンスアンプ１４を示す回路図である。 実施形態６に係るセンスアンプ１４の動作を示すシーケンス図である。 実施形態７に係るセンスアンプ１４の動作を示すシーケンス図である。 実施形態８に係るセンスアンプ１４の動作を示すシーケンス図である。 実施形態９及び１０に係るＤＲＡＭチップの複数のメモリセルアレイ１０－１～１０－４の構成を示す概略図である。 ＬＰＤＤＲ４のコマンドの一部を示す表である。 実施形態１１に係るＤＲＡＭチップに発行されるコマンドを示す表である。 実施形態１２に係るＤＲＡＭチップに発行されるコマンドを示す表である。 実施形態１３に係るＤＲＡＭチップに発行されるコマンドを示す表である。 実施形態１４に係るＤＲＡＭチップの複数のメモリセルアレイ１０－１～１０－４の構成を示す概略図である。 実施形態１４に係るＤＲＡＭチップによって使用されるモードレジスタの第１の部分を示す表である。 実施形態１４に係るＤＲＡＭチップによって使用されるモードレジスタの第２の部分を示す表である。 実施形態１５に係るＤＲＡＭチップのメモリセルアレイに格納されるレコードの例を示す図である。 実施形態１５に係るＤＲＡＭチップのメモリセルアレイの構成を示す回路図である。 図２３のメモリセルアレイに格納されたレコードの検索を説明する図である。 図２３のメモリセルアレイに格納されたレコードの検索及びソートを説明する図である。 実施形態１６に係るＤＲＡＭチップのメモリセルアレイに格納されたレコードの検索を説明する図である。 図２７のメモリセルアレイに格納されたレコードと検索キーとの排他的論理和演算の結果を示す図である。 実施形態１７に係るＤＲＡＭチップのメモリセルアレイに格納されたレコードと検索キーとの一致及び不一致を判定した結果を示す図である。 実施形態１７に係るＤＲＡＭチップのメモリセルアレイに格納されたレコードと検索キーとの一致度を判定する処理の初期状態を示す図である。 実施形態１７に係るＤＲＡＭチップのメモリセルアレイに格納されたレコードと検索キーとの一致度を判定した結果を示す図である。 実施形態１７に係るＤＲＡＭチップのメモリセルアレイに格納されたレコードと検索キーとの一致及び不一致を判定する処理を示すフローチャートである。
　以下、図面を参照して、本発明の実施形態について説明する。
［実施形態１]
　図１は、実施形態１に係るＤＲＡＭチップ１を含むデータ処理装置の構成を示すブロック図である。図１のデータ処理装置は、ＤＲＡＭチップ１、メモリコントローラ２、及びプロセッサ３を備える。
　ＤＲＡＭチップ１は、メモリセルアレイ１０、コマンド入力回路２１、メモリセルアレイ制御回路２２、データ入出力回路２３、内部データバス２４、データ処理回路２５、及び内部データバス２６を備える。
　メモリセルアレイ１０は、複数のメモリセル１１、複数のビット線１３、センスアンプ列１４Ａ、複数のワード線１５、複数のカラム選択線１６、ワード線デコード回路１７、及びカラム選択線デコード回路１８を備える。複数のメモリセル１１は、互いに直交する複数のビット線１３及び複数のワード線１５に沿って配列される。各ワード線１５に沿って配列された各メモリセル１１は、後述するように、ワード線１５の活性又は非活性の状態に応じて動作するスイッチング素子によって、各ビット線１３にそれぞれ接続又は切断される。センスアンプ列１４Ａは、複数のビット線１３にそれぞれ接続された複数のセンスアンプを含む。複数のカラム選択線１６は、センスアンプ列１４Ａの複数のセンスアンプのうちの１つを選択する。ワード線デコード回路１７は、メモリセルアレイ制御回路２２から送られるアドレスをワード線の位置にデコードして、複数のワード線１５のうちの１つ又は複数を選択する。カラム選択線デコード回路１８は、メモリセルアレイ制御回路２２から送られるアドレスをカラム選択線の位置にデコードして、複数のカラム選択線１６のうちの１つ又は複数を選択する。
　図１では、図示の簡単化のために、１つのメモリセル１１、１つのビット線１３、１つのワード線１５、及び１つのカラム選択線１６のみを示す。
　コマンド入力回路２１は、メモリコントローラ２からコマンドＣＭＤ、アドレスＡＤＤ、及びクロックＣＬＫを受信して、これらをメモリセルアレイ制御回路２２に送り、また、クロックＣＬＫをデータ処理回路２５に送る。
　メモリセルアレイ制御回路２２は、コマンド入力回路２１からコマンドＣＭＤ、アドレスＡＤＤ、及びクロックＣＬＫを受信して、センスアンプ列１４Ａ、ワード線デコード回路１７、及びカラム選択線デコード回路１８のための制御信号ＣＮＴ＿ＳＡ、ＣＮＴ＿Ｒ、及びＣＮＴ＿Ｃを生成する。センスアンプ列１４Ａのためのセンスアンプ制御信号ＣＮＴ＿ＳＡは、センスアンプ列１４Ａの各センスアンプのアドレス（又は、各ビット線１３のアドレス）を含み、センスアンプ列１４Ａの各センスアンプを活性化又は非活性化する。ワード線デコード回路１７のためのロウ制御信号ＣＮＴ＿Ｒは、各ワード線１５のアドレスを含み、各ワード線１５を活性化又は非活性化する。カラム選択線デコード回路１８のためのカラム制御信号ＣＮＴ＿Ｃは、各カラム選択線１６のアドレスを含み、各カラム選択線１６を活性化又は非活性化する。このように、メモリセルアレイ制御回路２２は、センスアンプ列１４Ａの各センスアンプ、各ワード線１５、及び各カラム選択線１６を活性化又は非活性化する制御回路である。
　データ入出力回路２３は、メモリコントローラ２との間でデータ信号ＤＡＴＡを送受信し、さらに、内部データバス２４、データ処理回路２５、及び内部データバス２６を介して、センスアンプ列１４Ａの各センスアンプとの間でデータ信号を送受信する。
　メモリコントローラ２は、プロセッサ３の制御下で、ＤＲＡＭチップ１にコマンドＣＭＤ、アドレスＡＤＤ、及びクロックＣＬＫを送信し、ＤＲＡＭチップ１との間でデータ信号ＤＡＴＡを送受信する。
　実施形態１のＤＲＡＭチップ１の特徴について説明する前に、図１～図３を参照して、ＤＲＡＭチップ１の動作の概要について説明する。
　図２は、図１のメモリセルアレイ１０におけるロウアクセスを説明するための概略図である。図２は、図１のメモリセルアレイ１０のうち、１つのワード線１５に沿って配列された複数のメモリセル１１に関連する部分を示す。各メモリセル１１は電荷を蓄える容量素子である。各メモリセル１１の一端は、セルプレート１９にそれぞれ接続され、各メモリセル１１の他端は、スイッチング素子１２を介してビット線１３ａ又は逆ビット線１３ｂに接続される。セルプレート１９は、接地電位又は他の電位であるセルプレート電位Ｖｃｐの電圧源に接続される。ビット線１３ａはセンスアンプ列１４Ａ－２の複数のセンスアンプ１４のうちの１つに接続され、逆ビット線１３ｂはセンスアンプ列１４Ａ－１の複数のセンスアンプ１４のうちの１つに接続される。各スイッチング素子１２は例えばトランジスタである。各スイッチング素子１２は、ワード線１５の活性又は非活性の状態に応じて、各ワード線１５に沿って配列された各メモリセル１１を、各ビット線１３ａ又は逆ビット線１３ｂにそれぞれ接続又は切断する。言い換えると、各スイッチング素子１２は、１つのワード線１５に沿って配列された複数のメモリセル１１を選択する。
　図１及び図２を参照すると、データを格納するメモリセル１１は、ロウアクセスによりワード線１５が活性化されることでビット線１３に接続され、メモリセル１１の少量の電荷はセンスアンプ１４に至り、論理的な「１」もしくは「０」に増幅される。その後、カラムアクセスによりカラム選択線１６が活性化されることで、ロウアクセスで活性化されたデータを蓄えるセンスアンプ１４の一部が選択され、データ入出力回路２３を介してデータ信号ＤＡＴＡとして外部へ読み出すことが可能となる。また逆に、外部からデータ信号ＤＡＴＡが入力されたとき、カラム選択線１６で指定されたセンスアンプ１４にデータを書き込み、次いで、センスアンプ１４のデータは、活性化されたワード線１５に対応するメモリセル１１へビット線１３を介して格納される。
　ロウアクセス時にビット線１３を介してメモリセル１１と接続されるセンスアンプ１４の個数は、ページと呼ばれるカラムアクセスにより選択可能な範囲を充分に大きくするために、非常に大きな値に設定される。例として、ＪＥＤＥＣにおいて標準化されている１Ｇｂ、ｘ１６のＤＤＲ３－ＳＤＲＡＭの場合には、１回のロウアクセスによって、カラムアドレスの０～９ビットを用いて選択されるデータを１６個のピンに対して入出力する。従って、センスアンプ１４において、２１０×１６＝１６キロビットものメモリセル１１のデータが活性化される。図２を参照すると、１つのワード線１５によって選択されるメモリセル１１とその論理値を格納するセンスアンプ１４との合計数は、数キロビットから十数キロビットに達する。一方で、同じＤＤＲ３－ＳＤＲＡＭにおいてカラムアクセスを行う場合、カラムデータは、８ビットを先取り（プリフェッチ）して１６個のピンに対して入出力する。従って、１回のカラム活性によってアクセスさせるデータ量は、８×１６＝１２８ビットに留まる。したがって、ＤＲＡＭにおいては、ロウアクセスによってセンスアンプ１４上に現れるデータを単位として処理することが非常に効果的であると言える。
　図３は、比較例に係るメモリセルアレイの１つのカラム回路を示す回路図である。図３は、メモリセルアレイのうち、１つのビット線１３に沿って配列された複数のメモリセルに関連する部分を示す。図３のメモリセルアレイは、３つのメモリセル１１－１～１１－３、３つのスイッチング素子１２－１～１２－３、ビット線１３ａ、逆ビット線１３ｂ、センスアンプ１４、及び３つのワード線１５－１～１５－３を備える。
　センスアンプ１４は、ビット線１３ａ及び逆ビット線１３ｂの両方に接続される。本明細書では、ビット線１３ａを「第１のビット線」ともいい、逆ビット線１３ｂを「第２のビット線」ともいう。
　ここで、図３を参照して、１つのビット線１３ａに接続される３つのメモリセル１１－１～１１－３に対応する３つのワード線１５－１～１５－３を同時に活性化することで、ロウ活性を単位とする所定量のデータに対して論理積演算又は論理和演算を行う方法を説明する。
　例として、メモリセル１１－１，１１－２に格納されたビット値の論理和演算を行う。ワード線１５－１～１５－３の活性前の状態で、メモリセル１１－１の電圧は「０」であり、メモリセル１１－２の電圧は「Ｖ」であり、論理積演算又は論理和演算を指定するメモリセル１１－３の電圧は「Ｖ」であるとする。本明細書では、電圧「０」はビット値「０」を示し、電圧「Ｖ」はビット値「１」を示す。このとき、ビット線１３ａ及び逆ビット線１３ｂはそれぞれ電圧「Ｖ／２」にプリチャージされている。その後、ワード線１５－１～１５－３を活性化する。ここで、各ビット線１３ａ，１３ｂの容量をＣｂとし、各メモリセル１１－１～１１－３の容量をＣｓとし、Ｃｂ＝２Ｃｓと仮定する。この場合、電荷の再分配後に、ビット線１３ａの電圧は「３Ｖ／５」になり、逆ビット線１３ｂの電圧は「Ｖ／２」で不変であるので、センスアンプ１４に供給される差動電位差は「３Ｖ／５－Ｖ／２＝Ｖ／１０」となる。この差動電位差をセンスアンプ１４が増幅し、ビット線１３ａを電圧「Ｖ」とし、逆ビット線１３ｂを電圧「０」とする。これにより、「メモリセル１１－１のビット値」ＯＲ「メモリセル１１－２のビット値」＝「０」ＯＲ「１」＝「１」の演算が実行される。
　通常のＤＲＡＭの動作では、１つのワード線のみを活性化するので、図３において同様にＣｂ＝２Ｃｓと仮定してワード線１５－１のみを活性化した場合を考えると、電荷を再分配した後には差動電位差は「Ｖ／６」となる。論理積演算又は論理和演算を行うために３つのワード線１５－１～１５－３を同時に活性化する構成では、センスアンプ１４に対する差動電位差が、通常動作時にメモリセルが完全に充電されている場合より小さいことがわかる。その理由は、３つのワード線１５－１～１５－３を活性化させる回路では、１つのワード線のみを活性化する回路と比較して、電荷を再分配する対象となるメモリセルの容量が大きいからである。
　次に、図４～図６を参照して、図１のＤＲＡＭチップ１の特徴について説明する。
　図４は、図１のメモリセルアレイ１０の１つのカラム回路を示す回路図である。図４は、図１のメモリセルアレイ１０のうち、１つのビット線１３に沿って配列された複数のメモリセルに関連する部分を示す。図４のメモリセルアレイは、４つのメモリセル１１－１～１１－４、４つのスイッチング素子１２－１～１２－４、ビット線１３ａ、逆ビット線１３ｂ、センスアンプ１４、及び４つのワード線１５－１～１５－４を備える。
　図１のメモリセルアレイ１０は、格納したデータに対して論理積演算及び論理和演算などを実行可能である。図４を参照すると、ビット線１３ａに沿って、第１～第４のメモリセル１１－１～１１－４を含む、少なくとも４つのメモリセルが配列される。第１～第４のメモリセル１１－１～１１－４は、第１～第４のワード線１５－１～１５－４の活性又は非活性の状態に応じて、第１～第４のスイッチング素子１２－１～１２－４によりビット線１３にそれぞれ接続又は切断される。第１のメモリセル１１－１は第１のビット値を格納し、第２のメモリセル１１－２は第２のビット値を格納し、第３及び第４のメモリセル１１－３，１１－４は第３のビット値をそれぞれ格納する。第１及び第２のビット値は、論理積演算又は論理和演算されるデータであり、第３のビット値は、実行すべき演算（論理積演算又は論理和演算）を指定する。
　まず、メモリセルアレイ制御回路２２は、ワード線１５－３，１５－４を活性化して、その後、非活性化する。次いで、メモリセルアレイ制御回路２２は、ワード線１５－１，１５－２を活性化し、続けて、センスアンプ１４を活性化することで演算を実行する。次いで、メモリセルアレイ制御回路２２は、ワード線１５－１，１５－２を非活性化して演算結果を格納する。
　例として、メモリセル１１－３，１１－４が電圧「Ｖ」を格納することで論理和演算を指定し、演算対象のビット値を格納するメモリセル１１－１，１１－２のうち、メモリセル１１－１が電圧「０」を格納し、メモリセル１１－２が電圧「Ｖ」を格納しているとする。図３の場合と同様に、各ビット線１３ａ，１３ｂの容量をＣｂとし、各メモリセル１１－１～１１－４の容量をＣｓとし、Ｃｂ＝２Ｃｓと仮定する。まず、メモリセルアレイ制御回路２２は、ワード線１５－３，１５－４を活性化して電荷を再分配し、その後、ワード線１５－３，１５－４を非活性化する。その後、メモリセルアレイ制御回路２２は、ワード線１５－１，１５－２を活性化して再び電荷を再分配する。このとき、センスアンプ１４に供給される差動電位差は「Ｖ／８」となり、図３の比較例と比べてより大きな電位差を生み出すことがわかる。センスアンプ１４はこの電位差を増幅し、メモリセル１１－１，１１－２の論理和演算の結果を得る。
　また、メモリセル１１－３，１１－４が電圧「０」を格納することで論理積演算を指定し、メモリセル１１－１が電圧「０」を格納し、メモリセル１１－２が電圧「Ｖ」を格納している場合には、センスアンプ１４の差動電位差は「－Ｖ／８」となる。センスアンプ１４はこの電位差を増幅し、メモリセル１１－１，１１－２の論理積演算の結果を得る。
　メモリセルアレイ１０の他の各カラム回路もまた、図４のカラム回路と同様に構成される。ワード線１５の活性又は非活性の状態に応じて、ワード線１５に沿って配列された各メモリセル１１は、各ビット線１３ａにそれぞれ接続又は切断される。メモリセルアレイ制御回路２２は、予め決められた個数の複数のビット線に沿って配列された複数のメモリセル１１に格納されたビット値に対して同時に演算を行う。これにより、図１のＤＲＡＭチップ１は、ロウアクセスされる単位で論理和演算及び論理積演算を行うことができる。
　図５は、図１のメモリコントローラ２からＤＲＡＭチップ１に発行されるコマンドを示す表である。コマンドＡＣＴは、複数のワード線１５のうちの１つを活性化した後にセンスアンプ１４を活性化する第１のアクティブコマンドである。コマンドＡＣＴは、ＪＥＤＥＣによって規定されるＤＲＡＭに対するアクティブコマンドである。コマンドＡＣＴ２は、複数のワード線１５のうちの２つを活性化した後にセンスアンプ１４を活性化する第２のアクティブコマンドである。コマンドＷＬＡは、複数のワード線１５のうちの１つを活性化した後に自動的にセンスアンプ１４を活性化しない第３のアクティブコマンドである。コマンドＷＬＡ２は、複数のワード線１５のうちの２つを活性化した後に自動的にセンスアンプ１４を活性化しない第４のアクティブコマンドである。コマンドＰＣＧ及びＷＬＰは、ＪＥＤＥＣによって規定されるＤＲＡＭに対するプリチャージコマンドである。
　メモリセルアレイ制御回路２２は、例えば、コマンドＡＣＴ及びＡＣＴ２の両方に応じて動作してもよい。メモリセルアレイ制御回路２２は、例えば、コマンドＷＬＡ及びＷＬＡ２の両方に応じて動作してもよい。
　図６は、図４のカラム回路の動作を示すタイミングチャートである。図６の動作では、図５のコマンドＷＬＡ２、ＡＣＴ２、及びＰＣＧが使用されている。まず、コマンドＷＬＡ２によって、論理積演算又は論理和演算を指定するビット値を格納しているメモリセル１１－３，１１－４に対応する２つのワード線１５－３，１５－４を活性化する。次いで、コマンドＡＣＴ２によって、先に活性化されていた２つのワード線１５－３，１５－４を非活性化しながら、演算対象のビット値を格納しているメモリセル１１－１，１１－２に対応する他の２つのワード線１５－１，１５－２を活性化し、その後、センスアンプ１４を活性化する。このように、コマンドＷＬＡ２及びＡＣＴ２に応じて論理積演算又は論理和演算を実行し、コマンドＰＣＧでロウアクセスを完了する。
　ワード線デコード回路が実施形態２の構成（図７）になっている場合には、先に活性化された２つのワード線１５は、後から活性化される２つのワード線１５の活性化と同時に非活性化される。
　以上に説明したように、実施形態１に係るＤＲＡＭチップ１によれば、充分な差動電位差をセンスアンプ１４に供給し、ＤＲＡＭチップ１のワード線デコード回路１７に対して高い親和性を有し、余分な回路を必要とせず、格納したデータに対して論理積演算及び論理和演算などを実行することができる。
［実施形態２］
　図７は、実施形態２に係るＤＲＡＭチップのワード線デコード回路１７を示す回路図である。図７は、２つのワード線を同時に活性化及び非活性化する機能を持ったワード線デコード回路１７の一部を示す。実施形態２に係るＤＲＡＭチップは、ワード線デコード回路１７を除いて、実施形態１に係るＤＲＡＭチップ１と同様に構成される。
　メモリセルアレイ制御回路２２は、コマンド入力回路２１から、複数のワード線を個別に選択する複数ビットのロウアドレスを受信し、ワード線デコード回路１７に送る。
　実施形態１では、論理積演算又は論理和演算を行うために、複数のワード線のうちの２つを同時に活性化及び非活性化した。一般に、２つのワード線をアドレス指定するためには、１つのワード線のみをアドレス指定する場合よりもアドレスのデータ量が増大する。実施形態２では、従来のワード線デコード回路から大幅に変更することなく、従来よりも少ないデータ量で複数のワード線をアドレス指定することができるワード線デコード回路１７の回路について説明する。
　図７のワード線デコード回路１７は、８個のワード線１５－１～１５－８に接続される。これらのワード線１５－１～１５－８は、３ビットのロウアドレスによってアドレス指定される。
　図８は、比較例に係るＤＲＡＭチップのワード線デコード回路１７Ａを示す回路図である。図８は、２つのワード線を同時に活性化及び非活性化する機能を持たないワード線デコード回路１７Ａの一部を示す。図７及び図８を比較すると、図７のワード線デコード回路１７は、ロウアドレスの最下位ビット＜０＞と、追加の通常動作ビットとの論理積演算を行うことを特徴とする。
　図７のワード線デコード回路１７は、「通常動作ビット＝１」のとき、図８のワード線デコード回路１７Ａと同様に、３ビットのロウアドレスで８つのワード線１５－１～１５－８を排他的に選択することができる。一方で、図７のワード線デコード回路１７では、「通常動作ビット＝０」の場合、ロウアドレスの最下位ビット＜０＞は無視され、２つのワード線が同時に活性化される。
　図７及び図８を比較すると、ロウアドレスの１つのビットを無視することで、２つのワード線を同時に活性化することを、回路を大幅に変更することなく容易に実現可能であることがわかる。
　図７のワード線デコード回路１７は、図３のように３つのワード線（すなわち、２のべき乗とは異なる個数のワード線）を同時に活性化する回路に比較して、一般的なＤＲＡＭのワード線デコード回路に容易に付加することができる。また、特殊なデコード回路を含むメモリセル領域を持つ必要がないので、チップサイズの増加も抑制可能である。
　実施形態２では、無視されるロウアドレスのビットは、最下位ビットに限らず、他のビットであってもよい。
　また、実施形態２では、ロウアドレスの複数ビットを無視してもよい。この場合、２のべき乗個のワード線を同時に活性化及び非活性化することができる。このため、図５のコマンドＡＣＴ２に代えて、複数のワード線１５のうちの２のべき乗個を活性化した後にセンスアンプ１４を活性化するアクティブコマンドを用いてもよく、図５のコマンドＷＬＡ２に代えて、複数のワード線１５のうちの２のべき乗個を活性化した後に自動的にセンスアンプ１４を活性化しないアクティブコマンドを用いてもよい。
　また、実施形態２では、ワード線デコード回路に代えて、メモリセルアレイ制御回路がロウアドレスの少なくとも１つのビットを無視してもよい。メモリセルアレイ制御回路又はワード線デコード回路が、ロウアドレスの少なくとも１つのビットを無視することにより、予め決められた複数のワード線を同時に活性化又は非活性化することができる。
［実施形態３］
　図９は、実施形態３に係るＤＲＡＭチップにおけるメモリセルアレイのカラム回路の動作を示すタイミングチャートである。実施形態３に係るＤＲＡＭチップは、実施形態１に係るＤＲＡＭチップ１と同様に構成される。
　図４及び図９を参照すると、コマンドＡＣＴ２に応じて、２つのワード線１５－１，１５－２を活性化して二度目の電荷の再分配を行った後、センスアンプ１４を活性化する前に、活性化された２つのワード線１５－１，１５－２のうちの一方を非活性化する。その後、センスアンプ１４を活性化することで演算を実行し、演算結果は、非活性化されなかったワード線に対応するメモリセル１１に格納される。センスアンプ１４を活性化する前に２つのワード線１５－１，１５－２のうちの一方を非活性化することにより、ビット線１３ａ及び逆ビット線１３ｂの容量の不均衡を縮小することができる。
　２つより多くのワード線を同時に活性化する場合も、図９に示す動作と同様である。メモリセルアレイ制御回路２２は、複数のワード線が同時に活性化された状態にあるとき、センスアンプを活性化する前に、活性化されている複数のワード線のうちの少なくとも１つを非活性化する。これにより、上述のように、ビット線１３ａ及び逆ビット線１３ｂの容量の不均衡を縮小することができる。
［実施形態４］
　図１０は、実施形態４及び５に係るＤＲＡＭチップにおけるメモリセルアレイの１つのカラム回路を示す回路図である。実施形態４に係るＤＲＡＭチップは、メモリセルアレイを除いて、実施形態１に係るＤＲＡＭチップ１と同様に構成される。図１０は、メモリセルアレイのうち、１つの共通のセンスアンプ１４に接続されたビット線１３ａ及び逆ビット線１３ｂに沿って配列された複数のメモリセルに関連する部分を示す。
　図１０のメモリセルアレイは、３つのメモリセル１１－１～１１－３、３つのスイッチング素子１２－１～１２－３、ビット線１３ａ、逆ビット線１３ｂ、センスアンプ１４、及び３つのワード線１５－１～１５－３を備える。
　図１０のメモリセルアレイは、図４のメモリセルアレイ１０と同様に、格納したデータに対して論理積演算及び論理和演算などを実行可能である。図１０を参照すると、１つの共通のセンスアンプ１４に接続されたビット線１３ａ及び逆ビット線１３ｂに沿って、第１～第３のメモリセル１１－１～１１－３を含む少なくとも３つのメモリセルが配列される。第１及び第２のメモリセル１１－１，１１－２は、第１及び第２のワード線１５－１，１５－２の活性又は非活性の状態に応じて、第１及び第２のスイッチング素子１２－１，１２－２によりビット線１３ａにそれぞれ接続又は切断される。第３のメモリセル１１－３は、第３のワード線１５－３の活性又は非活性の状態に応じて、第３のスイッチング素子１２－３により逆ビット線１３ｂに接続又は切断される。第１のメモリセル１１－１は第１のビット値を格納し、第２のメモリセル１１－２は第２のビット値を格納し、第３のメモリセル１１－３は第３のビット値を格納する。第１～第３のビット値のうちの任意の２つが、論理積演算又は論理和演算されるデータであり、第１～第３のビット値のうちの残りの１つが実行すべき演算（論理積演算又は論理和演算）を指定する。
　メモリセルアレイ制御回路２２は、ワード線１５－１～１５－３を活性化し、次いで、センスアンプ１４を活性化することにより、第１～第３のビット値のうちの１つによって指定される論理積演算又は論理和演算を第１～第３のビット値のうちの残りの２つに対して行う。
　例として、メモリセル１１－３が電圧「Ｖ」を格納することで論理積演算を指定し、演算対象のビット値を格納するメモリセル１１－１，１１－２が電圧「Ｖ」を格納しているとする。図３の場合と同様に、各ビット線１３ａ，１３ｂの容量をＣｂとし、各メモリセル１１－１～１１－３の容量をＣｓとし、Ｃｂ＝２Ｃｓと仮定する。まず、メモリセルアレイ制御回路２２は、ワード線１５－１を活性化し、電荷の再分配後に、ワード線１５－１を非活性化する。その後、メモリセルアレイ制御回路２２は、ワード線１５－２を活性化する。ワード線１５－３は任意の時点で活性化してもよい。ワード線１５－２，１５－３が活性化して再び電荷が再分配されると、センスアンプ１４に供給される差動電位差は「Ｖ／９」となり、図３の比較例と比べて大きな電位差となる。センスアンプ１４はこの電位差を増幅して、メモリセル１１－１，１１－２の論理積演算の結果を得る。
　センスアンプ１４の差動電位差は、図３の比較例の場合より大きいながら、図４の場合に比較して僅かながら小さくなる。
　図１１は、図１０のカラム回路の動作を示すタイミングチャートである。図１１の動作では、図５のコマンドＷＬＡ、ＡＣＴ、及びＰＣＧが使用されている。まず、コマンドＷＬＡによって、ワード線１５－１，１５－２を活性化する。コマンドＡＣＴによってワード線１５－３を活性化した後に、センスアンプ１４を活性化して論理和演算又は論理積演算を行う。最終的に、コマンドＰＣＧでロウアクセスを完了する。
　メモリセル１１－３が電圧「０」を格納することで論理和演算を行う場合も、論理積演算を行う場合と同様に動作する。
　ビット線１３ａ及び逆ビット線１３ｂの一方には、１つのみのワード線が設けられるので、この部分では、図７のワード線デコード回路１７ではなく、より簡単な構成を有する図８のワード線デコード回路１７Ａを使用可能である。
　このように、図１０のメモリセルアレイでは、同一のビット線１３ａに接続された２つのメモリセル１１－１，１１－２と、ビット線１３ａとセンスアンプ１４を共有する逆ビット線１３ｂに接続された１つのメモリセル１１－３とを用いて、論理積演算又は論理和演算を行う。ビット線１３ａに１つのメモリセルを設け、逆ビット線１ｂに２つのメモリセルを設けても、図１０の場合と同様に動作する。
［実施形態５］
　実施形態４において、３つのワード線は１つずつ、活性化、電荷再分配、及び非活性化を行い、３つ目のワード線の電荷再分配が終了した後に、センスアンプ１４は電荷を増幅し、そのワード線に対応するメモリセルに演算結果を格納してもよい。これにより、１つのカラム回路においてある時点で活性化されているワード線は常に１つのみとなり、図８のワード線デコード回路１７Ａを使用可能である。図７のワード線デコード回路１７を使用していても、通常動作ビットを「１」のままにすることができる。先に活性化されたワード線は、後から活性化されるワード線の活性化と同時に非活性化される。同時に非活性化されない場合は、コマンドＷＰＬによって非活性化されてもよい。
　このように、メモリセルアレイ制御回路２２は、複数のワード線が同時に活性化された状態にあるとき、センスアンプ１４を活性化する前に、活性化されている複数のワード線のうちの少なくとも１つを非活性化する。これにより、実施形態３と同様に、ビット線１３ａ及び逆ビット線１３ｂの容量の不均衡を縮小することができる。
［実施形態６］
　図１２は、実施形態６～８に係るＤＲＡＭチップのセンスアンプ１４を示す回路図である。実施形態６では、格納したデータに対して否定演算（ＮＯＴ）を実行可能なセンスアンプ１４について説明する。実施形態６に係るＤＲＡＭチップは、センスアンプ１４を除いて、実施形態１に係るＤＲＡＭチップ１と同様に構成される。
　図１２のセンスアンプ１４は、ビット線１３ａ及び逆ビット線１３ｂの両方に接続される。ビット線１３ａは、ビット線プリチャージ回路３１を介して、ビット線プリチャージ電圧Ｖｐｃｇの電圧源に接続される。逆ビット線１３ｂは、逆ビット線プリチャージ回路３２を介して、ビット線プリチャージ電圧Ｖｐｃｇの電圧源に接続される。センスアンプ１４は、ビット線１３ａ及び逆ビット線１３ｂの間に接続されたビット線イコライズ回路３３を備える。ビット線プリチャージ回路３１、逆ビット線プリチャージ回路３２、及びビット線イコライズ回路３３はそれぞれ、例えばトランジスタなどのスイッチング素子である。ビット線プリチャージ回路３１、逆ビット線プリチャージ回路３２、及びビット線イコライズ回路３３は、図１のメモリセルアレイ制御回路２２の制御下で動作する。
　メモリセルアレイ制御回路２２は、センスアンプ１４が第１のビット値を生成した後にセンスアンプ１４を非活性化する。次いで、メモリセルアレイ制御回路２２は、ビット線１３ａ及び逆ビット線１３ｂを独立にプリチャージしてビット線１３ａ及び逆ビット線１３ｂの電位を変化させる。次いで、メモリセルアレイ制御回路２２は、センスアンプ１４を活性化して第１のビット値を反転したビット値を生成する。
　図１３は、実施形態６に係るセンスアンプ１４の動作を示すシーケンス図である。ビット線プリチャージ回路３１、逆ビット線プリチャージ回路３２、及びビット線イコライズ回路３３が非活性化され、センスアンプ１４が活性化された状態で、ビット線１３ａに電圧「Ｖ」が設定され、逆ビット線１３ｂに電圧「０」が設定されていると仮定する。また、ビット線１３ａの側のワード線も、逆ビット線１３ｂの側のワード線も、非活性であると仮定する。まず、センスアンプ１４を非活性化する。次いで、逆ビット線プリチャージ回路３２を活性化して逆ビット線１３ｂを電圧「Ｖ／２」にプリチャージし、その後、逆ビット線プリチャージ回路３２を非活性化する。その後、ビット線イコライズ回路３３を活性化して、電荷を再分配した後、ビット線イコライズ回路３３を非活性化する。その後、ビット線プリチャージ回路３１を活性化してビット線１３ａを電圧「Ｖ／２」にプリチャージする。この過程を経て、ビット線１３ａは電圧「Ｖ／２」のプリチャージレベルになり、逆ビット線１３ｂは電圧「３Ｖ／４」になり、差動電位差は「Ｖ／４」である。センスアンプ１４を活性化すると、この差動電位差を増幅して、ビット線１３ａが電圧「０」になり、逆ビット線１３ｂが電圧「Ｖ」になる。これは初期状態で設定された電圧を反転した状態である。この後、あるワード線を活性化して、このワード線に対応するメモリセル１１に否定演算の結果を格納する。
　図１のセンスアンプ列１４Ａの各センスアンプを、図１２のセンスアンプ１４と同様に構成してもよい。これにより、図１２のセンスアンプ１４を備えるＤＲＡＭチップは、ロウアクセスされる単位で否定演算を行うことができる。
［実施形態７］
　図１４は、実施形態７に係るセンスアンプ１４の動作を示すシーケンス図である。実施形態７では、図１２のセンスアンプ１４について、実施形態６とは異なる動作について説明する。
　ビット線プリチャージ回路３１、逆ビット線プリチャージ回路３２、及びビット線イコライズ回路３３が非活性化され、センスアンプ１４が活性化された状態で、ビット線１３ａに電圧「Ｖ」が設定され、逆ビット線１３ｂに電圧「０」が設定されていると仮定する。また、ビット線１３ａの側のワード線が活性化されていると仮定する。さらに、各ビット線１３ａ，１３ｂの容量をＣｂとし、各メモリセル１１の容量をＣｓとし、Ｃｂ＝２Ｃｓと仮定する。まず、センスアンプ１４を非活性化する。次いで、逆ビット線プリチャージ回路３２を活性化して逆ビット線１３ｂを「Ｖ／２」にプリチャージし、その後、逆ビット線プリチャージ回路３２を非活性化する。その後、ビット線イコライズ回路３３を活性化して、電荷を再分配した後、ビット線イコライズ回路３３を非活性化する。その後、ビット線プリチャージ回路３１を活性化してビット線１３ａを電圧「Ｖ／２」にプリチャージする。この過程を経て、ビット線１３ａは電圧「Ｖ／２」のプリチャージレベルになり、逆ビット線１３ｂは電圧「４Ｖ／５」になり、差動電位差は「３Ｖ／１０」である。センスアンプ１４を活性化すると、この差動電位差を増幅して、ビット線１３ａが電圧「０」になり、逆ビット線１３ｂが電圧「Ｖ」になる。これは初期状態で設定された電圧を反転した状態である。次いで、センスアンプ１４を活性化すると同時に、演算結果は、活性化されているワード線１５に対応するメモリセル１１に格納される。
　実施形態７によれば、実施形態６の場合に比較して、否定演算を行ったときのセンスアンプ１４の差動電位差が大きくなっている。
　実施形態７によれば、実施形態６に係るセンスアンプ１４と同様に、ロウアクセスされる単位で否定演算を行うことができる。
［実施形態８］
　図１５は、実施形態８に係るセンスアンプ１４の動作を示すシーケンス図である。実施形態８では、図１２のセンスアンプ１４について、実施形態６及び７とは異なる動作について説明する。
　ビット線プリチャージ回路３１、逆ビット線プリチャージ回路３２、及びビット線イコライズ回路３３が非活性化され、センスアンプ１４が活性化された状態で、ビット線１３ａに電圧「Ｖ」が設定され、逆ビット線１３ｂに電圧「０」が設定されていると仮定する。また、ビット線１３ａの側のワード線が活性化されていると仮定する。まず、センスアンプ１４を非活性化する。次いで、ビット線プリチャージ回路３１を活性化してビット線１３ａを電圧「Ｖ／２」にプリチャージし、その後、ビット線プリチャージ回路３１を非活性化する。その後、ビット線イコライズ回路３３を活性化して、電荷を再分配した後、ビット線イコライズ回路３３を非活性化する。その後、逆ビット線プリチャージ回路３２を活性化して逆ビット線１３ｂを電圧「Ｖ／２」にプリチャージする。この過程を経て、逆ビット線１３ｂは電圧「Ｖ／２」のプリチャージレベルになり、ビット線１３ａは電圧「３Ｖ／１０」となり、差動電位差は「２Ｖ／１０」である。センスアップ１４を活性化すると、この差動電位差を増幅して、ビット線１３ａが電圧「０」になり、逆ビット線１３ｂが電圧「Ｖ」になる。これは初期状態で設定された電圧を反転した状態である。次いで、センスアンプ１４を活性化すると同時に、演算結果は、活性化されているワード線１５に対応するメモリセル１１に格納される。
　実施形態７によれば、実施形態６の場合に比較して、否定演算を行ったときのセンスアンプ１４の差動電位差が小さくなっている。
　実施形態８によれば、実施形態６及び７に係るセンスアンプ１４と同様に、ロウアクセスされる単位で否定演算を行うことができる。
［実施形態９］
　図１６は、実施形態９及び１０に係るＤＲＡＭチップの複数のメモリセルアレイ１０－１～１０－４の構成を示す概略図である。ＤＲＡＭチップは複数のメモリセルアレイを備えてもよく、各メモリセルアレイは、少なくとも１つの予備のワード線と、このワード線に沿って配列された複数の予備のメモリセル及び複数の予備のスイッチング素子とを含む冗長回路を備えてもよい。
　図１６のＤＲＡＭチップは、複数のメモリセルアレイ１０－１～１０－４と、複数のセンスアンプ１４を配列した複数のセンスアンプ列１４Ａ－１～１４Ａ－５とを備える。複数のメモリセルアレイ１０－１～１０－４は、互いに隣接する任意の２つのメモリセルの間に複数のセンスアンプ列１４Ａ－１～１４Ａ－５のうちの１つが位置するように配列される。図１６のＤＲＡＭチップは、各メモリセルアレイ１０－１～１０－４の少なくとも１つの予備のワード線と、このワード線に沿って配列された複数の予備のメモリセル及び複数の予備のスイッチング素子とをそれぞれ含む、各メモリセルアレイ１０－１～１０－４に少なくとも１つずつ設けられた冗長回路を備える。実施形態９に係るＤＲＡＭチップは、複数のメモリセルアレイ１０－１～１０－４及び複数のセンスアンプ列１４Ａ－１～１４Ａ－５を備えることを除いて、実施形態１に係るＤＲＡＭチップ１と同様に構成される。
　ここで、あるワード線と、そのワード線に沿って配列された複数のメモリセル及び複数のスイッチング素子を含むメモリセルアレイの回路部分を「ロウ回路」という。あるワード線、あるいはそのワード線に沿って配列されたメモリセルもしくはスイッチング素子に故障があった場合、その故障を含むロウ回路を冗長回路によって置換することによって、故障を救済することができる。図１６では、ワード線１５ａ－１，１５ａ－２を含むロウ回路が冗長回路であるとする。メモリセルアレイ１０－２のワード線１５を含むロウ回路に故障がある場合、同じメモリセルアレイ１０－２のワード線１５ａ－１を含む冗長回路で置換してもよく、他のメモリセルアレイ１０－４のワード線１５ａ－２を含む冗長回路で置換してもよい。
　メモリセルアレイ制御回路２２は、複数のメモリセルアレイ１０－１～１０－４のうちの各１つのメモリセルアレイにおいて、当該１つのメモリセルアレイにおける故障を当該１つのメモリセルアレイの冗長回路によって救済したとき、当該１つのメモリセルアレイを演算回路として動作させることができる。故障を含むロウ回路と冗長回路とが同じメモリセルアレイに含まれる場合、冗長回路の各メモリセルは、故障を含むロウ回路が接続されるものと同じビット線及びセンスアンプに接続される。従って、ロウ回路を冗長回路で置換しても、メモリセルアレイは、前述の各実施形態で説明したように演算回路として動作可能である。
　上述したようなワード線に沿った冗長回路に代えて、又はそれに加えて、各メモリセルアレイ１０－１～１０－４の少なくとも１つの予備のビット線又はカラム選択線と、このビット線又はカラム選択線に沿って配列された複数の予備のメモリセル及び複数の予備のスイッチング素子とをそれぞれ含む冗長回路を用いてもよい。
［実施形態１０］
　前述のように、図１６のＤＲＡＭチップにおいて、メモリセルアレイ１０－２のワード線１５を含むロウ回路に故障がある場合、他のメモリセルアレイ１０－４のワード線１５ａ－２を含む冗長回路で置換してもよい。
　メモリセルアレイ制御回路２２は、複数のメモリセルアレイ１０－１～１０－４のうちの各１つのメモリセルアレイにおいて、当該１つのメモリセルアレイにおける故障を他のメモリセルアレイの冗長回路によって救済したとき、当該１つのメモリセルアレイの演算回路としての動作を中止する。故障を含むロウ回路と冗長回路とが異なるメモリセルアレイに含まれる場合、冗長回路の各メモリセルは、故障を含むロウ回路が接続されるものとは異なるビット線及びセンスアンプに接続される。従って、メモリセルアレイ１０－２のワード線１５を含むロウ回路をメモリセルアレイ１０－４のワード線１５ａ－２を含む冗長回路で置換すると、メモリセルアレイ１０－２は、前述の各実施形態で説明したように演算回路としては動作できないが、ＪＥＤＥＣのＤＲＡＭ製品の規格に従ってデータを格納することができる。
　メモリセルアレイ１０－１～１０－４のうちの１つに故障を含むロウ回路があるが、どのメモリセルアレイ１０－１～１０－４にも未使用の冗長回路が存在しない場合、メモリセルアレイ制御回路２２は、故障を含むメモリセルアレイを不良と判断してもよい。
　実施形態９及び１０に係るＤＲＡＭチップによれば、ＤＲＡＭチップの製造工程において故障を含むロウ回路を発見し、故障を含むロウ回路と同じメモリセルアレイ又は異なるメモリセルアレイの冗長回路によって、故障を含むロウ回路を置換してもよい。これにより、格納したデータに対して演算を行うＤＲＡＭチップの歩留まりを向上することができる。
［実施形態１１］
　実施形態１１～１３では、ＪＥＤＥＣにおいて標準化される、Ｌｏｗ－Ｐｏｗｅｒ　ＤＤＲ４　ＳＤＲＡＭ（ＬＰＤＤＲ４）のアクティブコマンドを用いて、本発明の各実施形態に従ってデータを演算するために使用されるコマンドを組み込んだ例を示す。
　図１７は、ＬＰＤＤＲ４のコマンドの一部を示す表である。図１８は、実施形態１１に係るＤＲＡＭチップに発行されるコマンドを示す表である。図５のコマンドＡＣＴ、ＡＣＴ２、ＷＬＡ、及びＷＬＡ２を表すために、２つのビットＳ０，Ｓ１を使用し、これらのビットＳ０，Ｓ１を図１７のコマンドに以下のように組み込む。ビットＳ０を、コマンドＡＣＴ－１のチップセレクトラインＣＳ＝ＨのビットＣＡ５に割り当て、Ｓ１ビットを、コマンドＡＣＴ－１のチップセレクトラインＣＳ＝ＬのビットＣＡ３に割り当てる。例えば、Ｓ＜１：０＞＝００，０１，１０，１１をそれぞれ、図５のコマンドＡＣＴ、ＡＣＴ２、ＷＬＡ、及びＷＬＡ２に割り当てる。
　図１８のコマンドによれば、ＬＰＤＤＲ４に新たなコマンドを追加することなく、本発明の各実施形態に従ってデータを演算するために使用可能である。
　なお、図１８のコマンドによれば、図１７のビットＲＡ１５が使用できないので、１２ギガビット以上のデータを格納できない。
［実施形態１２］
　図１９は、実施形態１２に係るＤＲＡＭチップに発行されるコマンドを示す表である。図１９は、本発明の各実施形態に従ってデータを演算するために使用されるコマンドをＬＰＤＤＲ４のコマンドに組み込む他の例を示す。図１９によれば、ＪＥＤＥＣの規格においてＲＦＵ（Reserved for Future Use）とされているコマンドをアクティブセレクトコマンドＡＳＥＬとして使用する。このコマンドＡＳＥＬのチップセレクトラインＣＳ＝ＬのビットＣＡ０，ＣＡ１に、実施形態１１で説明したビットＳ０，Ｓ１をそれぞれ割り当てる。３つのコマンドＡＳＥＬ，ＡＣＴ－１，ＡＣＴ－２のシーケンスのうち、コマンドＡＳＥＬによりコマンドＡＣＴ、ＡＣＴ２、ＷＬＡ、及びＷＬＡ２のうちの１つを指定し、続くコマンドＡＣＴ－１，ＡＣＴ－２によりバンクアドレス及びロウアドレスを指定することが可能となる。
［実施形態１３］
　図２０は、実施形態１３に係るＤＲＡＭチップに発行されるコマンドを示す表である。図２０は、本発明の各実施形態に従ってデータを演算するために使用されるコマンドをＬＰＤＤＲ４のコマンドに組み込む他の例を示す。図２０によれば、ＪＥＤＥＣの規格においてＲＦＵとされている３つのコマンドをアクティブセレクトコマンドＡＳＥＬ－１～ＡＳＥＬ－３として使用する。コマンドＡＳＥＬ－３のチップセレクトラインＣＳ＝ＬのビットＣＡ０，ＣＡ１に、実施形態１１で説明したビットＳ０，Ｓ１をそれぞれ割り当てる。３つのコマンドＡＳＥＬ－１～ＡＳＥＬ－３のシーケンスのうち、コマンドＡＳＥＬ－１～ＡＳＥＬ－３によりバンクアドレス及びロウアドレスを指定し、コマンドＡＳＥＬ－３によりコマンドＡＣＴ、ＡＣＴ２、ＷＬＡ、及びＷＬＡ２のうちの１つを指定することが可能となる。
［実施形態１４］
　図１６に示すようにＤＲＡＭチップが複数のメモリセルアレイを含む場合、本発明の各実施形態に従ってロウアクセスされる単位で演算を行うためには、複数のメモリセルが同一のビット線の側にあるか、それとも、センスアンプを共有する逆ビット線の側にあるが認識されている必要がある。すなわち、メモリコントローラは、メモリセルアレイ間の境界が、いかなるロウアドレス値で特定されるのかを認識していなければならない。
　図２１は、実施形態１４に係るＤＲＡＭチップの複数のメモリセルアレイ１０－１～１０－４の構成を示す概略図である。図２０のＤＲＡＭチップは、複数のメモリセルアレイ１０－１～１０－４と、複数のセンスアンプ１４を配列した複数のセンスアンプ列１４Ａ－１～１４Ａ－５とを備える。複数のメモリセルアレイ１０－１～１０－４は、互いに隣接する任意の２つのメモリセルの間に複数のセンスアンプ列１４Ａ－１～１４Ａ－５のうちの１つが位置するように配列される。メモリセルアレイ制御回路２２Ａは、コマンド入力回路２１Ａを介して、ＤＲＡＭチップの外部のメモリコントローラ２Ａから読み出し可能なモードレジスタＭＲを備える。このモードレジスタＭＲは、メモリセルアレイ間の境界の位置を示す複数のビット、すなわち、複数のメモリセルアレイ１０－１～１０－４のうち互いに隣接する任意の２つのメモリセルの間の１つのセンスアンプ列の位置を指定するロウアドレスを格納する複数のビットを含む。実施形態１４に係るＤＲＡＭチップは、複数のメモリセルアレイ１０－１～１０－４及び複数のセンスアンプ列１４Ａ－１～１４Ａ－５を備えることと、メモリセルアレイ制御回路２２ＡがモードレジスタＭＲを備えることと、メモリセルアレイ制御回路２２Ａがコマンド入力回路２１Ａを介してメモリコントローラ２Ａと双方向に通信可能であることとを除いて、実施形態１に係るＤＲＡＭチップ１と同様に構成される。
　図２２Ａは、実施形態１４に係るＤＲＡＭチップによって使用されるモードレジスタの第１の部分を示す表である。図２２Ｂは、実施形態１４に係るＤＲＡＭチップによって使用されるモードレジスタの第２の部分を示す表である。図２２Ａ及び図２２Ｂは、実施形態１４に従ってメモリセルアレイ間の境界の位置をメモリコントローラ２Ａから読み出し可能にするために使用される複数のビットをＬＰＤＤＲ４のモードレジスタに組み込んだ例を示す。メモリセルアレイ制御回路２２Ａは、ＪＥＤＥＣの規格でＲＦＵとされているモードレジスタＭＲ２６，ＭＲ２７に、メモリセルアレイ間の境界のロウアドレスを書き込む。例えば、１つのメモリセルアレイのブロック内に５１２個のワード線がある場合には、５１２＝２９であるから、モードレジスタＭＲ２６のオペランドＯＰ［７：０］に「００００００１０」が書き込まれ、モードレジスタＭＲ２７のオペランドＯＰ［７：０］に「００００００００」が書き込まれる。メモリコントローラ２Ａは、モードレジスタのリード動作でモードレジスタＭＲ２６，ＭＲ２７の内容を読み出し、メモリセルアレイの境界がロウアドレスＲＡ＜９＞であることを認識する。
　これにより、メモリコントローラ２Ａは、ＤＲＡＭチップが複数のメモリセルアレイを含む場合であっても、メモリセルアレイ間の境界を認識し、本発明の各実施形態に従ってロウアクセスされる単位で演算を行うことができる。
［実施形態１５］
　実施形態１５では、本発明の各実施形態に係る演算を行って、ビットマップインデックスのデータを高速に検索する処理について説明する。
　図２３は、実施形態１５に係るＤＲＡＭチップのメモリセルアレイに格納されるレコードの例を示す図である。各ビット線ごとに、少なくとも１つの属性を示す複数のビット値をそれぞれ含むレコードを、ビット線に沿って配列された複数のメモリセルに格納する。
図２３において、レコード名及びキー項目によって特定される各欄は、１つのメモリセルに格納されるビット値を示す。レコード名「Ａ」～「Ｊ」は、例えば、氏名を示す。１０ビットのキー項目「０」～「９」は、例えば、レコード名で特定される人物の性別、年齢等の属性を示す。レコード名をワード線方向に配列し、キー項目をビット線方向に配列する。
　図２４は、実施形態１５に係るＤＲＡＭチップのメモリセルアレイの構成を示す回路図である。図２４は、メモリセルアレイ上における図２３のデータの物理的な配置を示す。ビット線１３ａに沿って配列されたメモリセル１１の電圧が「Ｈ」のときはビット値「１」が格納され、電圧が「Ｌ」のときはビット値「０」が格納されている。一方で、逆ビット線１３ｂに沿って配列されたメモリセル１１の電圧が「Ｈ」のときはビット値「０」が格納され、電圧が「Ｌ」のときはビット値「１」が格納されている。
　メモリセルアレイ制御回路２２は、複数のビット値を含む検索キーＸが入力されたとき、検索キーのビット値「１」の位置に対応するメモリセルに格納されたビット値に対して論理積演算を行い、検索キーのビット値「０」の位置に対応するメモリセルに格納されたビット値に対して論理和演算を行う。これにより、メモリセルアレイ制御回路２２は、メモリセルアレイ１０に格納されたレコードから、検索キーに一致するレコードを検索する。
　図２５は、図２３のメモリセルアレイに格納されたレコードの検索を説明する図である。ここで、例えば、図２５の検索キーＸ「１０１０１０１１０１」の各ビットに一致するキー項目「０」～「９」を有するレコードがあるかどうかを検索する。このとき、各レコードのキー項目「０」、「２」、「４」、「６」、「７」、及び「９」に対応するワード線を活性化及び非活性化することにより、これらのキー項目に対応する各メモリセルに格納されたビット値に対して論理積演算を行う。また、キー項目「１」、「３」、「５」、及び「８」に対応するワード線を活性化及び非活性化することにより、これらのキー項目に対応する各メモリセルに格納されたビット値に対して論理和演算を行う。
　図２５を参照すると、キー項目「０」及び「２」に対応する各メモリセルに格納されたビット値に対して論理積演算を行い、結果をキー項目「０」に対応するメモリセルに格納する。次いで、キー項目「４」及び「６」に対応する各メモリセルに格納されたビット値に対して論理積演算を行い、結果をキー項目「４」のメモリセルに格納する。次いで、キー項目「７」及び「９」に対応する各メモリセルに格納されたビット値に対して論理積演算を行い、結果をキー項目「７」に対応するメモリセルに格納する。さらに、キー項目「０」及び「４」に対応する各メモリセルに格納されたビット値に対して論理積演算を行い、結果をキー項目「０」に対応するメモリセルに格納する。最後に、キー項目「０」及び「７」に対応する各メモリセルに格納されたビット値に対して論理積演算を行い、結果をキー項目「０」に対応するメモリセルに格納する。これで、キー項目「０」、「２」、「４」、「６」、「７」、及び「９」にそれぞれ対応するすべてのメモリセルに格納されたビット値に対して論理積演算を行った結果が、キー項目「０」に対応するメモリセルに格納されている。このビット値が「１」であれば、検索キーのビット値「１」の位置に対応するすべてのメモリセルに格納されたビット値に対して論理積演算を行った結果のビット値が「１」であるということになる。
　同様に、キー項目「１」、「３」、「５」、及び「８」にそれぞれ対応するすべてのメモリセルに格納されたビット値に対して論理和演算を行った結果を、キー項目「１」に対応するワード線に格納する。このビット値が「０」であれば、検索キーのビット値「０」の位置に対応するすべてのメモリセルに格納されたビット値に対して論理積演算を行った結果のビット値が「０」であるということになる。
　検索キーのビット値「１」の位置に対応するすべてのメモリセルに格納されたビット値に対して論理積演算を行った結果のビット値が「１」であり、かつ、検索キーのビット値「０」の位置に対応するすべてのメモリセルに格納されたビット値に対して論理積演算を行った結果のビット値が「０」であるレコードが、検索キーＸに完全に一致するといえる。
　図２６は、図２３のメモリセルアレイに格納されたレコードの検索及びソートを説明する図である。図２６は、検索キーＸのキー項目のビット値「１」又は「０」に従って、検索キー及び各レコードのキー項目をソートした表を示す。検索キーと、検索キーに一致するレコードとにおいて、検索キーのビット値「１」の位置に対応するすべてのメモリセルに格納されたビット値に対して論理積演算を行った結果のビット値が「１」になり、また、検索キーのビット値「０」の位置に対応するすべてのメモリセルに格納されたビット値に対して論理積演算を行った結果のビット値が「０」になることが明らかである。このとき、レコード「Ｅ」及び「Ｉ」において、検索キーのビット値「１」の位置に対応するすべてのメモリセルに格納されたビット値に対して論理積演算を行った結果のビット値が「１」になる。また、レコード「Ｅ」において、検索キーのビット値「０」の位置に対応するすべてのメモリセルに格納されたビット値に対して論理積演算を行った結果のビット値が「０」になる。従って、レコード「Ｅ」が検索キーＸに一致することがわかる。
　このように、検索キーＸに従ってロウアクセスされる単位で論理積演算又は論理和演算を実行し、最後にすべての論理積演算又は論理和演算の結果が格納されたメモリセルに対応する２つのワード線のビット値を読み出すことにより、検索キーに一致するレコードを特定することができる。また、このとき、否定演算を必要とせず、ロウアクセスされる単位で論理積演算及び論理和演算のみを行うことで、検索キーとレコードとの一致及び不一致を判定することができる。また、レコードの全体ではなく、一致及び不一致を判定したい任意のキー項目だけを論理積演算又は論理和演算の対象として、そのキー項目に対する一致及び不一致を判定してもよい。
［実施形態１６］
　実施形態１６では、本発明の各実施形態に係る演算を行って、ビットマップインデックスのデータを高速に検索する他の処理について説明する。
　メモリセルアレイ制御回路２２は、複数のビット値を含む検索キーが入力されたとき、検索キーとメモリセルアレイに格納されたレコードとの排他的論理和演算又は否定排他的論理和演算を行い、これにより、メモリセルアレイに格納されたレコードから、検索キーに一致するレコードを検索する。
　図２７は、実施形態１６に係るＤＲＡＭチップのメモリセルアレイに格納されたレコードの検索を説明する図である。図２７において、レコード「Ａ」～「Ｊ」及び対応する各キー項目「０」～「９」のビット値と、検索キーＸとは、図２３のものに同じである。本実施形態では、キー項目「０」～「９」の反転データ「／０」～「／９」を同じメモリセルアレイ内に予め格納する。キー項目「０」～「９」の反転データ「／０」～「／９」を格納するために、ＤＲＡＭチップの外部のプロセッサ３及びメモリコントローラ２からキー項目「０」～「９」の正のデータを書き込む際に、同時に、プロセッサ３又はメモリコントローラ２により反転データ「／０」～「／９」を生成して書き込んでもよい。それに代わって、実施形態８の否定演算を用いて、メモリセルアレイ上でキー項目「０」～「９」の正のデータから反転データ「／０」～「／９」を生成してもよい。各キー項目に対応するワード線を活性化して、検索キーのビットとの排他的論理和（ＸＯＲ）演算を行う。ビット値「Ａ」及び「Ｂ」の排他的論理和演算は、論理積（ＡＮＤ）演算、論理和（ＯＲ）演算、及び否定（ＮＯＴ）演算を用いて、ＯＲ［ＡＮＤ［Ａ，ＮＯＴ［Ｂ］］，ＡＮＤ［ＮＯＴ［Ａ］，Ｂ］］により実施可能である。従って、ロウアクセスされる単位での論理積演算、論理和演算、及び否定演算によって、最終的に、ロウアクセスされる単位での排他的論理和演算の結果が得られる。キー項目のビット値が検索キーのビット値と一致していれば、排他的論理和演算の結果のビット値は「０」となり、不一致であれば「１」となる。
　図２８は、図２７のメモリセルアレイに格納されたレコードと検索キーとの排他的論理和演算の結果を示す図である。図２８は、各キー項目について、検索キーのビット値と、各レコードのビット値との排他的論理和演算を行った結果を示す。この後、ロウアクセスされる単位で全てのキー項目に対応するメモリセルに格納されたビット値の論理和演算を行うと、検索キーに完全一致しているレコードのものだけ、結果のビット値が「０」となる。結果のビット値は１つのメモリセルに格納されているので、対応するワード線を活性化してそのメモリセルのビット値を読み出せば、完全一致あるいは不一致の情報を外部に取り出すことができる。
　排他的論理和に代えて、否定排他的論理和（ＸＮＯＲ）演算を用いて、検索キーに完全一致しているレコードのものだけ、結果のビット値が「１」となるように演算しても、同じ効果が得られる。
［実施形態１７］
　実施形態１７では、本発明の各実施形態に係る演算を行って、ビットマップインデックスのデータを検索して、検索キーとレコードとの一致度を判定する処理について説明する。
　図２９は、実施形態１７に係るＤＲＡＭチップのメモリセルアレイに格納されたレコードと検索キーとの一致及び不一致を判定した結果を示す図である。図２９は、ロウアクセスされる単位で、検索キーに対して一致及び不一致を判定した結果の例である。図２９では、判定結果を、一致するキー項目をビット値「１」により示し、不一致のキー項目をビット値「０」により示す。すべてのビット値が「１」、すなわち、検索キーに完全一致するレコードはない。実施形態１７では、このような場合でも、なるべく検索キーに対する一致度が高いレコードを発見する処理について説明する。
　メモリセルアレイ制御回路２２は、複数のビット値を含む検索キーが入力されたとき、メモリセルアレイに格納された第１のレコードから、検索キーに一致するレコードを検索する。メモリセルアレイ制御回路２２は、各ビット線ごとに、第１のレコードの各ビットと検索キーの各ビットとの一致又は不一致を示す複数のビット値を含む第２のレコードを生成する。メモリセルアレイ制御回路２２は、第２のレコードの各ビットをソートして、第１のレコードと検索キーの一致度を判定する。
　図３０は、実施形態１７に係るＤＲＡＭチップのメモリセルアレイに格納されたレコードと検索キーとの一致度を判定する処理の初期状態を示す図である。ロウ「０」～「９」の各メモリセルのビット値は、図２９の対応するキー項目「０」～「９」の各メモリセルのビット値と同じである。ロウ「１０」のすべてのメモリセルにビット値「１」を入力する。ロウ「１１」～「２０」のすべてのメモリセルにビット値「０」を入力する。ここで、ロウ「０」に対して、各ロウ「０」、「１０」、及び「１１」のビット値の多数決を演算して結果をロウ「１１」に格納する。次いで、ロウ「１」に対して、各ロウ「１」、「１１」、及び「１２」のビット値の多数決を演算して結果をロウ「１２」に格納し、さらに、各ロウ「１」、「１０」、及び「１１」のビット値の多数決を演算して結果をロウ「１１」に格納する。これを順次進めて、ロウ「Ｎ」（０≦Ｎ≦９）に対して、各ロウ「Ｎ」、「Ｎ＋１０」、及び「Ｎ＋１１」のビット値の多数決を演算して結果をロウ「Ｎ＋１１」に格納し、さらに、各ロウ「Ｎ」、「Ｎ＋９」、及び「Ｎ＋１０」の多数決を演算して結果をロウ「Ｎ＋１０」に格納し、最終的に、各ロウ「Ｎ」、「１０」、及び「１１」の多数決を演算して結果をロウ「１１」に格納して、ロウ「Ｎ」に対する演算が完了する。
　図３１は、実施形態１７に係るＤＲＡＭチップのメモリセルアレイに格納されたレコードと検索キーとの一致度を判定した結果を示す図である。図３１は、図３０を参照して説明した演算をロウ「０」～「９」に対して順に実行した結果を示す。ロウ「１１」～「２０」において、ロウ「０」～「９」のビット値「１」をなるべく数値の小さなロウになるようにソートしたものとなる。この後、ロウ「２０」～「１１」の順に、各レコードのメモリセルのビット値を読み出したとき、最初にビット値「１」が読み出されたレコードが、検索キーに対して最も一致度が高いと言える。
　図２９において、一致するキー項目をビット値「０」により示し、不一致のキー項目をビット値「１」により示す場合にも、同様に検索キーとレコードとの一致度を判定することができる。
　図３２は、実施形態１７に係るＤＲＡＭチップのメモリセルアレイに格納されたレコードと検索キーとの一致及び不一致を判定する処理を示すフローチャートである。
　ステップＳ１において、メモリセルアレイ制御回路２２は、ロウ０～Ｎのメモリセル１１に一致及び不一致の判定結果を格納する。ステップＳ２において、メモリセルアレイ制御回路２２は、ロウＮ＋１の全メモリセル１１に「１」を格納する。ステップＳ３において、メモリセルアレイ制御回路２２は、ロウＮ＋２～２Ｎ＋２の全メモリセル１１に「０」を格納する。ステップＳ４において、メモリセルアレイ制御回路２２は、変数Ｋを０に初期化する。ステップＳ５において、メモリセルアレイ制御回路２２は、変数Ｌに変数Ｋの値を設定する。ステップＳ６において、メモリセルアレイ制御回路２２は、ロウＬ、Ｌ＋Ｎ＋１、及びＬ＋Ｎ＋２のメモリセルに格納されたビット値を多数決した値をロウＬ＋Ｎ＋２のメモリセルに格納する。ステップＳ７において、メモリセルアレイ制御回路２２は、変数Ｌが０に等しいか否かを判断し、ＹＥＳのときはステップＳ９に進み、ＮＯのときはステップＳ８に進む。ステップＳ８において、メモリセルアレイ制御回路２２は、変数Ｌを１だけデクリメントし、ステップＳ６に戻る。ステップＳ９において、メモリセルアレイ制御回路２２は、変数Ｋがキー項目の個数Ｎに等しいか否かを判断し、ＹＥＳのときはステップＳ１１に進み、ＮＯのときはステップＳ１０に進む。ステップＳ１０において、メモリセルアレイ制御回路２２は、変数Ｋを１だけインクリメントし、ステップＳ５に戻る。ステップＳ１１において、メモリセルアレイ制御回路２２は、検索キーとレコードとの一致度を判定し、処理を終了する。
　メモリセルアレイ制御回路２２は、最も高い一致度を有するレコードを判定し、判定結果をメモリコントローラ２及びプロセッサ３に通知してもよい。
　図３２の処理でＮ＝９とした場合、図３０の例に対応する。
　本発明は、大量のデータを少ない電力で演算処理することを必要とする、例としてはビットマップデータでのマッチングを行うシステムにおける半導体記憶装置において有用である。
１…ＤＲＡＭチップ、
２，２Ａ…メモリコントローラ、
３…プロセッサ、
１０，１０－１～１０－４…メモリセルアレイ、
１１，１１－１～１１－４…メモリセル、
１２，１２－１～１２－４…スイッチング素子、
１３，１３ａ…ビット線、
１３ｂ…逆ビット線、
１４…センスアンプ、
１４Ａ，１４Ａ－１～１４Ａ－５…センスアンプ列、
１５，１５－１～１５－８，１５ａ－１，１５ａ－２…ワード線、
１６…カラム選択線、
１７，１７Ａ…ワード線デコード回路、
１８…カラム選択線デコード回路、
１９…セルプレート、
２１，２１…コマンド入力回路、
２２，２２Ａ…メモリセルアレイ制御回路、
２３…データ入出力回路、
２４…内部データバス、
２５…データ処理回路、
２６…内部データバス、
３１…ビット線プリチャージ回路、
３２…逆ビット線プリチャージ回路、
３３…ビット線イコライズ回路、
ＭＲ…モードレジスタ、
Ｖｐｃｇ…ビット線プリチャージ電圧。

Claims (21)

  1. 　互いに直交する複数のビット線及び複数のワード線に沿って配列された複数のメモリセルを含む少なくとも１つのメモリセルアレイを備える半導体記憶装置において、
    　前記半導体記憶装置は、
    　前記各ワード線の活性又は非活性の状態に応じて、前記各ワード線に沿って配列された各メモリセルを、前記各ビット線にそれぞれ接続又は切断する複数のスイッチング素子と、
    　前記複数のビット線にそれぞれ接続された複数のセンスアンプと、
    　前記各ワード線及び前記各センスアンプを活性化又は非活性化する制御回路とを備え、
    　前記各ビット線に沿って、前記複数のメモリセルのうちの第１～第４のメモリセルを含む少なくとも４つずつのメモリセルが配列され、前記第１～第４のメモリセルは、前記複数のワード線のうちの第１～第４のワード線の活性又は非活性の状態に応じて、前記複数のスイッチング素子のうちの第１～第４のスイッチング素子により１つのビット線にそれぞれ接続又は切断され、前記第１のメモリセルは第１のビット値を格納し、前記第２のメモリセルは第２のビット値を格納し、前記第３及び第４のメモリセルは第３のビット値をそれぞれ格納し、
    　前記制御回路は、前記第３及び第４のワード線を活性化した後に非活性化し、次いで、前記第１及び第２のワード線を活性化し、次いで、前記センスアンプを活性化することにより、前記第３のビット値によって指定される論理積演算又は論理和演算を前記第１及び第２のビット値に対して行う半導体記憶装置。
  2. 　互いに直交する複数のビット線及び複数のワード線に沿って配列された複数のメモリセルを含む少なくとも１つのメモリセルアレイを備える半導体記憶装置において、
    　前記複数のビット線は複数の第１のビット線及び複数の第２のビット線を含み、
    　前記半導体記憶装置は、
    　前記各ワード線の活性又は非活性の状態に応じて、前記各ワード線に沿って配列された各メモリセルを、前記各ワード線に沿って設けられた各第１のビット線又は各第２のビット線にそれぞれ接続又は切断する複数のスイッチング素子と、
    　前記複数の第１のビット線のうちの１つずつ及び前記複数の第２のビット線のうちの１つずつにそれぞれ接続された複数のセンスアンプと、
    　前記各ワード線及び前記各センスアンプを活性化又は非活性化する制御回路とを備え、
    　前記各ビット線及び前記各逆ビット線に沿って、前記複数のメモリセルのうちの第１～第３のメモリセルを含む少なくとも３つずつのメモリセルが配列され、前記第１及び第２のメモリセルは、前記複数のワード線のうちの第１及び第２のワード線の活性又は非活性の状態に応じて、前記複数のスイッチング素子のうちの第１及び第２のスイッチング素子により前記第１のビット線にそれぞれ接続又は切断され、前記第３のメモリセルは、前記複数のワード線のうちの第３のワード線の活性又は非活性の状態に応じて、前記複数のスイッチング素子のうちの第３のスイッチング素子により前記第２のビット線に接続又は切断され、前記第１のメモリセルは第１のビット値を格納し、前記第２のメモリセルは第２のビット値を格納し、前記第３のメモリセルは第３のビット値を格納し、
    　前記制御回路は、前記第１～第３のワード線を活性化し、次いで、前記センスアンプを活性化することにより、前記第１～第３のビット値のうちの１つによって指定される論理積演算又は論理和演算を前記第１～第３のビット値のうちの残りの２つに対して行う半導体記憶装置。
  3. 　前記制御回路は、
    　前記複数のワード線を個別に選択する複数ビットのロウアドレスを受信し、
    　前記ロウアドレスの少なくとも１つのビットを無視することにより、予め決められた複数のワード線を同時に活性化又は非活性化する請求項１又は２記載の半導体記憶装置。
  4. 　前記制御回路は、複数のワード線が同時に活性化された状態にあるとき、前記センスアンプを活性化する前に、活性化されている前記複数のワード線のうちの少なくとも１つを非活性化する請求項１又は２記載の半導体記憶装置。
  5. 　前記制御回路は、前記複数のワード線のうちの１つを活性化した後に前記センスアンプを活性化する第１のアクティブコマンドと、前記複数のワード線のうちの少なくとも２つを活性化した後に前記センスアンプを活性化する第２のアクティブコマンドとの両方に応じて動作する請求項１～４のうちの１つに記載の半導体記憶装置。
  6. 　前記制御回路は、前記複数のワード線のうちの１つを活性化した後に自動的に前記センスアンプを活性化しない第３のアクティブコマンドと、前記複数のワード線のうちの少なくとも２つを活性化した後に自動的に前記センスアンプを活性化しない第４のアクティブコマンドとの両方に応じて動作する請求項１～５のうちの１つに記載の半導体記憶装置。
  7. 　前記制御回路は、予め決められた個数の複数のビット線に沿って配列された複数のメモリセルに格納されたビット値に対して同時に演算を行う請求項１～６のうちの１つに記載の半導体記憶装置。
  8. 　前記複数のビット線は、複数の第１のビット線及び複数の第２のビット線を含み、
    　前記複数のセンスアンプのうちの各１つのセンスアンプは、前記複数の第１のビット線のうちの１つ及び前記複数の第２のビット線のうちの１つにそれぞれ接続され、
    　前記制御回路は、前記センスアンプが第１のビット値を生成した後に前記センスアンプを非活性化し、次いで、前記第１及び第２のビット線を独立にプリチャージして前記第１及び第２のビット線の電位を変化させ、次いで、前記センスアンプを活性化して前記第１のビット値を反転したビット値を生成する請求項１～７のうちの１つに記載の半導体記憶装置。
  9. 　前記半導体記憶装置は、
    　複数のメモリセルアレイと、
    　複数のセンスアンプを配列した少なくとも１つのセンスアンプ列とを備え、
    　前記複数のメモリセルアレイは、互いに隣接する任意の２つのメモリセルの間に１つのセンスアンプ列が位置するように配列され、
    　前記各メモリセルアレイの少なくとも１つのワード線と、前記少なくとも１つのワード線に沿って配列された複数のメモリセル及び複数のスイッチング素子とをそれぞれ含む、前記各メモリセルアレイに少なくとも１つずつ設けられた冗長回路とを備える請求項１～８のうちの１つに記載の半導体記憶装置。
  10. 　前記制御回路は、前記複数のメモリセルアレイのうちの各１つのメモリセルアレイにおいて、
    　当該１つのメモリセルアレイにおける故障を当該１つのメモリセルアレイの冗長回路によって救済したとき、当該１つのメモリセルアレイを演算回路として動作させ、
    　当該１つのメモリセルアレイにおける故障を他のメモリセルアレイの冗長回路によって救済したとき、当該１つのメモリセルアレイの演算回路としての動作を中止する請求項９記載の半導体記憶装置。
  11. 　前記半導体記憶装置の外部から読み出し可能なレジスタであって、前記複数のメモリセルアレイのうち互いに隣接する任意の２つのメモリセルの間の１つのセンスアンプ列の位置を指定するロウアドレスを格納するレジスタを備える請求項９又は１０記載の半導体記憶装置。
  12. 　前記各ビット線ごとに、少なくとも１つの属性を示す複数のビット値をそれぞれ含むレコードを、前記ビット線に沿って配列された複数のメモリセルに格納する請求項１～１１のうちの１つに記載の半導体記憶装置。
  13. 　前記制御回路は、複数のビット値を含む検索キーが入力されたとき、
    　前記検索キーのビット値「１」の位置に対応するメモリセルに格納されたビット値に対して論理積演算を行い、
    　前記検索キーのビット値「０」の位置に対応するメモリセルに格納されたビット値に対して論理和演算を行い、
    　これにより、前記半導体記憶装置に格納されたレコードから、前記検索キーに一致するレコードを検索する請求項１２記載の半導体記憶装置。
  14. 　前記制御回路は、複数のビット値を含む検索キーが入力されたとき、前記検索キーと前記半導体記憶装置に格納されたレコードとの排他的論理和演算又は否定排他的論理和演算を行い、これにより、前記半導体記憶装置に格納されたレコードから、前記検索キーに一致するレコードを検索する請求項１２記載の半導体記憶装置。
  15. 　前記制御回路は、複数のビット値を含む検索キーが入力されたとき、
    　前記半導体記憶装置に格納された第１のレコードから、前記検索キーに一致するレコードを検索し、
    　前記各ビット線ごとに、前記第１のレコードの各ビットと前記検索キーの各ビットとの一致又は不一致を示す複数のビット値を含む第２のレコードを生成し、
    　前記第２のレコードの各ビットをソートして、前記第１のレコードと前記検索キーの一致度を判定する請求項１２記載の半導体記憶装置。
  16. 　互いに直交する複数のビット線及び複数のワード線に沿って配列された複数のメモリセルを含む少なくとも１つのメモリセルアレイを備える半導体記憶装置の製造方法において、
    　前記製造方法は、
    　前記複数のビット線を形成するステップと、
    　前記複数のワード線を形成するステップと、
    　前記複数のメモリセルを形成するステップと、
    　前記各ワード線の活性又は非活性の状態に応じて、前記各ワード線に沿って配列された各メモリセルを、前記各ビット線にそれぞれ接続又は切断する複数のスイッチング素子を形成するステップと、
    　前記複数のビット線にそれぞれ接続された複数のセンスアンプを形成するステップと、
    　前記各ワード線及び前記各センスアンプを活性化又は非活性化する制御回路を形成するステップとを含み、
    　前記各ビット線に沿って、前記複数のメモリセルのうちの第１～第４のメモリセルを含む少なくとも４つずつのメモリセルが配列され、前記第１～第４のメモリセルは、前記複数のワード線のうちの第１～第４のワード線の活性又は非活性の状態に応じて、前記複数のスイッチング素子のうちの第１～第４のスイッチング素子により１つのビット線にそれぞれ接続又は切断され、前記第１のメモリセルは第１のビット値を格納し、前記第２のメモリセルは第２のビット値を格納し、前記第３及び第４のメモリセルは第３のビット値をそれぞれ格納し、
    　前記制御回路は、前記第３及び第４のワード線を活性化した後に非活性化し、次いで、前記第１及び第２のワード線を活性化し、次いで、前記センスアンプを活性化することにより、前記第３のビット値によって指定される論理積演算又は論理和演算を前記第１及び第２のビット値に対して行う半導体記憶装置の製造方法。
  17. 　前記半導体記憶装置の製造方法は、
    　互いに隣接する任意の２つのメモリセルの間に１つのセンスアンプ列が位置するように、複数のメモリセルアレイと、複数のセンスアンプを配列した少なくとも１つのセンスアンプ列とを形成するステップと、
    　前記各メモリセルアレイの少なくとも１つのワード線と、前記少なくとも１つのワード線に沿って配列された複数のメモリセル及び複数のスイッチング素子とをそれぞれ含む、前記各メモリセルアレイに少なくとも１つずつ設けられた冗長回路を形成するステップと、
    　前記複数のメモリセルアレイのうちの各１つのメモリセルアレイにおいて、当該１つのメモリセルアレイにおける故障を当該１つのメモリセルアレイの冗長回路によって救済したとき、当該１つのメモリセルアレイを演算回路として動作させるステップと、
    　前記複数のメモリセルアレイのうちの各１つのメモリセルアレイにおいて、当該１つのメモリセルアレイにおける故障を他のメモリセルアレイの冗長回路によって救済したとき、当該１つのメモリセルアレイの演算回路としての動作を中止するステップとを含む請求項１６記載の半導体記憶装置の製造方法。
  18. 　請求項１～１５のうちの１つに記載の半導体記憶装置を用いたデータ処理方法であって、前記各ビット線ごとに、少なくとも１つの属性を示す複数のビット値をそれぞれ含むレコードを、前記ビット線に沿って配列された複数のメモリセルに格納するステップを含むデータ処理方法。
  19. 　複数のビット値を含む検索キーを受信するステップと、
    　前記検索キーのビット値「１」の位置に対応するメモリセルに格納されたビット値に対して論理積演算を行うステップと、
    　前記検索キーのビット値「０」の位置に対応するメモリセルに格納されたビット値に対して論理和演算を行うステップとを含む請求項１８記載のデータ処理方法。
  20. 　複数のビット値を含む検索キーを受信するステップと、
    　前記検索キーと前記半導体記憶装置に格納されたレコードとの排他的論理和演算又は否定排他的論理和演算を行うステップとを含む請求項１８記載のデータ処理方法。
  21. 　複数のビット値を含む検索キーを受信するステップと、
    　前記半導体記憶装置に格納された第１のレコードから、前記検索キーに一致するレコードを検索するステップと、
    　前記各ビット線ごとに、前記第１のレコードの各ビットと前記検索キーの各ビットとの一致又は不一致を示す複数のビット値を含む第２のレコードを生成するステップと、
    　前記第２のレコードの各ビットをソートして、前記第１のレコードと前記検索キーの一致度を判定するステップとを含む請求項１８記載のデータ処理方法。
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