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WO2018003057A1 - 等化回路、受信回路、及び半導体集積回路 - Google Patents

等化回路、受信回路、及び半導体集積回路 Download PDF

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    • H04L2025/03484—Tapped delay lines time-recursive

Definitions

  • the present invention relates to an equalization circuit, a reception circuit, and a semiconductor integrated circuit.
  • One equalization circuit that compensates for signal loss caused by intersymbol interference (ISI: Inter Symbol Interference) caused by the influence of the bit string of the received data signal is a decision feedback equalizer (DFE: Decision Feedback Equalizer) (for example, see Patent Documents 1 and 2). Compensation in the decision feedback type equalization circuit is performed based on the determination result of the past bit string, and the floating tap decision feedback type equalization circuit can compensate the influence of any bit in the bit string.
  • ISI Inter Symbol Interference
  • DFE Decision Feedback Equalizer
  • the floating tap determination feedback equalization circuit includes an adder circuit 701, a comparison circuit 702, a plurality of D latch circuits 703, a selection circuit (multiplexer) 704, and a digital analog (DA) conversion circuit 705.
  • the adder circuit 701 adds the compensation signal SG1 output from the DA converter circuit 705 to the input data signal IDT according to the bit selected from the past bit string.
  • the comparison circuit 702 performs a binary determination on the output of the addition circuit 701 and outputs the determination result as an output data signal ODT.
  • the plurality of D latch circuits 703 are driven by a clock signal (not shown) and cascaded as shown in FIG. 7 to hold the output data signal ODT.
  • FIG. 7 shows an example having eight D latch circuits 703-1 to 703-8 (the number of taps is 8), and can hold the past 8 bits.
  • the multiplexer 704 receives the outputs of the plurality of D latch circuits 703 and selects and outputs the output of the D latch circuit 703 corresponding to the selected bit.
  • the DA conversion circuit 705 converts the output of the multiplexer 704 from digital to analog according to a coefficient corresponding to the compensation strength, and generates and outputs a compensation signal SG1.
  • the floating tap decision feedback equalization circuit 700 shown in FIG. 7 selects a position to be compensated by selecting the past bit string held by the D latch circuit 703 by the multiplexer 704, and determines the compensation strength by the DA conversion circuit 705. Thus, feedback to the adding circuit 701 is performed. For example, when compensating for the influence of the data signal before 5 UI (unit interval), the output of the D latch circuit (L5) 703-5 is selected by the multiplexer 704 and output to the DA conversion circuit 705. In this way, the floating tap decision feedback equalization circuit 700 reflects the influence of past data signals on the input data signal IDT and compensates for signal loss due to intersymbol interference.
  • the input to the DA converter circuit 705 is a delay T cd by the D latch circuit 703 and a delay T mux by the multiplexer 704 as shown in FIG. Delayed by the combined delay amount (T cd + T mux ). Therefore, when the operation speed of the circuit becomes high, the timing for feeding back the compensation signal SG1 to the adding circuit 701 becomes severe.
  • the conventional floating tap decision feedback equalization circuit 700 shown in FIG. 7 can increase the compensation range by increasing the number of D latch circuits 703, but increases the number of D latch circuits 703. This increases the load on the multiplexer 704 and increases the delay T mux . As a result, the timing for feeding back the compensation signal SG1 to the adding circuit 701 becomes severe.
  • An object of the present invention is to provide an equalization circuit capable of reducing the delay of the compensation signal and relaxing the feedback timing to the adder circuit.
  • One aspect of the equalization circuit is an addition circuit that adds the input signal and the compensation signal, a comparison circuit that compares the output of the addition circuit, and a number that is one less than the number of taps of the equalization circuit that holds the output of the comparison circuit
  • a first latch circuit, a comparison circuit and a selection circuit that receives and outputs one of the first latch circuits, and a second latch circuit that holds the output of the selection circuit;
  • a digital-to-analog converter circuit that generates a compensation signal based on the output of the second latch circuit.
  • the disclosed equalization circuit can reduce the delay associated with the input to the digital-analog conversion circuit that generates the compensation signal, can ease the timing of feeding back the compensation signal, and can improve the operation margin of the circuit.
  • FIG. 1 is a diagram illustrating a configuration example of an equalization circuit according to the first embodiment.
  • FIG. 2 is a flowchart illustrating an example of compensation position selection processing according to the first embodiment.
  • FIG. 3 is a timing chart showing an operation example of the equalization circuit in the first embodiment.
  • FIG. 4 is a diagram for explaining the delay in the equalization circuit in the first embodiment.
  • FIG. 5 is a diagram illustrating a configuration example of an equalization circuit according to the second embodiment.
  • FIG. 6 is a diagram illustrating a configuration example of the semiconductor integrated circuit according to the present embodiment.
  • FIG. 7 is a diagram showing a configuration example of a conventional equalization circuit.
  • FIG. 8 is a diagram for explaining a delay in a conventional equalization circuit.
  • FIG. 1 is a diagram illustrating a configuration example of an equalization circuit 100 according to the first embodiment.
  • the equalization circuit 100 is a floating tap decision feedback equalization circuit that compensates for the influence of an arbitrary bit in a past bit string.
  • the floating tap determination feedback equalization circuit 100 includes an addition circuit 101, a comparison circuit 102, a plurality of D latch circuits 103, a selection circuit (multiplexer) 104, a D latch circuit 104, a digital analog (DA) conversion circuit 106, and a logic circuit. 107.
  • the addition circuit 101 adds the compensation signal SG1 output from the DA conversion circuit 106 to the input data signal IDT according to the bit selected from the past bit string, and outputs it.
  • the comparison circuit 102 compares the output of the addition circuit 101.
  • the comparison circuit 102 performs binary determination on the output of the addition circuit 101 and outputs the determination result as an output data signal ODT.
  • the plurality of D latch circuits 103 are driven by a clock signal (not shown) and are cascaded as shown in FIG. 1 to hold the output data signal ODT.
  • FIG. 1 shows an example having seven D latch circuits 103-1 to 103-7, which can hold the past seven bits.
  • the number of D latch circuits 103 is not limited to this, and is one less than the number of taps in the equalization circuit. In other words, the total number of circuits including the D latch circuit 103 and the D latch circuit 105 is equal to the number of taps in the equalization circuit.
  • the multiplexer 104 receives the output of the comparison circuit 102 (output data signal ODT) and the outputs of the respective D latch circuits 103-1 to 103-7. The multiplexer 104 selects and outputs one of the outputs of the comparison circuit 102 and the outputs of the D latch circuits 103-1 to 103-7 in accordance with the control by the logic circuit 107.
  • the D latch circuit 105 is driven by a clock signal (not shown) and holds the output of the multiplexer 104.
  • the DA conversion circuit 106 converts the output of the D latch circuit 105 from digital to analog according to the coefficient supplied from the logic circuit 107 according to the compensation strength, and generates and outputs a compensation signal SG1.
  • the logic circuit 107 performs compensation position selection processing and controls a coefficient according to the selection operation by the multiplexer 104 and the compensation intensity supplied to the DA converter circuit 106.
  • the logic circuit 107 includes a register 108 that holds information of compensation strength (adjustment value) for intersymbol interference (ISI) at each tap in the equalization circuit.
  • the information of the compensation strength (adjustment value) is acquired by measuring in advance before actual communication, for example, at the time of startup, and stored in the register 108.
  • the logic circuit 107 detects the tap position with the highest compensation strength based on the information held in the register 108 and controls the coefficient according to the selection operation by the multiplexer 104 and the compensation strength supplied to the DA conversion circuit 106. .
  • the logic circuit 107 seems to select the tap at the position immediately before the tap position having the highest compensation strength in the multiplexer 104. To control.
  • FIG. 2 is a flowchart showing an example of compensation position selection processing in the first embodiment.
  • the compensation position selection process is performed before actual communication, for example, at startup.
  • the logic circuit 107 selects the first tap (tap 1) as the tap position.
  • step S202 the logic circuit 107 adjusts the coefficient given to the DA conversion circuit 106.
  • step S203 a test data pattern or the like is input to the equalization circuit 100 as the input data signal IDT, and the logic circuit 107 calculates the magnitude of intersymbol interference (ISI) at the selected tap position.
  • step S204 the logic circuit 107 determines whether or not the magnitude of intersymbol interference (ISI) obtained in step S203 is equal to or less than a reference value.
  • the process returns to step S202, the coefficient given to the DA converter circuit 106 is changed, and the above-described processing is performed. Do.
  • the logic circuit 107 uses the coefficient given to the DA converter circuit 106 in step S206. (Adjustment value) is held in the register 108.
  • step S206 the logic circuit 107 determines whether the selected tap position is the last n-th tap (tap n), that is, whether there is an unselected tap position. As a result, when the selected tap position is not the n-th tap, that is, there is an unselected tap position, in step S207, the logic circuit 107 selects the next tap as the tap position, and after step S202. Process. On the other hand, if the selected tap position is the nth tap, that is, if there is no unselected tap position, the process proceeds to step S208.
  • step S208 the logic circuit 107 refers to the information held in the register 108, and selects the tap at the position immediately before the tap with the largest coefficient (adjustment value) given to the DA converter circuit 106. Then, it is determined as a tap to be used for compensation, and the process is terminated.
  • the floating tap decision feedback equalization circuit 100 selects the bit of the tap determined as described above by the multiplexer 104, generates the compensation signal SG1 by the DA conversion circuit 106, and supplies the compensation signal SG1 to the addition circuit 101. Give feedback. In this way, the floating tap decision feedback equalization circuit 100 reflects the influence of the past data signal on the input data signal IDT and compensates for the signal loss due to intersymbol interference.
  • the output of the D latch circuit (L4) 103-4 is selected by the multiplexer 104 as shown in FIG. It is output to the conversion circuit 106.
  • the data (D8) 311 shown in FIG. 3 is compensated
  • the data (D3) 312 before 5 UI is used for compensation.
  • the compensation signal SG1 corresponding to the data (D3) 313 output from the D latch circuit 105 is generated at time t301, and the data (D8) 311 compensation is performed.
  • the delay T mux due to the multiplexer 104 is canceled as shown in FIG.
  • the input to the circuit 106 is delayed by a delay T cd by the D latch circuit 105. Therefore, according to the present embodiment, the timing of feeding back the compensation signal SG1 to the adder circuit 101 can be relaxed, and the operation margin of the circuit can be improved.
  • FIG. 5 is a diagram illustrating a configuration example of the equalization circuit 500 according to the second embodiment.
  • the equalization circuit 500 is a floating tap decision feedback equalization circuit that compensates for the influence of an arbitrary bit in a past bit string.
  • the floating tap determination feedback equalization circuit 500 includes a plurality of addition circuits 501, a plurality of comparison circuits 502, a selection circuit (multiplexer) 503, a plurality of D latch circuits 504, a plurality of digital analog (DA) conversion circuits 505, and logic.
  • a circuit 506 is included.
  • the adder circuit 501-j (j is an integer of 1 to 4) adds the compensation signal output from the DA converter circuit 505-j to the input data signal IDT and outputs it.
  • the comparison circuit 502-j compares the outputs of the addition circuit 501-j.
  • the comparison circuit 502-j performs binary determination on the output of the addition circuit 501-j and outputs a determination result.
  • the multiplexer 503 receives the outputs of the comparison circuits 502-1 to 502-4, selects one according to control by the logic circuit 506, and outputs it as an output data signal ODT.
  • the D latch circuit 504 is driven by a clock signal (not shown) and is connected in cascade as shown in FIG. 5 to hold the output data signal ODT.
  • FIG. 5 shows an example having four D latch circuits 504-1 to 504-4, which can hold the past 4 bits.
  • the DA conversion circuit 505-j digitally converts the output of the D latch circuit 504-j according to the coefficient supplied from the logic circuit 506 according to the compensation strength, and generates and outputs a compensation signal.
  • the logic circuit 506 performs the compensation position selection process described above, and controls the coefficient according to the selection operation by the multiplexer 503 and the compensation intensity supplied to the DA conversion circuit 505.
  • the logic circuit 506 includes a register 507 that holds information of compensation strength (adjustment value) for intersymbol interference (ISI) at each tap in the equalization circuit.
  • the information of the compensation strength (adjustment value) is acquired by measuring in advance before actual communication, for example, at the time of start-up, and stored in the register 507.
  • the logic circuit 506 Based on the information held in the register 507, the logic circuit 506 detects the tap position having the highest compensation strength, and controls the coefficient according to the selection operation by the multiplexer 503 and the compensation strength supplied to the DA conversion circuit 505. . In the present embodiment, the logic circuit 506 controls the multiplexer 503 to select the output of the comparison circuit 502 corresponding to the tap position having the highest compensation strength.
  • the timing of feeding back the compensation signal SG1 to the adder circuit 501 can be relaxed.
  • the operating margin can be improved.
  • FIG. 6 is a diagram illustrating a configuration example of a semiconductor integrated circuit including the equalization circuit in each of the above-described embodiments.
  • the semiconductor integrated circuit 601 in this embodiment includes a receiving circuit 602 having a function of a deserializer circuit that converts an input serial signal into a parallel signal, a logic circuit that receives a parallel signal (data) from the receiving circuit 602, and performs a processing operation.
  • Internal circuit 611 Internal circuit 611.
  • the reception circuit 602 includes a front end unit 603, a logic circuit 607, and a clock generation unit 610.
  • the front end unit 603 includes a buffer 604, a decision feedback equalization circuit 605, and a demultiplexer 606.
  • the buffer 604 receives an input serial signal RXIN transmitted via a transmission path or the like.
  • the decision feedback equalization circuit 605 is, for example, the decision feedback equalization circuit shown in FIGS. 1 and 5 and determines the sign (data) of the input serial signal.
  • the demultiplexer 606 performs serial / parallel conversion on the output of the decision feedback equalization circuit 605, outputs it as a parallel signal RXOUT, and outputs a reception data clock RXCLK.
  • the logic circuit 607 includes an equalizer logic circuit 608 and a clock data recovery logic circuit 609.
  • the equalizer logic circuit 608 performs control related to the decision feedback equalization circuit 605, and controls, for example, the operation of the selection circuit and the coefficient applied to the DA conversion circuit.
  • the clock data recovery logic circuit 609 appropriately controls the phase of the clock signal output from the clock generation unit 610 based on the output signal (parallel signal RXOUT) of the demultiplexer 606.
  • the decision feedback equalization circuit 605 samples the input serial signal at an appropriate timing.
  • the parallel signal RXOUT output from the reception circuit 602 is taken into the internal circuit 611 by the flip-flop 612 operating with the reception data clock RXCLK, and is processed.
  • the delay associated with the input to the DA converter circuit that generates the compensation signal is reduced, the timing at which the compensation signal is fed back can be relaxed, and the operation margin of the circuit can be improved.

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Abstract

入力信号と補償信号とを加算する加算回路（１０１）と、加算回路の出力を比較する比較回路（１０２）と、比較回路の出力を保持する、等化回路のタップ数より１少ない数の第１のラッチ回路（１０３）と、比較回路及び各々の第１のラッチ回路の出力の内の１つを選択して出力する選択回路（１０４）と、選択回路の出力を保持する第２のラッチ回路（１０５）と、第２のラッチ回路の出力に基づいて補償信号を生成するデジタルアナログ変換回路（１０６）とを有し、選択回路の出力を第２のラッチ回路を介してデジタルアナログ変換回路に供給するようにして、補償信号の遅延を短縮し、加算回路へのフィードバックタイミングを緩和する。

Description

等化回路、受信回路、及び半導体集積回路
　本発明は、等化回路、受信回路、及び半導体集積回路に関する。
　受信したデータ信号のビット列の影響によって生じる符号間干渉（ＩＳＩ：Inter Symbol Interference）による信号損失を補償する等化回路の一つに、判定帰還型等化回路（ＤＦＥ：Decision Feedback Equalizer）がある（例えば、特許文献１、２参照）。判定帰還型等化回路における補償は、過去のビット列の判定結果を基に行われ、フローティングタップ判定帰還型等化回路は、ビット列の内の任意のビットによる影響を補償することができる。
　フローティングタップ判定帰還型等化回路は、図７に一例を示すように、加算回路７０１、比較回路７０２、複数のＤラッチ回路７０３、選択回路（マルチプレクサ）７０４、及びデジタルアナログ（ＤＡ）変換回路７０５を有する。加算回路７０１は、過去のビット列の内から選択したビットに応じてＤＡ変換回路７０５から出力される補償信号ＳＧ１を入力データ信号ＩＤＴに加算する。比較回路７０２は、加算回路７０１の出力に対する２値判定を行い、判定結果を出力データ信号ＯＤＴとして出力する。
　複数のＤラッチ回路７０３は、図示しないクロック信号により駆動され、図７に示すように縦続接続されて出力データ信号ＯＤＴを保持する。図７には、８個のＤラッチ回路７０３－１～７０３－８を有する（タップ数が８）例を示しており、過去の８ビットを保持することができる。比較回路７０２から出力される出力データ信号ＯＤＴがＤラッチ回路７０３－１に入力され、Ｄラッチ回路７０３－ｉ（ｉ＝１～７の整数）の出力がＤラッチ回路７０３－（ｉ＋１）に入力される。
　マルチプレクサ７０４は、複数のＤラッチ回路７０３の出力が入力され、選択したビットに対応するＤラッチ回路７０３の出力を選択して出力する。ＤＡ変換回路７０５は、補償強度に応じた係数に従ってマルチプレクサ７０４の出力をデジタルアナログ変換して補償信号ＳＧ１を生成し出力する。
　図７に示すフローティングタップ判定帰還型等化回路７００は、Ｄラッチ回路７０３により保持した過去のビット列をマルチプレクサ７０４により選択することで補償する位置を選択し、ＤＡ変換回路７０５で補償強度を決定して、加算回路７０１へのフィードバックを行う。例えば、５ＵＩ（ユニットインターバル）前のデータ信号による影響を補償する場合、Ｄラッチ回路（Ｌ５）７０３－５の出力がマルチプレクサ７０４で選択されＤＡ変換回路７０５に出力される。このようにして、フローティングタップ判定帰還型等化回路７００は、入力データ信号ＩＤＴに過去のデータ信号の影響を反映させ、符号間干渉による信号損失を補償する。
　図７に示した従来のフローティングタップ判定帰還型等化回路７００において、ＤＡ変換回路７０５への入力は、図８に示すようにＤラッチ回路７０３による遅延Ｔcdとマルチプレクサ７０４による遅延Ｔmuxとを合わせた遅延量（Ｔcd＋Ｔmux）だけ遅延する。そのため、回路の動作速度が高速になると、加算回路７０１に補償信号ＳＧ１をフィードバックするタイミングが厳しくなる。
　また、図７に示した従来のフローティングタップ判定帰還型等化回路７００は、Ｄラッチ回路７０３の数を増加させることで補償範囲を広げることが可能であるが、Ｄラッチ回路７０３の数を増加させるとマルチプレクサ７０４の負荷が増加し遅延Ｔmuxが大きくなる。その結果、加算回路７０１に補償信号ＳＧ１をフィードバックするタイミングが厳しくなる。
特開２０１５－１９２２００号公報 特開２０００－４９６６４号公報
　本発明の目的は、補償信号の遅延を短縮し、加算回路へのフィードバックタイミングを緩和することができる等化回路を提供することにある。
　等化回路の一態様は、入力信号と補償信号とを加算する加算回路と、加算回路の出力を比較する比較回路と、比較回路の出力を保持する、等化回路のタップ数より１少ない数の第１のラッチ回路と、比較回路及び各々の第１のラッチ回路の出力を受けて何れか１つを選択して出力する選択回路と、選択回路の出力を保持する第２のラッチ回路と、第２のラッチ回路の出力に基づいて補償信号を生成するデジタルアナログ変換回路とを有する。
　開示の等化回路は、補償信号を生成するデジタルアナログ変換回路への入力に係る遅延を短縮し、補償信号をフィードバックするタイミングを緩和することができ、回路の動作マージンを向上させることができる。
図１は、第１の実施形態における等化回路の構成例を示す図である。 図２は、第１の実施形態における補償位置選択処理の例を示すフローチャートである。 図３は、第１の実施形態における等化回路の動作例を示すタイミングチャートである。 図４は、第１の実施形態における等化回路での遅延を説明する図である。 図５は、第２の実施形態における等化回路の構成例を示す図である。 図６は、本実施形態における半導体集積回路の構成例を示す図である。 図７は、従来の等化回路の構成例を示す図である。 図８は、従来の等化回路での遅延を説明する図である。
　以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
　本発明の第１の実施形態について説明する。
　図１は、第１の実施形態における等化回路１００の構成例を示す図である。等化回路１００は、過去のビット列の内の任意のビットによる影響を補償するフローティングタップ判定帰還型等化回路である。フローティングタップ判定帰還型等化回路１００は、加算回路１０１、比較回路１０２、複数のＤラッチ回路１０３、選択回路（マルチプレクサ）１０４、Ｄラッチ回路１０４、デジタルアナログ（ＤＡ）変換回路１０６、及びロジック回路１０７を有する。
　加算回路１０１は、過去のビット列の内から選択したビットに応じてＤＡ変換回路１０６から出力される補償信号ＳＧ１を入力データ信号ＩＤＴに加算して出力する。比較回路１０２は、加算回路１０１の出力を比較する。比較回路１０２は、加算回路１０１の出力に対する２値判定を行い、判定結果を出力データ信号ＯＤＴとして出力する。
　複数のＤラッチ回路１０３は、図示しないクロック信号により駆動され、図１に示すように縦続接続されて出力データ信号ＯＤＴを保持する。図１には、７個のＤラッチ回路１０３－１～１０３－７を有する例を示しており、過去の７ビットを保持することができる。比較回路１０２から出力される出力データ信号ＯＤＴがＤラッチ回路１０３－１に入力され、Ｄラッチ回路１０３－ｉ（ｉ＝１～６の整数）の出力がＤラッチ回路１０３－（ｉ＋１）に入力される。なお、Ｄラッチ回路１０３の数は、これに限定されるものではなく、等化回路におけるタップ数よりも１少ない数である。言い換えれば、Ｄラッチ回路１０３とＤラッチ回路１０５とを合わせた回路の総数が等化回路におけるタップ数と等しい。
　マルチプレクサ１０４は、比較回路１０２の出力（出力データ信号ＯＤＴ）及び各々のＤラッチ回路１０３－１～１０３－７の出力が入力される。マルチプレクサ１０４は、比較回路１０２の出力及び各々のＤラッチ回路１０３－１～１０３－７の出力の内から、ロジック回路１０７による制御に従って１つを選択して出力する。
　Ｄラッチ回路１０５は、図示しないクロック信号により駆動され、マルチプレクサ１０４の出力を保持する。ＤＡ変換回路１０６は、補償強度に応じてロジック回路１０７から供給される係数に従ってＤラッチ回路１０５の出力をデジタルアナログ変換して補償信号ＳＧ１を生成し出力する。
　ロジック回路１０７は、補償位置選択処理を行い、マルチプレクサ１０４による選択動作及びＤＡ変換回路１０６に供給する補償強度に応じた係数を制御する。ロジック回路１０７は、等化回路における各タップでの符号間干渉（ＩＳＩ）に対する補償強度（調整値）の情報を保持するレジスタ１０８を有する。補償強度（調整値）の情報は、実際に通信を行う前、例えば起動時等に予め測定することで取得されレジスタ１０８に格納される。
　ロジック回路１０７は、レジスタ１０８に保持されている情報に基づき、補償強度が最も大きいタップ位置を検出して、マルチプレクサ１０４による選択動作及びＤＡ変換回路１０６に供給する補償強度に応じた係数を制御する。本実施形態では、マルチプレクサ１０４の後段にＤラッチ回路１０５を配置しているので、ロジック回路１０７は、マルチプレクサ１０４において補償強度が最も大きいタップ位置よりも１つ前の位置のタップが選択されるように制御する。
　図２は、第１の実施形態における補償位置選択処理の例を示すフローチャートである。補償位置選択処理は、実際に通信を行う前、例えば起動時等に行われる。まず、ステップＳ２０１にて、ロジック回路１０７は、タップ位置として１番目のタップ（タップ１）を選択する。
　ステップＳ２０２にて、ロジック回路１０７は、ＤＡ変換回路１０６に与える係数の調整を行う。次に、ステップＳ２０３にて、等化回路１００に入力データ信号ＩＤＴとして試験データパターン等を入力し、ロジック回路１０７は、選択したタップ位置での符号間干渉（ＩＳＩ）の大きさを計算する。続いて、ステップＳ２０４にて、ロジック回路１０７は、ステップＳ２０３において求められた符号間干渉（ＩＳＩ）の大きさが基準値以下であるか否かを判定する。
　ステップＳ２０３において求められた符号間干渉（ＩＳＩ）の大きさが基準値以下でないとロジック回路１０７が判定した場合、ステップＳ２０２に戻り、ＤＡ変換回路１０６に与える係数を変更して、前述した処理を行う。一方、ステップＳ２０３において求められた符号間干渉（ＩＳＩ）の大きさが基準値以下であるとロジック回路１０７が判定した場合、ステップＳ２０６にて、ロジック回路１０７は、ＤＡ変換回路１０６に与えた係数（調整値）をレジスタ１０８に保持する。
　次に、ステップＳ２０６にて、ロジック回路１０７は、選択しているタップ位置が最後であるｎ番目のタップ（タップｎ）であるか、すなわち未選択のタップ位置があるかを判断する。その結果、選択しているタップ位置がｎ番目のタップでない、すなわち未選択のタップ位置がある場合、ステップＳ２０７にて、ロジック回路１０７は、タップ位置として次のタップを選択し、ステップＳ２０２以降の処理を行う。一方、選択しているタップ位置がｎ番目のタップである、すなわち未選択のタップ位置がない場合、ステップＳ２０８へ進む。
　ステップＳ２０８にて、ロジック回路１０７は、レジスタ１０８に保持している情報を参照して、ＤＡ変換回路１０６に与えた係数（調整値）が最も大きいタップから１つ前の位置のタップを選択し、それを補償に用いるタップに決定して処理を終了する。
　第１の実施形態におけるフローティングタップ判定帰還型等化回路１００は、前述したようにして決定したタップのビットをマルチプレクサ１０４により選択してＤＡ変換回路１０６で補償信号ＳＧ１を生成し、加算回路１０１へのフィードバックを行う。このようにして、フローティングタップ判定帰還型等化回路１００は、入力データ信号ＩＤＴに過去のデータ信号の影響を反映させ、符号間干渉による信号損失を補償する。
　例えば、５ＵＩ（ユニットインターバル）前のデータ信号による影響を補償する場合、図３に示すようにＤラッチ回路（Ｌ４）１０３－４の出力がマルチプレクサ１０４で選択され、Ｄラッチ回路１０５を介してＤＡ変換回路１０６に出力される。例えば、図３に示すデータ（Ｄ８）３１１の補償を行う場合、５ＵＩ前のデータ（Ｄ３）３１２を用いて補償を行うことになる。この場合、マルチプレクサ１０４によりＤラッチ回路（Ｌ４）１０３－４の出力を選択することで、時刻ｔ３０１にＤラッチ回路１０５から出力されるデータ（Ｄ３）３１３に応じた補償信号ＳＧ１が生成され、データ（Ｄ８）３１１の補償が行われる。
　ここで、本実施形態では、ＤＡ変換回路１０６に対して、Ｄラッチ回路１０５を介してマルチプレクサ１０４の出力を供給するので、図４に示すようにマルチプレクサ１０４による遅延Ｔmuxはキャンセルされ、ＤＡ変換回路１０６への入力はＤラッチ回路１０５による遅延Ｔcdだけ遅延する。したがって、本実施形態によれば、加算回路１０１に補償信号ＳＧ１をフィードバックするタイミングを緩和することができ、回路の動作マージンを向上させることができる。
（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。
　図５は、第２の実施形態における等化回路５００の構成例を示す図である。等化回路５００は、過去のビット列の内の任意のビットによる影響を補償するフローティングタップ判定帰還型等化回路である。フローティングタップ判定帰還型等化回路５００は、複数の加算回路５０１、複数の比較回路５０２、選択回路（マルチプレクサ）５０３、複数のＤラッチ回路５０４、複数のデジタルアナログ（ＤＡ）変換回路５０５、及びロジック回路５０６を有する。
　加算回路５０１－ｊ（ｊは１～４の整数）は、ＤＡ変換回路５０５－ｊから出力される補償信号を入力データ信号ＩＤＴに加算して出力する。比較回路５０２－ｊは、加算回路５０１－ｊの出力を比較する。比較回路５０２－ｊは、加算回路５０１－ｊの出力に対する２値判定を行い、判定結果を出力する。
　マルチプレクサ５０３は、比較回路５０２－１～５０２－４の出力が入力され、ロジック回路５０６による制御に従って１つを選択し出力データ信号ＯＤＴとして出力する。Ｄラッチ回路５０４は、図示しないクロック信号により駆動され、図５に示すように縦続接続されて出力データ信号ＯＤＴを保持する。図５には、４個のＤラッチ回路５０４－１～５０４－４を有する例を示しており、過去の４ビットを保持することができる。マルチプレクサ５０３から出力される出力データ信号ＯＤＴがＤラッチ回路５０４－１に入力され、Ｄラッチ回路５０４－ｉ（ｉ＝１～３の整数）の出力がＤラッチ回路５０４－（ｉ＋１）に入力される。
　ＤＡ変換回路５０５－ｊは、補償強度に応じてロジック回路５０６から供給される係数に従ってＤラッチ回路５０４－ｊの出力をデジタルアナログ変換して補償信号を生成し出力する。ロジック回路５０６は、前述した補償位置選択処理を行い、マルチプレクサ５０３による選択動作及びＤＡ変換回路５０５に供給する補償強度に応じた係数を制御する。ロジック回路５０６は、等化回路における各タップでの符号間干渉（ＩＳＩ）に対する補償強度（調整値）の情報を保持するレジスタ５０７を有する。補償強度（調整値）の情報は、実際に通信を行う前、例えば起動時等に予め測定することで取得されレジスタ５０７に格納される。
　ロジック回路５０６は、レジスタ５０７に保持されている情報に基づき、補償強度が最も大きいタップ位置を検出して、マルチプレクサ５０３による選択動作及びＤＡ変換回路５０５に供給する補償強度に応じた係数を制御する。本実施形態では、ロジック回路５０６は、マルチプレクサ５０３において補償強度が最も大きいタップ位置に対応する比較回路５０２の出力が選択されるように制御する。
　第２の実施形態においても、ＤＡ変換回路５０５への入力は、Ｄラッチ回路５０４による遅延Ｔcdだけ遅延するので、加算回路５０１に補償信号ＳＧ１をフィードバックするタイミングを緩和することができ、回路の動作マージンを向上させることができる。
　図６は、前述した各実施形態における等化回路を含む半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路６０１は、入力シリアル信号をパラレル信号に変換するデシリアライザ回路の機能を有する受信回路６０２、及び受信回路６０２からのパラレル信号（データ）を受けて処理動作を行うロジック回路等の内部回路６１１を有する。
　受信回路６０２は、フロントエンド部６０３、ロジック回路６０７、及びクロック生成部６１０を有する。フロントエンド部６０３は、バッファ６０４、判定帰還型等化回路６０５、及びデマルチプレクサ６０６を有する。バッファ６０４は、伝送路等を介して伝送された入力シリアル信号ＲＸＩＮを受ける。判定帰還型等化回路６０５は、例えば図１や図５に示した判定帰還型等化回路であり、入力シリアル信号の符号（データ）を判定する。デマルチプレクサ６０６は、判定帰還型等化回路６０５の出力に対してシリアル・パラレル変換を行い、パラレル信号ＲＸＯＵＴとして出力するとともに受信データクロックＲＸＣＬＫを出力する。
　ロジック回路６０７は、イコライザロジック回路６０８及びクロックデータリカバリロジック回路６０９を有する。イコライザロジック回路６０８は、判定帰還型等化回路６０５に係る制御を行い、例えば選択回路の動作やＤＡ変換回路に与える係数を制御する。クロックデータリカバリロジック回路６０９は、デマルチプレクサ６０６の出力信号（パラレル信号ＲＸＯＵＴ）に基づいてクロック生成部６１０が出力するクロック信号の位相を適切に制御する。
　クロック生成部６１０が出力するクロック信号を用いて、判定帰還型等化回路６０５が適切なタイミングで入力シリアル信号のサンプリングを行う。受信回路６０２から出力されるパラレル信号ＲＸＯＵＴは、受信データクロックＲＸＣＬＫで動作するフリップフロップ６１２によって内部回路６１１に取り込まれ処理等が行われる。
　また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
　本発明によれば、補償信号を生成するＤＡ変換回路への入力に係る遅延が小さくなり、補償信号をフィードバックするタイミングを緩和することができ、回路の動作マージンを向上させることができる。

Claims (18)

  1. 　入力信号と補償信号とを加算する加算回路と、
    　前記加算回路の出力を比較する比較回路と、
    　前記比較回路の出力を保持する、等化回路のタップ数より１少ない数の第１のラッチ回路と、
    　前記比較回路及び各々の前記第１のラッチ回路の出力を受けて何れか１つを選択して出力する選択回路と、
    　前記選択回路の出力を保持する第２のラッチ回路と、
    　前記第２のラッチ回路の出力に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする等化回路。
  2. 　入力信号と補償信号とを加算する加算回路と、
    　前記加算回路の出力を比較する比較回路と、
    　前記比較回路の出力を保持する、縦続接続された複数の第１のラッチ回路と、
    　前記比較回路の出力ノード及び各々の前記第１のラッチ回路の出力ノードとそれぞれ電気的に結合された複数の入力ノードを有し、前記複数の入力ノードへの入力の内の１つを選択して出力する選択回路と、
    　前記選択回路の出力を保持する第２のラッチ回路と、
    　前記第２のラッチ回路の出力に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする等化回路。
  3. 　入力信号とｎ（ｎは自然数）ユニットインターバル前のデータに基づく補償信号とを加算する加算回路と、
    　前記加算回路の出力を比較する比較回路と、
    　前記比較回路の出力を保持する第１のラッチ回路と、
    　前記比較回路及び各々の前記第１のラッチ回路の出力から（ｎ－１）ユニットインターバル前のデータを選択して出力する選択回路と、
    　前記選択回路の出力を保持する第２のラッチ回路と、
    　前記第２のラッチ回路の出力に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする等化回路。
  4. 　入力信号と補償信号とを加算する複数の加算回路と、
    　前記加算回路と同数設けられ、対応する前記加算回路の出力を比較する複数の比較回路と、
    　各々の前記比較回路の出力の内から１つを選択して出力する選択回路と、
    　前記選択回路の出力を保持する、縦続接続された複数のラッチ回路と、
    　前記加算回路と同数設けられ、前記ラッチ回路の出力に基づいて、対応する前記加算回路に供給する前記補償信号を生成する複数のデジタルアナログ変換回路とを有することを特徴とする等化回路。
  5. 　前記選択回路による選択処理及び前記デジタルアナログ変換回路による前記補償信号の生成処理を制御するロジック回路を有することを特徴とする請求項１～４の何れか１項に記載の等化回路。
  6. 　前記第１のラッチ回路と前記第２のラッチ回路を合わせた回路の総数は、前記等化回路のタップ数に等しいことを特徴とする請求項１～３の何れか１項に記載の等化回路。
  7. 　前記第１のラッチ回路は複数設けられ、
    　複数の前記第１のラッチ回路は縦続接続されていることを特徴とする請求項１又は３記載の等化回路。
  8. 　前記比較回路は、前記加算回路の出力を２値判定して判定結果を前記第１のラッチ回路に出力することを特徴とする請求項１～７の何れか１項に記載の等化回路。
  9. 　クロック信号を用いて入力シリアル信号をサンプリングし、前記入力シリアル信号のデータを判定して出力する等化回路と、
    　前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
    　前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路とを有し、
    　前記等化回路は、
    　前記入力シリアル信号と補償信号とを加算する加算回路と、
    　前記加算回路の出力を比較する比較回路と、
    　前記比較回路の出力を保持する、等化回路のタップ数より１少ない数の第１のラッチ回路と、
    　前記比較回路及び各々の前記第１のラッチ回路の出力を受けて何れか１つを選択して出力する選択回路と、
    　前記選択回路の出力を保持する第２のラッチ回路と、
    　前記第２のラッチ回路の出力に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする受信回路。
  10. 　クロック信号を用いて入力シリアル信号をサンプリングし、前記入力シリアル信号のデータを判定して出力する等化回路と、
    　前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
    　前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路とを有し、
    　前記等化回路は、
    　前記入力シリアル信号と補償信号とを加算する加算回路と、
    　前記加算回路の出力を比較する比較回路と、
    　前記比較回路の出力を保持する、縦続接続された複数の第１のラッチ回路と、
    　前記比較回路の出力ノード及び各々の前記第１のラッチ回路の出力ノードとそれぞれ電気的に結合された複数の入力ノードを有し、前記複数の入力ノードへの入力の内の１つを選択して出力する選択回路と、
    　前記選択回路の出力を保持する第２のラッチ回路と、
    　前記第２のラッチ回路の出力に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする受信回路。
  11. 　クロック信号を用いて入力シリアル信号をサンプリングし、前記入力シリアル信号のデータを判定して出力する等化回路と、
    　前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
    　前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路とを有し、
    　前記等化回路は、
    　前記入力シリアル信号とｎ（ｎは自然数）ユニットインターバル前のデータに基づく補償信号とを加算する加算回路と、
    　前記加算回路の出力を比較する比較回路と、
    　前記比較回路の出力を保持する第１のラッチ回路と、
    　前記比較回路及び各々の前記第１のラッチ回路の出力から（ｎ－１）ユニットインターバル前のデータを選択して出力する選択回路と、
    　前記選択回路の出力を保持する第２のラッチ回路と、
    　前記第２のラッチ回路の出力に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする受信回路。
  12. 　クロック信号を用いて入力シリアル信号をサンプリングし、前記入力シリアル信号のデータを判定して出力する等化回路と、
    　前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
    　前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路とを有し、
    　前記等化回路は、
    　前記入力シリアル信号と補償信号とを加算する複数の加算回路と、
    　前記加算回路と同数設けられ、対応する前記加算回路の出力を比較する複数の比較回路と、
    　各々の前記比較回路の出力の内から１つを選択して出力する選択回路と、
    　前記選択回路の出力を保持する、縦続接続された複数のラッチ回路と、
    　前記加算回路と同数設けられ、前記ラッチ回路の出力に基づいて、対応する前記加算回路に供給する前記補償信号を生成する複数のデジタルアナログ変換回路とを有することを特徴とする受信回路。
  13. 　前記第１のラッチ回路と前記第２のラッチ回路を合わせた回路の総数は、前記等化回路のタップ数に等しいことを特徴とする請求項９～１１の何れか１項に記載の受信回路。
  14. 　クロック信号を用いて入力シリアル信号をサンプリングし、前記入力シリアル信号のデータを判定して出力する等化回路と、
    　前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
    　前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路と、
    　前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路とを有し、
    　前記等化回路は、
    　前記入力シリアル信号と補償信号とを加算する加算回路と、
    　前記加算回路の出力を比較する比較回路と、
    　前記比較回路の出力を保持する、等化回路のタップ数より１少ない数の第１のラッチ回路と、
    　前記比較回路及び各々の前記第１のラッチ回路の出力を受けて何れか１つを選択して出力する選択回路と、
    　前記選択回路の出力を保持する第２のラッチ回路と、
    　前記第２のラッチ回路の出力に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする半導体集積回路。
  15. 　クロック信号を用いて入力シリアル信号をサンプリングし、前記入力シリアル信号のデータを判定して出力する等化回路と、
    　前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
    　前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路と、
    　前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路とを有し、
    　前記等化回路は、
    　前記入力シリアル信号と補償信号とを加算する加算回路と、
    　前記加算回路の出力を比較する比較回路と、
    　前記比較回路の出力を保持する、縦続接続された複数の第１のラッチ回路と、
    　前記比較回路の出力ノード及び各々の前記第１のラッチ回路の出力ノードとそれぞれ電気的に結合された複数の入力ノードを有し、前記複数の入力ノードへの入力の内の１つを選択して出力する選択回路と、
    　前記選択回路の出力を保持する第２のラッチ回路と、
    　前記第２のラッチ回路の出力に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする半導体集積回路。
  16. 　クロック信号を用いて入力シリアル信号をサンプリングし、前記入力シリアル信号のデータを判定して出力する等化回路と、
    　前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
    　前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路と、
    　前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路とを有し、
    　前記等化回路は、
    　前記入力シリアル信号とｎ（ｎは自然数）ユニットインターバル前のデータに基づく補償信号とを加算する加算回路と、
    　前記加算回路の出力を比較する比較回路と、
    　前記比較回路の出力を保持する第１のラッチ回路と、
    　前記比較回路及び各々の前記第１のラッチ回路の出力から（ｎ－１）ユニットインターバル前のデータを選択して出力する選択回路と、
    　前記選択回路の出力を保持する第２のラッチ回路と、
    　前記第２のラッチ回路の出力に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする半導体集積回路。
  17. 　クロック信号を用いて入力シリアル信号をサンプリングし、前記入力シリアル信号のデータを判定して出力する等化回路と、
    　前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
    　前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路と、
    　前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路とを有し、
    　前記等化回路は、
    　前記入力シリアル信号と補償信号とを加算する複数の加算回路と、
    　前記加算回路と同数設けられ、対応する前記加算回路の出力を比較する複数の比較回路と、
    　各々の前記比較回路の出力の内から１つを選択して出力する選択回路と、
    　前記選択回路の出力を保持する、縦続接続された複数のラッチ回路と、
    　前記加算回路と同数設けられ、前記ラッチ回路の出力に基づいて、対応する前記加算回路に供給する前記補償信号を生成する複数のデジタルアナログ変換回路とを有することを特徴とする半導体集積回路。
  18. 　前記第１のラッチ回路と前記第２のラッチ回路を合わせた回路の総数は、前記等化回路のタップ数に等しいことを特徴とする請求項１４～１６の何れか１項に記載の半導体集積回路。
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JP7273670B2 (ja) * 2019-09-18 2023-05-15 キオクシア株式会社 半導体集積回路、受信装置、及び半導体集積回路の制御方法
CN112749794B (zh) * 2019-10-31 2024-07-12 爱思开海力士有限公司 用于神经网络的算术设备
US12248763B2 (en) 2019-10-31 2025-03-11 SK Hynix Inc. Arithmetic devices for neural network
US12014184B2 (en) 2019-10-31 2024-06-18 SK Hynix Inc. Arithmetic devices for neural network including an input distribution signal generation circuit, an output distribution signal generation circuit, and an output distribution signal compensation circuit
US12131249B2 (en) 2019-10-31 2024-10-29 SK Hynix Inc. Arithmetic devices with look-up table for neural network
US11915125B2 (en) 2019-10-31 2024-02-27 SK Hynix Inc. Arithmetic devices for neural network
CN120128178A (zh) * 2025-01-24 2025-06-10 北京大学 一种浮动抽头选择电路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258511A (ja) * 1988-04-08 1989-10-16 Matsushita Electric Ind Co Ltd 適応等化装置
JPH04230112A (ja) * 1990-12-27 1992-08-19 Nec Corp アダプティブ・フィルタによる未知システム近似の方法及び装置
JPH09326728A (ja) * 1996-06-05 1997-12-16 Mitsubishi Electric Corp イコライザ
JPH11261461A (ja) * 1998-03-12 1999-09-24 Japan Radio Co Ltd データ復調装置
JP2000049664A (ja) 1998-07-30 2000-02-18 Hitachi Ltd 判定帰還等化器
JP2007525061A (ja) * 2003-04-09 2007-08-30 ラムバス・インコーポレーテッド パーシャルレスポンス受信機
JP2015192200A (ja) 2014-03-27 2015-11-02 富士通株式会社 受信回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2058495C (en) 1990-12-27 1996-02-06 Akihiko Sugiyama Adaptive filter capable of quickly identifying an unknown system
JP2002109881A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体集積回路
US7715474B2 (en) * 2007-02-07 2010-05-11 International Business Machines Corporation Decision feedback equalizer (DFE) architecture
US8477833B2 (en) * 2009-02-06 2013-07-02 International Business Machines Corporation Circuits and methods for DFE with reduced area and power consumption
CN102195619B (zh) * 2010-03-02 2014-09-03 国民技术股份有限公司 检测和消除信号毛刺的方法和电路
US9219625B2 (en) * 2014-04-23 2015-12-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Decision feedback equalization slicer with enhanced latch sensitivity
US9531570B2 (en) * 2014-05-27 2016-12-27 Samsung Display Co., Ltd CML quarter-rate predictive feedback equalizer architecture
JP2016069441A (ja) * 2014-09-29 2016-05-09 アキレス株式会社 層状ケイ酸塩を含有してなる樹脂組成物およびこれを用いて得られる樹脂成形品

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258511A (ja) * 1988-04-08 1989-10-16 Matsushita Electric Ind Co Ltd 適応等化装置
JPH04230112A (ja) * 1990-12-27 1992-08-19 Nec Corp アダプティブ・フィルタによる未知システム近似の方法及び装置
JPH09326728A (ja) * 1996-06-05 1997-12-16 Mitsubishi Electric Corp イコライザ
JPH11261461A (ja) * 1998-03-12 1999-09-24 Japan Radio Co Ltd データ復調装置
JP2000049664A (ja) 1998-07-30 2000-02-18 Hitachi Ltd 判定帰還等化器
JP2007525061A (ja) * 2003-04-09 2007-08-30 ラムバス・インコーポレーテッド パーシャルレスポンス受信機
JP2015192200A (ja) 2014-03-27 2015-11-02 富士通株式会社 受信回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3480962A4

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