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WO2017122996A1 - 자외선 발광소자 - Google Patents

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WO2017122996A1
WO2017122996A1 PCT/KR2017/000356 KR2017000356W WO2017122996A1 WO 2017122996 A1 WO2017122996 A1 WO 2017122996A1 KR 2017000356 W KR2017000356 W KR 2017000356W WO 2017122996 A1 WO2017122996 A1 WO 2017122996A1
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WO
WIPO (PCT)
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electrode
mesa
semiconductor layer
contact electrode
bump
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Application number
PCT/KR2017/000356
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English (en)
French (fr)
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장성규
조홍석
이규호
인치현
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seoul Viosys Co Ltd
Original Assignee
Seoul Viosys Co Ltd
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Priority to US16/069,665 priority patent/US10573780B2/en
Priority to CN202111216553.7A priority patent/CN113948623B/zh
Priority to CN201911375187.2A priority patent/CN111129248B/zh
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Priority to US16/985,077 priority patent/US11489087B2/en
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    • H10H20/832—Electrodes characterised by their material
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Definitions

  • the present invention relates to an ultraviolet light emitting device, and more particularly to an ultraviolet light emitting device to improve the light extraction efficiency.
  • the light emitting device having a flip chip structure has a high heat dissipation efficiency compared to the conventional light emitting device, and there is almost no light shielding, so that the light efficiency is increased by more than 50% compared to the conventional light emitting device.
  • the light emitting device having a flip chip structure may have the following disadvantages.
  • N-type semiconductor layers especially N-type semiconductor layers used in ultraviolet light emitting devices, have a very low electrical conductivity compared to metals. Therefore, the current flow between the N-type semiconductor layer, the active layer, and the P-type semiconductor layer may occur along a specific path with low electrical resistance. For example, a current flow can be formed between the active layer and the P-type semiconductor layer along a particular path with low electrical resistance in the N-type semiconductor layer.
  • the problem to be solved by the present invention is to provide a light emitting device, in particular an ultraviolet light emitting device that can eliminate the current flow in the semiconductor layer and improve the current spreading degree.
  • Ultraviolet light emitting device the substrate; A first conductivity type semiconductor layer disposed on the substrate; A mesa disposed on the first conductive semiconductor layer, the mesa including a second conductive semiconductor layer and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; A first contact electrode contacting a first conductive semiconductor layer exposed around the mesa; A second contact electrode contacting the second conductive semiconductor layer on the mesa; A passivation layer covering the first contact electrode, the mesa, and the second contact electrode, the passivation layer having an opening disposed on the first contact electrode and the second contact electrode; And a first bump electrode and a second bump electrode electrically connected to the first contact electrode and the second contact electrode through openings of the passivation layer, respectively, wherein the mesa has a plurality of recesses when viewed in plan view, The first bump electrode and the second bump electrode respectively cover openings of the passivation layer and also cover a portion of the passivation layer.
  • the first contact electrode may contact the first conductivity type semiconductor layer at least in the recesses of the mesa.
  • the ultraviolet light emitting device may include: a first pad electrode disposed on the first contact electrode; And a second pad electrode layer disposed on the second contact electrode, wherein the openings of the passivation layer expose the first pad electrode and the second pad electrode layer, and the first bump electrode and the second bump electrode are respectively. It may be connected to the first pad electrode and the second pad electrode through the openings.
  • first pad metal and the second pad metal may be formed of the same metal material.
  • the ultraviolet light emitting device may further include a stepped pad layer disposed between the first contact electrode and the first pad metal.
  • the ultraviolet light emitting device may further include a step preventing pattern disposed on the first pad electrode and the second pad electrode.
  • the openings of the passivation layer exposing the first contact electrode may be spaced apart from the mesa, and the openings of the passivation layer exposing the second contact electrode may be limited to the upper portion of the mesa.
  • the first contact electrode may surround the mesa.
  • the recesses may have an elongated shape in the same direction.
  • the substrate may be any one of a silicon (Si) substrate, a zinc oxide (ZnO) substrate, a gallium nitride (GaN) substrate, a silicon carbide (SiC) substrate, an aluminum nitride (AlN) substrate, and a sapphire substrate.
  • Si silicon
  • ZnO zinc oxide
  • GaN gallium nitride
  • SiC silicon carbide
  • AlN aluminum nitride
  • sapphire substrate any one of a silicon (Si) substrate, a zinc oxide (ZnO) substrate, a gallium nitride (GaN) substrate, a silicon carbide (SiC) substrate, an aluminum nitride (AlN) substrate, and a sapphire substrate.
  • the mesa may have a mirror surface symmetric structure.
  • the mesa may have a main branch and a plurality of sub branches extending from the main branch.
  • a portion of the first bump electrode may be positioned above the mesa to overlap the mesa, wherein the first bump electrode may be spaced apart from the mesa by the passivation layer.
  • An opening of the passivation layer positioned on the first contact electrode may be partially located in the recesses.
  • first bump electrode may be symmetrically disposed at both sides thereof with the second bump electrode interposed therebetween.
  • first bump electrodes may be connected to each other.
  • an end portion of the second bump electrode may have an arc shape.
  • the second bump electrode may include a plurality of unit electrodes, and each unit electrode may be interconnected by a connection unit.
  • the ultraviolet light emitting device may emit deep ultraviolet rays having a wavelength of 360 nm or less.
  • the substrate A first conductivity type semiconductor layer disposed on the substrate; A mesa disposed on the first conductive semiconductor layer, the mesa including a second conductive semiconductor layer and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; A first contact electrode contacting a first conductive semiconductor layer exposed around the mesa; A second contact electrode contacting the second conductive semiconductor layer on the mesa; A passivation layer covering the first contact electrode, the mesa, and the second contact electrode, the passivation layer having an opening disposed on the first contact electrode and the second contact electrode; And a first bump electrode and a second bump electrode electrically connected to the first contact electrode and the second contact electrode through openings of the passivation layer, respectively, wherein the mesa has a plurality of recesses when viewed in plan view, Some of the openings in the passivation layer are disposed outside of the mesas and recesses.
  • the passivation layer may further include openings positioned in the recesses, and the openings located in the recesses may be connected to each other through an opening disposed outside the recesses.
  • the passivation layer may further include openings positioned in the recesses, and the openings located in the recesses may be spaced apart from each other.
  • a plurality of second bump electrodes adjacent to the first bump electrode are formed, and the separation distance of the end of the second bump electrode is formed to increase or decrease with respect to the first bump electrode.
  • a charge having a constant current spreading length can diffuse to a larger area.
  • the first contact electrode by arranging the first contact electrode to surround the mesa M, the current path from the first contact electrode to the second conductive semiconductor layer through the first conductive semiconductor layer can be controlled to be more uniform. .
  • the resistance in the first conductivity-type semiconductor layer decreases, thereby reducing the forward voltage of the light emitting device.
  • the size of the first bump electrode and the second bump electrode may be increased by partially covering the passivation layer with the first bump electrode and the second bump electrode.
  • FIG. 1 is a plan view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 2 and 3 are cross-sectional views illustrating light emitting devices according to an exemplary embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line A-A 'of FIG. 1
  • FIG. 3 is a cross-sectional view B-B of FIG. 1. It is a cross-sectional view taken along.
  • 4 to 9 are cross-sectional views sequentially illustrating a method of manufacturing a light emitting device according to an embodiment of the present invention. 4 through 9 illustrate the cross section taken along the line BB ′ of FIG. 1.
  • 10 to 12 are plan views illustrating ultraviolet light emitting diodes according to various embodiments of the present disclosure, respectively.
  • FIG. 13 is a perspective view illustrating a light emitting device package according to an embodiment of the present invention.
  • FIG. 14 is a plan view illustrating a light emitting device according to still another embodiment of the present invention.
  • 15A and 15B are cross-sectional views taken along cut lines C-C 'and D-D' of FIG.
  • 16 to 19 are cross-sectional views for describing a method of manufacturing the light emitting device of FIG. 14.
  • 20 to 23 are plan views illustrating light emitting devices according to still another exemplary embodiment of the present invention.
  • FIG. 1 is a plan view illustrating a light emitting device according to an exemplary embodiment of the present invention
  • FIGS. 2 and 3 are cross-sectional views taken along the cutting lines A-A 'and B-B' of FIG. 1, respectively.
  • the light emitting device 100 may include a first substrate 110.
  • the first substrate 110 is for growing a semiconductor single crystal, and may have a first surface 110a and a second surface 110b facing the first surface 110a.
  • the first surface 110a is an upper surface on which the semiconductor single crystal is grown, and the second surface 110b is a lower surface.
  • the first substrate 110 may be a zinc oxide (ZnO) substrate, a gallium nitride (GaN) substrate, a silicon carbide (SiC) substrate, an aluminum nitride (AlN), a sapphire substrate, or the like.
  • ZnO zinc oxide
  • GaN gallium nitride
  • SiC silicon carbide
  • AlN aluminum nitride
  • sapphire substrate or the like.
  • a transparent material including sapphire having a high degree of orientation to the first substrate 110 and no scratches or marks due to precise polishing may be mainly used.
  • the first surface 110a and the second surface 110b of the first substrate 110 may have a substantially rectangular shape.
  • the light emitting device may include a first bump electrode 151 and a second bump electrode 152 formed on the first surface 110a of the first substrate 110, and include a first bump electrode ( The 151 and the second bump electrode 152 may have polarities of opposite conductivity types.
  • the first bump electrode 151 may be an N-type bump electrode
  • the second bump electrode 152 may be a P-type bump electrode.
  • the first bump electrode 151 may have an axial direction in a first direction on the first surface 110a of the first substrate 110, and the second bump electrode 152 may have an axial direction in a second direction.
  • the first direction may be a direction disposed parallel to one side of the first surface 110a of the first substrate 110, and the second direction may be a direction perpendicular to the first direction.
  • the first direction may be the X-axis direction
  • the second direction may be the Y-axis direction.
  • the second bump electrode 152 may include a plurality of unit electrode parts 153 to form a plurality of current paths to improve current spreading.
  • Each unit electrode unit 153 has a predetermined length and width and may be disposed in parallel to each other.
  • Each unit electrode unit 153 may be interconnected with a neighboring unit electrode unit through a connection unit 154 of a central portion. Therefore, each unit electrode unit 153 may have a structure that is symmetrical with respect to the connection unit 154 formed at the center. Since the connection part 154 is formed to be orthogonal to each unit electrode part 153, the first bump electrode and the connection part 154 may be disposed in parallel with each other.
  • each unit electrode portion 153 is disposed to be adjacent to the first bump electrode 151, and in particular, an end portion 153a of each unit electrode portion 153 has an axis of the first bump electrode 151.
  • the distance between the direction and the horizontal virtual axis X may be formed to increase or decrease gradually.
  • an end portion 153a of each unit electrode portion 153 is formed in an arc shape convex toward the first bump electrode 151, so that current flows between the first bump electrode 151 and the second bump electrode 152. Denseness can be minimized.
  • a pair of the first bump electrode 151 is formed symmetrically on both sides with respect to the second bump electrode 152 to inject a current through the pair of first bump electrodes 151 to further improve the efficiency.
  • the first bump electrode 151 may be further formed in parallel with the other side of the first surface 110a of the first substrate 110.
  • the second bump electrodes 152 are interposed between the pair of first bump electrodes 151, and both end portions 153a of the second bump electrodes 152 are adjacent to the pair of first bump electrodes 151, respectively. Can be arranged.
  • the light emitting device 100 may be an ultraviolet light emitting device capable of emitting light in an ultraviolet region.
  • the ultraviolet light emitting device according to the embodiment may emit deep ultraviolet light of 360 nm or less.
  • the light emitting device 100 may include a first substrate 110 and a light emitting diode 120 having a semiconductor stacked structure on the first substrate 110.
  • a buffer layer (not shown) may be further provided on the first surface 110a of the first substrate 110 to mitigate lattice mismatch between the first substrate 110 and the first conductive semiconductor layer 121.
  • the buffer layer may be formed of a single layer or a plurality of layers, and in the case of a plurality of layers, the buffer layer may include a low temperature buffer layer and a high temperature buffer layer.
  • the light emitting diode 120 is a light emitting structure that converts energy due to recombination of electrons and holes into light, and processes the surface of the first substrate 110 through a wet or dry process to grow a semiconductor thin film thereon. It can form using a device.
  • the light emitting diode 120 includes a first conductive semiconductor layer 121, an active layer 122, and a second conductive semiconductor layer 123 sequentially stacked on the first surface 110a of the first substrate 110. can do.
  • the first conductivity type semiconductor layer 121 may be provided on the first surface 110a of the first substrate 110, and may be provided in a form in which a portion thereof is exposed as shown in FIG. 2, which is an active layer. A portion of the 122 and the second conductivity-type semiconductor layer 123 may be exposed by mesa etching. A portion of the first conductivity type semiconductor layer 121 may also be etched during mesa etching. As a result, a mesa including the active layer 122 and the second conductive semiconductor layer 123 is formed on the first conductive semiconductor layer 121. As shown in FIGS. 2 and 3, the second bump electrode 152 is positioned above the mesa, and the first bump electrode 151 is spaced apart from the mesa.
  • the mesa has a shape similar to that of the second bump electrode 152 and thus has a concave portion between the unit electrode portions 153.
  • the mesa may include, for example, a main branch located under the connection part 154 and sub branches that are portions of the unit electrode part 153 protruding to both sides of the connection part 154.
  • a first conductive type semiconductor layer 121 has a first conductivity type impurity, for example, the N-type impurity-doped In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) may be formed of a group III-V compound semiconductor, and may be formed of a single layer or a plurality of layers. Si, Ge, Sn, etc. can be used as an N type conductive impurity.
  • the first conductivity-type semiconductor layer 121 has a relatively high band gap so that ultraviolet rays generated from the active layer 122 can pass through.
  • the active layer 122 may be provided on the first conductive semiconductor layer 121, and the active layer 122 may be provided from the first conductive semiconductor layer 121 and the second conductive semiconductor layer 123. Light is generated through the combination of holes.
  • the active layer 122 may have a multi quantum well structure in order to increase the coupling efficiency of electron-holes.
  • the active layer 322 may have a composition element and a composition ratio so as to emit light having a desired wavelength, for example, ultraviolet light having a peak wavelength of 200 nm to 360 nm.
  • the second conductivity type semiconductor layer 123 may be provided on the active layer 122, and the second conductivity type semiconductor layer 123 may be a second conductivity type impurity, for example, In x Al y Ga 1 doped with a P type impurity.
  • -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) may be formed of a compound semiconductor.
  • the second conductivity-type semiconductor layer 123 may be formed of a single layer or a plurality of layers.
  • the first pad electrode 131 and the second pad electrode 132 may be provided on the first conductive semiconductor layer 121 and the second conductive semiconductor layer 123, respectively.
  • the first pad electrode 131 and the second pad electrode 132 may include Ni, Cr, Ti, Al, Ag, Au, or the like.
  • the first pad electrode 131 may be electrically connected to the exposed portion of the first conductive semiconductor layer 121, and the second pad electrode 132 may be exposed to the exposed portion of the second conductive semiconductor layer 123. Can be electrically connected.
  • a stepped pad layer 133 may be further included between the first conductive semiconductor layer 121 and the first pad electrode 131.
  • the stepped pad layer 133 compensates for the step so that the phase of the first pad electrode 131 corresponds to the phase of the second pad electrode 132. That is, the first pad electrode 131 may be formed at a lower position than the second pad electrode 132 by mesa etching of the first conductive semiconductor layer 121.
  • the phases of the first pad electrode 131 and the second pad electrode 132 may be the same through the stepped pad layer 133 formed on the lower side.
  • the stepped pad layer 133 may include, for example, Ti and Au.
  • first contact electrode for forming ohmic contact characteristics between the first conductive semiconductor layer 121 and the stepped pad layer 133 and between the second conductive semiconductor layer 123 and the second pad electrode 132.
  • 141 and the second contact electrode 142 may be further included.
  • the first contact electrode 141 may include Cr, Ti, Al, Au
  • the second contact electrode 142 may include Ni, Au, for example.
  • the first contact electrode 141 is an electrode for forming ohmic contact characteristics with the first conductive semiconductor layer, and the first conductive semiconductor except for the mesa (MESA) portion to improve current dispersion of the ultraviolet light emitting device. It is located in the exposed area of the layer.
  • the first contact electrode 141 surrounds the mesa and may also be formed in the recesses of the mesa.
  • the first contact electrode 141 may include a reflective material.
  • the reflective material reflects the ultraviolet light reflected from the first substrate 110 to the first contact electrode 141 to the first substrate 110, thereby improving light extraction efficiency.
  • the reflective material may be formed of a metal material having excellent conductivity.
  • the reflecting material may include, for example, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf.
  • the reflective material may be Al having high reflectance in the ultraviolet wavelength band, and the reflective material may be formed not only in a planar structure but also in a matrix structure of islands, a plurality of lines or a mesh structure. .
  • the light emitting device 100 may further include a passivation layer 160 that serves to protect the light emitting diode 120 below the external environment.
  • the passivation layer 160 may be formed of an insulating film including a silicon oxide film or a silicon nitride film. As illustrated in FIGS. 2 and 3, the passivation layer 160 covers the first pad electrode 131, the second pad electrode 132, and the mesa. However, the passivation layer 160 may have portions of the surface of the first pad electrode 131 and the surface of the second pad electrode 132 so that the first bump electrode 151 and the second bump electrode 152 are electrically connected to each other. It may be provided in an exposed form. That is, the passivation layer 160 has openings that expose surfaces of the first pad electrode 131 and the second pad electrode 132.
  • the passivation layer 160 may be formed of an insulator including an oxide or a nitride, and in particular, may be formed of silicon oxide.
  • the light emitting device 100 may be mounted in a flip chip form on the second substrate 200 (see FIGS. 8 and 9), and in this case, the first bump electrode (eg, the first bump electrode) may be electrically connected to the second substrate 200. 151 and a second bump electrode 152.
  • the first bump electrode eg, the first bump electrode
  • the first bump electrode 151 may be provided on the first pad electrode 131, and the second bump electrode 152 may be provided on the second pad electrode 132.
  • the first bump electrode 151 and the second bump electrode 152 may include, for example, Ti, Au, and Cr.
  • the second substrate 200 includes a first electrode portion 210 and a second electrode portion 220 on one surface thereof, and a light emitting device 100 on the first electrode portion 210 and the second electrode portion 220, respectively.
  • the first bump electrode 151 and the second bump electrode 152 may be electrically and physically connected to each other.
  • the bump electrodes 151 and 152 may be formed to cover the surfaces of the pad electrodes 131 and 132 and some surfaces of the passivation layer 160. That is, the bump electrodes 151 and 152 may cover the openings of the passivation layer 160 and may be partially positioned on the passivation layer 160 to overlap the passivation layer 160. A portion of the passivation layer 160 is interposed between the pad electrodes 131 and 132 and the bump electrodes 151 and 152 for the bonding reliability, and the bump electrodes 151 and 152 are formed of the pad electrodes 131 and 132. It is formed to cover the exposed portion and a portion of the surface of the passivation layer 160.
  • the step preventing patterns 161 and 162 may be interposed between the pad electrodes 131 and 132 and the bump electrodes 151 and 152.
  • the step preventing patterns 161 and 162 may be located in the openings of the passivation layer 160, for example.
  • 4 to 9 are cross-sectional views sequentially showing a process of manufacturing a light emitting device according to an embodiment of the present invention. 4 to 9 illustrate the cross-section taken along the cutting line BB ′ of FIG. 1.
  • the first conductive semiconductor layer 121, the active layer 122, and the second conductive semiconductor layer 123 are formed on the first substrate 110.
  • the first conductive semiconductor layer 121, the active layer 122, and the second conductive semiconductor layer 123 may be formed using a known semiconductor layer forming method such as a MOCVD method, a molecular beam growth method, and an epitaxial growth method.
  • the second conductive semiconductor layer 123 and a part of the active layer 122 may be formed by etching the exposed portions of the first conductive semiconductor layer 121. As a result, a mesa including the active layer 122 and the second conductivity-type semiconductor layer 123 is formed.
  • a first pad electrode 131 is formed on the first conductive semiconductor layer 121, and a second pad electrode 132 is formed on the second conductive semiconductor layer 123.
  • the pad electrodes 131 and 132 may be formed of Ti / Au. All contact electrodes 141 and 142 may be formed first to form the pad electrodes 131 and 132.
  • the contact electrode 141 is formed on the first conductive semiconductor layer 121, and the contact electrode 142 is formed on the second conductive semiconductor layer 123.
  • the contact electrode 141 may be formed of, for example, a Ti / Al layer, and the contact electrode 142 may be formed of a Ni / Au layer.
  • the step prevention layer 133 may be formed on the contact electrode 131.
  • the step preventing layer 133 compensates for the step caused by the mesa so that the top surface of the pad electrode 131 and the top surface of the pad electrode 132 are positioned at substantially the same height.
  • the pad electrode The passivation layer 160 is formed by etching a predetermined region so that some surfaces of the 131 and 132 are open.
  • the passivation layer 160 forms an insulating film on the entire surface of the first substrate 110 and exposes only a predetermined region of the pad electrodes 131 and 132, thereby exposing the second conductive semiconductor layer 123 exposed by etching. ) And the side surfaces of the active layer 122 and the pad electrodes 131 and 132 to cover and protect the surfaces of the first conductive semiconductor layer 121 and the second conductive semiconductor layer 123 that are exposed. do.
  • the light emitting device 100 including the semiconductor layers 121, 122, 123, the pad electrodes 131, 132, and the passivation layer 160 may be formed on the first substrate 110.
  • the first bump electrodes 151 and the second bump electrodes 152 are formed on the pad electrodes 131 and 132 of the light emitting device 100.
  • the bump electrodes 151 and 152 may be formed to cover the surfaces of the pad electrodes 131 and 132 and some surfaces of the passivation layer 160. That is, a portion 150a of the passivation layer 160 is interposed between the pad electrodes 131 and 132 and the bump electrodes 151 and 152 for the bonding reliability, and the bump electrodes 151 and 152 are the pad electrodes 131. , 132 to cover the exposed portion of the passivation layer 160 and a portion of the surface. Accordingly, protrusions 151a and 152a protruding upward may be formed at upper edges of the bump electrodes 151 and 152 covering the surface of the passivation layer 160.
  • the top surfaces of the bump electrodes 151 and 152 are formed to be stepped as a whole, and then the bump electrodes 151 and 152 when the light emitting device 100 is mounted on the second substrate 200. Bonding with the electrode portions 210 and 220 may not be stable.
  • the first step prevention pattern 161 and the second step prevention pattern 162 may be further formed on the first pad electrode 131 and the second pad electrode 132, respectively.
  • the stepped portions 151b and 152b are formed at the centers of the bump electrodes 151 and 152 at the heights corresponding to the protrusions 151a and 152a formed on the outer side of the bump electrodes. It is possible to form a planar shape while minimizing overall stepped top.
  • the step prevention patterns 161 and 162 may be the same silicon oxide (SiO 2 ) pattern as the passivation layer 160. That is, the step preventing patterns 161 and 162 may be formed by etching the passivation layer 160 while leaving the passivation layer 160 on the pad when the passivation layer 160 is formed to expose the pad.
  • SiO 2 silicon oxide
  • the light emitting device 100 is flip chip bonded on the second substrate 200 by using a thermo-compression method. It may be provided as.
  • the second substrate 200 may be a submount in which the light emitting diodes 120 are mounted.
  • the second substrate 200 includes a first electrode portion 210 and a second electrode portion 220 on one surface thereof, and a light emitting device on the first electrode portion 210 and the second electrode portion 220, respectively.
  • the first bump electrode 151 and the second bump electrode 152 of 100 may be connected.
  • the first electrode portion may be an N-electrode portion
  • the second electrode portion may be a P-electrode portion.
  • the first electrode 210 and the second electrode 220 may have different thicknesses.
  • the first electrode part 210 may be formed thicker than the second electrode part 220 to compensate for the step caused by the height difference between the bump electrodes 151 and 152.
  • the electrode portions 210 and 220 may include a gold compound (eg, AuSn) including gold or gold for ease of flip bonding with the bump electrodes 151 and 152, electrical conductivity, and thermal conductivity.
  • AuSn gold compound
  • the light emitting device and the second substrate 200 are aligned to correspond to each other based on the bump electrodes 151 and 152 and the electrode parts 210 and 220, and the bump electrode 151 is aligned. 152) to a set temperature.
  • the temperature of the bump electrodes 151 and 152 is gradually raised while applying a predetermined pressure to the first substrate 110 or the second substrate 200. After maintaining the temperature for a predetermined time, the pressure is released and cooled to room temperature so that the bump electrodes 151 and 152 are flip-chip bonded to the electrode portions 210 and 220 so that the bump electrodes 151,
  • the light emitting device having the 152 may be mounted on the second substrate 200 provided with the electrode parts 210 and 220.
  • the protrusions 151a and 152a and the step preventing portions 151b and 152b are formed to protrude at the same height on the surfaces of the bump electrodes 151 and 152 to minimize the step forming portion as a whole and the electrode portions 210 and 220. Can improve the bonding reliability.
  • 10 to 12 are plan views illustrating ultraviolet light emitting diodes according to various embodiments of the present disclosure, respectively.
  • a first bump electrode 10 is disposed at an edge portion of a substrate having a substantially rectangular shape in an axial direction, and the plurality of second bump electrodes 20 have a first axis direction thereof. It is formed to be orthogonal to the axial direction of the bump electrode 10.
  • the plurality of second bump electrodes 20 may be disposed on the mesas having the recesses and may be connected to each other.
  • the light emitting area is increased by forming the first bump electrode 10 at one corner portion and arranging most of the substrate as the second bump electrode 20.
  • the first bump electrode 10 is disposed at one side edge, the luminous intensity may be reduced due to the decrease in current density.
  • a pair of first bump electrodes 30 are disposed on one side and the other side of a substantially rectangular substrate, and a first bump electrode is disposed between the pair of first bump electrodes 30.
  • a plurality of second bump electrodes 40 are disposed so as to be parallel to the 30.
  • Each second bump electrode 40 may be connected to each other by the connecting portion 41.
  • an increase in operating voltage due to concentration of current may be caused.
  • a pair of first bump electrodes 50 are disposed on one side and the other side of the substrate, and a plurality of second electrodes having a non-uniform width between the pair of first bump electrodes 50.
  • the bump electrodes 60 are arranged such that the bump electrodes 60 are perpendicular to the first bump electrodes 50 in the axial direction.
  • Each second bump electrode 60 may be connected to each other by the connecting portion 61.
  • the axial direction of the first bump electrode 50 and the axial direction of the second bump electrode 60 are arranged at right angles to each other and the widths of the second bump electrodes 60 adjacent to the first bump electrode 50 are different from each other. Can be formed.
  • a length of at least one or more second bump electrodes 60 of the plurality of second bump electrodes 60 may extend to edge portions of the substrate. However, current spreading may be degraded in the extended second bump electrode portion.
  • FIG. 13 is a perspective view illustrating a light emitting device package manufactured using a light emitting device according to an embodiment of the present invention.
  • the light emitting device package 1000 may include a package body 1100 and a light emitting device 100 mounted on the package body 1100.
  • the cavity 1110 may be recessed downward so that the inclined surface 1111 is formed around the light emitting device 100.
  • the inclined surface 1111 may increase light extraction efficiency of the light emitting device package.
  • the package body 1100 may be divided into the first electrode part 1200 and the second electrode part 1300 by the insulating part 1400, and may be electrically separated from each other.
  • the package body 1100 may be formed of a silicon material, a synthetic resin material, or a metal material.
  • the package body 1100 may be made of aluminum.
  • the material may be implemented. Therefore, the first electrode part 1200 and the second electrode part 1300 may increase light efficiency by reflecting the light generated from the light emitting device 100, and transmit heat generated from the light emitting device 100 to the outside. Can act as a drain.
  • the light emitting device 100 may be electrically connected to the first electrode part 1200 and the second electrode part 1300 through a connection member 1600 such as a metal wire to receive power.
  • the light emitting device 100 may be mounted on the cavity 1110 of the package body 1100 in a state in which the light emitting device 100 is mounted on the second substrate, and the first and second electrode parts 1200 and 1300 may be attached to the metal wire.
  • FIG. 14 is a plan view illustrating a light emitting device 300 according to another exemplary embodiment of the present invention, and FIGS. 15A and 15B are cross-sectional views taken along the cutting lines C-C 'and D-D' of FIG. 14.
  • the light emitting device 300 includes a substrate 310, a first conductive semiconductor layer 321, an active layer 322, and a second conductive semiconductor layer 323.
  • Semiconductor stack 320 (light emitting diode), first contact electrode 341, second contact electrode 342, first pad electrode 331, second pad electrode 332, passivation layer 360, first bump An electrode 351, a second bump electrode 352, and an antireflection layer 370 are included.
  • the substrate 310, the first conductive semiconductor layer 321, the active layer 322, and the second conductive semiconductor layer 323 are similar to those described with reference to FIGS. 1, 2, and 3, detailed descriptions thereof are omitted. do.
  • the semiconductor stack 320 includes a mesa M disposed on the first conductive semiconductor layer 321 and the first conductive semiconductor layer 321, and the mesa M includes the active layer 322. And a second conductivity type semiconductor layer 323.
  • the mesa M may also partially include the first conductivity type semiconductor layer 321.
  • the mesa M is disposed on a portion of the first conductivity type semiconductor layer 321.
  • the first conductive semiconductor layer 321, the active layer 322, and the second conductive semiconductor layer 323 are sequentially grown, and then the second conductive semiconductor layer 323 and the active layer 322 are mesa-etched.
  • Mesa (M) is formed by patterning through.
  • the mesa M has recesses as described with reference to FIG. 1. That is, the mesa M may have a structure including a main branch and sub branches, and recesses are formed between the sub branches.
  • This structure may be described as a structure in which the unit mesas are connected by the connecting mesas, and the central portion leading to the connecting mesas corresponds to the main branch, and the stage mesa portions extending from both sides correspond to the sub branches.
  • the widths of the sub branches may be less than or equal to twice the width of the first conductive semiconductor layer 321 exposed between the sub branches.
  • the side surface area of the mesa M is increased by disposing the subbranches over a large area of the substrate 310.
  • the main branch may have a wider width than the sub branches, but is not limited thereto and may have the same or narrower width than the sub branches.
  • the mesa M includes sub-branches having a relatively narrow width, the current flow path through the relatively high resistance first conductive semiconductor layer 321 can be reduced, thereby reducing the current density. have.
  • the first contact electrode 341 is disposed on the first conductivity type semiconductor layer 321 exposed around the mesa M.
  • the first contact electrode 341 may be formed by depositing a plurality of metal layers and then alloying the metal layers through a rapid thermal alloy (RTA).
  • RTA rapid thermal alloy
  • the first contact electrode 341 may include a reflective material.
  • the first contact electrode 341 may sequentially deposit Cr / Ti / Al / Ti / Au, and then alloy the same by using a RTA process, for example, at 935 ° C. in a few seconds or several tens of seconds. Accordingly, the first contact electrode 341 becomes an alloy layer containing Cr, Ti, Al, and Au.
  • the first contact electrode 341 surrounds the mesa M along the mesa M circumference. In addition, the first contact electrode 341 is also disposed in an area between the subbranches, that is, in the recesses of the mesa M. The first contact electrode 341 may be spaced apart from the mesa M by a predetermined interval and may be formed in most regions on the first conductivity type semiconductor layer 321. The first contact electrode 341 is formed along the side of the mesa M, and thus, an area without the first contact electrode 341 is formed between the mesa M and the first contact electrode 341.
  • Light emitted to the side of the mesa M through this region may be re-entered into the first conductivity-type semiconductor layer 321 and may be emitted to the outside through the substrate 310.
  • the separation distance between the first contact electrode 341 and the mesa M may be constant along the mesa M, but is not necessarily limited thereto.
  • a second contact electrode 342 is formed on the mesa (M).
  • the second contact electrode 342 may be formed through an RTA process at about 590 ° C. for about 80 seconds after depositing Ni / Au.
  • the second contact electrode 342 is in ohmic contact with the second conductivity-type semiconductor layer 323 and covers most of the upper portion of the mesa M, for example, 80% or more.
  • first pad electrode 331 and a second pad electrode 332 are formed on the first contact electrode 341 and the second contact electrode 342, respectively.
  • the first pad electrode 331 and the second pad electrode 332 may be formed together in the same process using the same metal layer.
  • the first and second pad electrodes 331 and 332 may be formed of, for example, a Ti layer (300 ⁇ s / Au layer (7000 ⁇ s) / Ti layer (50 ⁇ s)).
  • the present invention is not limited thereto, and as described above, the step preventing layer 133 may be interposed between the first pad electrode 331 and the first contact electrode 341.
  • the first pad electrode 331 and the second pad electrode 332 have the same area as those of the first contact electrode 341 and the second contact electrode 342, respectively. Although illustrated as being disposed, it is not limited thereto.
  • the first pad electrode 331 and the second pad electrode 332 have a smaller area than and disposed on the first contact electrode 341 and the second contact electrode 342, or each has a larger area and has a first area. Top and side surfaces of the contact electrode 341 and the second contact electrode 342 may be covered.
  • first and second pad electrodes 331 and 332 cover the side surfaces as well as the top surfaces of the contact electrodes 341 and 342, the first and second contact electrodes 341 and 342 are soldered when soldering or AuSn bonding. Better protection against back.
  • the passivation layer 360 covers the mesa M, the first pad electrode 331, and the second pad electrode 332. However, the passivation layer 360 has an opening 360a exposing the first pad electrode 331 and an opening 360b partially exposing the second pad electrode 332 on the mesa M. The opening 360a overlaps the first contact electrode 341, and the opening 360b overlaps the second contact electrode 342.
  • the opening 360a may be disposed along the edge of the substrate 320 as indicated by a dotted line in FIG. 14, and may also be disposed in the recesses of the mesa M. As shown in FIG. The openings 360a disposed in the recesses may be in communication with each other through the opening 360a formed at the edge of the substrate 320, but are not limited thereto and may be spaced apart from each other.
  • the opening 360b is positioned on the mesa M and may communicate with one.
  • the present invention is not limited thereto, and the plurality of openings 360b may be spaced apart from each other on the mesa M.
  • the first bump electrode 351 covers the opening 360a and is connected to the first pad electrode 331 through the opening 360a.
  • the first bump electrode 351 is electrically connected to the first conductivity type semiconductor layer 321 through the first pad electrode 331 and the first contact electrode 341.
  • the first bump electrode 351 may be symmetrically disposed at both sides thereof with the second bump electrode 352 interposed therebetween, and they may be connected to each other.
  • the first bump electrode 151 is spaced apart from the mesa (M). However, in the present exemplary embodiment, the first bump electrode 351 is partially disposed on the mesa M and the second pad electrode 332, and the mesa M and the second pad electrode are formed by the passivation layer 360. Insulated from 332. Since the first bump electrode 351 may overlap the mesa M, the first bump electrode 351 may be formed relatively wide, and thus, the first bump electrode 351 may be recessed in the mesa M. It may be directly connected to the first pad electrode 331 disposed in the portions.
  • the second bump electrode 352 covers the opening 360b and is connected to the second pad electrode 332 through the opening 360b.
  • the second bump electrode 352 is electrically connected to the second conductivity type semiconductor layer 323 through the second pad electrode 332 and the second contact electrode 342. Similar to the embodiment described with reference to FIG. 1, the second bump electrode 352 may have a structure including a unit electrode part 353 and a connection part 354.
  • the first bump electrode 351 and the second bump electrode 352 may be formed of Ti / Au / Cr / Au, for example.
  • the anti-reflection layer 370 may be disposed on the bottom surface of the substrate 310.
  • the anti-reflection layer 370 may be formed of a transparent insulating layer such as SiO 2, for example, an integer thickness of 1/4 of an ultraviolet wavelength.
  • a band pass filter in which layers having different refractive indices are repeatedly stacked as the antireflection layer 370 may be used.
  • the first bump electrode 351 since the first bump electrode 351 partially overlaps the mesa M, a part of the first bump electrode 351 covers the side surface of the mesa M. Accordingly, the first bump electrode 351 may reflect light emitted to the side of the mesa M and re-inject into the mesa M, thereby reducing light loss.
  • FIG. 16 to 19 are cross-sectional views for describing a method of manufacturing the light emitting device of FIG. 14.
  • (a) is a plan view and (b) is a cross-sectional view taken along the cutting line C-C 'of (a).
  • the first conductive semiconductor layer 121, the active layer 322, and the second conductive semiconductor layer 123 are formed on the substrate 310.
  • the mesa M is formed by etching the second conductive semiconductor layer 323 and the active layer 322.
  • the mesa M is formed in a shape having a main branch Mb and sub branches Sb, and recesses Cp are formed between the sub branches Sb. As the recesses are formed in the mesa M, the widths of the sub branches Sb may be relatively narrow.
  • a first contact electrode 341 is formed on the first conductive semiconductor layer 321, and a second contact electrode 342 is formed on the second conductive semiconductor layer 323. Is formed.
  • the first contact electrode 321 is disposed on the first conductivity type semiconductor layer 321 exposed around the mesa (M).
  • the first contact electrode 341 may be formed by depositing a plurality of metal layers and then alloying the metal layers through a rapid thermal alloy (RTA).
  • RTA rapid thermal alloy
  • the first contact electrode 341 may include a reflective material.
  • the first contact electrode 341 may sequentially deposit Cr / Ti / Al / Ti / Au, and then alloy the same by using a RTA process, for example, at 935 ° C. in a few seconds or several tens of seconds. Accordingly, the first contact electrode 341 becomes an alloy layer containing Cr, Ti, Al, and Au.
  • the second contact electrode 342 may be formed on the mesa M after the first contact electrode 341 is formed.
  • the second contact electrode 342 may be formed through an RTA process at about 590 ° C. for about 80 seconds after depositing Ni / Au.
  • the second contact electrode 342 is in ohmic contact with the second conductivity-type semiconductor layer 323 and covers most of the upper portion of the mesa M, for example, 80% or more.
  • a first pad electrode 331 and a second pad electrode 332 are formed on the first contact electrode 341 and the second contact electrode 342, respectively.
  • the first pad electrode 331 and the second pad electrode 332 may be formed together in the same process using the same metal layer.
  • the first and second pad electrodes 331 and 332 may be formed of, for example, a Ti layer (300 ⁇ s / Au layer (7000 ⁇ s) / Ti layer (50 ⁇ s)).
  • a step preventing layer (333 of FIGS. 2 and 3) may be further formed on the first contact electrode 341.
  • a passivation layer 360 having openings 360a and 360b exposing surfaces of the first and second pad electrodes 331 and 332 is formed.
  • the opening 360a exposes the first pad electrode 331 around the mesa M
  • the opening 360b exposes the second pad electrode 332 on the mesa M.
  • the passivation layer 360 may be formed by forming an insulating film on the entire surface of the substrate 310 and then etching the first and second pad electrodes 331 and 332 to expose the first and second pad electrodes 331 and 332.
  • the first bump electrode 151 and the second bump electrode 152 are formed on the first and second pad electrodes 331 and 332, and the anti-reflection layer 370 is formed on the lower surface of the substrate 310.
  • the light emitting element 300 of FIG. 14 is completed by dividing into individual light emitting elements.
  • the antireflection layer 370 may be omitted.
  • the first and second bump electrodes 351 and 352 may cover the openings 360a and 360b to be connected to the surfaces of the pad electrodes 331 and 332, and may cover a portion of the passivation layer 160. Can be formed.
  • the first bump electrode 351 is partially disposed in the upper area of the mesa M, as shown in FIG. 14. Accordingly, a part of the first bump electrode 351 is formed in the upper area of the mesa M. It may be positioned at the same height as the two bump electrodes 352.
  • the step preventing patterns may be formed in the openings 360a and 360b as in the above-described embodiment, but they may be omitted.
  • 20 to 23 are plan views illustrating light emitting devices 300a, 400, 500, and 600 according to still another embodiment of the present invention.
  • the light emitting device 300a according to the present embodiment is generally similar to the light emitting device 300 according to the previous embodiment, but there is a difference in the position and shape of the second bump electrode 352. That is, in the previous embodiment, the second bump electrode 352 is positioned in the upper region of the mesa M, but in the present embodiment, the second bump electrode 352 is formed in a substantially rectangular shape, and a part of the sub-branches are partially formed. Cover the upper area of the recesses in between. That is, the second bump electrode 352 is not limited to the mesa M upper region and overlaps the first contact electrode 341 and the first pad electrode 331. However, the second bump electrode 352 is insulated from the first pad electrode 331 and the first contact electrode 341 by the passivation layer 360.
  • the size of the second bump electrode 352 may be further increased, and thus, when bonding to the sub mount or the like, the bonding force may be improved.
  • the light emitting device 400 includes a semiconductor stack (light emitting diode) including a substrate 410, a first conductivity type semiconductor layer 421, an active layer, and a second conductivity type semiconductor layer.
  • the light emitting device 400 may also include an antireflective layer.
  • the light emitting device 400 according to the present exemplary embodiment is generally similar to the light emitting device 300, but there is a difference in the shape of the mesa M, the position and shape of the first bump electrode 451 and the second bump electrode 452. have. In order to avoid duplication, the same descriptions will be omitted.
  • the mesa M of the light emitting device 400 includes a main branch Mb and sub branches Sb, and recesses Cp are positioned between the sub branches Sb.
  • the main branch Mb is disposed along the edge of the substrate 410, and the sub branches Sb extend inclined at a predetermined angle from the main branch Mb.
  • the main branch Mb may be continuously formed along two neighboring edges of the substrate 410 having a rectangular shape, and the sub branches Sb may extend parallel to each other from the main branch Mb.
  • the present invention is not limited thereto, and the main branch Mb may be disposed only near one edge of the substrate 410, and the sub branches Sb may extend from the main branch Mb.
  • the sub branches Sb may have different lengths and may be disposed parallel to the diagonal of the substrate 410.
  • the first bump electrode 451 is electrically connected to the first pad electrode 431 through the opening 460a of the passivation layer 460
  • the second bump electrode 452 is an opening of the passivation layer 460
  • the second pad electrode 432 is electrically connected to the second pad electrode 432 through 460b.
  • the first bump electrode 451 covers and seals the opening 460a and further partially covers the passivation layer 460.
  • the second bump electrode 452 also covers and seals the opening 460b and partially covers the passivation layer 460.
  • the first bump electrode 451 and the second bump electrode 452 have rectangular shapes and are disposed to face each other. Therefore, both the first bump electrode 451 and the second bump electrode 452 partially overlap the mesa M, and also partially overlap the recesses Cp of the mesa M. FIG.
  • the light emitting device 500 may include a semiconductor stack including a substrate 510, a first conductive semiconductor layer 521, an active layer, and a second conductive semiconductor layer.
  • the light emitting device 500 may also include an antireflective layer.
  • the light emitting device 500 is substantially similar to the light emitting device 300, the shape of the mesa M, the position and shape of the first bump electrode 551 and the second bump electrode 552, and the passivation layer may be described. There is a difference in the position and shape of the openings 560a and 560b of 560. In order to avoid duplication, the same descriptions will be omitted.
  • the mesa M of the light emitting device 500 occupies a larger area of the substrate 510 than the mesa M of the light emitting device 300.
  • the width and length of the main branch Mb and the sub branches Sb may be larger than the main branch and the sub branches of the light emitting device 300.
  • the openings 560a may be disposed around the recesses of the mesa M and the outer circumference of the mesa M, which may be spaced apart from each other.
  • the openings 560b may be disposed on the sub branches Sb of the mesa M, and may be spaced apart from each other.
  • two or more openings 560b may be disposed on one sub branch Sb.
  • the first bump electrode 551 is electrically connected to the first pad electrode 531 through the openings 560a of the passivation layer 560
  • the second bump electrode 552 is connected to the passivation layer 560.
  • the second pad electrode 532 is electrically connected through the openings 560b.
  • the first bump electrode 551 covers and seals the openings 560a and further partially covers the passivation layer 560.
  • the second bump electrode 552 also covers and seals the opening 560b and partially covers the passivation layer 560.
  • the first bump electrode 551 and the second bump electrode 552 each have a rectangular shape and are disposed to face each other. Therefore, both the first bump electrode 551 and the second bump electrode 552 partially overlap the mesa M, and also partially overlap the recesses Cp of the mesa M.
  • FIG. 1 A first bump electrode 551 and the second bump electrode 552 may have a rectangular shape and are disposed to face each other. Therefore, both the first bump electrode 551 and the second bump electrode 552 partially overlap the mesa M, and also partially overlap the recesses Cp of the mesa M.
  • the light emitting device 600 may include a semiconductor stack (light emitting diode) including a substrate 610, a first conductive semiconductor layer 621, an active layer, and a second conductive semiconductor layer.
  • the light emitting device 600 may also include an antireflective layer.
  • the light emitting device 600 is generally similar to the light emitting device 300, but the shape of the mesa M, the position and shape of the first bump electrode 651 and the second bump electrode 652, and the passivation layer. There is a difference in the position and shape of the openings 660a and 660b of 660. In order to avoid duplication, the same descriptions will be omitted.
  • the mesa M of the light emitting device 600 occupies a larger area of the substrate 610 than the mesa M of the light emitting device 300, and is divided into a plurality of regions. In addition, recesses Cp are formed in the plurality of regions, respectively.
  • the openings 660a may be disposed between the plurality of regions of the mesa M and around the outside of the mesa M, which may be spaced apart from each other.
  • the plurality of openings 660b may be disposed on each area of the mesa M, and may be spaced apart from each other.
  • the first bump electrode 651 is electrically connected to the first pad electrode 631 through the openings 660a of the passivation layer 660
  • the second bump electrode 652 is connected to the passivation layer 660.
  • the second pad electrode 632 is electrically connected through the openings 660b.
  • the first bump electrode 651 covers and seals the openings 660a and further partially covers the passivation layer 660.
  • the second bump electrode 652 also covers and seals the opening 660b and partially covers the passivation layer 660.
  • the first bump electrode 651 and the second bump electrode 652 each have a rectangular shape and are disposed to face each other. Accordingly, both the first bump electrode 651 and the second bump electrode 652 partially overlap the mesa M, and also partially overlap the recesses Cp of the mesa M. FIG.
  • the light emitting devices 300a, 400, 500, and 600 may be manufactured as a light emitting device package as described with reference to FIG. 13.

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Abstract

일 실시예에 따른 자외선 발광 소자는, 기판; 기판 상에 배치된 제1 도전형 반도체층; 제1 도전형 반도체층 상에 배치되며, 제2 도전형 반도체층, 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 메사; 메사 주위에 노출된 제1 도전형 반도체층에 컨택하는 제1 컨택 전극; 메사 상에서 제2 도전형 반도체층 상에 컨택하는 제2 컨택 전극; 제1 컨택 전극, 메사 및 제2 컨택 전극을 덮되, 제1 컨택 전극 및 제2 컨택 전극 상부에 배치된 개구부들을 가지는 패시베이션층; 및 패시베이션층의 개구부들을 통해 제1 컨택 전극 및 제2 컨택 전극에 각각 전기적으로 접속된 제1 범프 전극 및 제2 범프 전극을 포함하고, 메사는 평면도에서 보아 복수의 오목부들을 가지며, 제1 범프 전극 및 제2 범프 전극은 각각 패시베이션층의 개구부들을 덮고 또한 패시베이션층의 일부를 덮는다.

Description

자외선 발광소자
본 발명은 자외선 발광소자에 관한 것으로, 더욱 상세하게는 광 추출 효율을 향상시킬 수 있도록 한 자외선 발광소자에 관한 것이다.
최근 발광 효율의 개선 및 열방출 문제의 해결을 위해 플립칩 형태의 발광소자에 대한 관심이 증가하고 있다.
플립칩 구조의 발광소자는 기존의 발광소자에 비해서 열 방출 효율이 높고, 광의 차폐가 거의 없어 광효율이 기존의 발광소자에 비해 50% 이상 증가하는 효과가 보고되고 있다. 하지만, 이러한 장점에도 불구하고 플립칩 구조의 발광소자는 다음과 같은 단점이 존재할 수 있다.
N형 반도체층, 특히 자외선 발광 소자에서 사용되는 N형 반도체층은 금속에 비하여 전기 전도도가 매우 낮다. 그러므로, N형 반도체층, 활성층 및 P형 반도체층 사이의 전류 흐름은 전기적 저항이 낮은 특정 길목을 따라 밀집되는 현상이 발생할 수 있다. 예컨대, 전류 흐름은 N형 반도체층 내에서 낮은 전기적 저항을 갖는 특정 길목을 따라 활성층 및 P형 반도체층 사이에서 형성될 수 있다.
이러한 현상이 발생하면, 활성층의 면적 전체에 걸쳐서 발광이 이루어지지 않으므로 발광 효율이 저하되며, 신뢰성이 저하될 수 있다. 이를 극복하기 위해서는 동작 전압을 높여야 하는 문제점 및 광량 증가를 위해 추가적인 기술이 요구되는 문제점이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 반도체층 내부에서의 전류 흐름의 밀집을 해소하고, 전류 확산(current spreading) 정도(degree)를 향상시킬 수 있는 발광소자, 특히 자외선 발광 소자를 제공하는 것이다.
본 발명의 목적은 전술한 바에 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있다.
본 발명의 일 실시예에 따른 자외선 발광 소자는, 기판; 상기 기판 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되며, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 메사; 상기 메사 주위에 노출된 제1 도전형 반도체층에 컨택하는 제1 컨택 전극; 상기 메사 상에서 상기 제2 도전형 반도체층 상에 컨택하는 제2 컨택 전극; 상기 제1 컨택 전극, 상기 메사 및 상기 제2 컨택 전극을 덮되, 상기 제1 컨택 전극 및 상기 제2 컨택 전극 상부에 배치된 개구부들을 가지는 패시베이션층; 및 상기 패시베이션층의 개구부들을 통해 상기 제1 컨택 전극 및 제2 컨택 전극에 각각 전기적으로 접속된 제1 범프 전극 및 제2 범프 전극을 포함하고, 상기 메사는 평면도에서 보아 복수의 오목부들을 가지며, 상기 제1 범프 전극 및 제2 범프 전극은 각각 상기 패시베이션층의 개구부들을 덮고 또한 상기 패시베이션층의 일부를 덮는다.
나아가, 상기 제1 컨택 전극은 적어도 상기 메사의 오목부들 내에서 상기 제1 도전형 반도체층에 컨택할 수 있다.
상기 자외선 발광 소자는, 상기 제1 컨택 전극 상에 배치된 제1 패드 전극; 및 상기 제2 컨택 전극 상에 배치된 제2 패드 전극층 더 포함하고, 상기 패시베이션층의 개구부들은 상기 제1 패드 전극 및 상기 제2 패드 전극층 노출시키고, 상기 제1 범프 전극 및 제2 범프 전극은 각각 상기 개구부들을 통해 상기 제1 패드 전극 및 상기 제2 패드 전극에 접속될 수 있다.
나아가, 상기 제1 패드 금속 및 제2 패드 금속은 서로 동일한 금속 재질로 형성될 수 있다.
또한, 상기 자외선 발광 소자는 상기 제1 컨택 전극과 상기 제1 패드 금속 사이에 배치된 단차 패드층을 더 포함할 수 있다.
상기 자외선 발광 소자는 상기 제1 패드 전극 및 제2 패드 전극 상에 배치된 단차방지패턴을 더 포함할 수 있다.
한편, 상기 제1 컨택 전극을 노출시키는 상기 패시베이션층의 개구부들은 상기 메사로부터 이격되어 배치되고, 상기 제2 컨택 전극을 노출시키는 상기 패시베이션층의 개구부들은 상기 메사 상부에 한정되어 위치할 수 있다.
또한, 상기 제1 컨택 전극은 상기 메사를 둘러쌀 수 있다.
상기 오목부들은 동일한 방향으로 기다란 형상을 가질 수 있다.
상기 기판은 실리콘(Si) 기판, 징크 옥사이드(ZnO) 기판, 갈륨나이트라이드(GaN) 기판, 실리콘 카바이드(SiC) 기판, 알루미늄 나이트라이드(AlN) 기판, 및 사파이어 기판 중 어느 하나일 수 있다.
한편, 상기 메사는 거울면 대칭 구조를 가질 수 있다.
또한, 상기 메사는 메인 브랜치와 상기 메인 브랜치에서 연장하는 복수의 서브 브랜치들을 가질 수 있다.
몇몇 실시예들에 있어서, 상기 제1 범프 전극의 일부는 상기 메사와 중첩하도록 상기 메사 상부에 위치하되, 상기 제1 범프 전극은 상기 패시베이션층에 의해 상기 메사로부터 이격될 수 있다.
상기 제1 컨택 전극 상부에 위치하는 상기 패시베이션층의 개구부는 부분적으로 상기 오목부들 내에 위치할 수 있다.
또한, 상기 제1 범프 전극은 상기 제2 범프 전극을 사이에 두고 그 양 측에 대칭적으로 배치될 수 있다. 나아가, 상기 제1 범프 전극은 서로 연결될 수 있다.
한편, 상기 제2 범프 전극의 단부는 원호 형태일 수 있다.
나아가, 상기 제2 범프 전극은 복수의 단위 전극을 포함하며, 각각의 단위 전극은 연결부에 의해 상호 연결될 수 있다.
상기 자외선 발광 소자는 파장이 360nm 이하인 심자외선을 방출할 수 있다.
본 발명의 또 다른 실시예에 따른 자외선 발광 소자는, 기판; 상기 기판 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되며, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 메사; 상기 메사 주위에 노출된 제1 도전형 반도체층에 컨택하는 제1 컨택 전극; 상기 메사 상에서 상기 제2 도전형 반도체층 상에 컨택하는 제2 컨택 전극; 상기 제1 컨택 전극, 상기 메사 및 상기 제2 컨택 전극을 덮되, 상기 제1 컨택 전극 및 상기 제2 컨택 전극 상부에 배치된 개구부들을 가지는 패시베이션층; 및 상기 패시베이션층의 개구부들을 통해 상기 제1 컨택 전극 및 제2 컨택 전극에 각각 전기적으로 접속된 제1 범프 전극 및 제2 범프 전극을 포함하고, 상기 메사는 평면도에서 보아 복수의 오목부들을 가지며, 상기 패시베이션층의 개구부들 중 일부는 상기 메사 및 오목부들의 외부에 배치된다.
몇몇 실시예들에 있어서, 상기 패시베이션층은 상기 오목부들 내부에 위치하는 개구부들을 더 포함하고, 상기 오목부들 내부에 위치하는 개구부들은 상기 오목부들 외부에 배치된 개구부를 통해 서로 연결될 수 있다.
다른 실시예들에 있어서, 상기 패시베이션층은 상기 오목부들 내부에 위치하는 개구부들을 더 포함하고, 상기 오목부들 내부에 위치하는 개구부들은 서로 이격될 수 있다.
본 발명의 실시예들에 따르면, 제1 범프 전극에 인접하는 제2 범프 전극을 복수 형성하고, 제1 범프 전극에 대하여 제2 범프 전극의 단부의 이격 거리가 점차 증가하거나 감소하는 형태로 형성함으로써, 일정한 전류 확산 길이(current spreading length)를 가지는 전하가 보다 넓은 면적으로 확산해갈 수 있다. 또한, 제1 컨택 전극을 메사(M)를 둘러싸도록 배치함으로써 제1 컨택 전극으로부터 제1 도전형 반도체층을 거쳐 제2 도전형 반도체층에 이르는 전류 패스(path)를 보다 균일하도록 제어할 수 있다. 이에 따라, 제1 도전형 반도체층 내에서의 저항이 감소함으로써, 발광소자의 동작 전압(Forward Voltage)을 감소시킬 수 있다.
나아가, 메사에 오목부들을 형성함으로써 제1 도전형 반도체층을 통한 전류 패스를 줄일 수 있어 전류 밀집을 방지할 수 있다. 또한, 제1 범프 전극 및 제2 범프 전극이 패시베이션층을 부분적으로 덮도록 함으로써 제1 범프 전극 및 제2 범프 전극의 크기를 증가시킬 수 있다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 의한 발광소자를 도시한 평면도이다.
도 2 및 도 3은 각각 본 발명의 일 실시예에 의한 발광소자를 도시한 단면도로서, 도 2는 도 1의 절취선 A-A'를 따라 취해진 단면도이고, 도 3은 도 1의 절취선 B-B'를 따라 취해진 단면도이다.
도 4 내지 도 9는 각각 본 발명의 일 실시예에 의한 발광소자의 제조방법을 순차적으로 나타낸 단면도이다. 도 4 내지 도 9는 도 1의 절취선 B-B'를 따라 취해진 단면을 기준으로 도시하였다.
도 10 내지 도 12는 각각 본 발명의 다양한 실시예들에 따른 자외선 발광소자를 도시한 평면도들이다.
도 13은 본 발명의 일 실시예에 의한 발광소자 패키지를 도시한 사시도이다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 평면도이다.
도 15a 및 도 15b는 도 14의 절취선 C-C' 및 D-D'를 따라 취해진 단면도들이다.
도 16 내지 도 19는 도 14의 발광 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 23은 본 발명의 또 다른 실시예들에 따른 발광 소자를 설명하기 위한 평면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 구성에 대해서는 동일 또는 유사한 도면 부호를 부여했다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 발광소자를 도시한 평면도이고, 도 2 및 도 3은 각각 도 1의 절취선 A-A' 및 B-B'를 따라 취해진 단면도들이다.
도 1, 도 2 및 도 3을 참고하면, 본 발명의 일 실시예에 따른 발광소자(100)는 제1 기판(110)을 포함할 수 있다.
제1 기판(110)은 반도체 단결정을 성장시키기 위한 것으로, 제1 면(110a) 및 제1 면(110a)과 대향하는 제2 면(110b)을 가질 수 있다. 제1 면(110a)은 반도체 단결정이 성장되는 상부면이고, 제2 면(110b)은 하부면이다.
제1 기판(110)은 징크 옥사이드(ZnO) 기판, 갈륨나이트라이드(GaN) 기판, 실리콘 카바이드(SiC) 기판, 알루미늄 나이트라이드(AlN) 및 사파이어 기판 등이 이용될 수 있다. 예를 들어, 제1 기판(110)으로 방위의 정도가 높고, 정밀한 폴리싱으로 흠이나 자국이 없는 사파이어(sapphire)를 포함하는 투명 재질이 주로 이용될 수 있다. 제1 기판(110)의 제1 면(110a) 및 제2 면(110b)은 대략 사각형으로 이루어질 수 있다.
일 실시예에 의한 발광소자는 제1 기판(110)의 제1 면(110a)에 형성되는 제1 범프 전극(151) 및 제2 범프 전극(152)을 포함할 수 있으며, 제1 범프 전극(151)과 제2 범프 전극(152)은 서로 반대 도전형의 극성을 가질 수 있다. 예컨대, 제1 범프 전극(151)은 N형 범프 전극이고, 제2 범프 전극(152)은 P형 범프 전극일 수 있다.
제1 범프 전극(151)은 제1 기판(110)의 제1 면(110a) 상에 제1 방향의 축 방향을 가질 수 있고, 제2 범프 전극(152)은 제2 방향의 축 방향을 가질 수 있다. 제1 방향은 제1 기판(110)의 제1 면(110a)의 일측 변과 평행하게 배치되는 방향일 수 있고, 제2 방향은 제1 방향과 직교하는 방향일 수 있다. 예컨대, 제1 방향은 X축 방향일 수 있고, 제2 방향은 Y축 방향일 수 있다.
제2 범프 전극(152)은 복수의 단위 전극부(153)를 포함함으로써 복수의 전류 패스(current path)를 형성하여 전류 확산(current spreading)을 개선할 수 있다. 각각의 단위 전극부(153)는 일정한 길이 및 폭을 가지며, 서로 간에 평행하게 배치될 수 있다. 각각의 단위 전극부(153)는 중앙 부위의 연결부(154)를 매개로 이웃하는 단위 전극부와 상호 연결될 수 있다. 따라서, 각각의 단위 전극부(153)는 중앙에 형성된 연결부(154)를 기준으로 서로 대칭되는 구조일 수 있다. 연결부(154)는 각각의 단위 전극부(153)와 직교되도록 형성되므로 제1 범프 전극과 연결부(154)는 서로 평행하게 배치될 수 있다.
각각의 단위 전극부(153)의 단부(153a)는 제1 범프 전극(151)에 인접하도록 배치되며, 특히 각 단위 전극부(153)의 단부(153a)는 제1 범프 전극(151)의 축 방향과 수평한 가상축(X)과의 이격 거리가 점차 증가 또는 감소하도록 형성될 수 있다. 예컨대, 각각의 단위 전극부(153)의 단부(153a)는 제1 범프 전극(151)을 향해 볼록한 원호 형태로 이루어짐으로써 제1 범프 전극(151)과 제2 범프 전극(152) 간에 전류 흐름이 밀집되는 것을 최소화할 수 있다.
한편, 제1 범프 전극(151)은 제2 범프 전극(152)을 기준으로 양측에 대칭되게 한 쌍이 형성되어 한 쌍의 제1 범프 전극(151)을 통해 전류를 주입함으로써 효율을 보다 향상시킬 수 있다. 즉, 제1 기판(110)의 제1 면(110a)의 타측 변과 평행하게 제1 범프 전극(151)이 더 형성될 수 있다. 제2 범프 전극(152)은 한 쌍의 제1 범프 전극(151) 사이에 개재되며, 제2 범프 전극(152)의 양측 단부(153a)는 각각 한 쌍의 제1 범프 전극(151)에 인접하게 배치될 수 있다.
도 2 및 도 3을 참조하면, 상기 발광소자(100)는 자외선 영역의 광을 방출할 수 있는 자외선 발광소자일 수 있다. 예컨대, 일 실시예에 의한 자외선 발광소자는 360nm 이하의 심(Deep) 자외선 광을 방출할 수 있다.
발광소자(100)는 제1 기판(110) 및 제1 기판(110) 상에 위치하는 반도체 적층 구조의 발광다이오드(120)를 포함할 수 있다.
제1 기판(110)의 제1 면(110a)에는 제1 기판(110)과 제1 도전형 반도체층(121) 사이의 격자 부정합을 완화하기 위한 버퍼층(도시 생략)이 더 구비될 수 있다. 버퍼층은 단일층 또는 복수층으로 이루어질 수 있으며, 복수층으로 이루어질 경우 저온 버퍼층과 고온 버퍼층으로 이루어질 수 있다.
발광다이오드(120, 반도체 적층체)는 전자와 정공의 재결합에 따른 에너지를 광으로 변환시키는 발광 구조물로서, 제1 기판(110)을 습식 또는 건식 공정을 통하여 표면을 처리하고, 그 위에 반도체 박막 성장 장치를 이용하여 형성할 수 있다.
발광다이오드(120)는 제1 기판(110)의 제1 면(110a)에 순차적으로 적층된 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)을 포함할 수 있다.
제1 도전형 반도체층(121)은 제1 기판(110)의 제1 면(110a)에 구비될 수 있으며, 도 2에 도시된 바와 같이 그 일부가 노출된 형태로 구비될 수 있는데, 이는 활성층(122) 및 제2 도전형 반도체층(123)의 일부를 메사 식각하여 노출될 수 있다. 메사 식각 시 제1 도전형 반도체층(121)의 일부도 식각될 수 있다. 이에 따라, 제1 도전형 반도체층(121) 상에 활성층(122) 및 제2 도전형 반도체층(123)을 포함하는 메사가 형성된다. 도 2 및 도 3에 도시된 바와 같이, 제2 범프 전극(152)는 메사 상부에 위치하고, 제1 범프 전극(151)은 메사로부터 이격된다. 메사는 제2 범프 전극(152)과 유사한 형상을 가지며 따라서 단위 전극부들(153) 사이에 오목부를 가진다. 메사는 예컨대 연결부(154) 하부에 위치하는 메인 브랜치와 연결부(154)의 양측으로 돌출하는 단위전극부(153) 부분들인 서브 브랜치들을 포함할 수 있다.
제1 도전형 반도체층(121)은 제1 도전형 불순물 예컨대, N형 불순물이 도핑된 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 계열의 III족-V족 화합물 반도체로 형성될 수 있으며, 단일층 또는 복수층으로 이루어질 수 있다. N형 도전성 불순물로는 Si, Ge, Sn 등을 사용할 수 있다. 특히, 제1 도전형 반도체층(121)은 활성층(122)에서 생성된 자외선이 투과할 수 있도록 상대적으로 높은 밴드갭을 가진다.
활성층(122)은 제1 도전형 반도체층(121) 상에 구비될 수 있으며, 활성층(122)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(123)으로부터 제공되는 전자-홀의 결합을 통해 광을 발생시킨다. 일 실시예에 따르면, 활성층(122)은 전자-홀의 결합 효율을 높이기 위해 다중양자우물(Multple quantum well) 구조를 가질 수 있다. 활성층(322)은 요구되는 파장의 광 예컨대, 200nm~360nm의 피크 파장을 가지는 자외선 광을 방출하도록 조성 원소 및 조성비가 결정될 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 구비될 수 있으며, 제2 도전형 반도체층(123)은 제2 도전형 불순물 예컨대, P형 불순물이 도핑된 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 계열의 화합물 반도체로 형성될 수 있다. 제2 도전형 반도체층(123)은 단일층 또는 복수층으로 이루어질 수 있다.
제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 상에는 각각 제1 패드 전극(131) 및 제2 패드 전극(132)이 구비될 수 있다. 제1 패드 전극(131) 및 제2 패드 전극(132)은 Ni, Cr, Ti, Al, Ag 또는 Au 등을 포함할 수 있다. 제1 패드 전극(131)은 제1 도전형 반도체층(121)의 노출된 부분과 전기적으로 연결될 수 있고, 제2 패드 전극(132)은 제2 도전형 반도체층(123)의 노출된 부분과 전기적으로 연결될 수 있다.
제1 도전형 반도체층(121)과 제1 패드 전극(131) 사이에는 단차 패드층(133)이 더 포함될 수 있다. 단차 패드층(133)은 제1 패드 전극(131)의 위상이 제2 패드 전극(132)의 위상과 대응되도록 단차를 보상해 준다. 즉, 제1 도전형 반도체층(121)의 메사 식각에 의해 제1 패드 전극(131)은 제2 패드 전극(132)과 비교하여 낮은 위치에 형성될 수 있는데, 제1 패드 전극(131)의 하측에 형성되는 단차 패드층(133)을 매개로 제1 패드 전극(131)과 제2 패드 전극(132)의 위상이 동일해질 수 있다. 단차 패드층(133)은 예컨대, Ti, Au을 포함할 수 있다.
또한, 제1 도전형 반도체층(121)과 단차 패드층(133) 사이 그리고 제2 도전형 반도체층(123)과 제2 패드 전극(132) 사이에는 오믹 접촉특성을 형성하기 위한 제1 컨택전극(141) 및 제2 컨택전극(142)이 더 포함될 수 있다. 제1 컨택전극(141)은 예컨대, Cr, Ti, Al, Au을 포함할 수 있고, 제2 컨택전극(142)은 예컨대, Ni, Au을 포함할 수 있다.
여기서, 제1 컨택전극(141)은 제1 도전형 반도체층과의 오믹 접촉특성을 형성하기 위한 전극으로, 자외선 발광소자의 전류 분산을 개선하기 위해 메사(MESA) 부분을 제외한 제1 도전형 반도체층의 노출영역에 위치한다. 제1 컨택 전극(141)은 메사를 둘러싸며 또한 메사의 오목부들 내에도 형성될 수 있다. 제1 컨택전극(141)은 반사물질을 포함할 수 있다.
반사물질은 제1 기판(110)으로부터 제1 컨택전극(141) 측으로 반사된 자외선 광을 다시 제1 기판(110) 측으로 반사시키는 역할을 함으로써, 광 추출 효율을 향상시킬 수 있다.
반사물질은 도전성이 우수한 금속 물질로 형성될 수 있다. 반사물질은 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf을 포함할 수 있다. 특히, 본 발명의 일 실시예에서 반사물질은 자외선 파장 대역에서 반사율이 높은 Al이 사용될 수 있으며, 반사물질은 평면 구조 뿐만 아니라, 아일랜드들의 행렬 구조, 복수의 라인들 또는 메쉬 구조로 형성될 수 있다.
본 발명의 일 실시예에서, 발광소자(100)는 그 하측의 발광다이오드(120)를 외부 환경으로부터 보호하는 역할을 하는 패시베이션층(160)을 더 포함할 수 있다.
패시베이션층(160)은 실리콘 산화막 또는 실리콘 질화막을 포함하는 절연막으로 형성될 수 있다. 도 2 및 도 3에 도시한 바와 같이, 패시베이션층(160)은 제1 패드 전극(131) 및 제2 패드 전극(132), 그리고 메사를 덮는다. 다만, 패시베이션층(160)은 제1 범프 전극(151) 및 제2 범프 전극(152)이 전기적으로 연결되도록 제1 패드 전극(131)의 표면 및 제2 패드 전극(132)의 표면의 일부가 노출된 형태로 구비될 수 있다. 즉, 패시베이션층(160)은 제1 패드 전극(131) 및 제2 패드 전극(132)의 표면들을 노출시키는 개구부들을 가진다. 패시베이션층(160)은 산화물 또는 질화물을 포함하는 절연체로 형성될 수 있으며, 특히, 실리콘 산화물로 형성될 수 있다.
또한, 발광소자(100)는 제2 기판(200, 도 8 및 도 9 참고)에 플립 칩 형태로 실장될 수 있으며, 이 경우 제2 기판(200)과 전기적으로 연결될 수 있도록 제1 범프 전극(151) 및 제2 범프 전극(152)을 포함할 수 있다.
제1 범프 전극(151)은 제1 패드 전극(131) 상에 구비될 수 있고, 제2 범프 전극(152)은 제2 패드 전극(132) 상에 구비될 수 있다. 제1 범프 전극(151) 및 제2 범프 전극(152)은 예컨대, Ti, Au, Cr를 포함할 수 있다.
제2 기판(200)은 일측 표면에 제1 전극부(210) 및 제2 전극부(220)을 구비하며, 제1 전극부(210) 및 제2 전극부(220)에 각각 발광소자(100)의 제1 범프 전극(151) 및 제2 범프 전극(152)이 전기적, 물리적으로 연결될 수 있다.
이때, 범프 전극(151, 152)들은 패드전극(131, 132)들의 표면 및 패시베이션층(160)의 일부 표면을 덮도록 형성될 수 있다. 즉, 범프 전극들(151, 152)은 패시베이션층(160)의 개구부를 덮으며, 나아가 패시베이션층(160)과 중첩하도록 부분적으로 패시베이션층(160) 상에 위치할 수 있다. 접합 신뢰성을 위해서 패시베이션층(160)의 일부는 패드전극(131, 132)들과 범프 전극(151, 152)들 사이에 개재되고, 범프 전극(151, 152)들은 패드전극(131, 132)들의 노출된 부분 및 패시베이션층(160)의 일부 표면을 덮도록 형성되는 것이다.
한편, 패드 전극들(131, 132)과 범프 전극들(151, 152) 사이에 단차방지패턴(161, 162)이 개재될 수 있다. 단차방지패턴(161, 162)은 예를 들어 패시베이션층(160)의 개구부들 내에 위치할 수 있다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 발광소자를 제조하는 공정을 순차적으로 보여주는 단면도이다. 이때, 도 4 내지 도 9는 도 1의 절취선 B-B'를 따라 취해진 단면을 기준으로 나타낸 것이다.
도 4를 참조하면, 제1 기판(110) 상에 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)을 형성한다.
이때, 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)은 MOCVD법, 분자 빔 성장법, 엑피텍셜 성장법 등 공지의 반도체층 형성 방법을 이용하여 각 층의 반도체층을 형성한 후, 제1 도전형 반도체층(121)의 일부 표면이 노출되도록 제2 도전형 반도체층(123)과 활성층(122)의 일부를 식각함으로써 형성할 수 있다. 이에 따라, 활성층(122) 및 제2 도전형 반도체층(123)을 포함하는 메사가 형성된다.
도 5를 참조하면, 제1 도전형 반도체층(121) 상에 제1 패드 전극(131)을 형성하고, 제2 도전형 반도체층(123) 상에 제2 패드 전극(132)을 형성한다.
패드전극(131, 132)들은 Ti/Au로 형성될 수 있다. 패드 전극(131, 132)을 형성하기 전체 컨택 전극(141, 142)들이 먼저 형성될 수 있다. 컨택 전극(141)은 제1 도전형 반도체층(121) 상에 형성되고, 컨택 전극(142)는 제2 도전형 반도체층(123) 상에 형성된다. 컨택 전극(141)은 예를 들어 Ti/Al층으로, 컨택 전극(142)은 Ni/Au층으로 형성될 수 있다.
나아가, 컨택 전극(131) 상에 단차 방지층(133)이 형성될 수 있다. 단차 방지층(133)은 메사에 의한 단차를 보상하여 패드 전극(131)의 상면과 패드 전극(132)의 상면이 대략 동일한 높이에 위치하도록 돕는다.
도 6을 참고하면, 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)이 형성된 제1 기판(110)의 표면 상에 절연막을 형성한 후, 패드전극(131, 132)들의 일부 표면이 오픈되도록 일정 영역을 식각하여 패시베이션층(160)을 형성한다.
즉, 패시베이션층(160)은 제1 기판(110) 전면에 절연막을 형성한 후 패드전극(131, 132)들의 일정 영역만이 노출되도록 함으로써, 식각에 의해 노출된 제2 도전형 반도체층(123) 및 활성층(122)의 측면들과 패드전극(131, 132)들을 형성한 후 노출되는 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123)의 표면을 덮어 보호하는 역할을 한다.
이와 같은 과정을 통해 제1 기판(110) 상에 반도체층들(121,122,123), 패드전극(131, 132)들 및 패시베이션층(160)을 포함하는 발광소자(100)를 형성할 수 있다.
도 7을 참고하면, 발광소자(100)의 패드전극(131, 132)들 상에 제1 범프 전극(151) 및 제2 범프 전극(152)을 형성한다.
이때, 범프 전극(151, 152)들은 패드전극(131, 132)들의 표면 및 패시베이션층(160)의 일부 표면을 덮도록 형성될 수 있다. 즉 접합 신뢰성을 위해서 패시베이션층(160)의 일부(150a)는 패드전극(131, 132)들과 범프 전극(151, 152)들 사이에 개재되고, 범프 전극(151, 152)들은 패드전극(131, 132)들의 노출된 부분 및 패시베이션층(160)의 일부 표면을 덮도록 형성되는 것이다. 이에 따라, 패시베이션층(160)의 일부 표면을 덮고 있는 범프 전극(151, 152)들의 상단 외곽에는 상측으로 돌출된 돌출부(151a, 152a)가 형성될 수 있다. 이와 같이 돌출부(151a, 152a)가 형성되면 범프 전극(151, 152)들의 상면이 전체적으로 단차지게 형성됨으로써 이후 제2기판(200)에 발광소자(100)의 실장시 범프 전극(151, 152)들과 전극부(210, 220)들과의 본딩이 안정적으로 이루어지지 않는 문제가 발생할 수 있다.
따라서, 제1 패드 전극(131) 및 제2 패드 전극(132) 상에 각각 제1 단차방지패턴(161) 및 제2 단차방지패턴(162)을 더 형성할 수 있으며, 단차방지패턴(161, 162)들로 인해 범프 전극의 형성시 범프 전극(151, 152)들의 상단에는 외곽에 형성된 돌출부(151a, 152a)에 대응되는 높이로 중앙에 단차방지부(151b, 152b)가 형성되어 범프 전극들의 상면이 전체적으로 단차지는 것을 최소화하고 평면 형태를 형성할 수 있다.
단차방지패턴(161, 162)들은 패시베이션층(160)과 동일한 실리콘 산화물(SiO2) 패턴일 수 있다. 즉, 단차방지패턴(161, 162)은 패시베이션층(160)의 형성 이후 패드의 노출을 위한 식각시 패드 상에 패시베이션층(160)을 일부 남겨 두고 식각함으로써 형성될 수 있다.
도 8 및 도 9를 참고하면, 본 발명의 일 실시예에 의한 발광소자(100)는 T/C법(Thermo-Compression method) 등을 이용하여 제2 기판(200) 상에 플립칩 본딩된 형태로 구비될 수 있다. 제2 기판(200)은 발광다이오드(120)가 실장되는 서브 마운트(submount)일 수 있다.
제2 기판(200)은 그 일측 표면 상에 제1 전극부(210) 및 제2 전극부(220)를 포함하며, 제1 전극부(210) 및 제2 전극부(220)에 각각 발광소자(100)의 제1 범프 전극(151) 및 제2 범프 전극(152)이 연결될 수 있다. 예컨대, 제1 전극부는 N-전극부일 수 있고, 제2 전극부는 P-전극부일 수 있다.
이때, 범프 전극(151, 152)들의 높이 차이를 보상해주기 위해서 제1 전극부(210) 및 제2 전극부(220)는 각각 다른 두께로 구비될 수 있다. 예컨대, 제1 전극부(210)가 제2 전극부(220)에 비해 두껍게 형성되어 범프 전극(151, 152)들의 높이 차에 의해 발생되는 단차를 보상할 수 있다.
전극부(210, 220)들은 범프 전극(151, 152)들과의 플립 본딩의 용이성, 전기 전도도 및 열 전도도를 위해 금 또는 금을 포함하는 금 화합물(예컨대 AuSn)을 포함하여 이루어질 수 있다.
발광소자를 제2 기판에 실장하기 위해서는, 범프 전극(151, 152)들과 전극부(210, 220)들을 기준으로 발광소자와 제2기판(200)을 서로 대응되도록 정렬하고, 범프 전극(151, 152)들을 설정 온도로 가열한다.
제1 기판(110) 또는 제2 기판(200)에 설정 압력을 가해주면서 범프 전극(151, 152)들의 온도를 점차 상승시킨다. 온도를 상승시킨 상태에서 설정 시간 동안 유지한 후, 압력을 해제하고 실온으로 냉각시켜 범프 전극(151, 152)들이 전극부(210, 220)들에 플립칩 본딩이 이루어지도록 하여 범프 전극(151, 152)들을 구비한 발광소자를 전극부(210, 220)들이 구비된 제2 기판(200)에 실장하는 것을 완료할 수 있다.
이때, 범프 전극(151, 152)들의 표면에는 돌출부(151a, 152a) 및 단차방지부(151b, 152b)가 동일 높이로 돌출 형성되어 전체적으로 단차 형성부분을 최소화함으로써 전극부(210, 220)들과의 본딩 신뢰성을 향상시킬 수 있다.
도 10 내지 도 12는 각각 본 발명의 다양한 실시예들에 따른 자외선 발광소자를 도시한 평면도들이다.
도 10에 따른 발광소자는, 대략 사각형으로 이루어진 기판의 일측 모서리 부분에 축 방향이 사선으로 제1 범프 전극(10)이 배치되고, 복수의 제2 범프 전극(20)은 그 축 방향이 제1 범프 전극(10)의 축 방향과 직교되도록 형성된 것이다. 복수의 제2 범프 전극(20)은 오목부들을 가지는 메사 상에 배치되며, 서로 연결될 수 있다. 제1 범프 전극(10)을 일측 모서리 부분에 형성하고 기판의 대부분을 제2 범프 전극(20)으로 배치함으로써 발광 면적이 증가된다. 다만, 본 실시예에 따른 발광 소자는 제1 범프 전극(10)이 일측 모서리에 치우쳐 배치됨에 따라, 전류 밀도(Current Density) 감소로 인해 광도 감소를 유발할 수 있다.
도 11에 따른 발광소자는, 대략 사각형으로 이루어진 기판의 일측 및 타측 변에 각각 한 쌍의 제1 범프 전극(30)이 배치되고, 한 쌍의 제1 범프 전극(30) 사이에 제1 범프 전극(30)과 평행하도록 복수의 제2 범프 전극(40)이 배치된 것이다. 각각의 제2 범프 전극(40)은 연결부(41)에 의해 서로 연결될 수 있다. 다만, 제1 범프 전극(30)과 제2 범프 전극(40)을 서로 평행하게 배치함으로써, 전류(Current) 집중으로 인한 동작 전압의 상승을 유발할 수 있다.
도 12에 따른 발광소자는, 기판의 일측 및 타측 변에 한 쌍의 제1 범프 전극(50)이 배치되고, 한 쌍의 제1 범프 전극(50) 사이에 불균일한 폭을 갖는 복수의 제2 범프 전극(60)이 제1 범프 전극(50)과 축 방향이 직교하도록 배치된 것이다. 각각의 제2 범프 전극(60)은 연결부(61)에 의해 서로 연결될 수 있다. 제1 범프 전극(50)의 축 방향과 제2 범프 전극(60)의 축 방향이 서로 직각 형태로 배치되고 제1 범프 전극(50)과 인접하는 제2 범프 전극(60)의 폭이 상이하게 형성될 수 있다. 또한, 복수의 제2 범프 전극(60) 중 적어도 하나 이상의 제2 범프 전극(60)의 길이가 기판의 모서리 부분까지 확장될 수 있다. 다만, 확장된 제2 범프 전극 부분에 전류 확산(Current Spreading)이 저하될 수 있다.
도 13은 본 발명의 실시예에 따른 발광소자를 이용하여 제조된 발광소자 패키지를 도시한 사시도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 발광소자 패키지(1000)는, 패키지 몸체(1100), 패키지 몸체(1100)에 실장되는 발광소자(100)를 포함할 수 있다.
패키지 몸체(1100)의 일측 표면에는 발광소자(100) 주위에 경사면(1111)이 형성되도록 하측으로 캐비티(1110)가 함몰 형성될 수 있다. 경사면(1111)은 발광소자 패키지의 광 추출 효율을 높일 수 있다.
패키지 몸체(1100)는 절연부(1400)에 의해 제1 전극부(1200)와 제2 전극부(1300)로 구획되어 전기적으로 서로 분리될 수 있다.
패키지 몸체(1100)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다, 예컨대, 발광소자(100)가 자외선 광을 방출할 경우 방열 특성을 향상시키기 위해 패키지 몸체(1100)는 알루미늄 재질로 구현될 수 있다. 따라서, 제1 전극부(1200) 및 제2 전극부(1300)는 발광소자(100)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수 있다.
발광소자(100)는 금속와이어 등의 연결부재(1600)를 매개로 제1 전극부(1200)와 제2 전극부(1300)에 전기적으로 연결되어 전원을 제공받을 수 있다.
발광소자(100)는 제2기판에 실장된 상태에서, 패키지 몸체(1100)의 캐비티(1110)에 탑재될 수 있으며, 제1 전극부(1200) 및 제2 전극부(1300)에 금속와이어에 의해 전기적으로 연결될 수 있다. 도면부호 1500은 제너다이오드(Zener diode)로서, 정전압 다이오드를 나타낸다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 소자(300)를 설명하기 위한 평면도이고, 도 15a 및 도 15b는 도 14의 절취선 C-C' 및 D-D'를 따라 취해진 단면도들이다.
도 14, 도 15a 및 도 15b를 참조하면, 발광 소자(300)는 기판(310), 제1 도전형 반도체층(321), 활성층(322) 및 제2 도전형 반도체층(323)을 포함하는 반도체 적층(320, 발광 다이오드), 제1 컨택 전극(341), 제2 컨택 전극(342), 제1 패드 전극(331), 제2 패드 전극(332), 패시베이션층(360), 제1 범프 전극(351) 및 제2 범프 전극(352), 그리고 반사 방지층(370)을 포함한다.
기판(310), 제1 도전형 반도체층(321), 활성층(322) 및 제2 도전형 반도체층(323)은 앞서 도 1, 도 2 및 도 3을 참조하여 설명한 바와 유사하므로 상세한 설명은 생략한다.
반도체 적층(320)은 앞서 설명한 바와 같이 제1 도전형 반도체층(321) 및 제1 도전형 반도체층(321) 상에 배치된 메사(M)를 포함하며, 메사(M)는 활성층(322) 및 제2 도전형 반도체층(323)을 포함한다. 메사(M)는 또한 제1 도전형 반도체층(321)을 부분적으로 포함할 수 있다.
한편, 메사(M)는 제1 도전형 반도체층(321)의 일부 영역 상에 배치된다. 일반적으로 제1 도전형 반도체층(321), 활성층(322) 및 제2 도전형 반도체층(323)을 순차로 성장한 후, 제2 도전형 반도체층(323) 및 활성층(322)을 메사 식각 공정을 통해 패터닝함으로써 메사(M)가 형성된다.
상기 메사(M)는 도 1을 참조하여 설명한 바와 같이 오목부들을 가진다. 즉, 메사(M)는 메인 브랜치와 서브 브랜치들을 포함하는 구조를 가질 수 있으며, 서브 브랜치들 사이에 오목부들이 형성된다. 이러한 구조는 단위 메사들이 연결 메사에 의해 연결된 구조로 설명될 수 있으며, 연결 메사로 이어지는 중앙 부분이 메인 브랜치에 해당하고, 이로부터 양측으로 연장하는 단이 메사 부분들이 서브 브랜치에 해당한다.
한편, 서브 브랜치들의 폭은 서브 브랜치들 사이에 노출된 제1 도전형 반도체층(321)의 폭의 2배 이하일 수 있다. 서브 브랜치들의 폭을 상대적으로 좁게 형성하는 대신, 서브 브랜치들을 기판(310)의 넓은 영역에 걸쳐 배치함으로써 메사(M)의 측면 표면적이 증가된다. 메인 브랜치는 서브 브랜치들보다 넓은 폭을 가질 수 있으나, 이에 한정되는 것은 아니며, 서브 브랜치들과 동일하거나 그보다 좁은 폭을 가질 수도 있다.
메사(M)가 상대적으로 좁은 폭을 갖는 서브 브랜치들을 포함하기 때문에 상대적으로 저항이 큰 제1 도전형 반도체층(321)을 통한 전류 흐름 경로를 줄일 수 있으며, 이에 따라 전류 밀집 현상을 감소시킬 수 있다.
다시, 도 14, 도 15a 및 도 15b을 참조하면, 메사(M) 주위에 노출된 제1 도전형 반도체층(321) 상에 제1 컨택 전극(341)이 배치된다. 제1 컨택 전극(341)은 복수의 금속층들을 증착한 후, 이 금속층들을 급속 얼로잉 공정(rapid thermal alloy: RTA)을 통해 합금화함으로써 형성될 수 있다. 제1 컨택 전극(341)은 반사물질을 포함할 수 있다. 예를 들어, 제1 컨택 전극(341)은 Cr/Ti/Al/Ti/Au를 순차적으로 증착한 후, RTA 공정으로 예컨대 935℃에서 수초 또는 수십초 내에 합금화처리할 수 있다. 따라서, 제1 컨택 전극(341)은 Cr, Ti, Al, Au를 함유하는 얼로이층이 된다.
상기 제1 컨택 전극(341)은 메사(M) 둘레를 따라 메사(M)를 둘러싼다. 또한, 제1 컨택 전극(341)은 서브 브랜치들 사이의 영역, 즉 메사(M)의 오목부들 내에도 배치된다. 제1 컨택 전극(341)은 메사(M)로부터 일정 간격 이격되며, 제1 도전형 반도체층(321) 상의 대부분의 영역에 형성될 수 있다. 제1 컨택 전극(341)은 메사(M)의 측면을 따라 형성되며, 따라서, 메사(M)와 제1 컨택 전극(341) 사이에는 제1 컨택 전극(341)이 없는 영역이 형성된다. 이 영역을 통해 메사(M)의 측면으로 방출된 광이 제1 도전형 반도체층(321)으로 재입사되고 기판(310)을 통해 외부로 방출될 수 있다. 제1 컨택 전극(341)과 메사(M) 사이의 이격 거리는 메사(M) 둘레를 따라 일정할 수 있으나, 반드시 이에 한정되는 것은 아니다.
제1 컨택 전극(341)이 형성된 후, 메사(M) 상에 제2 컨택 전극(342)이 형성된다. 제2 컨택 전극(342)은 예를 들어, Ni/Au를 증착한 후 약 590℃에서 약 80초 동안 RTA 공정을 통해 형성될 수 있다. 제2 컨택 전극(342)은 제2 도전형 반도체층(323)에 오믹 콘택하며, 메사(M) 상부 영역의 대부분, 예컨대 80% 이상을 덮는다.
한편, 제1 컨택 전극(341) 및 제2 컨택 전극(342) 상에 각각 제1 패드 전극(331) 및 제2 패드 전극(332)이 형성된다. 제1 패드 전극(331) 및 제2 패드 전극(332)은 동일한 금속층으로 동일 공정에서 함께 형성될 수 있다. 예를 들어, 제1 및 제2 패드 전극(331, 332)은 일 예로, Ti층(300Å/Au층(7000Å)/Ti층(50Å)으로 형성될 수 있다.
그러나 본 발명은 이에 한정되는 것은 아니며, 앞서 설명한 바와 같이, 제1 패드 전극(331)과 제1 컨택 전극(341) 사이에 단차 방지층(133)이 개재될 수도 있다.
한편, 도 14, 도 15a 및 도 15b에서 제1 패드 전극(331) 및 제2 패드 전극(332)이 각각 제1 컨택 전극(341) 및 제2 컨택 전극(342)과 동일한 면적으로 이들 상에 배치된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 제1 패드 전극(331) 및 제2 패드 전극(332)은 제1 컨택 전극(341) 및 제2 컨택 전극(342)보다 작은 면적을 갖고 이들 상에 배치되거나, 각각 더 큰 면적을 갖고 제1 컨택 전극(341) 및 제2 컨택 전극(342)의 상면 및 측면을 덮을 수 있다. 제1 및 제2 패드 전극들(331, 332)이 컨택 전극들(341, 342)의 상면뿐만 아니라 측면을 덮기 때문에, 솔더나 AuSn 본딩시 제1 및 제2 컨택 전극(341, 342)을 솔더 등으로부터 더 잘 보호할 수 있다.
패시베이션층(360)은 메사(M), 제1 패드 전극(331) 및 제2 패드 전극(332)을 덮는다. 다만, 패시베이션층(360)은 제1 패드 전극(331)을 노출시키는 개구부(360a) 및 메사(M) 상부에 제2 패드 전극(332)을 부분적으로 노출시키는 개구부(360b)를 갖는다. 개구부(360a)는 제1 컨택 전극(341)과 중첩하며, 개구부(360b)는 제2 컨택 전극(342)과 중첩한다.
개구부(360a)는 도 14에 점선으로 표시한 바와 같이 기판(320)의 가장자리를 따라 배치될 수 있으며, 또한, 메사(M)의 오목부들 내에 배치될 수 있다. 오목부들 내에 배치된 개구부들(360a)은 기판(320)의 가장자리에 형성된 개구부(360a)를 통해 서로 연통될 수 있으나, 이에 한정되는 것은 아니며, 서로 이격될 수도 있다.
개구부(360b)는 메사(M) 상에 위치하며, 하나로 연통될 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 복수개의 개구부들(360b)이 메사(M) 상에 서로 이격되어 배치될 수도 있다.
제1 범프 전극(351)은 개구부(360a)를 덮고 개구부(360a)를 통해 제1 패드 전극(331)에 접속한다. 제1 범프 전극(351)은 제1 패드 전극(331) 및 제1 컨택 전극(341)을 통해 제1 도전형 반도체층(321)에 전기적으로 접속된다. 제1 범프 전극(351)은 제2 범프 전극(352)을 사이에 두고 그 양측에 대칭적으로 배치됨과 아울러, 이들이 서로 연결될 수 있다.
도 1을 참조하여 설명한 실시예에 있어서, 제1 범프 전극(151)은 메사(M)로부터 이격된다. 그러나 본 실시예에 있어서, 제1 범프 전극(351)은 부분적으로 메사(M) 및 제2 패드 전극(332) 상부에 배치되며, 패시베이션층(360)에 의해 메사(M) 및 제2 패드 전극(332)로부터 절연된다. 제1 범프 전극(351)이 메사(M)와 중첩될 수 있으므로, 제1 범프 전극(351)을 상대적으로 넓게 형성할 수 있으며, 따라서, 제1 범프 전극(351)이 메사(M)의 오목부들 내에 배치된 제1 패드 전극(331)에 직접 접속될 수 있다.
제2 범프 전극(352)은 개구부(360b)를 덮고 개구부(360b)를 통해 제2 패드 전극(332)에 접속한다. 제2 범프 전극(352)은 제2 패드 전극(332) 및 제2 컨택 전극(342)을 통해 제2 도전형 반도체층(323)에 전기적으로 접속된다. 제2 범프 전극(352)는 도 1을 참조하여 설명한 실시예와 유사하게 단위 전극부(353) 및 연결부(354)를 포함하는 구조를 가질 수도 있다.
제1 범프 전극(351) 및 제2 범프 전극(352)은 예를 들어 Ti/Au/Cr/Au로 형성될 수 있다.
한편, 기판(310)의 하부면에 반사 방지층(370)이 배치될 수 있다. 반사 방지층(370)은 SiO2와 같은 투명 절연층을 예를 들어 자외선 파장의 1/4의 정수배 두께로 형성될 수 있다. 이와 달리, 반사 방지층(370)으로 굴절률이 서로 다른 층들을 반복 적층한 밴드패스 필터가 사용될 수도 있다.
본 실시예에 있어서, 제1 범프 전극(351)이 메사(M)와 부분적으로 중첩하므로, 상기 제1 범프 전극(351)의 일부는 메사(M)의 측면을 덮는다. 따라서, 제1 범프 전극(351)은 메사(M)의 측면으로 방출되는 광을 반사시켜 메사(M) 내부로 재입사시킬 수 있으며, 이에 따라 광 손실을 줄일 수 있다.
도 16 내지 도 19는 도 14의 발광 소자를 제조하는 방법을 설명하기 위한 단면도들이다. 각 도면들에서 (a)는 평면도를 (b)는 (a)의 절취선 C-C'를 따라 취해진 단면도들이다.
도 16a 및 도 16b를 참조하면, 도 4를 참조하여 설명한 바와 같이, 기판(310) 상에 제1 도전형 반도체층(121), 활성층(322) 및 제2 도전형 반도체층(123)이 형성되고, 제2 도전형 반도체층(323) 및 활성층(322)을 식각하여 메사(M)가 형성된다.
메사(M)는 메인 브랜지(Mb)와 서브 브랜치들(Sb)을 갖는 형상으로 형성되며, 서브 브랜치들(Sb) 사이에 오목부들(Cp)이 형성된다. 메사(M)에 오목부들이 형성됨에 따라 서브 브랜치들(Sb)의 폭을 상대적으로 좁게 형성할 수 있다.
도 17a 및 도 17b를 참조하면, 제1 도전형 반도체층(321) 상에 제1 컨택 전극(341)이 형성되고, 제2 도전형 반도체층(323) 상에 제2 컨택 전극(342)이 형성된다.
제1 컨택 전극(321)은 메사(M) 주위에 노출된 제1 도전형 반도체층(321) 상에 배치된다. 제1 컨택 전극(341)은 복수의 금속층들을 증착한 후, 이 금속층들을 급속 얼로잉 공정(rapid thermal alloy: RTA)을 통해 합금화함으로써 형성될 수 있다. 또한, 제1 컨택 전극(341)은 반사물질을 포함할 수 있다. 예를 들어, 제1 컨택 전극(341)은 Cr/Ti/Al/Ti/Au를 순차적으로 증착한 후, RTA 공정으로 예컨대 935℃에서 수초 또는 수십초 내에 합금화처리할 수 있다. 따라서, 제1 컨택 전극(341)은 Cr, Ti, Al, Au를 함유하는 얼로이층이 된다.
제2 컨택 전극(342)은, 제1 컨택 전극(341)이 형성된 후, 메사(M) 상에 형성될 수 있다. 제2 컨택 전극(342)은 예를 들어, Ni/Au를 증착한 후 약 590℃에서 약 80초 동안 RTA 공정을 통해 형성될 수 있다. 제2 컨택 전극(342)은 제2 도전형 반도체층(323)에 오믹 콘택하며, 메사(M) 상부 영역의 대부분, 예컨대 80% 이상을 덮는다.
도 18a 및 도 18b를 참조하면, 제1 컨택 전극(341) 및 제2 컨택 전극(342) 상에 각각 제1 패드 전극(331) 및 제2 패드 전극(332)이 형성된다. 제1 패드 전극(331) 및 제2 패드 전극(332)은 동일한 금속층으로 동일 공정에서 함께 형성될 수 있다. 예를 들어, 제1 및 제2 패드 전극(331, 332)은 일 예로, Ti층(300Å/Au층(7000Å)/Ti층(50Å)으로 형성될 수 있다.
상기 제1 및 제2 패드 전극들(331, 332)을 형성하기 전에, 제1 컨택 전극(341) 상에 단차 방지층(도 2 및 도 3의 333)이 추가로 형성될 수도 있다.
도 19a 및 도 19b를 참조하면, 제1 및 제2 패드전극(331, 332)들의 표면을 노출시키는 개구부들(360a, 360b)을 가지는 패시베이션층(360)이 형성된다. 개구부(360a)는 메사(M) 주위에서 제1 패드 전극(331)을 노출시키며, 개구부(360b)는 메사(M) 상에서 제2 패드 전극(332)을 노출시킨다.
패시베이션층(360)은 기판(310) 전면에 절연막을 형성한 후 제1 및 제2 패드전극(331, 332)들을 노출하도록 식각하여 형성될 수 있다.
이어서, 제1 및 제2 패드전극(331, 332)들 상에 제1 범프 전극(151) 및 제2 범프 전극(152)을 형성하고, 기판(310)의 하부면에 반사 방지층(370)을 형성한 후, 개별 발광 소자로 분할함으로써 도 14의 발광 소자(300)가 완성된다. 반사 방지층(370)은 생략될 수도 있다.
이때, 제1 및 제2 범프 전극(351, 352)들은 개구부들(360a, 360b)을 덮어 패드전극(331, 332)들의 표면에 접속할 수 있으며, 나아가 패시베이션층(160)의 일부 표면을 덮도록 형성될 수 있다. 또한, 제1 범프 전극(351)은 도 14에 도시한 바와 같이 메사(M) 상부 영역에 부분적으로 배치된다.이에 따라, 제1 범프 전극(351)의 일부는 메사(M) 상부 영역에서 제2 범프 전극(352)과 동일 높이에 위치할 수 있다.
한편, 앞서 설명한 실시예와 같이 개구부들(360a, 360b) 내에 단차 방지 패턴들이 형성될 수도 있으나, 이들은 생략될 수 있다.
도 20 내지 도 23은 본 발명의 또 다른 실시예들에 따른 발광 소자(300a, 400, 500, 600)를 설명하기 위한 평면도들이다.
도 20을 참조하면, 본 실시예에 따른 발광 소자(300a)는 앞의 실시예에 따른 발광 소자(300)와 대체로 유사하나, 제2 범프 전극(352)의 위치 및 형상에 차이가 있다. 즉, 앞의 실시예에서 제2 범프 전극(352)은 메사(M) 상부 영역 내에 한정되어 위치하나, 본 실시예에서 제2 범프 전극(352)은 대략 직사각형 형상으로 형성되어 일부가 서브 브랜치들 사이의 오목부들의 상부 영역을 덮는다. 즉, 제2 범프 전극(352)은 메사(M) 상부 영역에 한정되지 않으며, 제1 컨택 전극(341) 및 제1 패드 전극(331)과 중첩한다. 다만, 제2 범프 전극(352)은 패시베이션층(360)에 의해 제1 패드 전극(331) 및 제1 컨택 전극(341)으로부터 절연된다.
본 실시예에 따르면, 제2 범프 전극(352)이 메사(M) 영역을 벗어나기 때문에, 그 크기를 더욱 증가시킬 수 있으며, 따라서, 서브 마운트 등에 본딩할 때, 접합력이 향상될 수 있다.
도 21을 참조하면, 본 실시예에 따른 발광 소자(400)는 기판(410), 제1 도전형 반도체층(421), 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층(발광 다이오드), 제1 컨택 전극(441), 제2 컨택 전극(442), 제1 패드 전극(431), 제2 패드 전극(432), 패시베이션층(460), 제1 범프 전극(451) 및 제2 범프 전극(452)을 포함한다. 발광 소자(400)는 또한 반사 방지층을 포함할 수 있다.
본 실시예에 따른 발광 소자(400)는 발광소자(300)와 대체로 유사하나, 메사(M)의 형상, 제1 범프 전극(451) 및 제2 범프 전극(452)의 위치 및 형상에 차이가 있다. 중복을 피하기 위해 동일한 사항에 대해서는 상세한 설명을 생략한다.
발광 소자(400)의 메사(M)는 메인 브랜치(Mb)와 서브 브랜치들(Sb)을 포함하며, 서브 브랜치들(Sb) 사이에 오목부들(Cp)이 위치한다. 메인 브랜치(Mb)는 기판(410)의 가장자리를 따라 배치되고, 서브 브랜치들(Sb)은 메인 브랜치(Mb)로부터 일정한 각도로 경사져서 연장된다. 메인 브랜치(Mb)는 직사각형 형상을 갖는 기판(410)의 이웃한 두 개의 가장자리를 따라 연속적으로 형성될 수 있으며, 서브 브랜치들(Sb)은 메인 브랜치(Mb)로부터 서로 평행하게 연장할 수 있다.
그러나 본 발명은 이에 한정되는 것은 아니며, 메인 브랜치(Mb)는 기판(410)의 일측 가장자리 근처에만 한정되어 배치되고, 서브 브랜치들(Sb)은 이 메인 브랜치(Mb)에서 연장할 수 있다.
서브 브랜치들(Sb)은 서로 다른 길이를 가질 수 있으며, 기판(410)의 대각선에 평행하게 배치될 수 있다.
한편, 제1 범프 전극(451)은 패시베이션층(460)의 개구부(460a)를 통해 제1 패드 전극(431)에 전기적으로 접속하며, 제2 범프 전극(452)은 패시베이션층(460)의 개구부(460b)를 통해 제2 패드 전극(432)에 전기적으로 접속한다. 제1 범프 전극(451)은 개구부(460a)를 덮어 밀봉하며 나아가 패시베이션층(460)을 부분적으로 덮는다. 제2 범프 전극(452) 또한 개구부(460b)를 덮어 밀봉하며 패시베이션층(460)을 부분적으로 덮는다.
제1 범프 전극(451)과 제2 범프 전극(452)은 각각 직사각형 형상을 갖고 서로 대향하도록 배치된다. 따라서, 제1 범프 전극(451) 및 제2 범프 전극(452)은 모두 메사(M)와 부분적으로 중첩하며, 또한 메사(M)의 오목부들(Cp)과 부분적으로 중첩한다.
도 22를 참조하면, 본 실시예에 따른 발광 소자(500)는 기판(510), 제1 도전형 반도체층(521), 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층(발광 다이오드), 제1 컨택 전극(541), 제2 컨택 전극(542), 제1 패드 전극(531), 제2 패드 전극(532), 패시베이션층(560), 제1 범프 전극(551) 및 제2 범프 전극(552)을 포함한다. 발광 소자(500)는 또한 반사 방지층을 포함할 수 있다.
본 실시예에 따른 발광 소자(500)는 발광소자(300)와 대체로 유사하나, 메사(M)의 형상, 제1 범프 전극(551) 및 제2 범프 전극(552)의 위치 및 형상, 패시베이션층(560)의 개구부들(560a, 560b)의 위치 및 형상에 차이가 있다. 중복을 피하기 위해 동일한 사항에 대해서는 상세한 설명을 생략한다.
발광 소자(500)의 메사(M)는 발광 소자(300)의 메사(M)에 비해 기판(510)의 더 넓은 면적을 점유한다. 예컨대, 메인 브랜치(Mb) 및 서브 브랜치들(Sb)의 폭 및 길이가 발광 소자(300)의 메인 브랜치 및 서브 브랜치들보다 더 클 수 있다.
한편, 개구부들(560a)이 메사(M)의 오목부들 및 메사(M)의 바깥 주위에 배치될 수 있으며, 이들은 서로 이격될 수 있다. 또한, 개구부들(560b)이 메사(M)의 서브 브랜치들(Sb) 상에 배치될 수 있으며, 서로 이격될 수 있다. 나아가, 하나의 서브 브랜치(Sb) 상에 2개 또는 그 이상의 개구부들(560b)이 배치될 수도 있다.
한편, 제1 범프 전극(551)은 패시베이션층(560)의 개구부들(560a)을 통해 제1 패드 전극(531)에 전기적으로 접속하며, 제2 범프 전극(552)은 패시베이션층(560)의 개구부들(560b)을 통해 제2 패드 전극(532)에 전기적으로 접속한다. 제1 범프 전극(551)은 개구부들(560a)을 덮어 밀봉하며 나아가 패시베이션층(560)을 부분적으로 덮는다. 제2 범프 전극(552) 또한 개구부(560b)를 덮어 밀봉하며 패시베이션층(560)을 부분적으로 덮는다.
제1 범프 전극(551)과 제2 범프 전극(552)은 각각 직사각형 형상을 갖고 서로 대향하도록 배치된다. 따라서, 제1 범프 전극(551) 및 제2 범프 전극(552)은 모두 메사(M)와 부분적으로 중첩하며, 또한 메사(M)의 오목부들(Cp)과 부분적으로 중첩한다.
도 23을 참조하면, 본 실시예에 따른 발광 소자(600)는 기판(610), 제1 도전형 반도체층(621), 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층(발광 다이오드), 제1 컨택 전극(641), 제2 컨택 전극(642), 제1 패드 전극(631), 제2 패드 전극(632), 패시베이션층(660), 제1 범프 전극(651) 및 제2 범프 전극(652)을 포함한다. 발광 소자(600)는 또한 반사 방지층을 포함할 수 있다.
본 실시예에 따른 발광 소자(600)는 발광소자(300)와 대체로 유사하나, 메사(M)의 형상, 제1 범프 전극(651) 및 제2 범프 전극(652)의 위치 및 형상, 패시베이션층(660)의 개구부들(660a, 660b)의 위치 및 형상에 차이가 있다. 중복을 피하기 위해 동일한 사항에 대해서는 상세한 설명을 생략한다.
발광 소자(600)의 메사(M)는 발광 소자(300)의 메사(M)에 비해 기판(610)의 더 넓은 면적을 점유하며, 복수의 영역들로 분리되어 있다. 또한, 상기 복수의 영역들에 각각 오목부들(Cp)이 형성된다.
한편, 개구부들(660a)이 메사(M)의 복수의 영역들 사이 및 메사(M)의 바깥 주위에 배치될 수 있으며, 이들은 서로 이격될 수 있다. 또한, 복수의 개구부들(660b)이 메사(M)의 각 영역 상에 배치될 수 있으며, 서로 이격될 수 있다.
한편, 제1 범프 전극(651)은 패시베이션층(660)의 개구부들(660a)을 통해 제1 패드 전극(631)에 전기적으로 접속하며, 제2 범프 전극(652)은 패시베이션층(660)의 개구부들(660b)을 통해 제2 패드 전극(632)에 전기적으로 접속한다. 제1 범프 전극(651)은 개구부들(660a)을 덮어 밀봉하며 나아가 패시베이션층(660)을 부분적으로 덮는다. 제2 범프 전극(652) 또한 개구부(660b)를 덮어 밀봉하며 패시베이션층(660)을 부분적으로 덮는다.
제1 범프 전극(651)과 제2 범프 전극(652)은 각각 직사각형 형상을 갖고 서로 대향하도록 배치된다. 따라서, 제1 범프 전극(651) 및 제2 범프 전극(652)은 모두 메사(M)와 부분적으로 중첩하며, 또한 메사(M)의 오목부들(Cp)과 부분적으로 중첩한다.
앞서, 설명한 발광 소자들(300a, 400, 500, 600)은 도 13을 참조하여 설명한 바와 같이 발광 소자 패키지로 제작될 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다.
즉, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
또한, 특정 실시예에서 설명된 구성은 본 발명의 기술적 사상의 범위 내에서 다른 실시예에도 적용될 수 있다.
따라서, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (22)

  1. 기판;
    상기 기판 상에 배치된 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되며, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 메사;
    상기 메사 주위에 노출된 제1 도전형 반도체층에 컨택하는 제1 컨택 전극;
    상기 메사 상에서 상기 제2 도전형 반도체층 상에 컨택하는 제2 컨택 전극;
    상기 제1 컨택 전극, 상기 메사 및 상기 제2 컨택 전극을 덮되, 상기 제1 컨택 전극 및 상기 제2 컨택 전극 상부에 배치된 개구부들을 가지는 패시베이션층; 및
    상기 패시베이션층의 개구부들을 통해 상기 제1 컨택 전극 및 제2 컨택 전극에 각각 전기적으로 접속된 제1 범프 전극 및 제2 범프 전극을 포함하고,
    상기 메사는 평면도에서 보아 복수의 오목부들을 가지며,
    상기 제1 범프 전극 및 제2 범프 전극은 각각 상기 패시베이션층의 개구부들을 덮고 또한 상기 패시베이션층의 일부를 덮는 자외선 발광 소자.
  2. 청구항 1에 있어서,
    상기 제1 컨택 전극은 적어도 상기 메사의 오목부들 내에서 상기 제1 도전형 반도체층에 컨택하는 자외선 발광 소자.
  3. 청구항 1에 있어서,
    상기 제1 컨택 전극 상에 배치된 제1 패드 전극; 및
    상기 제2 컨택 전극 상에 배치된 제2 패드 전극층 더 포함하고,
    상기 패시베이션층의 개구부들은 상기 제1 패드 전극 및 상기 제2 패드 전극층 노출시키고,
    상기 제1 범프 전극 및 제2 범프 전극은 각각 상기 개구부들을 통해 상기 제1 패드 전극 및 상기 제2 패드 전극에 접속된 자외선 발광 소자.
  4. 청구항 3에 있어서,
    상기 제1 패드 금속 및 제2 패드 금속은 서로 동일한 금속 재질로 형성된 자외선 발광 소자.
  5. 청구항 4에 있어서,
    상기 제1 컨택 전극과 상기 제1 패드 금속 사이에 배치된 단차 패드층을 더 포함하는 자외선 발광 소자.
  6. 청구항 3에 있어서,
    상기 제1 패드 전극 및 제2 패드 전극 상에 배치된 단차방지패턴을 더 포함하는 자외선 발광소자.
  7. 청구항 1에 있어서,
    상기 제1 컨택 전극을 노출시키는 상기 패시베이션층의 개구부들은 상기 메사로부터 이격되어 배치되고,
    상기 제2 컨택 전극을 노출시키는 상기 패시베이션층의 개구부들은 상기 메사 상부에 한정되어 위치하는 자외선 발광 소자.
  8. 청구항 1에 있어서,
    상기 제1 컨택 전극은 상기 메사를 둘러싸는 자외선 발광 소자.
  9. 청구항 1에 있어서,
    상기 오목부들은 동일한 방향으로 기다란 형상을 가지는 자외선 발광 소자.
  10. 청구항 1에 있어서,
    상기 기판은 실리콘(Si) 기판, 징크 옥사이드(ZnO) 기판, 갈륨나이트라이드(GaN) 기판, 실리콘 카바이드(SiC) 기판, 알루미늄 나이트라이드(AlN) 기판, 및 사파이어 기판 중 어느 하나인 것을 특징으로 하는 자외선 발광소자.
  11. 청구항 1에 있어서,
    상기 메사는 거울면 대칭 구조를 가지는 자외선 발광 소자.
  12. 청구항 1에 있어서,
    상기 메사는 메인 브랜치와 상기 메인 브랜치에서 연장하는 복수의 서브 브랜치들을 가지는 자외선 발광 소자.
  13. 청구항 1에 있어서,
    상기 제1 범프 전극의 일부는 상기 메사와 중첩하도록 상기 메사 상부에 위치하되, 상기 제1 범프 전극은 상기 패시베이션층에 의해 상기 메사로부터 이격된 자외선 발광 소자.
  14. 청구항 1에 있어서,
    상기 제1 컨택 전극 상부에 위치하는 상기 패시베이션층의 개구부는 부분적으로 상기 오목부들 내에 위치하는 자외선 발광 소자.
  15. 청구항 1에 있어서,
    상기 제1 범프 전극은 상기 제2 범프 전극을 사이에 두고 그 양 측에 대칭적으로 배치된 자외선 발광 소자.
  16. 청구항 15에 있어서,
    상기 제1 범프 전극은 서로 연결된 자외선 발광 소자.
  17. 청구항 1에 있어서,
    상기 제2 범프 전극의 단부는 원호 형태인 자외선 발광 소자.
  18. 청구항 17에 있어서,
    상기 제2 범프 전극은 복수의 단위 전극을 포함하며, 각각의 단위 전극은 연결부에 의해 상호 연결된 자외선 발광소자.
  19. 청구항 1에 있어서,
    파장이 360nm 이하인 심자외선을 방출하는 자외선 발광 소자.
  20. 기판;
    상기 기판 상에 배치된 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되며, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 메사;
    상기 메사 주위에 노출된 제1 도전형 반도체층에 컨택하는 제1 컨택 전극;
    상기 메사 상에서 상기 제2 도전형 반도체층 상에 컨택하는 제2 컨택 전극;
    상기 제1 컨택 전극, 상기 메사 및 상기 제2 컨택 전극을 덮되, 상기 제1 컨택 전극 및 상기 제2 컨택 전극 상부에 배치된 개구부들을 가지는 패시베이션층; 및
    상기 패시베이션층의 개구부들을 통해 상기 제1 컨택 전극 및 제2 컨택 전극에 각각 전기적으로 접속된 제1 범프 전극 및 제2 범프 전극을 포함하고,
    상기 메사는 평면도에서 보아 복수의 오목부들을 가지며,
    상기 패시베이션층의 개구부들 중 일부는 상기 메사 및 오목부들의 외부에 배치된 자외선 발광 소자.
  21. 청구항 20에 있어서,
    상기 패시베이션층은 상기 오목부들 내부에 위치하는 개구부들을 더 포함하고, 상기 오목부들 내부에 위치하는 개구부들은 상기 오목부들 외부에 배치된 개구부를 통해 서로 연결된 자외선 발광 소자.
  22. 청구항 20에 있어서,
    상기 패시베이션층은 상기 오목부들 내부에 위치하는 개구부들을 더 포함하고, 상기 오목부들 내부에 위치하는 개구부들은 서로 이격된 자외선 발광 소자.
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