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WO2017150671A1 - 光電変換素子および光電変換素子の製造方法 - Google Patents

光電変換素子および光電変換素子の製造方法 Download PDF

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WO2017150671A1
WO2017150671A1 PCT/JP2017/008287 JP2017008287W WO2017150671A1 WO 2017150671 A1 WO2017150671 A1 WO 2017150671A1 JP 2017008287 W JP2017008287 W JP 2017008287W WO 2017150671 A1 WO2017150671 A1 WO 2017150671A1
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WO
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semiconductor film
amorphous semiconductor
type amorphous
conductive
photoelectric conversion
Prior art date
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PCT/JP2017/008287
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真人 石井
正道 小林
嘉高 銭谷
健史 森
親扶 岡本
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Sharp Corp
Original Assignee
Sharp Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F10/00—Individual photovoltaic cells, e.g. solar cells
    • H10F10/10—Individual photovoltaic cells, e.g. solar cells having potential barriers
    • H10F10/16—Photovoltaic cells having only PN heterojunction potential barriers
    • H10F10/164—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells
    • H10F10/165—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells the heterojunctions being Group IV-IV heterojunctions, e.g. Si/Ge, SiGe/Si or Si/SiC photovoltaic cells
    • H10F10/166—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells the heterojunctions being Group IV-IV heterojunctions, e.g. Si/Ge, SiGe/Si or Si/SiC photovoltaic cells the Group IV-IV heterojunctions being heterojunctions of crystalline and amorphous materials, e.g. silicon heterojunction [SHJ] photovoltaic cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present invention relates to a photoelectric conversion element and a method for manufacturing the photoelectric conversion element.
  • This application claims priority based on Japanese Patent Application No. 2016-042085, which is a Japanese patent application filed on Mar. 4, 2016. All the descriptions described in the Japanese patent application are incorporated herein by reference.
  • the back junction solar cell is an electrode provided on the light receiving surface side of the crystalline silicon substrate by forming the pn junction and the electrode provided on the light receiving surface side of the crystalline silicon substrate on the back surface side of the crystalline silicon substrate. It is a high-efficiency solar cell that eliminates the shadow caused by and absorbs more sunlight.
  • Such back junction solar cells are mass-produced by forming a pn junction by thermally diffusing impurities on the back surface of the crystalline silicon substrate.
  • development of a heterojunction back contact cell in which an amorphous silicon layer is formed on the back surface of a crystalline silicon substrate is underway.
  • Patent Document 1 describes a method for manufacturing the following back junction solar cell. First, after laminating an i-type amorphous semiconductor layer, an n-type amorphous semiconductor layer, and an insulating layer in this order on the back surface of the semiconductor substrate, a part of the insulating layer is removed, and the remaining insulating layer is used as a mask. A part of the back surface of the semiconductor substrate is exposed by performing alkali etching of the n-type amorphous semiconductor layer and the n-type amorphous semiconductor layer.
  • the i-type amorphous semiconductor layer and the p-type amorphous semiconductor layer are formed so as to cover the exposed back surface of the semiconductor substrate and the stacked body of the i-type amorphous semiconductor layer, the n-type amorphous semiconductor layer, and the insulating layer. Are stacked in this order.
  • a part of each of the i-type amorphous semiconductor layer and the p-type amorphous semiconductor layer a part of the insulating layer is exposed, and the exposed insulating layer is etched in the thickness direction.
  • the p-type amorphous semiconductor layer is exposed.
  • an electrode is formed on each of the n-type amorphous semiconductor layer and the p-type amorphous semiconductor layer to form a back junction solar cell.
  • the embodiment disclosed herein includes a first conductive type or second conductive type semiconductor substrate having a first surface and a second surface, and a first conductive type amorphous material on the first surface side of the semiconductor substrate.
  • the first conductive amorphous semiconductor film is a portion where the thickness of the first conductive amorphous semiconductor film is partially reduced.
  • the photoelectric conversion element has a thinned region which is a surface region of the film, and the first electrode is arranged in a part of the thinned region.
  • the embodiment disclosed herein includes a step of forming a first conductive amorphous semiconductor film on a first surface of a semiconductor substrate, and a part of the first conductive amorphous semiconductor film in a thickness direction.
  • the second conductivity type amorphous semiconductor film is covered so as to cover the first conductivity type amorphous semiconductor film on the semiconductor substrate after the removing step and the step of removing a part of the first conductivity type amorphous semiconductor film in the thickness direction.
  • Forming a porous semiconductor film removing a part of the second conductive amorphous semiconductor film in the thickness direction and leaving a part of the first conductive amorphous semiconductor film in the thickness direction
  • Forming a thinned region which is a surface region of the first conductive type amorphous semiconductor film in a portion where the thickness of the first conductive type amorphous semiconductor film is partially reduced by removing Forming a first electrode on a part of the thinned region; forming a second electrode on the second conductive amorphous semiconductor film; Including a method of manufacturing a photoelectric conversion element.
  • a photoelectric conversion element capable of improving the characteristics can be provided.
  • FIG. 2 is a schematic cross-sectional view of a heterojunction back contact cell according to Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view of a heterojunction back contact cell of Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view for explaining an example of a method for manufacturing the heterojunction back contact cell of Embod
  • FIG. 1 is a schematic cross-sectional view of the heterojunction back contact cell of the first embodiment.
  • the heterojunction back contact cell of Embodiment 1 includes a p-type or n-type semiconductor substrate 1.
  • the semiconductor substrate 1 includes a light receiving surface 1a and a back surface 1b facing the light receiving surface 1a.
  • a dielectric film 6 is provided on the light receiving surface 1 a of the semiconductor substrate 1.
  • a first i-type amorphous semiconductor film 2 covering a part of the back surface 1 b of the semiconductor substrate 1 and a second portion covering the other part of the back surface 1 b of the semiconductor substrate 1.
  • An i-type amorphous semiconductor film 4 is provided.
  • a p-type amorphous semiconductor film 3 is provided on the first i-type amorphous semiconductor film 2.
  • An n-type amorphous semiconductor film 5 is provided on the second i-type amorphous semiconductor film 4.
  • the p-type amorphous semiconductor film 3 is an overlapping region 11 which is a surface region of the p-type amorphous semiconductor film 3 where the p-type amorphous semiconductor film 3 and the n-type amorphous semiconductor film 5 overlap. have. Between the overlapping region 11 of the p-type amorphous semiconductor film 3 and the n-type amorphous semiconductor film 5, the end of the second i-type amorphous semiconductor film 4 is located.
  • the p-type amorphous semiconductor film 3 has a thinned region 12 that is a surface region of the p-type amorphous semiconductor film 3 where the thickness of the p-type amorphous semiconductor film 3 is partially reduced. is doing.
  • the thickness T1 of the p-type amorphous semiconductor film 3 in the thinned region 12 is smaller than the thickness T2 of the p-type amorphous semiconductor film 3 in the overlapping region 11.
  • a p-electrode 7 is provided on the p-type amorphous semiconductor film 3, and an n-electrode 8 is provided on the n-type amorphous semiconductor film 5.
  • the p electrode 7 is disposed in a part of the thinned region 12 of the p-type amorphous semiconductor film 3.
  • a dielectric film 6 is formed on the light receiving surface 1 a of the semiconductor substrate 1.
  • the formation method of the dielectric film 6 is not particularly limited, but for example, a plasma CVD (Chemical Vapor Deposition) method can be used.
  • a first i-type amorphous semiconductor film 2 and a p-type amorphous semiconductor film 3 are stacked in this order on the entire back surface 1b of the semiconductor substrate 1.
  • a method for forming the first i-type amorphous semiconductor film 2 and the p-type amorphous semiconductor film 3 is not particularly limited, and for example, a plasma CVD method can be used.
  • a p-type or n-type single crystal silicon substrate can be suitably used, but is not limited thereto, and for example, a conventionally known p-type or n-type semiconductor substrate can be appropriately used.
  • an i-type amorphous silicon film can be preferably used, but is not limited to an i-type amorphous silicon film.
  • a quality semiconductor film can also be used.
  • i-type is not only a completely intrinsic state but also a sufficiently low concentration (the n-type impurity concentration is less than 1 ⁇ 10 15 / cm 3 and the p-type impurity concentration is 1).
  • ⁇ 10 15 / cm 3 means to include those in which n-type or p-type impurities are mixed.
  • amorphous silicon includes not only amorphous silicon in which dangling bonds of silicon atoms are not terminated with hydrogen, but also hydrogenated amorphous silicon and the like. Also included are those in which dangling bonds of silicon atoms are terminated with hydrogen or the like.
  • a p-type amorphous silicon film can be suitably used as the p-type amorphous semiconductor film 3.
  • the p-type amorphous semiconductor film is not limited to a p-type amorphous silicon film.
  • a conventionally known p-type amorphous semiconductor film is used. Can also be used.
  • p-type impurity contained in the p-type amorphous semiconductor film 3 for example, boron can be used.
  • p-type means a state in which the p-type impurity concentration is 1 ⁇ 10 15 / cm 3 or more.
  • an etching paste 9 is applied on a partial region of the p-type amorphous semiconductor film 3.
  • the etching paste 9 for example, an etching paste capable of removing the p-type amorphous semiconductor film 3 and the first i-type amorphous semiconductor film 2 in the thickness direction can be used.
  • the p-type amorphous semiconductor film 3 and the first i-type amorphous semiconductor film 2 in the portion where the etching paste 9 is installed are changed in the thickness direction.
  • the back surface 1 b of the semiconductor substrate 1 is exposed in the removed portion of the p-type amorphous semiconductor film 3 and the first i-type amorphous semiconductor film 2.
  • the second i-type amorphous semiconductor film 4 and the n-type amorphous semiconductor film so as to cover the i-type amorphous semiconductor film 2 and the p-type amorphous semiconductor film 3. 5 are stacked in this order.
  • a method for forming the second i-type amorphous semiconductor film 4 and the n-type amorphous semiconductor film 5 is not particularly limited, and for example, a plasma CVD method can be used.
  • an i-type amorphous silicon film can be suitably used, but is not limited to an i-type amorphous silicon film.
  • a conventionally known i-type amorphous silicon film is used.
  • a quality semiconductor film can also be used.
  • an n-type amorphous silicon film can be preferably used, but is not limited to an n-type amorphous silicon film.
  • a conventionally known n-type amorphous semiconductor film is used. Can also be used.
  • phosphorus can be used as an n-type impurity contained in the n-type amorphous silicon film constituting the n-type amorphous semiconductor film 5.
  • n-type means a state in which the n-type impurity concentration is 1 ⁇ 10 15 / cm 3 or more.
  • an etching paste 10 is applied on a partial region of the n-type amorphous semiconductor film 5.
  • the etching paste 10 for example, the second i-type amorphous semiconductor film 4 and the n-type amorphous semiconductor film 5 can be removed in the thickness direction, and the p-type amorphous semiconductor is used.
  • An etching paste capable of partially leaving (partially removing) the film 3 in the thickness direction can be used. In the etching technique using the conventional etching paste, the etching rate is too fast, and it is difficult to leave a part of the thin p-type amorphous semiconductor film 3 in the thickness direction (remove part of it).
  • the development of the etching technique using the etching paste has made it possible to adjust the etching paste so that the etching paste has a lower temperature and a lower etching rate. It is also possible to leave a part in the direction (remove a part).
  • the thickness of the second i-type amorphous semiconductor film 4 and the n-type amorphous semiconductor film 5 in the installation portion of the etching paste 10 is increased.
  • the p-type amorphous semiconductor film 3 is partially left in the thickness direction (partially removed).
  • the thickness T2 is maintained in the portion of the p-type amorphous semiconductor film 3 where the etching paste 10 is not applied, and the thickness is maintained in the portion of the p-type amorphous semiconductor film 3 where the etching paste 10 is applied. Decreases from T2 to T1.
  • the surface region of the p-type amorphous semiconductor film 3 where the thickness T2 of the p-type amorphous semiconductor film 3 is maintained becomes an overlapping region 11, and the thickness of the p-type amorphous semiconductor film 3 is changed from T2 to T1.
  • the surface region of the p-type amorphous semiconductor film 3 in the portion reduced to the thickness becomes the thinned region 12.
  • a p-electrode 7 is formed on a part of the thinned region 12 having a thickness T ⁇ b> 1 of the p-type amorphous semiconductor film 3, and n on the n-type amorphous semiconductor film 5.
  • the electrode 8 the heterojunction back contact cell of Embodiment 1 can be manufactured.
  • the back junction solar cell of Patent Document 1 is completed by forming electrodes on the n-type amorphous semiconductor layer and the p-type amorphous semiconductor layer stacked on the back surface of the semiconductor substrate. As a result, a resistance proportional to the thickness of the n-type amorphous semiconductor layer and the p-type amorphous semiconductor layer under the electrode is generated, which leads to the deterioration of the characteristics of the back junction solar cell of Patent Document 1. It was.
  • the thickness T1 of the p-type amorphous semiconductor film 3 in the thinned region 12 is equal to the thickness T2 of the p-type amorphous semiconductor film 3 in the overlapping region 11. Therefore, the electrical resistance of the p-electrode 7 to the p-type amorphous semiconductor film 3 can be kept low. Therefore, the characteristics of the heterojunction back contact cell of Embodiment 1 can be improved.
  • the p electrode 7 is disposed in a part of the thinned region 12 of the p type amorphous semiconductor film 3, so that the positional deviation of the p electrode 7 is shifted. Even if it occurs, there is a high possibility that the p-electrode 7 is disposed within the range of the thinned region 12, so that the characteristics of the heterojunction back contact cell of Embodiment 1 deteriorate due to the positional deviation of the p-electrode 7. Can be suppressed.
  • the heterojunction back contact cell of Embodiment 1 does not need to use an expensive process such as photolithography, and can be manufactured at a reduced cost.
  • the p-type amorphous semiconductor is used.
  • the surface of the film 3 may be damaged.
  • the surface of the p-type amorphous semiconductor film 3 was damaged by partially removing the p-type amorphous semiconductor film 3 in the thickness direction. The part can be removed.
  • FIG. 9 is a schematic cross-sectional view of the heterojunction back contact cell of the second embodiment.
  • the n-type non-crystalline semiconductor film 5 is an n-type non-contact portion where the p-type amorphous semiconductor film 3 and the n-type amorphous semiconductor film 5 overlap.
  • the overlapping region 13 which is the surface region of the crystalline semiconductor film 5 and the thin region which is the surface region of the n-type amorphous semiconductor film 5 where the thickness of the n-type amorphous semiconductor film 5 is partially reduced.
  • the n-electrode 8 is arranged in a part of the thinned region 14.
  • the second i-type amorphous semiconductor film 4 and the n-type amorphous semiconductor film 5 are formed on the back surface 1b of the semiconductor substrate 1 on which the dielectric film 6 is formed on the light receiving surface 1a. Laminate in this order.
  • an etching paste 10 is applied on a partial region of the n-type amorphous semiconductor film 5.
  • the etching paste 10 is heated, so that the n-type amorphous semiconductor film 5 and the second i-type amorphous semiconductor film 4 in the installation portion of the etching paste 10 are in the thickness direction as shown in FIG. To remove. Thereby, the back surface of the semiconductor substrate 1 is exposed in the removed portion of the n-type amorphous semiconductor film 5 and the second i-type amorphous semiconductor film 4.
  • the first i-type amorphous semiconductor film 2 and the p-type non-conductive layer are formed so as to cover the second i-type amorphous semiconductor film 4 and the n-type amorphous semiconductor film 5.
  • the crystalline semiconductor film 3 is laminated in this order.
  • an etching paste 9 is applied on a partial region of the p-type amorphous semiconductor film 3.
  • the thickness of the first i-type amorphous semiconductor film 2 and the p-type amorphous semiconductor film 3 in the installation portion of the etching paste 9 is increased.
  • the entire n-type amorphous semiconductor film 5 is left in the thickness direction (partially removed).
  • the thickness T2 is maintained in the portion of the n-type amorphous semiconductor film 5 where the etching paste 9 is not applied, and the thickness is maintained in the portion of the n-type amorphous semiconductor film 5 where the etching paste 9 is applied. Decreases from T2 to T1.
  • the surface region of the n-type amorphous semiconductor film 5 where the thickness T2 of the n-type amorphous semiconductor film 5 is maintained becomes an overlapping region 13, and the thickness of the n-type amorphous semiconductor film 5 changes from T2 to T1.
  • the surface region of the n-type amorphous semiconductor film 5 in the reduced portion becomes the thinned region 14.
  • the etching rate is too fast, and it is difficult to leave a part of the thin p-type amorphous semiconductor film 3 in the thickness direction (remove part of it).
  • the development of the etching technique using the etching paste has made it possible to adjust the etching paste so that the etching paste has a low temperature and a low etching rate, so that the thickness of the thin n-type amorphous semiconductor film 5 is reduced. It is also possible to leave a part in the direction (remove a part).
  • an n-electrode 8 is formed on a part of the thinned region 12 having a thickness T 1 of the n-type amorphous semiconductor film 5, and a p-type is formed on the p-type amorphous semiconductor film 3.
  • the electrode 7 the heterojunction back contact cell of Embodiment 2 can be manufactured.
  • An embodiment disclosed herein includes a first conductivity type or second conductivity type semiconductor substrate having a first surface and a second surface, and a first conductivity type on the first surface side of the semiconductor substrate.
  • the photoelectric conversion element has a thinned region which is a surface region of a crystalline semiconductor film, and a first electrode is arranged in a part of the thinned region.
  • the first conductive amorphous semiconductor film overlaps the first conductive amorphous semiconductor film and the second conductive amorphous semiconductor film.
  • the thickness of the first conductive type amorphous semiconductor film in the thinned region is equal to the first conductive type amorphous semiconductor film in the thinned region. It may be thinner than the thickness of the quality semiconductor film. Also in this case, a photoelectric conversion element capable of improving characteristics can be provided.
  • the photoelectric conversion element of the embodiment disclosed herein may further include a second i-type amorphous semiconductor film between the overlapping region and the second conductive amorphous semiconductor film. Also in this case, a photoelectric conversion element capable of improving characteristics can be provided.
  • the photoelectric conversion element of the embodiment disclosed herein may further include a first i-type amorphous semiconductor film between the semiconductor substrate and the first conductive amorphous semiconductor film. Also in this case, a photoelectric conversion element capable of improving characteristics can be provided.
  • An embodiment disclosed herein includes a step of forming a first conductive amorphous semiconductor film on a first surface of a semiconductor substrate, and a thickness of a part of the first conductive amorphous semiconductor film.
  • the second conductive layer so as to cover the first conductive type amorphous semiconductor film on the semiconductor substrate after the step of removing in the vertical direction and the step of removing a part of the first conductive type amorphous semiconductor film in the thickness direction.
  • a thinned region which is a surface region of the first conductive type amorphous semiconductor film in a portion where the thickness of the first conductive type amorphous semiconductor film is partially reduced is formed Forming a first electrode on a part of the thinned region, and forming a second electrode on the second conductive amorphous semiconductor film.
  • Including a degree, and a method of manufacturing a photoelectric conversion element By setting it as such a structure, the photoelectric conversion element which can improve a characteristic can be manufactured.
  • At least the step of removing a part of the first conductive type amorphous semiconductor film in the thickness direction and the step of forming a thinned region One may be performed by etching using an etching paste. Also in this case, a photoelectric conversion element capable of improving the characteristics can be manufactured.
  • the step of forming the first conductive type amorphous semiconductor film includes the first i-type amorphous semiconductor film and the first conductive type non-conductive film.
  • a step of forming the crystalline semiconductor film in this order may be included.
  • a photoelectric conversion element capable of improving the characteristics can be manufactured.
  • the step of forming the second conductive type amorphous semiconductor film includes the second i type amorphous semiconductor film and the second conductive type non-conductive film.
  • a step of forming the crystalline semiconductor film in this order may be included.
  • a photoelectric conversion element capable of improving the characteristics can be manufactured.
  • Embodiment disclosed here can be utilized for the manufacturing method of a photoelectric conversion element and a photoelectric conversion element, The possibility of being applicable to the manufacturing method of a heterojunction type back contact cell and a heterojunction type back contact cell suitably There is.

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Abstract

光電変換素子は、半導体基板（１）の第１の面（１ｂ）側の第１導電型非晶質半導体膜（３，５）と第２導電型非晶質半導体膜（３，５）とを備えている。第１導電型非晶質半導体膜（３，５）上に第１電極（７，８）を備えている。第１導電型非晶質半導体膜（３，５）は、第１導電型非晶質半導体膜（３，５）の厚さが部分的に薄くなっている部分の第１導電型非晶質半導体膜（３，５）の表面領域である薄型化領域（１２，１４）を有している。薄型化領域（１２，１４）の一部に第１電極（７，８）が配置されている。

Description

光電変換素子および光電変換素子の製造方法
　本発明は、光電変換素子および光電変換素子の製造方法に関する。本出願は、２０１６年３月４日に出願した日本特許出願である特願２０１６－０４２０８５号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
　裏面接合型太陽電池セルは、従来、結晶シリコン基板の受光面側に設けられていたｐｎ接合および電極を結晶シリコン基板の裏面側に形成することによって、結晶シリコン基板の受光面側に設けられる電極による影をなくし、太陽光をより多く吸収する高効率の太陽電池である。
　このような裏面接合型太陽電池セルとしては、結晶シリコン基板の裏面に不純物を熱拡散することによってｐｎ接合を形成したものが量産されている。また、さらに高効率の裏面接合型太陽電池セルとするために、結晶シリコン基板の裏面にアモルファスシリコン層を形成したヘテロ接合型バックコンタクトセルの開発が進められている。
　たとえば特許文献１には、以下の裏面接合型太陽電池セルの製造方法が記載されている。まず、半導体基板の裏面上にｉ型非晶質半導体層、ｎ型非晶質半導体層および絶縁層をこの順に積層した後に、絶縁層の一部を除去し、残部の絶縁層をマスクとしてｉ型非晶質半導体層およびｎ型非晶質半導体層のアルカリエッチングを行って半導体基板の裏面の一部を露出させる。次に、半導体基板の露出した裏面ならびにｉ型非晶質半導体層、ｎ型非晶質半導体層および絶縁層の積層体を覆うようにｉ型非晶質半導体層およびｐ型非晶質半導体層をこの順に積層する。次に、ｉ型非晶質半導体層およびｐ型非晶質半導体層のそれぞれの一部をエッチングすることによって絶縁層の一部を露出させ、露出した絶縁層を厚さ方向にエッチングすることによってｐ型非晶質半導体層を露出させる。その後、ｎ型非晶質半導体層上およびｐ型非晶質半導体層上のそれぞれに電極を形成することによって、裏面接合型太陽電池セルとする。
特開２０１０－８０８８７号公報
　しかしながら、特許文献１に記載されているような裏面接合型太陽電池セルの技術分野においては、特性を向上させることが要望されている。
　ここで開示された実施形態は、第１の面および第２の面を有する第１導電型または第２導電型の半導体基板と、半導体基板の第１の面側の第１導電型非晶質半導体膜と、半導体基板の第１の面側の第２導電型非晶質半導体膜と、第１導電型非晶質半導体膜上の第１電極と、第２導電型非晶質半導体膜上の第２電極と、を備え、第１導電型非晶質半導体膜は、第１導電型非晶質半導体膜の厚さが部分的に薄くなっている部分の第１導電型非晶質半導体膜の表面領域である薄型化領域を有し、薄型化領域の一部に第１電極が配置されている、光電変換素子である。
　ここで開示された実施形態は、半導体基板の第１の面上に第１導電型非晶質半導体膜を形成する工程と、第１導電型非晶質半導体膜の一部を厚さ方向に除去する工程と、第１導電型非晶質半導体膜の一部を厚さ方向に除去する工程後の半導体基板上に第１導電型非晶質半導体膜を覆うように第２導電型非晶質半導体膜を形成する工程と、第２導電型非晶質半導体膜の一部を厚さ方向に除去するとともに第１導電型非晶質半導体膜の一部を厚さ方向に一部残すように除去することによって、第１導電型非晶質半導体膜の厚さが部分的に薄くなっている部分の第１導電型非晶質半導体膜の表面領域である薄型化領域を形成する工程と、薄型化領域の一部上に第１電極を形成する工程と、第２導電型非晶質半導体膜上に第２電極を形成する工程と、を含む、光電変換素子の製造方法である。
　ここで開示された実施形態によれば、特性を向上させることが可能な光電変換素子を提供することができる。
実施形態１のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態２のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。 実施形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について説明するための模式的な断面図である。
　以下、ここで開示される実施形態の光電変換素子の一例としての実施形態１～２のヘテロ接合型バックコンタクトセルについて説明する。なお、実施形態の説明に用いられる図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。
　［実施形態１］
　＜ヘテロ接合型バックコンタクトセルの構造＞
　図１に、実施形態１のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。図１に示すように、実施形態１のヘテロ接合型バックコンタクトセルは、ｐ型またはｎ型の半導体基板１を備えている。半導体基板１は、受光面１ａと、受光面１ａと向かい合う裏面１ｂとを備えている。半導体基板１の受光面１ａ上には誘電体膜６が設けられている。半導体基板１の裏面１ｂ上には、半導体基板１の裏面１ｂの一部を覆う第１のｉ型非晶質半導体膜２と、半導体基板１の裏面１ｂの他の一部を覆う第２のｉ型非晶質半導体膜４とが設けられている。
　第１のｉ型非晶質半導体膜２上には、ｐ型非晶質半導体膜３が設けられている。第２のｉ型非晶質半導体膜４上には、ｎ型非晶質半導体膜５が設けられている。ｐ型非晶質半導体膜３は、ｐ型非晶質半導体膜３とｎ型非晶質半導体膜５とが重なっている部分のｐ型非晶質半導体膜３の表面領域である重なり領域１１を有している。ｐ型非晶質半導体膜３の重なり領域１１とｎ型非晶質半導体膜５との間には第２のｉ型非晶質半導体膜４の端部が位置している。
　ｐ型非晶質半導体膜３は、ｐ型非晶質半導体膜３の厚さが部分的に薄くなっている部分のｐ型非晶質半導体膜３の表面領域である薄型化領域１２を有している。薄型化領域１２におけるｐ型非晶質半導体膜３の厚さＴ１は、重なり領域１１におけるｐ型非晶質半導体膜３の厚さＴ２よりも薄くなっている。
　ｐ型非晶質半導体膜３上にはｐ電極７が設けられており、ｎ型非晶質半導体膜５上にはｎ電極８が設けられている。ｐ電極７は、ｐ型非晶質半導体膜３の薄型化領域１２の一部に配置されている。
　＜ヘテロ接合型バックコンタクトセルの製造方法＞
　以下、図２～図８の模式的断面図を参照して、実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明する。まず、図２に示すように、半導体基板１の受光面１ａ上に誘電体膜６を形成する。誘電体膜６の形成方法は特に限定されないが、たとえばプラズマＣＶＤ（Chemical　Vapor　Deposition）法を用いることができる。
　次に、図３に示すように、半導体基板１の裏面１ｂの全面に第１のｉ型非晶質半導体膜２とｐ型非晶質半導体膜３とをこの順に積層する。第１のｉ型非晶質半導体膜２およびｐ型非晶質半導体膜３の形成方法は特に限定されないが、たとえばプラズマＣＶＤ法を用いることができる。
　半導体基板１としては、ｐ型またはｎ型の単結晶シリコン基板を好適に用いることができるがこれに限定されず、たとえば従来から公知のｐ型またはｎ型の半導体基板を適宜用いることができる。
　第１のｉ型非晶質半導体膜２としては、ｉ型非晶質シリコン膜を好適に用いることができるがｉ型非晶質シリコン膜に限定されず、たとえば従来から公知のｉ型非晶質半導体膜を用いることもできる。
　なお、本実施形態において、「ｉ型」とは、完全な真性の状態だけでなく、十分に低濃度（ｎ型不純物濃度が１×１０15個／ｃｍ3未満、かつｐ型不純物濃度が１×１０15個／ｃｍ3未満）であればｎ型またはｐ型の不純物が混入された状態のものも含む意味である。
　また、本実施形態において、「非晶質シリコン」には、シリコン原子の未結合手（ダングリングボンド）が水素で終端されていない非晶質シリコンだけでなく、水素化非晶質シリコンなどのシリコン原子の未結合手が水素等で終端されたものも含まれるものとする。
　ｐ型非晶質半導体膜３としては、ｐ型非晶質シリコン膜を好適に用いることができるがｐ型非晶質シリコン膜に限定されず、たとえば従来から公知のｐ型非晶質半導体膜を用いることもできる。
　ｐ型非晶質半導体膜３に含まれるｐ型不純物としては、たとえばボロンを用いることができる。また、本実施形態において、「ｐ型」とは、ｐ型不純物濃度が１×１０15個／ｃｍ3以上の状態を意味する。
　次に、図４に示すように、ｐ型非晶質半導体膜３の一部の領域上にエッチングペースト９を塗布する。ここで、エッチングペースト９としては、たとえば、ｐ型非晶質半導体膜３および第１のｉ型非晶質半導体膜２を厚さ方向に除去することが可能なエッチングペーストを用いることができる。
　次に、エッチングペースト９を加熱することによって、図５に示すように、エッチングペースト９の設置部分のｐ型非晶質半導体膜３および第１のｉ型非晶質半導体膜２を厚さ方向に除去する。これにより、ｐ型非晶質半導体膜３および第１のｉ型非晶質半導体膜２の除去部分においては、半導体基板１の裏面１ｂが露出する。
　次に、図６に示すように、ｉ型非晶質半導体膜２およびｐ型非晶質半導体膜３を覆うように第２のｉ型非晶質半導体膜４とｎ型非晶質半導体膜５とをこの順に積層する。第２のｉ型非晶質半導体膜４およびｎ型非晶質半導体膜５の形成方法は特に限定されないが、たとえばプラズマＣＶＤ法を用いることができる。
　第２のｉ型非晶質半導体膜４としては、ｉ型非晶質シリコン膜を好適に用いることができるがｉ型非晶質シリコン膜に限定されず、たとえば従来から公知のｉ型非晶質半導体膜を用いることもできる。
　ｎ型非晶質半導体膜５としては、ｎ型非晶質シリコン膜を好適に用いることができるがｎ型非晶質シリコン膜に限定されず、たとえば従来から公知のｎ型非晶質半導体膜を用いることもできる。
　なお、ｎ型非晶質半導体膜５を構成するｎ型非晶質シリコン膜に含まれるｎ型不純物としては、たとえばリンを用いることができる。また、本実施形態において、「ｎ型」とは、ｎ型不純物濃度が１×１０15個／ｃｍ3以上の状態を意味する。
　次に、図７に示すように、ｎ型非晶質半導体膜５の一部の領域上にエッチングペースト１０を塗布する。ここで、エッチングペースト１０としては、たとえば、第２のｉ型非晶質半導体膜４とｎ型非晶質半導体膜５とを厚さ方向に除去することができるとともに、ｐ型非晶質半導体膜３を厚さ方向に一部残す（一部除去する）ことが可能なエッチングペーストを用いることができる。従前のエッチングペーストを用いたエッチング技術では、エッチングレートが速すぎて、薄膜のｐ型非晶質半導体膜３を厚さ方向に一部残す（一部除去する）ことは困難であった。しかしながら、エッチングペーストを用いたエッチング技術の発展により、エッチングペーストの温度を低くしてエッチングレートが遅くなるように調整することが可能となったため、薄膜のｐ型非晶質半導体膜３を厚さ方向に一部残す（一部除去する）ことも可能となっている。
　次に、エッチングペースト１０を加熱することによって、図８に示すように、エッチングペースト１０の設置部分の第２のｉ型非晶質半導体膜４とｎ型非晶質半導体膜５とを厚さ方向にすべて除去するとともに、ｐ型非晶質半導体膜３を厚さ方向に一部残す（一部除去する）。これにより、エッチングペースト１０が塗布されていないｐ型非晶質半導体膜３の部分においては厚さＴ２が維持され、エッチングペースト１０が塗布されたｐ型非晶質半導体膜３の部分においては厚さがＴ２からＴ１に低減する。ｐ型非晶質半導体膜３の厚さＴ２が維持された部分のｐ型非晶質半導体膜３の表面領域が重なり領域１１となり、ｐ型非晶質半導体膜３の厚さがＴ２からＴ１に低減した部分のｐ型非晶質半導体膜３の表面領域が薄型化領域１２となる。
　その後、図１に示すように、ｐ型非晶質半導体膜３の厚さＴ１の薄型化領域１２の一部上にｐ電極７を形成するとともに、ｎ型非晶質半導体膜５上にｎ電極８を形成することによって、実施形態１のヘテロ接合型バックコンタクトセルを製造することができる。
　特許文献１の裏面接合型太陽電池セルは、半導体基板の裏面上に積層されたｎ型非晶質半導体層上およびｐ型非晶質半導体層上にそれぞれ電極を形成して完成させている。これにより、電極下のｎ型非晶質半導体層およびｐ型非晶質半導体層の厚さに比例した抵抗が発生し、これが特許文献１の裏面接合型太陽電池セルの特性の低下につながっていた。
　一方、実施形態１のヘテロ接合型バックコンタクトセルにおいては、薄型化領域１２におけるｐ型非晶質半導体膜３の厚さＴ１は、重なり領域１１におけるｐ型非晶質半導体膜３の厚さＴ２と比べて薄くなっていることから、ｐ電極７のｐ型非晶質半導体膜３に対する電気抵抗を低く抑えることができる。そのため、実施形態１のヘテロ接合型バックコンタクトセルの特性を向上することが可能となる。
　また、実施形態１のヘテロ接合型バックコンタクトセルにおいては、ｐ型非晶質半導体膜３の薄型化領域１２の一部にｐ電極７が配置されていることから、ｐ電極７の位置ズレが生じたとしても薄型化領域１２の範囲内にｐ電極７が配置される可能性が高いため、ｐ電極７の位置ズレに起因して実施形態１のヘテロ接合型バックコンタクトセルの特性が低下するのを抑制することができる。
　また、実施形態１のヘテロ接合型バックコンタクトセルにおいては、フォトリソグラフィーのような高価なプロセスを用いる必要がないため、コストを抑えて作製することも可能である。
　また、実施形態１においては、たとえば図６に示されるように、ｐ型非晶質半導体膜３上に第２のｉ型非晶質半導体膜４が積層されるときにｐ型非晶質半導体膜３の表面がダメージを受けることがある。しかしながら、この場合でも、たとえば図８に示されるように、ｐ型非晶質半導体膜３を厚さ方向に一部除去することにより、ｐ型非晶質半導体膜３の表面のダメージを受けた部分を除去することができる。
　［実施形態２］
　図９に、実施形態２のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。実施形態２のヘテロ接合型バックコンタクトセルにおいては、ｎ型非晶質半導体膜５が、ｐ型非晶質半導体膜３とｎ型非晶質半導体膜５とが重なっている部分のｎ型非晶質半導体膜５の表面領域である重なり領域１３と、ｎ型非晶質半導体膜５の厚さが部分的に薄くなっている部分のｎ型非晶質半導体膜５の表面領域である薄型化領域１４とを有しており、薄型化領域１４の一部にｎ電極８が配置されていることを特徴としている。
　以下、図１０～図１５の模式的断面図を参照して、実施形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について説明する。まず、図１０に示すように、受光面１ａ上に誘電体膜６を形成した半導体基板１の裏面１ｂ上に第２のｉ型非晶質半導体膜４およびｎ型非晶質半導体膜５をこの順に積層する。
　次に、図１１に示すように、ｎ型非晶質半導体膜５の一部の領域上にエッチングペースト１０を塗布する。
　次に、エッチングペースト１０を加熱することによって、図１２に示すように、エッチングペースト１０の設置部分のｎ型非晶質半導体膜５および第２のｉ型非晶質半導体膜４を厚さ方向に除去する。これにより、ｎ型非晶質半導体膜５および第２のｉ型非晶質半導体膜４の除去部分においては、半導体基板１の裏面が露出する。
　次に、図１３に示すように、第２のｉ型非晶質半導体膜４およびｎ型非晶質半導体膜５を覆うように、第１のｉ型非晶質半導体膜２とｐ型非晶質半導体膜３とをこの順に積層する。
　次に、図１４に示すように、ｐ型非晶質半導体膜３の一部の領域上にエッチングペースト９を塗布する。
　次に、エッチングペースト９を加熱することによって、図１５に示すように、エッチングペースト９の設置部分の第１のｉ型非晶質半導体膜２とｐ型非晶質半導体膜３とを厚さ方向にすべて除去するとともに、ｎ型非晶質半導体膜５を厚さ方向に一部残す（一部除去する）。これにより、エッチングペースト９が塗布されていないｎ型非晶質半導体膜５の部分においては厚さＴ２が維持され、エッチングペースト９が塗布されたｎ型非晶質半導体膜５の部分においては厚さがＴ２からＴ１に低減する。ｎ型非晶質半導体膜５の厚さＴ２が維持された部分のｎ型非晶質半導体膜５の表面領域が重なり領域１３となり、ｎ型非晶質半導体膜５の厚さがＴ２からＴ１に低減した部分のｎ型非晶質半導体膜５の表面領域が薄型化領域１４となる。従前のエッチングペーストを用いたエッチング技術では、エッチングレートが速すぎて、薄膜のｐ型非晶質半導体膜３を厚さ方向に一部残す（一部除去する）ことは困難であった。しかしながら、エッチングペーストを用いたエッチング技術の発展により、エッチングペーストの温度を低くしてエッチングレートが遅くなるように調整することが可能となったため、薄膜のｎ型非晶質半導体膜５を厚さ方向に一部残す（一部除去する）ことも可能となっている。
　その後、図１に示すように、ｎ型非晶質半導体膜５の厚さＴ１の薄型化領域１２の一部上にｎ電極８を形成するとともに、ｐ型非晶質半導体膜３上にｐ電極７を形成することによって、実施形態２のヘテロ接合型バックコンタクトセルを製造することができる。
　実施形態２における上記以外の説明は実施形態１と同様であるため、その説明については繰り返さない。
　［付記］
　（１）ここで開示された実施形態は、第１の面および第２の面を有する第１導電型または第２導電型の半導体基板と、半導体基板の第１の面側の第１導電型非晶質半導体膜と、半導体基板の第１の面側の第２導電型非晶質半導体膜と、第１導電型非晶質半導体膜上の第１電極と、第２導電型非晶質半導体膜上の第２電極と、を備え、第１導電型非晶質半導体膜は、第１導電型非晶質半導体膜の厚さが部分的に薄くなっている部分の第１導電型非晶質半導体膜の表面領域である薄型化領域を有し、薄型化領域の一部に第１電極が配置されている光電変換素子である。このような構成とすることにより、特性を向上させることが可能な光電変換素子を提供することができる。
　（２）ここで開示された実施形態の光電変換素子において、第１導電型非晶質半導体膜は、第１導電型非晶質半導体膜と第２導電型非晶質半導体膜とが重なっている部分の第１導電型非晶質半導体膜の表面領域である重なり領域を有し、薄型化領域における第１導電型非晶質半導体膜の厚さは、重なり領域における第１導電型非晶質半導体膜の厚さよりも薄くてもよい。この場合にも、特性を向上させることが可能な光電変換素子を提供することができる。
　（３）ここで開示された実施形態の光電変換素子は、重なり領域と第２導電型非晶質半導体膜との間に第２のｉ型非晶質半導体膜をさらに備えていてもよい。この場合にも、特性を向上させることが可能な光電変換素子を提供することができる。
　（４）ここで開示された実施形態の光電変換素子は、半導体基板と第１導電型非晶質半導体膜との間の第１のｉ型非晶質半導体膜をさらに備えていてもよい。この場合にも、特性を向上させることが可能な光電変換素子を提供することができる。
　（５）ここで開示された実施形態は、半導体基板の第１の面上に第１導電型非晶質半導体膜を形成する工程と、第１導電型非晶質半導体膜の一部を厚さ方向に除去する工程と、第１導電型非晶質半導体膜の一部を厚さ方向に除去する工程後の半導体基板上に第１導電型非晶質半導体膜を覆うように第２導電型非晶質半導体膜を形成する工程と、第２導電型非晶質半導体膜の一部を厚さ方向に除去するとともに第１導電型非晶質半導体膜の一部を厚さ方向に一部残すように除去することによって、第１導電型非晶質半導体膜の厚さが部分的に薄くなっている部分の第１導電型非晶質半導体膜の表面領域である薄型化領域を形成する工程と、薄型化領域の一部上に第１電極を形成する工程と、第２導電型非晶質半導体膜上に第２電極を形成する工程と、を含む、光電変換素子の製造方法である。このような構成とすることにより、特性を向上させることが可能な光電変換素子を製造することができる。
　（６）ここで開示された実施形態の光電変換素子の製造方法においては、第１導電型非晶質半導体膜の一部を厚さ方向に除去する工程および薄型化領域を形成する工程の少なくとも一方が、エッチングペーストを用いたエッチングにより行われてもよい。この場合にも、特性を向上させることが可能な光電変換素子を製造することができる。
　（７）ここで開示された実施形態の光電変換素子の製造方法において、第１導電型非晶質半導体膜を形成する工程は、第１のｉ型非晶質半導体膜と第１導電型非晶質半導体膜とをこの順に形成する工程を含んでいてもよい。この場合にも、特性を向上させることが可能な光電変換素子を製造することができる。
　（８）ここで開示された実施形態の光電変換素子の製造方法において、第２導電型非晶質半導体膜を形成する工程は、第２のｉ型非晶質半導体膜と第２導電型非晶質半導体膜とをこの順に形成する工程を含んでいてもよい。この場合にも、特性を向上させることが可能な光電変換素子を製造することができる。
　以上のように実施形態について説明を行なったが、上述の各実施形態の構成を適宜組み合わせることも当初から予定している。
　今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　ここで開示された実施形態は、光電変換素子および光電変換素子の製造方法に利用することができ、好適にはヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法に利用できる可能性がある。
　１　半導体基板、１ａ　受光面、１ｂ　裏面、２　第１のｉ型非晶質半導体膜、３　ｐ型非晶質半導体膜、４　第２のｉ型非晶質半導体膜、５　ｎ型非晶質半導体膜、６　誘電体膜、７　ｐ電極、８　ｎ電極、９，１０　エッチングペースト、１１，１３　重なり領域、１２，１４　薄型化領域。

Claims (6)

  1. 　第１の面および第２の面を有する第１導電型または第２導電型の半導体基板と、
    　前記半導体基板の前記第１の面側の第１導電型非晶質半導体膜と、
    　前記半導体基板の前記第１の面側の第２導電型非晶質半導体膜と、
    　前記第１導電型非晶質半導体膜上の第１電極と、
    　前記第２導電型非晶質半導体膜上の第２電極と、を備え、
    　前記第１導電型非晶質半導体膜は、前記第１導電型非晶質半導体膜の厚さが部分的に薄くなっている部分の前記第１導電型非晶質半導体膜の表面領域である薄型化領域を有し、
    　前記薄型化領域の一部に前記第１電極が配置されている、光電変換素子。
  2. 　前記第１導電型非晶質半導体膜は、前記第１導電型非晶質半導体膜と前記第２導電型非晶質半導体膜とが重なっている部分の前記第１導電型非晶質半導体膜の表面領域である重なり領域を有し、
    　前記薄型化領域における前記第１導電型非晶質半導体膜の厚さは、前記重なり領域における前記第１導電型非晶質半導体膜の厚さよりも薄い、請求項１に記載の光電変換素子。
  3. 　前記重なり領域と前記第２導電型非晶質半導体膜との間に第２のｉ型非晶質半導体膜をさらに備えた、請求項２に記載の光電変換素子。
  4. 　前記半導体基板と前記第１導電型非晶質半導体膜との間の第１のｉ型非晶質半導体膜をさらに備えた、請求項１～請求項３のいずれか１項に記載の光電変換素子。
  5. 　半導体基板の第１の面上に第１導電型非晶質半導体膜を形成する工程と、
    　前記第１導電型非晶質半導体膜の一部を厚さ方向に除去する工程と、
    　前記第１導電型非晶質半導体膜の一部を厚さ方向に除去する工程後の前記半導体基板上に前記第１導電型非晶質半導体膜を覆うように第２導電型非晶質半導体膜を形成する工程と、
    　前記第２導電型非晶質半導体膜の一部を厚さ方向に除去するとともに前記第１導電型非晶質半導体膜の一部を厚さ方向に一部残すように除去することによって、前記第１導電型非晶質半導体膜の厚さが部分的に薄くなっている部分の前記第１導電型非晶質半導体膜の表面領域である薄型化領域を形成する工程と、
    　前記薄型化領域の一部上に第１電極を形成する工程と、
    　前記第２導電型非晶質半導体膜上に第２電極を形成する工程と、を含む、光電変換素子の製造方法。
  6. 　前記第１導電型非晶質半導体膜の一部を厚さ方向に除去する工程および前記薄型化領域を形成する工程の少なくとも一方は、エッチングペーストを用いたエッチングにより行われる、請求項５に記載の光電変換素子の製造方法。
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