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WO2015111370A1 - 固体撮像装置及び撮像装置 - Google Patents

固体撮像装置及び撮像装置 Download PDF

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Publication number
WO2015111370A1
WO2015111370A1 PCT/JP2015/000023 JP2015000023W WO2015111370A1 WO 2015111370 A1 WO2015111370 A1 WO 2015111370A1 JP 2015000023 W JP2015000023 W JP 2015000023W WO 2015111370 A1 WO2015111370 A1 WO 2015111370A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
transistor
signal
imaging device
solid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2015/000023
Other languages
English (en)
French (fr)
Inventor
阿部　豊
西村　佳壽子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of WO2015111370A1 publication Critical patent/WO2015111370A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to a solid-state imaging device and an imaging device.
  • MOS Metal Oxide Semiconductor
  • AD Analog-Digital
  • the MOS type image sensor can be manufactured by a general-purpose CMOS (Complementary MOS) process and has a merit that peripheral circuits can be mixed in the same chip.
  • CMOS Complementary MOS
  • high-speed AD conversion can be realized by simultaneously AD-converting pixel signals for each column, and an output with less noise can be obtained by reducing analog processing blocks. This is because there is a merit that it is possible.
  • Patent Document 1 discloses a MOS type image sensor including a conventional AD conversion circuit.
  • the AD conversion circuit disclosed in Patent Document 1 is a single slope AD conversion circuit.
  • the single slope AD converter circuit compares a reference signal whose voltage value increases or decreases with time with an analog signal, and counts the time until the magnitude relationship is reversed by a digital counter, thereby converting the analog signal into a digital signal. It is an AD conversion circuit configured to convert.
  • a solid-state imaging device is provided in each of a plurality of unit cells that are two-dimensionally arranged and generate a pixel signal corresponding to the amount of received light, and for each column of the plurality of unit cells.
  • Each of the plurality of comparison circuits a differential amplifier circuit that outputs a signal according to a difference amount between the reference signal and the pixel signal, a switch for removing the offset of the differential amplifier circuit, And a buffer circuit connected to the control terminal of the switch.
  • the buffer circuit can buffer the control signal input to the control terminal of the switch, the characteristic difference between columns can be reduced. Therefore, degradation of image quality such as shading can be suppressed.
  • the buffer circuit may be an inverter circuit.
  • the inverter circuit allows the inverter circuit to amplify the control signal input to the control terminal of the switch, thereby suppressing the rounding of the waveform of the control signal. Therefore, the difference in the waveform of the control signal can be made difficult to occur for each column, and deterioration of image quality such as shading can be suppressed.
  • the inverter circuit includes a PMOS (Positive Metal Oxide Semiconductor) transistor and an NMOS (Negative Metal Oxide Semiconductor) transistor, and the PMOS transistor and the NMOS transistor May be controlled by different control signals.
  • PMOS Positive Metal Oxide Semiconductor
  • NMOS Negative Metal Oxide Semiconductor
  • the power supply line and the ground line of the buffer circuit may be separated from the power supply line and the ground line of the differential amplifier circuit.
  • the potential difference between the power supply line and the ground line of the buffer circuit may be smaller than the potential difference between the power supply line and the ground line of the differential amplifier circuit.
  • the differential amplifier circuit forms a differential pair, the reference signal is input to one gate, and the pixel signal is input to the other gate.
  • the switch removes the offset by conducting the gate and drain or source of each of the two transistors before the reference signal and the pixel signal are input. May be.
  • each of the plurality of unit cells may include a reset transistor, a transfer transistor, a read transistor, and a selection transistor.
  • each of the plurality of unit cells may not include the selection transistor.
  • the photodiode region and the aperture ratio can be enlarged, and the sensitivity can be increased.
  • each of the plurality of unit cells includes a plurality of light receiving elements, and a reset transistor, a read transistor, and a selection transistor that are shared by the plurality of light receiving elements. You may have at least one.
  • the number of transistors included in the unit cell can be substantially reduced.
  • the solid-state imaging device and the imaging device according to the present disclosure can capture a high-quality image.
  • FIG. 1 is a diagram illustrating an example of a configuration of a solid-state imaging device according to an embodiment.
  • FIG. 2 is a timing chart illustrating an example of the operation of the solid-state imaging device according to the embodiment.
  • FIG. 3 is a diagram illustrating a circuit configuration of the comparison circuit according to the embodiment.
  • FIG. 4 is a diagram illustrating a circuit configuration of a comparison circuit included in a general solid-state imaging device.
  • FIG. 5 is a diagram illustrating a waveform of the reset control signal according to the embodiment.
  • FIG. 6 is a diagram illustrating a circuit configuration of a comparison circuit according to a modification of the embodiment.
  • FIG. 7 is a timing chart illustrating an example of the operation of the comparison circuit according to the modification of the embodiment.
  • FIG. 1 is a diagram illustrating an example of a configuration of a solid-state imaging device according to an embodiment.
  • FIG. 2 is a timing chart illustrating an example of the operation of the solid-state imaging device according to the embodiment.
  • FIG. 8 is a diagram illustrating a configuration of a comparison circuit according to another modification of the embodiment.
  • FIG. 9 is a diagram illustrating an example of a circuit configuration of a unit cell according to a modification of the embodiment.
  • FIG. 10 is a diagram illustrating an example of a circuit configuration of a unit cell according to a modification of the embodiment.
  • FIG. 11 is a block diagram illustrating an example of a configuration of an imaging apparatus (camera system) including the solid-state imaging apparatus according to the embodiment.
  • the present disclosure has been made in view of the above problems, and provides a solid-state imaging device and an imaging device that can capture a high-quality image.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging device 10 according to the embodiment.
  • the solid-state imaging device 10 includes a plurality of unit cells 100, a plurality of vertical signal lines 110, a reference signal generation circuit 120, a reference signal line 121, a plurality of column AD conversion circuits 130, An output circuit 140, a vertical selection circuit 150, a horizontal selection circuit 160, and a timing control circuit 170 are provided.
  • the plurality of unit cells 100 are arranged two-dimensionally.
  • the plurality of unit cells 100 are arranged in a predetermined imaging region in an array of n in the vertical direction and m in the horizontal direction, that is, in a matrix of n rows ⁇ m columns.
  • the values of n and m are tens to thousands of values.
  • Each of the plurality of unit cells 100 includes at least one light receiving element (pixel), and generates a pixel signal corresponding to the amount of received light.
  • the unit cell 100 is connected to one of the plurality of vertical signal lines 110.
  • the pixel signal generated by the unit cell 100 is transferred through the connected vertical signal line 110.
  • the unit cell 100 includes a photodiode 101, a transfer transistor 102, a reset transistor 103, a read transistor 104, a selection transistor 105, and a floating diffusion unit 106.
  • the transfer transistor 102, the reset transistor 103, the read transistor 104, and the selection transistor 105 are control transistors of the unit cell 100.
  • the photodiode 101 is a light receiving element (photoelectric conversion element) that converts light from a subject into a charge amount, and is a basic component of a pixel (light receiving unit).
  • the anode of the photodiode 101 is set to the ground potential, and the cathode is connected to the source of the transfer transistor 102.
  • the transfer transistor 102 is a transistor that is provided between the photodiode 101 and the floating diffusion portion 106 and transfers charges generated by the photodiode 101 to the floating diffusion portion 106.
  • the drain of the transfer transistor 102 is connected to the floating diffusion portion 106, and the gate is connected to the transfer signal line ( ⁇ TX).
  • the reset transistor 103 is a transistor for resetting (initializing) the potential of the floating diffusion unit 106.
  • the source of the reset transistor 103 is connected to the floating diffusion portion 106, the drain is connected to the power supply line, and the gate is connected to the reset signal line ( ⁇ RS).
  • the read transistor 104 (amplification transistor) is a transistor for reading a voltage signal (pixel signal) corresponding to the potential of the floating diffusion portion 106. Specifically, the reading transistor 104 outputs a pixel signal corresponding to the potential of the floating diffusion portion 106 to the vertical signal line 110 via the selection transistor 105.
  • the source of the read transistor 104 is connected to the drain of the selection transistor 105, the drain is connected to the power supply line, and the gate is connected to the floating diffusion unit 106.
  • the selection transistor 105 is provided between the readout transistor 104 and the vertical signal line 110, and is a transistor for outputting a pixel signal to the vertical signal line 110.
  • the source of the selection transistor 105 is connected to the vertical signal line 110, and the gate is connected to the selection signal line ( ⁇ SEL).
  • the floating diffusion unit 106 transfers the signal charge (electrons) generated by the photodiode 101 and temporarily holds the transferred signal charge. That is, the floating diffusion unit 106 generates a signal potential corresponding to the charge generated by the photodiode 101.
  • the potential of the floating diffusion unit 106 is reset by turning on the reset transistor 103.
  • the charge generated by the photodiode 101 is transferred to the floating diffusion portion 106 by turning on the transfer transistor 102.
  • the selection transistor 105 is turned on, a pixel signal corresponding to the signal potential of the floating diffusion portion 106 is output to the vertical signal line 110 via the readout transistor 104 and the selection transistor 105.
  • the transistors are turned on and off by the vertical selection circuit 150 applying predetermined signals to the transfer signal line ( ⁇ TX), the reset signal line ( ⁇ RS), and the selection signal line ( ⁇ SEL).
  • the solid-state imaging device 10 includes a reading current source unit that supplies an operation current (reading current) for reading a pixel signal to the unit cell 100 in the imaging region.
  • a reading current source unit that supplies an operation current (reading current) for reading a pixel signal to the unit cell 100 in the imaging region.
  • a plurality of vertical signal lines 110 are provided for each column of the plurality of unit cells 100. Specifically, the plurality of vertical signal lines 110 are commonly connected to the plurality of unit cells 100 arranged in a line in the vertical direction. The vertical signal line 110 transfers the pixel signal generated by the connected unit cell 100 to the comparison circuit 131.
  • the reference signal generation circuit 120 is an example of a reference signal supply circuit that supplies a common reference signal to the plurality of comparison circuits 131 included in the plurality of column AD conversion circuits 130.
  • the reference signal generation circuit 120 includes a DA conversion circuit.
  • the reference signal generation circuit 120 generates a reference signal (RAMP waveform signal) whose level changes stepwise in synchronization with the clock signal supplied from the timing control circuit 170, and generates a plurality of the generated reference signals.
  • RAMP waveform signal a reference signal
  • the reference signal is supplied to each of the plurality of comparison circuits 131 via a common reference signal line 121 that connects the reference signal generation circuit 120 and the plurality of comparison circuits 131.
  • the plurality of column AD conversion circuits 130 convert pixel signals (analog signals) transferred via the vertical signal lines 110 into digital signals.
  • the column AD conversion circuit 130 receives the pixel signal (analog signal) and converts it into, for example, a 10-bit digital signal.
  • AD conversion processing in the present embodiment a method is adopted in which analog signals held in parallel in units of rows are AD converted in parallel for each row using a column AD conversion circuit 130 provided for each column.
  • a single slope integrator (or ramp signal comparison type) AD conversion technique is used.
  • the single slope integration type AD conversion processing an analog pixel signal is converted into a digital signal based on the time from the start of conversion until the potential of the reference signal matches the potential of the pixel signal to be processed.
  • the plurality of column AD conversion circuits 130 include a comparison circuit 131, a counter circuit 132, and a memory circuit 133 for each column. That is, the plurality of comparison circuits 131, the counter circuits 132, and the memory circuits 133 are provided corresponding to the plurality of vertical signal lines 110, respectively.
  • the comparison circuit 131 outputs an output signal corresponding to the difference amount between the pixel signal and the reference signal. Specifically, the comparison circuit 131 compares the reference signal generated by the reference signal generation circuit 120 with an analog pixel signal input from the unit cell 100 via the vertical signal line 110. For example, the comparison circuit 131 compares the pixel signal with the reference signal, and the output is inverted when the magnitude relationship is switched.
  • the comparison circuit 131 has two input terminals IN1 and IN2, an output terminal OUT, and a reset control terminal RST. Specifically, a reference signal line 121 is connected to the input terminal IN1, and a reference signal is input. The vertical signal line 110 of the corresponding column is connected to the input terminal IN2, and a pixel signal is input. A counter circuit 132 is connected to the output terminal OUT, and an output signal (comparison result) is output to the counter circuit 132. A timing control circuit 170 is connected to the reset control terminal RST, and a reset control signal ⁇ CRST is input.
  • the detailed configuration of the comparison circuit 131 will be described later with reference to FIGS.
  • the reset control signal ⁇ CRST will be described later with reference to FIG.
  • the counter circuit 132 generates a count value corresponding to the output signal output from the corresponding comparison circuit 131. For example, the counter circuit 132 counts the time until the comparison circuit 131 completes the comparison process, and holds the result (count value).
  • the clock signal ⁇ CK from the timing control circuit 170 is input to the clock terminal of the counter circuit 132 in common with the clock terminals of the other counter circuits 132.
  • the counter circuit 132 receives the clock signal ⁇ CK synchronized with the clock signal that controls the reference signal generation circuit 120 from the timing control circuit 170, and counts the time from the start of comparison until the output of the comparison circuit 131 is inverted. , Generate a count value.
  • the count value is data obtained by digitally converting an analog pixel signal.
  • control pulse ⁇ FEED is input to the counter circuit 132 from the timing control circuit 170 through the control line.
  • the counter circuit 132 has a latch function for holding the count value, and holds the counter value until an instruction is given by the control pulse ⁇ FEED via the control line.
  • the counter circuit 132 includes a data transfer switch that controls transfer of the count value.
  • the data transfer switch is turned on by the control pulse ⁇ FEED, the count value is transferred from the counter circuit 132, and stored in the memory circuit 133.
  • the memory circuit 133 holds the count value generated by the corresponding counter circuit 132, that is, the digitally converted data (digital signal).
  • a control pulse is input to the memory circuit 133 from the horizontal selection circuit 160 via a control line.
  • the memory circuit 133 holds the counter value fetched from the counter circuit 132 until an instruction by a control pulse is received from the horizontal selection circuit 160 via the control line.
  • the output of the memory circuit 133 is connected to a horizontal signal line.
  • the horizontal signal line has a signal line corresponding to the n-bit width which is the bit width of the column AD conversion circuit 130, and the output circuit 140 passes through n sense circuits (not shown) corresponding to the respective output lines. It is connected to the.
  • the output circuit 140 includes, for example, an amplifier circuit and a signal processing circuit, and performs predetermined processing such as amplification processing on the digitally converted data and outputs the data.
  • the vertical selection circuit (row selection circuit) 150 controls pixel signal readout (transfer) timing from the plurality of unit cells 100. For example, the vertical selection circuit 150 controls the row address and row scanning. For example, the vertical selection circuit 150 controls the transistors of the unit cell 100 so as to drive the pixels in the row specified by the timing control circuit 170.
  • the horizontal selection circuit (horizontal scanning circuit) 160 controls the plurality of memory circuits 133.
  • the horizontal selection circuit 160 controls column addresses and column scanning.
  • the horizontal selection circuit 160 causes the output circuit 140 to output the data stored in the memory circuit 133 in the column designated by the timing control circuit 170.
  • the horizontal selection circuit 160 has a function of a reading scanning unit that reads the count value held by the memory circuit 133 in parallel with the comparison circuit 131 and the counter circuit 132 performing the processing that they are in charge of.
  • the timing control circuit 170 has a function of generating an internal clock. The operation timing of the reference signal generation circuit 120, the column AD conversion circuit 130, the vertical selection circuit 150, and the horizontal selection circuit 160 is controlled.
  • the timing control circuit 170, the vertical selection circuit 150, the horizontal selection circuit 160, and the like are examples of drive control units provided outside the imaging area. Note that the drive control unit has a control circuit function for sequentially reading signals in the imaging region.
  • the column AD conversion circuit 130 performs a count operation in a pixel signal readout period corresponding to a horizontal blanking period, and outputs a count value at a predetermined timing. That is, first, the comparison circuit 131 compares the potential of the reference signal from the reference signal generation circuit 120 with the potential of the pixel signal input via the vertical signal line 110, and when both potentials are the same. The output of the comparison circuit 131 is inverted.
  • the counter circuit 132 starts a count operation in synchronization with the reference signal output from the reference signal generation circuit 120.
  • the counter circuit 132 When the counter circuit 132 is notified of information obtained by inverting the output of the comparison circuit 131, the counter circuit 132 performs the count operation. And the AD conversion is completed by latching the count value at that time as pixel data.
  • the memory circuit 133 sequentially outputs the latched pixel data based on the shift operation by the horizontal selection signal input from the horizontal selection circuit 160 via the control line at a predetermined timing.
  • FIG. 2 is a timing chart showing the operation of the solid-state imaging device 10 according to the present embodiment.
  • the horizontal axis represents time, and the vertical axis represents the potential of each signal.
  • the reset pulse ⁇ RS is a signal applied to the reset signal line, and represents a pulse signal for commonly controlling the reset transistors 103 in a predetermined row.
  • the transfer pulse ⁇ TX is a signal applied to the transfer signal line and represents a pulse signal for commonly controlling the transfer transistors 102 in a predetermined row.
  • the selection pulse ⁇ SEL is a signal applied to the selection signal line and represents a pulse signal for commonly controlling the selection transistors 105 in a predetermined row.
  • the potential Vin represents the potential of the vertical signal line 110 connected to the predetermined unit cell 100.
  • the potentials Vrst and Vsig are the potentials of the vertical signal lines when the power supply potential of the pixel is reset and when charges generated in the photodiode 101 are transferred, respectively. That is, Vsig corresponds to the potential of the pixel signal.
  • the reset control signal ⁇ CRST is a signal for controlling the reset operation unit (offset removal circuit) of the comparison circuit 131. Specifically, the reset control signal ⁇ CRST is a signal for controlling a switch for removing an offset.
  • the clock signal ⁇ CK represents a clock signal input to the reference signal generation circuit 120 and the counter circuit 132.
  • the count value CT represents the count value of the counter circuit 132.
  • the control pulse ⁇ FEED represents a pulse signal for controlling the timing at which the count value is transferred from the counter circuit 132 to the memory circuit 133. Note that the count value is transferred to the memory circuit 133 when the control pulse ⁇ FEED is at the “H” level (high level).
  • the potential Vref represents the output potential of the reference signal generation circuit 120, that is, the potential of the reference signal line 121.
  • the potential Vco represents the output potential of the comparison circuit 131.
  • the selection pulse ⁇ SEL, the reset pulse ⁇ RS, and the reset control signal ⁇ CRST of the comparison circuit 131 are set to the “H” level.
  • the selection pulse ⁇ SEL becomes “H” level, all the selection transistors 105 connected to the selection signal line are turned on.
  • the transfer pulse ⁇ TX is set to “H” level at time t5.
  • all the transfer transistors 102 connected to the transfer pulse ⁇ TX are turned on, and charges generated in the photodiodes 101 in the corresponding row are transferred to the floating diffusion unit 106.
  • the potential of the floating diffusion portion 106 is (Vdd ⁇ qN) / C. . Therefore, the potential Vin of the vertical signal line 110 outputs the potential Vsig corresponding to the potential of the floating diffusion unit 106.
  • the reset control signal ⁇ CRST that controls the reset operation unit of the comparison circuit 131 becomes “H” level, and the comparison circuit 131 is reset.
  • the reset pulse ⁇ RS is set to low level at time t2. Further, for example, after the reset control signal ⁇ CRST is set to the “L” level after time t2, the clock signal ⁇ CK having a predetermined cycle is input to the reference signal generation circuit 120 and the counter circuit 132 at time t3.
  • the potential of the reference signal potential Vref changes from the initial potential Vstart to a low potential in synchronization with the clock signal ⁇ CK.
  • the count value CT decreases from the initial value CTini in synchronization with the clock signal ⁇ CK.
  • the magnitude relationship between the potential Vin of the pixel signal and the potential Vref of the reference signal is inverted at a predetermined timing after time t3 during the transition of the potential Vref to a low potential.
  • the output potential Vco of the comparison circuit 131 changes from the “H” level to the “L” level, and the counting operation of the counter circuit 132 stops.
  • the clock signal ⁇ CK stops and the comparison operation also stops.
  • the count value CT is held at CTdown which is a value at the time when the magnitude relationship between Vin and Vref is inverted.
  • the clock signal ⁇ CK having a predetermined cycle is input to the reference signal generation circuit 120 and the counter circuit 132 again.
  • Vref changes from Vstart to a low potential.
  • the count value CT increases from the value CTdown held during the downcount period.
  • the magnitude relationship between the potential Vin of the pixel signal and the potential Vref of the reference signal is inverted at a predetermined timing after time t6 during the transition of the potential Vref to the low potential.
  • the output potential Vco of the comparison circuit 131 changes from the “H” level to the “L” level, and the counting operation of the counter circuit 132 stops.
  • CTup corresponds to the difference between the digital conversion value of Vrst and the digital conversion value of Vsig, it can be said that the difference between Vrst and Vsig is a digital conversion value of qN / C. That is, the amount of charge accumulated in the photodiode 101 is digitally converted and output.
  • the control pulse ⁇ FEED is applied to the control line so that the data transfer switch included in the counter circuit 132 is turned on at a predetermined timing after time t7 after the completion of the upcount.
  • the count value CTup held in the counter circuit 132 is transferred to the memory circuit 133, and CTup is held in the memory circuit 133.
  • the horizontal selection circuit 160 controls the plurality of memory circuits 133 so that the data held in the memory circuit 133 is sequentially read.
  • a pixel signal generated by photoelectric conversion by the photodiode 101 (pixel) of the unit cell 100 is read as digital data.
  • ⁇ RS, ⁇ SEL, and ⁇ CRST are simultaneously started up (set to the “H” level) at time t1. Any one of ⁇ RS, ⁇ SEL, and ⁇ CRST may be started first.
  • the reset control signal ⁇ CRST is set to “L” level after the reset pulse ⁇ RS is lowered (set to “L” level) at time t2, but at the same time at time t2, the reset pulse ⁇ RS and The reset control signal ⁇ CRST may be set to “L” level.
  • the reset control signal ⁇ CRST falls later.
  • start of the clock signal ⁇ CK and the start of the transition of the reference signal potential Vref are performed at time t3, either one may be performed first.
  • end of the clock signal ⁇ CK and the end of the transition of the reference signal potential Vref do not have to be performed simultaneously.
  • the transfer pulse ⁇ TX rises at the time t5 at the same time as the end of the clock signal ⁇ CK
  • the rise of the transfer pulse ⁇ TX may be after the timing when the clock signal ⁇ CK ends.
  • the time at which the potential Vref of the reference signal is returned to the initial potential Vstart may be before, after, or simultaneously with the rise of ⁇ TX.
  • start of the clock signal ⁇ CK and the start of the transition of the reference signal potential Vref are performed at time t6, either one may be performed first.
  • FIG. 3 is a diagram showing a circuit configuration of the comparison circuit 131 according to the present embodiment.
  • the comparison circuit 131 includes a differential amplifier circuit 200 and an offset removal circuit 210.
  • the differential amplifier circuit 200 outputs a signal corresponding to the difference amount between the reference signal and the pixel signal.
  • the differential amplifier circuit 200 forms a differential pair, and includes transistors 201 and 202 in which a reference signal is input to one gate and a pixel signal is input to the other gate.
  • the differential amplifier circuit 200 includes transistors 203 and 204 constituting a current mirror circuit and a transistor 205 constituting a constant current source.
  • the transistors 201 and 202 are connected to each other to form a differential transistor pair.
  • the transistors 201 and 202 are, for example, NMOS transistors.
  • a reference signal is supplied to the gate of the transistor 201 via the capacitor 213. That is, the gate of the transistor 201 corresponds to the input terminal IN1 of the comparison circuit 131.
  • a pixel signal (analog signal) is supplied to the gate of the transistor 202 via the capacitor 214. That is, the gate of the transistor 202 corresponds to the input terminal IN2 of the comparison circuit 131. Note that the drain of the transistor 202 corresponds to the output terminal OUT of the comparison circuit 131.
  • the output terminal OUT of the differential transistor pair is connected to an amplifier (not shown).
  • the output signal from the output terminal OUT is further amplified through a buffer (not shown) and then output to the counter circuit 132.
  • Transistors 203 and 204 are a load transistor pair that is arranged on the power supply side and serves as an output load of the differential transistor pair, and constitutes a current mirror circuit.
  • the transistors 203 and 204 are, for example, PMOS transistors.
  • the gate and drain of the transistor 203 are connected to each other and further connected to the gate of the transistor 204.
  • the drain of the transistor 201 is connected to the drain of the transistor 203. Note that the source of the transistor 203 is connected to a power supply line.
  • the drain of the transistor 204 is connected to the drain of the transistor 202. That is, a node where the drain of the transistor 202 and the drain of the transistor 204 are connected corresponds to the output terminal OUT. Note that the source of the transistor 204 is connected to a power supply line.
  • the transistor 205 is a transistor arranged on the ground side for supplying a constant operating current to the differential transistor pair and the load transistor pair.
  • the transistor 205 is, for example, an NMOS transistor.
  • the drain of the transistor 205 is connected to the source of the transistor 201 and the source of the transistor 202 which are connected to each other.
  • a predetermined bias voltage is applied to the gate of the transistor 205, and the source of the transistor 205 is set to the ground potential. Note that the transistor 205 does not have to have the configuration described in this configuration example as long as the transistor 205 has a configuration operating as a constant current source, such as a cascode configuration.
  • the offset removal circuit 210 is a circuit that removes the offset of the differential amplifier circuit 200. That is, the offset removal circuit 210 is a circuit that resets the operating point of the comparison circuit 131. That is, the comparison circuit 131 is configured as a voltage comparator with an offset removal function.
  • the offset removal circuit 210 includes switching transistors 211 and 212, signal coupling capacitors 213 and 214, and an inverter circuit 215.
  • Switching transistors 211 and 212 are switching elements for removing the offset of the differential amplifier circuit 200.
  • the switching transistors 211 and 212 remove the offset by conducting the respective gates and drains or sources of the transistors 201 and 202 before the reference signal and the pixel signal are input.
  • the gates of the switching transistors 211 and 212 are connected to each other and to the output terminal of the inverter circuit 215. Note that the gates of the switching transistors 211 and 212 are an example of a control terminal to which a control signal for switching the switching transistors 211 and 212 on and off is input.
  • the switching transistor 211 is a transistor for removing the offset of the transistor 201, that is, for resetting (initializing) the transistor 201.
  • the switching transistor 211 is inserted between the gate and drain of the transistor 201. That is, the drain and source of the switching transistor 211 are connected to the gate and drain of the transistor 201.
  • the switching transistor 212 is a transistor for removing the offset of the transistor 202, that is, for resetting (initializing) the transistor 202.
  • the switching transistor 212 is inserted between the gate and drain of the transistor 202. That is, the drain and source of the switching transistor 212 are connected to the gate and drain of the transistor 202.
  • the switching transistors 211 and 212 are, for example, PMOS transistors.
  • the capacitor element 213 is provided between the input terminal IN1 of the comparison circuit 131 and the gate of the transistor 201. Specifically, one of the electrodes of the capacitor 213 is connected to the input terminal IN1, and a reference signal is input thereto. The other electrode of the capacitor 213 is connected to the gate of the transistor 201.
  • the capacitor 214 is provided between the input terminal IN2 of the comparison circuit 131 and the gate of the transistor 202. Specifically, one of the electrodes of the capacitor 214 is connected to the input terminal IN2, and a pixel signal is input thereto. The other electrode of the capacitor 214 is connected to the gate of the transistor 202.
  • the inverter circuit 215 is an example of a buffer circuit connected to the gates of the switching transistors 211 and 212.
  • the inverter circuit 215 buffers a control signal that controls on and off of the switching transistors 211 and 212.
  • the offset removal circuit 210 is activated by activating the reset control signal ⁇ CRST (comparator reset pulse) immediately before the comparison between the pixel signal and the reference signal is started.
  • the operating point of the differential transistor pair is reset to the drain voltage.
  • the pixel signal is input to the transistor 202 through the capacitor 214, and the reference signal is input to the transistor 201 through the capacitor 213, so that the comparison circuit 131 makes the pixel signal and the reference signal have the same potential. Compare until When the pixel signal and the reference signal have the same potential, the output of the comparison circuit 131 is inverted.
  • the operating point of the comparison circuit 131 can be set before the start of the comparison operation, it is less likely to be affected by variations in the reset component ⁇ V.
  • FIG. 4 is a diagram illustrating a circuit configuration of a comparison circuit 131a included in a general solid-state imaging device.
  • the same elements as those of the comparison circuit 131 shown in FIG. 4 the same elements as those of the comparison circuit 131 shown in FIG. 4
  • the comparison circuit 131 shown in FIG. 3 is different from the comparison circuit 131 shown in FIG. 3 in that an offset removal circuit 210a is provided instead of the offset removal circuit 210.
  • the comparison circuit 131a shown in FIG. Specifically, the offset removal circuit 210a differs from the offset removal circuit 210 in that the inverter circuit 215 is not provided.
  • the operating point of the comparison circuit 131a can be set, so that it is difficult to be affected by variations in the reset component ⁇ V.
  • the comparison circuit 131a includes the offset removal circuit 210a (operation reset unit), when the switching transistors 211 and 212 are turned off, charge redistribution (charge injection) in the channels of the transistors 203 and 204, or the clock Feedthrough occurs.
  • the effect of charge injection or clock feedthrough depends on the slope of the control signal input to the gates of the switching transistors 211 and 212.
  • a control signal buffered by a buffer circuit outside the column AD conversion circuit 130 is input to each column.
  • the switching time of the column far from the outer buffer circuit is longer by the wiring resistance than the column closer to the outer buffer circuit. For example, when the time until the control signal reaches about 95% of the actual amplitude is the switching time, when the wiring resistance of the control signal is R and the total capacitive load attached to the control signal is C, the switching time is 3RC. It becomes. That is, the slope of the control signal is 1/3 RC.
  • the comparison circuit 131 provided for each column has a buffer circuit.
  • each of the plurality of comparison circuits 131 includes an inverter circuit 215 that is an example of a buffer circuit.
  • the inverter circuit 215 buffers a reset control signal for controlling on and off of the switching transistors 211 and 212 and inputs the reset control signal to the switching transistors 211 and 212. Thereby, generation
  • FIG. 5 is a diagram showing a waveform of the reset control signal according to the present embodiment.
  • ⁇ CRST is the same as ⁇ CRST shown in FIG. 2, and is a reset control signal for controlling the offset removal circuit 210 of the comparison circuit 131. More specifically, the reset control signal ⁇ CRST is a signal when output from the timing control circuit 170.
  • CRST_n represents a reset control signal input to a column close to the timing control circuit 170 (outer buffer circuit). Specifically, CRST_n is an input signal to the inverter circuit 215 included in the comparison circuit 131 in the column close to the timing control circuit 170.
  • CRST_f represents a reset control signal input to a column far from the timing control circuit 170.
  • CRST_f is an input signal to the inverter circuit 215 included in the comparison circuit 131 in the column far from the timing control circuit 170.
  • CRSTIN_n is a signal input to the switching transistors 211 and 212 included in the comparison circuit 131 in the column close to the timing control circuit 170.
  • CRSTIN_n is an output signal from the inverter circuit 215 included in the comparison circuit 131 in the column close to the timing control circuit 170.
  • CRSTIN_f is a signal input to the switching transistors 211 and 212 included in the comparison circuit 131 in the column far from the timing control circuit 170.
  • CRSTIN_f is an output signal from the inverter circuit 215 included in the comparison circuit 131 in the column far from the timing control circuit 170.
  • the inclination of the reset control signal input to each column varies depending on the position of the column.
  • a reset control signal input to a column far from the timing control circuit 170 has a small slope as indicated by CRST_f. That is, the waveform of the reset control signal input to the column far from the timing control circuit 170 has a shape in which the rise and fall are rounded.
  • the slope of the signal input to the switching transistors 211 and 212 of each column increases due to the amplification action in the inverter circuit 215. That is, the waveform of the signal input to the switching transistors 211 and 212 of each column is a waveform close to the signal ⁇ CRST output from the timing control circuit 170.
  • the solid-state imaging device 10 is two-dimensionally arranged and generates a plurality of unit cells 100 that generate pixel signals according to the amount of received light, and for each column of the plurality of unit cells 100.
  • a plurality of vertical signal lines 110 that are provided and transfer pixel signals, a plurality of comparison circuits 131 provided corresponding to each of the plurality of vertical signal lines 110, and a common reference signal are supplied to the plurality of comparison circuits 131.
  • Each of the plurality of comparison circuits 131 outputs a signal corresponding to a difference amount between the reference signal and the pixel signal, and an offset of the differential amplifier circuit 200.
  • Switching transistors 211 and 212 for removal, and a buffer circuit connected to the control terminals of the switching transistors 211 and 212 are included.
  • the buffer circuit is an inverter circuit 215.
  • the inverter circuit 215 amplifies the reset control signal input to the control terminals of the switching transistors 211 and 212, thereby suppressing the rounding of the waveform of the reset control signal. Therefore, the difference in the waveform of the control signal can be made difficult to occur for each column, and deterioration of image quality such as shading can be suppressed.
  • the inverter circuit 215 has a gain that can sufficiently reduce the variation between the columns even with a small number of elements, and further has no steady current consumption. For this reason, it is advantageous in terms of cost and power consumption that the solid-state imaging device 10 includes the inverter circuit 215 as a buffer circuit.
  • the differential amplifier circuit 200 constitutes a differential pair, and a reference signal is input to one gate and a pixel signal is input to the other gate.
  • the transistors 201 and 202 are provided, and the switching transistors 211 and 212 make the offset by conducting the respective gates and drains or sources of the two transistors 201 and 202 before the reference signal and the pixel signal are input. Remove.
  • the operating point of the comparison circuit 131 can be set before the start of the comparison operation, it is less likely to be affected by variations in the reset component ⁇ V.
  • each of the plurality of unit cells 100 includes a reset transistor 103, a transfer transistor 102, a read transistor 104, and a selection transistor 105.
  • the reading of the pixel signal from the unit cell 100 can be appropriately controlled.
  • FIG. 6 is a diagram illustrating a circuit configuration of the comparison circuit 331 according to the present modification.
  • FIG. 7 is a timing chart showing an example of the operation of the comparison circuit 331 according to this modification.
  • the buffer circuit may be another circuit such as a common-source amplifier circuit, and the effects of the solid-state imaging device 10 of the present disclosure described above can be obtained in the same manner.
  • an inverter circuit 315 shown in FIG. 6 can be considered.
  • FIG. 6 the same components as those in FIG. 4 are given the same reference numerals.
  • the offset removal circuit 310 is different from the offset removal circuit 210 in that it includes an inverter circuit 315 including a PMOS transistor 315p and an NMOS transistor 315n instead of the inverter circuit 215.
  • the PMOS transistor 315p and the NMOS transistor 315n are controlled by different control signals. Specifically, the PMOS transistor 315p is controlled by the control signal RST1, and the NMOS transistor 315n is controlled by the control signal RST2.
  • the reset operation of the comparison circuit 331 according to the present modification will be described with reference to FIG.
  • the NMOS transistor 315n is turned on by setting the control signal RST2 to the “H” level at time t11. At this time, the control signal RST1 is at the “H” level, and the PMOS transistor 315p is in the off state.
  • the potential input to the switching transistors 211 and 212 can be set to the GND level, and the switching transistors 211 and 212 are turned on.
  • control signal RST2 is set to the “L” level to turn off the NMOS transistor 315n.
  • control signal RST1 is set to the “L” level to turn on the PMOS transistor 315p, so that the potential input to the switching transistors 211 and 212 is set to the VDD level.
  • time t11 which is the rise of the control signal RST2 (timing to set to “H” level), is the same as the start of ⁇ CRST in the timing chart of FIG. 2, that is, the time t1. Therefore, time t11 may be simultaneously with the fall of ⁇ SEL or ⁇ RS (timing to set to “L” level), or one of them may be first.
  • time t12 when the control signal RST2 falls may be before the time t13 when the control signal RST1 falls.
  • time t13 when the control signal RST1 falls is the same time as the fall of ⁇ CRST in the timing chart of FIG. Therefore, time t13 may be simultaneous with the fall of ⁇ RS (time t2), or one of them may be first.
  • time t14 that is the rise of the control signal RST1 may be after the end of ⁇ CK and Vref (time t7) in the timing chart of FIG.
  • the power source and ground of the buffer circuit may be separated from other power sources and grounds of the comparison circuit.
  • the power supply line and the ground line of the buffer circuit may be separated from the power supply line and the ground line of the differential amplifier circuit.
  • FIG. 8 is a diagram showing a circuit configuration of a comparison circuit 331a according to another modification.
  • the comparison circuit 331a shown in FIG. 8 has the same circuit configuration as the comparison circuit 331 shown in FIG.
  • the differential amplifier circuit 200 is connected to the power supply line VDD1 and the ground line GND1.
  • the inverter circuit 315 is connected to the power supply line VDD2 and the ground line GND2.
  • the power supply line VDD1 and the power supply line VDD2 are different from each other, and the ground line GND1 and the ground line GND2 are different from each other.
  • the potential difference between the power supply line VDD2 and the ground line GND2 of the buffer circuit may be smaller than the potential difference between the power supply line VDD1 and the ground line GND1 of the differential amplifier circuit.
  • the switching transistors 211 and 212 for reset are controlled by the power supply (power supply line VDD2) and ground (ground line GND2) of the inverter circuit 315. ing.
  • the ground potential (GND2) of the inverter circuit 315 is changed to another ground (for example, the ground potential (GND1) of the differential amplifier circuit). ) May be set at a higher bias potential. Thereby, the voltage for turning on the switching transistors 211 and 212 can be set to a level higher than the ground.
  • a potential difference is provided by making the ground potential of the differential amplifier circuit 200 different from the ground potential of the inverter circuit 315, but the power supply potential of the differential amplifier circuit 200 and the power supply potential of the inverter circuit 315 are made different. Also good.
  • the present disclosure is not limited to the above-described embodiments.
  • the technology in the present disclosure includes various embodiments realized by combining arbitrary components in each embodiment, and various types conceived by those skilled in the art without departing from the spirit of the present disclosure with respect to each embodiment.
  • the present invention can be applied to modified examples obtained by performing modifications, various devices that incorporate the solid-state imaging device according to the present disclosure, and various systems.
  • each of the plurality of unit cells included in the solid-state imaging device may share a unit cell control transistor with a plurality of adjacent light receiving units (pixels). That is, each of the plurality of unit cells may include a plurality of light receiving elements (photodiodes) and at least one of a reset transistor, a read transistor, and a selection transistor shared by the plurality of light receiving elements.
  • FIG. 9 is a diagram illustrating an example (unit cell 100a) of the circuit configuration of the unit cell 100 according to a modification of the embodiment.
  • the unit cell 100a includes photodiodes 101a and 101b, transfer transistors 102a and 102b, a reset transistor 103, a read transistor 104, a selection transistor 105, and a floating diffusion unit 106.
  • the photodiodes 101a and 101b share the reset transistor 103, the read transistor 104, the selection transistor 105, and the floating diffusion portion 106.
  • the charge when reading the charge from the photodiode 101a, the charge is transferred to the floating diffusion section 106 by turning on the transfer transistor 102a by setting the first transfer signal line ( ⁇ TXa) to the high level. Further, when reading charge from the photodiode 101b, the charge is transferred to the floating diffusion section 106 by turning on the transfer transistor 102b by setting the second transfer signal line ( ⁇ TXb) to a high level.
  • the unit cell 100 has a structure including a photodiode (pixel), a transfer transistor, a floating diffusion portion, a reset transistor, an amplification transistor (read transistor), and a selection transistor, so-called one pixel 1 A cell structure may be used.
  • a multi-pixel 1-cell structure may be used.
  • the reset transistor, the readout transistor, and the selection transistor are shared by a plurality of adjacent light receiving elements, so that the number of transistors per unit cell can be substantially reduced.
  • each of the plurality of unit cells included in the solid-state imaging device according to the present disclosure may not include a selection transistor as illustrated in FIG. 10, for example.
  • FIG. 10 is a diagram illustrating another example (unit cell 100b) of the circuit configuration of the unit cell 100 according to a modification of the embodiment.
  • the unit cell 100b shown in FIG. 10 is different from the unit cell 100 shown in FIG. In other words, among the transfer transistor 102, the reset transistor 103, the read transistor 104, and the selection transistor 105 included in the unit cell 100 as a control transistor, the unit cell 100b includes the transfer transistor 102, the reset transistor 103, and the read transistor. Only the transistor 104 is included.
  • the photodiode region and the aperture ratio can be enlarged. Therefore, the unit cell 100b can receive more light, and can increase sensitivity, for example.
  • the solid-state imaging device includes the unit cell 100 and the column AD conversion circuit 130.
  • An amplifier circuit may be provided between the two.
  • the transistors 201 and 202 constituting the differential pair are NMOS transistors.
  • the transistors 201 and 202 may be PMOS transistors. In this case, for example, the same effect can be obtained by replacing the PMOS transistor and the NMOS transistor for other transistors.
  • the solid-state imaging device may have a structure in which the pixels are formed on the surface of the semiconductor substrate, that is, on the same surface side as the surface on which the gate terminal and the wiring of the transistor are formed.
  • a so-called back-illuminated image sensor back surface in which pixels are formed on the back surface side of the semiconductor substrate, that is, on the back surface side with respect to the surface on which the gate terminal and wiring of the transistor are formed
  • back surface back-illuminated image sensor
  • the structure of an irradiation type solid-state imaging device may be used.
  • the solid-state imaging device is used as an imaging device (image input device) in an imaging device such as a video camera, a digital still camera, and a camera module for mobile devices such as a mobile phone. Is preferred.
  • FIG. 11 is a block diagram illustrating an example of a configuration of an imaging apparatus (camera system) including the solid-state imaging apparatus according to the embodiment.
  • the imaging apparatus 400 includes a lens 401, a solid-state imaging apparatus 402, a camera signal processing circuit 403, and a system controller 404.
  • the lens 401 is an optical element for guiding incident light to the imaging region of the solid-state imaging device 402.
  • the solid-state imaging device 402 is a solid-state imaging device according to the embodiment.
  • the solid-state imaging device 402 outputs an image signal obtained by converting image light imaged on the imaging surface by the lens 401 into an electrical signal in units of pixels.
  • the camera signal processing circuit 403 is a circuit that performs various processes on the output signal of the solid-state imaging device 402.
  • the system controller 404 is a control unit that drives the solid-state imaging device 402 and the camera signal processing circuit 403.
  • the image signal processed by the camera signal processing circuit 403 is recorded as a still image or a moving image on a recording medium such as a memory. Alternatively, it is projected as a moving image on a monitor including a liquid crystal display.
  • the image pickup apparatus has a built-in solid-state image pickup apparatus that can suppress deterioration in image quality such as shading, and therefore can provide a high-quality image as a camera system.
  • the solid-state imaging device can be used in various camera systems such as a CMOS solid-state imaging device, a digital still camera, a movie camera, a camera-equipped mobile phone, a surveillance camera, an in-vehicle camera, and a medical camera.
  • Solid-state imaging device 100,100a, 100b Unit cell 101,101a, 101b Photodiode 102,102a, 102b Transfer transistor 103 Reset transistor 104 Read transistor 105 Selection transistor 106 Floating diffusion part 110 Vertical signal line 120 Reference signal generation circuit 121 Reference signal Line 130 Column AD conversion circuits 131, 131a, 331, 331a Comparison circuit 132 Counter circuit 133 Memory circuit 140 Output circuit 150 Vertical selection circuit 160 Horizontal selection circuit 170 Timing control circuit 200 Differential amplification circuits 201, 202, 203, 204, 205 Transistors 210, 210 a, 310 Offset removal circuits 211, 212 Switching transistors 213, 214 Capacitor element 215 315 inverter circuit 315n NMOS transistor 315p PMOS transistor 400 imaging device 401 lens 402 solid-state imaging device 403 camera signal processing circuit 404 system controller

Landscapes

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Abstract

　高画質の画像を撮像することができる固体撮像装置を提供する。　固体撮像装置は、二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セルと、複数の単位セルの列毎に設けられ、画素信号を転送する複数の垂直信号線と、複数の垂直信号線のそれぞれに対応して設けられた複数の比較回路と、複数の比較回路に共通の参照信号を供給する参照信号生成回路とを備える。複数の比較回路のそれぞれは、参照信号と画素信号との差分量に応じた信号を出力する差動増幅回路（２００）と、差動増幅回路（２００）のオフセットを除去するためのスイッチングトランジスタ（２１１）及び（２１２）と、スイッチングトランジスタ（２１１）及び（２１２）の制御端子に接続されるインバータ回路（２１５）とを備える。

Description

固体撮像装置及び撮像装置
　本開示は、固体撮像装置及び撮像装置に関する。
　近年、列毎にＡＤ（Ａｎａｌｏｇ－Ｄｉｇｉｔａｌ）変換回路を備えるＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサが非常に注目されている。これは、ＭＯＳ型イメージセンサには、汎用のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）プロセスで製造が可能であり、周辺回路を同一チップ内に混在させることができるというメリットがあるためである。さらには、ＭＯＳ型イメージセンサには、列毎の画素信号を同時にＡＤ変換することで、高速なＡＤ変換を実現することができ、かつ、アナログ処理ブロックを減らすことで、ノイズの少ない出力を得ることができるというメリットもあるためである。
　特許文献１は、従来のＡＤ変換回路を備えるＭＯＳ型イメージセンサを開示している。特許文献１に開示されたＡＤ変換回路は、シングルスロープＡＤ変換回路である。シングルスロープＡＤ変換回路は、時間とともに電圧値が上がる又は下がる参照信号と、アナログ信号とを比較し、その大小関係が反転するまでの時間をデジタルカウンタでカウントすることにより、アナログ信号をデジタル信号に変換する構成のＡＤ変換回路である。
特開２００９－０３８８３４号公報
　本開示の一態様に係る固体撮像装置は、二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セルと、前記複数の単位セルの列毎に設けられ、前記画素信号を転送する複数の垂直信号線と、前記複数の垂直信号線のそれぞれに対応して設けられた複数の比較回路と、前記複数の比較回路に共通の参照信号を供給する参照信号供給回路とを備え、前記複数の比較回路のそれぞれは、前記参照信号と前記画素信号との差分量に応じた信号を出力する差動増幅回路と、前記差動増幅回路のオフセットを除去するためのスイッチと、前記スイッチの制御端子に接続されるバッファ回路とを含む。
　これにより、バッファ回路がスイッチの制御端子に入力される制御信号をバッファリングすることができるので、列毎の特性差を低減することができる。したがって、シェーディングなどの画質の劣化を抑制することができる。
　また、例えば、本開示の一態様に係る固体撮像装置は、前記バッファ回路は、インバータ回路であってもよい。
　これにより、インバータ回路がスイッチの制御端子に入力される制御信号を増幅することで、制御信号の波形のなまりを抑制することができる。したがって、制御信号の波形の差が列毎で生じにくくすることができ、シェーディングなどの画質の劣化を抑制することができる。
　また、例えば、本開示の一態様に係る固体撮像装置は、前記インバータ回路は、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを含み、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとは、互いに異なる制御信号によって制御されてもよい。
　これにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのオン及びオフを独立して制御することができるので、スイッチングによる貫通電流を抑制することができる。
　また、例えば、本開示の一態様に係る固体撮像装置は、前記バッファ回路の電源線及び接地線は、前記差動増幅回路の電源線及び接地線と分離されていてもよい。
　これにより、バッファ回路と差動増幅回路とで電源線及び接地線が分離されているので、バッファ回路における電流変動の影響が差動増幅回路に伝播しない。このため、ノイズを低減することができる。
　また、例えば、本開示の一態様に係る固体撮像装置は、前記バッファ回路の電源線と接地線との電位差は、前記差動増幅回路の電源線と接地線との電位差より小さくてもよい。
　これにより、スイッチをオンする電圧を接地電位よりも高いレベルに設定することができる。
　また、例えば、本開示の一態様に係る固体撮像装置は、前記差動増幅回路は、差動対を構成し、一方のゲートに前記参照信号が入力され、他方のゲートに前記画素信号が入力される２つのトランジスタを有し、前記スイッチは、前記参照信号及び前記画素信号が入力される前に、前記２つのトランジスタのそれぞれのゲートとドレイン又はソースとを導通させることで、前記オフセットを除去してもよい。
　これにより、比較動作の開始前に比較回路の動作点を設定することができるので、リセット成分のばらつきの影響を受けにくくすることができる。
　また、例えば、本開示の一態様に係る固体撮像装置は、前記複数の単位セルのそれぞれは、リセットトランジスタ、転送トランジスタ、読み出しトランジスタ及び選択トランジスタを有してもよい。
　これにより、単位セルからの画素信号の読み出しを適切に制御することができる。
　また、例えば、本開示の一態様に係る固体撮像装置は、前記複数の単位セルのそれぞれは、前記選択トランジスタを有さなくてもよい。
　これにより、フォトダイオード領域及び開口率を拡大することができ、感度を高めることができる。
　また、例えば、本開示の一態様に係る固体撮像装置は、前記複数の単位セルのそれぞれは、複数の受光素子と、当該複数の受光素子で共有される、リセットトランジスタ、読み出しトランジスタ及び選択トランジスタの少なくとも１つとを有してもよい。
　これにより、実質的に単位セルが備えるトランジスタの数を減らすことができる。
　本開示に係る固体撮像装置及び撮像装置によれば、高画質の画像を撮像することができる。
図１は、実施の形態に係る固体撮像装置の構成の一例を示す図である。 図２は、実施の形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。 図３は、実施の形態に係る比較回路の回路構成を示す図である。 図４は、一般的な固体撮像装置が有する比較回路の回路構成を示す図である。 図５は、実施の形態に係るリセット制御信号の波形を示す図である。 図６は、実施の形態の変形例に係る比較回路の回路構成を示す図である。 図７は、実施の形態の変形例に係る比較回路の動作の一例を示すタイミングチャートである。 図８は、実施の形態の別の変形例に係る比較回路の構成を示す図である。 図９は、実施の形態の変形例に係る単位セルの回路構成の一例を示す図である。 図１０は、実施の形態の変形例に係る単位セルの回路構成の一例を示す図である。 図１１は、実施の形態に係る固体撮像装置を備えた撮像装置（カメラシステム）の構成の一例を示すブロック図である。
　まず、従来技術における課題について述べる。
　背景で述べたように、従来の固体撮像装置では、シングルスロープＡＤ変換回路を用いて高速なＡＤ変換を行う場合、比較回路及びカウンタを列毎に備える必要がある。これに対して、比較回路を駆動するための回路は、各列共通に設けられていればよい。比較回路及びカウンタは、小規模に設計することに適している。
　しかしながら、各列の比較回路に共通の制御信号を供給する場合、制御信号の配線抵抗などの影響により、制御信号の供給元に近い列と遠い列とで制御信号の特性が異なってしまう。この影響により、出力信号が水平方向に依存を持ち（以降、シェーディングと記載）、画質が劣化するという問題がある。
　そこで、本開示は、上記課題に鑑みてなされたものであり、高画質の画像を撮像することができる固体撮像装置及び撮像装置を提供する。
　（実施の形態）
　以下では、本開示の実施の形態に係る固体撮像装置について、図面を参照して詳細に説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であって、本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　まず、本実施の形態に係る固体撮像装置の構成について、図面を参照しながら説明する。
　図１は、本実施の形態の形態に係る固体撮像装置１０の構成を示す図である。
　図１に示すように、固体撮像装置１０は、複数の単位セル１００と、複数の垂直信号線１１０と、参照信号生成回路１２０と、参照信号線１２１と、複数のカラムＡＤ変換回路１３０と、出力回路１４０と、垂直選択回路１５０と、水平選択回路１６０と、タイミング制御回路１７０とを備える。
　複数の単位セル１００は、二次元状に配列されている。例えば、複数の単位セル１００は、所定の撮像領域に、垂直方向にｎ個、かつ、水平方向にｍ個のアレイ状、すなわち、ｎ行×ｍ列の行列状に配列されている。例えば、ｎ及びｍの値は、数十～数千の値である。
　複数の単位セル１００のそれぞれは、少なくとも１つの受光素子（画素）を含み、受光量に応じた画素信号を生成する。単位セル１００は、複数の垂直信号線１１０のいずれかに接続されている。単位セル１００が生成した画素信号は、接続された垂直信号線１１０を介して転送される。
　具体的には、図１に示すように、単位セル１００は、フォトダイオード１０１と、転送トランジスタ１０２と、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５と、フローティングディフュージョン部１０６とを有する。なお、転送トランジスタ１０２、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５は、単位セル１００の制御用トランジスタである。
　フォトダイオード１０１は、被写体からの光を電荷量に変換する受光素子（光電変換素子）であり、画素（受光部）の基本構成要素である。フォトダイオード１０１のアノードは、接地電位に設定され、カソードは、転送トランジスタ１０２のソースに接続される。
　転送トランジスタ１０２は、フォトダイオード１０１とフローティングディフュージョン部１０６との間に設けられ、フォトダイオード１０１が生成した電荷をフローティングディフュージョン部１０６に転送するためのトランジスタである。転送トランジスタ１０２のドレインは、フローティングディフュージョン部１０６に接続され、ゲートは、転送信号線（φＴＸ）に接続される。
　リセットトランジスタ１０３は、フローティングディフュージョン部１０６の電位をリセット（初期化）するためのトランジスタである。リセットトランジスタ１０３のソースは、フローティングディフュージョン部１０６に接続され、ドレインは、電源線に接続され、ゲートは、リセット信号線（φＲＳ）に接続される。
　読み出しトランジスタ１０４（増幅トランジスタ）は、フローティングディフュージョン部１０６の電位に応じた電圧信号（画素信号）を読み出すためのトランジスタである。具体的には、読み出しトランジスタ１０４は、フローティングディフュージョン部１０６の電位に応じた画素信号を、選択トランジスタ１０５を介して垂直信号線１１０に出力する。読み出しトランジスタ１０４のソースは、選択トランジスタ１０５のドレインに接続され、ドレインは、電源線に接続され、ゲートは、フローティングディフュージョン部１０６に接続されている。
　選択トランジスタ１０５は、読み出しトランジスタ１０４と垂直信号線１１０との間に設けられ、垂直信号線１１０に画素信号を出力するためのトランジスタである。選択トランジスタ１０５のソースは、垂直信号線１１０に接続され、ゲートは、選択信号線（φＳＥＬ）に接続される。
　フローティングディフュージョン部１０６は、フォトダイオード１０１が生成した信号電荷（電子）が転送され、転送された信号電荷を一時的に保持する。すなわち、フローティングディフュージョン部１０６は、フォトダイオード１０１が生成した電荷に応じた信号電位を生成する。
　ここで、単位セル１００の動作について簡単に説明する。
　まず、リセットトランジスタ１０３をオンすることで、フローティングディフュージョン部１０６の電位をリセットする。次に、転送トランジスタ１０２をオンすることで、フォトダイオード１０１が生成した電荷をフローティングディフュージョン部１０６に転送する。さらに、選択トランジスタ１０５をオンすることで、フローティングディフュージョン部１０６の信号電位に応じた画素信号が、読み出しトランジスタ１０４及び選択トランジスタ１０５を介して垂直信号線１１０に出力される。なお、各トランジスタのオン及びオフは、垂直選択回路１５０が、転送信号線（φＴＸ）、リセット信号線（φＲＳ）及び選択信号線（φＳＥＬ）に所定の信号を印加することで行われる。
　なお、図示しないが、固体撮像装置１０は、撮像領域の単位セル１００に画素信号読出用の動作電流（読出電流）を供給する読出電流源部を備えている。
　複数の垂直信号線１１０は、複数の単位セル１００の列毎に設けられている。具体的には、複数の垂直信号線１１０は、垂直方向に一列に並んだ複数の単位セル１００に共通に接続される。垂直信号線１１０は、接続された単位セル１００が生成した画素信号を比較回路１３１に転送する。
　参照信号生成回路１２０は、複数のカラムＡＤ変換回路１３０が備える複数の比較回路１３１に共通の参照信号を供給する参照信号供給回路の一例である。例えば、参照信号生成回路１２０は、ＤＡ変換回路を有する。
　具体的には、参照信号生成回路１２０は、タイミング制御回路１７０から供給されるクロック信号に同期して階段状にレベルが変化する参照信号（ＲＡＭＰ波形信号）を生成し、生成した参照信号を複数の比較回路１３１に共通に供給する。具体的には、参照信号は、参照信号生成回路１２０と複数の比較回路１３１とを接続する共通の参照信号線１２１を介して、複数の比較回路１３１のそれぞれに供給される。
　複数のカラムＡＤ変換回路１３０は、垂直信号線１１０を介して転送される画素信号（アナログ信号）をデジタル信号に変換する。カラムＡＤ変換回路１３０は、画素信号（アナログ信号）を受けて、例えば、１０ビットのデジタル信号に変換する。
　本実施の形態におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列毎に設けられたカラムＡＤ変換回路１３０を使用して、行毎に並列にＡＤ変換する方法をとる。この際には、シングルスロープ積分器（又は、ランプ信号比較型）のＡＤ変換の手法を使用する。シングルスロープ積分型のＡＤ変換処理では、変換開始から参照信号の電位と処理対象の画素信号の電位とが一致するまでの時間に基づいて、アナログの画素信号をデジタル信号に変換する。
　図１に示すように、複数のカラムＡＤ変換回路１３０は、列毎に、比較回路１３１と、カウンタ回路１３２と、メモリ回路１３３とを備える。つまり、複数の比較回路１３１、カウンタ回路１３２及びメモリ回路１３３は、複数の垂直信号線１１０のそれぞれに対応して設けられる。
　比較回路１３１は、画素信号と参照信号との差分量に応じた出力信号を出力する。具体的には、比較回路１３１は、参照信号生成回路１２０が生成した参照信号と、単位セル１００から垂直信号線１１０を経由して入力されるアナログの画素信号とを比較する。例えば、比較回路１３１は、画素信号と参照信号とを比較し、その大小関係が入れ替わる時に出力が反転する。
　比較回路１３１は、図１に示すように、２つの入力端子ＩＮ１及びＩＮ２と、出力端子ＯＵＴと、リセット制御端子ＲＳＴとを有する。具体的には、入力端子ＩＮ１には、参照信号線１２１が接続され、参照信号が入力される。入力端子ＩＮ２には、対応する列の垂直信号線１１０が接続されて、画素信号が入力される。出力端子ＯＵＴには、カウンタ回路１３２が接続され、出力信号（比較結果）がカウンタ回路１３２に出力される。リセット制御端子ＲＳＴには、タイミング制御回路１７０が接続され、リセット制御信号φＣＲＳＴが入力される。
　なお、比較回路１３１の詳細な構成については、図３及び図４を用いて後で説明する。また、リセット制御信号φＣＲＳＴについては、図５を用いて後で説明する。
　カウンタ回路１３２は、対応する比較回路１３１から出力される出力信号に応じたカウント値を生成する。例えば、カウンタ回路１３２は、比較回路１３１が比較処理を完了するまでの時間をカウントし、その結果（カウント値）を保持する。
　具体的には、カウンタ回路１３２のクロック端子には、他のカウンタ回路１３２のクロック端子と共通に、タイミング制御回路１７０からのクロック信号φＣＫが入力される。カウンタ回路１３２は、タイミング制御回路１７０から、参照信号生成回路１２０を制御するクロック信号に同期したクロック信号φＣＫが入力され、比較開始から比較回路１３１の出力が反転するまでの時間をカウントすることで、カウント値を生成する。カウント値が、アナログの画素信号がデジタル変換されたデータである。
　また、カウンタ回路１３２には、タイミング制御回路１７０から制御線を介して制御パルスφＦＥＥＤが入力される。カウンタ回路１３２は、カウント値を保持するラッチ機能を有しており、制御線を介しての制御パルスφＦＥＥＤによる指示があるまでは、カウンタ値を保持する。
　具体的には、カウンタ回路１３２は、カウント値の転送を制御するデータ転送スイッチを有する。タイミング制御回路１７０によって決定されたタイミングで、制御パルスφＦＥＥＤによりデータ転送スイッチがオンされて、カウンタ回路１３２からカウント値が転送されて、メモリ回路１３３に記憶される。
　メモリ回路１３３は、対応するカウンタ回路１３２が生成したカウント値、すなわち、デジタル変換されたデータ（デジタル信号）を保持する。メモリ回路１３３には、水平選択回路１６０から制御線を介して制御パルスが入力される。メモリ回路１３３は、制御線を介して水平選択回路１６０から制御パルスによる指示があるまでは、カウンタ回路１３２から取り込んだカウンタ値を保持する。
　メモリ回路１３３の出力は、水平信号線に接続されている。水平信号線は、カラムＡＤ変換回路１３０のビット幅であるｎビット幅分の信号線を有し、それぞれの出力線に対応したｎ個のセンス回路（図示せず）を経由して出力回路１４０に接続されている。
　出力回路１４０は、例えば、アンプ回路及び信号処理回路などを含み、デジタル変換されたデータに増幅処理などの所定の処理を行って出力する。
　垂直選択回路（行選択回路）１５０は、複数の単位セル１００からの画素信号の読み出し（転送）のタイミングを制御する。例えば、垂直選択回路１５０は、行アドレス及び行走査を制御する。垂直選択回路１５０は、例えば、タイミング制御回路１７０によって指定された行の画素を駆動するように、単位セル１００のトランジスタを制御する。
　水平選択回路（水平走査回路）１６０は、複数のメモリ回路１３３の制御を行う。例えば、水平選択回路１６０は、列アドレス及び列走査を制御する。具体的には、水平選択回路１６０は、タイミング制御回路１７０によって指定された列のメモリ回路１３３に記憶されたデータを、出力回路１４０へ出力させる。
　水平選択回路１６０は、比較回路１３１とカウンタ回路１３２とが、それぞれが担当する処理を行うのと並行して、メモリ回路１３３が保持していたカウント値を読み出す読出走査部の機能を持つ。
　タイミング制御回路１７０は、内部クロックを生成するなどの機能を有する。参照信号生成回路１２０、カラムＡＤ変換回路１３０、垂直選択回路１５０及び水平選択回路１６０の動作タイミングを制御する。
　なお、タイミング制御回路１７０、垂直選択回路１５０及び水平選択回路１６０などは、撮像領域の外側に設けられた駆動制御部の一例である。なお、駆動制御部は、撮像領域の信号を順次読み出すための制御回路機能を備えている。
　以上のような構成において、カラムＡＤ変換回路１３０は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行い、所定のタイミングでカウント値を出力する。すなわち、まず、比較回路１３１では、参照信号生成回路１２０からの参照信号の電位と、垂直信号線１１０を介して入力される画素信号の電位とを比較し、双方の電位が同じになった時、比較回路１３１の出力が反転する。
　カウンタ回路１３２は、参照信号生成回路１２０から出力される参照信号に同期して、カウント動作を開始しており、比較回路１３１の出力が反転した情報がカウンタ回路１３２に通知された時に、カウント動作を停止し、その時点のカウント値を画素データとしてラッチすることでＡＤ変換を完了する。
　この後、メモリ回路１３３は、所定のタイミングで水平選択回路１６０から制御線を介して入力される水平選択信号によるシフト動作に基づいて、ラッチした画素データを、順次出力する。
　以下では、本実施の形態に係る固体撮像装置１０の動作について、図２を用いて説明する。図２は、本実施の形態に係る固体撮像装置１０の動作を示すタイミングチャートである。
　図２において、横軸は時間、縦軸は各信号の電位を表す。リセットパルスφＲＳは、リセット信号線に印加される信号であって、所定の行のリセットトランジスタ１０３を共通に制御するパルス信号を表している。転送パルスφＴＸは、転送信号線に印加される信号であって、所定の行の転送トランジスタ１０２を共通に制御するパルス信号を表している。選択パルスφＳＥＬは、選択信号線に印加される信号であって、所定の行の選択トランジスタ１０５を共通に制御するパルス信号を表している。
　電位Ｖｉｎは、所定の単位セル１００に接続された垂直信号線１１０の電位を表している。電位Ｖｒｓｔ及びＶｓｉｇはそれぞれ、画素の電源電位がリセットされた時、及び、フォトダイオード１０１で発生した電荷が転送された時の垂直信号線の電位である。すなわち、Ｖｓｉｇは、画素信号の電位に相当する。
　リセット制御信号φＣＲＳＴは、比較回路１３１のリセット動作部（オフセット除去回路）を制御するための信号である。具体的には、リセット制御信号φＣＲＳＴは、オフセットを除去するためのスイッチを制御する信号である。
　クロック信号φＣＫは、参照信号生成回路１２０及びカウンタ回路１３２に入力されるクロック信号を表している。カウント値ＣＴは、カウンタ回路１３２のカウント値を表している。制御パルスφＦＥＥＤは、カウンタ回路１３２からメモリ回路１３３へカウント値を転送するタイミングを制御するためのパルス信号を表している。なお、制御パルスφＦＥＥＤが“Ｈ”レベル（ハイレベル）の時にカウント値はメモリ回路１３３へ転送される。
　電位Ｖｒｅｆは、参照信号生成回路１２０の出力電位、すなわち、参照信号線１２１の電位を表している。電位Ｖｃｏは、比較回路１３１の出力電位を表している。
　まず、時刻ｔ１に、選択パルスφＳＥＬ、リセットパルスφＲＳ及び比較回路１３１のリセット制御信号φＣＲＳＴを“Ｈ”レベルにする。選択パルスφＳＥＬが“Ｈ”レベルになったとき、選択信号線に接続された選択トランジスタ１０５が全てオンになる。
　次に、リセットパルスφＲＳが“Ｈ”レベルになることで、リセット信号線に接続されたリセットトランジスタ１０３が全てオンになる。そして、該当する行のフローティングディフュージョン部１０６の電位は、電源線の電位Ｖｄｄにリセットされ、垂直信号線１１０の電位Ｖｉｎは、電位Ｖｄｄに対応する電位Ｖｒｓｔを出力する。
　次に、時刻ｔ２にリセットパルスφＲＳを“Ｌ”レベル（ローレベル）にした後に、時刻ｔ５で転送パルスφＴＸが“Ｈ”レベルにする。これにより、転送パルスφＴＸに接続された転送トランジスタ１０２が全てオンし、該当する行のフォトダイオード１０１で発生した電荷がフローティングディフュージョン部１０６に転送される。
　このとき、転送された電荷の数をＮ、電荷１つあたりの電荷量をｑ、フローティングディフュージョン部１０６の容量をＣとすると、フローティングディフュージョン部１０６の電位は、（Ｖｄｄ－ｑＮ）／Ｃとなる。したがって、垂直信号線１１０の電位Ｖｉｎは、フローティングディフュージョン部１０６の電位に対応する電位Ｖｓｉｇを出力する。
　一方、カラムＡＤ変換回路１３０では、時刻ｔ１で、比較回路１３１のリセット動作部を制御するリセット制御信号φＣＲＳＴが“Ｈ”レベルになり、比較回路１３１はリセットされる。
　垂直信号線１１０からの出力電位Ｖｉｎが電位Ｖｒｓｔに安定した後、時刻ｔ２で、リセットパルスφＲＳをローレベルにする。さらに、例えば、時刻ｔ２以降に、リセット制御信号φＣＲＳＴを“Ｌ”レベルにした後、時刻ｔ３で、参照信号生成回路１２０及びカウンタ回路１３２に所定の周期のクロック信号φＣＫを入力する。クロック信号φＣＫに同期して参照信号の電位Ｖｒｅｆの電位は、初期電位Ｖｓｔａｒｔから低電位へ遷移する。同様に、クロック信号φＣＫに同期して、カウント値ＣＴは、初期値ＣＴｉｎｉから下がる。
　電位Ｖｒｅｆが低電位へと遷移する途中の時刻ｔ３以降の所定のタイミングで、画素信号の電位Ｖｉｎと参照信号の電位Ｖｒｅｆとの大小関係が反転する。反転する時、比較回路１３１の出力電位Ｖｃｏは、“Ｈ”レベルから“Ｌ”レベルに変化し、カウンタ回路１３２のカウント動作が停止する。
　その後、時刻ｔ４で、クロック信号φＣＫが停止し、比較動作も停止する。このとき、カウント値ＣＴは、ＶｉｎとＶｒｅｆとの大小関係が反転した時点での値であるＣＴｄｏｗｎに保持されている。
　次に、垂直信号線１１０の電位Ｖｉｎが電位Ｖｓｉｇに安定した後の時刻ｔ６に、参照信号生成回路１２０及びカウンタ回路１３２には、再び所定の周期のクロック信号φＣＫが入力される。クロック信号φＣＫに同期して、ＶｒｅｆはＶｓｔａｒｔから低電位へ遷移する。同様に、クロック信号φＣＫに同期して、カウント値ＣＴは、ダウンカウント期間に保持された値ＣＴｄｏｗｎから上がっていく。
　電位Ｖｒｅｆが低電位へと遷移する途中の時刻ｔ６以降の所定のタイミングで、画素信号の電位Ｖｉｎと参照信号の電位Ｖｒｅｆとの大小関係が反転する。反転する時、比較回路１３１の出力電位Ｖｃｏは、“Ｈ”レベルから“Ｌ”レベルに変化し、カウンタ回路１３２のカウント動作が停止する。
　その後、時刻ｔ７で、クロック信号φＣＫが停止し、比較動作も停止する。このとき、カウント値ＣＴは、ＶｉｎとＶｒｅｆとの大小関係が反転した時点での値であるＣＴｕｐに保持されている。ＣＴｕｐは、Ｖｒｓｔのデジタル変換値とＶｓｉｇのデジタル変換値との差分に相当するので、ＶｒｓｔとＶｓｉｇの差分＝ｑＮ／Ｃのデジタル変換値であると言える。すなわち、フォトダイオード１０１に蓄積された電荷量がデジタル変換されて出力される。
　アップカウントが完了した後の時刻ｔ７より後の所定のタイミングで、カウンタ回路１３２が備えるデータ転送スイッチをオン状態にするように、制御パルスφＦＥＥＤを制御線に与える。これにより、カウンタ回路１３２に保持されているカウント値ＣＴｕｐは、メモリ回路１３３へと転送され、メモリ回路１３３にＣＴｕｐが保持される。さらに、メモリ回路１３３に保持されているデータを、順次読み出すように、水平選択回路１６０は、複数のメモリ回路１３３を制御する。
　以上のようにして、単位セル１００のフォトダイオード１０１（画素）で光電変換されて生成された画素信号がデジタルデータとして読み出される。
　なお、図２に示す例では、時刻ｔ１で、φＲＳ、φＳＥＬ及びφＣＲＳＴを同時に立ち上げる（“Ｈ”レベルにする）がこれに限らない。φＲＳ、φＳＥＬ及びφＣＲＳＴのいずれかの立ち上がりが先にでもよい。
　また、時刻ｔ２で、リセットパルスφＲＳを立ち下げた（“Ｌ”レベルにした）後、リセット制御信号φＣＲＳＴを“Ｌ”レベルにする例について示しているが、時刻ｔ２で同時に、リセットパルスφＲＳとリセット制御信号φＣＲＳＴとを“Ｌ”レベルにしてもよい。なお、実際には、リセットパルスφＲＳを立ち下げた時のＶｉｎの変動を吸収するため、リセット制御信号φＣＲＳＴの立ち下げが後になる。
　また、時刻ｔ３で、クロック信号φＣＫの開始と参照信号の電位Ｖｒｅｆの遷移の開始とが同時に行われる例について示しているが、いずれかが先に行われてもよい。同様に、時刻ｔ４で、クロック信号φＣＫの終了と参照信号の電位Ｖｒｅｆの遷移の終了とも、同時に行われなくてもよい。
　また、時刻ｔ５で、クロック信号φＣＫの終了と同時に転送パルスφＴＸの立ち上げる例について示したが、これに限らない。転送パルスφＴＸの立ち上がり（“Ｈ”レベルにするタイミング）は、クロック信号φＣＫが終了するタイミングよりも後でもよい。なお、参照信号の電位Ｖｒｅｆを初期電位Ｖｓｔａｒｔに戻す時刻は、φＴＸの立ち上がりより前でも後でも同時でもよい。
　また、時刻ｔ６で、クロック信号φＣＫの開始と参照信号の電位Ｖｒｅｆの遷移の開始とが同時に行われる例について示しているが、いずれかが先に行われてもよい。
　また、時刻ｔ７で、クロック信号φＣＫの終了と同時に参照信号の電位Ｖｒｅｆの遷移を終了させる例について示しているが、同時でなくてもよい。
　続いて、本実施の形態に係る比較回路１３１の構成について、図３を用いて説明する。図３は、本実施の形態に係る比較回路１３１の回路構成を示す図である。
　図３に示すように、比較回路１３１は、差動増幅回路２００と、オフセット除去回路２１０とを含んでいる。
　差動増幅回路２００は、参照信号と画素信号との差分量に応じた信号を出力する。具体的には、差動増幅回路２００は、差動対を構成し、一方のゲートに参照信号が入力され、他方のゲートに画素信号が入力されるトランジスタ２０１及び２０２を含んでいる。さらに、差動増幅回路２００は、カレントミラー回路を構成するトランジスタ２０３及び２０４と、定電流源を構成するトランジスタ２０５とを含んでいる。
　トランジスタ２０１及び２０２は、ソース同士が接続されて、差動トランジスタ対を構成する。トランジスタ２０１及び２０２は、例えば、ＮＭＯＳトランジスタである。
　例えば、トランジスタ２０１のゲートには、容量素子２１３を介して参照信号が供給される。つまり、トランジスタ２０１のゲートは、比較回路１３１の入力端子ＩＮ１に相当する。
　また、トランジスタ２０２のゲートには、容量素子２１４を介して画素信号（アナログ信号）が供給される。つまり、トランジスタ２０２のゲートは、比較回路１３１の入力端子ＩＮ２に相当する。なお、トランジスタ２０２のドレインは、比較回路１３１の出力端子ＯＵＴに相当する。
　なお、差動トランジスタ対部の出力端子ＯＵＴは、図示しないアンプに接続されル。出力端子ＯＵＴからの出力信号は、さらに図示しないバッファを経て、充分な増幅がなされた後、カウンタ回路１３２に出力される。
　トランジスタ２０３及び２０４は、電源側に配されて、差動トランジスタ対部の出力負荷となる負荷トランジスタ対であり、カレントミラー回路を構成する。トランジスタ２０３及び２０４は、例えば、ＰＭＯＳトランジスタである。
　トランジスタ２０３のゲートとドレインとは、互いに接続され、さらに、トランジスタ２０４のゲートに接続される。また、トランジスタ２０３のドレインには、トランジスタ２０１のドレインが接続される。なお、トランジスタ２０３のソースは、電源線に接続される。
　トランジスタ２０４のドレインは、トランジスタ２０２のドレインに接続される。つまり、トランジスタ２０２のドレインとトランジスタ２０４のドレインとが接続されたノードが出力端子ＯＵＴに相当する。なお、トランジスタ２０４のソースは、電源線に接続される。
　トランジスタ２０５は、差動トランジスタ対部と負荷トランジスタ対部とに一定の動作電流を供給する、接地側に配されたトランジスタである。トランジスタ２０５は、例えば、ＮＭＯＳトランジスタである。
　トランジスタ２０５のドレインは、互いに接続されたトランジスタ２０１のソースとトランジスタ２０２のソースとに接続される。トランジスタ２０５のゲートには、所定のバイアス電圧が印加され、トランジスタ２０５のソースは、接地電位に設定される。なお、トランジスタ２０５は、例えば、カスコード構成など、定電流源として動作する構成であれば、本構成例に記載の形態を取らなくてもよい。
　オフセット除去回路２１０は、差動増幅回路２００のオフセットを除去する回路である。すなわち、オフセット除去回路２１０は、比較回路１３１の動作点をリセットする回路である。つまり、比較回路１３１は、オフセット除去機能付きの電圧コンパレータとして構成されている。
　図３に示すように、オフセット除去回路２１０は、スイッチングトランジスタ２１１及び２１２と、信号結合用の容量素子２１３及び２１４と、インバータ回路２１５とを含んでいる。
　スイッチングトランジスタ２１１及び２１２は、差動増幅回路２００のオフセットを除去するためのスイッチ素子である。スイッチングトランジスタ２１１及び２１２は、参照信号及び画素信号が入力される前に、トランジスタ２０１及び２０２のそれぞれのゲートとドレイン又はソースとを導通させることで、オフセットを除去する。
　スイッチングトランジスタ２１１及び２１２のゲートは、互いに接続され、インバータ回路２１５の出力端子に接続されている。なお、スイッチングトランジスタ２１１及び２１２のゲートは、スイッチングトランジスタ２１１及び２１２のオン及びオフを切り替えるための制御信号が入力される制御端子の一例である。
　スイッチングトランジスタ２１１は、トランジスタ２０１のオフセットを除去するため、すなわち、トランジスタ２０１をリセット（初期化）するためのトランジスタである。スイッチングトランジスタ２１１は、トランジスタ２０１のゲート－ドレイン間に挿入されている。つまり、スイッチングトランジスタ２１１のドレイン及びソースは、トランジスタ２０１のゲート及びドレインに接続されている。
　スイッチングトランジスタ２１２は、トランジスタ２０２のオフセットを除去するため、すなわち、トランジスタ２０２をリセット（初期化）するためのトランジスタである。スイッチングトランジスタ２１２は、トランジスタ２０２のゲート－ドレイン間に挿入されている。つまり、スイッチングトランジスタ２１２のドレイン及びソースは、トランジスタ２０２のゲート及びドレインに接続されている。
　スイッチングトランジスタ２１１及び２１２は、例えば、ＰＭＯＳトランジスタである。スイッチングトランジスタ２１１及び２１２は、容量素子２１３及び２１４とともに、比較回路１３１のばらつきを除去する役割を果たす。
　容量素子２１３は、比較回路１３１の入力端子ＩＮ１とトランジスタ２０１のゲートとの間に設けられる。具体的には、容量素子２１３の電極の一方は、入力端子ＩＮ１に接続され、参照信号が入力される。容量素子２１３の電極の他方は、トランジスタ２０１のゲートに接続される。
　容量素子２１４は、比較回路１３１の入力端子ＩＮ２とトランジスタ２０２のゲートとの間に設けられる。具体的には、容量素子２１４の電極の一方は、入力端子ＩＮ２に接続され、画素信号が入力される。容量素子２１４の電極の他方は、トランジスタ２０２のゲートに接続される。
　インバータ回路２１５は、スイッチングトランジスタ２１１及び２１２のゲートに接続されるバッファ回路の一例である。インバータ回路２１５は、スイッチングトランジスタ２１１及び２１２のオン及びオフを制御する制御信号をバッファリングする。
　このような構成において、図２に示すように、画素信号と参照信号との比較を開始する直前に、リセット制御信号φＣＲＳＴ（比較器リセットパルス）をアクティブにすることで、オフセット除去回路２１０は、差動トランジスタ対部の動作点をドレイン電圧にリセットする。その後、容量素子２１４を介して画素信号がトランジスタ２０２へ入力され、容量素子２１３を介して参照信号がトランジスタ２０１に入力されることで、比較回路１３１は、画素信号と参照信号とが同電位になるまで比較を行う。画素信号と参照信号とが同電位になったときに、比較回路１３１の出力が反転する。
　これにより、比較動作の開始前に比較回路１３１の動作点を設定することができるので、リセット成分ΔＶのばらつきの影響を受けにくくすることができる。
　ここで、本開示に係る固体撮像装置１０の格別な効果を説明するために、一般的な固体撮像装置が有する比較回路について、図４を用いて説明する。図４は、一般的な固体撮像装置が有する比較回路１３１ａの回路構成を示す図である。なお、図４において、図３に示す比較回路１３１と同じ素子については、同じ符号を付している。
　図４に示す一般的な比較回路１３１ａは、図３に示す比較回路１３１と比較して、オフセット除去回路２１０の代わりにオフセット除去回路２１０ａを備える点が異なっている。具体的には、オフセット除去回路２１０ａは、オフセット除去回路２１０と比較して、インバータ回路２１５を備えない点が異なっている。
　図４に示す一般的な構成においても、比較回路１３１ａの動作点を設定することができるので、リセット成分ΔＶのばらつきの影響を受けにくくすることができる。
　しかしながら、比較回路１３１ａがオフセット除去回路２１０ａ（動作リセット部）を有することにより、スイッチングトランジスタ２１１及び２１２をオフする時、トランジスタ２０３及び２０４のチャネルにある電荷の再分配（チャージインジェクション）、又は、クロックフィードスルーが生じる。チャージインジェクション又はクロックフィードスルーの影響は、スイッチングトランジスタ２１１及び２１２のゲートに入力される制御信号の傾きに依存する。
　ＭＯＳ型イメージセンサの構成においては、カラムＡＤ変換回路１３０の外側にあるバッファ回路でバッファリングされた制御信号を各カラムに入力する。
　外側のバッファ回路から近いカラムより、外側のバッファ回路から遠いカラムのスイッチングの時間は、配線抵抗の分だけ大きくなる。例えば、制御信号が実際の振幅の９５％程度になるまでの時間をスイッチング時間としたとき、制御信号の配線抵抗がＲ、制御信号に付く全容量負荷がＣである場合、スイッチング時間は、３ＲＣとなる。すなわち、制御信号の傾きが１／３ＲＣになる。
　これにより、一般的なＭＯＳ型イメージセンサにおいては、一様な光（遮光された状態を含む）の入力に対して、出力が水平方向に依存を持つことでシェーディングが発生し、画質が劣化するといった問題がある。
　この問題を解決するため、スイッチングトランジスタの半分程度のサイズのトランジスタを用意し、スイッチングトランジスタの制御信号と逆位相の制御信号を用意したトランジスタに入力する方法もある。しかしながら、この方法を用いた場合でも、完全にキャンセルできず、さらにはスイッチングトランジスタのサイズを最小サイズに設定できないため、結果的に抑制効果が小さくなってしまうという新たな問題が発生する。
　これに対して、本実施の形態に係る固体撮像装置１０では、列毎に設けられた比較回路１３１が、バッファ回路を有する。具体的には、複数の比較回路１３１のそれぞれが、バッファ回路の一例であるインバータ回路２１５を有する。
　インバータ回路２１５は、スイッチングトランジスタ２１１及び２１２のオン及びオフを制御するためのリセット制御信号をバッファリングしてスイッチングトランジスタ２１１及び２１２に入力する。これにより、シェーディングの発生を抑制し、画質の劣化を抑制することができる。
　以下では、図５を用いて本実施の形態に係るインバータ回路２１５の効果について説明する。なお、図５は、本実施の形態に係るリセット制御信号の波形を示す図である。
　図５において、φＣＲＳＴは、図２に示すφＣＲＳＴと同じであり、比較回路１３１のオフセット除去回路２１０を制御するためのリセット制御信号である。より具体的には、リセット制御信号φＣＲＳＴは、タイミング制御回路１７０から出力されたときの信号である。
　ＣＲＳＴ＿ｎは、タイミング制御回路１７０（外側のバッファ回路）から近いカラムに入力されるリセット制御信号を表している。具体的には、ＣＲＳＴ＿ｎは、タイミング制御回路１７０から近い列の比較回路１３１が有するインバータ回路２１５への入力信号である。
　ＣＲＳＴ＿ｆは、タイミング制御回路１７０から遠いカラムに入力されるリセット制御信号を表している。具体的には、ＣＲＳＴ＿ｆは、タイミング制御回路１７０から遠い列の比較回路１３１が有するインバータ回路２１５への入力信号である。
　ＣＲＳＴＩＮ＿ｎは、タイミング制御回路１７０から近い列の比較回路１３１が有するスイッチングトランジスタ２１１及び２１２に入力される信号である。言い換えると、ＣＲＳＴＩＮ＿ｎは、タイミング制御回路１７０から近い列の比較回路１３１が有するインバータ回路２１５からの出力信号である。
　ＣＲＳＴＩＮ＿ｆは、タイミング制御回路１７０から遠い列の比較回路１３１が有するスイッチングトランジスタ２１１及び２１２に入力される信号である。言い換えると、ＣＲＳＴＩＮ＿ｆは、タイミング制御回路１７０から遠い列の比較回路１３１が有するインバータ回路２１５からの出力信号である。
　本実施の形態に係る固体撮像装置１０では、図５に示すように、各カラムに入力されるリセット制御信号は、カラムの位置に依存して傾きが変動する。例えば、タイミング制御回路１７０から遠いカラムに入力されるリセット制御信号は、ＣＲＳＴ＿ｆに示すように、その傾きが小さくなる。つまり、タイミング制御回路１７０から遠いカラムに入力されるリセット制御信号の波形は、立ち上がり及び立ち下がりがなまった形状になる。
　これに対して、各カラムのスイッチングトランジスタ２１１及び２１２に入力される信号は、ＣＲＳＴＩＮ＿ｎ及びＣＲＳＴＩＮ＿ｆに示すように、インバータ回路２１５での増幅作用により、その傾きが大きくなる。すなわち、各カラムのスイッチングトランジスタ２１１及び２１２に入力される信号の波形は、タイミング制御回路１７０から出力されたときの信号φＣＲＳＴに近い波形になる。
　通常、信号の傾きが大きくなるとスイッチングの影響が大きくなる。しかしながら、固体撮像装置においては、各カラム間での特性差が固体パターンノイズなどの原因となることから、各カラム間の特性差を減らすことが重要となる。
　つまり、本実施の形態においては、インバータ回路２１５を介してリセット制御信号をスイッチングトランジスタ２１１及び２１２に入力することで、各カラムのスイッチングトランジスタ２１１及び２１２を制御する信号の傾きは大きくなるが、傾きの各カラム間差がほぼない状態にすることができる。これにより、チャージインジェクション又はクロックフィードスルーがタイミング制御回路１７０（外側のバッファ回路）からの距離に依存することを抑制する。したがって、出力特性の行方向依存性が改善され、シェーディングのない高画質な撮像が可能となる。
　以上のように、本実施の形態に係る固体撮像装置１０は、二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セル１００と、複数の単位セル１００の列毎に設けられ、画素信号を転送する複数の垂直信号線１１０と、複数の垂直信号線１１０のそれぞれに対応して設けられた複数の比較回路１３１と、複数の比較回路１３１に共通の参照信号を供給する参照信号生成回路１２０とを備え、複数の比較回路１３１のそれぞれは、参照信号と画素信号との差分量に応じた信号を出力する差動増幅回路２００と、差動増幅回路２００のオフセットを除去するためのスイッチングトランジスタ２１１及び２１２と、スイッチングトランジスタ２１１及び２１２の制御端子に接続されるバッファ回路とを含む。具体的には、バッファ回路は、インバータ回路２１５である。
　これにより、インバータ回路２１５がスイッチングトランジスタ２１１及び２１２の制御端子に入力されるリセット制御信号を増幅することで、リセット制御信号の波形のなまりを抑制することができる。したがって、制御信号の波形の差が列毎で生じにくくすることができ、シェーディングなどの画質の劣化を抑制することができる。
　また、インバータ回路２１５は、少ない素子でも各カラム間のばらつきを充分小さくすることができる利得を有しており、さらに定常的な消費電流もない。このため、固体撮像装置１０がインバータ回路２１５をバッファ回路として備えることは、コスト及び消費電力の面で有利である。
　また、本実施の形態に係る固体撮像装置１０では、差動増幅回路２００は、差動対を構成し、一方のゲートに参照信号が入力され、他方のゲートに画素信号が入力される２つのトランジスタ２０１及び２０２を有し、スイッチングトランジスタ２１１及び２１２は、参照信号及び画素信号が入力される前に、２つのトランジスタ２０１及び２０２のそれぞれのゲートとドレイン又はソースとを導通させることで、オフセットを除去する。
　これにより、比較動作の開始前に比較回路１３１の動作点を設定することができるので、リセット成分ΔＶのばらつきの影響を受けにくくすることができる。
　また、本実施の形態に係る固体撮像装置１０では、複数の単位セル１００のそれぞれは、リセットトランジスタ１０３、転送トランジスタ１０２、読み出しトランジスタ１０４及び選択トランジスタ１０５を有する。
　これにより、単位セル１００からの画素信号の読み出しを適切に制御することができる。
　（実施の形態の変形例）
　以下では、上記実施の形態に係る固体撮像装置の変形例について、図６及び図７を用いて説明する。図６は、本変形例に係る比較回路３３１の回路構成を示す図である。図７は、本変形例に係る比較回路３３１の動作の一例を示すタイミングチャートである。
　上記実施の形態においては、各カラムに入力されるリセット制御信号を、各カラム内にて増幅するバッファ回路の例としてインバータ回路を備える例について示しているが、これに限らない。例えば、バッファ回路は、例えば、ソース接地型増幅回路など、他の回路でもよく、上述した本開示の固体撮像装置１０による効果は同様に得られる。
　例えば、バッファ回路の他の構成として、図６に示すインバータ回路３１５が考えられる。図６において、図４と同じ構成要素については、同じ符号を付与している。
　図６に示す比較回路３３１は、図４に示す比較回路１３１と比較して、オフセット除去回路２１０の代わりに、オフセット除去回路３１０を含む点が異なっている。具体的には、オフセット除去回路３１０は、オフセット除去回路２１０と比較して、インバータ回路２１５の代わりに、ＰＭＯＳトランジスタ３１５ｐ及びＮＭＯＳトランジスタ３１５ｎを含むインバータ回路３１５を有する点が異なっている。
　ＰＭＯＳトランジスタ３１５ｐとＮＭＯＳトランジスタ３１５ｎとは、互いに異なる制御信号によって制御される。具体的には、ＰＭＯＳトランジスタ３１５ｐは、制御信号ＲＳＴ１によって制御され、ＮＭＯＳトランジスタ３１５ｎは、制御信号ＲＳＴ２によって制御される。以下では、図７を用いて、本変形例に係る比較回路３３１のリセット動作について説明する。
　初めに、時刻ｔ１１で、制御信号ＲＳＴ２を“Ｈ”レベルにすることで、ＮＭＯＳトランジスタ３１５ｎをオンする。なお、このとき、制御信号ＲＳＴ１は“Ｈ”レベルであり、ＰＭＯＳトランジスタ３１５ｐは、オフ状態である。
　これにより、スイッチングトランジスタ２１１及び２１２に入力する電位をＧＮＤレベルにすることができ、スイッチングトランジスタ２１１及び２１２をオンする。
　その後、時刻ｔ１２で、制御信号ＲＳＴ２を“Ｌ”レベルにすることで、ＮＭＯＳトランジスタ３１５ｎをオフする。そして、時刻ｔ１３で、制御信号ＲＳＴ１を“Ｌ”レベルにすることで、ＰＭＯＳトランジスタ３１５ｐをオンすることで、スイッチングトランジスタ２１１及び２１２に入力する電位をＶＤＤレベルにする。
　これにより、ＮＭＯＳトランジスタ３１５ｎ及びＰＭＯＳトランジスタ３１５ｐのスイッチングによる貫通電流を抑制することができる。
　なお、図７に示す例では、制御信号ＲＳＴ２の立ち上がり（“Ｈ”レベルにするタイミング）である時刻ｔ１１は、図２のタイミングチャートのφＣＲＳＴの開始、すなわち、時刻ｔ１と同じである。したがって、時刻ｔ１１は、φＳＥＬ又はφＲＳの立ち下がり（“Ｌ”レベルにするタイミング）と同時でもよく、あるいは、いずれかが先でもよい。
　また、制御信号ＲＳＴ２の立ち下がりである時刻ｔ１２は、制御信号ＲＳＴ１の立ち下がりである時刻ｔ１３よりも前であればよい。
　また、制御信号ＲＳＴ１の立ち下がりである時刻ｔ１３は、図２のタイミングチャートのφＣＲＳＴの立ち下がりと同じ時刻である。したがって、時刻ｔ１３は、φＲＳの立ち下がり（時刻ｔ２）と同時でもよく、あるいは、いずれかが先でもよい。
　また、制御信号ＲＳＴ１の立ち上がりである時刻ｔ１４は、図２のタイミングチャートのφＣＫ及びＶｒｅｆの終了（時刻ｔ７）より後であればよい。
　なお、本変形例に係る固体撮像装置では、バッファ回路の電源及びグランドを、比較回路の他の電源及びグランドと分離されてもよい。言い換えると、バッファ回路の電源線及び接地線は、差動増幅回路の電源線及び接地線と分離されていてもよい。
　図８は、別の変形例に係る比較回路３３１ａの回路構成を示す図である。
　図８に示す比較回路３３１ａは、図６に示す比較回路３３１と回路構成は同じである。差動増幅回路２００は、電源線ＶＤＤ１と接地線ＧＮＤ１とに接続されている。また、インバータ回路３１５は、電源線ＶＤＤ２と接地線ＧＮＤ２とに接続されている。電源線ＶＤＤ１と電源線ＶＤＤ２とは、互いに異なっており、接地線ＧＮＤ１と接地線ＧＮＤ２とは、互いに異なっている。
　これにより、差動増幅回路２００の電源線及び接地線とインバータ回路３１５の電源線及び接地線とが分離されているので、インバータ回路３１５における電流変動の影響が差動増幅回路２００に伝播しない。このため、本変形例に係る固体撮像装置の低ノイズ化が可能となる。
　また、本変形例に係る固体撮像装置では、バッファ回路の電源線ＶＤＤ２と接地線ＧＮＤ２との電位差は、差動増幅回路の電源線ＶＤＤ１と接地線ＧＮＤ１との電位差より小さくてもよい。
　例えば、図８に示すように、本変形例に係る比較回路３３１ａでは、リセット用のスイッチングトランジスタ２１１及び２１２の制御を、インバータ回路３１５の電源（電源線ＶＤＤ２）及びグランド（接地線ＧＮＤ２）で行っている。
　このとき、使用するトランジスタの閾値電圧に対して、電源及びグランドの電位差が充分大きい場合、インバータ回路３１５のグランド電位（ＧＮＤ２）を、他のグランド（例えば、差動増幅回路のグランド電位（ＧＮＤ１））よりも高いバイアス電位に設定してもよい。これにより、スイッチングトランジスタ２１１及び２１２をオンする電圧をグランドよりも高いレベルに設定することも可能である。
　なお、差動増幅回路２００のグランド電位とインバータ回路３１５のグランド電位とを異ならせることで、電位差を設けたが、差動増幅回路２００の電源電位とインバータ回路３１５の電源電位とを異ならせてもよい。
　（その他変形例）
　以上、本開示に係る固体撮像装置について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。本開示における技術は、各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して、本開示の趣旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示に係る固体撮像装置を内蔵した各種機器、各種システムとして適用することができる。
　例えば、本開示に係る固体撮像装置が備える複数の単位セルのそれぞれは、隣接する複数の受光部（画素）で、単位セル制御用のトランジスタを共有してもよい。すなわち、複数の単位セルのそれぞれは、複数の受光素子（フォトダイオード）と、複数の受光素子で共有される、リセットトランジスタ、読み出しトランジスタ及び選択トランジスタの少なくとも１つとを有してもよい。
　図９は、実施の形態の変形例に係る単位セル１００の回路構成の一例（単位セル１００ａ）を示す図である。
　図９に示すように、単位セル１００ａは、フォトダイオード１０１ａ及び１０１ｂと、転送トランジスタ１０２ａ及び１０２ｂと、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５と、フローティングディフュージョン部１０６とを有する。
　このように、単位セル１００ａでは、フォトダイオード１０１ａ及び１０１ｂが、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５と、フローティングディフュージョン部１０６とを共有している。
　例えば、フォトダイオード１０１ａから電荷を読み出す場合は、第１転送信号線（φＴＸａ）をハイレベルにして転送トランジスタ１０２ａをオンすることで、フローティングディフュージョン部１０６に電荷を転送する。また、フォトダイオード１０１ｂから電荷を読み出す場合は、第２転送信号線（φＴＸｂ）をハイレベルにして転送トランジスタ１０２ｂをオンすることで、フローティングディフュージョン部１０６に電荷を転送する。
　このように、単位セル１００は、実施の形態で示すように、フォトダイオード（画素）、転送トランジスタ、フローティングディフュージョン部、リセットトランジスタ、増幅トランジスタ（読み出しトランジスタ）及び選択トランジスタを有する構造、いわゆる１画素１セル構造でもよい。あるいは、本変形例で示すように、多画素１セル構造でもよい。
　これにより、多画素１セル構造は、隣接する複数の受光素子でリセットトランジスタ、読み出しトランジスタ及び選択トランジスタが共有化するので、実質的に単位セル１つあたりのトランジスタ数を少なくすることができる。
　また、本開示に係る固体撮像装置が備える複数の単位セルのそれぞれは、例えば、図１０に示すように、選択トランジスタを有さなくてもよい。図１０は、実施の形態の変形例に係る単位セル１００の回路構成の別の一例（単位セル１００ｂ）を示す図である。
　図１０に示す単位セル１００ｂは、図１に示す単位セル１００と比較して、選択トランジスタ１０５を有さないことが異なっている。言い換えると、制御用トランジスタとして単位セル１００が有する転送トランジスタ１０２と、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５とのうち、単位セル１００ｂは、転送トランジスタ１０２と、リセットトランジスタ１０３と、読み出しトランジスタ１０４とのみを有する。
　これにより、フォトダイオード領域及び開口率を拡大することができる。したがって、単位セル１００ｂは、より多くの光を受けることができ、例えば、感度を高めることができる。
　また、上記実施の形態では、単位セル１００とカラムＡＤ変換回路１３０との間に増幅回路を持たない例について説明したが、本開示に係る固体撮像装置は、単位セル１００とカラムＡＤ変換回路１３０との間に増幅回路を備えてもよい。
　また、上記実施の形態では、図３などに示すように、差動対を構成するトランジスタ２０１及び２０２がＮＭＯＳトランジスタである例について説明したが、トランジスタ２０１及び２０２は、ＰＭＯＳトランジスタでもよい。この場合、例えば、他のトランジスタについてＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えれば、同様の効果を得ることができる。
　また、本開示に係る固体撮像装置は、画素が半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成される構造でもよい。あるいは、本開示に係る固体撮像装置は、画素が半導体基板の裏面、すなわち、トランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造でもよい。
　また、上記の実施の形態に係る固体撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイス（画像入力装置）として用いるのに好適である。
　図１１は、実施の形態に係る固体撮像装置を備えた撮像装置（カメラシステム）の構成の一例を示すブロック図である。同図に示すように、撮像装置４００は、レンズ４０１と、固体撮像装置４０２と、カメラ信号処理回路４０３と、システムコントローラ４０４とを備える。
　レンズ４０１は、固体撮像装置４０２の撮像領域に入射光を導くための光学素子である。
　固体撮像装置４０２は、実施の形態に係る固体撮像装置である。固体撮像装置４０２は、レンズ４０１によって撮像面に結像された像光を、画素単位で電気信号に変換して得られる画像信号を出力する。
　カメラ信号処理回路４０３は、固体撮像装置４０２の出力信号に対して種々の処理をする回路である。
　システムコントローラ４０４は、固体撮像装置４０２及びカメラ信号処理回路４０３を駆動する制御部である。
　カメラ信号処理回路４０３で処理された画像信号は、例えばメモリなどの記録媒体に静止画または動画として記録される。または、液晶ディスプレイ等からなるモニタに動画として映し出される。
　本実施の形態に係る撮像装置によれば、シェーディングなどの画質の劣化を抑制できる固体撮像装置が内蔵されているため、カメラシステムとして高品質な画像を提供できる。
　本開示に係る固体撮像装置は、例えば、ＣＭＯＳ固体撮像装置、デジタルスチルカメラ、ムービーカメラ、カメラ付き携帯電話機、監視カメラ、車載カメラ、医療用カメラなどの様々なカメラシステムに利用することができる。
１０　固体撮像装置
１００，１００ａ，１００ｂ　単位セル
１０１，１０１ａ，１０１ｂ　フォトダイオード
１０２，１０２ａ，１０２ｂ　転送トランジスタ
１０３　リセットトランジスタ
１０４　読み出しトランジスタ
１０５　選択トランジスタ
１０６　フローティングディフュージョン部
１１０　垂直信号線
１２０　参照信号生成回路
１２１　参照信号線
１３０　カラムＡＤ変換回路
１３１，１３１ａ，３３１，３３１ａ　比較回路
１３２　カウンタ回路
１３３　メモリ回路
１４０　出力回路
１５０　垂直選択回路
１６０　水平選択回路
１７０　タイミング制御回路
２００　差動増幅回路
２０１，２０２，２０３，２０４，２０５　トランジスタ
２１０，２１０ａ，３１０　オフセット除去回路
２１１，２１２　スイッチングトランジスタ
２１３，２１４　容量素子
２１５，３１５　インバータ回路
３１５ｎ　ＮＭＯＳトランジスタ
３１５ｐ　ＰＭＯＳトランジスタ
４００　撮像装置
４０１　レンズ
４０２　固体撮像装置
４０３　カメラ信号処理回路
４０４　システムコントローラ

Claims (12)

  1. 　二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セルと、
    　前記複数の単位セルの列毎に設けられ、前記画素信号を転送する複数の垂直信号線と、
    　前記複数の垂直信号線のそれぞれに対応して設けられた複数の比較回路と、
    　前記複数の比較回路に共通の参照信号を供給する参照信号供給回路とを備え、
    　前記複数の比較回路のそれぞれは、
    　前記参照信号と前記画素信号との差分量に応じた信号を出力する差動増幅回路と、
    　前記差動増幅回路のオフセットを除去するためのスイッチと、
    　前記スイッチの制御端子に接続されるバッファ回路とを含む、
    　固体撮像装置。
  2. 　前記バッファ回路は、インバータ回路である、
    　請求項１に記載の固体撮像装置。
  3. 　前記インバータ回路は、
    　ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
    　ＮＭＯＳ（Ｎｅｇａｔｉｖｅ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを含み、
    　前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとは、互いに異なる制御信号によって制御される、
    　請求項２に記載の固体撮像装置。
  4. 　前記バッファ回路の電源線及び接地線は、前記差動増幅回路の電源線及び接地線と分離されている、
    　請求項１～３のいずれか１項に記載の固体撮像装置。
  5. 　前記バッファ回路の電源線と接地線との電位差は、前記差動増幅回路の電源線と接地線との電位差より小さい、
    　請求項４に記載の固体撮像装置。
  6. 　前記バッファ回路の電源線は、前記差動増幅回路の電源線と分離されており、
    前記バッファ回路の電源線の電位が、前記差動増幅回路の電源線と接地線の中間の電位である、
    　請求項１～３のいずれか１項に記載の固体撮像装置。
  7. 　前記バッファ回路の接地線は、前記差動増幅回路の接地線と分離されており、
    前記バッファ回路の接地線の電位が、前記差動増幅回路の電源線と接地線の中間の電位である、
    　請求項１～３のいずれか１項に記載の固体撮像装置。
  8. 　前記差動増幅回路は、差動対を構成し、一方のゲートに前記参照信号が入力され、他方のゲートに前記画素信号が入力される２つのトランジスタを有し、
    　前記スイッチは、前記参照信号及び前記画素信号が入力される前に、前記２つのトランジスタのそれぞれのゲートとドレイン又はソースとを導通させることで、前記オフセットを除去する、
    　請求項１～７のいずれか１項に記載の固体撮像装置。
  9. 　前記複数の単位セルのそれぞれは、リセットトランジスタ、転送トランジスタ、読み出しトランジスタ及び選択トランジスタを有する、
    　請求項１～８のいずれか１項に記載の固体撮像装置。
  10. 　前記複数の単位セルのそれぞれは、前記選択トランジスタを有さない、
    　請求項１～８のいずれか１項に記載の固体撮像装置。
  11. 　前記複数の単位セルのそれぞれは、
    　複数の受光素子と、
    　当該複数の受光素子で共有される、リセットトランジスタ、読み出しトランジスタ及び選択トランジスタの少なくとも１つとを有する、
    　請求項１～８のいずれか１項に記載の固体撮像装置。
  12. 　請求項１～１１のいずれか１項に記載の固体撮像装置と、
    　前記画素部に被写体像を結像する光学系と、を備える、
    　撮像装置。
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