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WO2015096394A1 - 薄膜晶体管的制备方法、阵列基板的制备方法及阵列基板 - Google Patents

薄膜晶体管的制备方法、阵列基板的制备方法及阵列基板 Download PDF

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WO2015096394A1
WO2015096394A1 PCT/CN2014/078858 CN2014078858W WO2015096394A1 WO 2015096394 A1 WO2015096394 A1 WO 2015096394A1 CN 2014078858 W CN2014078858 W CN 2014078858W WO 2015096394 A1 WO2015096394 A1 WO 2015096394A1
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WO
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photoresist
substrate
electrode
active layer
drain electrode
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PCT/CN2014/078858
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English (en)
French (fr)
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刘圣烈
崔承镇
金熙哲
宋泳锡
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BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
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Publication date
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    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Definitions

  • Embodiments of the present invention relate to a method of fabricating a thin film transistor, a method of fabricating an array substrate, and an array substrate. Background technique
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • the preparation of a thin film transistor generally requires a masking process of a gate metal layer, a gate insulating layer, an active layer, and a source/drain metal layer, respectively, and each patterning process includes applying a photoresist, Exposure, development, etching and stripping, etc.
  • Embodiments of the present invention provide a method for fabricating a thin film transistor, a method for fabricating an array substrate, and an array substrate, which can reduce the number of patterning processes, thereby improving the productivity of the mass production product and reducing the cost.
  • an embodiment of the present invention provides a method of fabricating a thin film transistor, the method comprising: forming an active layer, a source, and a drain on a substrate by a patterning process, and the active layer, the source And the drain are in the same layer.
  • the forming an active layer, a source and a drain on the substrate by one patterning process comprising: forming a semiconductor film on the substrate, and coating a photoresist on the semiconductor film; Exposing and developing the substrate on which the photoresist is formed by using a multi-tone mask to form a photoresist completely retained portion, a photoresist portion remaining portion, and a photoresist completely removed portion; wherein the photoresist a portion of the active layer to be formed is completely reserved, and a portion of the photoresist portion corresponding to the source and the region of the drain to be formed, the photoresist completely removed corresponding portion And removing the corresponding semiconductor film by the etch process; removing the photoresist of the photoresist portion by using an ashing process; and performing metal on the semiconductor film a process of converting the exposed semiconductor film into a film having a conductor characteristic, forming the source and the drain, and the semiconductor film having a completely remaining portion of the photoresist is
  • the metallizing the semiconductor film comprises: placing the substrate having the exposed semiconductor film in a reducing atmosphere and performing heat treatment at 200 to 400 ° C; or The substrate of the exposed semiconductor film is placed in a vacuum chamber, and is treated with a hydrogen plasma or an oxygen plasma, wherein the pressure in the vacuum chamber is 1000 to 2000 mtorr, and the gas flow rate is 5000 to 15000 sccm.
  • the semiconductor film subjected to the metallization treatment is a metal oxide film, and the metal oxide film is made of a transparent metal oxide material having semiconductor characteristics.
  • the transparent metal oxide material having semiconductor characteristics includes Indium Gallium Zinc Oxide (IGZO), Indium Gallium Oxide (IGO), and amorphous indium tin oxide. At least one of Indium Tin Zinc Oxide (ITZO) and Aluminium Zinc Oxide (AZO).
  • IGZO Indium Gallium Zinc Oxide
  • IGO Indium Gallium Oxide
  • AZO Aluminium Zinc Oxide
  • the preparation method further includes: forming, on the substrate on which the active layer, the source, and the drain are formed, by the one patterning process on the active layer, the source, and a gate insulating layer and a gate above the drain.
  • a method of fabricating an array substrate, including a thin film transistor and a pixel electrode, is also provided; and the method of fabricating the thin film transistor is the method for preparing the thin film transistor described above.
  • a pixel electrode electrically connected to the drain and being in the same layer is formed on the substrate by forming a active layer, a source, and a drain on the substrate by a patterning process; wherein, the drain It is integral with the pixel electrode and has the same material.
  • the active layer, the source and the drain, and the pixel electrode electrically connected to the drain are formed on the substrate by a patterning process, including: Forming a semiconductor film on the substrate, and forming a photoresist on the semiconductor film; exposing and developing the substrate on which the photoresist is formed by using a multi-tone mask to form a completely retained portion of the photoresist, and light a portion of the engraved portion and a completely removed portion of the photoresist; wherein the photoresist is finished
  • the fully-retained portion corresponds to a region of the semiconductor active layer to be formed, the photoresist portion remaining portion corresponding to the source and drain to be formed, and the region of the pixel electrode electrically connected to the drain,
  • the photoresist completely removes portions corresponding to other regions; ⁇ removing the semiconductor film corresponding to the completely removed portion of the photoresist by an etching process; and removing lithography of the remaining portion of the photoresist by an ashing process a
  • the method further includes: forming a common electrode on the substrate by one patterning process.
  • an embodiment of the present invention further provides an array substrate, including: a substrate; a plurality of gate lines crossing each other and a plurality of data lines formed on the substrate; and a plurality of pixel units being crossed by each other A plurality of data lines and a plurality of gate lines are defined and arranged in a matrix, wherein each of the plurality of pixel units includes a thin film transistor and a pixel electrode, and the thin film transistor includes an active layer, a source, and a drain disposed in the same layer.
  • the array substrate further includes a common electrode.
  • FIG. 1 is a schematic structural view of a top-gate thin film transistor according to an embodiment of the present invention
  • FIG. 2 is a schematic structural view of a bottom-gate thin film transistor according to an embodiment of the present invention
  • FIG. 3( a ) to FIG. 3 (f A schematic diagram of a process for forming a semiconductor active layer, a source and a drain provided by an embodiment of the present invention
  • FIG. 4 is a schematic structural view 1 of an array substrate according to an embodiment of the present invention.
  • FIG. 5 is a schematic structural diagram 2 of an array substrate according to an embodiment of the present disclosure.
  • 6( a ) to 6 ( h ) are schematic illustrations of a process for forming an array substrate according to an embodiment of the present invention.
  • FIG. 7 is a schematic structural diagram 3 of an array substrate according to an embodiment of the present invention. detailed description
  • Embodiments of the present invention provide a method of fabricating a thin film transistor 20, the method comprising forming an active layer 203, a source 204, and a drain 205 on a substrate by a patterning process, and the active layer 203, the source The pole 204 and the drain 205 are on the same layer.
  • the one-time patterning process corresponds to the one-time mask process, that is, the application of one mask to complete some patterns is referred to as performing a patterning process.
  • the active layer 203, the source 204 and the drain 205 are formed by one patterning process, which may be performed before the gate electrode 201 and the gate insulating layer 202 are formed, or may be formed in the gate 201 and the gate insulating layer.
  • the layer 202 is formed later, and the specific order is not limited herein, which is subject to actual production.
  • the thin film transistor 20 is a bottom gate type thin film transistor 20; when the active layer 203, the source electrode 204, and the drain electrode 205 are formed in advance, and the gate electrode 201 and the gate insulating layer 202 are formed later, The thin film transistor 20 is a top gate thin film transistor 20.
  • the active layer 203, the source 204, and the drain 205 may be first formed by one patterning process, and then patterned once.
  • the process forms the gate insulating layer 202 and the gate 201.
  • the top gate type thin film transistor 20 can be formed by two patterning processes.
  • the gate electrode 201 may be first formed by one patterning process, and then the gate insulating layer 202 is formed by one patterning process, and then patterned once.
  • the process forms the active layer 203, the source 204, and the drain 205. That is, the bottom gate type thin film transistor 20 can be formed by three patterning processes.
  • Embodiments of the present invention provide a method of fabricating a thin film transistor 20, the method comprising forming an active layer 203, a source 204, and a drain 205 on a substrate by one patterning process, and the active layer 203.
  • the source 204 and the drain 205 are in the same layer.
  • the preparation method can effectively reduce the number of patterning processes, thereby improving the productivity of the mass production product and reducing the cost.
  • the top gate type thin film transistor 20 may be formed by two patterning processes, that is, the active layer 203, the source 204, and the substrate are formed on a substrate by one patterning process.
  • a drain 205; on the substrate on which the active layer 203, the source 204, and the drain 205 are formed, formed on the active layer 203, the source 204, and the ground by a patterning process A gate insulating layer 202 and a gate 201 above the drain electrode 205 are described.
  • the gate insulating layer 202 includes a via hole exposing, for example, a gate line lead or a data line lead in a peripheral region of the thin film transistor 20, it is also required to form the gate insulating layer 202. A patterning process is performed to etch the vias in the peripheral region.
  • the forming the active layer 203 , the source 204 , and the drain 205 on the substrate by using one patterning process may include:
  • a semiconductor film 11 is formed on the substrate, and a photoresist 40 is formed on the semiconductor film 11.
  • the photoresist completely remaining portion 401 corresponds to a region of the semiconductor active layer 203 to be formed
  • the photoresist portion remaining portion 402 corresponds to a region of the source 204 and the drain 205 to be formed.
  • the photoresist completely removed portion 403 corresponds to other regions.
  • the multi-tone mask 50 is subjected to a grating effect so that the intensity of transmitted light in different regions during exposure differs. Thereby, the photoresist 40 is selectively exposed.
  • the multi-tone mask 50 includes an opaque portion 501, a translucent portion 502, and a transparent portion 503. After the photoresist 40 is exposed, the photoresist completely remaining portion 401 corresponds to the opaque portion 501 of the multi-tone mask 50, and the photoresist portion retaining portion 402 corresponds to the multi-tone mask 50.
  • the translucent portion 502, the photoresist completely removed portion 403 corresponds to the transparent portion 503 of the multi-tone mask 50.
  • the photoresist 40 referred to in all the embodiments of the present invention is a positive adhesive. That is, in the multi-tone mask 50, the corresponding region of the photoresist completely removed portion 403 is a fully exposed region. Corresponding to the light transmitting portion of the multi-tone mask 50; the corresponding region of the photoresist portion retaining portion 402 is a partially exposed region corresponding to the semi-transmissive portion of the multi-tone mask 50; the photoresist is completely The area corresponding to the remaining portion 401 is an unexposed area corresponding to the opaque portion of the multi-tone mask 50.
  • the semiconductor film 11 corresponding to the photoresist completely removed portion 403 is removed by an etching process.
  • the photoresist 40 of the photoresist portion remaining portion 402 is removed by an ashing process.
  • the semiconductor film 11 is metallized to convert the exposed semiconductor film 11 into a film having conductor characteristics, and the source 204 and the drain 205 are formed.
  • the semiconductor thin film 11 corresponding to the photoresist completely remaining portion 401 is not affected by the metallization treatment, and the semiconductor active layer 203 is formed.
  • the metallization-treated semiconductor thin film 11 is a metal oxide thin film, and the metal oxide thin film is made of a transparent metal oxide material having semiconductor characteristics.
  • the transparent metal oxide material having semiconductor characteristics includes indium gallium oxide (IGZO), indium gallium oxide (IGO), amorphous indium tin oxide (ITZO), aluminum oxide ( At least one of AZO).
  • IGZO indium gallium oxide
  • IGO indium gallium oxide
  • ITZO amorphous indium tin oxide
  • AZO aluminum oxide
  • the photoresist 40 of the photoresist completely remaining portion 401 is removed by a lift-off process.
  • the active layer 203 and the source can be formed on the substrate through the above steps S101-S106.
  • the source electrode 204 and the drain electrode 205 are formed of a film having a conductor property by metallization, and the semiconductor active layer 203 is formed of a metal oxide film having a semiconductor property which has not been subjected to metallization.
  • the method of metallizing the semiconductor film 11 may include the following three methods:
  • the first type the exposed substrate of the semiconductor film 11 is placed in a vacuum chamber to be heated to a preset temperature, and is cooled in the air for a preset time, wherein the preset temperature is 200 to 300 ° C.
  • the preset time is 20 ⁇ 40 minutes.
  • the exposed substrate of the semiconductor thin film 11 is placed in a reducing atmosphere and heat-treated at 200 to 400 °C.
  • a third type the exposed substrate of the semiconductor film 11 is placed in a vacuum chamber, and is treated with a hydrogen plasma or an oxygen plasma, wherein the pressure in the vacuum chamber is
  • gas flow rate is 5000 ⁇ 15000sccm.
  • the internal carrier concentration is increased to exhibit a conductor characteristic, thereby forming the A source 204 and the drain 205.
  • the semiconductor thin film 11 which is not subjected to metallization under the photoresist 40 has a low carrier concentration and exhibits a semiconductor characteristic, thereby forming the semiconductor active layer 203.
  • the method for metallizing the semiconductor thin film 11 in the embodiment of the present invention is not limited to the above three modes, as long as it is advantageous to convert the semiconductor thin film 11 having semiconductor characteristics into a film having conductor characteristics. can.
  • the embodiment of the present invention further provides a method for fabricating the array substrate 10, as shown in FIGS. 4 and 5, including the fabrication of the thin film transistor 20 and the pixel electrode 30.
  • the thin film transistor 20 can be prepared by the above method; the pixel electrode 30 can be formed together with the source 204 and the drain 205.
  • the active layer 203, the source 204 and the drain 205 in the same layer are formed on the substrate by one patterning process, and the drain may be formed 205 is connected to the pixel electrode 30 of the same layer; wherein the drain electrode 205 and the pixel electrode 30 are of a unitary structure and are formed of the same material.
  • the array substrate 10 may include the top gate type thin film transistor.
  • the array substrate 10 may also include the bottom gate type thin film transistor 20.
  • the pixel electrode 30 can be formed together with the active layer 203, the source 204, and the drain 205, in the case where the array substrate 10 includes the top gate thin film transistor 20,
  • the array substrate 10 may be formed by two patterning processes; in the case where the array substrate 10 includes the bottom gate type thin film transistor 20, the array substrate 10 may be formed by three patterning processes.
  • the active layer 203, the source 204 and the drain 205 are formed on the substrate in a same layer by a patterning process.
  • the pixel electrode 30 connected to the drain 205 which may include: 5201.
  • a semiconductor film 11 is formed on the substrate, and a photoresist 40 is formed on the semiconductor film 11.
  • the photoresist completely remaining portion 401 corresponds to a region of the semiconductor active layer 203 to be formed
  • the photoresist portion remaining portion 402 corresponds to the source 204 and the drain 205 to be formed
  • the semiconductor film 11 corresponding to the photoresist completely removed portion 403 is removed by an etching process.
  • the photoresist 402 of the remaining portion of the photoresist portion is removed by an ashing process.
  • the semiconductor film 11 is metallized to convert the exposed semiconductor film 11 into a film having a conductor characteristic, and the source 204 and the drain 205 are formed. And a pixel electrode 30 electrically connected to the drain electrode 205; the semiconductor thin film 11 corresponding to the photoresist completely remaining portion 401 is not affected by metallization, and the semiconductor active layer 203 is formed.
  • the metallized semiconductor film 11 may be a metal oxide film using a transparent metal oxide material having semiconductor characteristics.
  • the transparent metal oxide material having semiconductor characteristics includes indium gallium oxide (IGZO), indium gallium oxide (IGO), amorphous indium tin oxide (ITZO), and aluminum oxide (AZO). At least one of them.
  • the photoresist 40 of the photoresist completely remaining portion 401 is removed by a lift-off process.
  • the semiconductor active layer 203, the source 204 and the drain 205, and the pixel electrode 30 electrically connected to the drain 205 can be formed on the substrate.
  • the source electrode 204 and the drain electrode 205, and the pixel electrode 30 are formed of a film having a conductor property by metallization, and the semiconductor active layer 203 has semiconductor characteristics without being metallized. A metal oxide film is formed.
  • the gate insulating layer 202 and the gate electrode 201 may be further formed by a single multi-tone mask process.
  • a gate insulating layer is sequentially formed on the substrate on which the semiconductor active layer 203, the source 204 and the drain 205, and the pixel electrode 30 are formed. film
  • the photoresist completely remaining portion 401 corresponds to a region of the gate 201, the gate line and the gate line lead (not shown) to be formed, and the photoresist completely removed portion 403 corresponds to the peripheral region.
  • a via hole to be formed (not shown), the photoresist portion remaining portion 402 corresponds to other regions.
  • the photoresist 40 of the photoresist completely remaining portion 401 is removed by a lift-off process to form the array substrate 10 shown in FIG.
  • the array substrate 10 provided by the embodiment of the present invention can be applied not only to the production of a twisted nematic liquid crystal display device but also to the production of an advanced super-dimensional field conversion type liquid crystal display device.
  • the method further includes: forming a common electrode 60 on the substrate by one patterning process.
  • the core technical characteristics can be described as: forming a multi-dimensional electric field by the electric field generated by the edge of the slit electrode in the same plane and the electric field generated between the slit electrode layer and the plate-shaped electrode layer, All of the aligned liquid crystal molecules between the slit electrodes in the liquid crystal cell and directly above the electrodes can be rotated, thereby improving the liquid crystal working efficiency and increasing the light transmission efficiency.
  • the advanced super-dimensional field conversion technology can improve the picture quality of the thin film transistor liquid crystal display panel, and has the advantages of high resolution, high transmittance, low power consumption, wide viewing angle, high aperture ratio, low chromatic aberration, and no squeeze water ripple.
  • a method of fabricating the array substrate 10 having the top gate type thin film transistor 20 will be described below by way of an exemplary embodiment. The method comprises the following steps:
  • an indium gallium oxide (IGZO) film having a thickness of 400 to 700 is sequentially deposited on the substrate by magnetron sputtering, and is on the surface of the IGZO film.
  • a layer of photoresist 40 is applied.
  • the IGZO film is a transparent metal oxide film having semiconductor characteristics.
  • the photoresist completely remaining portion 401 corresponds to a region of the semiconductor active layer 203 to be formed
  • the photoresist portion remaining portion 402 corresponds to a source 204 and a drain 205 to be formed, and the drain 205 electrically connected regions of the pixel electrode 30, the photoresist completely removed portion 403 corresponding to other regions.
  • the IGZO film corresponding to the photoresist completely removed portion 403 is removed by an etching process.
  • the photoresist 40 of the photoresist portion remaining portion 402 is removed by an ashing process.
  • the IGZO film corresponding to the source 204 and the drain 205 to be formed, and the region of the pixel electrode 30 are exposed; the surface of the IGZO film corresponding to the region of the semiconductor active layer 203 to be formed is still The photoresist 40 is covered.
  • the IGZO thin film under the photoresist 40 is not subjected to plasma treatment, and its semiconductor characteristics are maintained, thereby forming the semiconductor active layer 203.
  • the plasma treatment comprises: placing a substrate having an exposed metal oxide film in a vacuum chamber, and treating it with a hydrogen plasma or an oxygen plasma; at this time, the pressure in the vacuum chamber is 1000 ⁇ 2000mtorr, the gas flow rate of the hydrogen or oxygen is 5000 ⁇ 15000sccm, and the power between the two plates in the vacuum chamber is 1500 ⁇ 2500W. 5306.
  • the photoresist 40 of the photoresist completely remaining portion 401 is removed by a lift-off process.
  • the metal oxide semiconductor active layer 203, the source 204 and the drain 205, and the pixel electrode 30 are formed by magnetron sputtering.
  • a gate insulating film 12 and a metal film 13 are sequentially deposited on the substrate, and a photoresist 40 is coated on the surface of the metal film 13.
  • the photoresist completely remaining portion 401 corresponds to a region of the gate electrode 201, the gate line and the gate line lead (not shown) to be formed, and the photoresist completely removed portion 403 corresponds to the peripheral region to be formed.
  • the vias (not shown), the photoresist portion retention portion 402 corresponds to other regions.
  • the metal thin film 13 and the gate insulating layer 202 corresponding to the photoresist completely removed portion 403 are removed by an etching process to form the via hole (not shown in the figure).
  • a gate insulating layer 202 then removing the photoresist 40 of the photoresist portion remaining portion 402 by an ashing process, and removing the corresponding metal film 13 underneath by an etching process to form the The gate 201, the gate line, the gate line lead, and the like.
  • the photoresist 40 of the photoresist completely remaining portion 401 is removed by a lift-off process to form the array substrate 10 shown in FIG.
  • the array substrate 10 having the top gate type thin film transistor 20 shown in FIG. 4 can be obtained by only two patterning processes, thereby effectively reducing the number of patterning processes, thereby improving the mass production products. Capacity, reduce costs.
  • the method may further include:
  • a passivation layer 70 is formed on the substrate by magnetron sputtering.
  • a common electrode 60 is formed by a patterning process on the substrate on which the passivation layer 70 is formed.
  • the embodiment of the present invention further provides a thin film transistor 20.
  • the thin film transistor 20 includes an active layer 203, and a source 204 and a drain 205 on both sides of the active layer 203.
  • the active layer 203, the source 204, and the drain 205 are disposed in the same layer.
  • the thin film transistor 20 further includes a gate electrode 201 and a gate insulating layer 202.
  • the relative positional relationship of the gate electrode 201 and the active layer 203 is not specifically limited.
  • the thin film transistor 20 may be a top gate type structure, that is, the gate electrode 201 is located above the active layer 203; or the thin film transistor 20 may also be a bottom gate type structure, that is, The gate 201 is located below the active layer 203.
  • the material of the active layer 203 may be a metal oxide material having a semiconductor property, for example, a transparent metal oxide material; the material of the source 204 and the drain 205 is A material obtained by metallizing the same material as the active layer 203.
  • the metal oxide material having semiconductor characteristics includes at least one of IGZO, IGO, ITZO, and ruthenium.
  • the thin film transistor 20 is a top gate type thin film transistor. That is, a gate insulating layer 202 and a gate electrode 201 are further provided above the source electrode 204 and the drain electrode 205, and the active layer 203.
  • the active layer 203, the source electrode 204, and the drain electrode 205 may be formed by first patterning process, and then the gate insulating layer may be formed by one patterning process.
  • the order of layer 202 and the gate 201 is prepared.
  • the thin film transistor 20 can be formed by only two patterning processes, effectively reducing the number of patterning processes, thereby increasing the productivity of the mass production product and reducing the cost.
  • the embodiment of the present invention further provides an array substrate 10.
  • the array substrate 10 includes: a substrate; a plurality of gate lines and a plurality of data lines crossing each other; and a plurality of pixel units, A plurality of data lines and a plurality of gate lines crossing each other are defined and arranged in a matrix, and each of the plurality of pixel units includes: the thin film transistor 20 and the pixel electrode 30 described above.
  • the drain 205 of the thin film transistor 20 is connected to the pixel electrode 30; the active layer 203, the source 204 and the drain 205 of the thin film transistor 20, and the pixel electrode 30 are disposed in the same layer;
  • the drain 205 and the pixel electrode 30 are of a unitary structure and have the same material.
  • the array substrate 10 is an advanced super-dimensional field conversion type array substrate, refer to FIG. 7 As shown, the array substrate 10 can also include a common electrode 60.
  • drain 205 connected to the pixel electrode 30 as an example
  • the source 204 and the thin film transistor 20 are The structure and composition of the drain 205 are interchangeable, and the source 204 may be connected to the pixel electrode 30, which is an equivalent transformation of the above embodiment of the present invention.
  • the embodiment of the invention further provides a display device comprising the array substrate 10 described above.
  • the display device may be: a liquid crystal panel, an electronic paper, a liquid crystal television, a liquid crystal display, an organic light emitting diode display (OLED), a digital photo frame, a mobile phone, a tablet computer, etc., having any display function.
  • a liquid crystal panel an electronic paper
  • a liquid crystal television a liquid crystal display
  • an organic light emitting diode display OLED
  • a digital photo frame a mobile phone, a tablet computer, etc.
  • Embodiments of the present invention provide a method for fabricating a thin film transistor, a method for fabricating an array substrate, and an array substrate.
  • the method for fabricating the thin film transistor includes forming an active layer, a source, and a drain on a substrate by a patterning process.
  • the active layer, the source and the drain are located in the same layer.
  • the preparation method can effectively reduce the number of patterning processes, thereby increasing the productivity of the mass production product and reducing the cost.

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Abstract

薄膜晶体管的制备方法、阵列基板的制备方法以及阵列基板被提供。该薄膜晶体管的制备方法，包括：通过一次构图工艺在基板上形成有源层（203）、源极（204）和漏极（205），且所述有源层（203）、所述源极（204）和所述漏极（205）位于同一层。该薄膜晶体管的制备方法可以有效地减少构图工艺的次数，从而可提升量产产品的产能，降低成本。

Description

薄膜晶体管的制备方法、 阵列基板的制备方法及阵列基板 技术领域
本发明的实施例涉及一种薄膜晶体管的制备方法、 阵列基板的制备方法 以及阵列基板。 背景技术
薄膜晶体管液晶显示器（Thin Film Transistor Liquid Crystal Display, 简 称 TFT-LCD )具有体积小、 功耗低、 无辐射等特点， 在平板显示技术领域占 据着主导地位， 受到了人们的广泛关注。
在现有技术中， 薄膜晶体管的制备通常需要利用掩模对栅金属层、 栅绝 缘层、 有源层以及源漏金属层分别进行构图工艺， 而每一次构图工艺又包括 涂敷光刻胶、 曝光、 显影、 刻蚀和剥离等。
这样， 构图工艺的次数过多将直接导致产品的成本上升以及量产产品的 产能降低， 因此如何进一步减少构图工艺的次数也就成为了人们日益关注的 问题。 发明内容
本发明的实施例提供一种薄膜晶体管的制备方法、 阵列基板的制备方法 及阵列基板， 可减少构图工艺的次数，从而提高量产产品的产能， 降低成本。
一方面， 本发明的实施例提供一种薄膜晶体管的制备方法， 所述方法包 括通过一次构图工艺在基板上形成有源层、 源极和漏极， 且所述有源层、 所 述源极和所述漏极位于同一层。
可选的， 所述通过一次构图工艺在基板上形成有源层、 源极和漏极， 包 括：在所述基板上形成一层半导体薄膜，并在所述半导体薄膜上涂敷光刻胶； 釆用多色调掩模板对形成有所述光刻胶的基板进行曝光、 显影， 形成光刻胶 完全保留部分、 光刻胶部分保留部分和光刻胶完全去除部分； 其中， 所述光 刻胶完全保留部分对应待形成的所述有源层的区域， 所述光刻胶部分保留部 分对应待形成的所述源极和所述漏极的区域， 所述光刻胶完全去除部分对应 其他区域； 釆用刻蚀工艺去除所述光刻胶完全去除部分对应的所述半导体薄 膜； 釆用灰化工艺去除所述光刻胶部分保留部分的光刻胶； 对所述半导体薄 膜进行金属化处理， 使露出的所述半导体薄膜转化为具有导体特性的薄膜， 形成所述源极和所述漏极， 而所述光刻胶完全保留部分的所述半导体薄膜未 受金属化处理影响， 形成所述半导体有源层； 釆用剥离工艺去除所述光刻胶 完全保留部分的光刻胶。
可选的， 所述对所述半导体薄膜进行金属化处理， 包括： 将具有露出的 所述半导体薄膜的所述基板置于还原性气氛中且在 200~400°C进行热处理； 或， 将具有露出的所述半导体薄膜的所述基板置于真空腔室中， 釆用氢气等 离子体或氧气等离子体处理， 其中， 所述真空腔室内的压力为 1000~2000mtorr, 气体流量为 5000~15000sccm。
进一步的， 其中所述进行金属化处理的半导体薄膜为金属氧化物薄膜， 所述金属氧化物薄膜釆用具有半导体特性的透明金属氧化物材料。
进一步的， 所述具有半导体特性的透明金属氧化物材料包括铟镓辞氧化 物（Indium Gallium Zinc Oxide, 简称 IGZO ) 、 铟镓氧化物（ Indium Gallium Oxide,简称 IGO )、非晶态铟锡辞氧化物（ Indium Tin Zinc Oxide,简称 ITZO )、 铝辞氧化物 （Aluminium Zinc Oxide, 简称 AZO ) 中的至少一种。
示例性地， 该制备方法， 还包括： 在形成有所述有源层、 所述源极和所 述漏极的基板上， 通过一次构图工艺形成位于所述有源层、 所述源极和所述 漏极上方的栅绝缘层和栅极。 还提供一种阵列基板的制备方法， 包括薄膜晶 体管和像素电极的制备； 所述薄膜晶体管的制备方法为上述的薄膜晶体管的 制备方法。
可选的， 通过一次构图工艺在基板上形成位于同一层的有源层、 源极和 漏极的同时， 还形成与所述漏极电连接且同层的像素电极； 其中， 所述漏极 与所述像素电极为一体结构且具有相同的材料。
进一步可选的， 通过一次构图工艺在基板上形成位于同一层的所述有源 层、 所述源极和所述漏极、 以及与所述漏极电连接的像素电极， 包括： 在所 述基板上形成一层半导体薄膜， 并在所述半导体薄膜上形成光刻胶； 釆用多 色调掩模板对形成有所述光刻胶的基板进行曝光、 显影， 形成光刻胶完全保 留部分、 光刻胶部分保留部分和光刻胶完全去除部分； 其中， 所述光刻胶完 全保留部分对应待形成的半导体有源层的区域， 所述光刻胶部分保留部分对 应待形成的所述源极和漏极、以及与所述漏极电连接的所述像素电极的区域， 所述光刻胶完全去除部分对应其他区域； 釆用刻蚀工艺去除所述光刻胶完全 去除部分对应的所述半导体薄膜； 釆用灰化工艺去除所述光刻胶部分保留部 分的光刻胶； 对所述半导体薄膜进行金属化处理， 使露出的所述半导体薄膜 转化为具有导体特性的薄膜， 形成所述源极和所述漏极、 以及与所述漏极电 连接的像素电极； 对应所述光刻胶完全保留部分的所述半导体薄膜未受金属 化处理影响， 形成所述半导体有源层； 釆用剥离工艺去除所述光刻胶完全保 留部分的光刻胶。
可选的， 所述方法还包括： 通过一次构图工艺在基板上形成公共电极。 另一方面， 本发明的实施例还提供一种阵列基板， 包括： 基板； 彼此交 叉的多条栅线以及多条数据线， 形成在所述基板上； 多个像素单元， 在由彼 此交叉的多条数据线和多条栅线定义且呈矩阵排列， 其中多个像素单元的每 个包括薄膜晶体管和像素电极， 所述薄膜晶体管包括同层设置的有源层、 源 极和漏极。
可选的， 所述阵列基板还包括公共电极。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为本发明实施例提供的一种顶栅型薄膜晶体管的结构示意图； 图 2为本发明实施例提供的一种底栅型薄膜晶体管的结构示意图； 图 3 ( a ) 〜图 3 ( f )为本发明实施例提供的一种形成半导体有源层、 源 极和漏极的过程示意图；
图 4为本发明实施例提供的一种阵列基板的结构示意图一；
图 5为本发明实施例提供的一种阵列基板的结构示意图二；
图 6 ( a ) 〜图 6 ( h )为本发明实施例提供的一种形成阵列基板的过程示 意图； 以及
图 7为本发明实施例提供的一种阵列基板的结构示意图三。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图， 对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
本发明实施例提供一种薄膜晶体管 20的制备方法，所述方法包括通过一 次构图工艺在基板上形成有源层 203、 源极 204和漏极 205， 且所述有源层 203、 所述源极 204和所述漏极 205位于同一层。
需要说明的是， 第一， 在本发明实施例中， 一次构图工艺是对应于一次 掩模工艺来说的， 即， 应用一次掩模板制作完成某些图案称为进行了一次构 图工艺。
第二， 所述有源层 203、 所述源极 204和漏极 205通过一次构图工艺形 成，其可以在形成栅极 201和栅绝缘层 202之前进行，也可以在形成栅极 201 和栅绝缘层 202之后形成， 具体顺序在此不做限定， 以实际生产情况为准。
示例性地， 当所述栅极 201和所述栅绝缘层 202在先形成， 所述有源层 203、 所述源极 204和所述漏极 205在后形成时， 所述薄膜晶体管 20即为底 栅型薄膜晶体管 20; 当所述有源层 203、 所述源极 204和所述漏极 205在先 形成， 所述栅极 201和所述栅绝缘层 202在后形成时， 所述薄膜晶体管 20 即为顶栅型薄膜晶体管 20。
示例性地， 对于顶栅型薄膜晶体管 20而言，如图 1所示， 可以首先通过 一次构图工艺形成所述有源层 203、所述源极 204和所述漏极 205,再通过一 次构图工艺形成所述栅绝缘层 202和所述栅极 201。 即， 通过两次构图工艺 便可以形成所述顶栅型薄膜晶体管 20。
示例性地， 对于底栅型薄膜晶体管 20而言，如图 2所示， 可以首先通过 一次构图工艺形成所述栅极 201 , 然后通过一次构图工艺形成所述栅绝缘层 202，再通过一次构图工艺形成所述有源层 203、所述源极 204和所述漏极 205。 即， 通过三次构图工艺便可以形成所述底栅型薄膜晶体管 20。
本发明实施例提供了一种薄膜晶体管 20的制备方法，所述方法包括通过 一次构图工艺在基板上形成有源层 203、源极 204和漏极 205，且所述有源层 203、 所述源极 204和所述漏极 205位于同一层。 与现有技术相比， 该制备方 法可以有效地减少构图工艺的次数，从而可提升量产产品的产能，降低成本。
示例性地， 参考图 1所示， 可以釆用通过两次构图工艺形成顶栅型薄膜 晶体管 20， 即： 通过一次构图工艺在基板上形成所述有源层 203、 所述源极 204和所述漏极 205；在形成有所述有源层 203、所述源极 204和所述漏极 205 的基板上， 通过一次构图工艺形成位于所述有源层 203、 所述源极 204和所 述漏极 205上方的栅绝缘层 202和栅极 201。
这里需要说明的是，由于所述栅绝缘层 202在所述薄膜晶体管 20的周边 区域包括例如露出栅线引线或露出数据线引线的过孔， 因此， 在形成所述栅 绝缘层 202时也需要进行构图工艺， 刻蚀出位于周边区域的过孔。
可选的， 如图 3 ( a )至图 3 ( f )所示， 所述通过一次构图工艺在基板上 形成有源层 203、 源极 204和漏极 205， 可以包括：
S101、 如图 3 ( a )所示， 在基板上形成一层半导体薄膜 11， 并在所述半 导体薄膜 11上形成光刻胶 40。
S102、 如图 3 ( b )所示， 釆用多色调掩模板 50对形成有所述光刻胶 40 的基板进行曝光、 显影后， 形成光刻胶完全保留部分 401、 光刻胶部分保留 部分 402和光刻胶完全去除部分 403。
其中， 所述光刻胶完全保留部分 401对应待形成的半导体有源层 203的 区域， 所述光刻胶部分保留部分 402对应待形成的所述源极 204和所述漏极 205的区域， 所述光刻胶完全去除部分 403对应其他区域。
这里， 参考图 3 ( b )对所述多色调掩模板 50的主要原理进行如下说明： 所述多色调掩模板 50是通过光栅效应，使得曝光时在不同区域的透过光 的强度有所不同，从而对所述光刻胶 40进行选择性曝光。所述多色调掩模板 50包括不透明部分 501、 半透明部分 502和透明部分 503。 所述光刻胶 40经 过曝光后，所述光刻胶完全保留部分 401对应所述多色调掩模板 50的不透明 部分 501，所述光刻胶部分保留部分 402对应所述多色调掩模板 50的半透明 部分 502，所述光刻胶完全去除部分 403对应所述多色调掩模板 50的透明部 分 503。
其中，本发明所有实施例中所指的所述光刻胶 40均为正性胶， 即所述多 色调掩模板 50中，所述光刻胶完全去除部分 403对应的区域为完全曝光区域， 对应所述多色调掩模板 50的透光部分；所述光刻胶部分保留部分 402对应的 区域为部分曝光区域，对应所述多色调掩模板 50的半透光部分； 所述光刻胶 完全保留部分 401对应的区域为不曝光区域，对应所述多色调掩模板 50的不 透光部分。
S103、如图 3 ( c )所示，釆用刻蚀工艺去除所述光刻胶完全去除部分 403 对应的所述半导体薄膜 11。
5104、 如图 3 ( d )所示， 釆用灰化工艺去除所述光刻胶部分保留部分 402的光刻胶 40。
5105、 如图 3 ( e )所示， 对所述半导体薄膜 11进行金属化处理， 使露 出的所述半导体薄膜 11转化为具有导体特性的薄膜，形成所述源极 204和所 述漏极 205;对应所述光刻胶完全保留部分 401的所述半导体薄膜 11未受金 属化处理影响， 形成所述半导体有源层 203。
这里，所述进行金属化处理的半导体薄膜 11为金属氧化物薄膜，所述金 属氧化物薄膜釆用具有半导体特性的透明金属氧化物材料。
示例性地， 所述具有半导体特性的透明金属氧化物材料包括铟镓辞氧化 物（IGZO )、 铟镓氧化物（IGO ) 、 非晶态铟锡辞氧化物（ITZO ) 、 铝辞氧 化物（AZO ) 中的至少一种。
5106、如图 3 ( f )所示，釆用剥离工艺去除所述光刻胶完全保留部分 401 的光刻胶 40。
通过上述步骤 S101-S106,便可在基板上形成所述有源层 203、所述源极
204和所述漏极 205。其中，所述源极 204和所述漏极 205由经过金属化处理 而具有导体特性的薄膜形成， 所述半导体有源层 203由未经过金属化处理具 有半导体特性的金属氧化物薄膜形成。
示例性地，对所述半导体薄膜 11进行金属化处理的方法，可以包括以下 三种方式：
第一种： 将半导体薄膜 11 被露出的基板置于真空腔室中加热到预设温 度， 并保持预设时间后在空气中冷却， 其中， 所述预设温度为 200~300°C， 所述预设时间为 20~40分钟。
第二种： 将半导体薄膜 11 被露出的基板置于还原性气氛中且在 200~400°C进行热处理。 第三种：将所述半导体薄膜 11被露出的基板置于真空腔室中，釆用氢气 等离子体或氧气等离子体处理， 其中， 所述真空腔室内的压力为
1000~2000mtorr, 气体流量为 5000~15000sccm。
当由具有半导体特性的透明金属氧化物材料形成的所述半导体薄膜 11 经过上述三种方式中的任一种方式处理后， 会导致内部的载流子浓度提高， 呈现导体特性， 从而形成所述源极 204和所述漏极 205。 而位于所述光刻胶 40下未进行金属化处理的所述半导体薄膜 11的载流子浓度较低， 呈现半导 体特性， 从而形成所述半导体有源层 203。
需要说明的是，本发明实施例对所述半导体薄膜 11进行金属化处理的方 法不限于上述三种方式， 只要是有利于将具有半导体特性的所述半导体薄膜 11转化为具有导体特性的薄膜均可。
本发明实施例还提供一种阵列基板 10的制备方法， 如图 4和图 5所示， 包括薄膜晶体管 20和像素电极 30的制备。其中，所述薄膜晶体管 20可以釆 用上述的方法进行制备； 所述像素电极 30可以与所述源极 204和所述漏极 205—起制备形成。
在此基础上， 可选的， 通过一次构图工艺在基板上形成位于同一层的所 述有源层 203、 所述源极 204和所述漏极 205的同时， 还可以形成与所述漏 极 205连接且同层的像素电极 30; 其中， 所述漏极 205与所述像素电极 30 为一体结构且由相同的材料形成。
这里，参考图 4所示，所述阵列基板 10可以包括所述顶栅型薄膜晶体管
20; 或者， 参考图 5所示， 所述阵列基板 10也可以包括所述底栅型薄膜晶体 管 20。
由于所述像素电极 30可以与所述有源层 203、所述源极 204和所述漏极 205一起形成， 因此， 在所述阵列基板 10包括所述顶栅型薄膜晶体管 20的 情况下， 可以通过两次构图工艺形成所述阵列基板 10; 在所述阵列基板 10 包括所述底栅型薄膜晶体管 20的情况下，可以通过三次构图工艺形成所述阵 列基板 10。
可选的， 如图 6 ( a )至图 6 ( h )所示， 通过一次构图工艺在基板上形成 位于同一层的所述有源层 203、所述源极 204和所述漏极 205，以及与所述漏 极 205连接的像素电极 30， 可以包括： 5201、 如图 6 ( a )所示， 在基板上形成一层半导体薄膜 11， 并在所述半 导体薄膜 11上形成光刻胶 40。
5202、 如图 6 ( b )所示， 釆用多色调掩模板 50对形成有所述光刻胶 40 的基板进行曝光、 显影后， 形成光刻胶完全保留部分 401、 光刻胶部分保留 部分 402和光刻胶完全去除部分 403。
其中，所述光刻胶完全保留部分 401对应待形成的所述半导体有源层 203 的区域， 所述光刻胶部分保留部分 402对应待形成的所述源极 204和所述漏 极 205、 以及与所述漏极 205电连接的所述像素电极 30的区域， 所述光刻胶 完全去除部分 403对应其他区域。
S203、如图 6 ( c )所示，釆用刻蚀工艺去除所述光刻胶完全去除部分 403 对应的所述半导体薄膜 11。
5204、 如图 6 ( d )所示， 釆用灰化工艺去除所述光刻胶部分保留部分的 光刻胶 402。
5205、 如图 6 ( e )所示， 对所述半导体薄膜 11进行金属化处理， 使露 出的所述半导体薄膜 11转化为具有导体特性的薄膜，形成所述源极 204和所 述漏极 205、 以及与所述漏极 205电连接的像素电极 30; 对应所述光刻胶完 全保留部分 401的所述半导体薄膜 11未受金属化处理影响，形成所述半导体 有源层 203。
示例性地， 所述进行金属化处理的半导体薄膜 11 可以为金属氧化物薄 膜， 所述金属氧化物薄膜釆用呈半导体特性的透明金属氧化物材料。
其中， 所述具有半导体特性的透明金属氧化物材料包括铟镓辞氧化物 ( IGZO )、 铟镓氧化物（IGO ) 、 非晶态铟锡辞氧化物（ITZO )、 铝辞氧化 物（AZO ) 中的至少一种。
5206、如图 6 ( f )所示，釆用剥离工艺去除所述光刻胶完全保留部分 401 的光刻胶 40。
通过上述步骤 S201-S206,便可在基板上形成所述半导体有源层 203、所 述源极 204和所述漏极 205、 以及与所述漏极 205电连接的像素电极 30。 其 中， 所述源极 204和所述漏极 205、 以及所述像素电极 30由经过金属化处理 而具有导体特性的薄膜形成， 所述半导体有源层 203由未经过金属化处理具 有半导体特性的金属氧化物薄膜形成。 在上述步骤的基础上， 在所述阵列基板 10 包括所述顶栅型薄膜晶体管 20的情况下，还可以再通过一次多色调掩模工艺形成所述栅绝缘层 202和所 述栅极 201， 可以包括：
5207、如图 6 ( g )所示， 在形成有所述半导体有源层 203、 所述源极 204 和所述漏极 205、 以及所述像素电极 30的基板上依次形成一层栅绝缘层薄膜
12和一层金属薄膜 13， 并在所述金属薄膜 13上方形成光刻胶 40。
5208、 如图 6 ( h )所示， 釆用多色调掩模板 50对形成有所述光刻胶 40 的基板进行曝光、 显影后， 形成光刻胶完全保留部分 401、 光刻胶部分保留 部分 402和光刻胶完全去除部分 403。
其中， 所述光刻胶完全保留部分 401对应待形成的所述栅极 201、 栅线 和栅线引线（图中未标出） 的区域， 所述光刻胶完全去除部分 403对应周边 区域的待形成的过孔（图中未标出） ， 所述光刻胶部分保留部分 402对应其 他区域。
5209、 釆用刻蚀工艺去除所述光刻胶完全去除部分 403对应的所述金属 薄膜 13以及栅绝缘层 202, 形成包括过孔（图中未标出 ) 的栅绝缘层 202; 然后釆用灰化工艺去除所述光刻胶部分保留部分 402的光刻胶 40，并釆用刻 蚀工艺去除其下方对应的所述金属薄膜 13， 形成所述栅极 201、 栅线、 栅线 引线等。
5210、 釆用剥离工艺去除所述光刻胶完全保留部分 401的光刻胶 40， 形 成参考图 4所示的阵列基板 10。
本发明实施例提供的阵列基板 10 不仅可以适用于扭曲向列型液晶显示 装置的生产， 还可以适用于高级超维场转换型液晶显示装置的生产。
在此基础上， 进一步的， 如图 7所示， 所述方法还包括： 通过一次构图 工艺在基板上形成公共电极 60。
其中， 对于高级超维场转换技术而言， 其核心技术特性可以描述为： 通 过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产 生的电场形成多维电场， 使液晶盒内狭缝电极间、 电极正上方所有取向液晶 分子都能够产生旋转， 从而提高了液晶工作效率并增大了透光效率。 高级超 维场转换技术可以提高薄膜晶体管液晶显示面板的画面品质，具有高分辨率、 高透过率、 低功耗、 宽视角、 高开口率、 低色差、 无挤压水波纹等优点。 下面提供一示例性实施例对具有顶栅型薄膜晶体管 20的阵列基板 10的 制备方法进行说明。 该方法包括如下步骤：
5301、 参考图 6 ( a )所示， 釆用磁控溅射法在基板上依次沉积一层厚度 为 400人至 700人的铟镓辞氧化物 （ IGZO )薄膜， 并在所述 IGZO薄膜表面 涂覆一层光刻胶 40。
其中， 所述 IGZO薄膜为具有半导体特性的透明金属氧化物薄膜。
5302、 参考图 6 ( b )所示， 釆用多色调掩模板 50对形成有所述光刻胶 40的基板进行曝光、 显影后， 形成光刻胶完全保留部分 401、 光刻胶部分保 留部分 402和光刻胶完全去除部分 403。
其中， 所述光刻胶完全保留部分 401对应待形成的半导体有源层 203的 区域， 所述光刻胶部分保留部分 402对应待形成的源极 204和漏极 205、 以 及与所述漏极 205电连接的像素电极 30的区域， 所述光刻胶完全去除部分 403对应其他区域。
5303、 参考图 6 ( c )所示， 釆用刻蚀工艺去除所述光刻胶完全去除部分 403对应的所述 IGZO薄膜。
5304、 参考图 6 ( d )所示， 釆用灰化工艺去除所述光刻胶部分保留部分 402的光刻胶 40。
此时， 对应待形成的源极 204和所述漏极 205、 以及所述像素电极 30的 区域的 IGZO薄膜暴露在外； 对应待形成的所述半导体有源层 203的区域的 IGZO薄膜表面仍有光刻胶 40覆盖。
5305、 参考图 6 ( e )所示， 对上述基板进行等离子体处理， 使露出的具 有半导体特性的 IGZO薄膜转化为具有导体特性的薄膜， 从而形成所述源极 204和所述漏极 205、 以及与所述漏极 205电连接的所述像素电极 30， 所述 漏极 205与所述像素电极 30为一体结构。
此时，位于所述光刻胶 40下方的 IGZO薄膜未进行等离子体处理，仍保 持其半导体特性， 从而形成所述半导体有源层 203。
示例性地， 所述等离子体处理包括： 将具有露出的金属氧化物薄膜的基 板置于真空腔室中， 釆用氢气等离子体或氧气等离子体处理； 此时， 所述真 空腔室内的压力为 1000~2000mtorr， 所述氢气或氧气的气体流量为 5000~15000sccm, 所述真空腔室内两极板之间的功率为 1500~2500W。 5306、 参考图 6 ( f )所示， 釆用剥离工艺去除所述光刻胶完全保留部分 401的光刻胶 40。
5307、 如图 6 ( g )所示， 釆用磁控溅射法在形成有所述金属氧化物半导 体有源层 203、 所述源极 204和所述漏极 205、 以及所述像素电极 30的基板 上依次沉积一层栅绝缘层薄膜 12和金属薄膜 13，并在所述金属薄膜 13的表 面涂覆一层光刻胶 40。
5308、 如图 6 ( h )所示， 釆用多色调掩模板 50对形成有所述光刻胶 40 的基板进行曝光、 显影后， 形成光刻胶完全保留部分 401、 光刻胶部分保留 部分 402和光刻胶完全去除部分 403。
其中， 所述光刻胶完全保留部分 401对应待形成的栅极 201、 栅线和栅 线引线（图中未标出） 的区域， 所述光刻胶完全去除部分 403对应周边区域 的待形成的过孔（图中未标出） ， 所述光刻胶部分保留部分 402对应其他区 域。
5309、 参考图 6 ( h )所示， 釆用刻蚀工艺去除所述光刻胶完全去除部分 403对应的所述金属薄膜 13以及栅绝缘层 202, 形成包括所述过孔（图中未 标出）的栅绝缘层 202; 然后釆用灰化工艺去除所述光刻胶部分保留部分 402 的光刻胶 40，并釆用刻蚀工艺去除其下方对应的所述金属薄膜 13，形成所述 栅极 201、 栅线、 栅线引线等。
5310、 釆用剥离工艺去除所述光刻胶完全保留部分 401的光刻胶 40， 形 成参考图 4所示的阵列基板 10。
通过上述步骤 S301-S310, 仅通过两次构图工艺便可得到参考图 4所示 的具有顶栅型薄膜晶体管 20的阵列基板 10，有效的减少了构图工艺的次数， 从而可提升量产产品的产能， 降低成本。
进一步地， 参考图 7所示， 在完成所述步骤 S301-S310的基础上， 所述 方法还可以包括：
5311、 釆用磁控溅射法在上述基板上形成钝化层 70。
5312、 在形成有所述钝化层 70的基板上通过一次构图工艺形成公共电 极 60。
通过上述步骤 S301-S312, 便可以形成高级超维场转换型阵列基板， 可 有效减少构图工艺次数， 从而提升量产产品的产能， 降低成本。 本发明实施例还提供一种薄膜晶体管 20， 参考图 1和图 2所示， 所述薄 膜晶体管 20包括有源层 203、以及位于所述有源层 203两侧的源极 204和漏 极 205; 其中， 所述有源层 203、 所述源极 204和所述漏极 205同层设置。
当然， 所述薄膜晶体管 20还包括栅极 201和栅绝缘层 202。
这里，对所述栅极 201和所述有源层 203的相对位置关系不作具体限定。 需要说明的是， 所述薄膜晶体管 20可以为顶栅型结构， 即， 所述栅极 201 位于所述有源层 203上方； 或者， 所述薄膜晶体管 20也可以为底栅型结构， 即， 所述栅极 201位于所述有源层 203下方。
在此基础上， 可选的， 所述有源层 203的材料可以为呈半导体特性的金 属氧化物材料， 例如， 透明金属氧化物材料； 所述源极 204和所述漏极 205 的材料为与所述有源层 203相同的材料经过金属化处理后得到的材料。
进一步可选的， 所述呈半导体特性的金属氧化物材料包括 IGZO、 IGO、 ITZO、 ΑΖΟ中的至少一种。
示例性地，参考图 1所示，所述薄膜晶体管 20为顶栅型薄膜晶体管。即， 在所述源极 204和所述漏极 205、 以及所述有源层 203的上方还设置有栅绝 缘层 202和栅极 201。
当所述薄膜晶体管 20具有顶栅型结构时，可以按照首先通过一次构图工 艺形成所述有源层 203、所述源极 204和所述漏极 205，再通过一次构图工艺 形成所述栅绝缘层 202和所述栅极 201的顺序进行制备。 这样， 仅通过两次 构图工艺便可形成所述薄膜晶体管 20， 有效地减少了构图工艺的次数， 从而 提升量产产品的产能， 降低成本。
本发明实施例还提供一种阵列基板 10， 参考图 4和图 5所示， 所述阵列 基板 10包括： 基板； 彼此交叉的多条栅线以及多条数据线； 多个像素单元， 在由彼此交叉的多条数据线和多条栅线定义且呈矩阵排列， 多个像素单元的 每个包括： 上述的薄膜晶体管 20和像素电极 30。
可选的， 所述薄膜晶体管 20的漏极 205与所述像素电极 30连接； 所述 薄膜晶体管 20的有源层 203、 源极 204和漏极 205、 以及所述像素电极 30 同层设置；其中，所述漏极 205与所述像素电极 30为一体结构且具有相同的 材料。
在所述阵列基板 10 为高级超维场转换型阵列基板的情况下， 参考图 7 所示， 所述阵列基板 10还可以包括公共电极 60。
需要说明的是， 尽管上述实施例中， 以所述漏极 205与所述像素电极 30 相连为例进行了说明， 然而本领域的技术人员应当明白， 由于薄膜晶体管 20 的所述源极 204和所述漏极 205在结构和组成上的可互换性， 也可以将所述 源极 204与所述像素电极 30相连， 这属于本发明的上述实施例的等同变换。
本发明实施例还提供一种显示装置， 包括上述的阵列基板 10。
本发明实施例所提供的显示装置可以为： 液晶面板、 电子纸、 液晶电视、 液晶显示器、 有机发光二极管显示器（Organic Light Emitting Diode, 简称 OLED ) 、 数码相框、 手机、 平板电脑等具有任何显示功能的产品或部件。
本发明实施例提供了一种薄膜晶体管的制备方法、 阵列基板的制备方法 以及阵列基板， 该薄膜晶体管的制备方法包括通过一次构图工艺在基板上形 成有源层、 源极和漏极， 且所述有源层、 所述源极和所述漏极位于同一层。 与现有技术相比， 该制备方法可以有效地减少构图工艺的次数， 从而可提升 量产产品的产能， 降低成本。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。
本申请要求于 2013年 12月 27日递交的中国专利申请第 201310740724.5 号的优先权， 在此全文引用上述中国专利申请公开的内容以作为本申请的一 部分。

Claims

权利要求书
1、 一种薄膜晶体管的制备方法， 包括： 通过一次构图工艺在基板上形成 有源层、 源极和漏极， 且所述有源层、 所述源极和所述漏极位于同一层。
2、根据权利要求 1所述的制备方法，其中所述通过一次构图工艺在基板 上形成有源层、 源极和漏极， 包括：
在所述基板上形成一层半导体薄膜，并在所述半导体薄膜上涂敷光刻胶； 釆用多色调掩模板对形成有所述光刻胶的基板进行曝光、 显影， 形成光 刻胶完全保留部分、 光刻胶部分保留部分和光刻胶完全去除部分； 其中， 所 述光刻胶完全保留部分对应待形成的所述有源层的区域， 所述光刻胶部分保 留部分对应待形成的所述源极和所述漏极的区域， 所述光刻胶完全去除部分 对应其他区 i或；
釆用刻蚀工艺去除所述光刻胶完全去除部分对应的所述半导体薄膜； 釆用灰化工艺去除所述光刻胶部分保留部分的光刻胶；
对所述半导体薄膜进行金属化处理， 使露出的所述半导体薄膜转化为具 有导体特性的薄膜， 形成所述源极和所述漏极， 而所述光刻胶完全保留部分 的所述半导体薄膜未受金属化处理影响， 形成所述半导体有源层；
釆用剥离工艺去除所述光刻胶完全保留部分的光刻胶。
3、根据权利要求 2所述的制备方法，其中所述对所述半导体薄膜进行金 属化处理， 包括：
将具有露出的所述半导体薄膜的所述基板置于还原性气氛中且在 200~400°C进行热处理； 或，
将具有露出的所述半导体薄膜的所述基板置于真空腔室中， 釆用氢气等 离子体或氧气等离子体处理， 其中， 所述真空腔室内的压力为 1000~2000mtorr, 气体流量为 5000~15000sccm。
4、根据权利要求 3所述的制备方法，其中所述进行金属化处理的半导体 薄膜为金属氧化物薄膜。
5、根据权利要求 4所述的制备方法，其中所述金属氧化物薄膜釆用具有 半导体特性的透明金属氧化物材料。
6、根据权利要求 5所述的制备方法，其中所述具有半导体特性的透明金 属氧化物材料包括铟镓辞氧化物、 铟镓氧化物、 非晶态铟锡辞氧化物、 铝辞 氧化物中的至少一种。
7、 根据权利要求 1-6中任一项所述的制备方法， 还包括： 在形成有所述 有源层、 所述源极和所述漏极的基板上， 通过一次构图工艺形成位于所述有 源层、 所述源极和所述漏极上方的栅绝缘层和栅极。
8、根据权利要求 1-6中任一项所述的制备方法， 在通过一次构图工艺在 所述基板上形成所述有源层、 所述源极和所述漏极之前， 还包括： 通过两次 构图工艺在基板上依次形成栅极和栅绝缘层。
9、一种阵列基板的制备方法， 包括制备薄膜晶体管和制备像素电极， 其 中制备所述薄膜晶体管包括： 通过一次构图工艺在基板上形成有源层、 源极 和漏极， 且所述有源层、 所述源极和所述漏极位于同一层。
10、 根据权利要求 9所述的制备方法， 其中通过一次构图工艺在基板上 形成位于同一层的有源层、 源极和漏极的同时， 还形成与所述漏极电连接且 同层的像素电极，
其中， 所述漏极与所述像素电极为一体结构且由相同的材料形成。
11、根据权利要求 10所述的制备方法，其中通过一次构图工艺在基板上 形成位于同一层的所述有源层、 所述源极和所述漏极、 以及与所述漏极电连 接的像素电极， 包括：
在所述基板上形成一层半导体薄膜，并在所述半导体薄膜上形成光刻胶； 釆用多色调掩模板对形成有所述光刻胶的基板进行曝光、 显影， 形成光 刻胶完全保留部分、 光刻胶部分保留部分和光刻胶完全去除部分； 其中， 所 述光刻胶完全保留部分对应待形成的半导体有源层的区域， 所述光刻胶部分 保留部分对应待形成的所述源极和漏极、 以及与所述漏极电连接的所述像素 电极的区域， 所述光刻胶完全去除部分对应其他区域；
釆用刻蚀工艺去除所述光刻胶完全去除部分对应的所述半导体薄膜； 釆用灰化工艺去除所述光刻胶部分保留部分的光刻胶；
对所述半导体薄膜进行金属化处理， 使露出的所述半导体薄膜转化为具 有导体特性的薄膜， 形成所述源极和所述漏极、 以及与所述漏极电连接的像 素电极； 对应所述光刻胶完全保留部分的所述半导体薄膜未受金属化处理影 响， 形成所述半导体有源层； 釆用剥离工艺去除所述光刻胶完全保留部分的光刻胶。
12、根据权利要求 11所述的制备方法，其中所述对所述半导体薄膜进行 金属化处理， 包括：
将具有露出的所述半导体薄膜的所述基板置于还原性气氛中且在 200~400°C进行热处理； 或，
将具有露出的所述半导体薄膜的所述基板置于真空腔室中， 釆用氢气等 离子体或氧气等离子体处理， 其中， 所述真空腔室内的压力为 1000~2000mtorr, 气体流量为 5000~15000sccm。
13、根据权利要求 12所述的制备方法，其中所述进行金属化处理的半导 体薄膜为金属氧化物薄膜。
14、根据权利要求 13所述的制备方法，其中所述金属氧化物薄膜釆用具 有半导体特性的透明金属氧化物材料。
15、根据权利要求 14所述的制备方法，其中所述具有半导体特性的透明 金属氧化物材料包括铟镓辞氧化物、 铟镓氧化物、 非晶态铟锡辞氧化物、 铝 辞氧化物中的至少一种。
16、 根据权利要求 9-15中任一项所述的制备方法， 所述方法还包括： 通 过一次构图工艺在所述基板上形成公共电极。
17、 一种阵列基板， 包括：
基板；
彼此交叉的多条栅线以及多条数据线， 形成在所述基板上；
多个像素单元， 在由彼此交叉的多条数据线和多条栅线定义且呈矩阵排 歹 |J， 其中多个像素单元的每个包括薄膜晶体管和像素电极， 所述薄膜晶体管 包括同层设置的有源层、 源极和漏极。
18、根据权利要求 17所述的阵列基板，其中所述有源层的材料为金属氧 化物材料， 所述源极和所述漏极的材料为经过金属化处理的所述金属氧化物 材料。
19、 根据权利要求 17-18中任一项所述的阵列基板， 其中所述薄膜晶体 管的漏极与所述像素电极连接；
所述薄膜晶体管的有源层、 源极和漏极、 以及所述像素电极同层设置； 其中， 所述漏极与所述像素电极为一体结构且由相同的材料制成。
20、根据权利要求 17所述的阵列基板，其中所述阵列基板还包括公共电 极。
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