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WO2015079779A1 - 太陽電池の製造方法 - Google Patents

太陽電池の製造方法 Download PDF

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WO2015079779A1
WO2015079779A1 PCT/JP2014/074395 JP2014074395W WO2015079779A1 WO 2015079779 A1 WO2015079779 A1 WO 2015079779A1 JP 2014074395 W JP2014074395 W JP 2014074395W WO 2015079779 A1 WO2015079779 A1 WO 2015079779A1
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WO
WIPO (PCT)
Prior art keywords
amorphous semiconductor
layer
semiconductor layer
type
etching
Prior art date
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Ceased
Application number
PCT/JP2014/074395
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English (en)
French (fr)
Inventor
尚史 林
森上　光章
正人 重松
三島　孝博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2015550596A priority Critical patent/JP6331040B2/ja
Publication of WO2015079779A1 publication Critical patent/WO2015079779A1/ja
Priority to US15/164,874 priority patent/US9705027B2/en
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
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    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a method for manufacturing a solar cell.
  • Patent Document 1 After forming a p-type or n-type semiconductor layer on the back surface of a semiconductor substrate, an insulating layer is formed thereon, and the insulating layer is first etched with an acidic etching solution using a photolithography method. Pattern. Next, the p-type or n-type semiconductor layer is etched with an alkaline etchant using the patterned insulating layer as a mask.
  • Patent Document 2 an insulating layer and an amorphous semiconductor layer are formed on the back surface of a semiconductor substrate, and each layer is etched by laser etching or etching paste to manufacture an interdigital structure solar cell.
  • An object of the present invention is to provide a method by which a solar cell such as a back junction type can be manufactured more easily.
  • the present invention provides a first step of forming a first amorphous semiconductor layer of one conductivity type on a main surface of a semiconductor substrate, and a first step of forming an insulating layer on the first amorphous semiconductor layer.
  • Two steps a third step in which the insulating layer and the first amorphous semiconductor layer in the first predetermined region are removed by etching, and one conductivity type on the insulating layer after the third step.
  • a fourth step of forming a second amorphous semiconductor layer of another conductivity type different from the fifth step and a fifth step of removing the second amorphous semiconductor layer in a second predetermined region by etching.
  • the third step includes a step of applying an etching paste on the first predetermined region of the insulating layer, and the insulating layer and the amorphous semiconductor layer in the first predetermined region by the etching paste. And removing by etching.
  • a solar cell such as a back junction type can be manufactured more easily.
  • FIG. 1 is a schematic plan view showing the solar cell of the first and second embodiments.
  • FIG. 2 is a schematic cross-sectional view showing an enlarged part of a cross section taken along line II-II shown in FIG.
  • FIG. 3 is a schematic cross-sectional view for explaining the manufacturing process of the solar cell of the first embodiment.
  • FIG. 4 is a schematic cross-sectional view for explaining the manufacturing process of the solar cell of the first embodiment.
  • FIG. 5 is a schematic cross-sectional view for explaining the manufacturing process of the solar cell of the first embodiment.
  • FIG. 6 is a schematic cross-sectional view for explaining the manufacturing process of the solar cell of the first embodiment.
  • FIG. 7 is a schematic cross-sectional view for explaining the manufacturing process of the solar cell of the first embodiment.
  • FIG. 8 is a schematic cross-sectional view for explaining the manufacturing process of the solar cell of the first embodiment.
  • FIG. 9 is a schematic cross-sectional view for explaining the manufacturing process of the solar cell of the first embodiment.
  • FIG. 10 is a schematic cross-sectional view for explaining the manufacturing process of the solar cell of the second embodiment.
  • FIG. 1 is a schematic plan view showing the solar cell of the first and second embodiments.
  • FIG. 2 is a schematic cross-sectional view showing an enlarged part of a cross section taken along line II-II shown in FIG.
  • the solar cell 1 is a back junction solar cell, and FIG. 1 shows the back surface of the solar cell 1.
  • the solar cell 1 includes a semiconductor substrate 10.
  • the semiconductor substrate 10 has a light receiving surface 10a and a back surface 10b.
  • the semiconductor substrate 10 generates carriers by receiving the light 11 on the light receiving surface 10a.
  • the carriers are holes and electrons that are generated when light is absorbed by the semiconductor substrate 10.
  • the semiconductor substrate 10 is composed of a crystalline semiconductor substrate having n-type or p-type conductivity.
  • the crystalline semiconductor substrate include a crystalline silicon substrate such as a single crystal silicon substrate and a polycrystalline silicon substrate.
  • the semiconductor substrate can be formed of a semiconductor substrate other than a crystalline semiconductor substrate.
  • a compound semiconductor substrate made of GaAs, InP, or the like can be used in place of the semiconductor substrate 10.
  • the semiconductor substrate 10 is formed of an n-type crystalline silicon substrate that is one conductivity type will be described.
  • An i-type amorphous semiconductor layer 17 i made of a substantially intrinsic amorphous semiconductor (hereinafter, the intrinsic semiconductor is referred to as “i-type semiconductor”) is formed on the light receiving surface 10 a of the semiconductor substrate 10. ing.
  • the i-type amorphous semiconductor layer 17i is specifically formed of i-type amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 17i is not particularly limited as long as the thickness does not substantially contribute to power generation.
  • the thickness of the i-type amorphous semiconductor layer 17i can be, for example, about several nm to 25 nm.
  • the “amorphous semiconductor” may include a microcrystalline semiconductor.
  • a microcrystalline semiconductor refers to a semiconductor in which a semiconductor crystal is precipitated in an amorphous semiconductor.
  • the n-type amorphous semiconductor layer 17n is an amorphous semiconductor layer to which an n-type dopant is added and has an n-type conductivity type.
  • the n-type amorphous semiconductor layer 17n is made of n-type amorphous silicon containing hydrogen.
  • the thickness of the n-type amorphous semiconductor layer 17n is not particularly limited. The thickness of the n-type amorphous semiconductor layer 17n can be, for example, about 2 nm to 50 nm.
  • an insulating layer 16 having both a function as an antireflection film and a function as a protective film is formed on the n-type amorphous semiconductor layer 17n.
  • the insulating layer 16 can be formed of, for example, silicon oxide, silicon nitride, or silicon oxynitride.
  • the thickness of the insulating layer 16 can be appropriately set according to the antireflection characteristics of the antireflection film to be applied.
  • the thickness of the insulating layer 16 can be about 80 nm to 1000 nm, for example.
  • the laminated structure of the i-type amorphous semiconductor layer 17i, the n-type amorphous semiconductor layer 17n, and the insulating layer 16 has a function as a passivation layer of the semiconductor substrate 10 and a function as an antireflection film.
  • an n-type semiconductor multilayer structure 12 of one conductivity type and a p-type semiconductor multilayer structure 13 of another conductivity type are formed on the back surface 10b of the semiconductor substrate 10.
  • the n-type region R1 which is a region of one conductivity type has an n-type semiconductor stacked structure 12, and the p-type region R2 which is a region of other conductivity type has a p-type semiconductor stacked structure 13. is doing.
  • each of the n-type region R1 and the p-type region R2 is formed in a comb shape.
  • the n-type region R1 and the p-type region R2 are formed so as to be interleaved with each other.
  • the n-type regions R1 and the p-type regions R2 are alternately arranged along the direction x perpendicular to the intersecting width direction y.
  • An insulating region R3 is formed between the n-type region R1 and the p-type region R2. As shown in FIG. 1, the insulating region R3 is formed so as to extend in the x direction, is folded back in the turn region R5, and is then formed so as to extend in the opposite x direction.
  • the n-type semiconductor multilayer structure 12 is formed on the i-type amorphous semiconductor layer 12i as the first intrinsic semiconductor layer and the i-type amorphous semiconductor layer 12i formed on the back surface 10b.
  • the n-type amorphous semiconductor layer 12n is a laminated body.
  • the i-type amorphous semiconductor layer 12i is made of amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 12i is not particularly limited as long as the thickness does not substantially contribute to power generation.
  • the thickness of the i-type amorphous semiconductor layer 12i can be, for example, about several nm to 25 nm.
  • the n-type amorphous semiconductor layer 12n is doped with an n-type dopant similarly to the n-type amorphous semiconductor layer 17n, and has an n-type conductivity type as with the semiconductor substrate 10.
  • the n-type amorphous semiconductor layer 12n is made of n-type amorphous silicon containing hydrogen.
  • the thickness of the n-type amorphous semiconductor layer 12n is not particularly limited. The thickness of the n-type amorphous semiconductor layer 12n can be, for example, about 2 nm to 50 nm.
  • An insulating layer 18 is formed on both ends excluding the central portion in the direction x of the n-type semiconductor multilayer structure 12. A central portion in the direction x of the n-type semiconductor multilayer structure 12 is exposed from the insulating layer 18.
  • the material of the insulating layer 18 is not particularly limited.
  • the insulating layer 18 can be formed of, for example, silicon oxide, silicon nitride, silicon oxynitride, or the like. Especially, it is preferable that the insulating layer 18 is formed of silicon nitride.
  • the insulating layer 18 preferably contains hydrogen.
  • the p-type semiconductor multilayer structure 13 is formed on the back surface 10b portion exposed from the n-type semiconductor multilayer structure 12 on the back surface 10b and on the end of the insulating layer 18.
  • the p-type semiconductor multilayer structure 13 is formed on the i-type amorphous semiconductor layer 13i as the second intrinsic semiconductor layer and the i-type amorphous semiconductor layer 13i formed on the back surface 10b. And a p-type amorphous semiconductor layer 13p.
  • the i-type amorphous semiconductor layer 13i is made of amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 13i is not particularly limited as long as the thickness does not substantially contribute to power generation.
  • the thickness of the i-type amorphous semiconductor layer 13i can be, for example, about several nm to 25 nm.
  • the p-type amorphous semiconductor layer 13p is an amorphous semiconductor layer having a p-type conductivity type, to which a p-type dopant is added.
  • the p-type amorphous semiconductor layer 13p is made of p-type amorphous silicon containing hydrogen.
  • the thickness of the p-type amorphous semiconductor layer 13p is not particularly limited. The thickness of the p-type amorphous semiconductor layer 13p can be, for example, about 2 nm to 50 nm.
  • an i-type amorphous semiconductor layer 13i having a thickness that does not substantially contribute to power generation is provided between the crystalline semiconductor substrate 10 and the p-type amorphous semiconductor layer 13p.
  • the semiconductor substrate 10 and the p-type semiconductor stacked structure 13 are provided. Minority carrier recombination can be suppressed at the bonding interface. As a result, the photoelectric conversion efficiency can be improved.
  • each of the amorphous semiconductor layers 17i, 17n, 12, and 13 preferably contains hydrogen in order to improve passivation properties.
  • an n-side electrode 14 as an electrode on one conductivity type side for collecting electrons is formed.
  • a p-side electrode 15 as an electrode on the other conductivity type side that collects holes is formed.
  • the p-side electrode 15 and the n-side electrode 14 are electrically insulated by interposing the insulating region R3.
  • each of the n-type region R1 and the p-type region R2 is formed in a comb shape.
  • each of the n-side electrode 14 and the p-side electrode 15 includes bus bars 14A and 15A and a plurality of fingers 14B and 15B.
  • each of the n-side electrode 14 and the p-side electrode 15 is composed of only a plurality of fingers, and may be a bus bar-less electrode having no bus bar.
  • Each of the n-side electrode 14 and the p-side electrode 15 is not particularly limited as long as it can collect carriers.
  • each of the n-side electrode 14 and the p-side electrode 15 is formed by a laminated body of first to fourth conductive layers 19a to 19d.
  • the first conductive layer 19a can be formed by, for example, TCO (Transparent Conductive Oxide) such as ITO (Indium Tin Oxide). Specifically, in the present embodiment, the first conductive layer 19a is made of ITO. The thickness of the first conductive layer 19a can be about 50 to 100 nm, for example.
  • the first conductive layer 19a can be formed by a thin film forming method such as a sputtering method or a CVD (Chemical Vapor Deposition) method.
  • the second to fourth conductive layers 19b to 19d can be formed of a metal or alloy such as Cu, for example. Specifically, in the present embodiment, each of the second and third conductive layers 19b and 19c is formed of Cu.
  • the fourth conductive layer 19d is made of Sn.
  • the thicknesses of the second to fourth conductive layers 19b to 19d can be set to, for example, about 50 nm to 1000 nm, about 10 ⁇ m to 20 ⁇ m, and about 1 ⁇ m to 5 ⁇ m, respectively.
  • the second conductive layer 19b constitutes a seed layer.
  • the “seed layer” refers to a layer that is a starting point for plating growth.
  • the seed layer is generally made of a metal or an alloy.
  • the second conductive layer 19b as a seed layer can be formed by a thin film forming method such as a sputtering method, a vapor deposition method, a printing method, or an ink jet method other than the plating method.
  • the third and fourth conductive layers 19c and 19d are constituted by plating films.
  • an i-type amorphous semiconductor layer 12i provided on the back surface 10b and an n-type amorphous semiconductor provided on the i-type amorphous semiconductor layer 12i A one-conductive type semiconductor stacked structure (n-type semiconductor stacked structure 12) having a layer 12n is shown as an example.
  • another conductivity type semiconductor layer an i-type amorphous semiconductor layer 13i provided on the back surface 10b, a p-type amorphous semiconductor layer 13p provided on the i-type amorphous semiconductor layer 13i, and
  • the other conductive type semiconductor multilayer structure (p-type semiconductor multilayer structure 13) having the following structure is shown.
  • the “one-conductivity-type semiconductor layer” and the “other-conductivity-type semiconductor layer” in the present invention are not limited to these.
  • the i-type amorphous semiconductor layer 12i and the i-type amorphous semiconductor The layer 13i may not be formed.
  • the semiconductor substrate 10 is prepared. Next, as shown in FIG. 3, an i-type amorphous semiconductor layer 17i and an n-type amorphous semiconductor layer 17n are formed on the light receiving surface 10a of the semiconductor substrate 10, and an i-type is formed on the back surface 10b. An amorphous semiconductor layer 21 and an n-type amorphous semiconductor layer 22 are formed.
  • the formation method of i-type amorphous semiconductor layers 17i and 21 and n-type amorphous semiconductor layers 17n and 22 is not particularly limited.
  • Each of the i-type amorphous semiconductor layers 17i, 21 and the n-type amorphous semiconductor layers 17n, 22 can be formed by, for example, a CVD (Chemical Vapor Deposition) method such as a plasma CVD method.
  • CVD Chemical Vapor Deposition
  • the insulating layer 16 is formed on the n-type amorphous semiconductor layer 17 n and the insulating layer 23 is formed on the n-type amorphous semiconductor layer 22.
  • the formation method of the insulating layers 16 and 23 is not specifically limited.
  • the insulating layers 16 and 23 can be formed by, for example, a thin film forming method such as a sputtering method or a CVD method.
  • an etching paste 30 is applied on the first predetermined region of the insulating layer 23. Specifically, the etching paste 30 is applied on the insulating layer 23 in a region where the p-type semiconductor multilayer structure 13 is bonded to the semiconductor substrate 10.
  • the etching paste 30 a material capable of etching the insulating layer 23, the i-type amorphous semiconductor layer 21, and the n-type amorphous semiconductor layer 22 is used.
  • etching paste 30 for example, a resin paste containing phosphoric acid (H 3 PO 4 ) can be used.
  • the material contained in the etching paste 30 is phosphoric acid (H 3 PO 4) as long as the material has an erosion action on the insulating layer 23, the i-type amorphous semiconductor layer 21, and the n-type amorphous semiconductor layer 22. ) Is not limited.
  • Etching conditions using the etching paste 30 are as follows: phosphoric acid (H 3 PO 4 ) is a temperature at which the insulating layer 23, the i-type amorphous semiconductor layer 21, and the n-type amorphous semiconductor layer 22 are eroded, for example, about 200 Heating to °C. However, when a material other than phosphoric acid (H 3 PO 4 ) is used, the etching condition by the etching paste 30 is that the material is heated to a temperature at which the erosion action is exhibited.
  • Etching paste 30 is used to etch away portions of the first predetermined region of insulating layer 23, i-type amorphous semiconductor layer 21, and n-type amorphous semiconductor layer 22.
  • the first predetermined area is related to the area R2. Thereby, as shown in FIG. 6, an i-type amorphous semiconductor layer 12i and an n-type amorphous semiconductor layer 12n (see FIG. 2) are formed.
  • the i-type amorphous semiconductor layer 24 and the p-type amorphous semiconductor layer 25 are sequentially formed so as to cover the back surface 10b.
  • a method for forming the amorphous semiconductor layers 24 and 25 is not particularly limited.
  • the amorphous semiconductor layers 24 and 25 can be formed by, for example, a CVD method.
  • portions of the second predetermined regions of the amorphous semiconductor layers 24 and 25 are removed by etching.
  • the second predetermined region is a part of a portion located on the insulating layer 23.
  • the second predetermined area is related to the area R1.
  • the i-type amorphous semiconductor layer 13i and the p-type amorphous semiconductor layer 13p are formed from the amorphous semiconductor layers 24 and 25.
  • This step may be performed using an etching paste as in the etching of the insulating layer 23, the i-type amorphous semiconductor layer 21 and the n-type amorphous semiconductor layer 22, or a wet process using a resist mask and an etching agent. Etching or dry etching may be used.
  • a first etchant having an etching rate for the amorphous semiconductor layers 24 and 25 higher than that for the insulating layer 23 is used. For this reason, the amorphous semiconductor layers 24 and 25 are selectively etched out of the insulating layer 23 and the amorphous semiconductor layers 24 and 25.
  • amorphous semiconductor layers 24 and 25 are made of silicon and the insulating layer 23 is made of silicon oxide, silicon nitride, or silicon oxynitride, for example, NaOH is contained.
  • examples thereof include an alkaline aqueous solution such as an aqueous NaOH solution, an aqueous KOH solution containing KOH, and a mixed acid of nitric acid and ammonia.
  • a resist mask (not shown) is formed in a region excluding the second region on the p-type amorphous semiconductor layer 25, and is etched using the above-described etching agent, whereby the amorphous semiconductor in the second predetermined region is formed. Layers 24 and 25 are removed.
  • the insulating layer 23 is etched. Specifically, the exposed portion of the insulating layer 23 is etched and removed using the second semiconductor etchant using the amorphous semiconductor layers 13i and 13p as a mask. Thus, the n-type amorphous semiconductor layer 12n in the second predetermined region is exposed, and the insulating layer 18 is formed from the insulating layer 23. In this step, a second etchant having an etching rate with respect to the insulating layer 23 higher than that with respect to the amorphous semiconductor layers 24 and 25 is used. For this reason, the insulating layer 23 is selectively etched among the insulating layer 23 and the amorphous semiconductor layers 24 and 25.
  • HF is included.
  • examples include HF aqueous solution and acidic aqueous solution such as phosphoric acid aqueous solution.
  • the n-type semiconductor multilayer structure 12 including the i-type amorphous semiconductor layer 12i and the n-type amorphous semiconductor layer 12n on the back surface 10b of the semiconductor substrate 10, and the i-type amorphous semiconductor
  • a p-type semiconductor multilayer structure 13 composed of the crystalline semiconductor layer 13i and the p-type amorphous semiconductor layer 13p can be formed.
  • an n-side electrode 14 and a p-side electrode 15 are formed on each of the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p in the same manner as described in Patent Document 1.
  • the solar cell 1 shown in FIG. 2 can be completed by performing an electrode formation process.
  • the first conductive layer 19a made of TCO and the second conductive layer 19b made of a metal such as Cu or an alloy are formed by a CVD (Chemical Vapor Deposition) method such as a plasma CVD method or a sputtering method. They are formed in this order by a thin film forming method.
  • CVD Chemical Vapor Deposition
  • the third predetermined region located on the insulating layer 18 is divided to form the first and second conductive layers 19a and 19b in the state shown in FIG. This division can be performed by, for example, wet etching or dry etching using a resist mask and an etching agent.
  • a third conductive layer 19c made of Cu and a fourth conductive layer 19d made of Sn are sequentially formed on the first and second conductive layers 19a and 19b by electrolytic plating.
  • the n-side electrode 14 and the p-side electrode 15 shown in FIG. 2 can be completed.
  • the solar cell 1 shown in FIG. 2 can be manufactured as described above.
  • the insulating layer 23, the i-type amorphous semiconductor layer 21, and the n-type amorphous semiconductor layer 22 are simultaneously etched and removed using the etching paste 30. For this reason, a solar cell can be manufactured more simply.
  • FIG. 10 is a schematic cross-sectional view for explaining the manufacturing process of the solar cell of the second embodiment.
  • the organic layer 40 is formed on the insulating layer 23.
  • the organic layer 40 is preferably a water-repellent organic layer.
  • the organic substance that forms the organic layer 40 include silicone-based fluororesins, paraffin-based resins, ethylene urea-based resins, methylol azide-based resins, silicone-based resins, and fluorine-based resins.
  • the organic layer 40 is formed by a method of immersing the semiconductor substrate 10 on which the insulating layer 23 is formed in an organic material (immersion method), a method of supplying evaporated organic material to the surface of the insulating layer 23, or a method of spraying the organic material with a spray gun. (Spray coating method) is used.
  • the thickness of the organic layer 40 is preferably larger than the monomolecular layer and smaller than 1 ⁇ m.
  • the etching paste 30 is applied on the organic material layer 40 in the same manner as in the process shown in FIG. 5 of the first embodiment. Therefore, in this embodiment, the step of applying the etching paste 30 includes the step of forming the organic material layer 40 on the insulating layer 23 and the step of applying the etching paste 30 on a predetermined region of the organic material layer 40. It is out.
  • the contact angle of the etching paste 30 with respect to the base (organic material layer 40) can be increased. For this reason, spreading of the etching paste 30 can be reduced, and the patternability of the etching paste 30 can be improved.
  • the same etching paste as that used in the first embodiment can be used.
  • the etching paste 30 is used to etch the predetermined regions of the organic layer 40, the insulating layer 23, the i-type amorphous semiconductor layer 21, and the n-type amorphous semiconductor layer 22. To remove. Thereafter, the organic layer 40 is removed.
  • a method of removing the organic material layer 40 a method of immersing the semiconductor substrate 10 to which the organic material layer 40 is attached in a cleaning liquid can be used.
  • an alkaline aqueous solution such as a sodium hydroxide (NaOH) aqueous solution is adopted as the cleaning liquid, the organic layer 40 and the etching paste 30 can be removed simultaneously.
  • the solar cell 1 is manufactured in the same manner as in the first embodiment. can do.
  • n-type is taken as an example of one conductivity type and p-type is taken as an example of other conductivity type, but the present invention is not limited to this. N-type may be used.
  • the back junction solar cell has been described as an example, the present invention is not limited to this, and can be applied to solar cells other than the back junction solar cell.
  • the organic material layer used in the second embodiment is formed on the amorphous semiconductor layers 24 and 25.
  • Etching paste may be applied. Also in this case, as in the case of the etching of the insulating layer 23, the i-type amorphous semiconductor layer 21, and the n-type amorphous semiconductor layer 22, the spreading of the etching paste can be reduced, and the patterning of the etching paste can be reduced. Can be improved.
  • insulating layer 19a ... first conductive layer 19b ... second conductive layer 19c ... third conductive layer 19d ... fourth conductive layer 21 ... i type amorphous semiconductor layer 22 ... n Type amorphous semiconductor layer 23 ... insulating layer 24 ... i type amorphous semiconductor layer 25 ... p type amorphous semiconductor layer 30 ... etching paste 40 ... organic layer R1 ... region R2 ... region R3 ... insulating region R5 ... turn region

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Abstract

　より簡易に裏面接合型などの太陽電池を製造することができる方法を提供する。　半導体基板１０の主面上に、一導電型の第１の非晶質半導体層２１及び２２を形成する第１工程と、第１の非晶質半導体層２１及び２２の上に絶縁層を形成する第２工程と、第１の所定領域の絶縁層２３及び第１の非晶質半導体層２１及び２２をエッチングして除去する第３工程と、第３工程の後に、絶縁層２３の上に一導電型と異なる他導電型の第２の非晶質半導体層２４及び２５を形成する第４工程と、第２の所定領域の第２の非晶質半導体層２４及び２５をエッチングして除去する第５工程とを備え、第３工程は、絶縁層２３の第１の所定領域の上にエッチングペースト３０を塗布する工程と、エッチングペースト３０により、第１の所定領域の絶縁層２３及び非晶質半導体層２１及び２２をエッチングして除去する工程とを備える。

Description

太陽電池の製造方法
　本発明は、太陽電池の製造方法に関する。
　裏面接合型の太陽電池では、半導体基板の裏面の上に、ｐ型半導体層とｎ型半導体層を形成する必要がある。このため、ｐ型半導体層とｎ型半導体層の間に絶縁層が設けられる。特許文献１では、半導体基板の裏面の上にｐ型またはｎ型半導体層を形成した後、その上に絶縁層を形成し、まず絶縁層をフォトリソグラフィー法を用いて酸性のエッチング液でエッチングしてパターニングする。次に、パターニングした絶縁層をマスクとして用い、アルカリ性のエッチング液でｐ型またはｎ型半導体層をエッチングしている。
　また、特許文献２では、半導体基板の裏面の上に絶縁層、アモルファス半導体層を形成し、それぞれの層をレーザエッチングまたはエッチングペーストによってエッチングし、インターディジタル構造の太陽電池を製造している。
特開２０１２－２８７１８号公報 特表２００８－５２９２６５号公報
　本発明の目的は、より簡易に裏面接合型などの太陽電池を製造することができる方法を提供することにある。
　本発明は、半導体基板の主面上に、一導電型の第１の非晶質半導体層を形成する第１工程と、前記第１の非晶質半導体層の上に絶縁層を形成する第２工程と、第１の所定領域の前記絶縁層及び前記第１の非晶質半導体層をエッチングして除去する第３工程と、前記第３工程の後に、前記絶縁層の上に一導電型と異なる他導電型の第２の非晶質半導体層を形成する第４工程と、第２の所定領域の前記第２の非晶質半導体層をエッチングして除去する第５工程と、を備え、前記第３工程は、前記絶縁層の前記第１の所定領域の上にエッチングペーストを塗布する工程と、前記エッチングペーストにより、前記第１の所定領域の前記絶縁層及び前記非晶質半導体層をエッチングして除去する工程とを備える。
　本発明によれば、より簡易に裏面接合型などの太陽電池を製造することができる。
図１は、第１及び第２の実施形態の太陽電池を示す模式的平面図である。 図２は、図１に示すII－II線に沿う断面の一部を拡大して示す模式的断面図である。 図３は、第１の実施形態の太陽電池の製造工程を説明するための模式的断面図である。 図４は、第１の実施形態の太陽電池の製造工程を説明するための模式的断面図である。 図５は、第１の実施形態の太陽電池の製造工程を説明するための模式的断面図である。 図６は、第１の実施形態の太陽電池の製造工程を説明するための模式的断面図である。 図７は、第１の実施形態の太陽電池の製造工程を説明するための模式的断面図である。 図８は、第１の実施形態の太陽電池の製造工程を説明するための模式的断面図である。 図９は、第１の実施形態の太陽電池の製造工程を説明するための模式的断面図である。 図１０は、第２の実施形態の太陽電池の製造工程を説明するための模式的断面図である。
　以下、好ましい実施形態について説明する。但し、以下の実施形態は単なる例示であり、本発明は以下の実施形態に限定されるものではない。また、各図面において、実質的に同一の機能を有する部材は同一の符号で参照する場合がある。
　（第１及び第２の実施形態の太陽電池）
　図１は、第１及び第２の実施形態の太陽電池を示す模式的平面図である。図２は、図１に示すII－II線に沿う断面の一部を拡大して示す模式的断面図である。
　太陽電池１は、裏面接合型の太陽電池であり、図１は、太陽電池１の裏面を示している。太陽電池１は、図２に示すように、半導体基板１０を備えている。半導体基板１０は、受光面１０ａと、裏面１０ｂとを有する。半導体基板１０は、受光面１０ａにおいて、光１１を受光することによってキャリアを生成する。ここで、キャリアとは、光が半導体基板１０に吸収されることにより生成される正孔及び電子のことである。
　半導体基板１０は、ｎ型またはｐ型の導電型を有する結晶性半導体基板により構成されている。結晶性半導体基板の具体例としては、例えば、単結晶シリコン基板、多結晶シリコン基板などの結晶シリコン基板が挙げられる。なお、半導体基板は、結晶性半導体基板以外の半導体基板により構成することができる。例えば、ＧａＡｓやＩｎＰなどからなる化合物半導体基板を半導体基板１０に代えて用いることができる。以下、本実施形態では、半導体基板１０が、一導電型であるｎ型の結晶シリコン基板により構成されている例について説明する。
　半導体基板１０の受光面１０ａの上には、実質的に真性な非晶質半導体（以下、真性な半導体を「ｉ型半導体」とする。）からなるｉ型非晶質半導体層１７ｉが形成されている。本実施形態においては、ｉ型非晶質半導体層１７ｉは、具体的には、水素を含有するｉ型のアモルファスシリコンにより形成されている。ｉ型非晶質半導体層１７ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１７ｉの厚みは、例えば、数ｎｍ～２５ｎｍ程度とすることができる。
　なお、本発明において、「非晶質半導体」は、微結晶半導体を含むものであってもよい。微結晶半導体とは、非晶質半導体中に半導体結晶が析出している半導体をいう。
　ｉ型非晶質半導体層１７ｉの上には、半導体基板１０と同じ導電型を有するｎ型非晶質半導体層１７ｎが形成されている。ｎ型非晶質半導体層１７ｎは、ｎ型のドーパントが添加されており、ｎ型の導電型を有する非晶質半導体層である。具体的には、本実施形態では、ｎ型非晶質半導体層１７ｎは、水素を含有するｎ型アモルファスシリコンからなる。ｎ型非晶質半導体層１７ｎの厚みは、特に限定されない。ｎ型非晶質半導体層１７ｎの厚みは、例えば、２ｎｍ～５０ｎｍ程度とすることができる。
　ｎ型非晶質半導体層１７ｎの上には、反射防止膜としての機能と保護膜としての機能とを兼ね備えた絶縁層１６が形成されている。絶縁層１６は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素により形成することができる。絶縁層１６の厚みは、付与しようとする反射防止膜の反射防止特性などに応じて適宜設定することができる。絶縁層１６の厚みは、例えば８０ｎｍ～１０００ｎｍ程度とすることができる。
　上記のｉ型非晶質半導体層１７ｉ、ｎ型非晶質半導体層１７ｎ及び絶縁層１６の積層構造は、半導体基板１０のパッシベーション層としての機能及び反射防止膜としての機能を有する。
　半導体基板１０の裏面１０ｂの上には、一導電型であるｎ型の半導体積層構造１２と、他導電型であるｐ型の半導体積層構造１３とが形成されている。一導電型の領域であるｎ型の領域Ｒ１は、ｎ型の半導体積層構造１２を有しており、他導電型の領域であるｐ型の領域Ｒ２は、ｐ型の半導体積層構造１３を有している。図１に示すように、ｎ型の領域Ｒ１とｐ型の領域Ｒ２のそれぞれは、くし歯状に形成されている。ｎ型の領域Ｒ１とｐ型の領域Ｒ２とは互いに間挿し合うように形成されている。このため、裏面１０ｂ上において、ｎ型の領域Ｒ１とｐ型の領域Ｒ２とは、交差幅方向ｙに垂直な方向ｘに沿って交互に配列されている。ｎ型の領域Ｒ１とｐ型の領域Ｒ２との間には、絶縁領域Ｒ３が形成されている。図１に示すように、絶縁領域Ｒ３は、ｘ方向に延びるように形成されており、ターン領域Ｒ５で折り返して、その後、逆のｘ方向に延びるように形成される。
　ｎ型の半導体積層構造１２は、裏面１０ｂの上に形成されている、第１の真性半導体層としてのｉ型非晶質半導体層１２ｉと、ｉ型非晶質半導体層１２ｉの上に形成されているｎ型非晶質半導体層１２ｎとの積層体により構成されている。ｉ型非晶質半導体層１２ｉは、上記ｉ型非晶質半導体層１７ｉと同様に、水素を含有するアモルファスシリコンからなる。ｉ型非晶質半導体層１２ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１２ｉの厚みは、例えば、数ｎｍ～２５ｎｍ程度とすることができる。
　ｎ型非晶質半導体層１２ｎは、上記ｎ型非晶質半導体層１７ｎと同様に、ｎ型のドーパントが添加されており、半導体基板１０と同様に、ｎ型の導電型を有する。具体的には、本実施形態では、ｎ型非晶質半導体層１２ｎは、水素を含有するｎ型のアモルファスシリコンからなる。ｎ型非晶質半導体層１２ｎの厚みは、特に限定されない。ｎ型非晶質半導体層１２ｎの厚みは、例えば、２ｎｍ～５０ｎｍ程度とすることができる。
　ｎ型の半導体積層構造１２の方向ｘにおける中央部を除く両端部の上には、絶縁層１８が形成されている。ｎ型の半導体積層構造１２の方向ｘにおける中央部は、絶縁層１８から露出している。絶縁層１８の材質は、特に限定されない。絶縁層１８は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素などにより形成することができる。なかでも、絶縁層１８は、窒化ケイ素により形成されていることが好ましい。また、絶縁層１８は、水素を含んでいることが好ましい。
　ｐ型の半導体積層構造１３は、裏面１０ｂのｎ型の半導体積層構造１２から露出した裏面１０ｂの部分と、絶縁層１８の端部の上に形成されている。ｐ型の半導体積層構造１３は、裏面１０ｂの上に形成されている、第２の真性半導体層としてのｉ型非晶質半導体層１３ｉと、ｉ型非晶質半導体層１３ｉの上に形成されているｐ型非晶質半導体層１３ｐとの積層体により構成されている。
　ｉ型非晶質半導体層１３ｉは、水素を含有するアモルファスシリコンからなる。ｉ型非晶質半導体層１３ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１３ｉの厚みは、例えば、数ｎｍ～２５ｎｍ程度とすることができる。
　ｐ型非晶質半導体層１３ｐは、ｐ型のドーパントが添加されており、ｐ型の導電型を有する非晶質半導体層である。具体的には、本実施形態では、ｐ型非晶質半導体層１３ｐは、水素を含有するｐ型のアモルファスシリコンからなる。ｐ型非晶質半導体層１３ｐの厚みは、特に限定されない。ｐ型非晶質半導体層１３ｐの厚みは、例えば、２ｎｍ～５０ｎｍ程度とすることができる。
　本実施形態では、結晶性の半導体基板１０とｐ型非晶質半導体層１３ｐとの間に、実質的に発電に寄与しない程度の厚みのｉ型非晶質半導体層１３ｉが設けられている。本実施形態のように、ｎ型の半導体基板１０とｐ型非晶質半導体層１３ｐとの間にｉ型非晶質半導体層１３ｉを設けることにより、半導体基板１０とｐ型の半導体積層構造１３との接合界面における少数キャリアの再結合を抑制することができる。その結果、光電変換効率の向上を図ることができる。
　なお、非晶質半導体層１７ｉ、１７ｎ、１２、１３のそれぞれは、パッシベーション性を高めるため、水素を含むものであることが好ましい。
　ｎ型非晶質半導体層１２ｎの上には、電子を収集する、一導電型側の電極としてのｎ側電極１４が形成されている。一方、ｐ型非晶質半導体層１３ｐの上には、正孔を収集する、他導電型側の電極としてのｐ側電極１５が形成されている。ｐ側電極１５とｎ側電極１４とは、絶縁領域Ｒ３を介在させることにより、電気的に絶縁されている。
　上述の通り、本実施形態では、ｎ型の領域Ｒ１とｐ型の領域Ｒ２のそれぞれはくし歯状に形成されている。このため、図１に示すように、ｎ側電極１４及びｐ側電極１５のそれぞれは、バスバー１４Ａ，１５Ａ及び複数のフィンガー１４Ｂ，１５Ｂを有する。もっとも、ｎ側電極１４及びｐ側電極１５のそれぞれは、複数のフィンガーのみにより構成されており、バスバーを有さないバスバーレス型の電極であってもよい。
　ｎ側電極１４及びｐ側電極１５のそれぞれは、キャリアを収集できるものである限りにおいて特に限定されない。本実施形態においては、ｎ側電極１４とｐ側電極１５とのそれぞれは、第１～第４の導電層１９ａ～１９ｄの積層体により形成されている。
　第１の導電層１９ａは、例えば、ＩＴＯ（インジウム錫酸化物）などのＴＣＯ（Ｔｒａｎｓｐａｒｅｎｔ　Ｃｏｎｄｕｃｔｉｖｅ　Ｏｘｉｄｅ）等により形成することができる。具体的には、本実施形態では、第１の導電層１９ａは、ＩＴＯにより形成されている。第１の導電層１９ａの厚みは、例えば、５０～１００ｎｍ程度とすることができる。なお、第１の導電層１９ａは、例えば、スパッタリング法やＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの薄膜形成法により形成することができる。
　第２～第４の導電層１９ｂ～１９ｄは、例えばＣｕなどの金属や合金により形成することができる。具体的には、本実施形態では、第２及び第３の導電層１９ｂ、１９ｃのそれぞれは、Ｃｕにより形成されている。第４の導電層１９ｄは、Ｓｎにより形成されている。第２～第４の導電層１９ｂ～１９ｄの厚みは、それぞれ、例えば、５０ｎｍ～１０００ｎｍ程度、１０μｍ～２０μｍ程度、１μｍ～５μｍ程度とすることができる。
　本実施形態においては、第１～第４の導電層１９ａ～１９ｄのうち、第２の導電層１９ｂがシード層を構成している。ここで、「シード層」とは、めっき成長の起点となる層のことをいう。シード層は、一般的には、金属や合金により構成されている。シード層としての第２の導電層１９ｂは、めっき法以外の、スパッタリング法や蒸着法、印刷法或いはインクジェット法などの薄膜形成法などにより形成することができる。
　本実施形態においては、第３及び第４の導電層１９ｃ、１９ｄがめっき膜により構成されている。
　本実施形態では、「一導電型の半導体層」として、裏面１０ｂ上に設けられるｉ型非晶質半導体層１２ｉと、ｉ型非晶質半導体層１２ｉの上に設けられるｎ型非晶質半導体層１２ｎとを有する一導電型の半導体積層構造（ｎ型の半導体積層構造１２）を例として示している。また、「他導電型の半導体層」として、裏面１０ｂ上に設けられるｉ型非晶質半導体層１３ｉと、ｉ型非晶質半導体層１３ｉの上に設けられるｐ型非晶質半導体層１３ｐとを有する他導電型の半導体積層構造（ｐ型の半導体積層構造１３）を例として示している。
　しかしながら、本発明における「一導電型の半導体層」及び「他導電型の半導体層」は、これらに限定されるものでなく、例えば、ｉ型非晶質半導体層１２ｉ及びｉ型非晶質半導体層１３ｉは形成されていなくてもよい。
　（第１の実施形態の製造方法）
　以下、図３～図９を参照して、太陽電池１を製造する第１の実施形態の製造方法について説明する。
　まず、半導体基板１０を用意する。次に、図３に示すように、半導体基板１０の受光面１０ａの上にｉ型非晶質半導体層１７ｉとｎ型非晶質半導体層１７ｎとを形成すると共に、裏面１０ｂの上にｉ型非晶質半導体層２１とｎ型非晶質半導体層２２とを形成する。ｉ型非晶質半導体層１７ｉ，２１及びｎ型非晶質半導体層１７ｎ，２２のそれぞれの形成方法は、特に限定されない。ｉ型非晶質半導体層１７ｉ，２１及びｎ型非晶質半導体層１７ｎ，２２のそれぞれは、例えば、プラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成することができる。
　次に、図４に示すように、ｎ型非晶質半導体層１７ｎの上に絶縁層１６を形成すると共に、ｎ型非晶質半導体層２２の上に絶縁層２３を形成する。なお、絶縁層１６，２３の形成方法は特に限定されない。絶縁層１６，２３は、例えば、スパッタリング法やＣＶＤ法等の薄膜形成法などにより形成することができる。
　次に、図５に示すように、絶縁層２３の第１の所定領域の上にエッチングペースト３０を塗布する。具体的には、半導体基板１０にｐ型の半導体積層構造１３を接合させる領域の絶縁層２３の上にエッチングペースト３０を塗布する。エッチングペースト３０としては、絶縁層２３とｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２とをエッチングすることができるものを用いる。
　このようなエッチングペースト３０として、例えば、リン酸（Ｈ３ＰＯ４）を含む樹脂ペーストを用いることができる。ただし、絶縁層２３、ｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２に対して浸食作用を有する材料であれば、エッチングペースト３０の含有する材料はリン酸（Ｈ３ＰＯ４）に限定されない。
　エッチングペースト３０によるエッチング条件は、リン酸（Ｈ３ＰＯ４）が絶縁層２３、ｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２に対して浸食作用を示す温度、例えば約２００℃に加熱することである。ただし、リン酸（Ｈ３ＰＯ４）以外の材料を用いる場合、エッチングペースト３０によるエッチング条件は、その材料が浸食作用を示す温度に加熱することである。
　エッチングペースト３０を用いて、絶縁層２３、ｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２の第１の所定領域の部分をエッチングして除去する。第１の所定領域は、領域Ｒ２に関連する。これにより、図６に示すように、ｉ型非晶質半導体層１２ｉとｎ型非晶質半導体層１２ｎ（図２を参照）とを形成する。
　次に、図７に示すように、裏面１０ｂを覆うように、ｉ型非晶質半導体層２４とｐ型非晶質半導体層２５とをこの順番で順次形成する。非晶質半導体層２４，２５の形成方法は特に限定されない。非晶質半導体層２４，２５は、例えば、ＣＶＤ法などにより形成することができる。
　次に、図８に示すように、非晶質半導体層２４，２５の第２の所定領域の部分をエッチングして除去する。第２の所定領域は、絶縁層２３の上に位置している部分の一部分である。第２の所定領域は、領域Ｒ１に関連する。これにより、非晶質半導体層２４，２５からｉ型非晶質半導体層１３ｉとｐ型非晶質半導体層１３ｐとを形成する。この工程は、絶縁層２３とｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２のエッチングと同様にエッチングペーストを用いて行ってもよいし、レジストマスクおよびエッチング剤を用いたウェットエッチングまたはドライエッチングを用いて行ってもよい。本実施形態では、ウェットエッチングを用いた場合について説明する。この工程においては、非晶質半導体層２４，２５に対するエッチング速度が絶縁層２３に対するエッチング速度よりも大きな第１のエッチング剤を使用する。このため、絶縁層２３と非晶質半導体層２４，２５のうち、非晶質半導体層２４，２５が選択的にエッチングされる。
　このような第１のエッチング剤の具体例としては、非晶質半導体層２４，２５がシリコンからなり、絶縁層２３が酸化ケイ素、窒化ケイ素または酸窒化ケイ素からなる場合は、例えば、ＮａＯＨを含むＮａＯＨ水溶液や、ＫＯＨを含むＫＯＨ水溶液などのアルカリ性水溶液、硝酸とアンモニアとの混酸などが挙げられる。ｐ型非晶質半導体層２５上の第２の領域を除く領域にレジストマスク（図示なし）を形成し、上述したエッチング剤を用いてエッチングすることにより、第２の所定領域の非晶質半導体層２４，２５を除去する。
　次に、図９に示すように、絶縁層２３のエッチングを行う。具体的には、非晶質半導体層１３ｉ、１３ｐをマスクとして、第２のエッチング剤を用いて、絶縁層２３の露出部をエッチングし除去する。これにより、第２の所定領域のｎ型非晶質半導体層１２ｎを露出させると共に、絶縁層２３から絶縁層１８を形成する。この工程においては、絶縁層２３に対するエッチング速度が非晶質半導体層２４，２５に対するエッチング速度よりも大きな第２のエッチング剤を使用する。このため、絶縁層２３と非晶質半導体層２４，２５のうち、絶縁層２３が選択的にエッチングされる。このような第２のエッチング剤の具体例としては、非晶質半導体層２４，２５がシリコンからなり、絶縁層２３が酸化ケイ素、窒化ケイ素または酸窒化ケイ素からなる場合は、例えば、ＨＦを含むＨＦ水溶液や、リン酸水溶液などの酸性水溶液などが挙げられる。
　以上のようにして、半導体基板１０の裏面１０ｂの上に、ｉ型非晶質半導体層１２ｉ及びｎ型非晶質半導体層１２ｎから構成されるｎ型の半導体積層構造１２と、ｉ型非晶質半導体層１３ｉ及びｐ型非晶質半導体層１３ｐから構成されるｐ型の半導体積層構造１３とを形成することができる。
　次に、特許文献１に記載された方法と同様にして、ｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐのそれぞれの上にｎ側電極１４及びｐ側電極１５を形成する電極形成工程を行うことにより、図２に示す太陽電池１を完成させることができる。
　具体的には、ＴＣＯからなる第１の導電層１９ａと、Ｃｕなどの金属や合金からなる第２の導電層１９ｂとを、プラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法等の薄膜形成法によりこの順番で形成する。その後、絶縁層１８の上に位置している第３の所定領域の部分を分断することにより、図２に示す状態の第１及び第２の導電層１９ａ、１９ｂが形成される。なお、この分断は、例えばレジストマスクおよびエッチング剤を用いたウェットエッチングまたはドライエッチングにより行うことができる。
　次に、第１及び第２の導電層１９ａ、１９ｂの上に、電解めっきにより、Ｃｕからなる第３の導電層１９ｃと、Ｓｎからなる第４の導電層１９ｄとを順次形成することにより、図２に示すｎ側電極１４とｐ側電極１５とを完成させることができる。
　以上のようにして、図２に示す太陽電池１を製造することができる。
　本実施形態では、エッチングペースト３０を用いて、絶縁層２３、ｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２を同時にエッチングして除去している。このため、より簡易に太陽電池を製造することができる。
　（第２の実施形態の製造方法）
　図１０は、第２の実施形態の太陽電池の製造工程を説明するための模式的断面図である。本実施形態では、第１の実施形態の図４に示すように絶縁層２３を形成した後、絶縁層２３の上に有機物層４０を形成する。有機物層４０は、撥水性の有機物層であることが好ましい。有機物層４０を形成するは有機物としては、シリコーン系フッ素樹脂、パラフィン系樹脂、エチレン尿素系樹脂、メチロールアジド系樹脂、シリコーン系樹脂、フッ素系樹脂等が挙げられる。有機物層４０は、絶縁層２３を形成した半導体基板１０を有機物に浸漬する方法（浸漬法）や、蒸発させた有機物を絶縁層２３の表面に供給する方法、あるいは、スプレーガンで有機物を吹き付ける方法（スプレーコート法）を用いて形成される。
　有機物層４０の厚みは、一分子層より大きくかつ１μｍより小さいことが好ましい。
　本実施形態では、有機物層４０の上に、第１の実施形態の図５に示す工程と同様にして、エッチングペースト３０を塗布する。したがって、本実施形態では、エッチングペースト３０を塗布する工程が、絶縁層２３の上に有機物層４０を形成する工程と、有機物層４０の所定領域の上にエッチングペースト３０を塗布する工程とを含んでいる。
　本実施形態では、有機物層４０の上にエッチングペースト３０を塗布しているので、エッチングペースト３０の下地（有機物層４０）に対する接触角を大きくすることができる。このため、エッチングペースト３０がにじみ広がるのを低減させることができ、エッチングペースト３０のパターニング性を向上させることができる。
　本実施形態で用いるエッチングペースト３０としては、第１の実施形態で用いるエッチングペーストと同様のものを用いることができる。第１の実施形態と同様にして、エッチングペースト３０を用いて、有機物層４０、絶縁層２３、ｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２の所定領域の部分をエッチングして除去する。その後、有機物層４０を除去する。有機物層４０を除去する方法としては、有機物層４０が付着した半導体基板１０を洗浄液に浸す方法を用いることができる。洗浄液に水酸化ナトリウム（ＮａＯＨ）水溶液などのアルカリ水溶液を採用した場合、有機物層４０とエッチングペースト３０を同時に除去することができる。
　以上のようにして、絶縁層２３、ｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２をエッチングして除去した後、第１の実施形態と同様にして、太陽電池１を製造することができる。
　上記各実施形態では、一導電型としてｎ型を例にし、他導電型としてｐ型を例にしたが、本発明はこれに限定されるものではなく、一導電型としてｐ型、他導電型としてｎ型であってもよい。また、裏面接合型太陽電池を例にして説明したが、本発明はこれに限定されるものではなく、裏面接合型以外の太陽電池にも適用することができる。
　また、図９に示される非晶質半導体層２４，２５のエッチング工程にエッチングペーストを用いる場合は、非晶質半導体層２４，２５の上に第２の実施形態で用いた有機物層を形成して、エッチングペーストを塗布してもよい。この場合も、絶縁層２３、ｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２のエッチングの場合と同様に、エッチングペーストがにじみ広がるのを低減させることができ、エッチングペーストのパターニング性を向上させることができる。
１…太陽電池
１０…半導体基板
１０ａ…受光面
１０ｂ…裏面
１１…光
１２…半導体積層構造
１２ｉ…ｉ型非晶質半導体層
１２ｎ…ｎ型非晶質半導体層
１３…半導体積層構造
１３ｉ…ｉ型非晶質半導体層
１３ｐ…ｐ型非晶質半導体層
１４…ｎ側電極
１４Ａ，１５Ａ…バスバー
１４Ｂ，１５Ｂ…フィンガー
１５…ｐ側電極
１６…絶縁層
１７ｉ…ｉ型非晶質半導体層
１７ｎ…ｎ型非晶質半導体層
１８…絶縁層
１９ａ…第１の導電層
１９ｂ…第２の導電層
１９ｃ…第３の導電層
１９ｄ…第４の導電層
２１…ｉ型非晶質半導体層
２２…ｎ型非晶質半導体層
２３…絶縁層
２４…ｉ型非晶質半導体層
２５…ｐ型非晶質半導体層
３０…エッチングペースト
４０…有機物層
Ｒ１…領域
Ｒ２…領域
Ｒ３…絶縁領域
Ｒ５…ターン領域

Claims (9)

  1. 　半導体基板の主面上に、一導電型の第１の非晶質半導体層を形成する第１工程と、
    　前記第１の非晶質半導体層の上に絶縁層を形成する第２工程と、
    　第１の所定領域の前記絶縁層及び前記第１の非晶質半導体層をエッチングして除去する第３工程と、
    　前記第３工程の後に、前記絶縁層の上に一導電型と異なる他導電型の第２の非晶質半導体層を形成する第４工程と、
    　第２の所定領域の前記第２の非晶質半導体層をエッチングして除去する第５工程と、を備え、
    　前記第３工程は、
    　前記絶縁層の前記第１の所定領域の上にエッチングペーストを塗布する工程と、
    　前記エッチングペーストにより、前記第１の所定領域の前記絶縁層及び前記非晶質半導体層をエッチングして除去する工程とを備える、太陽電池の製造方法。
  2. 　前記第５工程の後に、前記第１の非晶質半導体層および前記第２の非晶質半導体層の上に、導電層を形成する第６工程と、
    　第３の所定領域の前記導電層をエッチングして除去する第７工程と、を更に備える、請求項１に記載の太陽電池の製造方法。
  3. 　前記第７工程は、
    　前記第３の所定領域を除く領域にレジストマスクを形成する工程と、
    　前記第３の所定領域の前記導電層をエッチング剤を用いてエッチングして除去する工程と、を備える、請求項２に記載の太陽電池の製造方法。
  4. 　前記エッチングペーストを塗布する工程が、前記絶縁層の上に有機物層を形成する工程と、前記有機物層の前記所定領域の上に前記エッチングペーストを塗布する工程とを含む、請求項１～３のいずれか一項に記載の太陽電池の製造方法。
  5. 　前記有機物層は、シリコーン系フッ素樹脂、パラフィン系樹脂、エチレン尿素系樹脂、メチロールアジド系樹脂、シリコーン系樹脂、フッ素系樹脂のうち少なくとも１つを含む、請求項４に記載の太陽電池の製造方法。
  6. 　前記半導体基板が、結晶性半導体基板である、請求項１～３のいずれか一項に記載の太陽電池の製造方法。
  7. 　前記結晶性半導体基板が、結晶性シリコン基板である、請求項６に記載の太陽電池の製造方法。
  8. 　前記非晶質半導体層が、非晶質シリコン層である、請求項６または７に記載の太陽電池の製造方法。
  9. 　前記絶縁層が、窒化ケイ素、酸化ケイ素または酸窒化ケイ素である、請求項６～８のいずれか一項に記載の太陽電池の製造方法。
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