WO2014208013A1

WO2014208013A1 - 薄膜トランジスタアレイ、その製造方法、画像表示装置及び表示方法

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Publication number: WO2014208013A1
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Inventors: 守石▲崎▼
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Abstract

　断線の影響を抑えながら各種短絡のリペアに適し、リペア後の表示の違いを低減できる、薄膜トランジスタアレイ、その製造方法、画像表示装置及び表示方法を提供する。薄膜トランジスタアレイは、ゲート電極、ゲート配線、キャパシタ電極、キャパシタ配線が形成された絶縁基板上のゲート電極と重なる領域に、ゲート絶縁膜を介して、半導体パターンを含む間隙を有するソース電極及びドレイン電極が形成され、半導体パターンが保護層によって覆われた構成の薄膜トランジスタ（ＴＦＴ）を有し、このＴＦＴが１画素ごとに２つ独立して形成され、各画素における２つのソース電極は２本のソース配線に別々に接続され、２つのドレイン電極は個別のドレイン接続電極を介して各画素の電極に接続されてなり、１画素ごとに形成される２つのＴＦＴのソース電極同士を接続するソース接続電極を有し、２本のソース配線には同一の駆動波形が印加される。

Description

薄膜トランジスタアレイ、その製造方法、画像表示装置及び表示方法

　本発明は、薄膜トランジスタアレイに関し、特に、フレキシブル基板や印刷法に適した薄膜トランジスタアレイに関する。

　半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ－Ｓｉ）やポリシリコン（ｐｏｌｙ－Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）アレイが製造され、液晶ディスプレイや電気泳動ディスプレイ等に応用されている。ＴＦＴは、スイッチの役割を果たしており、ゲート配線に与えられた選択電圧によってＴＦＴをオンにした時に、ソース配線に与えられた信号電圧をドレインに接続された画素電極に書き込む。書き込まれた電圧は、画素電極／ゲート絶縁膜／キャパシタ電極によって構成される蓄積キャパシタに保持される。キャパシタ電極には、キャパシタ配線から電圧が印加される。ここで、ＴＦＴアレイの場合、ソース及びドレインの働きは書き込む電圧の極性によって変わるため、動作の特徴でソース及びドレインの名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。

　薄膜トランジスタアレイを表示素子に用いる場合、配線に短絡や断線があると、線欠陥や点欠陥となり、問題である。そこで、欠陥の影響を低減する方法や、欠陥を修正する方法が提案されている。

　特許文献１には、ソース配線４’に架橋部３１を追加して梯子状にし、ソース配線４’の断線の影響をなくすことが開示されている（図１９）。しかしここには、短絡欠陥の修正方法は示されていない。

　特許文献２には、１画素に２つのＴＦＴを有する薄膜トランジスタアレイが開示されている（図２０）。２つのうち１つのＴＦＴのソース電極４とドレイン電極５との間で短絡があった場合に、そのＴＦＴをレーザで切り離すことで影響を低減する。しかしその場合、オン電流が半減するという問題と、ゲートフィードスルー電圧が減少するという問題が発生する。

　オン電流が半減する問題については、１つのＴＦＴで足りるような過剰設計にしてあれば、影響しない。過剰設計でない場合には、オン電流不足による書込み不足が発生する。

　また、ＴＦＴが１つになるとゲート－ドレイン間容量も１個分に減少するため、ゲート電位をオフにした際に画素電位が変化するゲートフィードスルー電圧が小さくなる。このゲートフィードスルー電圧が無視できない場合、ゲートフィードスルー電圧の影響をキャンセルするために、対向電極の基準電位をゲートフィードスルー電圧と同等分だけずらすことが行われているが、それは全画素のゲートフィードスルー電圧が同等であることが前提である。ＴＦＴを１つ切り離した画素ではゲートフィードスルー電圧がほぼ半分になるため、対向電極－画素間にはゲートフィードスルー電圧の約半分が常に印加された状態となり、電気泳動ディスプレイの場合には表示状態が少しずれるという問題があった。また液晶ディスプレイでは液晶に直流成分が印加されて焼き付きが起こり易いという問題があった。

　さらには、ソース電極－ドレイン電極間以外の部分、例えばソース配線－画素電極間の短絡等への対処法は記載されていない。

特開平１０－１３３２２８号公報特開平０７－１９９２２１号公報

　本発明は、係る従来技術の状況に鑑みてなされたもので、断線の影響を抑えながら各種短絡のリペアに適しており、また、リペア後の表示の違いを低減できる、薄膜トランジスタアレイ、その製造方法、画像表示装置及び表示方法を提供することを目的とする。

　上記課題を解決するための本発明の一局面は、ゲート電極、ゲート電極に接続されたゲート配線、キャパシタ電極、及びキャパシタ電極に接続されたキャパシタ配線が形成された絶縁基板上のゲート電極と重なる領域に、ゲート絶縁膜を介して、半導体パターンを含む間隙を有するソース電極及びドレイン電極が形成され、半導体パターンが保護層によって覆われた構成の薄膜トランジスタを有し、この薄膜トランジスタが１画素ごとに２つ独立して形成され、各画素における２つのソース電極は２本のソース配線に別々に接続され、２つのドレイン電極は個別のドレイン接続電極を介して各画素の電極に接続されてなる、薄膜トランジスタアレイであって、１画素ごとに形成される２つの薄膜トランジスタのソース電極同士を接続するソース接続電極を有し、２本のソース配線には同一の駆動波形が印加される、薄膜トランジスタアレイである。

　また、ソース接続電極は、ゲート電極及びゲート配線と重ならない部分を少なくとも有していてもよい。

　また、保護層は、ゲート配線に沿ったストライプ形状であり、半導体パターンだけでなくゲート配線をも覆っていてもよい。

　また、少なくともソース配線を覆う絶縁膜をさらに有してもよい。

　また、保護層は、ソース配線に沿ったストライプ形状であり、半導体パターンだけでなくソース配線をも覆っていてもよい。

　また、少なくともソース接続電極及びゲート配線を覆う絶縁膜をさらに有してもよい。

　また、画素電極が、ドレイン電極に近い第１キャパシタと、ドレイン電極から遠い第２キャパシタとを有してもよい。

　また、キャパシタ電極は、少なくとも画素電極と重なる領域にスリットを有し、スリットによってドレイン電極に近い側の第１キャパシタ電極とドレイン電極から遠い側の第２キャパシタ電極とに分かれており、第１キャパシタが、画素電極／ゲート絶縁膜／第１キャパシタ電極からなり、第２キャパシタが、画素電極／ゲート絶縁膜／第２キャパシタ電極からなってもよい。

　また、画素電極のうちの第１キャパシタ部分の上に開口部を有し、画素電極のうちの第２キャパシタ部分、ソース電極、ソース接続電極、及びソース配線を少なくとも覆う絶縁膜と、絶縁膜の上に、開口部を介して画素電極に接続された上部画素電極とをさらに有してもよい。

　また、本発明の他の局面は、上述の薄膜トランジスタアレイを製造する方法であって、絶縁基板上に、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線を形成する工程と、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線の上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に、ソース電極、ソース配線、ソース接続電極、ドレイン電極、ドレイン接続電極、及び画素電極を形成する工程と、ソース電極、ソース配線、ソース接続電極、ドレイン電極、ドレイン接続電極、及び画素電極の断線や短絡を検査する工程と、検査の結果に応じて、短絡箇所、ソース配線、ソース接続電極、及びドレイン接続電極の少なくとも１つをレーザカットする工程と、半導体を形成する工程と、半導体を保護する保護層を形成する工程とを含み、レーザカットする工程は、検査する工程以後に行われる、薄膜トランジスタアレイの製造方法である。

　また、断線や短絡を検査する工程が、画像検査であってもよい。

　また、レーザカットする工程では、１）ソース電極とドレイン電極との間に短絡がある場合、短絡がある薄膜トランジスタのドレイン接続電極を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、２）ゲート電極又はゲート配線上で隣り合うソース配線間に短絡がある場合、短絡があるソース配線の少なくとも一方側において、短絡箇所を挟むソース配線の２箇所と、短絡箇所に最も近い薄膜トランジスタのドレイン接続電極及びソース接続電極とを、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、３）キャパシタ電極又はキャパシタ配線上で隣り合うソース配線間に短絡がある場合、短絡があるソース配線の少なくとも一方側において、短絡箇所を挟むソース配線の２箇所を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、４）ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置で隣り合うソース配線間に短絡がある場合、短絡箇所をカットし、５）キャパシタ電極又はキャパシタ配線上でソース配線と画素電極との間に短絡がある場合、短絡箇所を挟むソース配線の２箇所を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、６）ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でソース配線又はソース電極と画素電極との間に短絡がある場合、短絡箇所をカットし、７）画素電極とソース接続電極との間に短絡がある場合、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置で短絡箇所をカットしてもよい。

　また、レーザカットする工程では、１）ソース電極とドレイン電極との間に短絡がある場合、短絡がある薄膜トランジスタのドレイン接続電極を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、かつ、画素電極を、第１キャパシタと第２キャパシタとの間でカットし、２）ゲート電極又はゲート配線上で隣り合うソース配線間に短絡がある場合、短絡があるソース配線の少なくとも一方側において、短絡箇所を挟むソース配線の２箇所と、短絡箇所に最も近い薄膜トランジスタのドレイン接続電極及びソース接続電極とを、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、かつ、画素電極を、第１キャパシタと第２キャパシタとの間でカットし、３）キャパシタ電極又はキャパシタ配線上で隣り合うソース配線間に短絡がある場合、短絡があるソース配線の少なくとも一方側において、短絡箇所を挟むソース配線の２箇所を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、４）ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置で隣り合うソース配線間に短絡がある場合、短絡箇所をカットし、５）キャパシタ電極又はキャパシタ配線上でソース配線と画素電極との間に短絡がある場合、短絡箇所を挟むソース配線の２箇所を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、６）ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でソース配線と画素電極との間に短絡がある場合、短絡箇所をカットし、７）画素電極とソース接続電極との間に短絡がある場合、短絡箇所のうち、ゲート配線やキャパシタ電極と重ならない位置をカットし、８）ドレイン接続電極に断線があった場合に、断線がある薄膜トランジスタの画素電極を第１キャパシタと第２キャパシタとの間でカットしてもよい。

　また、絶縁膜を形成する工程をさらに有してもよい。

　また、上部画素電極を形成する工程をさらに有してもよい。

　また、本発明の他の局面は、上述の薄膜トランジスタアレイの製造方法で作製した薄膜トランジスタアレイと、対向電極を有する別基板との間に、表示媒体を挟んだ、画像表示装置である。

　また、本発明の他の局面は、表示媒体が電気泳動体であって、２つの薄膜トランジスタのうち１つを切除した画素の位置を記憶しておき、画素の元データの明度を補正しておく画像表示装置の表示方法である。

　また、表示媒体が液晶であって、２つの薄膜トランジスタのうち１つを切除した画素の位置を記憶しておき、画素駆動時のソース電圧を補正してもよい。

　本発明によれば、断線の影響を抑えながら各種短絡のリペアに適しており、また、リペア後の表示の違いを低減できる、薄膜トランジスタアレイ及びその製造方法、画像表示装置、表示方法を提供できる。

図１Ａは、本発明の第１の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。図１Ｂは、本発明の第１の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。図１Ｃは、本発明の第１の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。図２は、本発明の第１の実施形態に係る他の薄膜トランジスタアレイの一例を示す平面図である。図３Ａは、本発明の第２の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。図３Ｂは、本発明の第２の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。図３Ｃは、本発明の第２の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。図４は、本発明の第２の実施形態に係る他の薄膜トランジスタアレイの一例を示す平面図である。図５Ａは、第１の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図５Ｂは、第１の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図５Ｃは、第１の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図５Ｄは、第１の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図６Ａは、第２の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図６Ｂは、第２の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図６Ｃは、第２の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図６Ｄは、第２の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図７Ａは、本発明の第３の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。図７Ｂは、本発明の第３の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。図８は、本発明の第３の実施形態に係る他の薄膜トランジスタアレイの一例を示す平面図である。図９Ａは、本発明の第４の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。図９Ｂは、本発明の第４の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。図１０は、本発明の第４の実施形態に係る他の薄膜トランジスタアレイの一例を示す平面図である。図１１Ａは、第３の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図１１Ｂは、第３の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図１１Ｃは、第３の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図１１Ｄは、第３の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図１２Ａは、第４の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図１２Ｂは、第４の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図１２Ｃは、第４の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図１２Ｄは、第４の実施形態に係る薄膜トランジスタアレイのリペア方法の一例を示す平面図である。図１３は、本発明の第５の実施形態に係る表示装置の一例を示す断面図である。図１４は、本発明の第５の実施形態に係る表示装置の一例を示す断面図である。図１５は、本発明の第５の実施形態に係る表示装置での動作を示す波形図である。図１６は、本発明の表示方法の一例を示す波形図である。図１７は、本発明の表示装置での動作を示す波形図である。図１８は、本発明の表示方法の一例を示す波形図である。図１９は、従来の薄膜トランジスタアレイの一例を示す平面図である。図２０は、従来の薄膜トランジスタアレイの一例を示す平面図である。

　本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。例えば、ソース電極やドレイン電極を大きめに、画素電極を小さめに描いてある。

　（第１の実施形態）
　本発明の第１の実施形態に係る薄膜トランジスタアレイの一例を、図１Ａ～Ｃ及び図２に示す。図１Ａ～図１Ｃ及び図２は、絶縁基板１の上に、ゲート電極２とそれに接続されたゲート配線２’、及びキャパシタ電極１０とそれに接続されたキャパシタ配線１０’を有し、その上にゲート絶縁膜（図示せず）を有し、その上に上から見てゲート電極２と重なる領域に間隙を有するソース電極４及びドレイン電極５を１画素ごとに２組有し、少なくとも該ソース電極４とドレイン電極５との間隙に半導体パターン６を有し、該２つのソース電極４は２本のソース配線４’に別々に接続されており、該２つのドレイン電極５は２つのドレイン接続電極５ａを介して１つの画素電極７に接続されており、該画素電極７が少なくとも該キャパシタ電極１０と重なっており、少なくとも半導体パターン６を覆う保護層６’を有する薄膜トランジスタであって、該２つのソース電極４同士を接続するソース接続電極４ａを有しており、該２本のソース配線４’には同一の駆動波形が印加される、薄膜トランジスタアレイの一例である。

　図１Ａの（ａ）は、絶縁基板１上にゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した平面図である。図１Ａの（ｂ）は、その上にゲート絶縁膜（図示せず）を形成後、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７まで形成した平面図を示す。ここで、ゲート電極２とゲート配線２’は、共通のストライプ形状になっていて、キャパシタ電極１０とキャパシタ配線１０’も、共通のストライプ形状になっている。このように、ゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’が等幅のストライプ形状であることにより、この層に対して上層のパターンが左右方向にずれても影響が起こらないという利点がある。図１Ａの（ｃ）は、半導体パターン６を形成した後の平面図である。ここで、半導体パターン６は、ゲート電極２兼ゲート配線２’上で、ソース電極４とドレイン電極５との間を含むように、ドット状に形成される。図１Ｂの（ｄ）は、保護層６’を形成した後の平面図である。保護層６’は、後述する表示媒体１３や絶縁膜８の成分から半導体パターン６を保護する役割を持っている。ここで、保護層６’は、少なくとも半導体パターン６を覆うように形成されており、ゲート配線２’方向に平行な、複数のＴＦＴにわたって連続した等幅のストライプ形状であることが望ましい。等幅のストライプ形状であることにより、保護層６’が下層のソース電極４及びドレイン電極５や半導体パターン６に対して左右方向にずれても影響がないという利点がある。図１Ｂの（ｅ１）、図１Ｂの（ｅ２）、図１Ｃの（ｅ３）は、さらに絶縁膜８を形成した平面図である。図１Ｂの（ｅ１）で絶縁膜８は、ソース配線４’を覆う等幅のストライプ形状である。この場合、絶縁膜８が下層のソース配線４’に対して平面視図の上下方向（ソース配線４’に平行な方向）にずれても影響がないという利点がある。図１Ｂの（ｅ２）で絶縁膜８は、ソース配線４’を覆うドット形状である。図１Ｃの（ｅ３）で絶縁膜８は、ソース配線４’と保護層６’とを覆う格子状である。この絶縁膜８は、望ましくはゲート電極２兼ゲート配線２’を覆っており、さらに望ましくはソース接続電極４ａをも覆っている。絶縁膜８は、ソース配線４’等による電圧が表示に影響するのを防止する役割を持っている。さらに図１Ｃの（ｆ）のように、上部画素電極９を有してもよい。上部画素電極９は、そのスペース幅を保護層６’の幅や絶縁膜８の幅よりも小さくすることにより、画素ピッチのうち表示に有効な領域の面積比（開口率）を大きくする効果がある。

　ここで、断線や短絡への対応について、図５Ａ～Ｄを用いて説明する。本第１の実施形態の薄膜トランジスタアレイは、ソース接続電極４ａを有するので、ソース配線４’、ソース電極４、ソース接続電極４ａのいずれかに断線が発生した場合でも、そのままでソース電圧を断線以降のソース電極４に供給できる。
　例えば、図５Ａの（ａ）のソース配線４’に紙面の下方から上方へ給電している場合、左のソース配線４’に断線２１があっても、断線２１のすぐ上にて右のソース配線４’→右のソース電極４→ソース接続電極４ａ→左のソース電極４→左のソース配線４’に給電され、断線２１は影響しない。ソース接続電極４ａが２つのソース電極４間を接続しているので、２本のソース配線４’間を直接つなぐ架橋部を別途設ける必要がなく、開口率を大きくすることができる。
　また、１画素に２つのＴＦＴを有するので、一方のドレイン接続電極５ａに断線２１が発生してオン電流を流せない場合（図５Ａの（ｂ））や、ソース電極４やドレイン電極５に断線が発生してオン電流が小さくなった場合にも、もう一方のＴＦＴが書込みを行える。

　また、短絡が発生した場合に、レーザカットすることで影響を回避できる。レーザカットは、金属に対しては光を吸収しやすいので適用しやすく、絶縁膜に対しては光を吸収しにくいので適用しにくい。金属電極が最上部のみにある場合、金属は容易に蒸発するのでレーザカットは簡単である。金属電極上に絶縁膜がある場合、光は絶縁膜を透過して金属電極に照射され、絶縁膜に損傷を与えつつその隙間から蒸発させることができてレーザカットは可能である。ところが金属＼絶縁膜＼金属の積層構造の場合、上層の金属電極のレーザカットは可能であるが、絶縁膜に損傷を与えるため、下層金属電極との間の耐電圧を悪化させる場合がある。また、上層の金属が容易に蒸発してしまうため、上下金属をレーザで接続することは困難である。なお、半導体は光を一部吸収するので、レーザカットは可能である。

　ソース電極４とドレイン電極５との間に短絡２２がある場合（図５Ｂの（ｃ））、ＴＦＴのドレイン接続電極５ａを、ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置２３で切断する。これにより、ソース電圧が画素電極７に直接印加されて起こる点欠陥を回避できる。画素電極７は、もう１つのＴＦＴで書込みされる。

　ゲート電極２兼ゲート配線２’上で隣り合うソース配線４’間に短絡２２がある場合（図５Ｂの（ｄ））、短絡箇所を挟むソース配線４’の上下２箇所と、短絡箇所に最も近いトランジスタのドレイン接続電極５ａと、ソース接続電極４ａとを、ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置２３で切断する。この切断は、短絡した２本のソース配線４’の少なくとも一方側に対して行えばよい。これにより、ソースドライバの破壊や線欠陥を回避できる。

　キャパシタ電極１０兼キャパシタ配線１０’上で隣り合うソース配線４’間に短絡２２がある場合（図５Ｂの（ｅ））、短絡箇所を挟むソース配線４’の上下２箇所を、ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置２３で切断する。この切断は、短絡した２本のソース配線４’の少なくとも一方側に対して行えばよい。これにより、ソースドライバの破壊や線欠陥を回避できる。

　ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置で隣り合うソース配線４’間に短絡２２がある場合（図５Ｃの（ｆ））、短絡箇所のどこかの位置２３を切断する。これにより、ソースドライバの破壊や線欠陥を回避できる。

　キャパシタ電極１０兼キャパシタ配線１０’上でソース配線４’と画素電極７との間に短絡２２がある場合（図５Ｃの（ｇ））、短絡箇所を挟むソース配線４’の上下２箇所を、ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置２３で切断する。これにより、ソース電圧が直接画素電極７に印加されて起こる点欠陥を回避できる。

　ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置でソース配線４’と画素電極７との間に短絡２２がある場合（図５Ｄの（ｈ））、短絡箇所のどこかの位置２３を切断する。これにより、ソース電圧が直接画素電極７に印加されて起こる点欠陥を回避できる。

　画素電極７とソース接続電極４ａとの間に短絡２２がある場合（図５Ｄの（ｉ））、短絡箇所のゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置２３を切断する。これにより、ソース電圧が直接画素電極７に印加されて起こる点欠陥を回避できる。

　なお、ソース配線４’又はソース電極４と、ゲート電極２兼ゲート配線２’との間に短絡があるか、あるいは短絡の疑いがある場合、図５Ｂの（ｄ）と同様に、ソース配線４’の上下２箇所、ドレイン接続電極５ａ、及びソース接続電極４ａを、ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置２３で切断することができる。これにより、ドライバの破壊や十字線欠陥を回避できる。ただしこの短絡は、画像検査で検出できるとは限らない。

　さらに、ソース配線４’又はソース電極４と、キャパシタ電極１０兼キャパシタ配線１０’との間に短絡があるか、あるいは短絡の疑いがある場合、図５Ｃの（ｇ）と同様に、ソース配線４’の上下２箇所を、ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置２３で切断することができる。これにより、ソースドライバの破壊や線欠陥を回避できる。ただしこの短絡も、画像検査で検出できるとは限らない。

　また、図１Ａ～Ｃでは、ソース接続電極４ａが、ゲート電極２兼ゲート配線２’とは完全に重ならない部分を有している。ここで、「完全に重ならない部分」とは、ソース接続電極４ａのある部分の幅方向に関してゲート電極２兼ゲート配線２’と全く重ならないということである。これにより、ソース接続電極４ａをレーザカットする際に、ゲート電極２兼ゲート配線２’と重なっている部分にレーザを当てる必要がなく、ゲート－ソース間の耐電圧を低下させることがない。一方、ソース接続電極４ａがゲート電極２兼ゲート配線２’と完全に重なっていない部分を有していない場合（図２の（ｂ））、ゲート電極２兼ゲート配線２’と重なっている部分にレーザを当てることになり、ソース接続電極４ａをレーザカットする際にゲート－ソース間の耐電圧が低下する場合がある。

　なお、図１Ａ～Ｃでは、ソース接続電極４ａが、平面視でゲート電極２兼ゲート配線２’に対してドレイン接続電極５ａと同じ側にある。これについては、図２の（ａ）のように、ソース接続電極４ａが、平面視でゲート電極２兼ゲート配線２’に対してドレイン接続電極５ａと逆側にあってもよい。また、ソース電極４及びドレイン電極５の形状は、図１Ａの（ｂ）に限定されず、例えば図２の（ｃ）のような形状でもよい。さらに、半導体パターン６は各ＴＦＴで独立したドットであってもよいが、同一画素電極に接続される２ＴＦＴ分がつながった１つのドットでもよい（図示せず）。この場合、１つの印刷パターンの面積が２倍強に大きくなるので、半導体インクの供給量に不均一があった場合でも膜厚が平均化され、ばらつきを低減できる。

　第１の実施形態に係る薄膜トランジスタアレイの製造方法について、図１Ａ～Ｃを用いて説明する。まず、絶縁基板１の上に、等幅ストライプ形状のゲート電極２兼ゲート配線２’とキャパシタ電極１０兼キャパシタ配線１０’とを形成する（図１Ａの（ａ））。絶縁基板１としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリエーテルスルホン（ＰＥＳ）等のフレキシブルなものでもよい。ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいし、あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。

　次に、全面にゲート絶縁膜（図示せず）を形成する。ゲート絶縁膜としては、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ等の無機物や、ポリビニルフェノール（ＰＶＰ）、エポキシ等の有機物を用いることができる。製法としては、スパッタ、ＣＶＤ等の真空成膜や、溶液の塗布・焼成によって得られる。なお、薄膜トランジスタアレイ外にあるゲート配線２’への電圧供給部（図示せず）には、ゲート絶縁膜を付けない。

　そして、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７を形成する（図１Ａの（ｂ））。ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、２０μｍ以下のパターンを再現性よく形成することができる。

　ここで、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７について、画像検査を実施し、画像処理によって断線や短絡箇所を調べておく。なお、ソース配線４’の断線については、同一画素部で左右２本のソース配線４’が同時に断線していなければ、影響しない。ドレイン接続電極５ａの断線については、同一画素を駆動する２本のドレイン接続電極が同時に断線していなければ、１ＴＦＴ駆動になるものの、動作は可能である。

　そして、短絡への対応として、レーザカットを行う。少なくとも、ソース電極４－ドレイン電極５間の短絡、隣り合うソース配線４’間の短絡、ソース配線４’－画素電極７間の短絡、画素電極７－ソース接続電極４ａ間の短絡について、前述のように図５Ｂの（ｃ）～図５Ｄの（ｉ）の方法でレーザカットする。

　なお、検査工程は、後述の半導体パターン６形成工程前だけでなく、半導体パターン６形成工程後、あるいは保護層６’形成後でもよい。レーザカット工程は、検査工程より後であれば、半導体パターン６形成後でもよいし、保護層６’形成後でもよい。即ち、下記のいずれでもよい。
　　１）検査→レーザカット→半導体→保護層
　　２）検査→半導体→レーザカット→保護層
　　３）検査→半導体→保護層→レーザカット
　　４）半導体→検査→レーザカット→保護層
　　５）半導体→検査→保護層→レーザカット
　　６）半導体→保護層→検査→レーザカット
　ただし、通常は半導体パターン６形成後に速やかに保護層６’を形成したいので、１）３）６）のいずれかが望ましい。また、レーザカット後に保護層６’を設ける１）２）４）では、ソース接続電極４ａも保護層６’で覆うことができる利点がある。さらに、半導体パターン６のムラが多い等の理由で検査しにくい場合には、１）２）３）のいずれかが望ましい。

　検査工程、レーザカット工程の前、間、又は後に、半導体パターン６を形成する（図１Ａの（ｃ））。半導体パターン６としては、ポリチオフェン系、アセン系、アリルアミン系等の有機半導体や、Ｉｎ_２Ｏ_３系、Ｇａ_２Ｏ_３系、ＺｎＯ系、ＳｎＯ_２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系等の酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。

　半導体パターン６形成後に、保護層６’を形成する（図１Ｂの（ｄ））。保護層６’は少なくとも半導体パターン６、ソース電極４、及びドレイン電極５を覆い、望ましくはゲート電極２兼ゲート配線２’の全体を覆う。また、レーザカットが保護層６’形成工程より前の場合、さらにソース接続電極４ａをも覆うのが望ましい。レーザカットが保護層６’形成工程より後の場合、ソース接続電極４ａを覆うことはできない。保護層６’としては、フッ素系樹脂、シリコーン系樹脂等を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、スクリーン印刷等で印刷・焼成する方法が好適である。

　そして、レーザカット工程の後、かつ保護層６’形成の後に、絶縁膜８を形成する（図１Ｂの（ｅ１）、図１Ｂの（ｅ２）又は図１Ｃの（ｅ３））。保護層６’がソース接続電極４ａをも覆っている場合、絶縁膜８はソース配線４’を覆うだけでよい。保護層６’がソース接続電極４ａを覆っていない場合、絶縁膜８でソース接続電極４ａを覆うのが望ましい。ただし、ソース接続電極４ａの面積が小さければ、絶縁膜８で覆わなくても表示への影響は小さい。絶縁膜８としては、エポキシ等の有機絶縁膜が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

　さらに、上部画素電極９を形成してもよい（図１Ｃの（ｆ））。ただし、ソース接続電極４ａが保護層６’又は絶縁膜８に覆われている場合に限る。上部画素電極９としては、Ａｇペースト等が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

　なお、ゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’形成工程と、ゲート絶縁膜形成工程との間に、ゲート電極２兼ゲート配線２’－キャパシタ電極１０兼キャパシタ配線１０’間の短絡を検査する工程と、該短絡をレーザカットする工程をさらに有していてもよい。

　（第２の実施形態）
本発明の第２の実施形態に係る薄膜トランジスタアレイの一例を、図３Ａ～Ｃ及び図４に示す。図３Ａ～Ｃ及び図４は、絶縁基板１の上に、ゲート電極２とそれに接続されたゲート配線２’、キャパシタ電極１０とそれに接続されたキャパシタ配線１０’を有し、その上にゲート絶縁膜（図示せず）を有し、その上に上から見てゲート電極２と重なる領域に間隙を有するソース電極４及びドレイン電極５を１画素ごとに２組有し、少なくとも該ソース電極４とドレイン電極５との間隙に半導体パターン６を有し、該２つのソース電極４は２本のソース配線４’に別々に接続されており、該２つのドレイン電極５は２つのドレイン接続電極５ａを介して１つの画素電極７に接続されており、該画素電極７が少なくとも該キャパシタ電極１０と重なっており、少なくとも半導体パターン６を覆う保護層６’を有する薄膜トランジスタであって、該２つのソース電極４同士を接続するソース接続電極４ａを有しており、該２本のソース配線４’には同一の駆動波形が印加される、薄膜トランジスタアレイの一例である。

　図３Ａの（ａ）は、絶縁基板１上にゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した平面図、図３Ａの（ｂ）は、その上にゲート絶縁膜（図示せず）を形成後、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７まで形成した平面図を示す。図３Ａの（ｃ）は、半導体パターン６を形成した後の平面図である。ここで、半導体パターン６は、ソース配線４’に平行な方向の複数のＴＦＴにわたって連続した等幅ストライプ状にすることができる。その場合、半導体パターン６の位置合せが図の上下方向（ソース配線４’に平行な方向）にずれても影響しないという利点がある。図３Ｂの（ｄ）は、保護層６’を形成した後の平面図である。保護層６’は、後述する表示媒体１３や絶縁膜８の成分から半導体パターン６を保護する役割を持っている。ここで、保護層６’は、少なくとも半導体パターン６を覆うように形成されており、ソース配線４’に平行な、複数のＴＦＴにわたって連続した等幅のストライプ形状であることが望ましい。等幅のストライプ形状であることにより、保護層６’が下層のソース電極４及びドレイン電極５や半導体パターン６に対して上下方向にずれても影響がないという利点がある。図３Ｂの（ｅ１）、（ｅ２）は、さらに絶縁膜８を形成した平面図である。図３Ｂの（ｅ１）で絶縁膜８は、ソース接続配線４ａを覆う等幅のストライプ形状であり、ゲート配線２’を同時に覆うことが好ましい。この場合、絶縁膜８が下層のソース接続配線４ａに対して平面視図の左右方向（ゲート配線２’に平行な方向）にずれても影響がないという利点がある。図３Ｂの（ｅ２）で絶縁膜８は、ソース接続配線４ａと保護層６’を覆う格子状であり、さらに望ましくはゲート配線２’をも覆っている。絶縁膜８は、ソース接続配線４ａやゲート配線２’等の電圧が表示に影響するのを防止する役割を持っている。さらに、図３Ｃの（ｆ）のように、上部画素電極９を有してもよい。上部画素電極９は、そのスペース幅を保護層６’の幅や絶縁膜８の幅よりも小さくすることにより、画素ピッチのうち表示に有効な領域の面積比（開口率）を大きくする効果がある。

　ここで、断線や短絡への対応について、図６Ａ～Ｄを用いて説明する。本第２の実施形態の薄膜トランジスタアレイは、ソース接続電極４ａを有するので、ソース配線４’、ソース電極４、及びソース接続電極４ａのいずれかに断線が発生した場合でも、そのままでソース電圧を断線以降のソース電極４に供給できる。
　例えば図６Ａの（ａ）のソース配線４’に紙面の下方から上方へ給電している場合、左のソース配線４’に断線２１があっても、断線２１のすぐ上にて右のソース配線４’→右のソース電極４→ソース接続電極４ａ→左のソース電極４→左のソース配線４’に給電され、断線２１は影響しない。ソース接続電極４ａが２つのソース電極４間を接続しているので、２本のソース電極４’間を直接つなぐ冗長配線を別途設ける必要がなく、開口率を大きくすることができる。
　また、１画素に２つのＴＦＴを有するので、一方のドレイン接続電極５ａに断線２１が発生してオン電流を流せない場合（図６Ａの（ｂ））や、ソース電極４やドレイン電極５に断線が発生してオン電流が小さくなった場合にも、もう一方のＴＦＴが書込みを行える。

　ソース配線４’又はソース電極４とドレイン電極５との間に短絡２２がある場合（図６Ｂの（ｃ））、ＴＦＴのドレイン接続電極５ａを、ゲート電極２やキャパシタ配線１０’と重ならない位置２３で切断する。これにより、ソース電圧が画素電極７に直接印加されて起こる点欠陥を回避できる。画素電極７は、もう１つのＴＦＴで書込みされる。

　ゲート電極２上で隣り合うソース配線４’間に短絡２２がある場合（図６Ｂの（ｄ））、短絡箇所を挟むソース配線４’の上下２箇所と、短絡箇所に最も近いトランジスタのドレイン接続電極５ａと、ソース接続電極４ａとを、ゲート電極２やキャパシタ配線１０’と重ならない位置２３で切断する。この切断は、短絡した２本のソース配線４’の少なくとも一方側に対して行えばよい。これにより、ソースドライバの破壊や線欠陥を回避できる。

　キャパシタ配線１０’上で隣り合うソース配線４’間に短絡２２がある場合（図６Ｂの（ｅ））、短絡箇所を挟むソース配線４’の上下２箇所を、ゲート電極２やキャパシタ配線１０’と重ならない位置２３で切断する。この切断は、短絡した２本のソース配線４’の少なくとも一方側に対して行えばよい。これにより、ソースドライバの破壊や線欠陥を回避できる。

　ゲート電極２やキャパシタ配線１０’と重ならない位置で隣り合うソース配線４’間に短絡２２がある場合（図６Ｃの（ｆ））、短絡箇所のどこかの位置２３を切断する。これにより、ソースドライバの破壊や線欠陥を回避できる。

　キャパシタ配線１０’上でソース配線４’と画素電極７との間に短絡２２がある場合（図６Ｃの（ｇ））、短絡箇所を挟むソース配線４’の上下２箇所を、ゲート電極２やキャパシタ配線１０’と重ならない位置２３で切断する。これにより、ソース電圧が画素電極７に直接印加されて起こる点欠陥を回避できる。

　キャパシタ配線１０’と重ならない位置でソース配線４’又はソース電極４と画素電極７との間に短絡２２がある場合（図６Ｄの（ｈ））、短絡箇所のゲート電極２と重ならない位置２３を切断する。これにより、ソース電圧が直接画素電極７に印加されて起こる点欠陥を回避できる。

　画素電極７とソース接続電極４ａとの間に短絡２２がある場合（図６Ｄの（ｉ））、短絡箇所のゲート電極２と重ならない位置２３で切断する。これにより、ソース電圧が直接画素電極７に印加されて起こる点欠陥を回避できる。

　なお、ソース配線４’又はソース電極４と、ゲート電極２との間に短絡があるか、あるいは短絡の疑いがある場合、図６Ｂの（ｄ）と同様に、ソース配線４’の上下２箇所、ドレイン接続電極５ａ、及びソース接続電極４ａを、ゲート電極２やキャパシタ配線１０’と重ならない位置２３で切断する。これにより、ドライバの破壊や十字線欠陥を回避できる。ただしこの短絡は、画像検査で検出できるとは限らない。

　さらに、ソース配線４’又はソース電極４と、キャパシタ配線１０’との間に短絡があるか、あるいは短絡の疑いがある場合、図６Ｃの（ｇ）と同様に、ソース配線４’の上下２箇所を、ゲート電極２やキャパシタ配線１０’と重ならない位置２３で切断する。これにより、ソースドライバの破壊や線欠陥を回避できる。ただしこの短絡も、画像検査で検出できるとは限らない。

　また、図３Ａ～Ｃでは、ソース接続電極４ａが、ゲート配線２’とは完全に重ならない部分を有している。ここで、「完全に重ならない部分」とは、ソース接続電極４ａのある部分の幅方向に関してゲート配線２’と全く重ならないということである。これにより、ソース接続電極４ａをレーザカットする際に、ゲート配線２’と重なっている部分にレーザを当てる必要がなく、ゲート－ソース間の耐電圧を低下させることがない。一方、ソース接続電極４ａがゲート配線２’と完全に重なっていない部分を有していない場合（図４の（ｂ））、ゲート配線２’と重なっている部分にレーザを当てることになり、ソース接続電極４ａをレーザカットする際にゲート－ソース間の耐電圧が低下する場合がある。

　なお、図３Ａ～Ｃでは、ソース接続電極４ａが、平面視でゲート配線２’に対してドレイン接続電極５ａと同じ側にある。これについては、図４の（ａ）のように、ソース接続電極４ａが、平面視でゲート配線２’に対してドレイン接続電極５ａと逆側にあってもよい。また、ソース電極４及びドレイン電極５の形状は、図３Ａの（ｂ）に限定されず、例えば図４の（ｃ）のような形状でもよい。ただし、図４の（ａ）～（ｃ）では半導体パターン６や保護層６’の記載を省略している。

　第２の実施形態に係る薄膜トランジスタアレイの製造方法について、図３Ａ～Ｃを用いて説明する。まず、絶縁基板１の上に、ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成する（図３Ａの（ａ））。絶縁基板１としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリエーテルスルホン（ＰＥＳ）等のフレキシブルなものでもよい。ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいし、あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。

　そして、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７を形成する（図３Ａの（ｂ））。ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、２０μｍ以下のパターンを再現性よく形成することができる。

　そして、短絡への対応として、レーザカットを行う。少なくとも、ソース電極４－ドレイン電極５間の短絡、隣り合うソース配線４’間の短絡、ソース配線４’－画素電極７間の短絡、画素電極７－ソース接続電極４ａ間の短絡について、前述のように図６Ｂの（ｃ）～図６Ｄの（ｉ）の方法でレーザカットする。

　なお、検査工程は、後述の半導体パターン６形成工程前だけでなく、半導体パターン６形成工程後、あるいは保護層６’形成後でもよい。レーザカット工程は、検査工程より後であれば、半導体パターン６形成後でもよいし、保護層６’形成後でもよい。即ち、下記のいずれでもよい。
　　１）検査→レーザカット→半導体→保護層
　　２）検査→半導体→レーザカット→保護層
　　３）検査→半導体→保護層→レーザカット
　　４）半導体→検査→レーザカット→保護層
　　５）半導体→検査→保護層→レーザカット
　　６）半導体→保護層→検査→レーザカット
　ただし、通常は半導体パターン６の形成後に速やかに保護層６’を形成したいので、１）３）６）のいずれかが望ましい。半導体パターン６にムラが多い等の理由で検査しにくい場合には、１）２）３）のいずれかが望ましい。

　検査工程、レーザカット工程の前、間、又は後に、半導体パターン６を形成する（図３Ａの（ｃ））。半導体パターン６としては、ポリチオフェン系、アセン系、アリルアミン系等の有機半導体や、Ｉｎ_２Ｏ_３系、Ｇａ_２Ｏ_３系、ＺｎＯ系、ＳｎＯ_２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系等の酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。

　半導体パターン６形成後に、保護層６’を形成する（図３Ｂの（ｄ））。保護層６’は少なくとも半導体パターン６、ソース電極４、及びドレイン電極５を覆い、望ましくはソース配線４’をも覆う。保護層６’としては、フッ素系樹脂、シリコーン系樹脂等を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、スクリーン印刷等で印刷・焼成する方法が好適である。

　そして、レーザカット工程の後、かつ保護層６’形成の後に、絶縁膜８を形成する（図３Ｂの（ｅ１）又は（ｅ２））。保護層６’がソース配線４’をも覆っている場合、絶縁層８はソース接続電極４ａを覆うだけでよいが、ゲート配線２’をも覆うのが望ましい。保護層がソース配線４’を覆っていない場合、絶縁膜８で覆うのが望ましい。絶縁膜８としては、エポキシ等の有機絶縁膜が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

　さらに、上部画素電極９を形成してもよい（図３Ｃの（ｆ））。上部画素電極９としては、Ａｇペースト等が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

　なお、ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’形成工程と、ゲート絶縁膜形成工程との間に、ゲート電極２及びゲート配線２’と、キャパシタ電極１０及びキャパシタ配線１０’との間の短絡を検査する工程と、該短絡をレーザカットする工程をさらに有していてもよい。

　（第３の実施形態）
　本発明の第３の実施形態に係る薄膜トランジスタアレイの一例を、図７Ａ、図７Ｂ、及び図８に示す。図７Ａ、図７Ｂ、及び図８は、絶縁基板１の上に、ゲート電極２とそれに接続されたゲート配線２’、及びキャパシタ電極１０とそれに接続されたキャパシタ配線１０’を有し、その上にゲート絶縁膜（図示せず）を有し、その上に上から見てゲート電極２と重なる領域に間隙を有するソース電極４及びドレイン電極５を１画素ごとに２組有し、少なくとも該ソース電極４とドレイン電極５との間隙に半導体パターン６を有し、該２つのソース電極４は２本のソース配線４’に別々に接続されており、該２つのドレイン電極５は２つのドレイン接続電極５ａを介して１つの画素電極７に接続されており、該画素電極７が少なくとも該キャパシタ電極１０と重なっており、少なくとも半導体パターン６を覆う保護層６’を有する薄膜トランジスタであって、該２つのソース電極４同士を接続するソース接続電極４ａを有しており、該２本のソース配線４’には同一の駆動波形が印加され、画素電極７が、ドレイン電極５に近い第１キャパシタと、ドレイン電極５から遠い第２キャパシタを有する、薄膜トランジスタアレイの一例である。

　図７Ａの（ａ）は、絶縁基板１上にゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した平面図である。図７Ａの（ｂ）は、その上にゲート絶縁膜（図示せず）を形成後、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７まで形成した平面図を示す。ここで、ゲート電極２とゲート配線２’は、共通のストライプ形状になっている。そして、キャパシタ電極１０は、その長さ方向に平行なスリット１０Ｓを有し、該スリット１０Ｓによって第１キャパシタ電極１０Ａと第２キャパシタ電極１０Ｂとに分かれている。画素電極７／ゲート絶縁膜／第１キャパシタ電極１０Ａが、第１キャパシタを成し、画素電極７／ゲート絶縁膜／第２キャパシタ電極１０Ｂが、第２キャパシタを成している。図７Ａの（ｃ）は、半導体パターン６を形成した後の平面図である。ここで、半導体パターン６は、ゲート電極２兼ゲート配線２’上で、ソース電極４とドレイン電極５との間を含むように、ドット状に形成される。図７Ｂの（ｄ）は、保護層６’を形成した後の平面図である。保護層６’は、後述する表示媒体１３や絶縁膜８の成分から半導体パターン６を保護する役割を持っている。ここで、保護層６’は、少なくとも半導体パターン６を覆うように形成されており、ゲート配線２’方向に平行な、複数のＴＦＴにわたって連続した等幅のストライプ形状であることが望ましい。等幅のストライプ形状であることにより、保護層６’が下層のソース電極４及びドレイン電極５や半導体パターン６に対して左右方向にずれても影響がないという利点がある。図７Ｂの（ｅ）は、さらに絶縁膜８を形成した平面図である。図７Ｂの（ｅ）で絶縁膜８は、画素電極７のうちの第１キャパシタ部分７Ａの上に開口部８Ｈを有し、画素電極７のうちの第２キャパシタ部分７Ｂと、ソース電極４、ソース接続電極４ａ、及びソース配線４’を少なくとも覆っている。さらに、図７Ｂの（ｆ）のように、上部画素電極９を有する。上部画素電極９は、絶縁膜８の開口部８Ｈを介して、画素電極７のうちの第１キャパシタ部分７Ａに接続されている。

　ここで、断線や短絡への対応について、図１１Ａ～Ｄを用いて説明する。本第３の実施形態の薄膜トランジスタアレイは、ソース接続電極４ａを有するので、ソース配線４’、ソース電極４、ソース接続電極４ａのいずれかに断線が発生した場合でも、そのままでソース電圧を断線以降のソース電極４に供給できる。
　例えば、図１１Ａの（ａ）のソース配線４’に紙面の下方から上方へ給電している場合、左のソース配線４’に断線２１があっても、断線２１のすぐ上にて右のソース配線４’→右のソース電極４→ソース接続電極４ａ→左のソース電極４→左のソース配線４’に給電され、断線２１は影響しない。ソース接続電極４ａが２つのソース電極４間を接続しているので、２本のソース配線４’間を直接つなぐ架橋部を別途設ける必要がなく、開口率を大きくすることができる。

　また、１画素に２つのＴＦＴを有するので、一方のドレイン接続電極５ａに断線２１が発生してオン電流を流せない場合（図１１Ａの（ｂ））に、もう一方のＴＦＴが書込みを行える。この場合、ＴＦＴが１つに減ったことでゲート－ドレイン間容量Ｃｇｄが減少するが、画素電極７を第１キャパシタ電極１０Ａや第２キャパシタ電極１０Ｂと重ならない位置（スリット１０Ｓと重なった位置）２３でレーザカットすることにより、第２キャパシタを分離して蓄積容量Ｃｓを第１キャパシタ分のみに減少させ、ゲートフィードスルー電圧Ｖｇｆを同等に保つことができる。

　金属電極が最上部のみにある場合、金属は容易に蒸発するのでレーザカットは簡単である。金属電極上に絶縁膜がある場合、光は絶縁膜を透過して金属電極に照射され、絶縁膜に損傷を与えつつその隙間から蒸発させることができてレーザカットは可能である。ところが金属＼絶縁膜＼金属の積層構造の場合、上層の金属電極のレーザカットは可能であるが、絶縁膜に損傷を与えるため、下層金属電極との間の耐電圧を悪化させる場合がある。また、上層の金属が容易に蒸発してしまうため、上下金属をレーザで接続することは困難である。なお、半導体は光を一部吸収するので、レーザカットは可能である。

　また、短絡が発生した場合にも、レーザカットすることで影響を回避できる。ソース電極４とドレイン電極５との間に短絡２２がある場合（図１１Ｂの（ｃ））、ＴＦＴのドレイン接続電極５ａを、ゲート電極２兼ゲート配線２’やキャパシタ電極１０及びキャパシタ配線１０’と重ならない位置２３で切断し、画素電極７を第１キャパシタ電極１０Ａや第２キャパシタ電極１０Ｂと重ならない位置（スリット１０Ｓと重なる位置）２３で切断する。これにより、ソース電圧が画素電極７に直接印加されて起こる点欠陥と、ゲートフィードスルー電圧の変化を回避できる。

　ゲート電極２兼ゲート配線２’上で隣り合うソース配線４’間に短絡２２がある場合（図１１Ｂの（ｄ））、短絡箇所を挟むソース配線４’の上下２箇所と、短絡箇所に最も近いトランジスタのドレイン接続電極５ａと、ソース接続電極４ａとを、ゲート電極２兼ゲート配線２’やキャパシタ電極１０及びキャパシタ配線１０’と重ならない位置２３で切断し、画素電極７を第１キャパシタ電極１０Ａや第２キャパシタ電極１０Ｂと重ならない位置（スリット１０Ｓと重なる位置）２３で切断する。この切断は、短絡した２本のソース配線４’の少なくとも一方側に対して行えばよい。これにより、ソースドライバの破壊や線欠陥、ゲートフィードスルー電圧の変化を回避できる。

　キャパシタ配線１０’上で隣り合うソース配線４’間に短絡２２がある場合（図１１Ｂの（ｅ））、短絡箇所を挟むソース配線４’の上下２箇所を、ゲート電極２兼ゲート配線２’やキャパシタ配線１０’と重ならない位置２３で切断する。この切断は、短絡した２本のソース配線４’の少なくとも一方側に対して行えばよい。これにより、ソースドライバの破壊や線欠陥を回避できる。

　ゲート電極２兼ゲート配線２’やキャパシタ配線１０’と重ならない位置で隣り合うソース配線４’間に短絡がある場合（図１１Ｃの（ｆ））、短絡箇所のどこかの位置２３を切断する。これにより、ソースドライバの破壊や線欠陥を回避できる。

　キャパシタ電極１０やキャパシタ配線１０’上でソース配線４’と画素電極７との間に短絡２２がある場合（図１１Ｃの（ｇ））、短絡箇所を挟むソース配線４’の上下２箇所を、ゲート電極２兼ゲート配線２’やキャパシタ電極１０及びキャパシタ配線１０’と重ならない位置２３で切断する。これにより、ソース電圧が直接画素電極７に印加されて起こる点欠陥を回避できる。

　ゲート電極２兼ゲート配線２’やキャパシタ電極１０、キャパシタ配線１０’と重ならない位置でソース配線４’と画素電極７との間に短絡がある場合（図１１Ｄの（ｈ））、短絡箇所のどこかの位置２３を切断する。これにより、ソース電圧が画素電極７に直接印加されて起こる点欠陥を回避できる。

　画素電極７とソース接続電極４ａとの間に短絡２２がある場合（図１１Ｄの（ｉ））、短絡箇所のゲート電極２兼ゲート配線２’やキャパシタ電極１０及びキャパシタ配線１０’と重ならない位置２３を切断する。これにより、ソース電圧が画素電極７に直接印加されて起こる点欠陥を回避できる。

　なお、ソース配線４’又はソース電極４と、ゲート電極２兼ゲート配線２’との間に短絡があるか、あるいは短絡の疑いがある場合、図１１Ｂの（ｄ）と同様に、ソース配線４’の上下２箇所、ドレイン接続電極５ａ、及びソース接続電極４ａを、ゲート電極２兼ゲート配線２’やキャパシタ電極１０及びキャパシタ配線１０’と重ならない位置２３で切断し、画素電極７をゲート電極１０と重ならない位置（スリット１０Ｓと重なる位置）２３で切断することができる。これにより、ドライバの破壊や十字線欠陥、ゲートフィードスルー電圧の変化を回避できる。ただしこの短絡は、画像検査で検出できるとは限らない。

　さらに、ソース配線４’又はソース電極４と、キャパシタ電極１０又はキャパシタ配線１０’との間に短絡があるか、あるいは短絡の疑いがある場合、図１１Ｃの（ｇ）と同様に、ソース配線４’の上下２箇所を、ゲート電極２兼ゲート配線２’やキャパシタ電極１０及びキャパシタ配線１０’と重ならない位置２３で切断することができる。これにより、ソースドライバの破壊や線欠陥を回避できる。ただしこの短絡も、画像検査で検出できるとは限らない。

　また、図７Ａ及びＢでは、ソース接続電極４ａが、ゲート電極２兼ゲート配線２’とは完全に重ならない部分を有している。ここで、「完全に重ならない部分」とは、ソース接続電極４ａのある部分の幅方向に関してゲート電極２兼ゲート配線２’と全く重ならないということである。これにより、ソース接続電極４ａをレーザカットする際に、ゲート電極２兼ゲート配線２’と重なっている部分にレーザを当てる必要がなく、ゲート－ソース間の耐電圧を低下させることがない。一方、ソース接続電極４ａがゲート電極２兼ゲート配線２’と完全に重なっていない部分を有していない場合（図８の（ｂ））、ゲート電極２兼ゲート配線２’と重なっている部分にレーザを当てることになり、ソース接続電極４ａをレーザカットする際にゲート－ソース間の耐電圧が低下する場合がある。

　なお、図７Ａ及びＢでは、ソース接続電極４ａが、平面視でゲート電極２兼ゲート配線２’に対してドレイン接続電極５ａと同じ側にある。これについては、図８の（ａ）のように、ソース接続電極４ａが、平面視でゲート電極２兼ゲート配線２’に対してドレイン接続電極５ａと逆側にあってもよい。また、図８の（ｃ）のように、キャパシタ電極１０のスリット１０Ｓがキャパシタ配線１０’にもつながって形成され、キャパシタ電極１０兼キャパシタ配線１０’全体が２本のストライプになっていてもよい。また、ソース電極４及びドレイン電極５の形状は図７Ａの（ｂ）に限定されず、例えば図８の（ｃ）のような形状でもよい。さらに、半導体パターン６は、各ＴＦＴで独立したドットであってもよいが、同一画素電極に接続される２ＴＦＴ分がつながった１つのドットでもよい。例えば、図７Ａの（ｃ）の４つの半導体ドットが２つずつつながって２つの長方形になっていたり、図８の（ａ）～（ｃ）に示す２つの半導体ドットがつながって１つの長方形になっていてもよい。この場合、１つの印刷パターンの面積が２倍強に大きくなるので、半導体インクの供給量に不均一があった場合でも膜厚が平均化され、ばらつきを低減できる。

　第３の実施形態に係る薄膜トランジスタアレイの製造方法について、図７Ａ及びＢを用いて説明する。まず、絶縁基板１の上に、ゲート電極２兼ゲート配線２’と、スリット１０Ｓを有するキャパシタ電極１０及びキャパシタ配線１０’とを形成する（図７Ａの（ａ））。絶縁基板１としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリエーテルスルホン（ＰＥＳ）等のフレキシブルなものでもよい。ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいし、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。

　そして、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７を形成する（図７Ａの（ｂ））。ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、２０μｍ以下のパターンを再現性よく形成することができる。

　そして、断線や短絡への対応として、レーザカットを行う。少なくとも、ドレイン接続電極５ａの断線、ソース電極４－ドレイン電極５間の短絡、隣り合うソース配線４’間の短絡、ソース配線４’－画素電極７間の短絡、画素電極７－ソース接続電極４ａ間の短絡について、前述のように図１１Ａの（ｂ）～図１１Ｄの（ｉ）の方法でレーザカットする。

　なお、検査工程は、後述の半導体パターン６形成工程前だけでなく、半導体パターン６形成工程後、あるいは保護層６’形成後でもよい。レーザカット工程は、検査工程より後であれば、半導体パターン６形成後でもよいし、保護層６’形成後でもよい。即ち、下記のいずれでもよい。
　　１）検査→レーザカット→半導体→保護層
　　２）検査→半導体→レーザカット→保護層
　　３）検査→半導体→保護層→レーザカット
　　４）半導体→検査→レーザカット→保護層
　　５）半導体→検査→保護層→レーザカット
　　６）半導体→保護層→検査→レーザカット
　ただし、通常は半導体パターン６の形成後に速やかに保護層６’を形成したいので、１）３）６）のいずれかが望ましい。また、半導体パターン６のムラが多い等の理由で検査しにくい場合には、１）２）３）のいずれかが望ましい。

　検査工程、レーザカット工程の前、間、又は後に、半導体パターン６を形成する（図７Ａの（ｃ））。半導体パターン６としては、ポリチオフェン系、アセン系、アリルアミン系等の有機半導体や、Ｉｎ_２Ｏ_３系、Ｇａ_２Ｏ_３系、ＺｎＯ系、ＳｎＯ_２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系等の酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。

　半導体パターン６形成後に、保護層６’を形成する（図７Ｂの（ｄ））。保護層６’は、少なくとも半導体パターン６、ソース電極４、及びドレイン電極５を覆い、望ましくはゲート電極２兼ゲート配線２’の全体を覆う。レーザカットが保護層６’形成工程より後の場合、ソース接続電極４ａを覆うことはできない。保護層６’としては、フッ素系樹脂、シリコーン系樹脂等を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、スクリーン印刷等で印刷・焼成する方法が好適である。

　そして、レーザカット工程の後、かつ保護層６’形成の後に、絶縁膜８を形成する（図７Ｂの（ｅ））。絶縁膜８は、画素電極７のうちの第１キャパシタ部分７Ａの上に開口部８Ｈを有し、画素電極７のうちの第２キャパシタ部分７Ｂ、ソース電極４、ソース接続電極４ａ、及びソース配線４’を少なくとも覆う。絶縁膜８としては、エポキシ等の有機絶縁膜が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

　さらに、上部画素電極９を形成する（図７Ｃの（ｆ））。上部画素電極９としては、Ａｇペースト等が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

　なお、ゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’形成工程と、ゲート絶縁膜形成工程との間に、ゲート電極２兼ゲート配線２’－キャパシタ電極１０及びキャパシタ配線１０’間の短絡を検査する工程と、該短絡をレーザカットする工程をさらに有していてもよい。

　（第４の実施形態）
　本発明の第４の実施形態に係る薄膜トランジスタアレイの一例を、図９Ａ、図９Ｂ、及び図１０に示す。図９Ａ、図９Ｂ、及び図１０は、絶縁基板１の上に、ゲート電極２とそれに接続されたゲート配線２’、キャパシタ電極１０とそれに接続されたキャパシタ配線１０’を有し、その上にゲート絶縁膜（図示せず）を有し、その上に上から見てゲート電極２と重なる領域に間隙を有するソース電極４及びドレイン電極５を１画素ごとに２組有し、少なくとも該ソース電極４とドレイン電極５との間隙に半導体パターン６を有し、該２つのソース電極４は２本のソース配線４’に別々に接続されており、該２つのドレイン電極５は２つのドレイン接続電極５ａを介して１つの画素電極７に接続されており、該画素電極７が少なくとも該キャパシタ電極１０と重なっており、少なくとも半導体パターン６を覆う保護層６’を有する薄膜トランジスタであって、該２つのソース電極４同士を接続するソース接続電極４ａを有しており、該２本のソース配線４’には同一の駆動波形が印加され、画素電極７が、ドレイン電極５に近い第１キャパシタと、ドレイン電極５から遠い第２キャパシタを有する、薄膜トランジスタアレイの一例である。

　図９Ａの（ａ）は、絶縁基板１上にゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した平面図である。図９Ａの（ｂ）は、その上にゲート絶縁膜（図示せず）を形成後、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７まで形成した平面図を示す。ここで、キャパシタ電極１０は、その長さ方向に平行なスリット１０Ｓを有し、該スリット１０Ｓによって第１キャパシタ電極１０Ａと第２キャパシタ電極１０Ｂとに分かれている。画素電極７／ゲート絶縁膜／第１キャパシタ電極１０Ａが、第１キャパシタを成し、画素電極７／ゲート絶縁膜／第２キャパシタ電極１０Ｂが、第２キャパシタを成している。図９Ａの（ｃ）は、半導体パターン６を形成した後の平面図である。ここで、半導体パターン６は、ソース配線４’に平行な方向の複数のＴＦＴにわたって連続した等幅ストライプ状にすることができる。その場合、半導体パターン６の位置合わせが図の上下方向（ソース配線４’に平行な方向）にずれても影響しないという利点がある。図９Ｂの（ｄ）は、保護層６’を形成した後の平面図である。保護層６’は、後述する表示媒体１３や絶縁膜８の成分から半導体パターン６を保護する役割を持っている。ここで、保護層６’は、少なくとも半導体パターン６を覆うように形成されており、ソース配線４’に平行な、複数のＴＦＴにわたって連続した等幅のストライプ形状であることが望ましい。等幅のストライプ形状であることにより、保護層６’が下層のソース電極４及びドレイン電極５や半導体パターン６に対して上下方向にずれても影響がないという利点がある。図９Ｂの（ｅ）は、さらに絶縁膜８を形成した平面図である。図９Ｂの（ｅ）で絶縁膜８は、画素電極７のうちの第１キャパシタ部分７Ａの上に開口部８Ｈを有し、画素電極７のうちの第２キャパシタ部分７Ｂ、ソース電極４、ソース接続電極４ａ、及びソース配線４’を少なくとも覆っている。さらに図９Ｂの（ｆ）のように、上部画素電極９を有する。上部画素電極９は、絶縁膜８の開口部８Ｈを介して、画素電極７のうちの第１キャパシタ部分７Ａに接続されている。

　ここで、断線や短絡への対応について、図１２Ａ～Ｄを用いて説明する。本第４の実施形態の薄膜トランジスタアレイは、ソース接続電極４ａを有するので、ソース配線４’、ソース電極４、ソース接続電極４ａのいずれかに断線が発生した場合でも、そのままでソース電圧を断線以降のソース電極４に供給できる。
　例えば、図１２Ａの（ａ）のソース配線４’に紙面の下方から上方へ給電している場合、左のソース配線４’に断線２１があっても、断線２１のすぐ上にて右のソース配線４’→右のソース電極４→ソース接続電極４ａ→左のソース電極４→左のソース配線４’に給電され、断線２１は影響しない。ソース接続電極４ａが２つのソース電極４間を接続しているので、２本のソース電極４’間を直接つなぐ冗長配線を別途設ける必要がなく、開口率を大きくすることができる。

　また、１画素に２つのＴＦＴを有するので、一方のドレイン接続電極５ａに断線２１が発生してオン電流を流せない場合（図１２Ａの（ｂ））や、ソース電極４やドレイン電極５に断線が発生してオン電流が小さくなった場合にも、もう一方のＴＦＴが書込みを行える。この場合、ＴＦＴが１つに減ったことでゲート・ドレイン間容量Ｃｇｄが減少するが、画素電極７を第１キャパシタ電極１０Ａや第２キャパシタ電極１０Ｂと重ならない位置（スリット１０Ｓと重なった位置）２３でレーザカットすることにより、第２キャパシタを分離して蓄積容量Ｃｓを第１キャパシタ分のみに減少させ、ゲートフィードスルー電圧Ｖｇｆを同等に保つことができる。

　また、短絡が発生した場合にも、レーザカットすることで影響を回避できる。ソース電極４とドレイン電極５との間に短絡２２がある場合（図１２Ｂの（ｃ））、ＴＦＴのドレイン接続電極５ａを、ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’と重ならない位置２３で切断し、画素電極７を第１キャパシタ電極１０Ａや第２キャパシタ電極１０Ｂと重ならない位置（スリット１０Ｓと重なる位置）２３で切断する。これにより、ソース電圧が画素電極７に直接印加されて起こる点欠陥と、ゲートフィードスルー電圧の変化を回避できる。

　ゲート電極２上で隣り合うソース配線４’間に短絡２２がある場合（図１２Ｂの（ｄ））、短絡箇所を挟むソース配線４’の上下２箇所と、ドレイン接続電極５ａと、ソース接続電極４ａとを、ゲート電極２やキャパシタ配線１０’と重ならない位置２３で切断し、画素電極７を第１キャパシタ電極１０Ａや第２キャパシタ電極１０Ｂと重ならない位置（スリット１０Ｓと重なる位置）２３で切断する。この切断は、短絡した２本のソース配線４’の少なくとも一方側に対して行えばよい。これにより、ソースドライバの破壊や線欠陥、ゲートフィードスルー電圧の変化を回避できる。

　キャパシタ配線１０’上で隣り合うソース配線４’間に短絡２２がある場合（図１２Ｂの（ｅ））、短絡箇所を挟むソース配線４’の上下２箇所を、ゲート電極２やキャパシタ配線１０’と重ならない位置２３で切断する。この切断は、短絡した２本のソース配線４’の少なくとも一方側に対して行えばよい。これにより、ソースドライバの破壊や線欠陥を回避できる。

　ゲート電極２やキャパシタ配線１０’と重ならない位置で隣り合うソース配線４’間に短絡２２がある場合（図１２Ｃの（ｆ））、短絡箇所のどこかの位置２３を切断する。これにより、ソースドライバの破壊や線欠陥を回避できる。

　キャパシタ電極１０やキャパシタ配線１０’上でソース配線４’と画素電極７との間に短絡２２がある場合（図１２Ｃの（ｇ））、短絡箇所を挟むソース配線４’の上下２箇所を、ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’と重ならない位置２３で切断する。これにより、ソース電圧が画素電極７に直接印加されて起こる点欠陥を回避できる。

　ゲート電極２やキャパシタ電極１０及びキャパシタ配線１０’と重ならない位置２３でソース配線４’又はソース電極４と画素電極７との間に短絡２２がある場合（図１２Ｄの（ｈ））、短絡箇所のどこかの位置２３を切断する。これにより、ソース電圧が画素電極７に直接印加されて起こる点欠陥を回避できる。

　画素電極７とソース接続電極４ａとの間に短絡２２がある場合（図１２Ｄの（ｉ））、短絡箇所のゲート配線２’やキャパシタ電極１０と重ならない位置２３を切断する。これにより、ソース電圧が画素電極７に直接印加されて起こる点欠陥を回避できる。

　なお、ソース配線４’又はソース電極４と、ゲート電極２との間に短絡があるか、あるいは短絡の疑いがある場合、図１２Ｂの（ｄ）と同様に、ソース配線４’の上下２箇所、ドレイン接続電極５ａ、及びソース接続電極４ａを、ゲート電極２及びゲート配線２’や、キャパシタ電極１０及びキャパシタ配線１０’と重ならない位置２３で切断し、画素電極７をゲート電極１０と重ならない位置（スリット１０Ｓと重なる位置）２３で切断することができる。これにより、ドライバの破壊や十字線欠陥を回避できる。ただしこの短絡は、画像検査で検出できるとは限らない。

　さらに、ソース配線４’又はソース電極４と、キャパシタ配線１０’との間に短絡があるか、あるいは短絡の疑いがある場合、図１２Ｃの（ｇ）と同様に、ソース配線４’の上下２箇所を、ゲート電極２やキャパシタ配線１０’と重ならない位置２３で切断することができる。これにより、ソースドライバの破壊や線欠陥を回避できる。ただしこの短絡も、画像検査で検出できるとは限らない。

　また、図９Ａ及びＢでは、ソース接続電極４ａが、ゲート配線２’とは完全に重ならない部分を有している。ここで、「完全に重ならない部分」とは、ソース接続電極４ａのある部分の幅方向に関してゲート配線２’と全く重ならないということである。これにより、ソース接続電極４ａをレーザカットする際に、ゲート配線２’と重なっている部分にレーザを当てる必要がなく、ゲート－ソース間の耐電圧を低下させることがない。一方、ソース接続電極４ａがゲート配線２’と完全に重なっていない部分を有していない場合（図１０の（ｂ））、ゲート配線２’と重なっている部分にレーザを当てることになり、ソース接続電極４ａをレーザカットする際にゲート－ソース間の耐電圧が低下する場合がある。

　なお、図９Ａ及びＢでは、ソース接続電極４ａが、平面視でゲート配線２’に対してドレイン接続電極５ａと同じ側にある。これについては、図１０の（ａ）のように、ソース接続電極４ａが、平面視でゲート配線２’に対してドレイン接続電極５ａと逆側にあってもよい。また、ソース電極４及びドレイン電極５の形状は、図９Ａの（ｂ）に限定されず、例えば図１０の（ｃ）のような形状でもよい。

　第４の実施形態に係る薄膜トランジスタアレイの製造方法について、図９Ａ及びＢを用いて説明する。まず、絶縁基板１の上に、ゲート電極２、ゲート配線２’、スリット１０Ｓを有するキャパシタ電極１０、及びキャパシタ配線１０’を形成する（図９Ａの（ａ））。絶縁基板１としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリエーテルスルホン（ＰＥＳ）等のフレキシブルなものでもよい。ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいし、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。

　そして、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７を形成する（図９Ａの（ｂ））。ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、２０μｍ以下のパターンを再現性よく形成することができる。

　そして、断線や短絡への対応として、レーザカットを行う。少なくとも、ドレイン接続電極５ａの断線、ソース電極４－ドレイン電極５間の短絡、隣り合うソース配線４’間の短絡、ソース配線４’－画素電極７間の短絡、画素電極７－ソース接続電極４ａ間の短絡について、前述のように図１２Ａの（ｂ）～図１２Ｄの（ｉ）の方法でレーザカットする。

　検査工程、レーザカット工程の前、間、又は後に、半導体パターン６を形成する（図９Ａの（ｃ））。半導体パターン６としては、ポリチオフェン系、アセン系、アリルアミン系等の有機半導体や、Ｉｎ_２Ｏ_３系、Ｇａ_２Ｏ_３系、ＺｎＯ系、ＳｎＯ_２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系等の酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。

　半導体パターン６形成後に、保護層６’を形成する（図９Ｂの（ｄ））。保護層６’は少なくとも半導体パターン６、ソース電極４、及びドレイン電極５を覆い、望ましくはソース配線４’をも覆う。レーザカットが保護層６’形成工程より後の場合、ソース接続電極４ａを覆うことはできない。保護層６’としては、フッ素系樹脂、シリコーン系樹脂等を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、スクリーン印刷等で印刷・焼成する方法が好適である。

　そして、レーザカット工程の後、かつ保護層６’形成の後に、絶縁膜８を形成する（図９Ｂの（ｅ））。絶縁膜８は、画素電極７のうちの第１キャパシタ部分７Ａの上に開口部８Ｈを有し、画素電極７のうちの第２キャパシタ部分７Ｂ、ソース電極４、ソース接続電極４ａ、及びソース配線４’を少なくとも覆う。絶縁膜８としては、エポキシ等の有機絶縁膜が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

　さらに、上部画素電極９を形成する（図９Ｃの（ｆ））。上部画素電極９としては、Ａｇペースト等が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

　（第５の実施形態）
　本発明の薄膜トランジスタアレイを用いた画像表示装置について説明する。
　本発明の薄膜トランジスタアレイの画素電極７又は上部画素電極９と、別途作製した透明な対向基板１１上に付けた透明な対向電極１２との間に、表示媒体１３を挟むことにより、反射型の画像表示装置とすることができる（図１３）。表示媒体１３としては、電気泳動体や液晶等が挙げられる。電気泳動体としては、逆方向に帯電した黒・白粒子をカプセルに入れたものや、隔壁内の着色液中に帯電粒子を入れたもの等がある。液晶の場合は、さらに配向膜（図示せず）や位相差板１４や偏光板１５を用いるのが一般的であるが、ポリマー分散液晶では不要である（図１４）。また、カラー化にはカラーフィルタを用いる。

　（ゲートフィードスルー電圧の影響）
　次に、ゲートフィードスルー電圧の影響について説明する。
　まず、ｐチャネルの場合を図１５に示す。２つのＴＦＴで駆動する画素において、ゲート電圧Ｖｇ、ソース電圧Ｖｓとして図１５に示す波形を与えた場合、画素電位Ｖｐは図１５の実線のようになる。ゲート電圧Ｖｇがオン→オフになる時に画素電位がずれる分がゲートフィードスルー電圧Ｖｇｆである。ゲートフィードスルー電圧Ｖｇｆは、薄膜トランジスタのゲート－ドレイン間容量Ｃｇｄ、蓄積容量Ｃｓ、表示媒体の容量Ｃｐ、ゲート電圧のオン→オフ変化量をΔＶｇとすると、Ｖｇｆ＝ΔＶｇ×Ｃｇｄ／（Ｃｇｄ＋Ｃｓ＋Ｃｐ）で与えられる。通常は、Ｃｇｄ＜＜Ｃｓ＋Ｃｐである。対向電圧Ｖｃｏｍをゲートフィードスルー電圧Ｖｇｆと等しくすることにより、表示媒体にかかる電圧Ｖｐ－Ｖｃｏｍが図１５のようになり、オン時のソース電圧Ｖｓをほぼ反映した電位になる。なお、図１５では、選択時間（ＴＦＴがオンになるゲート電圧Ｖｇが－の期間）をわかりやすいように長く記載しているが、実際にはごく短時間であり、非選択時間の割合が大きい。表示は、非選択時間での電圧でほぼ決定される。

　一方、１ＴＦＴの場合、ゲート－ドレイン間容量Ｃｇｄが半分になるのでゲートフィードスルー電圧Ｖｇｆも約半分になり、図１５の破線のようになる。非選択時間のみに注目すると、表示媒体にかかる電圧Ｖｐ－Ｖｃｏｍがゲートフィードスルーの差Ｖｇｆ／２だけ－側にずれることがわかる。

　また、ｎチャネルの場合、ＴＦＴがオンになるのはゲート電圧Ｖｇが＋の期間であり、図１７のようにゲートフィードスルーが負になり、向きは逆だがｐチャネルと同様のずれが発生する。即ち、非選択時間のみに注目すると、表示媒体にかかる電圧Ｖｐ－Ｖｃｏｍがゲートフィードスルーの差Ｖｇｆ／２だけ＋側にずれる。

　ゲートフィードスルー電圧Ｖｇｆが表示に与える影響が無視できるくらい小さい場合は、Ｖｇｆ／２も無視できるので問題ない。Ｖｇｆ／２が無視できない場合、２ＴＦＴ画素と１ＴＦＴ画素の違いを補正する必要がある。

　例えば電気泳動ディスプレイの場合、Ｖｇｆ／２のずれにより、明度が黒又は白のどちらかにずれることになる。画素電位が＋で黒表示になるタイプの電気泳動体の場合、図１５の１ＴＦＴの場合（破線）には２ＴＦＴの場合（実線）に比べて非選択時の電圧が－Ｖｇｆ／２だけずれているため、表示色が白側にずれる。このずれを補正する簡単な方法として、１ＴＦＴに加工した画素部分の明度データをあらかじめ補正しておくことが有効である。例えば、純黒を１６進数で００ｈ、純白をＦＦｈとし、元画像データが１６進数で００ｈ～ＦＦｈである場合に、元画像データを１０ｈ～ＦＦｈに変換し、１ＴＦＴ部分のみを－１０ｈして００ｈ～ＥＦｈにすることで、１ＴＦＴ部分を黒側に補正できる。（ここで示した数値は一例であり、１ＴＦＴの明度データを、Ｖｇｆ／２の影響を打ち消す方向に補正しておくことが主旨である。）画素電位が＋で白表示になるタイプの電気泳動体の場合、図１５の１ＴＦＴの場合（破線）には２ＴＦＴの場合（実線）に比べて非選択時の電圧が－Ｖｇｆ／２だけずれているため、表示色が黒側にずれる。このずれを補正する簡単な方法として、１ＴＦＴに加工した画素部分の色度データをあらかじめ補正しておくことが有効である。例えば、純黒を１６進数で００ｈ、純白をＦＦｈとし、元データが１６進数で００ｈ～ＦＦｈである場合に、元データを００ｈ～ＥＦｈに変換し、１ＴＦＴ部分のみを＋１０ｈして１０ｈ～ＦＦｈにすることで、１ＴＦＴ部分を白側に補正できる。

　ＴＦＴがｎチャネルの場合、図１７のようにｐチャネルとは逆極性になるが、同様の方法で補正できる。即ち、画素電位が＋で黒表示になるタイプの電気泳動体の場合、図１７の１ＴＦＴの場合（破線）には２ＴＦＴの場合（実線）に比べて非選択時の電圧が＋Ｖｇｆ／２だけずれているため、表示色が黒側にずれる。このずれを補正する簡単な方法として、１ＴＦＴに加工した画素部分の明度データをあらかじめ補正しておくことが有効である。例えば、純黒を１６進数で００ｈ、純白をＦＦｈとし、元画像データが１６進数で００ｈ～ＦＦｈである場合に、元画像データを００ｈ～ＥＦｈに変換し、１ＴＦＴ部分のみを＋１０ｈして１０ｈ～ＦＦｈにすることで、１ＴＦＴ部分を白側に補正できる。（ここで示した数値は一例であり、１ＴＦＴの明度データを、Ｖｇｆ／２の影響を打ち消す方向に補正しておくことが主旨である。）画素電位が＋で白表示になるタイプの電気泳動体の場合、図１７の１ＴＦＴの場合（破線）には２ＴＦＴの場合（実線）に比べて非選択時の電圧が＋Ｖｇｆ／２だけずれているため、表示色が白側にずれる。このずれを補正する簡単な方法として、１ＴＦＴに加工した画素部分の色度データをあらかじめ補正しておくことが有効である。例えば、純黒を１６進数で００ｈ、純白をＦＦｈとし、元データが１６進数で００ｈ～ＦＦｈである場合に、元データを１０ｈ～ＦＦｈに変換し、１ＴＦＴ部分のみを－１０ｈして００ｈ～ＥＦｈにすることで、１ＴＦＴ部分を黒側に補正できる。

　あるいは、液晶ディスプレイの場合、Ｖｇｆ／２のずれにより、液晶にかかる電圧の直流成分を０にできなくなり、劣化しやすくなる。そこで、１ＴＦＴに加工した画素位置を記憶しておき、そこを駆動するタイミングだけ、ソース電圧Ｖｓをずらすことが有効である。例えば、図１６のように画素駆動時のソース電圧Ｖｓを＋Ｖｇｆ／２だけずらすことにより、電圧Ｖｄ－Ｖｃｏｍを本来に近い波形にすることができる。ｎチャネルＴＦＴの場合、図１８のように逆極性になるが、同様の方法で補正できる。

　また、第３及び第４の実施形態に係る薄膜トランジスタアレイの場合、ドレイン接続電極５ａの断線又はレーザカット時に第２キャパシタを切除するので、ゲートフィードスルー電圧Ｖｇｆは同等に保たれ、表示は正常に行われる。

　本発明の実施例１～９について、図１Ａ～Ｃ及び図５Ａ～Ｄを用いて説明する。
　（実施例１）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’の断線が１箇所確認された。この場合、レーザカットは不要である。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図１Ｂの（ｅ１））。

　こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、アクティブマトリクス駆動を行い、入力データの明度に合った表示が得られた。

　（実施例２）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ドレイン接続電極５ａの断線が１箇所確認された。この場合、レーザカットは不要であるが、この画素位置を１ＴＦＴとして記録した。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続配線４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図１Ｂの（ｅ１））。

　こうして作製したｐチャネルの薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体（画素電極が＋の場合に対向電極側から見て黒くなるタイプ）を挟み、明度００ｈ～ＦＦｈの画像データを、２ＴＦＴ画素については１０ｈ～ＦＦｈ、１ＴＦＴ画素については００ｈ～ＥＦｈになるよう変換してからアクティブマトリクス駆動を行い、１ＴＦＴ部分についても入力データの明度に合った表示が得られた。

　（実施例３）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース電極４－ドレイン電極５間の短絡が１箇所確認された。そこで、図５Ｂの（ｃ）のレーザカットを行い、この画素位置を１ＴＦＴとして記録した。

　（実施例４）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２兼ゲート配線２’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図５Ｂの（ｄ）のレーザカットを行い、この画素位置を１ＴＦＴとして記録した。

　（実施例５）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図５Ｂの（ｅ）のレーザカットを行った。

　（実施例６）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図５Ｃの（ｆ）のレーザカットを行った。

　（実施例７）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重なった位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。そこで、図５Ｃの（ｇ）のレーザカットを行った。

　（実施例８）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重ならない位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。そこで、図５Ｄの（ｈ）のレーザカットを行った。

　（実施例９）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重ならない位置で、画素電極７－ソース接続電極４ａ間の短絡が１箇所確認された。そこで、図５Ｄの（ｉ）のレーザカットを行った。

　本発明の実施例１０～１８について、図３Ａ～Ｃ及び図６Ａ～Ｄを用いて説明する。
　（実施例１０）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’の断線が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ソース配線４’の断線の場合、レーザカットは不要である。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図３Ｂの（ｅ１））。

　（実施例１１）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ドレイン接続電極５ａの断線が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ドレイン接続電極５ａの断線の場合、レーザカットは不要であるが、この画素位置を１ＴＦＴとして記録した。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図３Ｂの（ｅ１））。

　（実施例１２）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’－ドレイン電極５間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、図６Ｂの（ｃ）のレーザカットを行うとともに、この画素位置を１ＴＦＴとして記録した。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図３Ｂの（ｅ１））。

　（実施例１３）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、図６Ｂの（ｄ）のレーザカットを行うとともに、この画素位置を１ＴＦＴとして記録した。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図３Ｂの（ｅ１））。

　（実施例１４）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ配線１０’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、図６Ｂの（ｅ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図３Ｂの（ｅ１））。

　（実施例１５）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２やキャパシタ配線１０’と重ならない位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、図６Ｃの（ｆ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図３Ｂの（ｅ１））。

　（実施例１６）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ配線１０’と重なった位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、図６Ｃの（ｇ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図３Ｂの（ｅ１））。

　（実施例１７）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’－画素電極７間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、図６Ｄの（ｈ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図３Ｂの（ｅ１））。

　（実施例１８）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、画素電極７－ソース接続電極４ａ間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、図６Ｄの（ｉ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、ストライプ状の絶縁膜８を形成した（図３Ｂの（ｅ１））。

　本発明の実施例１９～２７について、図１Ａ～Ｃ及び図５Ａ～Ｄを用いて説明する。
　（実施例１９）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’の断線が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ソース配線４’の断線の場合、レーザカットは不要である。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ドット状の絶縁膜８を形成した（図１Ｂの（ｅ２）、ただしソース接続電極４ａは既に保護層で覆われているので絶縁膜８では覆わなかった）。

　（実施例２０）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ドレイン接続電極５ａの断線が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、レーザカットは不要であるが、この画素位置を１ＴＦＴとして記録した。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ドット状の絶縁膜８を形成した（図１Ｂの（ｅ２）、ただしソース接続電極４ａは既に保護層で覆われているので絶縁膜８では覆わなかった）。

　（実施例２１）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース電極４－ドレイン電極５間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、図５Ｂの（ｃ）のレーザカットを行うとともに、この画素位置を１ＴＦＴとして記録した。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ドット状の絶縁膜８を形成した（図１Ｂの（ｅ２）、ただしソース接続電極４ａは既に保護層６’で覆われているので絶縁膜８では覆わなかった）。

　（実施例２２）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２兼ゲート配線２’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、図５Ｂの（ｄ）のレーザカットを行うとともに、この画素位置を１ＴＦＴとして記録した。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ドット状の絶縁膜８を形成した（図１Ｂの（ｅ２）、ただしソース接続電極４ａは既に保護層６’で覆われているので絶縁膜８では覆わなかった）。

　（実施例２３）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、図５Ｂの（ｅ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ドット状の絶縁膜８を形成した（図１Ｂの（ｅ２）、ただしソース接続電極４ａは既に保護層６’で覆われているので絶縁膜８では覆わなかった）。

　（実施例２４）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、図５Ｃの（ｆ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ドット状の絶縁膜８を形成した（図１Ｂの（ｅ２））。

　（実施例２５）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重なった位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、図５Ｃの（ｇ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ドット状の絶縁膜８を形成した（図１Ｂの（ｅ２））。

　（実施例２６）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重ならない位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、図５Ｄの（ｈ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ドット状の絶縁膜８を形成した（図１Ｂの（ｅ２）、ただしソース接続電極４ａは既に保護層６’で覆われているので絶縁膜８では覆わなかった）。

　（実施例２７）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重ならない位置で、画素電極７－ソース接続電極４ａ間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、図５Ｄの（ｉ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより、ドット状の絶縁膜８を形成した（図１Ｂの（ｅ２）、ただしソース接続電極４ａは既に保護層６’で覆われているので絶縁膜８では覆わなかった）。

　本発明の実施例２８～３６について、図３Ａ～Ｃ及び図６Ａ～Ｄを用いて説明する。
　（実施例２８）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’の断線が１箇所確認された。ソース配線４’の断線の場合、レーザカットは不要である。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図３Ｂの（ｅ２））。

　（実施例２９）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ドレイン接続電極５ａの断線が１箇所確認された。ドレイン接続電極５ａの断線の場合、レーザカットは不要であるが、この画素位置を１ＴＦＴとして記録した。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図３Ｂの（ｅ２））。

　こうして作製したｐチャネルの薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、明度００ｈ～ＦＦｈの画像データを、２ＴＦＴ画素については１０ｈ～ＦＦｈ、１ＴＦＴ画素については００ｈ～ＥＦｈになるよう変換してからアクティブマトリクス駆動を行い、１ＴＦＴ部分についても入力データの明度に合った表示が得られた。

　（実施例３０）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’－ドレイン電極５間の短絡が１箇所確認された。そこで、図６Ｂの（ｃ）のレーザカットを行うとともに、この画素位置を１ＴＦＴとして記録した。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図３Ａの（ｅ２））。

　こうして作製した薄膜トランジスタと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、明度００ｈ～ＦＦｈの画像データを、２ＴＦＴ画素については１０ｈ～ＦＦｈ、１ＴＦＴ画素については００ｈ～ＥＦｈになるよう変換してからアクティブマトリクス駆動を行い、１ＴＦＴ部分についても入力データの明度に合った表示が得られた。

　（実施例３１）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図６Ｂの（ｄ）のレーザカットを行うとともに、この画素位置を１ＴＦＴとして記録した。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図３Ｂの（ｅ２））。

　（実施例３２）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ配線１０’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図６Ｂの（ｅ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図３Ｂの（ｅ２））。

　（実施例３３）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２やキャパシタ配線１０’と重ならない位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図６Ｃの（ｆ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図３Ｂの（ｅ２））。

　（実施例３４）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ配線１０’と重なった位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。そこで、図６Ｃの（ｇ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図３Ｂの（ｅ２））。

　（実施例３５）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース電極４－画素電極７間の短絡が１箇所確認された。そこで、図６Ｄの（ｈ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図３Ｂの（ｅ２））。

　（実施例３６）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図３Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図３Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図３Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、画素電極７－ソース接続電極４ａ間の短絡が１箇所確認された。ここで、図６Ｄの（ｉ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図３Ｂの（ｅ２））。

　本発明の実施例３７～４６について、図１Ａ～Ｃ及び図５Ａ～Ｄを用いて説明する。
　（実施例３７）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’の断線が１箇所確認された。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａは保護層６’で覆わない）。ここで、レーザカットは不要である。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図１Ｃの（ｅ３）、ここでソース接続電極４ａも絶縁膜８で覆われた）。

　（実施例３８）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、画像検査装置によって断線や短絡を検査したところ、ドレイン接続電極５ａの断線が１箇所確認された。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａは保護層６’で覆わない）。ここで、レーザカットは不要であるが、この画素位置を１ＴＦＴとして記録した。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図１Ｃの（ｅ３）、ここでソース接続電極４ａも絶縁膜８で覆われた）。

　（実施例３９）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース電極４－ドレイン電極５間の短絡が１箇所確認された。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａは保護層６’で覆わない）。ここで、図５Ｂの（ｃ）のレーザカットを行い、この画素位置を１ＴＦＴとして記録した。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図１Ｃの（ｅ３）、ここでソース接続電極４ａも絶縁膜８で覆われた）。

　（実施例４０）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２兼ゲート配線２’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａは保護層６’で覆わない）。ここで、図５Ｂの（ｄ）のレーザカットを行い、この画素位置を１ＴＦＴとして記録した。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図１Ｃの（ｅ３）、ここでソース接続電極４ａは絶縁膜８に覆われた）。

　（実施例４１）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａは保護層６’で覆わない）。そこで、図５Ｂの（ｅ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図１Ｃの（ｅ３）、ここでソース接続電極４ａは絶縁膜８に覆われた）。

　（実施例４２）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ及び、画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２兼ゲート配線２’やキャパシタ電極１０兼キャパシタ配線１０’と重ならない位置で、隣り合うソース配線４’間の短絡が１箇所確認された。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａは保護層６’で覆わない）。そこで、図５Ｃの（ｆ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図１Ｃの（ｅ３）、ここでソース接続電極４ａは絶縁膜８に覆われた）。

　（実施例４３）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重なった位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａは保護層６’で覆わない）。ここで、図５Ｃの（ｇ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図１Ｃの（ｅ３）、ここでソース接続電極４ａは絶縁膜８に覆われた）。

　（実施例４４）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノール
を１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重ならない位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａは保護層６’で覆わない）。ここで、図５Ｄの（ｈ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図１Ｃの（ｅ３）、ここでソース接続電極４ａは絶縁膜８に覆われた）。

　（実施例４５）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図１Ａの（ｃ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０兼キャパシタ配線１０’と重ならない位置で、画素電極７－ソース接続電極４ａ間の短絡が１箇所確認された。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図１Ｂの（ｄ）、ただしソース接続電極４ａは保護層６’で覆わない）。ここで、図５Ｄの（ｉ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより、格子状の絶縁膜８を形成した（図１Ｃの（ｅ３）、ここでソース接続電極４ａは絶縁膜８で覆われた）。

　（実施例４６）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’及びキャパシタ電極１０兼キャパシタ配線１０’を形成した（図１Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図１Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査し、図５Ａ～Ｄのレーザカットを行い、各１ＴＦＴの画素位置を記録した。

　こうして作製した薄膜トランジスタと、透明な対向電極１２を有するＰＥＴ製の対向基板１１の対向電極１２側の両方に配向膜を印刷してラビング処理し、間に表示媒体１３として液晶を挟み、周囲をシールし、対向基板１１の対向電極１２と反対側に位相差板１４と偏光板１５を貼り付けた。そして、図１６の駆動を行い、劣化の少ない所望の表示が得られた。

　本発明の実施例４７～５５について、図７Ａ、Ｂ及び図１１Ａ～Ｄを用いて説明する。
　（実施例４７）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’の断線が１箇所確認された。この場合、レーザカットは不要である。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ）、ただしソース接続電極４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、さらにＡｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　こうして作製した薄膜トランジスタと透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、アクティブマトリクス駆動を行い、入力データの明度に合った表示が得られた。

　（実施例４８）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ドレイン接続電極５ａの断線が１箇所確認された。この場合、図１１Ａの（ｂ）のように画素電極７をレーザカットした。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ）、ただしソース接続配線４ａも保護層６’で覆った）。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、さらにＡｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　（実施例４９）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース電極４－ドレイン電極５間の短絡が１箇所確認された。そこで、図１１Ｂの（ｃ）のレーザカットを行った。

　（実施例５０）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２兼ゲート配線２’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図１１Ｂの（ｄ）のレーザカットを行った。

　（実施例５１）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ配線１０’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図１１Ｂの（ｅ）のレーザカットを行った。

　（実施例５２）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２兼ゲート配線２’やキャパシタ電極１０及びキャパシタ配線１０’と重ならない位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図１１Ｃの（ｆ）のレーザカットを行った。

　（実施例５３）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０及びキャパシタ配線１０’と重なった位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。そこで、図１１Ｃの（ｇ）のレーザカットを行った。

　（実施例５４）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０及びキャパシタ配線１０’と重ならない位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。そこで、図１１Ｄの（ｈ）のレーザカットを行った。

　（実施例５５）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０及びキャパシタ配線１０’と重ならない位置で、画素電極７－ソース接続電極４ａ間の短絡が１箇所確認された。そこで、図１１Ｄの（ｉ）のレーザカットを行った。

　本発明の実施例５６～６４について、図９Ａ、Ｂ及び図１２Ａ～Ｄを用いて説明する。
　（実施例５６）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線の断線が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ソース配線４’の断線の場合、レーザカットは不要である。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例５７）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ドレイン接続電極５ａの断線が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ドレイン接続電極５ａの断線の場合、図１２Ａの（ｂ）のように画素電極７をレーザカットした。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例５８）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’－ドレイン電極５間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、図１２Ｂの（ｃ）のレーザカットを行うとともに、この画素位置を１ＴＦＴとして記録した。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例５９）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、図１２Ｂの（ｄ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例６０）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ配線１０’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、図１２Ｂの（ｅ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例６１）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２やキャパシタ配線１０’と重ならない位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、図１２Ｃの（ｆ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例６２）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ配線１０’と重なった位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、図１２Ｃの（ｇ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例６３）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース電極４－画素電極７間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、図１２Ｄの（ｈ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例６４）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、画素電極７－ソース接続電極４ａ間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、図１２Ｄの（ｉ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　本発明の実施例６５～７３について、図７Ａ、Ｂ及び図１１Ａ～Ｄを用いて説明する。
　（実施例６５）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’の断線が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。ソース配線４’の断線の場合、レーザカットは不要である。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ））。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　（実施例６６）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ドレイン接続電極５ａの断線が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。ここで、図１１Ａの（ｂ）のように画素電極７をレーザカットした。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ））。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　（実施例６７）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース電極４－ドレイン電極５間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。ここで、図１１Ｂの（ｃ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ））。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　（実施例６８）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２兼ゲート配線２’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。ここで、図１１Ｂの（ｄ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ））。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　（実施例６９）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ配線１０’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。ここで、図１１Ｂの（ｅ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ））。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　（実施例７０）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２兼ゲート配線２’やキャパシタ電極１０及びキャパシタ配線１０’と重ならない位置で、隣り合うソース配線４’間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。ここで、図１１Ｃの（ｆ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ））。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　（実施例７１）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０及びキャパシタ配線１０’と重なった位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。ここで、図１１Ｃの（ｇ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ））。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　（実施例７２）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０及びキャパシタ配線１０’と重ならない位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。ここで、図１１Ｄの（ｈ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ））。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　（実施例７３）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２兼ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図７Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図７Ａの（ｂ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ電極１０及びキャパシタ配線１０’と重ならない位置で、画素電極７－ソース接続電極４ａ間の短絡が１箇所確認された。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ドット状の半導体パターン６を形成した（図７Ａの（ｃ））。ここで、図１１Ｄの（ｉ）のレーザカットを行った。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図７Ｂの（ｄ））。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　本発明の実施例７４～８２について、図９Ａ、Ｂ及び図１２Ａ～Ｄを用いて説明する。
　（実施例７４）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’の断線が１箇所確認された。ソース配線４’の断線の場合、レーザカットは不要である。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図７Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図７Ｂの（ｆ））。

　（実施例７５）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ドレイン接続電極５ａの断線が１箇所確認された。ドレイン接続電極５ａの断線の場合、図１２Ａの（ｂ）のように画素電極７をレーザカットした。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例７６）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース配線４’－ドレイン電極５間の短絡が１箇所確認された。そこで、図１２Ｂの（ｃ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例７７）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図１２Ｂの（ｄ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例７８）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ配線１０’と重なった位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図１２Ｂの（ｅ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例７９）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ゲート電極２やキャパシタ配線１０’と重ならない位置で、隣り合うソース配線４’間の短絡が１箇所確認された。そこで、図１２Ｃの（ｆ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例８０）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及び・キャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、キャパシタ配線１０’と重なった位置で、ソース配線４’－画素電極７間の短絡が１箇所確認された。そこで、図１２Ｃの（ｇ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例８１）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、ソース電極４－画素電極７間の短絡が１箇所確認された。そこで、図１２Ｄの（ｈ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（実施例８２）
　まず、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソ及びウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を形成した（図９Ａの（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ソース接続電極４ａ、ドレイン電極５、ドレイン接続電極５ａ、及び画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図９Ａの（ｂ））。

　さらに、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、ストライプ状の半導体パターン６を形成した（図９Ａの（ｃ））。次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、ストライプ状の保護層６’を形成した（図９Ｂの（ｄ））。ここで、画像検査装置によって断線や短絡を検査したところ、画素電極７－ソース接続電極４ａ間の短絡が１箇所確認された。ここで、図１２Ｄの（ｉ）のレーザカットを行った。そして、エポキシ樹脂をスクリーン印刷することにより絶縁膜８を形成し（図９Ｂの（ｅ））、Ａｇペーストをスクリーン印刷することにより上部画素電極９を形成した（図９Ｂの（ｆ））。

　（比較例１）
　実施例４６のパネルを、図１６の駆動でなく、１ＴＦＴを考慮しない従来の駆動を行ったところ、画素において色変化がしにくくなる劣化がみられた。

　（比較例２）
　本発明の比較例について、説明する。実施例１～９のようにして作製したパネルを、画像データの補正なしでアクティブマトリクス駆動したところ、１ＴＦＴ部分について、黒の明度Ｌ＊が５程度、白の明度Ｌ＊が２程度高かった。白黒２値表示ではあまり気にならないが、階調表示では問題になる。

　以上の説明から理解できるように、本発明には、以下の効果がある。まず、断線の影響を抑えながら各種短絡のリペアに適している、薄膜トランジスタアレイ及びその製造方法、画像表示装置、表示方法を提供できた。また、リペア後の表示の違いを低減できる、薄膜トランジスタアレイ、その製造方法、画像表示装置及び表示方法を提供できた。

　本発明は、電気泳動ディスプレイ、液晶ディスプレイ等に使用する薄膜トランジスタアレイに適用可能である。

　１　　絶縁基板
　２　　ゲート電極
　２’　　ゲート配線
　４　　ソース電極
　４’　　ソース配線
　４ａ　　ソース接続電極
　５　　ドレイン電極
　５ａ　　ドレイン接続電極
　６　　半導体パターン
　６’　　保護層
　７　　画素電極
　７Ａ　　第１キャパシタ部分
　７Ｂ　　第２キャパシタ部分
　８　　絶縁膜
　８Ｈ　　開口部
　９　　上部画素電極
　１０　　キャパシタ電極
　１０Ａ　　第１のキャパシタ電極
　１０Ｂ　　第２のキャパシタ電極
　１０’　　キャパシタ配線
　１０’Ａ　　第１のキャパシタ配線
　１０’Ｂ　　第２のキャパシタ配線
　１１　　対向基板
　１２　　対向電極
　１３　　表示媒体
　１４　　位相差板
　１５　　偏光板
　２１　　断線部
　２２　　短絡部
　２３　　位置（レーザカット部）
　３１　　架橋部
　３２　　レーザ接続部

Claims

　ゲート電極、当該ゲート電極に接続されたゲート配線、キャパシタ電極、及び当該キャパシタ電極に接続されたキャパシタ配線が形成された絶縁基板上の当該ゲート電極と重なる領域に、ゲート絶縁膜を介して、半導体パターンを含む間隙を有するソース電極及びドレイン電極が形成され、当該半導体パターンが保護層によって覆われた構成の薄膜トランジスタを有し、当該薄膜トランジスタが１画素ごとに２つ独立して形成され、各画素における２つのソース電極は２本のソース配線に別々に接続され、２つのドレイン電極は個別のドレイン接続電極を介して当該各画素の電極に接続されてなる、薄膜トランジスタアレイであって、
　１画素ごとに形成される前記２つの薄膜トランジスタのソース電極同士を接続するソース接続電極を有し、
　前記２本のソース配線には同一の駆動波形が印加される、薄膜トランジスタアレイ。
　前記ソース接続電極は、ゲート電極及びゲート配線と重ならない部分を少なくとも有している、請求項１に記載の薄膜トランジスタアレイ。
　前記保護層は、前記ゲート配線に沿ったストライプ形状であり、前記半導体パターンだけでなく前記ゲート配線をも覆っている、請求項１又は２に記載の薄膜トランジスタアレイ。
　少なくとも前記ソース配線を覆う絶縁膜をさらに有する、請求項３に記載の薄膜トランジスタアレイ。
　前記保護層は、前記ソース配線に沿ったストライプ形状であり、前記半導体パターンだけでなく前記ソース配線をも覆っている、請求項１又は２に記載の薄膜トランジスタアレイ。
　少なくとも前記ソース接続電極及び前記ゲート配線を覆う絶縁膜をさらに有する、請求項５に記載の薄膜トランジスタアレイ。
　前記画素電極が、前記ドレイン電極に近い第１キャパシタと、前記ドレイン電極から遠い第２キャパシタとを有する、請求項１に記載の薄膜トランジスタアレイ。
　前記キャパシタ電極は、少なくとも前記画素電極と重なる領域にスリットを有し、当該スリットによってドレイン電極に近い側の第１キャパシタ電極とドレイン電極から遠い側の第２キャパシタ電極とに分かれており、
　前記第１キャパシタが、画素電極／ゲート絶縁膜／第１キャパシタ電極からなり、前記第２キャパシタが、画素電極／ゲート絶縁膜／第２キャパシタ電極からなる、請求項７に記載の薄膜トランジスタアレイ。
　前記画素電極のうちの前記第１キャパシタ部分の上に開口部を有し、前記画素電極のうちの第２キャパシタ部分、ソース電極、ソース接続電極、及びソース配線を少なくとも覆う絶縁膜と、
　前記絶縁膜の上に、前記開口部を介して前記画素電極に接続された上部画素電極とをさらに有する、請求項７又は８に記載の薄膜トランジスタアレイ。
　請求項１～９のいずれか１項に記載の薄膜トランジスタアレイを製造する方法であって、
　絶縁基板上に、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線を形成する工程と、
　前記ゲート電極、前記ゲート配線、前記キャパシタ電極、及び前記キャパシタ配線の上に、ゲート絶縁膜を形成する工程と、
　前記ゲート絶縁膜の上に、ソース電極、ソース配線、ソース接続電極、ドレイン電極、ドレイン接続電極、及び画素電極を形成する工程と、
　前記ソース電極、前記ソース配線、前記ソース接続電極、前記ドレイン電極、前記ドレイン接続電極、及び前記画素電極の断線や短絡を検査する工程と、
　前記検査の結果に応じて、前記短絡箇所、前記ソース配線、前記ソース接続電極、及び前記ドレイン接続電極の少なくとも１つをレーザカットする工程と、
　半導体を形成する工程と、
　前記半導体を保護する保護層を形成する工程とを含み、
　前記レーザカットする工程は、前記検査する工程以後に行われる、薄膜トランジスタアレイの製造方法。
　前記断線や短絡を検査する工程が、画像検査である、請求項１０に記載の薄膜トランジスタアレイの製造方法。
　前記レーザカットする工程では、
１）ソース電極とドレイン電極との間に短絡がある場合、短絡がある薄膜トランジスタのドレイン接続電極を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、
２）ゲート電極又はゲート配線上で隣り合うソース配線間に短絡がある場合、短絡があるソース配線の少なくとも一方側において、短絡箇所を挟むソース配線の２箇所と、短絡箇所に最も近い薄膜トランジスタのドレイン接続電極及びソース接続電極とを、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、
３）キャパシタ電極又はキャパシタ配線上で隣り合うソース配線間に短絡がある場合、短絡があるソース配線の少なくとも一方側において、短絡箇所を挟むソース配線の２箇所を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、
４）ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置で隣り合うソース配線間に短絡がある場合、短絡箇所をカットし、
５）キャパシタ電極又はキャパシタ配線上でソース配線と画素電極との間に短絡がある場合、短絡箇所を挟むソース配線の２箇所を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、
６）ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でソース配線又はソース電極と画素電極との間に短絡がある場合、短絡箇所をカットし、
７）画素電極とソース接続電極との間に短絡がある場合、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置で短絡箇所をカットする、
請求項１０又は１１に記載の薄膜トランジスタアレイの製造方法。
　前記レーザカットする工程では、
１）ソース電極とドレイン電極との間に短絡がある場合、短絡がある薄膜トランジスタのドレイン接続電極を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、かつ、画素電極を、第１キャパシタと第２キャパシタとの間でカットし、
２）ゲート電極又はゲート配線上で隣り合うソース配線間に短絡がある場合、短絡があるソース配線の少なくとも一方側において、短絡箇所を挟むソース配線の２箇所と、短絡箇所に最も近い薄膜トランジスタのドレイン接続電極及びソース接続電極とを、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、かつ、画素電極を、第１キャパシタと第２キャパシタとの間でカットし、
３）キャパシタ電極又はキャパシタ配線上で隣り合うソース配線間に短絡がある場合、短絡があるソース配線の少なくとも一方側において、短絡箇所を挟むソース配線の２箇所を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、
４）ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置で隣り合うソース配線間に短絡がある場合、短絡箇所をカットし、
５）キャパシタ電極又はキャパシタ配線上でソース配線と画素電極との間に短絡がある場合、短絡箇所を挟むソース配線の２箇所を、ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でカットし、
６）ゲート電極、ゲート配線、キャパシタ電極、及びキャパシタ配線と重ならない位置でソース配線と画素電極との間に短絡がある場合、短絡箇所をカットし、
７）画素電極とソース接続電極との間に短絡がある場合、短絡箇所のうち、ゲート配線やキャパシタ電極と重ならない位置をカットし、
８）ドレイン接続電極に断線があった場合に、断線がある薄膜トランジスタの画素電極を第１キャパシタと第２キャパシタとの間でカットする、
請求項１０に記載の薄膜トランジスタアレイの製造方法。
　絶縁膜を形成する工程をさらに有する、請求項１０～１３のいずれか１項に記載の薄膜トランジスタアレイの製造方法。
　上部画素電極を形成する工程をさらに有する、請求項１４に記載の薄膜トランジスタアレイの製造方法。
　請求項１０～１５のいずれか１項に記載の薄膜トランジスタアレイの製造方法で作製した薄膜トランジスタアレイと、対向電極を有する別基板との間に、表示媒体を挟んだ、画像表示装置。
　前記表示媒体が電気泳動体であって、２つの薄膜トランジスタのうち１つを切除した画素の位置を記憶しておき、当該画素の元データの明度を補正しておく、請求項１６に記載の画像表示装置の表示方法。
　前記表示媒体が液晶であって、２つの薄膜トランジスタのうち１つを切除した画素の位置を記憶しておき、当該画素駆動時のソース電圧を補正する、請求項１６に記載の画像表示装置の表示方法。