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WO2014136801A1 - 半導体装置 - Google Patents

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WO2014136801A1
WO2014136801A1 PCT/JP2014/055519 JP2014055519W WO2014136801A1 WO 2014136801 A1 WO2014136801 A1 WO 2014136801A1 JP 2014055519 W JP2014055519 W JP 2014055519W WO 2014136801 A1 WO2014136801 A1 WO 2014136801A1
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WO
WIPO (PCT)
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trench
semiconductor device
gate
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2014/055519
Other languages
English (en)
French (fr)
Inventor
佑紀 中野
中村　亮太
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to CN202211546791.9A priority Critical patent/CN116314289A/zh
Priority to CN201480012210.0A priority patent/CN105247683B/zh
Priority to CN202311324980.6A priority patent/CN117423733A/zh
Priority to CN202211546753.3A priority patent/CN116314294A/zh
Priority to CN202110280848.4A priority patent/CN113178481B/zh
Priority to US14/771,399 priority patent/US9601589B2/en
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of WO2014136801A1 publication Critical patent/WO2014136801A1/ja
Anticipated expiration legal-status Critical
Priority to US15/423,112 priority patent/US9923073B2/en
Priority to US15/892,874 priority patent/US10256313B2/en
Priority to US16/281,954 priority patent/US10559668B2/en
Priority to US16/734,101 priority patent/US10790371B2/en
Priority to US17/002,359 priority patent/US11417743B2/en
Priority to US17/864,151 priority patent/US11967627B2/en
Priority to US18/611,143 priority patent/US20240234529A1/en
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Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 discloses an n + type SiC substrate, an n ⁇ type epitaxial layer (drift region) formed on the SiC substrate, and a p type body region formed on the surface side of the epitaxial layer.
  • An n + -type source region formed on the surface side in the body region, a lattice-shaped gate trench formed so as to penetrate the source region and the body region and reach the drift region, and an inner surface of the gate trench.
  • a field effect transistor is disclosed that includes a source electrode formed to enter the electrode.
  • An object of the present invention is to provide a semiconductor device capable of improving the flatness of a surface metal layer without sacrificing the conventional breakdown voltage characteristics.
  • the semiconductor device of the present invention is arranged to straddle the cell portion and the outer peripheral portion, the first conductivity type semiconductor layer having a cell portion and an outer peripheral portion arranged around the cell portion, And a surface insulating film formed so as to be thinner than a portion in the outer peripheral portion.
  • the surface insulating film of the cell portion by selectively thinning the surface insulating film of the cell portion, for example, when an opening (contact hole or the like) is formed in the surface insulating film, the surface of the surface insulating film and the surface of the cell portion ( The level difference (unevenness) from the device surface can be reduced.
  • the flatness of the surface metal layer can be improved. Therefore, for example, when bonding a wire to the surface metal layer, the adhesion between the surface metal layer and the wire can be improved.
  • the wire can be bonded satisfactorily, the reliability of the wire bonding portion can be improved.
  • the surface metal layer has good flatness, it is possible to prevent the device from being destroyed by ultrasonic vibration or pressure during wire bonding, and to prevent a reduction in assembly yield.
  • the thickness of the surface insulating film in the outer peripheral portion can be designed separately from the thickness of the surface insulating film in the cell portion. Therefore, withstand voltage characteristics can be maintained by designing with a thickness that does not affect the electric field distribution in the outer peripheral portion. That is, according to this configuration, when the flatness of the surface metal layer is improved, it is possible to prevent a change in breakdown voltage characteristics and a breakdown voltage failure due to the fluctuation.
  • the semiconductor device includes a gate trench formed on the surface side of the cell portion, and a gate electrode that is embedded in the gate trench through a gate insulating film and forms a channel on the side portion of the gate trench when turned on.
  • the outer peripheral portion has a semiconductor surface disposed at a depth position greater than or equal to the depth of the gate trench, and has a second conductivity type semiconductor region formed on the semiconductor surface of the outer peripheral portion. The structure may further be included.
  • the breakdown voltage structure can be formed at a depth position equal to or greater than the depth of the gate trench.
  • the thickness of the semiconductor layer from the bottom of the gate trench to the back surface of the semiconductor layer can be made larger than the thickness from the semiconductor region constituting the breakdown voltage structure to the back surface.
  • the electric field applied between the front surface side and the back surface side of the semiconductor layer can be stably shared by the breakdown voltage structure. Therefore, since a stable electric field distribution can be formed in the semiconductor layer without depending on the depth of the gate trench, electric field concentration at the bottom of the gate trench can be mitigated favorably.
  • the semiconductor device may further include a gate finger for making contact with the gate electrode, and the gate trench may include a line-shaped trench that crosses the gate finger below the gate finger.
  • the corner of the trench where the electric field tends to concentrate when the gate voltage is applied (for example, the corner at the intersection of the lattice-shaped trench) is not disposed below the gate finger.
  • the breakdown voltage can be improved.
  • the gate trench includes an inner trench in which the channel is formed on a side portion when the gate trench is turned on, and an outer trench that is configured by an extension of the inner trench and is disposed on the outer side with respect to the inner trench.
  • the device may further include a second conductivity type layer formed on the side and bottom of the outer trench.
  • the depletion layer can be generated from the junction (pn junction) between the second conductivity type layer and the semiconductor layer by the second conductivity type layer different from the conductivity type of the semiconductor layer. And since this depletion layer keeps an equipotential surface away from an outer trench, the electric field concerning the bottom part of an outer trench can be relieved. Therefore, destruction at the bottom of the outer trench can be prevented.
  • the semiconductor device further includes a gate finger for making contact with the gate electrode, and the gate trench is selectively formed in a lower region of the gate finger, and the semiconductor device is formed in the lower region
  • the semiconductor device may further include a high-concentration layer of a first conductivity type formed on the semiconductor surface of the semiconductor layer in which the gate trench is not formed and containing impurities at a higher concentration than the semiconductor layer.
  • the oxidation rate of the high concentration layer having a high impurity concentration can be made faster than that of the low concentration semiconductor layer. Therefore, when the gate insulating film is formed by thermal oxidation, a thick oxide film can be selectively formed on the upper portion of the gate trench in the region below the gate finger. Thereby, the electric field applied to the upper edge of the gate trench when the gate voltage is applied can be weakened, and the dielectric breakdown of the gate insulating film can be prevented.
  • the cell part is disposed so as to be in contact with the source region of the first conductivity type disposed so as to be exposed on the surface of the semiconductor layer, and the second conductivity type of which the channel is formed at the time of ON.
  • the cell part is disposed so as to be in contact with the source region of the first conductivity type disposed so as to be exposed on the surface of the semiconductor layer, and the second conductivity type of which the channel is formed at the time of ON.
  • a channel contact region of a conductive type is disposed so as to be in contact with the source region of the first conductivity type disposed so as to be exposed on the surface of the semiconductor layer, and the second conductivity type of which the channel is formed at the time of ON.
  • the second trench can prevent, for example, concentration of the equipotential surface near the bottom of the gate trench, and the potential gradient near the bottom can be moderated. Therefore, the electric field concentration on the bottom of the gate trench can be relaxed.
  • the step (unevenness) between the source portion and the other portion can be reduced on the surface of the semiconductor layer (device surface).
  • the flatness of the surface metal layer can be improved. Therefore, for example, when bonding a wire to the surface metal layer, the adhesion between the surface metal layer and the wire can be improved.
  • the reliability of the wire bonding portion can be improved.
  • the flatness of the surface metal layer is good, it is possible to prevent the device from being destroyed by ultrasonic vibration or pressure during wire bonding, and to prevent a reduction in assembly yield.
  • the channel contact region is disposed at a position higher than the bottom of the second trench, even if the second trench is formed, the channel region can be reliably contacted through the channel contact region. it can. That is, when improving the flatness of the surface metal layer, it is possible to prevent deterioration in device performance such as gate breakdown voltage and contact property to the channel region.
  • the trench burying portion may include an insulating film formed on the inner surface of the second trench and a polysilicon layer embedded inside the insulating film.
  • the surface insulating film is selectively etched to expose the source portion from the contact hole.
  • a polysilicon layer embedded in the two trenches can be used as an etching stopper. Therefore, the control of the contact etching process can be simplified.
  • the insulating film may be made of any one of SiO 2 , AlON, Al 2 O 3 , SiO 2 / AlON, SiO 2 / AlON / SiO 2 , SiO 2 / SiN, and SiO 2 / SiN / SiO 2 .
  • the gate insulating film can be formed of the material exemplified above by forming the gate insulating film in the same process as the insulating film in the second trench.
  • the gate insulating film is made of a high dielectric constant (High-k) film such as AlON or Al 2 O 3 , the gate breakdown voltage can be improved and the reliability of the device can be improved.
  • High-k high dielectric constant
  • the insulating film may include a SiO 2 film containing nitrogen (N).
  • the gate insulating film can be formed of a material having a SiO 2 film containing nitrogen (N) by forming the gate insulating film in the same process as the insulating film in the second trench.
  • This gate insulating film can improve channel mobility.
  • the insulating film may be formed at the bottom of the second trench so as to be thicker than a portion at a side of the second trench.
  • the gate insulating film is formed in the same process as the insulating film in the second trench, so that the gate insulating film is also formed, for example, at the bottom of the gate trench rather than the portion at the side of the gate trench.
  • the breakdown voltage at the bottom of the gate trench can be improved.
  • the polysilicon layer may be made of n + type polysilicon.
  • the gate electrode can be formed of n + type polysilicon by forming the gate electrode in the same process as the polysilicon layer in the second trench. Since n + type polysilicon has a relatively low sheet resistance, the switching speed of the transistor can be increased.
  • the trench burying portion may be formed of an insulating layer that fills the second trench.
  • the leakage current flowing through the second trench can be prevented or reduced.
  • the insulating layer may consist of SiO 2.
  • the insulating layer may be made of SiO 2 containing phosphorus (P) or boron (B).
  • SiO 2 since the melting point of SiO 2 is lowered by containing phosphorus or boron, the process of filling the insulating layer can be simplified.
  • SiO 2 for example, PSG (phosphorus silicate glass), can be used PBSG (boro-phosphorous silicate glass).
  • the trench burying portion may be formed of a polysilicon layer that backfills the second trench.
  • the surface insulating film is selectively etched to expose the source portion from the contact hole.
  • a polysilicon layer embedded in the two trenches can be used as an etching stopper. Therefore, the control of the contact etching process can be simplified.
  • the polysilicon layer may be made of p + type polysilicon.
  • the channel region and the channel contact region are p-type, these regions can be electrically connected using the p + -type polysilicon layer.
  • the base resistance between them can be reduced.
  • the contact resistance between them can be reduced. This reduction in contact resistance also contributes to reduction in base resistance between the channel region and the channel contact region.
  • the semiconductor device of the present invention may further include a second conductivity type layer formed on the bottom and side portions of the second trench so as to be continuous with the channel region and the channel contact region.
  • the depletion layer can be generated from the junction (pn junction) between the second conductivity type layer and the semiconductor layer by the second conductivity type layer different from the conductivity type of the semiconductor layer. Since the depletion layer keeps the equipotential surface away from the gate trench, the electric field applied to the bottom of the gate trench can be further relaxed.
  • the gate electrode includes a base film made of polysilicon formed on an inner surface of the gate trench, and a buried metal containing at least one of Mo, W, Al, Pt, Ni, and Ti embedded inside the base film. May be included.
  • the gate resistance can be relatively lowered by the buried metal, so that the switching speed of the transistor can be increased.
  • the semiconductor device may further include a surface metal layer made of a metal containing copper (Cu) disposed on the surface side of the semiconductor layer.
  • the surface metal layer may contain an Al—Cu alloy.
  • the sheet resistance of the surface metal layer can be reduced, so that the current density can be increased.
  • a plurality of unit cells may be partitioned in a lattice shape by the gate trench, or may be partitioned in a stripe shape by the gate trench.
  • the semiconductor layer may be made of SiC, GaN, or diamond.
  • FIG. 1 is a schematic plan view of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is an enlarged view of a main part of FIG. 1, partially showing through.
  • FIG. 3 shows a cross-sectional structure of the semiconductor device taken along the line III-III in FIG.
  • FIG. 4 shows a cross-sectional structure of the semiconductor device taken along the line IV-IV in FIG.
  • FIG. 5 shows a cross-sectional structure of the semiconductor device taken along the line VV of FIG. 6 shows a cross-sectional structure of the semiconductor device taken along the line VI-VI in FIG.
  • FIG. 7 is an enlarged view showing the cell portion of FIG.
  • FIG. 8 is a diagram illustrating a first modification of the cell unit.
  • FIG. 9 is a diagram illustrating a second modification of the cell unit.
  • FIG. 10 is a diagram showing a third modification of the cell unit.
  • FIG. 11 is a diagram illustrating a fourth modification of the cell unit.
  • FIG. 12 is a diagram illustrating a fifth modification of the cell unit.
  • FIG. 13 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 15 is a schematic cross-sectional view of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 16 is a schematic cross-sectional view of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 17 is a schematic cross-sectional view of the semiconductor device according to the first reference embodiment.
  • FIG. 18 is a schematic cross-sectional view of the semiconductor device according to the first reference embodiment.
  • FIG. 19 is a schematic cross-sectional view of a semiconductor device according to a second reference embodiment.
  • FIG. 20 is a schematic cross-sectional view of a semiconductor device according to a second reference embodiment.
  • FIG. 21 is a schematic cross-sectional view of a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 1 is a schematic plan view of a semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device 1 includes a MISFET (Metal-Insulator-Field-Effect-Transistor) employing SiC.
  • the outer shape of the semiconductor device 1 is, for example, a chip having a square shape in plan view as shown in FIG.
  • the size of the chip-like semiconductor device 1 is about several millimeters in length in the vertical and horizontal directions on the paper surface of FIG.
  • a cell part 2 and an outer peripheral part 3 arranged around the cell part 2 are set.
  • the outer peripheral portion 3 is set in an annular shape so as to surround the cell portion 2.
  • the outer peripheral portion 3 is an area outside the chip with respect to the cell portion 2, the outer peripheral portion 3 does not have to be in an annular shape.
  • the semiconductor device 1 includes a source pad 4, a gate pad 5, and a gate finger 6.
  • the source pad 4 is arranged in the upper area of the cell part 2.
  • the source pad 4 is formed in, for example, a square shape in plan view so as to cover almost the entire region of the cell portion 2.
  • a removal region 7 (cross-hatched portion in FIG. 1) surrounding the central region of the source pad 4 is formed along the outer peripheral portion 3 at the peripheral portion of the source pad 4.
  • a part of the removal region 7 is selectively recessed toward the central region of the source pad 4.
  • the entire depression is arranged in the upper region of the cell part 2, and the gate pad 5 is provided here.
  • the gate finger 6 extends from the gate pad 5 along the outer peripheral portion 3 over the entire removal region 7 at a position on the outer peripheral portion 3 side with respect to the boundary between the cell portion 2 and the outer peripheral portion 3.
  • the pair of gate fingers 6 are formed symmetrically with respect to the gate pad 5.
  • the boundary between the cell portion 2 and the outer peripheral portion 3 (same as the boundary L in FIG. 2) is set along the inner portion of the removal region 7 with respect to the gate finger 6. ing.
  • a gate trench 8 is further formed.
  • the gate trench 8 is selectively formed in the lower region of the source pad 4 so as to avoid the lower region of the gate pad 5.
  • the gate trench 8 is formed so as to partition a plurality of unit cells 9.
  • the pattern of the gate trench 8 may be a lattice shape or a stripe shape as shown in FIG. As a result, a large number of unit cells 9 are regularly arranged in a matrix (matrix) or stripe (straight) in the cell portion 2.
  • the pattern of the unit cell 9 may be another shape such as a honeycomb shape.
  • FIG. 2 is an enlarged view of the main part of FIG. 1 and a part thereof is seen through. Specifically, the structure of the lower region of the source pad 4 and the gate finger 6 is indicated by a solid line, and the source pad 4 and the gate finger 6 are indicated by a broken line.
  • FIG. 3 shows a cross-sectional structure of the semiconductor device taken along the line III-III in FIG.
  • FIG. 4 shows a cross-sectional structure of the semiconductor device taken along the line IV-IV in FIG.
  • FIG. 5 shows a cross-sectional structure of the semiconductor device taken along the line VV of FIG. 6 shows a cross-sectional structure of the semiconductor device taken along the line VI-VI in FIG.
  • the semiconductor device 1 includes a substrate (not shown) made of n + type SiC (for example, a concentration of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ), and n ⁇ type SiC (for example, And an n ⁇ type epitaxial layer 10 having a concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the n ⁇ type epitaxial layer 10 is a layer formed by epitaxially growing SiC on the surface of the substrate.
  • the substrate and the n ⁇ type epitaxial layer 10 are shown as an example of the semiconductor layer of the present invention.
  • the thickness of the substrate is, for example, about 250 ⁇ m to 350 ⁇ m
  • the thickness of the n ⁇ -type epitaxial layer 10 is about 3 ⁇ m to 20 ⁇ m.
  • the n ⁇ -type epitaxial layer 10 has a semiconductor surface 11 having a height difference formed by selectively digging a part thereof.
  • the height difference of the semiconductor surface 11 is selectively formed in the gate trench 8 and the source trench 33 (described later) formed in the cell portion 2 and the outer peripheral portion 3 and in the outer peripheral portion 3. It is formed by the low step portion 12.
  • the semiconductor surface 11 in which the gate trench 8, the source trench 33, and the low step portion 12 are not formed and the height position after the epitaxial growth is maintained is referred to as a base surface 11B, and the bottom surface of the gate trench 8 and the source trench 33 are formed.
  • the semiconductor surface 11 formed at a relatively low height position with respect to the base surface 11B, such as the bottom surface and the bottom surface of the low step portion 12, is defined as a low surface 11L.
  • the gate trench 8 is led out toward the outer peripheral portion 3 from the inner trench 13 used as the gate of the MISFET, the outer trench 14 arranged outside the inner trench 13, and the outer trench, A contact trench 15 serving as a contact with a gate electrode 16 (described later).
  • These trenches 13 to 15 are integrally formed so as to communicate with each other.
  • the inner trenches 13 are formed in a lattice shape by intersecting a plurality of line-shaped trenches so as to partition the plurality of unit cells 9.
  • the end portions of the lines of the inner trench 13 are connected to each other by the outer trench 14. That is, the outer trench 14 is formed so as to surround the inner trench 13, and straddles between end portions of adjacent lines of the inner trench 13.
  • the contact trench 15 is formed in a line shape formed by an extension of each line of the inner trench 13, and a plurality of contact trenches 15 are arranged at intervals along the boundary L between the cell portion 2 and the outer peripheral portion 3. . As shown in FIG. 2, the contact trench 15 need not be provided for each line of the inner trench 13, and may be provided for every other line of the inner trench 13, for example.
  • the line-shaped contact trench 15 is formed so as to cross the gate finger 6 in a region below the gate finger 6. In this embodiment, the terminal end of the contact trench 15 is disposed outside the gate finger 6. That is, the terminal portion of the contact trench 15 protrudes outside the gate finger 6.
  • the gate electrode 16 is embedded up to the base surface 11 ⁇ / b> B in the inner trench 13 and the outer trench 14 formed at positions away from the lower region of the gate finger 6.
  • the gate electrode 16 is also formed in a lattice shape, and the upper surface of each unit cell 9 is exposed without being covered with the gate electrode 16.
  • the contact trench 15 formed in the lower region of the gate finger 6 has an overlap portion 18 formed so as to selectively cover the base surface 11B from the opening end of the contact trench 15.
  • the overlap portion 18 is formed along the gate finger 6 so as to cross the linear contact trench 15 as shown in FIG.
  • a gate insulating film 17 is also interposed between the overlap portion 18 and the n ⁇ -type epitaxial layer 10.
  • the gate electrode 16 controls the formation of the inversion layer (channel) in the unit cell 9. That is, the semiconductor device 1 has a so-called trench gate type MISFET.
  • the low step portion 12 is formed over the entire circumference of the outer peripheral portion 3, thereby surrounding the cell portion 2.
  • the low step portion 12 is formed with a depth equal to or greater than the depth of the gate trench 8. Therefore, in the outer peripheral portion 3, the bottom surface (low surface 11 ⁇ / b> L) of the low step portion 12 is disposed at a depth greater than the bottom surface (low surface 11 ⁇ / b> L) of the gate trench 8.
  • the depth is 0.7 ⁇ m to 5 ⁇ m, for example, while the depth of the gate trench 8 is 0.7 ⁇ m to 3 ⁇ m with respect to the base surface 11B.
  • n-type and p-type impurity regions are selectively formed on the semiconductor surface 11 having such a height difference.
  • a p-type well 19 (for example, the concentration is 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 ) straddles the cell portion 2 and the outer peripheral portion 3 on the surface portion of the n ⁇ -type epitaxial layer 10. Is formed.
  • the region below the p-type well 19 in the n ⁇ -type epitaxial layer 10 is an n ⁇ -type drain region 20.
  • the bottom of the p-type well 19 reaches the base surface 11B from the cell portion 2 through the lower region of the gate finger 6 to the lower step portion 12 of the outer peripheral portion 3. It is continuously formed to follow. Thereby, the p-type well 19 is exposed at the side portion of the low step portion 12.
  • n + type region 21 is formed in p type well 19 in the region below gate finger 6, and is exposed to base surface 11 B of n ⁇ type epitaxial layer 10. Yes.
  • the n + -type region 21 is a high-concentration region (for example, the concentration is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ) containing n-type impurities at a higher concentration than the n ⁇ -type epitaxial layer 10.
  • the bottom of the n + -type region 21 extends from the cell portion 2 through the lower region of the gate finger 6 to the lower step portion 12 of the outer peripheral portion 3. It is formed continuously so as to follow. As a result, the n + -type region 21 is exposed at the side of the low step portion 12.
  • the n ⁇ -type epitaxial layer 10 includes a p-type layer 22 (for example, a concentration of 1 ⁇ 10 16 to 1) connected to the p-type well 19 in a region below the gate finger 6. ⁇ 10 19 cm ⁇ 3 ) is formed.
  • the p-type layer 22 is formed so as to straddle the bottom portion and the side portion (including the side portion of the termination portion) of the contact trench 15, and the inner region thereof is in contact with the contact trench 15 (contact trench). 15 is exposed). Further, the p-type layer 22 is formed at the bottom of the contact trench 15 so as to be thicker than the portion at the side of the contact trench 15.
  • the n ⁇ type epitaxial layer 10 includes a p-type layer 23 (for example, as an example of a breakdown voltage structure of the present invention so as to be connected to the p-type well 19 in the low step portion 12.
  • the concentration is 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 ).
  • the p-type layer 23 is formed so as to straddle the bottom portion and the side portion of the low step portion 12, and its inner region is in contact with the low step portion 12 (exposed to the low step portion 12. )
  • a p + type well contact region 24 (for example, the concentration is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ) is formed on the surface portion of the p type layer 23.
  • the p + type well contact region 24 is formed on the low surface 11L of the low step portion 12 and is formed in an annular shape so as to surround the cell portion 2.
  • a p-type guard ring 25 (for example, the concentration is 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 ) as an example of the breakdown voltage structure of the present invention is formed outside the p-type layer 23 in the low step portion 12.
  • a plurality of p-type guard rings 25 are formed at a distance from each other so as to surround the cell part 2 on the low surface 11L of the low step part 12.
  • a surface insulating film 26 is formed on the surface of the n ⁇ type epitaxial layer 10 so as to straddle the cell portion 2 and the outer peripheral portion 3.
  • the surface insulating film 26 is made of an insulator such as silicon oxide (SiO 2 ), for example.
  • the surface insulating film 26 is formed so that the inner portion 27 on the cell portion 2 is thinner than the outer portion 28 on the outer peripheral portion 3.
  • the inner portion 27 has a thickness of 5000 mm or less
  • the outer portion 26 has a thickness of about 5500 to 20000 mm.
  • the surface insulating film 26 is not shown in FIG. 2, but may be called an interlayer insulating film when a multilayer wiring structure is disposed thereon.
  • the surface insulating film 26 is a contact that selectively exposes each unit cell 9, gate electrode 16 (overlap portion 18), and p + type well contact region 24 over the entire surface of the n ⁇ type epitaxial layer 10. Holes 29 to 31 are formed.
  • the source pad 4 and the gate finger 6 are formed.
  • the source pad 4 is connected to the p + type channel contact region 34 (described later) and the n + type source region 32 (described later) and the p + type well contact region 24 of all the unit cells 9 through the contact holes 29 and 31. Connected together. That is, the source pad 4 is a common electrode for all the unit cells 9. Further, as the material of the source pad 4, a metal containing copper (Cu) can be used, and a metal containing an Al—Cu alloy is more preferably used. Thereby, since the sheet resistance of the source pad 4 can be lowered, the current density can be increased.
  • Cu copper
  • the thickness of the source pad 4 (the distance from the base surface 11B of the n ⁇ -type epitaxial layer 10 to the surface of the source pad 4) is, for example, 4 ⁇ m to 5 ⁇ m.
  • Source pad 4 may have a contact metal made of, for example, a laminated structure (Ti / TiN) of titanium (Ti) and titanium nitride (TiN) at the connection portion with n ⁇ type epitaxial layer 10.
  • the gate finger 6 is connected to the gate electrode 16 (overlap portion 18) through the contact hole 30. Further, as the material of the gate finger 6 and the gate pad 5, a metal containing copper (Cu) can be used as in the case of the source pad 4, and a metal containing an Al—Cu alloy is more preferably used. By using the same material as the source pad 4, the source pad 4, the gate pad 5, and the gate finger 6 can be formed simultaneously.
  • a metal containing copper (Cu) can be used as in the case of the source pad 4, and a metal containing an Al—Cu alloy is more preferably used.
  • FIG. 7 is an enlarged view of the cell unit 2 of FIG.
  • each unit cell 9 includes an annular n + -type source region 32, an annular source trench 33 (second trench) surrounded by the n + -type source region 32, and p formed in an island shape inside the source trench 33.
  • + Channel contact region 34 is included.
  • the p + -type channel contact region 34 is surrounded by the source trench 33.
  • the size of each unit cell 9 is, for example, about 3 to 10 ⁇ m in length in the vertical and horizontal directions in FIG.
  • an n + -type source region 32 is formed in the surface portion of the p-type well 19 in the cell portion 2 and is exposed on the base surface 11 B of the n ⁇ -type epitaxial layer 10. Further, the portion of the p-type well 19 in the cell portion 2 is a p-type channel region 35 which is disposed so as to be in contact with the n + -type source region 32 and a channel is formed during transistor operation.
  • the gate trench 8 and the source trench 33 are formed so as to penetrate the n + -type source region 32 and the p-type channel region 35 (p-type well 19) and reach the n ⁇ -type drain region 20.
  • the gate trench 8 and the source trench 33 are formed with the same width and the same depth, but may have different depths.
  • the source trench 33 may be shallower or deeper than the gate trench 8.
  • Each of the unit cells 9 is disposed between the columnar portion 36 surrounded by the source trench 33 and the source trench 33 and the gate trench 8 by the gate trench 8 and the source trench 33, and is spaced from the columnar portion 36 by the source trench 33. Is separated into an annular portion 37 having a gap.
  • the width W 1 of the annular portion 37 (the distance between the source trench 33 and the gate trench 8) is, for example, 0.5 ⁇ m to 2.0 ⁇ m.
  • a p + -type channel contact region 34 (for example, the concentration is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ) is exposed at the top of the columnar portion 36 so as to be exposed on the base surface 11 B of the n ⁇ -type epitaxial layer 10. Is formed. Thereby, the p + -type channel contact region 34 forms a part of the side surface of the source trench 33. In this embodiment, the p + type channel contact region 34 has a deepest portion higher than the bottom of the source trench 33, but it is not necessary to be in this position.
  • the deepest part may be at the same depth as the bottom of the source trench 33 or may be deep.
  • an n + -type source region 32 and a p-type channel region 35 are formed in this order from the base surface 11B side.
  • the n + -type source region 32 and the p-type channel region 35 form part of the side surface of the gate trench 8, respectively.
  • the n + type source region 32 is formed at the same depth as the n + type region 21 (see FIGS. 3 to 6) and the p + type channel contact region 34.
  • the n ⁇ type epitaxial layer 10 includes a p type layer 38 (see FIG. 4 to FIG. 6) connected to the p type channel region 35 and the p + type channel contact region 34 and the p type layer 22 (see FIGS. 4 to 6). For example, a concentration of 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 ) is formed.
  • the p-type layer 38 is formed so as to straddle the columnar portion 36 and the annular portion 37 through the bottom portion of the source trench 33, and an inner region thereof is in contact with the source trench 33 (exposed inside the source trench 33. ).
  • the p-type layer 38 is connected to the p-type channel region 35 at the side portion of the source trench 33 of the annular portion 37, and is connected to the p + -type channel contact region 34 at the side portion of the source trench 33 of the columnar portion 36. Therefore, p-type channel region 35 and p + -type channel contact region 34 are electrically connected via p-type layer 38.
  • the p-type layer 38 is also formed so as to straddle the outer peripheral edge of the outer trench 14 via the bottom of the outer trench 14, and is connected to the p-type well 19 extending to the outer peripheral portion 3 at the outer peripheral edge. ing. Further, as shown in FIGS. 2 and 4, the p-type layer 38 may be formed only at the intersection of the lines constituting the inner trench 13 in the inner trench 13. Note that the intersection of the inner trenches 13 corresponds to a corner of each unit cell 9, and a channel is not formed when the unit cell 9 is turned on, or even if it is formed, a small amount of current flows through the channel. Therefore, even if the p-type layer 38 is formed so as to be connected to the p-type channel region 35 at the intersection, the device performance is hardly affected.
  • the p-type layer 38 is formed to be thicker at the bottoms of the gate trench 8 and the source trench 33 than at the side part of the source trench 33.
  • the side portion of the source trench 33 is surrounded by the source trench 33, and ions are uniformly implanted from the periphery thereof. Therefore, it is formed thicker than the bottom portion of the source trench 33 so as to fill the lower portion of the p + type channel contact region 34.
  • the p-type layer 38 is not in contact with the gate trench 8 (at a distance from the gate trench 8) at portions other than the intersection of the inner trench 13 and the outer trench 14. It is formed over the entire circumference of the annular portion 37 surrounded by.
  • the n ⁇ -type drain region 20 is disposed in a part of the side surface of the gate trench 8 in each unit cell 9, so that a current path for channel formation can be secured.
  • the gate trench 8 is formed in a substantially U shape in sectional view having a side surface and a bottom surface.
  • a gate insulating film 17 is formed on the inner surface (side surface and bottom surface) of the gate trench 8 so that the one surface and the other surface are along the inner surface of the gate trench 8.
  • the gate insulating film 17 is formed at the bottom of the gate trench 8 so as to be thicker than the portion at the side of the gate trench 8.
  • the relatively thick portion of the gate insulating film 17 is a portion in contact with the bottom surface of the gate trench 8, and the relatively thin portion is the gate trench 8. It is the part that touches the side.
  • the breakdown voltage at the bottom of the gate trench 8 can be improved. Note that, depending on the shape of the gate trench 8, the side surface and the bottom surface may not be clearly distinguished. In this case, the gate insulating film 17 in contact with the surface in the direction intersecting the depth direction of the gate trench 8 is relatively It only needs to be thick.
  • the inside of the gate insulating film 17 is backfilled with the gate electrode 16.
  • the gate electrode 16 is embedded in the gate trench 8 so that the upper surface thereof is substantially flush with the base surface 11 B of the n ⁇ type epitaxial layer 10.
  • the gate electrode 16 faces the p-type channel region 35 through the gate insulating film 17.
  • an annular channel extending around the unit cell 9 is formed in the p-type channel region 35 by controlling the voltage applied to the gate electrode 16.
  • a drain current flowing toward the base surface 11B of the n ⁇ type epitaxial layer 10 along the side surface of the gate trench 8 can be passed to the n + type source region 32 via the channel. Thereby, the transistor operation of the semiconductor device 1 is performed.
  • the source trench 33 is formed in a substantially U shape in a sectional view having a side surface and a bottom surface.
  • a source trench insulating film 39 is formed on the inner surface (side surface and bottom surface) of the source trench 33 such that one surface and the other surface thereof are along the inner surface of the source trench 33.
  • the source trench insulating film 39 is formed at the bottom of the source trench 33 so as to be thicker than the portion at the side of the source trench 33. Note that, depending on the shape of the source trench 33, the side surface and the bottom surface may not be clearly distinguished. In this case, the source trench insulating film 39 in contact with the surface in the direction intersecting the depth direction of the source trench 33 is relatively It is good if it is thick.
  • the inner side of the source trench insulating film 39 is backfilled with a trench buried layer 40. In this embodiment, the trench buried layer 40 is buried in the source trench 33 so that the upper surface thereof is substantially flush with the base surface 11B of the n ⁇ type epitaxial layer 10.
  • the gate insulating film 17 and the source trench insulating film 39 are made of the same material, and the gate electrode 16 and the trench buried layer 40 are made of the same material.
  • the materials of the gate insulating film 17 and the source trench insulating film 39 include SiO 2 , AlON, Al 2 O 3 , SiO 2 / AlON, SiO 2 / AlON / SiO 2 , SiO 2 / SiN, and SiO 2 / SiN / Any film of SiO 2 can be used, and more preferably, a film having a SiO 2 film containing nitrogen (N) is used. Note that SiO 2 / AlON is a laminated film of SiO 2 (lower side) and AlON (upper side).
  • the gate insulating film 17 is composed of a high dielectric constant (High-k) film such as AlON or Al 2 O 3 , the gate breakdown voltage can be improved and the reliability of the device can be improved. Further, if the gate insulating film 17 is made of a material having a SiO 2 film containing nitrogen (N), channel mobility can be improved.
  • High-k high dielectric constant
  • N nitrogen
  • Polysilicon can be used as the material of the gate electrode 16 and the trench buried layer 40, and n + type polysilicon is more preferably used. Since n + type polysilicon has a relatively low sheet resistance, the switching speed of the transistor can be increased.
  • gate insulating film 17 and the source trench insulating film 39 may be made of different materials.
  • the gate electrode 16 and the trench buried layer 40 may be made of different materials.
  • the contact hole 29 formed in the surface insulating film 26 selectively exposes the source trench 33 and the n + type source region 32 with respect to the entire surface of the n ⁇ type epitaxial layer 10.
  • the source part 41 is partitioned in each unit cell 9 by the contact hole 29.
  • a SiC crystal is grown on the surface of a SiC substrate (not shown) while doping an n-type impurity by an epitaxial growth method such as a CVD method, an LPE method, or an MBE method.
  • an epitaxial growth method such as a CVD method, an LPE method, or an MBE method.
  • n ⁇ type epitaxial layer 10 is formed on the SiC substrate.
  • the growth surface of the n ⁇ -type epitaxial layer 10 at this time is the base surface 11B.
  • N nitrogen
  • P phosphorus
  • As arsenic
  • p-type impurities are selectively ion-implanted from the base surface 11B of the n ⁇ -type epitaxial layer 10.
  • the p-type well 19 p-type channel region 35
  • Al aluminum
  • B boron
  • the remaining portion of the n ⁇ -type epitaxial layer 10 is formed as the n ⁇ -type drain region 20.
  • n-type impurities are selectively ion-implanted from the base surface 11 B of the n ⁇ -type epitaxial layer 10. Thereby, the n + type region 21 and the n + type source region 32 are formed simultaneously.
  • the n ⁇ -type epitaxial layer 10 is selectively etched using a mask having an opening in a region where the gate trench 8, the source trench 33 and the low step portion 12 are to be formed. Thereby, the n ⁇ type epitaxial layer 10 is selectively dry etched to form the gate trench 8, the source trench 33 and the low step portion 12, and at the same time, the low surface 11 L is formed. At the same time, the n ⁇ -type epitaxial layer 10 is partitioned into a plurality of unit cells 9 by the gate trench 8.
  • the unit cell 9 has a columnar part 36 and an annular part 37.
  • etching gas for example, a mixed gas containing SF 6 (sulfur hexafluoride) and O 2 (oxygen) (SF 6 / O 2 gas), a mixed gas containing SF 6 , O 2 and HBr (hydrogen bromide) (SF 6 / O 2 / HBr gas) or the like can be used.
  • SF 6 sulfur hexafluoride
  • O 2 oxygen
  • HBr hydrogen bromide
  • the lower step portion 12 may be selectively etched after the etching.
  • p-type impurities are selectively ion-implanted from the semiconductor surface 11 of the n ⁇ -type epitaxial layer 10.
  • the p-type impurity is implanted, for example, in a direction perpendicular to the semiconductor surface 11 of the n ⁇ -type epitaxial layer 10.
  • the p-type layer 22, the p-type layer 23, the p-type layer 38, and the p-type guard ring 25 are formed simultaneously. Note that these layers 22, 23, 38, and 25 may be formed by separate ion implantation processes.
  • p-type impurities are selectively ion-implanted from the semiconductor surface 11 of the n ⁇ -type epitaxial layer 10.
  • the p + type channel contact region 34 and the p + type well contact region 24 are simultaneously formed.
  • the n ⁇ type epitaxial layer 10 is heat-treated at 1400 ° C. to 2000 ° C., for example. As a result, ions of the p-type impurity and the n-type impurity implanted into the n ⁇ -type epitaxial layer 10 are activated.
  • the gate insulating film 17 and the source trench insulating film 39 are simultaneously formed by, for example, thermal oxidation.
  • a film material may be deposited by a CVD method.
  • a polysilicon material doped with n-type impurities is deposited from above the n ⁇ -type epitaxial layer 10 by, eg, CVD.
  • the deposition of polysilicon material is continued until at least the gate trench 8 and the source trench 33 are completely backfilled.
  • the deposited polysilicon material is patterned to remove the polysilicon material outside the gate trench 8 (inner trench 13 and outer trench 14) and outside the source trench 33 in the cell portion 2, and in the outer peripheral portion 3, the polysilicon material is removed.
  • the material remains as an overlap portion 18.
  • the polysilicon material embedded in the low step portion 12 is completely removed.
  • the gate electrode 16 and the trench buried layer 40 are formed simultaneously.
  • an insulating material such as SiO 2 is deposited from above the n ⁇ -type epitaxial layer 10 by, eg, CVD. Thereby, the surface insulating film 26 is formed.
  • the portion of the surface insulating film 26 on the cell portion 2 is selectively etched. Thereby, only the said part is made thin and the inner part 27 and the outer part 28 of the surface insulating film 26 are formed.
  • the surface insulating film 26 is selectively etched to form contact holes 29 to 31 at the same time.
  • a metal material is deposited from above the n ⁇ -type epitaxial layer 10 by sputtering, for example. Then, the source pad 4, the gate pad 5, and the gate finger 6 are formed simultaneously by patterning the material. Through the above steps, the semiconductor device 1 shown in FIGS. 1 to 7 is obtained.
  • the semiconductor surface 11 on which the p-type layer 23 and the p-type guard ring 25 are formed has a low surface 11 ⁇ / b> L at a depth position equal to or greater than the depth of the gate trench 8. It has become. Thereby, the thickness of the n ⁇ -type epitaxial layer 10 from the bottom of the gate trench 8 to the back surface of the n ⁇ -type epitaxial layer 10 is larger than the thickness from the p-type layer 23 and the p-type guard ring 25 to the back surface. it can.
  • the electric field applied between the front surface side and the back surface side of the n ⁇ type epitaxial layer 10 can be stably shared between the p type layer 23 and the p type guard ring 25 in the outer peripheral portion 3. Therefore, a stable electric field distribution can be formed in the n ⁇ -type epitaxial layer 10 without depending on the depth of the gate trench 8, so that the electric field concentration at the bottom of the gate trench 8 can be relaxed satisfactorily.
  • the gate trench 8 is formed in the lower region of the gate finger 6, but only the line-shaped contact trench 15 is formed so as to cross the gate finger 6, and the contact is made.
  • the terminal portion of the trench 15 is disposed outside the gate finger 6. That is, since the corners of the trench where the electric field tends to concentrate when the gate voltage is applied (for example, the corners at the intersection of the inner trenches 13) are not arranged below the gate fingers 6, the reliability and breakdown voltage of the gate insulating film 17 can be reduced. It can be improved.
  • the p-type layer 38 is also formed so as to straddle the outer peripheral edge of the outer trench 14 via the bottom of the outer trench 14.
  • a depletion layer can be generated from the junction (pn junction) between the p-type layer 38 and the n ⁇ -type epitaxial layer 10 (n ⁇ -type drain region 20).
  • this depletion layer keeps an equipotential surface away from the outer trench 14, the electric field concerning the bottom part of the outer trench 14 can be relieved. Therefore, destruction at the bottom of the outer trench 14 can be prevented.
  • an n + type region 21 is formed on the semiconductor surface 11 (base surface 11 B) of the n ⁇ type epitaxial layer 10 in the region below the gate finger 6. Since the n + type semiconductor region has a higher oxidation rate than the n ⁇ type semiconductor region, when the gate insulating film 17 is formed by thermal oxidation, the gate trench 8 (contact trench 15) is formed in the region below the gate finger 6. A thick oxide film can be selectively formed on the upper portion of the substrate. Thereby, the electric field applied to the upper edge of the contact trench 15 when the gate voltage is applied can be weakened, and the dielectric breakdown of the gate insulating film 17 can be prevented.
  • the semiconductor surface 11 (device surface) in the source portion 41 in the contact hole 29. And the surface step of the surface insulating film 26 can be reduced. Thereby, when the source pad 4 is buried in the contact hole 29 and the source pad 4 is formed on the surface insulating film 26, the flatness of the source pad 4 can be further improved.
  • the thickness of the surface insulating film 26 (outer portion 28) of the outer peripheral portion 3 can be designed separately from the thickness of the inner portion 27. Therefore, the withstand voltage characteristic can be maintained by designing the thickness so as not to affect the electric field distribution of the outer peripheral portion 3. That is, according to this configuration, when the flatness of the source pad 4 is improved, it is possible to prevent a change in breakdown voltage characteristics and a breakdown voltage failure due to the fluctuation.
  • the trench buried layer 40 is buried in the source trench 33 via the source trench insulating film 39. Therefore, the step (unevenness) between the source portion 41 exposed from the contact hole 29 and the other portion on the surface of the n ⁇ type epitaxial layer 10 (device surface) can be reduced. Thereby, the flatness of the source pad 4 on the device surface can be improved. Therefore, for example, when bonding a wire to the surface of the source pad 4, the adhesion between the source pad 4 and the wire can be improved. As a result, since the wire can be bonded satisfactorily, the reliability of the wire bonding portion can be improved. Furthermore, since the flatness of the source pad 4 is good, it is possible to prevent the device from being destroyed by ultrasonic vibration or pressure during wire bonding, and it is possible to prevent a decrease in assembly yield.
  • the source trench 33 can prevent concentration of the equipotential surface in the vicinity of the bottom of the gate trench 8 and can moderate the potential gradient in the vicinity of the bottom. Therefore, the electric field concentration on the bottom of the gate trench 8 can be relaxed.
  • a p + -type channel contact region 34 is formed at the top of the columnar portion 36 and is disposed at a position higher than the bottom of the source trench 33. Therefore, even if the source trench 33 is formed, it is possible to reliably contact the p-type channel region 35 via the p + -type channel contact region 34. That is, when improving the flatness of the source pad 4, it is possible to prevent a decrease in device performance such as a gate breakdown voltage and a contact property to the p-type channel region 35.
  • a depletion layer is generated from the junction (pn junction) between the p-type layer 38 and the n ⁇ -type drain region 20. Can do. Since the depletion layer keeps the equipotential surface away from the gate trench 8, the electric field applied to the bottom of the gate trench 8 can be further relaxed.
  • the p + -type channel contact region 34 and the p-type channel region 35 are separated from each other by the source trench 33. Can be provided. That is, in the Si device, latch-up is relatively likely to occur. Therefore, the p + -type channel contact region 34 is disposed in the vicinity of the p-type channel region 35 so that the distance between these regions 34 and 35 is as short as possible. It is preferable to reduce the base resistance between the regions 34 and 35.
  • the SiC devices such as the semiconductor device 1
  • a relatively difficult latchup occurs, since less important to consider the base resistance between regions 34 and 35, the p + -type channel contact region 34 p-type channel region It is not necessary to arrange in the vicinity of 35. Therefore, the p + -type channel contact region 34 and the p-type channel region 35 are provided at positions separated from each other by the source trench 33, and these regions 34 and 35 are electrically connected by a route passing through the bottom of the source trench 33. it can.
  • the source trench insulating film 39 is disposed outside the trench buried layer 40, it is possible to prevent an off-leak current from flowing between the n ⁇ type epitaxial layer 10 and the source pad 4.
  • the p-type layer 38 is thinner at the side of the source trench 33 than at the bottom of the source trench 33 because ions hardly enter the side of the source trench 33 during ion implantation. Therefore, when a high voltage is applied at the time of OFF, there is a possibility that an off-leak current flows through the thin p-type layer 38. Therefore, by forming the source trench insulating film 39, even if the off-leakage current passes through the p-type layer 38, the leakage current can be reliably interrupted by the source trench insulating film 39.
  • the trench buried layer 40 buried in the source trench 33 is polysilicon
  • the trench buried layer 40 (polysilicon layer) is etched as an etching stopper when the contact hole 29 is formed in the surface insulating film 26 made of SiO 2. Can be used as Therefore, the control of the contact etching process can be simplified.
  • the source trench 33 is formed at the same time as the gate trench 8, the source trench 33 can be easily formed without increasing the number of manufacturing steps and without misalignment. Furthermore, if the widths of the source trench 33 and the gate trench 8 are the same, the etching rate of the source trench 33 can be made the same as that of the gate trench 8, so that the etching for forming the source trench 33 can be controlled stably.
  • FIG. 8 to 12 are diagrams showing first to fifth modified examples of the cell unit 2.
  • FIG. 8 to 12 parts corresponding to those shown in FIG. 7 are given the same reference numerals.
  • the trench buried portion buried in the source trench 33 is composed of the source trench insulating film 39 and the trench buried layer 40 (polysilicon layer). However, as shown in FIG. It may consist only of the insulating layer 42 to be refilled.
  • SiO 2 can be used, and more preferably, SiO 2 containing phosphorus (P) or boron (B) is used.
  • P phosphorus silicate glass
  • B boron silicate glass
  • the manufacturing process of the semiconductor device having the configuration shown in FIG. 8 is substantially the same as the process described above. However, after the gate electrode 16 and the trench buried layer 40 are formed, the trench buried layer 40 is selectively removed by etching, and the source trench 33 is made hollow. Then, by forming the surface insulating film 26 on the n ⁇ type epitaxial layer 10, the source trench 33 is refilled using a part of the surface insulating film 26. Thereby, the source trench insulating film 39 and the surface insulating film 26 are integrated in the source trench 33 to form the insulating layer 42.
  • the source trench 33 is filled with the insulating layer 42, it is possible to effectively prevent an off-leakage current from flowing between the n ⁇ -type epitaxial layer 10 and the source pad 4.
  • the insulating layer 42 is SiO 2 containing phosphorus or boron, the melting point of SiO 2 is lowered, so that the embedding process of the insulating layer 42 can be simplified.
  • the trench buried portion buried in the source trench 33 may be composed only of the polysilicon layer 43 for filling the source trench 33 back.
  • the polysilicon layer 43 it is preferable to use p + type polysilicon.
  • the manufacturing process of the semiconductor device having the configuration shown in FIG. 8 is substantially the same as the process described above. However, after the gate insulating film 17 and the source trench insulating film 39 are formed, the source trench insulating film 39 is selectively etched and removed, and the source trench 33 is made hollow. Then, polysilicon is deposited from above the n ⁇ -type epitaxial layer 10 to fill the source trench 33 with the polysilicon. Thereby, the gate electrode 16 and the polysilicon layer 43 are formed simultaneously.
  • the polysilicon layer 43 in the source trench 33 is embedded, it can be used in forming the contact hole 29 on the surface insulating film 26 made of SiO 2, polysilicon layer 43 as an etching stopper. Therefore, the control of the contact etching process can be simplified.
  • the polysilicon layer 43 is p + type polysilicon
  • the p + type channel contact region 34 and the p type channel region 35 can be electrically connected by using the polysilicon layer 43.
  • the base resistance between them can be reduced.
  • the p + -type channel contact region 34 is in contact with the polysilicon layer 43 on the side surface of the source trench 33, the contact resistance between them can be reduced. This reduction in contact resistance also contributes to a reduction in base resistance between the regions 34 and 35.
  • the source trench 33 is formed in an annular shape in a region surrounded by the annular n + type source region 32, but as shown in FIG. 10, it is surrounded by the n + type source region 32.
  • a recessed source trench 44 having a rectangular shape in plan view may be formed in the region.
  • a p + type channel contact region 45 may be formed on the surface of the p type layer 38 at the bottom of the source trench 44.
  • the gate electrode 16 is a layer made of only polysilicon that fills the inside of the gate insulating film 17, but as shown in FIG. A base film 46 made of polysilicon formed so that the other surface is along the inner surface of the gate trench 8 and an embedding containing at least one of Mo, W, Al, Pt, Ni, and Ti embedded inside the base film 46 It may consist of metal 47.
  • the trench buried portion in the source trench 33 is similarly formed on the source trench insulating film 39 with a base film 48 made of polysilicon formed so that one surface and the other surface are along the inner surface of the source trench 33; It may be composed of an embedded metal 49 made of the same material as the embedded metal 47 embedded inside the base film 48.
  • the gate resistance can be made relatively low compared to the polysilicon gate by the metal gate using the buried metal 47, so that the switching speed of the transistor can be increased.
  • trench gate type MISFET is formed in the cell portion 2 of FIG. 7
  • a planar type MISFET may be formed in the cell portion 2 as shown in FIG.
  • the p-type wells 19 are arranged in a matrix (matrix) so as to correspond to each unit cell 9 in the cell portion 2.
  • An annular n + -type source region 50 is formed on the surface portion of each p-type well 19 so as to be exposed to the base surface 11B.
  • the gate electrode 51 is disposed via the gate insulating film 52 so as to face the region between the outer peripheral edge of each p-type well 19 and the outer peripheral edge of the n + -type source region 50.
  • the surface insulating film 26 covers the gate electrode 51.
  • Second Embodiment 13 and 14 are schematic cross-sectional views of a semiconductor device according to the second embodiment of the present invention, and show cross-sectional structures corresponding to FIGS. 3 and 4, respectively. 13 and FIG. 14, the same reference numerals are given to the portions corresponding to the respective portions shown in FIG. 3 and FIG.
  • the boundary between the base surface 11B and the low surface 11L due to the low step portion 12 is set inside the contact position of the source pad 4 with respect to the p-type well 19 straddling the cell portion 2 and the outer peripheral portion 3.
  • the p + type well contact region 24 is formed at a position spaced outward from the n + type region 21 in the inner region of the p type well 19.
  • the low step portion 12 is formed on the outer peripheral portion 3, but in this third embodiment, the low step portion 21 is not formed on the outer peripheral portion 3, and the outer peripheral portion 3 is
  • the semiconductor surface 11 has the same height as the base surface 11B of the cell portion 2.
  • 17 and 18 are schematic cross-sectional views of the semiconductor device according to the first embodiment of the present invention, and show cross-sectional structures corresponding to FIGS. 3 and 4, respectively. 17 and 18, the same reference numerals are given to the portions corresponding to the respective portions shown in FIGS. 3 and 4 described above.
  • the surface insulating film 26 is formed so that the inner portion 27 on the cell portion 2 is thinner than the outer portion 28 on the outer peripheral portion 3.
  • the inner part 27 on the cell part 2 may be formed with the same thickness as the outer part 28 on the outer peripheral part 3.
  • the film thickness may be, for example, about 5500 mm to 20000 mm.
  • FIG. 21 is a schematic cross-sectional view of a semiconductor device according to the fourth embodiment of the present invention, and shows a cross-sectional structure corresponding to FIG. In FIG. 21, parts corresponding to those shown in FIG. 3 are given the same reference numerals.
  • the breakdown voltage structure of the outer peripheral portion 3 is composed of only a p-type semiconductor region like the p-type layer 23 and the p-type guard ring 25.
  • the structure may include a trench formed in the low surface 11L and a p-type semiconductor region formed in the bottom of the trench.
  • a conductive material may be embedded in the trench via an insulating film.
  • an annular trench 53 that is formed on the low surface 11L and surrounds the cell portion 2 and a p-type layer 54 that is formed at the bottom and sides of the trench 53 and whose inner region is in contact with the trench 53 are included.
  • a guard ring 55 is formed.
  • a polysilicon layer 57 is embedded in the trench 53 via a trench insulating film 56.
  • This configuration can also achieve the same effect as that of the first embodiment.
  • the conductivity type of each semiconductor portion of the semiconductor device 1 may be employed.
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • the layer constituting the semiconductor layer is not limited to the n ⁇ type epitaxial layer made of SiC, but may be a layer made of GaN, diamond, Si, or the like.
  • each unit cell 9 is not limited to a square in a plan view (rectangular shape), and may be another plan view polygonal shape such as a plan view triangle, a plan view pentagon, and a plan view hexagon.
  • the semiconductor device of the present invention is a power module used in an inverter circuit constituting a drive circuit for driving an electric motor used as a power source for an electric vehicle (including a hybrid vehicle), a train, an industrial robot, etc., for example. Can be incorporated into. It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.

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Abstract

　本発明の半導体装置は、セル部および前記セル部の周囲に配置された外周部を有する第１導電型の半導体層と、前記セル部および前記外周部に跨るように配置され、前記セル部において、前記外周部における部分よりも薄くなるように形成された表面絶縁膜とを含む。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。
　この種の半導体パワーデバイスとして、たとえば、トレンチゲート構造を有するＳｉＣ半導体装置が提案されている。
　たとえば、特許文献１は、ｎ＋型のＳｉＣ基板と、当該ＳｉＣ基板上に形成されたｎ－型のエピタキシャル層（ドリフト領域）と、エピタキシャル層の表面側に形成されたｐ型のボディ領域と、ボディ領域内においてその表面側に形成されたｎ＋型のソース領域と、ソース領域およびボディ領域を貫通してドリフト領域に達するように形成された格子状のゲートトレンチと、ゲートトレンチの内面に形成されたゲート絶縁膜と、ゲートトレンチに埋設されたゲート電極と、格子状のゲートトレンチに取り囲む位置においてソース領域およびボディ領域を貫通してドリフト領域に達するように形成されたソーストレンチと、ソース電極に入り込むように形成されたソース電極とを含む、電界効果トランジスタを開示している。
特開２０１１－１３４９１０号公報
　本発明の目的は、従来の耐圧特性を犠牲にすることなく、表面金属層の平坦性を向上できる半導体装置を提供することである。
　本発明の半導体装置は、セル部および前記セル部の周囲に配置された外周部を有する第１導電型の半導体層と、前記セル部および前記外周部に跨るように配置され、前記セル部において、前記外周部における部分よりも薄くなるように形成された表面絶縁膜とを含む。
　この構成によれば、セル部の表面絶縁膜を選択的に薄くすることにより、たとえば表面絶縁膜に開口（コンタクトホール等）が形成される場合に、表面絶縁膜の表面とセル部の表面（デバイス表面）との段差（凹凸）を小さくできる。これにより、当該開口に金属を埋め込んで、表面絶縁膜上に表面金属層を形成するときに、当該表面金属層の平坦性を向上できる。したがって、たとえば表面金属層にワイヤを接合する場合においては、表面金属層とワイヤとの密着性を向上できる。その結果、ワイヤを良好に接合できるので、ワイヤ接合部の信頼性を向上できる。さらに、表面金属層の平坦性が良いので、ワイヤ接合の際、超音波振動や圧力によってデバイスが破壊されることを防止でき、組み立て歩留まりの低下を防止できる。
　一方、外周部の表面絶縁膜の厚さは、セル部の表面絶縁膜の厚さと切り離して設計できる。したがって、外周部の電界分布に影響を与えないような厚さで設計することにより、耐圧特性を維持できる。つまり、この構成によれば、表面金属層の平坦性の改善に際し、耐圧特性の変動や当該変動による耐圧不良を防止できる。
　前記半導体装置は、前記セル部の表面側に形成されたゲートトレンチと、ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれ、オン時に前記ゲートトレンチの側部にチャネルを形成するゲート電極とを含み、前記外周部は、前記ゲートトレンチの深さ以上の深さ位置に配置された半導体表面を有しており、前記外周部の前記半導体表面に形成された第２導電型の半導体領域を有する耐圧構造をさらに含んでいてもよい。
　この構成によれば、耐圧構造を、ゲートトレンチの深さと同等かそれ以上の深さ位置に形成できる。これにより、ゲートトレンチの底部から半導体層の裏面までの当該半導体層の厚さを、耐圧構造を構成する半導体領域から当該裏面までの厚さよりも厚くできる。その結果、半導体層の表面側－裏面側間にかかる電界を、耐圧構造に安定して分担させることができる。よって、ゲートトレンチの深さに依存せずに、半導体層に安定した電界分布を形成できるので、ゲートトレンチの底部への電界集中を良好に緩和できる。
　前記半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、前記ゲートトレンチは、前記ゲートフィンガーの下方において前記ゲートフィンガーを横切るライン状のトレンチを含んでいてもよい。
　この構成によれば、ゲート電圧の印加時に電界が集中しやすいトレンチの角部（たとえば、格子状トレンチの交差部における角等）がゲートフィンガーの下方に配置されないため、ゲート絶縁膜の信頼性や耐圧を向上できる。
　前記ゲートトレンチは、オン時に前記チャネルがその側部に形成される内側トレンチと、当該内側トレンチの延長部で構成され、当該内側トレンチに対して外側に配置された外側トレンチとを含み、前記半導体装置は、前記外側トレンチの側部および底部に形成された第２導電型の層をさらに含んでいてもよい。
　この構成によれば、半導体層の導電型とは異なる第２導電型の層によって、当該第２導電型の層と半導体層との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面を外側トレンチから遠ざけるので、外側トレンチの底部にかかる電界を緩和できる。よって、外側トレンチの底部における破壊を防止できる。
　前記半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、前記ゲートトレンチは、前記ゲートフィンガーの下方領域に選択的に形成されており、前記半導体装置は、当該下方領域において前記ゲートトレンチが形成されていない前記半導体層の半導体表面に形成され、前記半導体層よりも高濃度に不純物を含有する第１導電型の高濃度層をさらに含んでいてもよい。
　この構成によれば、不純物濃度が高い高濃度層の酸化レートを、それによりも低濃度の半導体層に比べて速くできる。したがって、ゲート絶縁膜を熱酸化によって形成する場合には、ゲートフィンガーの下方領域において、ゲートトレンチの上部に厚い酸化膜を選択的に形成できる。これにより、ゲート電圧の印加時にゲートトレンチの上部エッジにかかる電界を弱め、ゲート絶縁膜の絶縁破壊を防止できる。
　前記セル部は、前記半導体層の表面に露出するように配置された第１導電型のソース領域と、前記ソース領域に接するように配置され、オン時に前記チャネルが形成される第２導電型のチャネル領域と、前記チャネル領域に接するように配置された第１導電型のドレイン領域と、前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第２トレンチと、前記第２トレンチの底部に選択的に配置され、前記チャネル領域と電気的に接続された第２導電型のチャネルコンタクト領域とを含んでいてもよい。
　前記セル部は、前記半導体層の表面に露出するように配置された第１導電型のソース領域と、前記ソース領域に接するように配置され、オン時に前記チャネルが形成される第２導電型のチャネル領域と、前記チャネル領域に接するように配置された第１導電型のドレイン領域と、前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第２トレンチと、前記第２トレンチに埋め込まれたトレンチ埋め込み部と、前記ソース部において前記第２トレンチの底部よりも高い位置に選択的に配置され、前記チャネル領域と電気的に接続された第２導電型のチャネルコンタクト領域とを含んでいてもよい。
　この構成によれば、第２トレンチによって、たとえばゲートトレンチの底部付近における等電位面の集中を防止でき、当該底部付近での電位勾配を緩やかにできる。そのため、ゲートトレンチの底部に対する電界集中を緩和できる。
　また、第２トレンチにトレンチ埋め込み部が埋め込まれているので、半導体層の表面（デバイス表面）において、ソース部とそれ以外の部分との段差（凹凸）を小さくできる。これにより、当該デバイス表面上に表面金属層を形成するときに、表面金属層の平坦性を向上できる。したがって、たとえば表面金属層にワイヤを接合する場合においては、表面金属層とワイヤとの密着性を向上できる。その結果、ワイヤを良好に接合できるので、ワイヤ接合部の信頼性を向上できる。さらに、表面金属層の平坦性が良いので、ワイヤ接合の際、超音波振動や圧力によってデバイスが破壊されることを防止でき、組み立て歩留まりの低下を防止できる。
　さらに、チャネルコンタクト領域が第２トレンチの底部よりも高い位置に配置されているので、第２トレンチが形成されていても、このチャネルコンタクト領域を介してチャネル領域へのコンタクトを確実にとることができる。つまり、表面金属層の平坦性の改善に際し、ゲート耐圧、チャネル領域へのコンタクト性等のデバイス性能の低下を防止できる。
　前記トレンチ埋め込み部は、前記第２トレンチの内面に形成された絶縁膜と、前記絶縁膜の内側に埋め込まれたポリシリコン層とからなっていてもよい。
　この構成によれば、たとえば、半導体層の表面にＳｉＯ２からなる表面絶縁膜が形成されている場合において、当該表面絶縁膜を選択的にエッチングしてソース部をコンタクトホールから露出させるとき、第２トレンチに埋め込まれたポリシリコン層をエッチングストッパとして使用できる。そのため、当該コンタクトエッチングの工程の制御を簡単にできる。
　前記絶縁膜は、ＳｉＯ２、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＯ２／ＡｌＯＮ、ＳｉＯ２／ＡｌＯＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＮおよびＳｉＯ２／ＳｉＮ／ＳｉＯ２のいずれかからなっていてもよい。
　この構成によれば、たとえば、ゲート絶縁膜を第２トレンチ内の絶縁膜と同一工程で形成することによって、ゲート絶縁膜を上に例示した材料で構成できる。この場合、ゲート絶縁膜をＡｌＯＮやＡｌ２Ｏ３等の高誘電率（High-k）膜で構成すれば、ゲート耐圧を向上でき、デバイスの信頼性を向上できる。
　前記絶縁膜は、窒素（Ｎ）を含むＳｉＯ２膜を有していてもよい。
　この構成によれば、たとえば、ゲート絶縁膜を第２トレンチ内の絶縁膜と同一工程で形成することによって、窒素（Ｎ）を含むＳｉＯ２膜を有する材料でゲート絶縁膜を構成できる。このゲート絶縁膜によって、チャネル移動度を向上できる。
　前記絶縁膜は、前記第２トレンチの前記底部において、前記第２トレンチの側部における部分よりも厚くなるように形成されていてもよい。
　この構成によれば、たとえば、ゲート絶縁膜を第２トレンチ内の絶縁膜と同一工程で形成することによって、ゲート絶縁膜に関しても、たとえばゲートトレンチの底部において、ゲートトレンチの側部における部分よりも厚くできる。これにより、ゲートトレンチの底部での耐圧を向上できる。
　前記ポリシリコン層は、ｎ＋型ポリシリコンからなっていてもよい。
　この構成によれば、たとえば、ゲート電極を第２トレンチ内のポリシリコン層と同一工程で形成することによって、ゲート電極をｎ＋型ポリシリコンで構成できる。ｎ＋型ポリシリコンはシート抵抗が比較的低いので、トランジスタのスイッチング速度を高速化できる。
　前記トレンチ埋め込み部は、前記第２トレンチを埋め戻す絶縁層からなっていてもよい。
　この構成によれば、第２トレンチ内が絶縁層で満たされているので、第２トレンチを介して流れるリーク電流を防止するか、もしくは低減できる。
　前記絶縁層は、ＳｉＯ２からなっていてもよい。この場合、前記絶縁層は、リン（Ｐ）またはホウ素（Ｂ）を含むＳｉＯ２からなっていてもよい。
　この構成によれば、リンまたはホウ素を含むことによってＳｉＯ２の融点が低下するので、絶縁層の埋め込みプロセスを簡単にできる。そのようなＳｉＯ２としては、たとえば、ＰＳＧ（リンシリケートガラス）、ＰＢＳＧ（リンホウ素シリケートガラス）を使用できる。
　前記トレンチ埋め込み部は、前記第２トレンチを埋め戻すポリシリコン層からなっていてもよい。
　この構成によれば、たとえば、半導体層の表面にＳｉＯ２からなる表面絶縁膜が形成されている場合において、当該表面絶縁膜を選択的にエッチングしてソース部をコンタクトホールから露出させるとき、第２トレンチに埋め込まれたポリシリコン層をエッチングストッパとして使用できる。そのため、当該コンタクトエッチングの工程の制御を簡単にできる。
　前記ポリシリコン層は、ｐ＋型ポリシリコンからなっていてもよい。
　この構成によれば、たとえば、チャネル領域およびチャネルコンタクト領域がｐ型の場合、ｐ＋型のポリシリコン層を利用してこれらの領域を電気的に接続できる。これにより、チャネル領域とチャネルコンタクト領域との間の電流路の長さを短くできるので、これらの間のベース抵抗を小さくできる。その結果、ラッチアップを良好に防止できる。さらに、チャネルコンタクト領域がポリシリコン層に接している場合には、これらの間のコンタクト抵抗を小さくすることもできる。このコンタクト抵抗の低減化も、チャネル領域－チャネルコンタクト領域間のベース抵抗の低減化に寄与する。
　本発明の半導体装置は、前記チャネル領域および前記チャネルコンタクト領域に連なるように、前記第２トレンチの前記底部および側部に形成された第２導電型の層をさらに含んでいてもよい。
　この構成によれば、半導体層の導電型とは異なる第２導電型の層によって、当該第２導電型の層と半導体層との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面をゲートトレンチから遠ざけるので、ゲートトレンチの底部にかかる電界を一層緩和できる。
　前記ゲート電極は、前記ゲートトレンチの内面に形成されたポリシリコンからなる下地膜と、前記下地膜の内側に埋め込まれたＭｏ、Ｗ、Ａｌ、Ｐｔ、ＮｉおよびＴｉの少なくとも一種を含む埋め込みメタルとを含んでいてもよい。
　この構成によれば、埋め込みメタルによってゲート抵抗を比較的に低くできるので、トランジスタのスイッチング速度を高速化できる。
　前記半導体装置は、前記半導体層の表面側に配置された銅（Ｃｕ）を含む金属からなる表面金属層をさらに含んでいてもよい。この場合、この場合、請求項２１に記載の発明のように、前記表面金属層は、Ａｌ－Ｃｕ系合金を含んでいてもよい。
　この構成によれば、表面金属層のシート抵抗を低くできるので、電流密度を高くできる。
　前記セル部には、複数の単位セルが、前記ゲートトレンチによって格子状に区画されていてもよいし、前記ゲートトレンチによってストライプ状に区画されていてもよい。
　前記半導体層は、ＳｉＣ、ＧａＮまたはダイヤモンドからなっていてもよい。
図１は、本発明の第１実施形態に係る半導体装置の模式平面図である。 図２は、図１の要部拡大図であって、一部を透視して示している。 図３は、図２のIII－III断面における半導体装置の断面構造を示す。 図４は、図２のIV－IV断面における半導体装置の断面構造を示す。 図５は、図２のV－V断面における半導体装置の断面構造を示す。 図６は、図２のVI－VI断面における半導体装置の断面構造を示す。 図７は、図３のセル部を拡大して示す図である。 図８は、前記セル部の第１変形例を示す図である。 図９は、前記セル部の第２変形例を示す図である。 図１０は、前記セル部の第３変形例を示す図である。 図１１は、前記セル部の第４変形例を示す図である。 図１２は、前記セル部の第５変形例を示す図である。 図１３は、本発明の第２実施形態に係る半導体装置の模式断面図である。 図１４は、本発明の第２実施形態に係る半導体装置の模式断面図である。 図１５は、本発明の第３実施形態に係る半導体装置の模式断面図である。 図１６は、本発明の第３実施形態に係る半導体装置の模式断面図である。 図１７は、第１参考形態に係る半導体装置の模式断面図である。 図１８は、第１参考形態に係る半導体装置の模式断面図である。 図１９は、第２参考形態に係る半導体装置の模式断面図である。 図２０は、第２参考形態に係る半導体装置の模式断面図である。 図２１は、本発明の第４実施形態に係る半導体装置の模式断面図である。
＜第１実施形態＞
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１は、本発明の第１実施形態に係る半導体装置の模式平面図である。
　半導体装置１は、ＳｉＣが採用されたＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）を含む。半導体装置１の外形は、たとえば、図１に示すように、平面視正方形のチップ状である。チップ状の半導体装置１のサイズは、図１の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。半導体装置１には、セル部２と、セル部２の周囲に配置された外周部３とが設定されている。外周部３は、この実施形態では、セル部２を取り囲むように環状に設定されているが、セル部２に対してチップの外側の領域であれば、特に環状である必要はない。
　半導体装置１は、ソースパッド４、ゲートパッド５およびゲートフィンガー６を含む。
　ソースパッド４は、セル部２の上方領域に配置されている。この実施形態では、ソースパッド４は、セル部２のほぼ全域を覆うように、たとえば平面視正方形状に形成されている。ソースパッド４の周縁部には、外周部３に沿ってソースパッド４の中央領域を取り囲む除去領域７（図１のクロスハッチング部分）が形成されている。除去領域７は、その一部が選択的にソースパッド４の中央領域へ向かって窪んでいる。窪みは、その全体がセル部２の上方領域に配置されていて、ここにゲートパッド５が設置されている。
　ゲートフィンガー６は、セル部２と外周部３との境界に対して外周部３側の位置において、ゲートパッド５から外周部３に沿って除去領域７全体に亘って延びている。この実施形態では、一対のゲートフィンガー６がゲートパッド５に対して対称な形状で形成されている。そして、この実施形態では、たとえば、除去領域７のゲートフィンガー６に対して内側の部分に沿って、前述のセル部２と外周部３との境界（図２の境界Ｌと同じ）が設定されている。
　セル部２には、さらにゲートトレンチ８が形成されている。ゲートトレンチ８は、この実施形態では、ゲートパッド５の下方領域を避けるように、ソースパッド４の下方領域に選択的に形成されている。この領域において、ゲートトレンチ８は、複数の単位セル９を区画するように形成されている。ゲートトレンチ８のパターンは、図１に示すように、格子状であってもよいし、ストライプ状であってもよい。これにより、セル部２には、多数の単位セル９がマトリクス状（行列状）またはストライプ状（直線状）に規則的に配列されることとなる。なお、図示しないが、単位セル９のパターンは、ハニカム状等の他の形状であってもよい。
　次に、半導体装置１のセル部２および外周部３の内部構造を説明する。
　図２は、図１の要部拡大図であって、一部を透視して示している。具体的には、ソースパッド４およびゲートフィンガー６の下方領域の構造を実線で示し、ソースパッド４およびゲートフィンガー６を破線で示している。図３は、図２のIII－III断面における半導体装置の断面構造を示す。図４は、図２のIV－IV断面における半導体装置の断面構造を示す。図５は、図２のV－V断面における半導体装置の断面構造を示す。図６は、図２のVI－VI断面における半導体装置の断面構造を示す。
　半導体装置１は、ｎ＋型ＳｉＣ（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）からなる基板（図示せず）と、基板上に形成されたｎ－型ＳｉＣ（たとえば、濃度が１×１０１５～１×１０１７ｃｍ－３）からなるｎ－型エピタキシャル層１０とを含む。ｎ－型エピタキシャル層１０は、基板の表面にＳｉＣをエピタキシャル成長させることによって形成された層である。この実施形態では、基板およびｎ－型エピタキシャル層１０が、本発明の半導体層の一例として示されている。また、基板の厚さは、たとえば、２５０μｍ～３５０μｍ程度であり、ｎ－型エピタキシャル層１０の厚さは、３μｍ～２０μｍ程度である。
　ｎ－型エピタキシャル層１０は、その一部が選択的に掘り下がることによって形成された高低差のある半導体表面１１を有している。この半導体表面１１の高低差は、この実施形態では、セル部２および外周部３に選択的に形成されたゲートトレンチ８およびソーストレンチ３３（後述）、ならびに外周部３に選択的に形成された低段部１２によって形成されている。以下では、ゲートトレンチ８、ソーストレンチ３３および低段部１２が形成されておらず、エピタキシャル成長後の高さ位置が維持された半導体表面１１をベース表面１１Ｂとし、ゲートトレンチ８の底面、ソーストレンチ３３の底面および低段部１２の底面のように、ベース表面１１Ｂに対して相対的に低い高さ位置に形成された半導体表面１１を低表面１１Ｌとする。
　ゲートトレンチ８は、この実施形態では、ＭＩＳＦＥＴのゲートとして利用される内側トレンチ１３と、内側トレンチ１３に対して外側に配置された外側トレンチ１４と、外側トレンチから外周部３へ向かって引き出され、ゲート電極１６（後述）へのコンタクトとなるコンタクトトレンチ１５とを含む。これらのトレンチ１３～１５は、互い連通するように一体的に形成されている。
　図２に示すように、内側トレンチ１３は、複数の単位セル９を区画するように、複数のライン状のトレンチが互いに交差することによって格子状に形成されている。内側トレンチ１３の各ラインの終端部は、外側トレンチ１４によって互いに繋がっている。つまり、外側トレンチ１４は、内側トレンチ１３を取り囲むように形成され、内側トレンチ１３の互いに隣り合うラインの終端部間に跨っている。
　コンタクトトレンチ１５は、内側トレンチ１３の各ラインの延長部で構成されたライン状に形成されており、セル部２と外周部３との境界Ｌに沿って互いに間隔を空けて複数配置されている。なお、コンタクトトレンチ１５は、図２に示すように、内側トレンチ１３のライン１本ずつに設けられている必要はなく、たとえば、内側トレンチ１３のライン１本置きに設けられていてもよい。このライン状のコンタクトトレンチ１５は、ゲートフィンガー６の下方領域においてゲートフィンガー６を横切るように形成されている。この実施形態では、コンタクトトレンチ１５は、その終端部がゲートフィンガー６よりも外側に配置されている。つまり、コンタクトトレンチ１５の終端部が、ゲートフィンガー６よりも外側にはみ出している。
　そして、ゲートトレンチ８に、たとえばポリシリコンからなるゲート電極１６が埋め込まれており、このゲート電極１６とｎ－型エピタキシャル層１０との間にゲート絶縁膜１７が介在されている。
　ゲート電極１６は、たとえば図３および図４に示すように、ゲートフィンガー６の下方領域から離れた位置に形成された内側トレンチ１３および外側トレンチ１４においては、ベース表面１１Ｂまで埋め込まれている。これにより、ゲート電極１６も格子状に形成されており、各単位セル９の上面はゲート電極１６で覆われずに露出している。一方、ゲートフィンガー６の下方領域に形成されたコンタクトトレンチ１５においては、コンタクトトレンチ１５の開口端からベース表面１１Ｂを選択的に覆うように形成されたオーバーラップ部１８を有している。オーバーラップ部１８は、この実施形態では、図２に示すように、ライン状のコンタクトトレンチ１５を横切るようにゲートフィンガー６に沿って形成されている。図５および図６に示すように、このオーバーラップ部１８とｎ－型エピタキシャル層１０との間にも、ゲート絶縁膜１７が介在されている。
　セル部２において、ゲート電極１６は、単位セル９における反転層（チャネル）の形成を制御する。すなわち、この半導体装置１は、いわゆるトレンチゲート型構造のＭＩＳＦＥＴを有している。
　低段部１２は、この実施形態では、外周部３の全周に亘って形成されており、これにより、セル部２を取り囲んでいる。この低段部１２は、ゲートトレンチ８の深さ以上の深さで形成されている。したがって、外周部３では、低段部１２の底面（低表面１１Ｌ）がゲートトレンチ８の底面（低表面１１Ｌ）以上の深さ位置に配置されている。その深さは、たとえば、ベース表面１１Ｂを基準に、ゲートトレンチ８の深さが０．７μｍ～３μｍであるのに対し、０．７μｍ～５μｍである。
　そして、このように高低差のある半導体表面１１には、ｎ型およびｐ型の不純物領域が選択的に形成されている。
　具体的には、ｎ－型エピタキシャル層１０の表面部に、ｐ型ウェル１９（たとえば、濃度が１×１０１６～１×１０１９ｃｍ－３）が、セル部２および外周部３に跨るように形成されている。一方、ｎ－型エピタキシャル層１０においてｐ型ウェル１９の下方部の領域は、ｎ－型ドレイン領域２０である。この実施形態では、図３に示すように、ｐ型ウェル１９は、セル部２からゲートフィンガー６の下方領域を介して外周部３の低段部１２に至るまで、その底部がベース表面１１Ｂに倣うように連続的に形成されている。これにより、ｐ型ウェル１９は、低段部１２の側部で露出している。
　ｐ型ウェル１９には、図３、図５および図６に示すように、ゲートフィンガー６の下方領域においてｎ＋型領域２１が形成され、ｎ－型エピタキシャル層１０のベース表面１１Ｂに露出している。ｎ＋型領域２１は、ｎ－型エピタキシャル層１０よりも高濃度にｎ型不純物を含有する高濃度領域（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）である。この実施形態では、図３に示すように、ｎ＋型領域２１は、セル部２からゲートフィンガー６の下方領域を介して外周部３の低段部１２に至るまで、その底部がベース表面１１Ｂに倣うように連続的に形成されている。これにより、ｎ＋型領域２１は、低段部１２の側部で露出している。
　ｎ－型エピタキシャル層１０には、図４～図６に示すように、ゲートフィンガー６の下方領域において、ｐ型ウェル１９に連なるようにｐ型層２２（たとえば、濃度が１×１０１６～１×１０１９ｃｍ－３）が形成されている。ｐ型層２２は、この実施形態では、コンタクトトレンチ１５の底部および側部（終端部の側部も含む）に跨るように形成され、その内方領域がコンタクトトレンチ１５に接している（コンタクトトレンチ１５内に露出している）。また、ｐ型層２２は、コンタクトトレンチ１５の底部において、コンタクトトレンチ１５の側部における部分よりも厚くなるように形成されている。
　また、ｎ－型エピタキシャル層１０には、図３および図４に示すように、低段部１２において、ｐ型ウェル１９に連なるように本発明の耐圧構造の一例としてのｐ型層２３（たとえば、濃度が１×１０１６～１×１０１９ｃｍ－３）が形成されている。ｐ型層２３は、この実施形態では、低段部１２の底部および側部に跨るように形成され、その内方領域が低段部１２に接している（低段部１２内に露出している）。このｐ型層２３の表面部には、ｐ＋型ウェルコンタクト領域２４（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）が形成されている。この実施形態では、ｐ＋型ウェルコンタクト領域２４は、低段部１２における低表面１１Ｌに形成され、セル部２を取り囲むように環状に形成されている。
　また、低段部１２においてｐ型層２３の外側には、本発明の耐圧構造の一例としてのｐ型ガードリング２５（たとえば、濃度が１×１０１６～１×１０１９ｃｍ－３）が形成されている。この実施形態では、ｐ型ガードリング２５は、低段部１２の低表面１１Ｌにおいてセル部２を取り囲むように、互いに間隔を空けて複数本形成されている。
　ｎ－型エピタキシャル層１０の表面には、セル部２および外周部３に跨るように表面絶縁膜２６が形成されている。表面絶縁膜２６は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁物からなる。表面絶縁膜２６は、この実施形態では、セル部２上の内側部分２７が、外周部３上の外側部分２８よりも薄くなるように形成されている。この実施形態では、内側部分２７の厚さが５０００Å以下であり、外側部分２６の厚さが５５００Å～２００００Å程度である。この表面絶縁膜２６は、図２では表れていないが、その上に多層配線構造が配置される場合には、層間絶縁膜と呼んでもよい。
　表面絶縁膜２６には、ｎ－型エピタキシャル層１０の表面全体に対して、各単位セル９、ゲート電極１６（オーバーラップ部１８）およびｐ＋型ウェルコンタクト領域２４をそれぞれ選択的に露出させるコンタクトホール２９～３１が形成されている。
　表面絶縁膜２６上には、ソースパッド４およびゲートフィンガー６が形成されている。
　ソースパッド４は、各コンタクトホール２９，３１を介して全ての単位セル９のｐ＋型チャネルコンタクト領域３４（後述）およびｎ＋型ソース領域３２（後述）、ならびにｐ＋型ウェルコンタクト領域２４に一括して接続されている。つまり、ソースパッド４は、全ての単位セル９に対して共通の電極となっている。また、ソースパッド４の材料としては、銅（Ｃｕ）を含む金属を使用でき、より好ましくは、Ａｌ－Ｃｕ系合金を含む金属を使用する。これにより、ソースパッド４のシート抵抗を低くできるので、電流密度を高くできる。また、ソースパッド４の厚さ（ｎ－型エピタキシャル層１０のベース表面１１Ｂからソースパッド４の表面までの距離）は、たとえば、４μｍ～５μｍである。なお、ソースパッド４は、ｎ－型エピタキシャル層１０との接続部分に、たとえばチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層構造（Ｔｉ／ＴｉＮ）からなるコンタクトメタルを有していてもよい。
　ゲートフィンガー６は、コンタクトホール３０を介してゲート電極１６（オーバーラップ部１８）に接続されている。また、ゲートフィンガー６およびゲートパッド５の材料としては、ソースパッド４と同様に、銅（Ｃｕ）を含む金属を使用でき、より好ましくは、Ａｌ－Ｃｕ系合金を含む金属を使用する。ソースパッド４と同じ材料を使用することによって、ソースパッド４、ゲートパッド５およびゲートフィンガー６を同時に形成できる。
　次に、セル部２の構造をより詳細に説明する。図７は、図３のセル部２を拡大して示す図である。
　セル部２には、前述したように、それぞれがトランジスタ動作を行う複数の単位セル９が、ゲートトレンチ８（内側トレンチ１３および外側トレンチ１４）によって格子状に区画されている。各単位セル９は、環状のｎ＋型ソース領域３２、ｎ＋型ソース領域３２に取り囲まれた環状のソーストレンチ３３（第２トレンチ）、およびソーストレンチ３３の内側に島状に形成されたｐ＋型チャネルコンタクト領域３４を含む。ｐ＋型チャネルコンタクト領域３４は、その周囲がソーストレンチ３３に取り囲まれている。また、各単位セル９の大きさは、たとえば、図７の紙面上下左右方向の長さがそれぞれ３～１０μｍ程度である。
　具体的には、セル部２においてｐ型ウェル１９の表面部にｎ＋型ソース領域３２が形成され、ｎ－型エピタキシャル層１０のベース表面１１Ｂに露出している。また、ｐ型ウェル１９のセル部２内の部分は、ｎ＋型ソース領域３２に接するように配置され、トランジスタ動作の際にチャネルが形成されるｐ型チャネル領域３５である。
　そして、ゲートトレンチ８およびソーストレンチ３３は、ｎ＋型ソース領域３２およびｐ型チャネル領域３５（ｐ型ウェル１９）を貫通して、ｎ－型ドレイン領域２０に達するように形成されている。ゲートトレンチ８およびソーストレンチ３３は、この実施形態では、同じ幅および同じ深さで形成されているが、互いに異なる深さであってもよい。たとえば、ソーストレンチ３３は、ゲートトレンチ８よりも浅くてもよいし、深くてもよい。
　ゲートトレンチ８およびソーストレンチ３３によって、各単位セル９は、ソーストレンチ３３に取り囲まれた柱状部３６と、ソーストレンチ３３とゲートトレンチ８との間に配置され、ソーストレンチ３３によって柱状部３６と間隔が空けられた環状部３７とに分離されている。この実施形態では、環状部３７の幅Ｗ１（ソーストレンチ３３とゲートトレンチ８との距離）は、たとえば、０．５μｍ～２．０μｍとなっている。
　柱状部３６の頂部には、ｎ－型エピタキシャル層１０のベース表面１１Ｂに露出するように、ｐ＋型チャネルコンタクト領域３４（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）が形成されている。これにより、ｐ＋型チャネルコンタクト領域３４は、ソーストレンチ３３の側面の一部を形成している。ｐ＋型チャネルコンタクト領域３４は、この実施形態では、その最深部がソーストレンチ３３の底部よりも高い位置になっているが、特にこの位置である必要はない。ｐ＋型チャネルコンタクト領域３４の最上部（この実施形態では、ｎ－型エピタキシャル層１０のベース表面１１Ｂで露出する部分）がソーストレンチ３３の底部よりも高い位置にあってコンタクト可能であれば、当該最深部は、ソーストレンチ３３の底部と同じ深さ位置であってもよいし、深くてもよい。
　環状部３７には、ｎ＋型ソース領域３２およびｐ型チャネル領域３５がベース表面１１Ｂ側から順に形成されている。これにより、ｎ＋型ソース領域３２およびｐ型チャネル領域３５は、ゲートトレンチ８の側面の一部をそれぞれ形成している。ｎ＋型ソース領域３２は、この実施形態では、ｎ＋型領域２１（図３～図６参照）およびｐ＋型チャネルコンタクト領域３４と同じ深さで形成されている。
　また、ｎ－型エピタキシャル層１０には、ｐ型チャネル領域３５およびｐ＋型チャネルコンタクト領域３４、ならびに前述のｐ型層２２（図４～図６参照）に連なるように、ｐ型層３８（たとえば、濃度が１×１０１６～１×１０１９ｃｍ－３）が形成されている。ｐ型層３８は、ソーストレンチ３３の底部を介して柱状部３６および環状部３７に跨るように形成され、その内方領域がソーストレンチ３３に接している（ソーストレンチ３３内に露出している）。ｐ型層３８は、環状部３７のソーストレンチ３３の側部においてｐ型チャネル領域３５に接続され、柱状部３６のソーストレンチ３３の側部においてｐ＋型チャネルコンタクト領域３４に接続されている。したがって、ｐ型チャネル領域３５とｐ＋型チャネルコンタクト領域３４は、このｐ型層３８を介して電気的に接続されることとなる。
　また、ｐ型層３８は、外側トレンチ１４の底部を介して外側トレンチ１４の外周縁に跨るようにも形成されており、当該外周縁において、外周部３へと延びるｐ型ウェル１９に接続されている。また、ｐ型層３８は、図２および図４に示すように、内側トレンチ１３においては、内側トレンチ１３を構成するラインの交差部にのみ形成されていてもよい。なお、内側トレンチ１３の交差部は、各単位セル９の角部に当たり、オン時にチャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、当該交差部においてｐ型チャネル領域３５に接続されるようにｐ型層３８が形成されていても、デバイスの性能にはほとんど影響がない。
　また、ｐ型層３８は、ｐ型層２２と同様に、ゲートトレンチ８およびソーストレンチ３３の底部において、ソーストレンチ３３の側部における部分よりも厚くなるように形成されている。ただし、柱状部３６においては、ソーストレンチ３３の側部がソーストレンチ３３で取り囲まれていて、その周囲から一様にイオン注入される。そのため、ｐ＋型チャネルコンタクト領域３４の下方部を満たすように、ソーストレンチ３３の底部の部分よりも厚く形成されている。
　また、ｐ型層３８は、この実施形態では、内側トレンチ１３の交差部および外側トレンチ１４以外の部分では、ゲートトレンチ８に接しないように（ゲートトレンチ８と間隔を空けて）、ゲートトレンチ８で取り囲まれた環状部３７の全周に亘って形成されている。これにより、各単位セル９においてゲートトレンチ８の側面の一部にｎ－型ドレイン領域２０が配置されることとなるので、チャネル形成時の電流路を確保できる。
　ゲートトレンチ８は、この実施形態では、側面および底面を有する断面視略Ｕ字状に形成されている。ゲートトレンチ８の内面（側面および底面）には、その一方表面および他方表面がゲートトレンチ８の内面に沿うように、ゲート絶縁膜１７が形成されている。
　ゲート絶縁膜１７は、ゲートトレンチ８の底部において、ゲートトレンチ８の側部における部分よりも厚くなるように形成されている。この実施形態のように断面視略Ｕ字状のゲートトレンチ８では、ゲート絶縁膜１７の相対的に厚い部分はゲートトレンチ８の底面に接する部分であり、相対的に薄い部分はゲートトレンチ８の側面に接する部分である。電界集中が起きやすいゲートトレンチ８の底部の絶縁膜を厚くすることによって、ゲートトレンチ８の底部での耐圧を向上できる。なお、ゲートトレンチ８の形状によっては側面と底面と明確に判別できない場合があるが、その場合には、ゲートトレンチ８の深さ方向に交差する方向の面に接するゲート絶縁膜１７が相対的に厚ければよい。
　そして、ゲート絶縁膜１７の内側は、ゲート電極１６で埋め戻されている。この実施形態では、ゲート電極１６は、その上面がｎ－型エピタキシャル層１０のベース表面１１Ｂと略面一となるように、ゲートトレンチ８に埋め込まれている。ゲート電極１６は、ゲート絶縁膜１７を介してｐ型チャネル領域３５に対向している。各単位セル９では、ゲート電極１６に印加する電圧を制御することによって、ｐ型チャネル領域３５に単位セル９の周囲に沿う環状のチャネルが形成される。そして、ゲートトレンチ８の側面に沿ってｎ－型エピタキシャル層１０のベース表面１１Ｂへ向かって流れるドレイン電流を、チャネルを介してｎ＋型ソース領域３２に流すことができる。これにより、半導体装置１のトランジスタ動作が行われる。
　ソーストレンチ３３も同様に、この実施形態では、側面および底面を有する断面視略Ｕ字状に形成されている。ソーストレンチ３３の内面（側面および底面）には、その一方表面および他方表面がソーストレンチ３３の内面に沿うように、ソーストレンチ絶縁膜３９が形成されている。
　ソーストレンチ絶縁膜３９は、ソーストレンチ３３の底部において、ソーストレンチ３３の側部における部分よりも厚くなるように形成されている。なお、ソーストレンチ３３の形状によっては側面と底面と明確に判別できない場合があるが、その場合には、ソーストレンチ３３の深さ方向に交差する方向の面に接するソーストレンチ絶縁膜３９が相対的に厚ければよい。そして、ソーストレンチ絶縁膜３９の内側は、トレンチ埋め込み層４０で埋め戻されている。この実施形態では、トレンチ埋め込み層４０は、その上面がｎ－型エピタキシャル層１０のベース表面１１Ｂと略面一となるように、ソーストレンチ３３に埋め込まれている。
　この実施形態では、ゲート絶縁膜１７とソーストレンチ絶縁膜３９が同じ材料で構成され、ゲート電極１６とトレンチ埋め込み層４０が同じ材料で構成されている。
　たとえば、ゲート絶縁膜１７およびソーストレンチ絶縁膜３９の材料としては、ＳｉＯ２、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＯ２／ＡｌＯＮ、ＳｉＯ２／ＡｌＯＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＮおよびＳｉＯ２／ＳｉＮ／ＳｉＯ２のいずれかの膜を使用でき、より好ましくは、窒素（Ｎ）を含むＳｉＯ２膜を有する膜を使用する。なお、ＳｉＯ２／ＡｌＯＮは、ＳｉＯ２（下側）とＡｌＯＮ（上側）の積層膜のことである。ゲート絶縁膜１７をＡｌＯＮやＡｌ２Ｏ３等の高誘電率（High-k）膜で構成すれば、ゲート耐圧を向上でき、デバイスの信頼性を向上できる。さらに、窒素（Ｎ）を含むＳｉＯ２膜を有する材料でゲート絶縁膜１７を構成すれば、チャネル移動度を向上させることもできる。
　ゲート電極１６およびトレンチ埋め込み層４０の材料としては、ポリシリコンを使用でき、より好ましくは、ｎ＋型ポリシリコンを使用する。ｎ＋型ポリシリコンはシート抵抗が比較的低いので、トランジスタのスイッチング速度を高速化できる。
　なお、ゲート絶縁膜１７およびソーストレンチ絶縁膜３９は、互いに異なる材料で構成されていてもよい。ゲート電極１６およびトレンチ埋め込み層４０も同様に、互いに異なる材料で構成されていてもよい。
　表面絶縁膜２６に形成されたコンタクトホール２９は、ｎ－型エピタキシャル層１０の表面全体に対して、ソーストレンチ３３およびｎ＋型ソース領域３２を選択的に露出させている。この実施形態では、コンタクトホール２９によって、各単位セル９にソース部４１が区画されている。
　次に、図１～図７で説明した半導体装置１の製造方法を説明する。
　半導体装置１を製造するには、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法等のエピタキシャル成長法によって、ＳｉＣ基板（図示せず）の表面に、ｎ型不純物をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板上に、ｎ－型エピタキシャル層１０が形成される。このときのｎ－型エピタキシャル層１０の成長面がベース表面１１Ｂである。なお、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる。
　次に、ｎ－型エピタキシャル層１０のベース表面１１Ｂからｐ型不純物が選択的にイオン注入される。これにより、ｐ型ウェル１９（ｐ型チャネル領域３５）が形成される。なお、ｐ型不純物としては、たとえば、Ａｌ（アルミニウム）、Ｂ（ホウ素）等を使用できる。また、ｐ型ウェル１９の形成と同時に、ｎ－型エピタキシャル層１０の残りの部分がｎ－型ドレイン領域２０として形成される。
　次に、ｎ－型エピタキシャル層１０のベース表面１１Ｂからｎ型不純物が選択的にイオン注入される。これにより、ｎ＋型領域２１およびｎ＋型ソース領域３２が同時に形成される。
　次に、ｎ－型エピタキシャル層１０が、ゲートトレンチ８、ソーストレンチ３３および低段部１２を形成すべき領域に開口を有するマスクを用いて選択的にエッチングされる。これにより、ｎ－型エピタキシャル層１０が選択的にドライエッチングされて、ゲートトレンチ８、ソーストレンチ３３および低段部１２が形成され、同時に、低表面１１Ｌが形成される。それと共に、ゲートトレンチ８によって、ｎ－型エピタキシャル層１０が複数の単位セル９に区画される。単位セル９は、柱状部３６および環状部３７を有することとなる。エッチングガスとしては、たとえば、ＳＦ６（六フッ化硫黄）およびＯ２（酸素）を含む混合ガス（ＳＦ６／Ｏ２ガス）、ＳＦ６、Ｏ２およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ６／Ｏ２／ＨＢｒガス）等を使用できる。
　なお、外周部３の低表面１１Ｌをゲートトレンチ８の深さよりも深い位置にする場合には、上記エッチングの後、さらに低段部１２を選択的にエッチングすればよい。
　次に、ｎ－型エピタキシャル層１０の半導体表面１１からｐ型不純物が選択的にイオン注入される。ｐ型不純物は、たとえば、ｎ－型エピタキシャル層１０の半導体表面１１に対して垂直方向に注入される。これにより、ｐ型層２２、ｐ型層２３、ｐ型層３８およびｐ型ガードリング２５が同時に形成される。なお、これらの層２２，２３，３８，２５は、別々のイオン注入工程によって形成されてもよい。
　次に、ｎ－型エピタキシャル層１０の半導体表面１１からｐ型不純物が選択的にイオン注入される。これにより、ｐ＋型チャネルコンタクト領域３４およびｐ＋型ウェルコンタクト領域２４が同時に形成される。
　次に、たとえば、１４００℃～２０００℃でｎ－型エピタキシャル層１０が熱処理される。これにより、ｎ－型エピタキシャル層１０に注入されたｐ型不純物およびｎ型不純物のイオンが活性化される。
　次に、たとえば熱酸化によって、ゲート絶縁膜１７およびソーストレンチ絶縁膜３９が同時に形成される。なお、ゲート絶縁膜１７およびソーストレンチ絶縁膜３９を高誘電率（High-k）膜で構成する場合には、ＣＶＤ法によって膜材料を堆積すればよい。
　次に、たとえばＣＶＤ法によって、ｎ型不純物がドーピングされたポリシリコン材料がｎ－型エピタキシャル層１０の上方から堆積される。ポリシリコン材料の堆積は、少なくともゲートトレンチ８およびソーストレンチ３３が完全に埋め戻されるまで続けられる。その後、堆積したポリシリコン材料がパターニングされることによって、セル部２ではゲートトレンチ８（内側トレンチ１３および外側トレンチ１４）外およびソーストレンチ３３外のポリシリコン材料が除去され、外周部３ではポリシリコン材料がオーバーラップ部１８として残存する。この際、低段部１２に埋め込まれたポリシリコン材料は完全に除去される。これにより、ゲート電極１６およびトレンチ埋め込み層４０が同時に形成される。
　次に、たとえばＣＶＤ法によって、ＳｉＯ２等の絶縁材料がｎ－型エピタキシャル層１０の上方から堆積される。これにより、表面絶縁膜２６が形成される。
　次に、表面絶縁膜２６のセル部２上の部分が選択的にエッチングされる。これにより、当該部分のみが薄くされて、表面絶縁膜２６の内側部分２７および外側部分２８が形成される。
　次に、表面絶縁膜２６が選択的にエッチングされることによって、コンタクトホール２９～３１が同時に形成される。
　次に、たとえばスパッタ法によって、金属材料がｎ－型エピタキシャル層１０の上方から堆積される。そして、当該材料をパターニングすることによって、ソースパッド４、ゲートパッド５およびゲートフィンガー６が同時に形成される。以上の工程を経て、図１～図７に示す半導体装置１が得られる。
　以上のように、この半導体装置１によれば、ｐ型層２３およびｐ型ガードリング２５が形成される半導体表面１１が、ゲートトレンチ８の深さと同等かそれ以上の深さ位置の低表面１１Ｌとなっている。これにより、ゲートトレンチ８の底部からｎ－型エピタキシャル層１０の裏面までの当該ｎ－型エピタキシャル層１０の厚さを、ｐ型層２３およびｐ型ガードリング２５から当該裏面までの厚さよりも厚くできる。その結果、ｎ－型エピタキシャル層１０の表面側－裏面側間にかかる電界を、外周部３のｐ型層２３およびｐ型ガードリング２５に安定して分担させることができる。よって、ゲートトレンチ８の深さに依存せずに、ｎ－型エピタキシャル層１０に安定した電界分布を形成できるので、ゲートトレンチ８の底部への電界集中を良好に緩和できる。
　また、図２に示すように、ゲートフィンガー６の下方領域にゲートトレンチ８が形成されているが、ライン状のコンタクトトレンチ１５がゲートフィンガー６を横切るように形成されているのみであり、しかもコンタクトトレンチ１５の終端部がゲートフィンガー６よりも外側に配置されている。つまり、ゲート電圧の印加時に電界が集中しやすいトレンチの角部（たとえば、内側トレンチ１３の交差部における角等）がゲートフィンガー６の下方に配置されないため、ゲート絶縁膜１７の信頼性や耐圧を向上できる。
　また、図７に示すように、ｐ型層３８が、外側トレンチ１４の底部を介して外側トレンチ１４の外周縁に跨るようにも形成されている。これにより、ｐ型層３８とｎ－型エピタキシャル層１０（ｎ－型ドレイン領域２０）との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面を外側トレンチ１４から遠ざけるので、外側トレンチ１４の底部にかかる電界を緩和できる。よって、外側トレンチ１４の底部における破壊を防止できる。
　また、図５および図６に示すように、ゲートフィンガー６の下方領域において、ｎ－型エピタキシャル層１０の半導体表面１１（ベース表面１１Ｂ）にｎ＋型領域２１が形成されている。ｎ＋型の半導体領域はｎ－型の半導体領域よりも酸化レートが速いので、ゲート絶縁膜１７を熱酸化によって形成するときに、ゲートフィンガー６の下方領域において、ゲートトレンチ８（コンタクトトレンチ１５）の上部に厚い酸化膜を選択的に形成できる。これにより、ゲート電圧の印加時にコンタクトトレンチ１５の上部エッジにかかる電界を弱め、ゲート絶縁膜１７の絶縁破壊を防止できる。
　また、図３および図４に示すように、セル部２の表面絶縁膜２６（内側部分２７）を選択的に薄くすることによって、コンタクトホール２９内のソース部４１における半導体表面１１（デバイス表面）と表面絶縁膜２６の表面との段差（凹凸）を小さくできる。これにより、コンタクトホール２９にソースパッド４を埋め込んで、表面絶縁膜２６上にソースパッド４を形成するときに、ソースパッド４の平坦性を一層向上できる。
　一方、外周部３の表面絶縁膜２６（外側部分２８）の厚さは、内側部分２７の厚さと切り離して設計できる。したがって、外周部３の電界分布に影響を与えないような厚さで設計することにより、耐圧特性を維持できる。つまり、この構成によれば、ソースパッド４の平坦性の改善に際し、耐圧特性の変動や当該変動による耐圧不良を防止できる。
　また、図７に示すように、ソーストレンチ３３に、ソーストレンチ絶縁膜３９を介してトレンチ埋め込み層４０が埋め込まれている。そのため、ｎ－型エピタキシャル層１０の表面（デバイス表面）において、コンタクトホール２９から露出するソース部４１とそれ以外の部分との段差（凹凸）を小さくできる。これにより、当該デバイス表面上のソースパッド４の平坦性を向上できる。したがって、たとえばソースパッド４の表面にワイヤを接合する場合においては、ソースパッド４とワイヤとの密着性を向上できる。その結果、ワイヤを良好に接合できるので、ワイヤ接合部の信頼性を向上できる。さらに、ソースパッド４の平坦性が良いので、ワイヤ接合の際、超音波振動や圧力によってデバイスが破壊されることを防止でき、組み立て歩留まりの低下を防止できる。
　一方、ソーストレンチ３３によって、ゲートトレンチ８の底部付近における等電位面の集中を防止でき、当該底部付近での電位勾配を緩やかにできる。そのため、ゲートトレンチ８の底部に対する電界集中を緩和できる。さらに、ｐ＋型チャネルコンタクト領域３４が柱状部３６の頂部に形成され、ソーストレンチ３３の底部よりも高い位置に配置されている。したがって、ソーストレンチ３３が形成されていても、このｐ＋型チャネルコンタクト領域３４を介してｐ型チャネル領域３５へのコンタクトを確実にとることができる。つまり、ソースパッド４の平坦性の改善に際し、ゲート耐圧、ｐ型チャネル領域３５へのコンタクト性等のデバイス性能の低下を防止できる。
　さらに、この実施形態では、ソーストレンチ３３の周囲にｐ型層３８が形成されているので、このｐ型層３８とｎ－型ドレイン領域２０との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面をゲートトレンチ８から遠ざけるので、ゲートトレンチ８の底部にかかる電界を一層緩和できる。
　また、この実施形態では、Ｓｉデバイスに比べてラッチアップが起きにくいＳｉＣデバイスを採用しているため、ｐ＋型チャネルコンタクト領域３４とｐ型チャネル領域３５とを、ソーストレンチ３３によって互いに離れた位置に設けることができる。すなわち、Ｓｉデバイスでは、比較的ラッチアップが起きやすいので、ｐ＋型チャネルコンタクト領域３４をｐ型チャネル領域３５の近傍に配置してこれらの領域３４，３５間の距離をできる限り短くし、当該領域３４，３５間のベース抵抗を低くすることが好ましい。一方、この半導体装置１のようなＳｉＣデバイスでは、比較的ラッチアップが起きにくく、領域３４，３５間のベース抵抗を考慮する重要性が低いので、ｐ＋型チャネルコンタクト領域３４をｐ型チャネル領域３５の近傍に配置しなくてもよい。したがって、ｐ＋型チャネルコンタクト領域３４とｐ型チャネル領域３５とを、ソーストレンチ３３によって互いに離れた位置に設け、これらの領域３４，３５をソーストレンチ３３の底部を経由する経路で電気的に接続できる。
　また、トレンチ埋め込み層４０の外側にソーストレンチ絶縁膜３９が配置されているので、ｎ－型エピタキシャル層１０とソースパッド４との間にオフリーク電流が流れることを防止できる。具体的には、ｐ型層３８は、イオン注入時にソーストレンチ３３の側部にイオンが入りにくいことから、ソーストレンチ３３の側部において、ソーストレンチ３３の底部における部分よりも薄くなっている。そのため、オフ時に高い電圧がかかると、この薄いｐ型層３８の部分を通り抜けてオフリーク電流が流れるおそれがある。そこで、ソーストレンチ絶縁膜３９を形成しておくことで、たとえオフリーク電流がｐ型層３８を通り抜けても、ソーストレンチ絶縁膜３９で確実にリーク電流を遮断できる。
　また、ソーストレンチ３３に埋め込まれたトレンチ埋め込み層４０がポリシリコンであれば、ＳｉＯ２からなる表面絶縁膜２６にコンタクトホール２９を形成するときに、トレンチ埋め込み層４０（ポリシリコン層）をエッチングストッパとして使用できる。そのため、当該コンタクトエッチングの工程の制御を簡単にできる。
　また、ソーストレンチ３３をゲートトレンチ８と同時に形成するので、製造工程を増やさず、アライメントのずれなくソーストレンチ３３を簡単に形成できる。さらに、ソーストレンチ３３とゲートトレンチ８の幅が同じであれば、ソーストレンチ３３のエッチングレートをゲートトレンチ８と同じにできるため、ソーストレンチ３３の形成のためのエッチングを安定して制御できる。
　次に、図８～図１２を参照して、セル部２の変形例について説明する。
　図８～図１２は、セル部２の第１～第５変形例を示す図である。図８～図１２において、前述の図７に示された各部と対応する部分には同一の参照符号を付して示す。
　図７の形態では、ソーストレンチ３３に埋め込まれたトレンチ埋め込み部は、ソーストレンチ絶縁膜３９およびトレンチ埋め込み層４０（ポリシリコン層）からなっていたが、図８に示すように、ソーストレンチ３３を埋め戻す絶縁層４２のみからなっていてもよい。
　絶縁層４２の材料としては、ＳｉＯ２を使用でき、より好ましくは、リン（Ｐ）またはホウ素（Ｂ）を含むＳｉＯ２を使用する。そのようなＳｉＯ２としては、たとえば、ＰＳＧ（リンシリケートガラス）、ＰＢＳＧ（リンホウ素シリケートガラス）を使用できる。
　図８に示す形態の半導体装置の製造工程は、上で説明した工程と実質的に同様である。ただし、ゲート電極１６およびトレンチ埋め込み層４０を形成した後、トレンチ埋め込み層４０が選択的にエッチングして除去され、ソーストレンチ３３が空洞にされる。そしてｎ－型エピタキシャル層１０上に表面絶縁膜２６に形成することによって、表面絶縁膜２６の一部を利用してソーストレンチ３３を埋め戻す。これにより、ソーストレンチ絶縁膜３９および表面絶縁膜２６がソーストレンチ３３内で一体化して、絶縁層４２が形成される。
　この構成によれば、ソーストレンチ３３が絶縁層４２で満たされているので、ｎ－型エピタキシャル層１０とソースパッド４との間にオフリーク電流が流れることを効果的に防止できる。
　また、絶縁層４２がリンまたはホウ素を含むＳｉＯ２であれば、ＳｉＯ２の融点が低下するので、絶縁層４２の埋め込みプロセスを簡単にできる。
　また、図９に示すように、ソーストレンチ３３に埋め込まれたトレンチ埋め込み部は、ソーストレンチ３３を埋め戻すポリシリコン層４３のみからなっていてもよい。ポリシリコン層４３の材料としては、ｐ＋型ポリシリコンを使用することが好ましい。
　図８に示す形態の半導体装置の製造工程は、上で説明した工程と実質的に同様である。ただし、ゲート絶縁膜１７およびソーストレンチ絶縁膜３９を形成した後、ソーストレンチ絶縁膜３９が選択的にエッチングして除去され、ソーストレンチ３３が空洞にされる。そして、ｎ－型エピタキシャル層１０の上方からポリシリコンが堆積されることによって、そのポリシリコンでソーストレンチ３３を埋め戻す。これにより、ゲート電極１６とポリシリコン層４３が同時に形成される。
　この構成によれば、ソーストレンチ３３にポリシリコン層４３が埋め込まれているので、ＳｉＯ２からなる表面絶縁膜２６にコンタクトホール２９を形成するときに、ポリシリコン層４３をエッチングストッパとして使用できる。そのため、当該コンタクトエッチングの工程の制御を簡単にできる。
　また、ポリシリコン層４３がｐ＋型ポリシリコンであれば、このポリシリコン層４３を利用して、ｐ＋型チャネルコンタクト領域３４とｐ型チャネル領域３５とを電気的に接続できる。これにより、領域３４，３５間の電流路の長さを短くできるので、これらの間のベース抵抗を小さくできる。その結果、ラッチアップを良好に防止できる。さらに、ｐ＋型チャネルコンタクト領域３４がソーストレンチ３３の側面でポリシリコン層４３に接しているので、これらの間のコンタクト抵抗を小さくすることもできる。このコンタクト抵抗の低減化も、領域３４，３５間のベース抵抗の低減化に寄与する。
　また、図７の形態では、ソーストレンチ３３は、環状のｎ＋型ソース領域３２に取り囲まれた領域に環状に形成されていたが、図１０に示すように、ｎ＋型ソース領域３２に取り囲まれた領域に平面視四角形の窪み状のソーストレンチ４４が形成されていてもよい。この場合、ソーストレンチ４４の底部においてｐ型層３８の表面部にｐ＋型チャネルコンタクト領域４５が形成されていてもよい。
　また、図７の形態では、ゲート電極１６は、ゲート絶縁膜１７の内側を埋め戻すポリシリコンのみからなる層であったが、図１１に示すように、ゲート絶縁膜１７上に、一方表面および他方表面がゲートトレンチ８の内面に沿うように形成されたポリシリコンからなる下地膜４６と、下地膜４６の内側に埋め込まれたＭｏ、Ｗ、Ａｌ、Ｐｔ、ＮｉおよびＴｉの少なくとも一種を含む埋め込みメタル４７とからなっていてもよい。この場合、ソーストレンチ３３内のトレンチ埋め込み部も同様に、ソーストレンチ絶縁膜３９上に、一方表面および他方表面がソーストレンチ３３の内面に沿うように形成されたポリシリコンからなる下地膜４８と、下地膜４８の内側に埋め込まれた埋め込みメタル４７と同じ材料からなる埋め込みメタル４９とからなっていてもよい。
　この構成によれば、埋め込みメタル４７を用いたメタルゲートによって、ポリシリコンゲートに比べてゲート抵抗を比較的に低くできるので、トランジスタのスイッチング速度を高速化できる。
　また、図７のセル部２にはトレンチゲート型構造のＭＩＳＦＥＴが形成されていたが、図１２に示すように、セル部２にプレーナ型構造のＭＩＳＦＥＴを形成してもよい。
　すなわち、図１２に示す形態では、セル部２にはｐ型ウェル１９が各単位セル９に対応するようにマトリクス状（行列状）に配列されている。各ｐ型ウェル１９の表面部には、ベース表面１１Ｂに露出するように環状のｎ＋型ソース領域５０が形成されている。そして、各ｐ型ウェル１９の外周縁とｎ＋型ソース領域５０の外周縁との間の領域に対向するように、ゲート電極５１がゲート絶縁膜５２を介して配置されている。表面絶縁膜２６は、このゲート電極５１を被覆している。
＜第２実施形態＞
　図１３および図１４は、本発明の第２実施形態に係る半導体装置の模式断面図であって、それぞれ図３および図４に対応する断面構造を示している。図１３および図１４において、前述の図３および図４に示された各部と対応する部分には同一の参照符号を付して示す。
　前述の第１実施形態では、低段部１２によるベース表面１１Ｂと低表面１１Ｌとの境界は、セル部２および外周部３に跨るｐ型ウェル１９に対するソースパッド４のコンタクト位置よりも内側に設定されていたが、図１３および図１４に示すように、外側に設定されていてもよい。この場合、ｐ＋型ウェルコンタクト領域２４は、ｐ型ウェル１９の内方領域においてｎ＋型領域２１に対して外側に間隔を空けた位置に形成されている。
　この構成によれば、ｐ＋型チャネルコンタクト領域３４とｐ＋型ウェルコンタクト領域２４の両方をベース表面１１Ｂに形成できるので、これらの領域２４，３４を形成するときのイオン注入時、マスクのアライメントを合わせやすくできる。むろん、第１実施形態と同様の効果を実現することもできる。
＜第３実施形態＞
　図１５および図１６は、本発明の第３実施形態に係る半導体装置の模式断面図であって、それぞれ図３および図４に対応する断面構造を示している。図１５および図１６において、前述の図３および図４に示された各部と対応する部分には同一の参照符号を付して示す。
　前述の第１実施形態では、外周部３に低段部１２が形成されていたが、この第３実施形態では、外周部３に低段部２１が形成されておらず、外周部３は、セル部２のベース表面１１Ｂと同じ高さ位置の半導体表面１１を有している。
　この構成によれば、ｐ＋型チャネルコンタクト領域３４とｐ＋型ウェルコンタクト領域２４の両方をベース表面１１Ｂに形成できるので、これらの領域２４，３４を形成するときのイオン注入時、マスクのアライメントを合わせやすくできる。むろん、第１実施形態と同様の効果を実現することもできる。
＜第１参考形態＞
　図１７および図１８は、本発明の第１参考形態に係る半導体装置の模式断面図であって、それぞれ図３および図４に対応する断面構造を示している。図１７および図１８において、前述の図３および図４に示された各部と対応する部分には同一の参照符号を付して示す。
　前述の第１実施形態では、表面絶縁膜２６は、セル部２上の内側部分２７が、外周部３上の外側部分２８よりも薄くなるように形成されていたが、図１７および図１８に示すように、セル部２上の内側部分２７が、外周部３上の外側部分２８と同じ厚さで形成されていてもよい。その膜厚は、たとえば、５５００Å～２００００Å程度であってよい。
＜第２参考形態＞
　図１９および図２０は、本発明の第２参考形態に係る半導体装置の模式断面図であって、それぞれ図３および図４に対応する断面構造を示している。図１９および図２０において、前述の図３および図４に示された各部と対応する部分には同一の参照符号を付して示す。
　図１９および図２０の構造は、第２実施形態の構造に、前述の第１参考形態の一様な厚さの表面絶縁膜２６の構成を組み合わせた例である。
＜第４実施形態＞
　図２１は、本発明の第４実施形態に係る半導体装置の模式断面図であって、図３に対応する断面構造を示している。図２１において、前述の図３に示された各部と対応する部分には同一の参照符号を付して示す。
　前述の第１実施形態では、外周部３の耐圧構造は、ｐ型層２３およびｐ型ガードリング２５のように、ｐ型の半導体領域のみからなるものであったが、図２１に示すように、低表面１１Ｌに形成されたトレンチと、当該トレンチの底部に形成されたｐ型の半導体領域とを含む構成であってもよい。この場合、トレンチ内には絶縁膜を介して導電材料が埋め込まれていてもよい。この実施形態では、低表面１１Ｌに形成され、セル部２を取り囲む環状のトレンチ５３と、トレンチ５３の底部および側部に形成され、その内方領域がトレンチ５３に接するｐ型層５４とを含む、ガードリング５５が形成されている。トレンチ５３には、トレンチ絶縁膜５６を介してポリシリコン層５７が埋め込まれている。
　この構成によっても、第１実施形態と同様の効果を実現できる。
　以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
　たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
　また、半導体装置１において、半導体層を構成する層は、ＳｉＣからなるｎ－型エピタキシャル層に限らず、ＧａＮ、ダイヤモンド、Ｓｉからなる層等であってもよい。
　また、各単位セル９は、平面視正方形（四角形状）に限らず、たとえば、平面視三角形、平面視五角形、平面視六角形等の他の平面視多角形状であってもよい。
　本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
　また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
　本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
　本出願は、２０１３年３月５日に日本国特許庁に提出された特願２０１３－４３４０７号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　１　半導体装置
　２　セル部
　３　外周部
　４　ソースパッド
　５　ゲートパッド
　６　ゲートフィンガー
　７　除去領域
　８　ゲートトレンチ
　９　単位セル
　１０　ｎ－型エピタキシャル層
　１１　半導体表面
　１１Ｂ　ベース表面
　１１Ｌ　低表面
　１２　低段部
　１３　内側トレンチ
　１４　外側トレンチ
　１５　コンタクトトレンチ
　１６　ゲート電極
　１７　ゲート絶縁膜
　１８　オーバーラップ部
　１９　ｐ型ウェル
　２０　ｎ－型ドレイン領域
　２１　ｎ＋型領域
　２２　ｐ型層
　２３　ｐ型層
　２４　ｐ＋型ウェルコンタクト領域
　２５　ｐ型ガードリング
　２６　表面絶縁膜
　２７　内側部分
　２８　外側部分
　２９　コンタクトホール
　３０　コンタクトホール
　３１　コンタクトホール
　３２　ｎ＋型ソース領域
　３３　ソーストレンチ
　３４　ｐ＋型チャネルコンタクト領域
　３５　ｐ型チャネル領域
　３６　柱状部
　３７　環状部
　３８　ｐ型層
　３９　ソーストレンチ絶縁膜
　４０　トレンチ埋め込み層
　４１　ソース部
　４２　絶縁層
　４３　ポリシリコン層
　４４　ソーストレンチ
　４５　ｐ＋型チャネルコンタクト領域
　４６　下地膜
　４７　埋め込みメタル
　４８　下地膜
　４９　埋め込みメタル
　５０　ｎ＋型ソース領域
　５１　ゲート電極
　５２　ゲート絶縁膜
　５３　トレンチ
　５４　ｐ型層
　５５　ガードリング
　５６　トレンチ絶縁膜
　５７　ポリシリコン層

Claims (24)

  1. 　セル部および前記セル部の周囲に配置された外周部を有する第１導電型の半導体層と、
    　前記セル部および前記外周部に跨るように配置され、前記セル部において、前記外周部における部分よりも薄くなるように形成された表面絶縁膜とを含む、半導体装置。
  2. 　前記半導体装置は、
    　前記セル部の表面側に形成されたゲートトレンチと、
    　ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれ、オン時に前記ゲートトレンチの側部にチャネルを形成するゲート電極とを含み、
    　前記外周部は、前記ゲートトレンチの深さ以上の深さ位置に配置された半導体表面を有しており、
    　前記外周部の前記半導体表面に形成された第２導電型の半導体領域を有する耐圧構造をさらに含む、請求項１に記載の半導体装置。
  3. 　前記半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、
    　前記ゲートトレンチは、前記ゲートフィンガーの下方において前記ゲートフィンガーを横切るライン状のトレンチを含む、請求項２に記載の半導体装置。
  4. 　前記ゲートトレンチは、オン時に前記チャネルがその側部に形成される内側トレンチと、当該内側トレンチの延長部で構成され、当該内側トレンチに対して外側に配置された外側トレンチとを含み、
    　前記半導体装置は、前記外側トレンチの側部および底部に形成された第２導電型の層をさらに含む、請求項２または３に記載の半導体装置。
  5. 　前記半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、
    　前記ゲートトレンチは、前記ゲートフィンガーの下方領域に選択的に形成されており、
    　前記半導体装置は、当該下方領域において前記ゲートトレンチが形成されていない前記半導体層の半導体表面に形成され、前記半導体層よりも高濃度に不純物を含有する第１導電型の高濃度層をさらに含む、請求項２に記載の半導体装置。
  6. 　前記セル部は、
    　前記半導体層の表面に露出するように配置された第１導電型のソース領域と、
    　前記ソース領域に接するように配置され、オン時に前記チャネルが形成される第２導電型のチャネル領域と、
    　前記チャネル領域に接するように配置された第１導電型のドレイン領域と、
    　前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第２トレンチと、
    　前記第２トレンチの底部に選択的に配置され、前記チャネル領域と電気的に接続された第２導電型のチャネルコンタクト領域とを含む、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記セル部は、
    　前記半導体層の表面に露出するように配置された第１導電型のソース領域と、
    　前記ソース領域に接するように配置され、オン時に前記チャネルが形成される第２導電型のチャネル領域と、
    　前記チャネル領域に接するように配置された第１導電型のドレイン領域と、
    　前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第２トレンチと、
    　前記第２トレンチに埋め込まれたトレンチ埋め込み部と、
    　前記ソース部において前記第２トレンチの底部よりも高い位置に選択的に配置され、前記チャネル領域と電気的に接続された第２導電型のチャネルコンタクト領域とを含む、請求項１～５のいずれか一項に記載の半導体装置。
  8. 　前記トレンチ埋め込み部は、前記第２トレンチの内面に形成された絶縁膜と、前記絶縁膜の内側に埋め込まれたポリシリコン層とからなる、請求項７に記載の半導体装置。
  9. 　前記絶縁膜は、ＳｉＯ２、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＯ２／ＡｌＯＮ、ＳｉＯ２／ＡｌＯＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＮおよびＳｉＯ２／ＳｉＮ／ＳｉＯ２のいずれかからなる、請求項８に記載の半導体装置。
  10. 　前記絶縁膜は、窒素（Ｎ）を含むＳｉＯ２膜を有する、請求項８または９に記載の半導体装置。
  11. 　前記絶縁膜は、前記第２トレンチの前記底部において、前記第２トレンチの側部における部分よりも厚くなるように形成されている、請求項８～１０のいずれか一項に記載の半導体装置。
  12. 　前記ポリシリコン層は、ｎ＋型ポリシリコンからなる、請求項８～１１のいずれか一項に記載の半導体装置。
  13. 　前記トレンチ埋め込み部は、前記第２トレンチを埋め戻す絶縁層からなる、請求項７に記載の半導体装置。
  14. 　前記絶縁層は、ＳｉＯ２からなる、請求項１３に記載の半導体装置。
  15. 　前記絶縁層は、リン（Ｐ）またはホウ素（Ｂ）を含むＳｉＯ２からなる、請求項１４に記載の半導体装置。
  16. 　前記トレンチ埋め込み部は、前記第２トレンチを埋め戻すポリシリコン層からなる、請求項７に記載の半導体装置。
  17. 　前記ポリシリコン層は、ｐ＋型ポリシリコンからなる、請求項１６に記載の半導体装置。
  18. 　前記チャネル領域および前記チャネルコンタクト領域に連なるように、前記第２トレンチの前記底部および側部に形成された第２導電型の層をさらに含む、請求項６～１７のいずれか一項に記載の半導体装置。
  19. 　前記ゲート電極は、前記ゲートトレンチの内面に形成されたポリシリコンからなる下地膜と、前記下地膜の内側に埋め込まれたＭｏ、Ｗ、Ａｌ、Ｐｔ、ＮｉおよびＴｉの少なくとも一種を含む埋め込みメタルとを含む、請求項２～５のいずれか一項に記載の半導体装置。
  20. 　前記半導体装置は、前記半導体層の表面側に配置された銅（Ｃｕ）を含む金属からなる表面金属層をさらに含む、請求項１～１９のいずれか一項に記載の半導体装置。
  21. 　前記表面金属層は、Ａｌ－Ｃｕ系合金を含む、請求項２０に記載の半導体装置。
  22. 　前記セル部には、前記ゲートトレンチによって格子状に区画された単位セルが複数形成されている、請求項２～５のいずれか一項に記載の半導体装置。
  23. 　前記セル部には、前記ゲートトレンチによってストライプ状に区画された単位セルが複数形成されている、請求項２～５のいずれか一項に記載の半導体装置。
  24. 　前記半導体層は、ＳｉＣ、ＧａＮまたはダイヤモンドからなる、請求項１～２３のいずれか一項に記載の半導体装置。
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