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WO2014131229A1 - 移位寄存器单元及栅极驱动电路 - Google Patents

移位寄存器单元及栅极驱动电路 Download PDF

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WO2014131229A1
WO2014131229A1 PCT/CN2013/074253 CN2013074253W WO2014131229A1 WO 2014131229 A1 WO2014131229 A1 WO 2014131229A1 CN 2013074253 W CN2013074253 W CN 2013074253W WO 2014131229 A1 WO2014131229 A1 WO 2014131229A1
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WO
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node
unit
pull
thin film
film transistor
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Ceased
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PCT/CN2013/074253
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French (fr)
Inventor
马磊
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BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
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Publication date
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Publication of WO2014131229A1 publication Critical patent/WO2014131229A1/zh
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management

Definitions

  • the present invention relates to the field of liquid crystal display technologies, and in particular, to a shift register unit and a gate drive circuit. Background technique
  • the thin film transistor liquid crystal display (TFT-LCD) driver mainly includes a gate driver and a data driver, wherein the gate driver converts the input clock signal into the gate line of the liquid crystal display panel through the shift register unit, and can utilize the same process.
  • the gate driving circuit is formed on the LCD panel simultaneously with the TFT.
  • the gate drive circuit includes a multi-stage shift register unit, and each stage is connected to a corresponding gate line to output a gate drive signal.
  • a gate drive circuit of the above structure is disposed on the LCD panel, and each stage of the shift register unit includes the structure shown in FIG.
  • the shift register unit shown in FIG. 1 includes a storage capacitor C1, and a thin film transistor M3 that supplies a first clock signal CLK to the output terminal OUTPUT in response to the voltage of the pull-up node PU.
  • the storage capacitor C1 mainly functions as The pull-up node PU provides a relatively stable voltage to ensure a stable output signal; the thin film transistor M3 has a larger size, that is, has a thicker depletion layer, and the depletion layer is thicker to reduce the coupling capacitance in the thin film transistor. The effect of further improving the stability of the output signal and maintaining the voltage at the output.
  • the shift register unit shown in Fig. 1 further includes six signals (INPUT, CLK, CLKB, VDD, VSS, and VGL) as control signals for realizing the output and reset functions of the shift register unit.
  • Embodiments of the present invention provide a shift register unit and a gate drive circuit for reducing the size of a shift register unit, and at the same time, providing a stable output signal and effectively maintaining the potential of the output terminal.
  • a shift register unit provided by the embodiment of the invention includes: an input unit, an output unit, a pull-up unit, a pull-down control unit, and a pull-down unit, wherein the input unit is connected to the input signal End, in response to the input signal, the input signal is provided to the output unit through the first node, the first node is a connection point of the input unit and the output unit; the output unit is configured to respond to the first node The voltage is supplied to the output terminal; the pull-up unit is configured to provide the first clock signal to the first node in response to the voltage of the first node; and the pull-down control unit is configured to respond a first clock signal and a second clock signal, the first clock signal and the second clock signal are supplied to the pull-down unit through a second node that is an output end of the pull-down control unit; and the power supply negative electrode is responsive to the voltage of the first node The voltage is supplied to the second node, the second node is a connection point between the pull-down control unit and the pull-down unit
  • Embodiments of the present invention provide a gate driving circuit including cascaded shift register units, wherein an input signal terminal of a first stage shift register unit is connected to a start signal terminal, except for a first stage shift register. Outside the unit, the input signal terminals of the remaining stages of the shift register unit are connected to the output terminals of the previous stage shift register unit; all of the cascaded shift register units are the shift register units.
  • a shift register unit provided by the embodiment of the invention includes: an input unit, an output unit, a pull-up unit, a pull-down control unit, and a pull-down unit, wherein the input unit is connected to the input signal end for responding to the input signal Providing an input signal to the output unit; the output unit is connected to the first node located in the input unit as an output end of the input unit, and configured to provide the first clock signal to the output end in response to the voltage of the first node;
  • the pull-up unit is connected to a first node located at an output end of the input unit as an input unit, for providing a first clock signal to the output unit in response to the voltage of the first node, and providing the first clock signal to a first node;
  • the pull-down control unit is configured to pass the first clock signal, the second clock signal, and the power source negative voltage as the output end of the pull-down control unit in response to the first clock signal, the second clock signal, and the input signal a second node is provided to the pulldown unit; the pull
  • the shift register unit provided by the embodiment of the present invention introduces the pull-up unit to provide a stable voltage for the first node, so that the shift register unit can provide a stable output signal while effectively maintaining the potential of the output terminal.
  • the shift register unit does not have the storage capacitor C and the large-sized thin film transistor M3 shown in FIG. 1 , which saves wiring space, and is advantageous for reducing the size of the shift register unit, thereby reducing the entire liquid crystal.
  • FIG. 1 is a schematic structural diagram of a basic unit of a shift register unit in the prior art
  • FIG. 2 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention
  • FIG. 3 is a schematic structural diagram of a gate driving circuit according to an embodiment of the present invention
  • Embodiments of the present invention provide a shift register unit and a gate drive circuit for reducing the size of a shift register unit, and at the same time, providing a stable output signal and effectively maintaining the potential of the output terminal.
  • a shift register unit provided by an embodiment of the present invention has a structure as shown in FIG. 2.
  • the register includes: an input unit 21, an output unit 22, a pull-up unit 23, and a pull-down control unit. 24 and a pull-down unit 25, wherein
  • the input unit 21 is connected to the input signal terminal for supplying the input signal to the output unit 22 through the first node in response to the input signal;
  • the output unit 22 is configured to provide a first clock signal to the output end in response to the voltage of the first node
  • the pull-up unit 23 is configured to respond to the voltage of the first node, and provide the first clock signal to the first node;
  • the pull-down control unit 24 is configured to provide the first clock signal and the second clock signal to the pull-down unit through the second node as the output end of the pull-down control unit 24 in response to the first clock signal and the second clock signal; a voltage of the first node, providing a negative voltage of the power supply to the second node;
  • the pull-down unit 25 is configured to provide a negative voltage of the power supply to the first node and the output end in response to the voltage of the second node.
  • the shift register unit shown in FIG. 2 includes: an input unit 21, an output unit 22, a pull-up unit 23, a pull-down control unit 24, and a pull-down unit 25, wherein the pull-down control unit 24 includes The first pull-down control unit 241, the second pull-down control unit 242, and the third pull-down control unit 243 are included, and the pull-down unit 25 includes a first pull-down unit 251 and a second pull-down unit 252.
  • the input unit 21 includes:
  • the first thin film transistor T1 has its gate and drain connected to the input signal terminal INPUT at the same time, and the source is connected to the first node P1;
  • the output unit 22 includes:
  • the second thin film transistor T2 has a gate connected to the first node P1, a drain receiving the first clock signal CLK, and a source connected to the output terminal OUTPUT;
  • the pull-up unit 23 includes:
  • the third thin film transistor T3 has a gate and a source connected to the first node P1 at the same time, and a drain receiving the first clock signal CLK;
  • the first pull-down control unit 241 includes:
  • the fourth thin film transistor T4 has a gate and a drain simultaneously receiving a second clock signal CLKB, and a source connected to a gate of the fifth thin film transistor T5;
  • the drain of the fifth thin film transistor T5 receives the second clock signal CLKB, and the source is connected to the second node P2;
  • the second pull-down control unit 242 includes: a sixth thin film transistor T6 and a seventh thin film transistor T7, wherein
  • the sixth thin film transistor T6 has a gate and a drain simultaneously receiving a first clock signal CLK, and a source connected to a gate of the seventh thin film transistor T7;
  • the drain of the seventh thin film transistor T7 receives the first clock signal CLK, and the source is connected to the second node P2;
  • the third pull-down control unit 243 includes an eighth thin film transistor T8,
  • the eighth thin film transistor T8 has a gate connected to the first node P1 and a drain connected to the second node
  • the source is connected to the negative voltage terminal of the power supply VSS;
  • the first pull-down unit 251 includes a ninth thin film transistor T9 and a tenth thin film transistor T10, wherein
  • the ninth thin film transistor T9 has a gate connected to the second node P2, a drain connected to the first node P1, and a source connected to the negative voltage terminal VSS of the power supply;
  • the tenth thin film transistor T10 has a gate connected to the second node P2 and a drain connected to the first node PI, the source is connected to the negative voltage terminal VSS of the power supply;
  • the second pull-down unit 252 includes an eleventh thin film transistor T11,
  • the eleventh thin film transistor T11 has a gate connected to the second node P2, a drain connected to the output terminal OUTPUT, and a source connected to the negative voltage terminal VSS of the power supply.
  • all of the above thin film transistors are N-type thin film transistor TFTs.
  • the shift register unit shown in Figure 2 requires only four signals (INPUT, CLK, CLKB, and VSS), further saving wiring space, It is advantageous to reduce the volume of the liquid crystal display; it should be noted that the size reduction of the thin film transistor T2 is also determined by the load. For example, when the load is the same, the addition of the thin film transistor T3 can reduce the size of the thin film transistor T2 by about 5%.
  • the above-mentioned shift register unit is cascaded to form an array substrate gate driving circuit.
  • the gate driving circuit provided by the embodiment of the invention includes a cascaded shift register unit, wherein the input of the first stage shift register unit The signal end is connected to the start signal end. Except the first stage, the input signal terminals of the remaining stages of the shift register unit are connected to the output end of the shift register unit of the first stage; all the cascaded shift register units are all described. Shift register unit.
  • the array substrate gate driving circuit includes N stages, and N is the number of gate lines.
  • the start signal STV is input as an input signal to the first stage shift register unit, and the input signal of the nth stage is An output signal of level n-1 is provided, where n ⁇ N.
  • each stage of the shift register unit also outputs an output signal as a gate drive signal to the corresponding gate line.
  • nth (n ⁇ N, N is the number of stages of the array substrate gate circuit) shift register in the array substrate gate driving circuit provided by the embodiment of the present invention is described below with reference to FIG.
  • the working method of the unit is described, in which all TFTs are turned on at a high level and turned off at a low level. At the initial moment, the signal at all signal terminals is low and the output is low.
  • the first stage S1 the first clock signal CLK is at a low level, and the second clock signal CLKB is at a high level.
  • the output signal Output(nl) of the pre-stage output signal terminal G(n-1) as an input signal is High level
  • high level input signal ie, output signal of the front stage output signal terminal G(nl) Output(nl)
  • the second thin film transistor T2 is also turned on, but since the clock signal CLK is at a low level at this time , at this time, the output terminal G ( n ) outputs a low level;
  • the second clock signal CLKB of a high level charges the second node P2 through the first pull-down control unit 241, but since the eighth thin film transistor T8 responsive to the voltage of the first node P1 is also in an on state, The two nodes P2 are discharged through the eighth thin film transistor T8, so the second node P2 is still at a low level.
  • the second stage S2 the first clock signal CLK is at a high level, the second clock signal CLKB is at a low level, and the input signal (ie, the output signal Output(nl) of the pre-stage output signal terminal G(nl) is low.
  • the first clock signal CLK of the high level charges the second node P2 through the second pull-down control unit 242, but since the eighth thin film transistor T8 responsive to the voltage of the first node P1 is also in an on state, The second node P2 is discharged through the eighth thin film transistor T8, so the second node P2 is still at a low level; since the first node P1 is at a high level, the second thin film transistor T2 and the third thin film transistor T3 at this time In the on state, the first clock signal CLK continues to charge the first node P1 through the third thin film transistor T3, so that the first node P1 continues to rise, and the output terminal G(n) outputs high power.
  • the third stage S3 the first clock signal CLK is low level, the second clock signal CLKB is high level, and the input signal (ie, the output signal Output(nl) of the pre-stage output signal terminal G(nl) is low level.
  • the second clock signal CLKB of the high level charges the second node P2 through the first pull-down control unit 241, but since the eighth thin film transistor T8 responsive to the voltage of the first node P1 is also in an on state, The two nodes P2 are discharged through the eighth thin film transistor T8, so the second node P2 is still at a low level; meanwhile, the power consumption of the thin film transistor in response to the voltage of the first node P1 is such that the first node P1 The voltage drops, but at this time, the first node P1 is still at a high level, and the second thin film transistor T2 and the third thin film transistor T3 are both in an on state, and the output terminal G(n) outputs a low level;
  • the fourth stage S4 the first clock signal CLK is at a high level, the second clock signal CLKB is at a low level, and the input signal (ie, the output signal Output(nl) of the pre-stage output signal terminal G(nl) is low. level.
  • the first node P1 continues to discharge, so that the second thin film transistor T2, the third thin film transistor T3, and the eighth thin film transistor T8 in response to the first node P1 are in an off state; the second node T2 provides a high level signal to the CLK, and the response the ninth TFT ⁇ 9 ⁇ 2 voltage of the second node, a tenth and an eleventh ⁇ 10 thin film transistor TFT is turned ⁇ 11 this case, the first pull-down unit
  • the first node P1 is rapidly discharged by the ninth thin film transistor T9 and the tenth thin film transistor T10, and the output terminal is discharged through the eleventh thin film transistor T11, and the output terminal G(n) outputs a low level.
  • a shift register unit provided by an embodiment of the present invention includes: an input unit, an output unit, a pull-up unit, a pull-down control unit, and a pull-down unit, wherein the input unit is connected to an input signal end.
  • the output unit being coupled to the first node located in the input unit as an output of the input unit, for using the first clock signal in response to the voltage of the first node Provided to the output terminal;
  • the pull-up unit is connected to the first node located in the input unit as an output end of the input unit, for providing the first clock signal to the output unit in response to the voltage of the first node, and a clock signal is provided to the first node;
  • the pull-down control unit is configured to pass the first clock signal, the second clock signal, and the power source negative voltage as the pulldown in response to the first clock signal, the second clock signal, and the input signal a second node at the output of the control unit is provided to the pull-down unit;
  • the shift register unit does not have the storage capacitor C1 and the large-sized thin film transistor M3 shown in FIG. 1 , which saves wiring space and is advantageous for reducing the volume of the liquid crystal display. Further, in the shift register unit Only four sets of signals are needed, which further saves wiring space and reduces production costs.
  • the present invention cover the modifications and variations of the inventions

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Abstract

一种移位寄存器单元及栅极驱动电路，用以减小移位寄存器单元的尺寸，同时能够提供稳定的输出信号。移位寄存器单元包括：用于响应于输入信号，将输入信号提供给输出单元（22）的输入单元（21）；用于响应于第一节点（P1）的电压，将第一时钟信号（CLK）提供给输出端子的输出单元（22）；用于响应于第一节点（P1）的电压、将第一时钟信号（CLK）提供给第一节点（P1）的上拉单元（23）；用于响应于第一时钟信号（CLK）、第二时钟信号（CLKB）和第一节点（P1）的电压，将第一时钟信号（CLK）、第二时钟信号（CLKB）和电源负极电压（VSS）提供给下拉单元（25）的下拉控制单元（24）；用于响应第二节点（P2）的电压，提供电源负极电压（VSS）给第一节点（P1）和输出端子的下拉单元（25）。

Description

移位寄存器单元及栅极驱动电路 技术领域
本发明涉及液晶显示技术领域， 尤其涉及一种移位寄存器单元及栅极驱 动电路。 背景技术
薄膜晶体管液晶显示器（TFT-LCD )驱动器主要包括栅极驱动器和数据 驱动器， 其中， 栅极驱动器将输入的时钟信号通过移位寄存器单元转换后加 在液晶显示面板的栅线上， 可以利用相同工艺将栅极驱动电路与 TFT—起同 时形成在 LCD面板上。 栅极驱动电路包括多级移位寄存器单元， 每级均连接 到相应的栅极线以输出栅极驱动信号。
在 LCD面板上设置上述结构的栅极驱动电路，其每一级移位寄存器单元 包括如图 1所示的结构。 图 1所示的移位寄存器单元， 包括存储电容 C1 , 以 及响应于上拉节点 PU的电压为输出端 OUTPUT提供第一时钟信号 CLK的 薄膜晶体管 M3; 其中， 所述存储电容 C1主要作用是为上拉节点 PU提供相 对稳定的电压， 保证输出稳定的信号； 所述薄膜晶体管 M3具有较大的尺寸， 即具有较厚的耗尽层，耗尽层较厚是为了减小薄膜晶体管中耦合电容的影响， 进一步提高输出信号的稳定性， 维持输出端的电压。 同时， 图 1所示的移位 寄存器单元中还包括六个信号（ INPUT、 CLK、 CLKB、 VDD、 VSS和 VGL ), 作为用于实现移位寄存器单元的输出和复位功能的控制信号。
然而，存储电容 C1的引入、薄膜晶体管 M3尺寸的增大以及较多的控制 信号， 需要较大的布线空间， 使得整个移位寄存器单元的尺寸较大， 进而导 致液晶显示器的体积较大。 发明内容
本发明实施例提供了一种移位寄存器单元及栅极驱动电路， 用以减小移 位寄存器单元的尺寸， 同时能够提供稳定的输出信号， 有效维持输出端的电 位。
本发明实施例提供的一种移位寄存器单元， 包括： 输入单元、输出单元、 上拉单元、 下拉控制单元和下拉单元， 其中， 所述输入单元， 连接输入信号 端， 用于响应于输入信号， 将输入信号通过第一节点提供给输出单元， 所述 第一节点为所述输入单元与输出单元的连接点； 所述输出单元， 用于响应于 第一节点的电压， 并将第一时钟信号提供给输出端； 所述上拉单元， 用于响 应于第一节点的电压， 将第一时钟信号提供给第一节点； 所述下拉控制单元， 用于响应第一时钟信号和第二时钟信号， 将第一时钟信号和第二时钟信号通 过作为所述下拉控制单元的输出端的第二节点提供给下拉单元； 以及响应于 第一节点的电压， 将电源负极电压提供给第二节点， 所述第二节点为所述下 拉控制单元与所述下拉单元的连接点； 所述下拉单元， 用于响应第二节点的 电压， 提供电源负极电压给第一节点和输出端。
本发明实施例提供了一种栅极驱动电路， 包括级联的各级移位寄存器单 元， 其中， 第一级移位寄存器单元的输入信号端连接起始信号端， 除第一级 移位寄存器单元外， 其余各级移位寄存器单元的输入信号端连接上一级移位 寄存器单元的输出端； 所有级联的移位寄存器单元均为所述的移位寄存器单 元。
本发明实施例提供的一种移位寄存器单元， 包括： 输入单元、输出单元、 上拉单元、 下拉控制单元和下拉单元， 其中， 所述输入单元， 连接输入信号 端， 用于响应于输入信号， 将输入信号提供给输出单元； 所述输出单元， 连 接到位于输入单元中作为输入单元的输出端的第一节点， 用于响应于第一节 点的电压， 将第一时钟信号提供给输出端； 所述上拉单元， 连接到位于输入 单元中作为输入单元的输出端的第一节点， 用于响应于第一节点的电压， 将 第一时钟信号提供给输出单元， 并将第一时钟信号提供给第一节点； 所述下 拉控制单元， 用于响应第一时钟信号、 第二时钟信号和输入信号， 将第一时 钟信号、 第二时钟信号和电源负极电压通过作为所述下拉控制单元的输出端 的第二节点提供给下拉单元； 所述下拉单元， 用于响应第二节点的电压， 提 供电源负极电压给第一节点和输出端。
本发明实施例提供的移位寄存器单元引入所述上拉单元， 为所述第一节 点提供了稳定的电压， 使得所述移位寄存器单元能够提供稳定的输出信号， 同时有效地维持输出端的电位； 此外， 所述移位寄存器单元中没有图 1 中所 示的存储电容 C和大尺寸的薄膜晶体管 M3 , 节省了布线空间， 有利于减小 移位寄存器单元的尺寸， 从而可以减小整个液晶显示器的体积。 附图说明
图 1为现有技术中移位寄存器单元基本单元的结构示意图；
图 2为本发明实施例提供的一种移位寄存器单元的结构示意图； 图 3为本发明实施例提供的一种栅极驱动电路的结构示意图；
图 4为本发明实施例提供的一种移位寄存器单元的各信号端的时序信号
具体实施方式
本发明实施例提供了一种移位寄存器单元及栅极驱动电路， 用以减小移 位寄存器单元的尺寸， 同时能够提供稳定的输出信号， 有效维持输出端的电 位。
下面结合附图， 对本发明进行说明。
本发明实施例提供的一种移位寄存器单元， 其结构如图 2所示， 从图 2 中可以看出， 所述寄存器包括： 输入单元 21、 输出单元 22、 上拉单元 23、 下拉控制单元 24和下拉单元 25 , 其中，
所述输入单元 21 , 连接输入信号端， 用于响应于输入信号， 将输入信号 通过第一节点提供给输出单元 22;
所述输出单元 22, 用于响应于第一节点的电压， 将第一时钟信号提供给 输出端；
所述上拉单元 23 , 用于响应于第一节点的电压， 并将第一时钟信号提供 给第一节点；
所述下拉控制单元 24, 用于响应第一时钟信号和第二时钟信号， 将第一 时钟信号和第二时钟信号通过作为下拉控制单元 24 的输出端的第二节点提 供给下拉单元； 以及响应于第一节点的电压， 将电源负极电压提供给第二节 点；
所述下拉单元 25 , 用于响应第二节点的电压， 提供电源负极电压给第一 节点和输出端。
下面结合具体实施例， 对本发明进行详细说明。 需要说明的是， 本实施 例中是为了更好的解释本发明， 但不限制本发明。
如图 2中所示的移位寄存器单元， 包括： 输入单元 21、 输出单元 22、 上 拉单元 23、 下拉控制单元 24和下拉单元 25 , 其中， 所述下拉控制单元 24包 括第一下拉控制单元 241、 第二下拉控制单元 242和第三下拉控制单元 243 , 所述下拉单元 25包括第一下拉单元 251和第二下拉单元 252。
所述输入单元 21 , 包括：
第一薄膜晶体管 T1 ,其栅极与漏极同时连接输入信号端 INPUT, 源极连 接第一节点 P1;
所述输出单元 22, 包括：
第二薄膜晶体管 T2, 其栅极连接第一节点 P1 , 漏极接收第一时钟信号 CLK , 源极连接输出端 OUTPUT;
所述上拉单元 23, 包括：
第三薄膜晶体管 T3 , 其栅极与源极同时连接第一节点 P1 , 漏极接收第 一时钟信号 CLK;
所述第一下拉控制单元 241 , 包括：
第四薄膜晶体管 T4和第五薄膜晶体管 T5 , 其中，
所述第四薄膜晶体管 T4, 其栅极与漏极同时接收第二时钟信号 CLKB, 源极连接第五薄膜晶体管 T5的栅极；
所述第五薄膜晶体管 T5的漏极接收第二时钟信号 CLKB,源极连接第二 节点 P2;
所述第二下拉控制单元 242, 包括： 第六薄膜晶体管 T6和第七薄膜晶体 管 T7, 其中，
所述第六薄膜晶体管 T6, 其栅极与漏极同时接收第一时钟信号 CLK, 源极连接第七薄膜晶体管 T7的栅极；
所述第七薄膜晶体管 T7的漏极接收第一时钟信号 CLK, 源极连接第二 节点 P2;
所述第三下拉控制单元 243 , 包括第八薄膜晶体管 T8,
所述第八薄膜晶体管 T8, 其栅极连接第一节点 P1 , 漏极连接第二节点
P2 , 源极连接电源负极电压端 VSS；
所述第一下拉单元 251 ,包括第九薄膜晶体管 T9和第十薄膜晶体管 T10, 其中，
所述第九薄膜晶体管 T9, 其栅极连接第二节点 P2, 漏极连接第一节点 P1 , 源极连接电源负极电压端 VSS;
所述第十薄膜晶体管 T10, 其栅极连接第二节点 P2, 漏极连接第一节点 PI , 源极连接电源负极电压端 VSS;
所述第二下拉单元 252, 包括第十一薄膜晶体管 T11 ,
所述第十一薄膜晶体管 T11 , 其栅极连接第二节点 P2, 漏极连接输出端 OUTPUT , 源极连接电源负极电压端 VSS。
较佳地， 上述所有薄膜晶体管均为 N型薄膜晶体管 TFT。
与图 1所示移位寄存器单元相比， 在图 2所示的移位寄存器单元中， 由 于薄膜晶体管 T3的引入可以实现对第一节点电压的稳定提升，因此不需要设 置存储电容 C, 同时因为薄膜晶体管 T3与薄膜晶体管 T2的串接， 能够为第 二薄膜晶体管 T2的栅极提供稳定的控制电压， 降低第二薄膜晶体管 T2中耦 合电容效应的影响， 因此第二薄膜晶体管 T2的尺寸可以减小，从而提供稳定 的输出信号， 有效地维持输出端的电位； 此外， 图 2所示的移位寄存器单元 只需要四个信号 （INPUT、 CLK、 CLKB和 VSS ), 进一步节省了布线空间， 有利于减小液晶显示器的体积； 需指出的是， 薄膜晶体管 T2的尺寸降低多少 还由负载决定， 例如， 负载相同的情况下， 加入薄膜晶体管 T3可使薄膜晶体 管 T2的尺寸大约减小 5%。
上述移位寄存器单元级联形成阵列基板栅极驱动电路， 本发明实施例提 供的一种栅极驱动电路， 包括级联的各级移位寄存器单元， 其中， 第一级移 位寄存器单元的输入信号端连接起始信号端， 除第一级外， 其余各级移位寄 存器单元的输入信号端连接上一级移位寄存器单元的输出端； 所有级联的移 位寄存器单元均为所述的移位寄存器单元。
具体地， 该阵列基板栅极驱动电路包括 N级， N为栅线数量， 参见图 3, 起始信号 STV作为输入信号输入到第一级移位寄存器单元， 并且第 n级的输 入信号由第 n-1级的输出信号提供， 其中 n<N。 此外， 每级移位寄存器单元 还将输出信号作为栅极驱动信号输出至相应栅极线。
图 4为的各信号端的时序图， 下面结合图 4对本发明实施例提供的阵列 基板栅极驱动电路中的第 n ( n<N,N 为阵列基板栅极电路的级数）级移位寄 存器单元的工作方法进行说明， 其中， 所有 TFT均为高电平导通， 低电平截 止。 初始时刻， 所有信号端的信号为低电平， 输出端为低电平。
第一阶段 S1: 第一时钟信号 CLK为低电平， 第二时钟信号 CLKB为高 电平， 此时作为输入信号的前级输出信号端 G ( n-1 )的输出信号 Output(n-l) 为高电平， 高电平的输入信号 （即， 前级输出信号端 G(n-l) 的输出信号 Output(n-l) )使得晶体管 Tl导通并对第一节点 PI充电， 使得第一节点 P1为 高电平， 此时第二薄膜晶体管 T2也导通， 但由于此时时钟信号 CLK为低电 平， 此时输出端 G ( n )输出低电平；
高电平的第二时钟信号 CLKB通过所述第一下拉控制单元 241对第二节 点 P2充电， 但是， 由于响应于第一节点 P1的电压的第八薄膜晶体管 T8也 处于导通状态， 第二节点 P2会通过所述第八薄膜晶体管 T8进行放电， 因此 第二节点 P2仍为低电平。
第二阶段 S2: 第一时钟信号 CLK为高电平， 第二时钟信号 CLKB为低 电平， 输入信号（即， 前级输出信号端 G(n-l) 的输出信号 Output(n-l) )为低 电平； 高电平的第一时钟信号 CLK通过所述第二下拉控制单元 242对第二节 点 P2充电， 但是， 由于响应于第一节点 P1的电压的第八薄膜晶体管 T8也 处于导通状态， 第二节点 P2会通过所述第八薄膜晶体管 T8进行放电， 因此 第二节点 P2仍为低电平； 由于第一节点 P1为高电平， 此时第二薄膜晶体管 T2和第三薄膜晶体管 T3也处于导通状态，第一时钟信号 CLK通过所述第三 薄膜晶体管 T3继续对第一节点 P1充电， 使得第一节点 P1高电平继续拉升， 此时输出端 G ( n )输出高电平；
第三阶段 S3: 第一时钟信号 CLK为低电平， 第二时钟信号 CLKB为高 电平， 输入信号（即， 前级输出信号端 G(n-l) 的输出信号 Output(n-l) )为低 电平。 高电平的第二时钟信号 CLKB通过所述第一下拉控制单元 241对第二 节点 P2充电， 但是， 由于响应于第一节点 P1 的电压的第八薄膜晶体管 T8 也处于导通状态， 第二节点 P2会通过所述第八薄膜晶体管 T8进行放电， 因 此第二节点 P2仍为低电平； 同时， 响应于第一节点 P1的电压的薄膜晶体管 的功耗使得所述第一节点 P1的电压下降， 但此时第一节点 P1仍为高电平， 第二薄膜晶体管 T2和第三薄膜晶体管 T3均处于导通状态，此时输出端 G( n ) 输出低电平；
第四阶段 S4: 第一时钟信号 CLK为高电平， 第二时钟信号 CLKB为低 电平， 输入信号（即， 前级输出信号端 G(n-l) 的输出信号 Output(n-l) )为低 电平。第一节点 P1继续放电，使得响应于第一节点 P1的第二薄膜晶体管 T2、 第三薄膜晶体管 Τ3以及第八薄膜晶体管 Τ8处于截止状态； 第二节点 Ρ2为 CLK提供的高电平信号， 响应于第二节点 Ρ2的电压的第九薄膜晶体管 Τ9、 第十薄膜晶体管 Τ10以及第十一薄膜晶体管 Τ11导通， 此时， 第一下拉单元 251通过第九薄膜晶体管 T9、 第十薄膜晶体管 T10对第一节点 P1进行快速 放电， 同时通过第十一薄膜晶体管 T11对输出端进行放电，此时输出端 G ( n ) 输出低电平。
综上所述， 本发明实施例提供的一种移位寄存器单元， 包括： 输入单元、 输出单元、 上拉单元、 下拉控制单元和下拉单元， 其中， 所述输入单元， 连 接输入信号端， 用于响应于输入信号， 将输入信号提供给输出单元； 所述输 出单元， 连接到位于输入单元中作为输入单元的输出端的第一节点， 用于响 应于第一节点的电压， 将第一时钟信号提供给输出端； 所述上拉单元， 连接 到位于输入单元中作为输入单元的输出端的第一节点， 用于响应于第一节点 的电压， 将第一时钟信号提供给输出单元， 并将第一时钟信号提供给第一节 点； 所述下拉控制单元， 用于响应第一时钟信号、 第二时钟信号和输入信号， 将第一时钟信号、 第二时钟信号和电源负极电压通过作为所述下拉控制单元 的输出端的第二节点提供给下拉单元； 所述下拉单元， 用于响应第二节点的 电压， 提供电源负极电压给第一节点和输出端。 所述移位寄存器单元中第三 薄膜晶体管的引入， 使得所述移位寄存器单元不需要通过存储电容和大尺寸 的薄膜晶体管， 同样可以提供稳定的输出信号， 并能有效地维持输出端的电 位，其次，所述移位寄存器单元中没有图 1中所示的存储电容 C1和大尺寸的 薄膜晶体管 M3, 节省了布线空间， 有利于减小液晶显示器的体积； 此外， 所 述移位寄存器单元中只需要四组信号， 进一步节省了布线空间， 降低了生产 成本。 发明的精神和范围。 这样， 倘若本发明的这些修改和变型属于本发明权利要 求及其等同技术的范围之内， 则本发明也意图包含这些改动和变型在内。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 其特征在于， 包括： 输入单元、 输出单元、 上 拉单元、 下拉控制单元和下拉单元， 其中，
所述输入单元， 连接输入信号端， 用于响应于输入信号， 将输入信号通 过第一节点提供给输出单元， 所述第一节点为所述输入单元与所述输出单元 的连接点；
所述输出单元， 用于响应于所述第一节点的电压， 并将第一时钟信号提 供给输出端；
所述上拉单元， 用于响应于所述第一节点的电压， 将第一时钟信号提供 给第一节点；
所述下拉控制单元， 用于响应第一时钟信号和第二时钟信号， 将第一时 钟信号和第二时钟信号通过作为所述下拉控制单元的输出端的第二节点提供 给下拉单元； 以及响应于第一节点的电压， 将电源负极电压提供给第二节点， 所述第二节点为所述下拉控制单元与所述下拉单元的连接点；
所述下拉单元， 用于响应所述第二节点的电压， 提供电源负极电压给第 一节点和输出端。
2、如权利要求 1所述移位寄存器单元， 其特征在于， 所述下拉控制单元 包括第一下拉控制单元、 第二下拉控制单元和第三下拉控制单元， 其中， 所述第一下拉控制单元， 用于响应第二时钟信号， 并将第二时钟信号通 过第二节点输出；
所述第二下拉控制单元， 与所述第一下拉控制单元通过第二节点连接， 用于响应第一时钟信号， 并将第一时钟信号提供给第二节点；
所述第三下拉控制单元， 与所述第一下拉控制单元通过第二节点连接， 同时接收电源负极电压， 用于响应第一节点的电压， 提供电源负极电压给第 二节点。
3、如权利要求 2所述移位寄存器单元， 其特征在于， 所述第一下拉控制 单元包括第四薄膜晶体管和第五薄膜晶体管， 其中，
所述第四薄膜晶体管的栅极与漏极同时接收第二时钟信号， 源极连接第 五薄膜晶体管的栅极；
所述第五薄膜晶体管的漏极接收第二时钟信号， 源极连接第二节点。
4、 如权利要求 2所述移位寄存器单元， 其特征在于， 所述第二下拉控制 单元包括第六薄膜晶体管和第七薄膜晶体管， 其中，
所述第六薄膜晶体管的栅极与漏极同时接收第一时钟信号， 源极连接第 七薄膜晶体管的栅极；
所述第七薄膜晶体管的漏极接收第一时钟信号， 源极连接第二节点。
5、如权利要求 2所述移位寄存器单元， 其特征在于， 所述第三下拉控制 单元包括第八薄膜晶体管， 所述第八薄膜晶体管的栅极连接第一节点， 漏极 连接第二节点， 源极接收电源负极电压。
6、如权利要求 1所述移位寄存器单元， 其特征在于， 所述下拉单元包括 第一下拉单元和第二下拉单元， 其中，
所述第一下拉单元， 用于响应第二节点的电压， 提供电源负极电压给第 一节点；
所述第二下拉单元， 用于响应第二节点的电压， 提供电源负极电压给输 出端。
7、如权利要求 3所述移位寄存器单元， 其特征在于， 所述第一下拉单元 包括第九薄膜晶体管和第十薄膜晶体管， 其中，
所述第九薄膜晶体管的栅极连接第二节点， 漏极连接第一节点， 源极接 收电源负极电压；
所述第十薄膜晶体管的栅极连接第二节点， 漏极连接第一节点， 源极接 收电源负极电压。
8、如权利要求 3所述移位寄存器单元， 其特征在于， 所述第二下拉单元 包括第十一薄膜晶体管， 所述第十一薄膜晶体管的栅极连接第二节点， 漏极 连接输出端， 源极接收电源负极电压。
9、如权利要求 1所述移位寄存器单元， 其特征在于， 所述输入单元包括 第一薄膜晶体管， 其栅极与漏极同时接收输入端信号， 源极连接第一节点。
10、 如权利要求 1所述移位寄存器单元， 其特征在于， 所述输出单元包 括第二薄膜晶体管， 其栅极连接第一节点， 漏极连接收第一时钟信号， 源极 连接输出端。
11、 如权利要求 1所述移位寄存器单元， 其特征在于， 所述上拉单元包 括第三薄膜晶体管， 其栅极与源极同时连接第一节点， 漏极接收第一时钟信 号。
12、 如权利要求 1~11任一权利要求所述移位寄存器单元， 其特征在于， 所有薄膜晶体管均为 N型薄膜晶体管。
13、 一种栅极驱动电路， 包括级联的各级移位寄存器单元， 其中， 第一 级移位寄存器单元的输入信号端连接起始信号端， 除第一级移位寄存器单元 外， 其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的输 出端,其特征在于，所有级联的移位寄存器单元均为如权利要求 1-12任一权利 要求所述的移位寄存器单元。
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