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WO2014065080A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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WO2014065080A1
WO2014065080A1 PCT/JP2013/076434 JP2013076434W WO2014065080A1 WO 2014065080 A1 WO2014065080 A1 WO 2014065080A1 JP 2013076434 W JP2013076434 W JP 2013076434W WO 2014065080 A1 WO2014065080 A1 WO 2014065080A1
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WO
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layer
buffer layer
semiconductor device
carrier
Prior art date
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PCT/JP2013/076434
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English (en)
French (fr)
Inventor
勇一 小野澤
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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Priority to JP2014543207A priority patent/JP6090329B2/ja
Publication of WO2014065080A1 publication Critical patent/WO2014065080A1/ja
Priority to US14/640,812 priority patent/US10176986B2/en
Anticipated expiration legal-status Critical
Priority to US16/207,333 priority patent/US10867790B2/en
Priority to US17/120,093 priority patent/US11823898B2/en
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    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments

Definitions

  • the present invention relates to a semiconductor device such as a PiN (p-intrinsic-n) diode and a IGBT (Insulated Gate Bipolar Transistor) having a buffer layer formed by proton implantation, and a method of manufacturing the same.
  • a semiconductor device such as a PiN (p-intrinsic-n) diode and a IGBT (Insulated Gate Bipolar Transistor) having a buffer layer formed by proton implantation, and a method of manufacturing the same.
  • IGBTs As power semiconductor devices, there are diodes, IGBTs and the like having a withstand voltage of 400 V, 600 V, 1200 V, 1700 V, 3300 V or more. These elements are used in power converters such as converters and inverters, and are required to have low loss, low noise, high breakdown tolerance, and low cost.
  • FIG. 8 is a cross-sectional view showing the main part of a PiN diode 500 having a general n-type buffer layer 55.
  • the PiN diode 500 is provided with an n-type drift layer 52 which is a part of the n-type silicon substrate 51, and is a p-type that becomes the p-type anode layer 53 on the first main surface of the n-type silicon substrate 51.
  • a layer is formed, and an n-type layer to be an n-type cathode layer 54 and an n-type buffer layer 55 is formed on the second main surface opposite to the first main surface.
  • a p-type layer 62 (p-type guard ring layer) to be the high voltage withstanding junction termination structure 61 is formed so as to surround the p-type anode layer 53.
  • Reference numeral 58 in FIG. 8 denotes an anode electrode
  • 59 denotes a cathode electrode
  • 63 denotes a termination electrode
  • 64 denotes an insulating film.
  • the n-type cathode layer 54 is required to have the carrier concentration and the diffusion depth necessary to prevent the depletion layer from reaching through (the depletion layer reaching the cathode electrode 59).
  • an n-type buffer layer 55 having a higher impurity concentration than the n-type drift layer 52 is formed in order to suppress the spread of the depletion layer.
  • n-type buffer layer 55 As a method of forming n-type buffer layer 55 in contact with n-type cathode layer 54 at a position deeper than the second main surface of n-type silicon substrate 51 than n-type cathode layer 54 A method using a selenium (Se) atom or the like having a large diffusion coefficient as a dopant for ion implantation has been proposed. Also, as another method of forming the n-type buffer layer 55, a method of forming a hydrogen related donor by injection of hydrogen (H) ions (protons) capable of obtaining a deep range at a relatively low acceleration voltage is known. There is.
  • H hydrogen
  • n-type silicon substrate 51 for example, a bulk substrate (wafer) formed by FZ (Float Zone) method
  • void (V) defects generated by the implantation can be obtained.
  • a hydrogen (H) atom and an oxygen (O) atom combine to form a complex defect, and a VOH (Vacancy-Oxide-Hydrogen) defect occurs.
  • This VOH defect serves as a donor (hydrogen related donor) supplying electrons.
  • the VOH defect density is increased, the donor concentration is also increased, and an n-type buffer layer 55 having a higher impurity concentration than the n-type drift layer 52 is formed.
  • the activation process for increasing the donor concentration of VOH defects can be realized by low temperature annealing (heat treatment) at about 380.degree. For this reason, a thick wafer before thickness reduction (thinning) is pre-formed with a front surface structure formed by a high temperature process, and then the wafer is ground from the back surface to a product thickness, and then low temperature
  • the backside structure can be formed by annealing.
  • a front surface is previously formed on a thick wafer before thinning.
  • a plane electrode or a passivation film can be formed.
  • the n buffer layer 55 is formed closer to the p anode layer 53 inside the n type silicon substrate 51 between the p type anode layer 53 and the n type cathode layer 54, and the carrier concentration on the cathode side. Leave the lower layer of This configuration can enhance the accumulation effect of holes that are minority carriers. As a result, even if the n-type drift layer 52 (the region between the p-type anode layer 53 and the n-type buffer layer 55 of the n-type silicon substrate 51) is thin, a diode having good soft recovery characteristics can be formed. it can.
  • n-type buffer layer 55 a thick n-type buffer having a broad carrier concentration distribution in the depth direction is equivalently driven by implanting protons into the n-type silicon substrate 51 by shifting the range Rp a plurality of times. It can be layered.
  • Patent Document 1 describes the carrier concentration (impurity concentration) of an n-type layer formed by proton injection. However, a method for reducing crystal defects by proton injection is not described.
  • Patent Document 2 describes a method of annealing (heat treatment) at 350 ° C. as a method of reducing crystal defects by proton implantation.
  • FIG. 2 of Patent Document 3 below discloses an n-type buffer layer formed by injecting protons in an IGBT.
  • the carrier concentration of the n-type buffer layer formed by donor conversion of protons in the region where protons have passed does not fall below the carrier concentration of the substrate.
  • the thyristor, IGBT, and diode which similarly have the n-type buffer layer by donor-ization of a proton are described also to FIG. Also, it is described that heat treatment is performed at a temperature of 200 ° C. to 550 ° C. in order to recover the crystal defects formed by proton injection and to perform proton donor conversion.
  • FIG. 2 of Patent Document 5 carrier concentration distributions of a plurality of n-type buffer layers are described, which are formed in the diode of FIG. 4 of Patent Document 5 or the IGBT of FIG.
  • the carrier concentration of the n-type buffer layer formed by donor conversion of protons in the region where protons have passed does not fall below the carrier concentration of the substrate.
  • Patent Document 6 describes that the soft recovery characteristics of the diode can be obtained by forming the n-type buffer layer in the central portion of the n-type drift layer.
  • the depth of the n-type buffer layer 55 is deeper than 15 ⁇ m shown in FIG. 2 of Patent Document 5 to effectively suppress large surge voltage and vibration. There is a need to.
  • the n-type buffer layer 55 it is necessary to increase the acceleration energy of the proton injection.
  • the acceleration energy is increased, defects occur in the crystal due to the injection damage. If this crystal defect can not be recovered by heat treatment for donorization, the remaining crystal defect acts as a lifetime killer for accumulated carriers and reduces the concentration of minority carriers (holes).
  • the time of switching operation such as at the time of reverse recovery of PiN diode 500 or at the time of turning off of the IGBT, depletion of holes which are minority carriers is accelerated, and large surge voltage or voltage / current is oscillated. This vibration is radiated to the outside as radiation noise to cause an EMC (Electro-Magnetic Compatibility) failure or the like.
  • this crystal defect causes an increase in the leakage current of the PiN diode 500 or the IGBT.
  • the present invention has an n-type buffer layer deeper than 15 ⁇ m formed by proton injection in order to solve the above-mentioned problems of the prior art, and the leakage current and generation loss are small, and the voltage and current at the time of switching operation It is an object of the present invention to provide a high-breakdown-voltage semiconductor device capable of suppressing the oscillation of and
  • a semiconductor device has the following features.
  • An n-type drift layer is provided inside the n-type semiconductor substrate.
  • a p-type layer is provided on the surface layer of the first main surface of the n-type semiconductor substrate in contact with the n-type drift layer.
  • An n-type layer is provided in contact with the n-type drift layer on the side of the second main surface of the n-type semiconductor substrate.
  • the n-type layer is composed of a plurality of n-type buffer layers having different depths from the second main surface of the n-type semiconductor substrate, in which hydrogen introduced into the n-type semiconductor substrate is donated. There is.
  • the position of the carrier peak concentration of the closest buffer layer disposed at the position closest to the p-type layer is 15 ⁇ m from the second main surface of the n-type semiconductor substrate. Too deep. And, the carrier concentration of the region sandwiched between the n-type buffer layers adjacent in the depth direction is lower than the carrier peak concentration of the n-type buffer layer and is higher than the carrier concentration of the n-type semiconductor substrate I assume.
  • the carrier concentration of the n-type buffer layer, the region sandwiched between the n-type buffer layers adjacent in the depth direction, and the n-type semiconductor substrate spreads. It may be a value calculated from the resistance.
  • the carrier concentration of the region sandwiched between the n-type buffer layers adjacent in the depth direction is 1 to 5 times the carrier concentration of the n-type semiconductor substrate. It is good if
  • the carrier concentration distribution of the region sandwiched between the n-type buffer layers adjacent in the depth direction is a flat portion where the carrier concentration is substantially constant in the depth direction. It is good to have.
  • the width from the position of the carrier peak concentration to the p-type layer side is the n from the position of the carrier peak concentration. It is preferable that the width is larger than the width to the second main surface side of the semiconductor substrate.
  • the carrier concentration of the region sandwiched between the n-type buffer layers adjacent in the depth direction may be decreased toward the p-type layer side.
  • the thickness from the first main surface to the second main surface of the n-type semiconductor substrate is set to W 0, and the first n-type semiconductor substrate is used.
  • the depth of the p-type layer from the main surface is xj
  • the distance from the interface between the p-type layer and the n-type drift layer to the closest buffer layer is Z
  • the second of the n-type semiconductor substrate When the depth from the main surface to the position of the carrier peak concentration of the closest buffer layer is Y, the distance from the second main surface of the n-type semiconductor substrate to the position of the carrier peak concentration of the closest buffer layer
  • the coefficient ⁇ may be 0.45 or more and 0.7 or less. In the semiconductor device according to the present invention, in the above-described invention, the coefficient ⁇ may be 0.5 or more and 0.6 or less.
  • the dielectric constant of silicon is ⁇ S
  • the rated voltage is V rate
  • the rated current density is J rate
  • the charge amount is q
  • the carrier saturation speed is v sat
  • the doping concentration of the n-type drift layer is Nd
  • the depth of the p-type layer from the first main surface of the n-type semiconductor substrate is xj
  • the interface between the p-type layer and the n-type drift layer Let Z be the distance to the contact buffer layer, Y be the depth from the second main surface of the n-type semiconductor substrate to the position of the carrier peak concentration of the closest buffer layer be Y, and the distance index x 0 be the following (1)
  • the coefficient ⁇ may be 0.7 or more and 1.2 or less. In the semiconductor device according to the present invention, in the above-described invention, the coefficient ⁇ may be 0.8 or more and 1.0 or less.
  • a pn diode in which the p-type layer is a p-type anode layer, and the n-type layer is an n-type buffer layer and an n-type cathode layer;
  • the transistor is an insulated gate bipolar transistor having a p-type collector layer.
  • the method for manufacturing a semiconductor device has the following features. First, a first step of forming a p-type layer and a main electrode in contact with the p-type layer is performed on the surface layer of the first main surface of the n-type semiconductor substrate. Next, a second step of performing a plurality of times of proton injection from the second main surface of the n-type semiconductor substrate with different acceleration energy is performed. Next, a third step of converting the protons implanted by the proton implantation into a donor by heat treatment to form a plurality of n-type buffer layers having different depths from the second main surface of the n-type semiconductor substrate is performed.
  • the position of the carrier peak concentration of the closest buffer layer formed at the position closest to the p-type layer is the The proton injection is performed so as to be farther than a position of 15 ⁇ m from the second main surface of the n-type semiconductor substrate.
  • the acceleration energy of the proton injection for forming the closest buffer layer may be 1.0 MeV to 8 MeV.
  • the dielectric constant of silicon is ⁇ S
  • the rated voltage is V rate
  • the rated current density is J rate
  • the charge amount is q
  • the carrier saturation speed is v sat
  • the doping concentration of the n-type drift layer composed of the n-type semiconductor substrate is Nd
  • the depth of the p-type layer from the first main surface of the n-type semiconductor substrate is x j
  • Z be the distance from the interface with the drift layer to the closest buffer layer
  • Y be the depth from the second main surface of the n-type semiconductor substrate to the position of the carrier peak concentration of the closest buffer layer be Y
  • x 0 is the following formula (2)
  • the rated voltage is 600 V
  • the acceleration energy of the proton injection for forming the closest buffer layer is 1.1 MeV or more and 1.8 MeV or less It is good.
  • the rated voltage is 1200 V
  • the acceleration energy of the proton injection for forming the closest buffer layer is 1.6 MeV or more and 2.8 MeV or less It is good.
  • the rated voltage is 1700 V
  • the acceleration energy of the proton injection for forming the closest buffer layer is 1.9 MeV to 3.4 MeV. It is good.
  • the rated voltage is 3300 V
  • the acceleration energy of the proton injection for forming the closest buffer layer is 3.0 MeV to 5.1 MeV. It is good.
  • the rated voltage is 4500 V
  • the acceleration energy of the proton injection for forming the closest buffer layer is 3.7 MeV or more and 6.1 MeV or less It is good.
  • the rated voltage is 6500 V
  • the acceleration energy of the proton injection for forming the closest buffer layer is 4.7 MeV to 7.6 MeV. It is good.
  • the heat treatment may be performed at a temperature of 400 ° C. to 500 ° C. for 1 hour to 10 hours.
  • the heat treatment may be performed at a temperature of 420 ° C. or more and 450 ° C. or less for 1 hour or more and 3 hours or less.
  • the common logarithm value log (E) of acceleration energy E of the proton injection for forming the closest buffer layer is y
  • the common logarithm value log (Rp) of the range Rp from the second main surface of the n-type semiconductor substrate for forming the buffer layer is x
  • y ⁇ 0.0047x 4 It is preferable to satisfy + 0.0528x 3 -0.2211x 2 + 0.9923x + 5.0474.
  • the spread of the depletion layer can be suppressed, the withstand voltage can be secured and the generation loss can be reduced, and the voltage and current oscillations during the switching operation can be suppressed. Play. Further, according to the semiconductor device and the method of manufacturing the same according to the present invention, the leakage current can be reduced by recovering the crystal defects, and the risk of thermal runaway occurring at high temperature operation can be reduced. Play.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a characteristic diagram showing a carrier concentration distribution along a cutting line A-A 'of FIG. 1 (a).
  • FIG. 3 is a characteristic diagram showing the relationship between the donor concentration and the oscillation voltage threshold value V RRO .
  • FIG. 4 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing the state during manufacture of the semiconductor device according to the second embodiment of the present invention, following FIG. 4;
  • FIG. 6 is a cross-sectional view showing the state in the middle of manufacturing of the semiconductor device according to the second embodiment of the present invention, following FIG.
  • FIG. 9 is a characteristic diagram showing the net doping concentration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 10 is a characteristic diagram showing the relationship between the coefficient ⁇ and the normalized oscillation voltage threshold value V RRO .
  • FIG. 11 is a characteristic diagram showing the relationship between the coefficient ⁇ and the normalized oscillation voltage threshold V RRO for the diode with a rated voltage of 1200 V in the first embodiment.
  • FIG. 12 is an explanatory view showing the configuration of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 13 is a schematic diagram showing the definition of the reverse recovery waveform of the diode and the oscillation voltage threshold value V RRO .
  • FIG. 14 is a characteristic diagram showing the relationship between the logarithm (log (Rp)) of the range Rp of protons and the logarithm (log (E)) of the acceleration energy E of protons in the proton injection according to Example 2 of the present invention. is there.
  • FIG. 15 is a chart showing the distance Y from the rear surface of the substrate to the deepest position of the deepest n-type buffer layer 5 for each rated voltage.
  • FIG. 16 is a characteristic diagram schematically showing the carrier concentration distribution with respect to the distance from the back surface.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to a first embodiment of the present invention.
  • Fig.1 (a) is principal part sectional drawing
  • FIG.1 (b) is the D section enlarged view of Fig.1 (a).
  • the depth of each n-type buffer layer 5, 6, 7 is shown in FIG. 1 (b).
  • the semiconductor device according to the first embodiment of FIG. 1 takes the PiN diode 100 as an example.
  • the withstand voltage of the PiN diode 100 mentioned here is 1200 V class.
  • the carrier concentration described below is a value calculated from the spreading resistance (SR).
  • the PiN diode 100 includes a p-type anode layer 3 disposed on the surface layer of the first main surface (front surface) of the n-type silicon substrate 1 having a thickness of about 120 ⁇ m, and a second main surface And an n-type cathode layer 4 disposed on the Inside the n-type silicon substrate 1, three n-type buffer layers 5, 6 and 7 arranged at different depths from the n-type cathode layer 4 to the p-type anode layer 3 are provided.
  • the impurity concentration of the n-type buffer layers 5, 6 and 7 is higher than the impurity concentration of the n-type silicon substrate 1.
  • An anode electrode 8 connected to the p-type anode layer 3 is disposed on the front surface of the n-type silicon substrate 1.
  • a cathode electrode 9 connected to the n-type cathode layer 4 is disposed on the back surface 1 a of the n-type silicon substrate 1.
  • the high breakdown voltage junction termination structure 11 is disposed on the outer side of the p-type anode layer 3 in the direction parallel to the main surface of the substrate so as to surround the active region provided with the p-type anode layer 3.
  • the high voltage resistant junction termination structure 11 includes a plurality of ring-shaped p-type layers 12 surrounding the p-type anode layer 3, a termination electrode 13 disposed on the p-type layers 12, and the p-type anode layer 3. and an insulating film 14 such as an oxide film separating from the p-type layer 12.
  • the n-type buffer layer 5 (hereinafter referred to as the deepest n-type buffer layer) 5 disposed at the deepest position from the back surface 1a of the n-type silicon substrate 1 is p It is formed near the center between the anode layer 3 and the n-type cathode layer 4.
  • the position 5a of the carrier peak concentration of the deepest n-type buffer layer 5 is at a depth P1 from the interface between the n-type cathode layer 4 and the cathode electrode 9 (rear surface 1a of n-type silicon substrate 1)
  • the depth P 1 is about 60 ⁇ m from the interface between the n-type cathode layer 4 and the cathode electrode 9.
  • the anode electrode 8 and the cathode electrode 9 are formed of metal electrodes.
  • the region of the n-type silicon substrate 1 between the p-type anode layer 3 and the deepest n-type buffer layer 5 is the n-type drift layer 2. Regions sandwiched between the n-type buffer layers 5, 6 and 7 adjacent in the depth direction are carrier reservoir regions 15 and 16 described later. Carrier storage regions 15 and 16, n-type buffer layer (hereinafter referred to as the shallowest n-type buffer layer) 7 disposed at the shallowest depth from the back surface 1 a of n-type silicon substrate 1 and n-type cathode layer 4 The entire region including the sandwiched region 17 and the n-type cathode layer 4 is the n-type layer 20.
  • the n-type layer 20 is, for example, a region (hydrogen related donor) formed by donating protons injected with hydrogen (H) ions (protons) at different distances from the back surface of the n-type silicon substrate 1.
  • FIG. 2 is a characteristic diagram showing the carrier concentration distribution at A-A 'in FIG. 1 (a).
  • FIG. 2 shows the carrier concentration distribution of the PiN diode 100 in which three n-type buffer layers 5, 6, 7 are formed inside the n-type silicon substrate 1.
  • the horizontal axis is the depth from the back surface 1 a of the n-type silicon substrate 1, and 0 on the horizontal axis is the back surface 1 a of the n-type silicon substrate 1.
  • the diffusion depth T of the n-type cathode layer 4 is about 1 ⁇ m (refer to FIG. 1B for reference numerals T, E1, E2, E3, Q1, Q2 and Q3).
  • the manufacturing conditions for forming the three n-type buffer layers 5, 6, 7 in the n-type silicon substrate 1 are, for example, as follows.
  • the proton injection amount is, for example, about 1 ⁇ 10 13 / cm 2 to 2 ⁇ 10 13 / cm 2 .
  • the acceleration energy (E1, E2, E3) is, for example, 2.3 MeV, 1.5 MeV, and 0.5 MeV, and the range (P1, P2, P3) corresponding to each acceleration energy (E1, E2, E3) is 60 ⁇ m, 30 ⁇ m and 6 ⁇ m respectively.
  • the heat treatment conditions are a temperature of 420 ° C. for 3 hours.
  • a dotted line is shown as a comparative example.
  • the conditions other than the heat treatment temperature of the comparative example are the same as in Example 1.
  • the depths (Q1, Q2, Q3) from the position of axis 0) are 60 ⁇ m, 25 ⁇ m, and 6 ⁇ m, respectively. This corresponds to each range (P1, P2, P3) of proton injection.
  • the range of proton injection is the distance from the injection surface (the back surface 1a of the n-type silicon substrate 1) to the position where the amount of proton injection peaks (peak position of proton distribution).
  • the protons spread so as to draw a tail in the back and forth direction (the anode side and the cathode side in the depth direction) around the range, and the longer the range, the wider the tail.
  • the first width W1 from the position 5a of the carrier peak concentration of the deepest n-type buffer layer 5 to the anode side is the cathode side opposite to the anode side.
  • the width is larger than the second width W2 to the (rear surface 1a side of the n-type silicon substrate 1) (in the comparative example, it is reversed).
  • the width of the deepest n-type buffer layer 5 means the half width at half maximum (HWHM) of the carrier peak concentration of the deepest n-type buffer layer 5 or 1 / e of the carrier peak concentration (e is the base of natural logarithm, napier The constant is about 2.71828) in width, whichever is acceptable.
  • the reason why the first width W1 is wider than the second width W2 is that the damage caused by the proton injection and the defects due to the injection are smaller at the front (on the anode side) of the range than at the rear (the cathode side). It is presumed that the cathode side has many defects remaining and the carrier concentration decreases.
  • the depletion layer extending from the pn junction between the p-type anode layer 3 and the n-type drift layer 2 reaches the deepest n-type buffer layer 5 first. At this time, when the first width W1 is larger than the second width W2, the carrier concentration distribution of the deepest n-type buffer layer 5 becomes gentle on the anode side.
  • the spread of the depletion layer in this region becomes gentle, and the increase in voltage change rate dV / dt also decreases.
  • the increase in voltage change rate dV / dt is steep, voltage oscillation occurs, but since the increase in voltage change rate dV / dt is small, voltage oscillation can be suppressed.
  • the first width W1 is narrower than the second width W2
  • the spread of the depletion layer is rapidly stopped at the position 5a of the carrier peak concentration of the n-type buffer layer 5 where the depletion layer is deepest. It becomes easy to occur.
  • FIG. 16 is a characteristic diagram schematically showing the carrier concentration distribution with respect to the distance from the back surface.
  • the scale of the vertical axis is the common logarithm.
  • an n-type buffer layer A for example, n-type buffer layer 5 having a certain depth
  • an n-type buffer layer B for example, n-type buffer layer 6 adjacent to the back side of the substrate than n-type buffer layer A )
  • the distance between the position (peak position) X A and X B at which the carrier concentration of each of the n-type buffer layer A and the n-type buffer layer B becomes maximum is taken as LAB .
  • the length (length in the depth direction) is considered a region M is aL AB.
  • a is a dimensionless coefficient which is a value greater than 0 and less than 1 and is in the range of 0.3 or more and 0.7 or less. That is, the length aL AB region M is any value within the distance L 70% or less in the range 30% or more of the AB between X A and X B.
  • region M is a region including a position where the carrier concentration is minimum between X A and X B.
  • the position where the carrier concentration is minimum may be the center of the region M, or may be offset from the center.
  • the definition of “flat (the impurity concentration is uniform in the depth direction)” is set as follows.
  • Distribution of the carrier concentration in the region M is the average carrier concentration N ⁇ 20% of the range of mean area M, that is, if 1.2 N mean the range in 0.8N mean above, n-type buffer layer A and the n-type
  • the carrier concentration with the buffer layer B is “flat (impurity concentration in the depth direction is uniform)”.
  • the average carrier concentration N mean area M, in a range of area M, by integrating the carrier concentration in the depth direction to calculate the integral density is a value obtained by dividing the length aL AB region M.
  • the carrier concentration in region M is all within ⁇ 20% of the average carrier concentration N mean of region M, and in region M, the carrier concentration is minimal between X A and X B. It only needs to include the position where In the case of FIG. 16A, the carrier concentration between the n-type buffer layer A and the n-type buffer layer B is flat.
  • the region M includes the position where the carrier concentration is minimum, the minimum carrier concentration and the carrier concentration at both ends of the region M are the average of the region M. The range of ⁇ 20% of the carrier concentration N mean is exceeded. For this reason, in the example of FIG. 16B, the carrier concentration between the n-type buffer layer A and the n-type buffer layer B is not flat.
  • Carrier storage regions 15 and 16 are regions where stored carriers are stored when the diode conducts.
  • the doping concentration of the carrier accumulation regions 15 and 16 is preferably flat as in the doping concentration distribution of the n-type silicon substrate 1. Further, the carrier concentration of the carrier accumulation regions 15 and 16 is lower than the carrier peak concentration of the n-type buffer layers 5, 6 and 7 and is, for example, about 1 to 5 times the carrier concentration of the n-type silicon substrate 1. Do. By setting the carrier concentration of the carrier accumulation regions 15 and 16 in this range, the remaining amount of accumulated carriers can be increased.
  • the carrier concentration of the carrier storage regions 15 and 16 is less than one time and more than five times the carrier concentration of the n-type silicon substrate 1, the following problem occurs, which is not preferable. If the carrier concentration of the carrier storage regions 15 and 16 is less than 1 time of the carrier concentration of the n-type silicon substrate 1, the carrier concentration of the carrier storage regions 15 and 16 is not flat and the crystal defects are not sufficiently recovered. means. Therefore, when a reverse bias is applied, if the depletion layer extending from the pn junction between the p-type anode layer 3 and the n-type drift layer 2 reaches the carrier storage regions 15 and 16, the residual defects in the carrier storage regions 15 and 16 are carriers. And the leakage current increases. In addition, at the time of conduction and reverse recovery, residual defects in the carrier storage regions 15 and 16 become recombination centers to promote carrier reduction and depletion.
  • the carrier concentration of the carrier storage regions 15 and 16 is more than five times the carrier concentration of the n-type silicon substrate 1, the net doping concentration by the donor is too high, and the neutral condition is satisfied by electrons and donor ions. And the holes are significantly reduced. As a result, the depletion of holes accelerates, and the voltage and current oscillate during reverse recovery, generating radiation noise.
  • the carrier concentration of the carrier accumulation regions 15 and 16 sandwiched between the n-type buffer layers 5, 6 and 7 adjacent in the depth direction be higher toward the n-type cathode layer 4 side.
  • an n-type buffer layer (hereinafter, referred to as an n-type buffer layer having an intermediate depth) 6 disposed at an intermediate position between the n-type buffer layer 5 and the n-type buffer layer 7 and the shallowest n-type buffer layer
  • the carrier concentration of the carrier storage region 16 sandwiched between 7 and 7 is higher than the carrier concentration of the carrier storage region 15 sandwiched between the deepest n-type buffer layer 5 and the intermediate depth n-type buffer layer 6 (carrier concentration Carrier concentration of storage region 16> carrier concentration of carrier storage region 15).
  • the extension of the depletion layer extending from the pn junction between the p-type anode layer 3 and the n-type drift layer 2 is gently suppressed toward the cathode side, and the depletion of holes is prevented. This slows down and suppresses voltage and current oscillations during reverse recovery. This can suppress the generation of radiation noise.
  • the carrier concentration of the carrier accumulation regions 15 and 16 sandwiched between the n-type buffer layers 5, 6 and 7 higher than that of the n-type silicon substrate 1, between the p-type anode layer 3 and the n-type drift layer 2 Of the depletion layer spreading from the pn junction of As a result, even if the thickness of the n-type silicon substrate 1 is reduced, the withstand voltage can be secured, and the generation loss can be reduced. Further, the fact that the carrier concentration of the carrier storage regions 15, 16 sandwiched between the n-type buffer layers 5, 6, 7 is higher than that of the n-type silicon substrate 1 means that crystal defects in the carrier storage regions 15, 16 are good. It is proof that it is recovering, and leakage current can be reduced.
  • the average donor concentration may be, for example, the average concentration N mean in the region M including the position of the minimum carrier concentration inside the carrier accumulation regions 15 and 16 as described above.
  • FIG. 3 is a characteristic diagram showing the relationship between the donor concentration and the oscillation voltage threshold value V RRO .
  • FIG. 13 is a schematic view showing the definition of the reverse recovery waveform of the diode and the oscillation voltage threshold value V RRO .
  • the definition of the oscillation voltage threshold V RRO is as follows. As shown in FIG.
  • the forward current I F is fixed to a predetermined value in the chopper circuit of the inductance load, and the diode is reversely recovered under the floating inductance Ls of the circuit and the power supply voltage V CC. .
  • the repeated reverse recovery while gradually increasing the power supply voltage V CC becomes higher than a certain value the power supply voltage V CC voltage and current waveforms of the diode oscillates.
  • the value of the power supply voltage V CC when this reverse recovery waveform just oscillates is defined as an oscillation voltage threshold V RRO . Since the oscillation phenomenon at the time of reverse recovery of the diode is the main cause of the radiation noise, it is necessary to suppress the oscillation as much as possible. In order to suppress oscillation during reverse recovery, it is preferable that the oscillation voltage threshold V RRO be as high as possible.
  • the donor concentration (electron concentration) is too high than the carrier concentration (electron concentration) of n-type silicon substrate 1, electrons (negative charge) which are majority carriers of n-type silicon substrate 1 and n-type silicon substrate 1
  • the stuck donor ion (positive charge) maintains neutrality.
  • the amount of positively charged minority carrier holes is reduced (the number of donor ions is large).
  • the carrier concentration of the carrier storage regions 15 and 16 sandwiched between the plurality of n-type buffer layers 5, 6 and 7 is about 1 to 5 times the carrier concentration of the n-type silicon substrate 1. Is good.
  • the range Rp from the back surface 1 a of proton that is, from the back surface of the n-type silicon substrate 1 to the position 5 a of the carrier peak concentration of the deepest n-type buffer layer 5 Will be described.
  • the deepest n-type buffer layer 5 from the back surface of the substrate is the n-type buffer layer closest to the p-type anode layer 3 side.
  • n-type drift layer 2 When reverse recovery is performed, a plurality of space charge regions (depletion layers in a broad sense) spreading n-type drift layer 2 toward n-type cathode layer 4 from the pn junction between p-type anode layer 3 and n-type drift layer 2 Of the n-type buffer layers 5, 6, and 7, the deepest n-type buffer layer 5 is reached first.
  • the position of the deepest n-type buffer layer 5 is important to suppress reverse recovery oscillation.
  • FIG. 9 is a characteristic diagram showing the net doping concentration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 9 schematically shows the net doping concentration distribution of the cross section of the substrate in the depth direction from the p-type anode layer 3 to the n-type cathode layer 4 of the PiN diode 100.
  • the interface between the p-type anode layer 3 and the anode electrode 8 (not shown) as the front surface of the n-type silicon substrate 1 as the origin, the final process of the n-type silicon substrate 1 (after the manufacturing process is completed
  • the thickness is simply referred to as the substrate thickness and is referred to as W 0 .
  • the doping concentration of the n-type drift layer 2 is the doping concentration of the n-type silicon substrate 1.
  • the diffusion depth of a pn junction (hereinafter, simply referred to as a pn junction) 23 between the p-type anode layer 3 and the n-type drift layer 2 is xj.
  • the deepest n-type buffer layer 5 is the n-type buffer layer closest to the p-type anode layer 3, and the position of the maximum concentration of the deepest n-type buffer layer 5 from the pn junction 23 (peak position 5 a)
  • Z be the distance to
  • the back surface of the n-type silicon substrate 1 is an interface between the n-type cathode layer 4 and the cathode electrode 9 (not shown), and the position 5a of the carrier peak concentration of the deepest n-type buffer layer 5 viewed from the back surface of this substrate.
  • Y be the depth up to the depth (hereinafter, the distance from the back surface of the substrate to the peak position of the deepest n-type buffer layer 5).
  • the distance Y from the rear surface of the substrate to the deepest peak position of the n-type buffer layer 5 is the range Rp when protons are injected from the rear surface of the substrate.
  • the preferable range of the distance Y from the back surface of the substrate to the deepest peak position of the n-type buffer layer 5 is preferably in the range of values such that the oscillation voltage threshold V RRO is sufficiently high.
  • ⁇ is a dimensionless coefficient.
  • FIG. 10 is a characteristic diagram showing the relationship between the coefficient ⁇ and the normalized oscillation voltage threshold value V RRO .
  • FIG. 10 shows the ⁇ dependency of the oscillation voltage threshold V RRO .
  • the forward current density J F was 10 A / cm 2
  • the stray inductance Ls of the circuit was 200 nH.
  • the rated voltage V rate is 1200 V
  • the rated current density J rate is 200 A / cm 2 . That is, the forward current density J F is 1/20 of the rated current density J rate .
  • the substrate thickness W 0 is 120 ⁇ m.
  • the distance Z from the pn junction 23 to the peak position of the deepest n-type buffer layer 5 is 40% or more and 80% or less of the substrate thickness W 0 .
  • the distance Y from the back surface of the substrate to the deepest peak position of the n-type buffer layer 5 can be 0.2W 0 ⁇ xj or more and 0.6W 0 ⁇ xj or less.
  • the oscillation voltage threshold V RRO can be set to a value sufficiently close to the rated voltage. Furthermore, if the coefficient ⁇ is 0.45 or more and 0.7 or less, more preferably 0.5 or more and 0.6 or less, the oscillation voltage threshold V RRO can be set to the highest and stably high value.
  • the range of these coefficients ⁇ is preferable is as follows.
  • a voltage around 1/2 of the rated voltage is taken as the power supply voltage V CC .
  • the reverse recovery current is also maximum.
  • n-type drift from the pn junction 23 of the diode The width x 0 of the space charge region extending inside layer 2 will typically be around 50% of the substrate thickness W 0 .
  • the maximum value of the reverse recovery current is approximately the same as the rated current density J rate , although it depends on the circuit conditions.
  • the velocity is the carrier saturation velocity v sat (about 8 ⁇ 10 6 cm / s)
  • the hole concentration p is in the space charge region. Is approximately constant.
  • the magnitude of the average electric field strength in the space charge region is, for example, about 1.5 ⁇ 10 5 V / cm
  • Em the dielectric constant of the semiconductor (here, silicon), ⁇ S (11.9 ⁇ ⁇ 0 for silicon, ⁇ 0 is the vacuum dielectric)
  • Em / x 0 (q / ⁇ S ) (p + Nd), assuming a rate of 8.85 ⁇ 10 ⁇ 14 F / cm.
  • Nd is the doping concentration of the n-type silicon substrate 1.
  • this x 0 can be said to be the approximate width of the space charge region during reverse recovery when the rated voltage and rated current density J rate are determined.
  • the x 0, in the first embodiment of the present invention will be referred to as a distance index x 0.
  • the extent of the space charge region it is effective to suppress per this distance index x 0.
  • the voltage Vak between both electrodes of the diode can be reduced further when reaching the power supply voltage V CC , the accumulated carriers (electrons and holes exist at approximately equal concentrations) which decrease in the later reverse recovery process , The carrier of the electrically neutral region can be suppressed.
  • the width of the space charge region at the time of reverse recovery is about 50% of the substrate thickness W 0 around the distance index x 0 . Therefore, the distance Z from the pn junction 23 to the deepest peak position of the n-type buffer layer 5 is in the range of 0.4 W 0 or more and 0.8 W 0 or less including 0.5 W 0 which is a half value of the substrate thickness W 0
  • the innermost, that is, the deepest peak position of the n-type buffer layer 5 is located near the center in the substrate depth direction or slightly on the cathode side from the center.
  • the distance Y from the back surface of the substrate to the peak position of the deepest n-type buffer layer 5 can be set to (0.2W 0 -xj) or more and (0.6W 0 -xj) or less, and the oscillation phenomenon is strongly suppressed. be able to.
  • distance index x also described how it is sufficient to distance Y how much the range to peak position from the back surface of the deepest n-type buffer layer 5 from the substrate back surface.
  • the distance Y from the back surface of the substrate to the deepest peak position of the n-type buffer layer 5 strongly influences the electrical characteristics of the diode, particularly the switching characteristics such as reverse recovery.
  • FIG. 11 is a characteristic diagram showing the relationship between the coefficient ⁇ and the normalized oscillation voltage threshold V RRO for the diode with a rated voltage of 1200 V in the first embodiment.
  • Figure 11 shows the ⁇ dependence of the oscillation voltage threshold V RRO (i.e., dependence of the peak position of the deepest n-type buffer layer 5 from the substrate back surface with respect to the distance index x 0).
  • the vertical axis in FIG. 11 is a value obtained by normalizing the oscillation voltage threshold V RRO with the rated voltage V rate .
  • the coefficient ⁇ is in the range of 0.6 to 1.4
  • the distance Y from the rear surface of the substrate to the deepest position of the deepest n-type buffer layer 5 is 31.8 ⁇ m to 80.5 ⁇ m.
  • the distance Y from the back surface of the substrate to the deepest peak position of the n-type buffer layer 5 is 44.0 ⁇ m or more and 74.4 ⁇ m or less.
  • the oscillation voltage threshold V RRO can reach 80% or more of the rated voltage V rate in the range of the distance Y to the peak position of the n-type buffer layer 5.
  • the coefficient ⁇ is 0.8 or more and 1.0 or less, the distance Y from the back surface of the substrate to the deepest peak position of the n-type buffer layer 5 is 56.2 ⁇ m or more and 68.3 ⁇ m or less.
  • the oscillation voltage threshold value V RRO can be stably set to a high value in the range of the distance Y to the peak position of the n-type buffer layer 5.
  • FIG. 11 also shows the relationship between the coefficient ⁇ and the normalized oscillation voltage threshold value V RRO even when the rated voltage is 600 V and 3300 V. Even in the case where the rated voltage is 600 V and 3300 V, the oscillation voltage threshold value V RRO can be stably set to a high value within the range of the factor ⁇ similar to the rated voltage of 1200 V.
  • the distance Y of the peak position of the deepest n-type buffer layer 5 from the back surface of the substrate is the ratio of the distance Z from the pn junction 23 to the peak position of the deepest n-type buffer layer 5 with respect to the substrate thickness W 0
  • the oscillation is made to be either that a certain coefficient ⁇ or a coefficient ⁇ which is a ratio of the distance Z from the pn junction 23 to the deepest position of the deepest n-type buffer layer 5 with respect to the distance index x 0 is within a predetermined range.
  • the suppression effect can be increased.
  • the coefficients ⁇ and ⁇ appear to be equivalent to the oscillation voltage threshold V RRO , but they are not so and independent of each other.
  • This distance dependence of the oscillation voltage threshold V RRO for the coefficient of the index x 0 beta is other is smaller than the dependence of the oscillation voltage threshold V RRO for the coefficients alpha, distance index x 0 is relatively p-type This is to move to the position of the anode layer 3.
  • the relationship between the coefficient ⁇ and the coefficient ⁇ and the oscillation voltage threshold value V RRO slightly changes not only with respect to the substrate thickness but also with respect to the forward current density J F when starting reverse recovery and the floating inductance Ls of the circuit.
  • the oscillation voltage threshold V RRO can be made sufficiently high over a wide range of the forward current density J F and the stray inductance Ls of the circuit, respectively. Can be reduced.
  • FIG. 15 shows the distance index x 0, when multiplied by the coefficient ⁇ with respect to the distance index x 0, the distance Y from the substrate rear surface to the peak position of the deepest n-type buffer layer 5, the values in different rated voltage .
  • FIG. 15 is a chart showing the distance Y from the rear surface of the substrate to the deepest position of the deepest n-type buffer layer 5 for each rated voltage.
  • the oscillation voltage threshold value V RRO can be increased at any rated voltage because the coefficient ⁇ is in the above-mentioned numerical range. If the coefficient ⁇ is 0.6 or more and 1.4 or less, a sufficiently high oscillation voltage threshold V RRO can be maintained. Furthermore, if the coefficient ⁇ is 0.7 or more and 1.2 or less, more preferably 0.8 or more and 1.0 or less, the oscillation voltage threshold V RRO is stable and sufficiently close to the rated voltage V rate at any rated voltage. Can be maintained.
  • the present invention is not limited to three, and two n-type buffer layers are formed. Or four or more n-type buffer layers may be formed.
  • the number of n-type buffer layers should be increased.
  • the distance Y to the layer 5 or the like may be in the above-mentioned preferred range.
  • the oscillation voltage threshold V RRO may be larger than the rated voltage V rate depending on the values of the coefficient ⁇ and the coefficient ⁇ , or the circuit conditions, etc. For example, it may be a value sufficiently close to the withstand voltage.
  • Comparative example The comparative example (dotted line) shown in FIG. 2 which performed the heat processing temperature after proton injection at 380 degreeC is demonstrated.
  • the ranges of proton implantation for forming three n-type buffer layers are respectively about 50 ⁇ m, about 25 ⁇ m, and about 10 ⁇ m from the back surface of the substrate.
  • the impurity concentration (carrier concentration) of the n-type silicon substrate 1 itself is lower than that of the first embodiment.
  • the proton implantation for forming the deepest n-type buffer layer has a wide width (thickness) in the vicinity of the range of about 50 ⁇ m from the back surface 1 a of the n-type silicon substrate 1 to inject with high acceleration energy. A large number of crystal defects occur, and the heat treatment at 380 ° C. does not sufficiently recover the crystal defects. Therefore, in the carrier concentration of the deepest n-type buffer layer, the n-type silicon before the peak position (between the deepest n-type buffer layer and the n-type buffer layer adjacent to the cathode side of the deepest n-type buffer layer) The carrier concentration of the substrate 1 is significantly reduced.
  • the first width W1 'on the anode side from the peak position of the deepest n-type buffer layer is narrower than the second width W2' on the cathode side from the peak position of the deepest n-type buffer layer. That is, in this comparative example, since the crystal defects are not sufficiently recovered, the leakage current becomes large. Furthermore, since the lifetime is shortened and the accumulated carriers are reduced, the depletion of holes is accelerated. When the space charge region reaches the deepest n-type buffer layer, the voltage change rate dV / dt sharply increases. As a result, since the spread of the space charge region is strongly suppressed, the voltage and current vibrate at the time of reverse recovery, which causes a problem of generating radiation noise.
  • the spread of the depletion layer can be suppressed, the withstand voltage can be ensured, the generation loss can be reduced, and the voltage / current oscillation during the switching operation can be suppressed. Further, according to the first embodiment, by recovering the crystal defects, it is possible to reduce the leakage current and to reduce the risk of thermal runaway that occurs at the time of high temperature operation.
  • FIG. 4 to 7 are cross-sectional views showing the semiconductor device according to the second embodiment of the present invention in the process of being manufactured.
  • the p-type anode layer 3 and the p-type layer 12 of the high voltage withstanding junction termination structure 11 are formed on the surface layer of one principal surface of the n-type silicon substrate 1 having a thickness of about 500 ⁇ m, for example. Form selectively.
  • the n-type silicon substrate 1 (the back surface 1b of the n-type silicon substrate 1) is ground and polished to reduce the thickness of the n-type silicon substrate 1 to about 120 ⁇ m.
  • the n-type silicon substrate 1 after proton implantation (G1, G2, G3) is set in the annealing furnace 18, and heat treatment is performed, for example, at a temperature of 420 ° C. for 3 hours.
  • heat treatment the crystal defects generated in the passage region of protons 22 are recovered, and the protons 22 introduced into the n-type silicon substrate 1 are converted into donors to obtain n-type buffer layers 5, 6, 7 shown in FIG. Form.
  • the n-type silicon substrate 1 is taken out of the annealing furnace 18, and the n-type cathode layer 4 is formed on the surface layer of the other surface (back surface 1 a) of the n-type silicon substrate 1.
  • the cathode electrode 9 is formed on the n-type cathode layer 4 to complete the PiN diode 100 shown in FIG. Since the heat treatment for forming the n-type cathode layer 4 is performed by, for example, laser annealing or the like, each n-type buffer layer 5, 6 formed at a deeper position than the back surface 1a of the n-type silicon substrate 1 than the n-type cathode layer 4 , 7 does not affect.
  • the n-type cathode layer 4 may be formed on the surface layer of the other surface (back surface 1 a) of the silicon substrate 1.
  • the peak position 5a of the carrier concentration of the deepest n-type buffer layer 5 is formed to a depth of 60 ⁇ m from the back surface 1a of the n-type silicon substrate 1. Further, the carrier concentration of the carrier accumulation regions 15 and 16 sandwiched between the n-type buffer layers 5, 6 and 7 is made higher and flat than the carrier concentration of the n-type silicon substrate 1. Furthermore, in the carrier concentration distribution of the n-type buffer layers 5, 6 and 7, the first width W 1 from the peak position 5 a of the carrier concentration of the deepest n-type buffer layer 5 to the anode side is the deepest n-type buffer layer 5. The width is made wider than the second width W2 from the peak position 5a of the carrier concentration to the cathode side.
  • the reason for this is that the acceleration energy of the proton injection G1 is increased to form the deepest n-type buffer layer 5, and the distribution of the proton injection amount spreads to the anode side and the cathode side across the peak position. Since crystal defects occur in the region where the protons 22 are present, crystal defects are also formed extending to the anode side from the peak position of the proton injection amount. The crystal defects formed on the anode side deeper than the peak position of this proton injection amount are recovered, and this region is also donorized. Therefore, in the carrier concentration distribution of the deepest n-type buffer layer 5, the first width W1 from the peak position 5a to the anode side is wider than the second width W2 from the peak position 5a to the cathode side.
  • carrier concentration distributions of n-type buffer layers 5, 6, 7 measured by the spread resistance measurement method (SR method) are shown in FIG. Shown in.
  • the heat treatment temperature is 420 ° C.
  • the carrier concentration of the carrier storage regions 15 and 16 sandwiched between the n-type buffer layers 5, 6 and 7 becomes higher than the carrier concentration of the n-type silicon substrate 1.
  • the first width W1 from the peak position 5a to the anode side is larger than the second width W2 from the peak position 5a to the cathode side.
  • the heat treatment temperature may be in the range of 400 ° C. to 500 ° C.
  • the heat treatment time may be in the range of 1 hour to 10 hours. More preferably, the heat treatment temperature is in the range of 420 ° C. or more and 450 ° C. or less, and the heat treatment time is 1 hour or more and 3 hours or less.
  • the present inventors log (Rp) about the relationship between the range Rp of protons in silicon (peak position 5a of deepest n-type buffer layer 5, unit is ⁇ m) and the acceleration energy E (eV) of protons.
  • x) and log (E) are y, it has been found that it is expressed by the following equation (4).
  • FIG. 14 is a characteristic diagram showing the relationship between the logarithm (log (Rp)) of the range Rp of protons and the logarithm (log (E)) of the acceleration energy E of protons in the proton injection according to Example 2 of the present invention. is there.
  • the horizontal axis of FIG. 14 is log (Rp), and shows Rp ( ⁇ m) corresponding to the lower parentheses of the axis value of log (Rp).
  • the vertical axis in FIG. 14 is log (E), and E corresponding to the parentheses on the left side of the axis value of log (E) is shown.
  • the acceleration energy E of the proton necessary with the distance Y as a range Rp.
  • SR method spread resistance measurement method
  • the deepest n-type buffer layer 5 corresponding to a preferable value (range) of the distance Y from the back surface of the substrate to the deepest position of the deepest n-type buffer layer 5 is formed at each rated voltage shown in FIG.
  • the acceleration energy E can be calculated using the above equation (4).
  • the acceleration energy E of the proton corresponding to this distance Y is 7.6 MeV, ie about 8.0 MeV.
  • the acceleration energy E of protons corresponding to the distance Y from the back surface of the substrate to the peak position of the deepest n-type buffer layer 5 is 1.1 MeV, that is, about 1.0 MeV. From the above, for example, the acceleration energy E of proton may be 1.0 MeV or more and 8.0 MeV or less.
  • the relationship with the actual range Rp ′ (peak position of the carrier concentration of the deepest n-type buffer layer 5) obtained by the spread resistance (SR) measurement method or the like may be considered as follows. That is, if the actual acceleration energy E 'is in the range of about E ⁇ 5% with respect to the calculated acceleration energy E, the actual range Rp' is also within the range of about ⁇ 5% of the calculated range Rp , Measurement error range. Therefore, the influence of the variation from the calculated range Rp of the actual range Rp 'on the characteristics is sufficiently reduced.
  • the actual acceleration energy E ' is in the range of ⁇ 5% of the calculated acceleration energy E, it can be determined that the actual range Rp' is substantially the set range Rp.
  • the actual acceleration energy E 'and the actual range Rp' There is no difference at all, considering that the above equation (4) represented by Rp and the acceleration energy E calculated is approximately followed.
  • the acceleration energy E is preferably as follows.
  • the acceleration energy E of proton injection for forming the deepest n-type buffer layer 5 is 1.1 MeV or more and 1.8 MeV or less, preferably 1.2 MeV or more and 1.7 MeV or less, More preferably, it is 1.4 MeV or more and 1.6 MeV.
  • the acceleration energy E of proton injection for forming the deepest n-type buffer layer 5 is 1.6 MeV to 2.8 MeV, preferably 1.9 MeV to 2.6 MeV, More preferably, they are 2.2 MeV or more and 2.5 MeV or less.
  • the acceleration energy E of proton injection for forming the deepest n-type buffer layer 5 is 1.9 MeV or more and 3.4 MeV or less, preferably 2.4 MeV or more and 3.3 MeV or less, More preferably, they are 2.8 MeV or more and 3.1 MeV or less.
  • the acceleration energy E of proton implantation for forming the deepest n-type buffer layer 5 is 3.0 MeV to 5.1 MeV, preferably 3.6 MeV to 4.8 MeV, More preferably, they are 4.1 MeV or more and 4.6 MeV or less.
  • the acceleration energy E of proton injection for forming the deepest n-type buffer layer 5 is 3.7 MeV or more and 6.1 MeV or less, preferably 4.4 MeV or more and 5.8 MeV or less, More preferably, they are 5.0 MeV or more and 5.6 MeV or less.
  • the acceleration energy E of proton implantation for forming the deepest n-type buffer layer 5 is 4.7 MeV or more and 7.6 MeV or less, preferably 5.5 MeV or more and 7.3 MeV or less, More preferably, they are 6.2 MeV or more and 6.9 MeV or less.
  • the acceleration energy E may be set from the desired range Rp in the same manner as described above even in the case of rated voltages other than the above, such as 400 V, 1400 V, 2500 V. .
  • Example 2 although proton injection was performed 3 times, the number of times of proton injection can be set arbitrarily.
  • FIG. 12 is an explanatory view showing the configuration of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 12A is a cross-sectional view of main parts of the semiconductor device according to the third embodiment.
  • FIG. 12 (b) is a net doping concentration distribution at a cutting line AA 'in FIG. 12 (a).
  • n - -type n of semiconductor substrate - -type drift layer 2 is provided, n - -type surface layer of the semiconductor substrate on the front face n - than type drift layer 2 having a high impurity concentration
  • a p-type base layer 33 is provided inside the p-type base layer 33. Inside the p-type base layer 33, an n + -type emitter layer 34 having an impurity concentration higher than that of the p-type base layer 33 is provided.
  • a gate electrode 42 is formed on three layers of n + -type emitter layer 34, p-type base layer 33 and n -- type drift layer 2 so as to face each other with gate insulating film 43 interposed therebetween.
  • a gate (metal-oxide-semiconductor insulated gate) structure is provided.
  • a well-known planar gate type MOS gate structure may be provided instead of the trench gate type MOS gate structure.
  • Emitter electrode 31 is formed on the front surface of the n ⁇ -type semiconductor substrate so as to be in contact with n + -type emitter layer 34 and p-type base layer 33. The emitter electrode 31 is electrically insulated from the gate electrode 42 by the interlayer insulating film 41.
  • a p-type collector layer 39 and an n-type field stop layer 38 are formed on the back surface side of the n -- type semiconductor substrate.
  • the n-type field stop layer 38 is provided in contact with the p-type collector layer 39 at a position deeper than the p-type collector layer 39 from the back surface of the substrate.
  • the n-type field stop layer 38 mainly has a function of suppressing holes flowing from the p-type collector layer 39 in an off state and suppressing a leakage current.
  • a collector electrode 32 is in contact with the p-type collector layer 39.
  • n-type buffer layers 35, 36, 37 formed at different depths from the back surface of the substrate by proton implantation and heat treatment are disposed inside the n - type drift layer 2 . Then, between the plurality of n-type buffer layers 35, 36, 37 and the n-type field stop layer 38 adjacent in the depth direction, carrier accumulation regions 45, 46, 47 having a lower impurity concentration than these layers. Is formed.
  • the n-type field stop layer 38 may be any n-type doping impurity, and may contain, for example, any of phosphorus (P), arsenic (As), or proton (hydrogen).
  • the distance from the interface between the p-type collector layer 39 and the collector electrode 32 at the position of the carrier peak concentration of the deepest n-type buffer layer 35 (the distance from the back surface of the substrate to the peak position of the deepest n-type buffer layer 35) Y
  • it is formed in the same manner as in Example 1.
  • the direction of the current in the on state is from the p-type collector layer 39 toward the n + -type emitter layer 34.
  • the direction in which the space charge region spreads when turning off the on current is the pn junction between the p-type base layer 33 near the front surface of the substrate and the n-type drift layer 2 to the p-type collector layer on the back surface of the substrate. It is heading to 39. Also, the direction of holes passing through the space charge region at the time of turn-off is from the back surface of the substrate to the front surface. Thus, these two points are similar to the space charge region of the diode and the operation of holes. Therefore, turn-off oscillation may also occur due to the same physical cause as the reverse recovery oscillation that occurs in the first embodiment. On the other hand, it is preferable that the distance Y from the back surface of the substrate to the deepest peak position of the n-type buffer layer 35 be formed as in the first embodiment.
  • the depletion of holes at turn-off can be delayed, and the generation at turn-off occurs. It is also possible to suppress the vibration of the voltage and current that occur, and to suppress the generation of radiation noise.
  • the semiconductor device according to the present invention and the method for manufacturing the same are useful for a power semiconductor device used for a power conversion device such as an inverter or a power supply device such as various industrial machines.
  • n-type silicon substrate 1 a back surface of n-type silicon substrate 2 n-type drift layer 3 p-type anode layer 4 n-type cathode layer 5, 35 Of the plurality of n-type buffer layers, the deepest position from the back surface of the n-type silicon substrate Among the plurality of n-type buffer layers 5a disposed, the position of the carrier peak concentration of the n-type buffer layer 5 disposed at the deepest position from the back surface of the n-type silicon substrate 6, 36 the plurality of n-type buffers Of the layers, an n-type buffer layer 6a disposed at an intermediate position of another n-type buffer layer 6a An n-type buffer layer disposed at an intermediate position of another n-type buffer layer Positions of carrier peak concentration of 6 7, 37 n-type buffer layers 7a disposed at the shallowest position from the back surface of the n-type silicon substrate among a plurality of n-type buffer layers Position of the carrier peak concentration of the n-type buffer layer 7 disposed

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Description

半導体装置およびその製造方法
　この発明は、プロトン注入により形成したバッファ層を有するＰｉＮ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードおよびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などの半導体装置およびその製造方法に関する。
　電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖあるいはそれ以上の耐圧を有するダイオードやＩＧＢＴ等がある。これらの素子はコンバータやインバータ等の電力変換装置に用いられており、低損失、低ノイズ、高破壊耐量、そして低コストであることが求められている。
　図８は、一般的なｎ型バッファ層５５を有するＰｉＮダイオード５００の要部を示す断面図である。図８に示すように、ＰｉＮダイオード５００は、ｎ型シリコン基板５１の一部であるｎ型ドリフト層５２を備え、ｎ型シリコン基板５１の第１主面にｐ型アノード層５３となるｐ型層が形成され、第１主面と対向する第２主面にはｎ型カソード層５４とｎ型バッファ層５５となるｎ型層が形成されている。そして、ｎ型シリコン基板５１の第１主面には、ｐ型アノード層５３を取り囲むように高耐圧接合終端構造６１となるｐ型層６２（ｐ型ガードリング層）が形成されている。なお、図８中の符号５８はアノード電極、５９はカソード電極、６３は終端電極、６４は絶縁膜である。
　ｎ型カソード層５４には、空乏層がリーチスルー（カソード電極５９に空乏層が達すること）することを防止するために必要なキャリア濃度および拡散深さが要求される。ｎ型ドリフト層５２の内部には、空乏層の広がりを抑制するために、例えばｎ型ドリフト層５２よりも高不純物濃度のｎ型バッファ層５５が形成される。ｎ型シリコン基板５１の第２主面からｎ型カソード層５４よりも深い位置にｎ型カソード層５４に接してｎ型バッファ層５５を形成する方法として、ｎ型バッファ層５５を形成するためのイオン注入のドーパントに拡散係数の大きなセレン（Ｓｅ）原子などを用いる方法が提案されている。また、ｎ型バッファ層５５を形成する別の方法として、比較的低い加速電圧で、深い飛程が得られる水素（Ｈ）イオン（プロトン）の注入により水素関連ドナーを形成する方法が知られている。
　つぎに、この水素関連ドナーについて説明する。酸素（Ｏ）原子が含まれるｎ型シリコン基板５１（例えばＦＺ（Ｆｌｏａｔ　Ｚｏｎｅ）法により形成されたバルク基板（ウェハ））にプロトンを注入することにより、注入によって生じた空孔（Ｖ）欠陥に水素（Ｈ）原子と酸素（Ｏ）原子とが結合して複合欠陥となり、ＶＯＨ（Ｖａｃａｎｃｙ－Ｏｘｉｄｅ－Ｈｙｄｒｏｇｅｎ）欠陥が生じる。このＶＯＨ欠陥が電子を供給するドナー（水素関連ドナー）となる。さらにプロトンを注入した後に熱処理することで、ＶＯＨ欠陥密度が増加してドナー濃度も増加し、ｎ型ドリフト層５２よりも高不純物濃度のｎ型バッファ層５５が形成される。
　ＶＯＨ欠陥のドナー濃度を高めるための活性化プロセスは３８０℃程度の低温アニール（熱処理）で実現することができる。そのため、厚さを薄くする（薄厚化）前の厚いウェハに高温プロセスで形成されるおもて面構造を予め形成し、その後、ウェハを裏面から研削して製品厚さまで薄くした後で、低温アニールで裏面構造を形成することができる。裏面構造を形成するためのアニールを低温アニールとすることにより、製品厚さの薄い薄型ダイオードや薄型ＩＧＢＴの製造工程において、薄厚化前の厚いウェハに予めおもて面構造を構成するおもて面電極やパッシベーション膜を形成することができる。これによって、ウェハの厚さを薄くした後の工程では裏面構造を構成する裏面電極の形成のみになる。そのため、ウェハを薄厚化した後の工程数を大幅に短縮することができる。
　また、ＰｉＮダイオード５００において、ｐ型アノード層５３とｎ型カソード層５４との間のｎ型シリコン基板５１の内部のｐアノード層５３寄りにｎバッファ層５５を形成して、カソード側にキャリア濃度の低い層を残す構成とする。この構成によって、少数キャリアである正孔の蓄積効果を高めることができる。その結果、ｎ型ドリフト層５２（ｎ型シリコン基板５１の、ｐ型アノード層５３とｎ型バッファ層５５との間の領域）が薄くても良好なソフトリカバリー特性を有するダイオードを形成することができる。
　このｎ型バッファ層５５は、プロトンを複数回にわたり飛程Ｒｐをずらしてｎ型シリコン基板５１に打ち込むことにより、等価的に深さ方向にブロードなキャリア濃度分布を有する厚さの厚いｎ型バッファ層にすることができる。下記特許文献１には、プロトン注入によって形成されるｎ型層のキャリア濃度（不純物濃度）について記載されている。しかし、プロトン注入による結晶欠陥を低減する方法については記載されていない。
　下記特許文献２には、プロトン注入による結晶欠陥を低減する方法として、３５０℃でアニール（熱処理）する方法が記載されている。下記特許文献３の図２には、ＩＧＢＴにおいて、プロトンを注入して形成したｎ型バッファ層について開示されている。また、プロトンが通過した領域においてプロトンのドナー化によって形成されたｎ型バッファ層のキャリア濃度が基板のキャリア濃度を下回らないことが記載されている。
　下記特許文献４の図３，４，５にも、同じくプロトンのドナー化によるｎ型バッファ層を有するサイリスタ、ＩＧＢＴ、ダイオードが記載されている。また、プロトン注入で形成された結晶欠陥を回復させプロトンのドナー化を行うために２００℃～５５０℃の温度での熱処理を行うことが記載されている。
　下記特許文献５の図２には、特許文献５の図４のダイオードまたは図５のＩＧＢＴに形成される、プロトンのドナー化による複数のｎ型バッファ層のキャリア濃度分布が記載されている。また、プロトンが通過した領域においてプロトンのドナー化によって形成されたｎ型バッファ層のキャリア濃度が基板のキャリア濃度を下回らないことが記載されている。
　下記特許文献６には、ｎ型バッファ層をｎ型ドリフト層の中央部に形成することで、ダイオードのソフトリカバリー特性が得られることが記載されている。
特再公表２０００－１６４０８号公報 特開２０００－７７３５０号公報 米国特許出願公開第２００６／２０５１２２号明細書 米国特許出願公開第２００６／２８６７５３号明細書 米国特許出願公開第２００６／８１９２３号明細書 特開２００３－１５２１９８号公報
　しかしながら、低電流や低温時のような蓄積キャリアが少ない場合には、電子濃度がドナー濃度に近づく。そのため、前記したように、ｎ型バッファ層５５をブロードなキャリア濃度分布にした場合でも、電子の負電荷とドナーの正電荷とで電荷中性条件（電子濃度＝ドナー濃度＋正孔濃度）が保たれるようになる。その結果、少数キャリアである正孔の濃度が著しく低下し、逆回復時に正孔の枯渇が早まり、大きなサージ電圧や振動を生じさせてしまう。
　また、半導体装置を高耐圧化する場合、大きなサージ電圧や振動を効果的に抑制するために、ｎ型バッファ層５５の深さは上記特許文献５の図２に示されている１５μｍよりも深くする必要がある。
　しかし、ｎ型バッファ層５５を深くするためにはプロトン注入の加速エネルギーを高めることが必要である。加速エネルギーを高めると、注入ダメージによって結晶内に欠陥が生じてしまう。この結晶欠陥がドナー化のための熱処理で回復しきれない場合には、残留した結晶欠陥は蓄積キャリアに対するライフタイムキラーとして作用し、少数キャリア（正孔）の濃度を低下させる。そうすると、ＰｉＮダイオード５００の逆回復時やＩＧＢＴのターンオフ時などのようなスイッチング動作時には、少数キャリアである正孔の枯渇が早まり、大きなサージ電圧や電圧・電流に振動を生じてしまう。この振動は放射ノイズとして外部へ放射されてＥＭＣ（Ｅｌｅｃｔｒｏ－Ｍａｇｎｅｔｉｃ　Ｃｏｍｐａｔｉｂｉｌｉｔｙ）障害などを発生させる。また、この結晶欠陥はＰｉＮダイオード５００やＩＧＢＴの漏れ電流を増大させる原因となる。
　この発明は、上述した従来技術による問題点を解消するため、プロトン注入で形成される１５μｍよりも深いｎ型バッファ層を有し、漏れ電流や発生損失が小さく、かつスイッチング動作時の電圧・電流の発振を抑制することができる高耐圧の半導体装置およびその製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。ｎ型半導体基板の内部に、ｎ型ドリフト層が設けられている。前記ｎ型半導体基板の第１の主面の表面層には、前記ｎ型ドリフト層に接してｐ型層が設けられている。前記ｎ型半導体基板の第２の主面側には、前記ｎ型ドリフト層に接してｎ型層が設けられている。前記ｎ型層は、前記ｎ型半導体基板に導入された水素がドナー化されてなる、前記ｎ型半導体基板の第２の主面からの深さが異なる複数のｎ型バッファ層で構成されている。複数の前記ｎ型バッファ層のうち、前記ｐ型層に最も近い位置に配置された最近接バッファ層のキャリアピーク濃度の位置は、前記ｎ型半導体基板の第２の主面から１５μｍの位置よりも深い。そして、深さ方向に隣り合う前記ｎ型バッファ層間に挟まれた領域のキャリア濃度は、前記ｎ型バッファ層のキャリアピーク濃度よりも低く、かつ前記ｎ型半導体基板のキャリア濃度以上であること特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型バッファ層、深さ方向に隣り合う前記ｎ型バッファ層間に挟まれた領域、および前記ｎ型半導体基板のキャリア濃度は、広がり抵抗から算出される値であるとよい。
　また、この発明にかかる半導体装置は、上述した発明において、深さ方向に隣り合う前記ｎ型バッファ層間に挟まれた領域のキャリア濃度は、前記ｎ型半導体基板のキャリア濃度の１倍以上５倍以下であるとよい。
　また、この発明にかかる半導体装置は、上述した発明において、深さ方向に隣り合う前記ｎ型バッファ層間に挟まれた領域のキャリア濃度分布は、深さ方向にキャリア濃度がほぼ一定な平坦部を有するとよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型バッファ層のキャリア濃度分布において、キャリアピーク濃度の位置から前記ｐ型層側への幅は、キャリアピーク濃度の位置から前記ｎ型半導体基板の第２の主面側への幅より広いとよい。
　また、この発明にかかる半導体装置は、上述した発明において、深さ方向に隣り合う前記ｎ型バッファ層間に挟まれた領域のキャリア濃度は、前記ｐ型層側へ向かって小さくなるとよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型半導体基板の第１の主面から第２の主面までの厚さをＷ0とし、前記ｎ型半導体基板の第１の主面からの前記ｐ型層の深さをｘｊとし、前記ｐ型層と前記ｎ型ドリフト層との界面から前記最近接バッファ層までの距離をＺとし、前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さをＹとしたときに、前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さＹは、Ｙ＝Ｗ0－（Ｚ＋ｘｊ）であり、前記ｐ型層と前記ｎ型ドリフト層との界面から前記最近接バッファ層までの距離ＺをＺ＝αＷ0としたときの係数αは０．４以上０．８以下であるとよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記係数αは０．４５以上０．７以下であるとよい。また、この発明にかかる半導体装置は、上述した発明において、前記係数αは０．５以上０．６以下であるとよい。
　また、この発明にかかる半導体装置は、上述した発明において、シリコンの誘電率をεS、定格電圧をＶrate、定格電流密度をＪrate、電荷素量をｑ、キャリアの飽和速度をｖsat、前記ｎ型ドリフト層のドーピング濃度をＮｄ、前記ｎ型半導体基板の第１の主面からの前記ｐ型層の深さをｘｊ、前記ｐ型層と前記ｎ型ドリフト層との界面から前記最近接バッファ層までの距離をＺ、前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さをＹとし、距離指標ｘ0を、下記（１）式としたときに、前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さＹは、Ｙ＝Ｗ0－（Ｚ＋ｘｊ）であり、前記ｐ型層と前記ｎ型ドリフト層との界面から前記最近接バッファ層までの距離ＺをＺ＝βｘ0としたときの係数βは０．６以上１．４以下であるとよい。
Figure JPOXMLDOC01-appb-M000003
　また、この発明にかかる半導体装置は、上述した発明において、前記係数βは０．７以上１．２以下であるとよい。また、この発明にかかる半導体装置は、上述した発明において、前記係数βは０．８以上１．０以下であるとよい。
　また、この発明にかかる半導体装置は、上述した発明において、前記ｐ型層をｐ型アノード層とし、前記ｎ型層を前記ｎ型バッファ層およびｎ型カソード層とするｐｎダイオード、または、前記ｐ型層をｐ型ウェル層とし、ｐ型ウェル層の内部に選択的に設けられｎ型エミッタ層と、前記ｎ型層の、前記ｎ型ドリフト層側に対して反対側の表面層に設けられたｐ型コレクタ層と、を有する絶縁ゲート型バイポーラトランジスタであるとよい。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、ｎ型半導体基板の第１の主面の表面層に、ｐ型層および当該ｐ型層に接する主電極を形成する第１工程を行う。次に、前記ｎ型半導体基板の第２の主面から異なる加速エネルギーで複数回のプロトン注入を行う第２工程を行う。次に、前記プロトン注入により注入されたプロトンを熱処理によってドナー化し、前記ｎ型半導体基板の第２の主面からの深さが異なる複数のｎ型バッファ層を形成する第３工程を行う。そして、前記第２工程では、前記第３工程により形成される複数の前記ｎ型バッファ層のうち、前記ｐ型層に最も近い位置に形成される最近接バッファ層のキャリアピーク濃度の位置が前記ｎ型半導体基板の前記第２の主面から１５μｍの位置よりも離れるように、前記プロトン注入を行う。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは、１．０ＭｅＶ以上８ＭｅＶ以下であるとよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、シリコンの誘電率をεS、定格電圧をＶrate、定格電流密度をＪrate、電荷素量をｑ、キャリアの飽和速度をｖsat、前記ｎ型半導体基板からなるｎ型ドリフト層のドーピング濃度をＮｄ、前記ｎ型半導体基板の第１の主面からの前記ｐ型層の深さをｘｊ、前記ｐ型層とｎ型ドリフト層との界面から前記最近接バッファ層までの距離をＺ、前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さをＹとし、距離指標ｘ0を、下記（２）式としたときに、前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さＹは、Ｙ＝Ｗ0－（Ｚ＋ｘｊ）であり、前記ｐ型層とｎ型ドリフト層との界面から前記最近接バッファ層までの距離ＺをＺ＝βｘ0とし、前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーを、係数βの値に対応して設定するとよい。
Figure JPOXMLDOC01-appb-M000004
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、定格電圧は６００Ｖであり、前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは１．１ＭｅＶ以上１．８ＭｅＶ以下であるとよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、定格電圧は１２００Ｖであり、前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは１．６ＭｅＶ以上２．８ＭｅＶ以下であるとよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、定格電圧は１７００Ｖであり、前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは１．９ＭｅＶ以上３．４ＭｅＶ以下であるとよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、定格電圧は３３００Ｖであり、前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは３．０ＭｅＶ以上５．１ＭｅＶ以下であるとよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、定格電圧は４５００Ｖであり、前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは３．７ＭｅＶ以上６．１ＭｅＶ以下であるとよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、定格電圧は６５００Ｖであり、前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは４．７ＭｅＶ以上７．６ＭｅＶ以下であるとよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、４００℃以上５００℃以下の温度で、１時間以上１０時間以下の前記熱処理を行うとよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、４２０℃以上４５０℃以下の温度で、１時間以上３時間以下の前記熱処理を行うとよい。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーＥの常用対数値ｌｏｇ（Ｅ）をｙとし、前記最近接バッファ層を形成するための前記プロトン注入の、前記ｎ型半導体基板の第２の主面からの飛程Ｒｐの常用対数値ｌｏｇ（Ｒｐ）をｘとしたときに、ｙ＝－０．００４７ｘ4＋０．０５２８ｘ3－０．２２１１ｘ2＋０．９９２３ｘ＋５．０４７４を満たすとよい。
　本発明にかかる半導体装置およびその製造方法によれば、空乏層の広がりを抑制し、耐圧の確保と発生損失の低下を図り、スイッチング動作時の電圧・電流の振動を抑制することができるという効果を奏する。また、本発明にかかる半導体装置およびその製造方法によれば、結晶欠陥を回復させることで、漏れ電流を小さくすることができて、高温動作時に起こる熱暴走のリスクを低下させることができるという効果を奏する。
図１は、この発明の実施例１にかかる半導体装置の構成を示す断面図である。 図２は、図１（ａ）の切断線Ａ－Ａ’におけるキャリア濃度分布を示す特性図である。 図３は、ドナー濃度と発振電圧閾値ＶRROとの関係を示す特性図である。 図４は、この発明の実施例２にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、図４に続く、この発明の実施例２にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、図５に続く、この発明の実施例２にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、図６に続く、この発明の実施例２にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、一般的なｎ型バッファ層５５を有するＰｉＮダイオード５００の要部を示す断面図である。 図９は、この発明の実施例１にかかる半導体装置のネットドーピング濃度を示す特性図である。 図１０は、係数αと規格化された発振電圧閾値ＶRROとの関係を示す特性図である。 図１１は、実施例１の定格電圧が１２００Ｖのダイオードについて、係数βと規格化された発振電圧閾値ＶRROとの関係を示す特性図である。 図１２は、この発明の実施例３にかかる半導体装置の構成を示す説明図である。 図１３は、ダイオードの逆回復波形と発振電圧閾値ＶRROとの定義を示す模式図である。 図１４は、この発明の実施例２にかかるプロトン注入におけるプロトンの飛程Ｒｐの対数（ｌｏｇ（Ｒｐ））とプロトンの加速エネルギーＥの対数（ｌｏｇ（Ｅ））との関係を示す特性図である。 図１５は、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙについて定格電圧ごとに示す図表である。 図１６は、裏面からの距離に対するキャリア濃度分布を模式的に示す特性図である。
　以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。実施の形態を以下の実施例で示す。
（実施例１）
　実施例１にかかる半導体装置の構造について説明する。図１は、この発明の実施例１にかかる半導体装置の構成を示す断面図である。図１（ａ）は要部断面図であり、図１（ｂ）は図１（ａ）のＤ部拡大図である。図１（ｂ）には、各ｎ型バッファ層５，６，７の深さを示す。図１の実施例１にかかる半導体装置については、ＰｉＮダイオード１００を例に挙げた。ここで挙げたＰｉＮダイオード１００の耐圧は１２００Ｖクラスである。なお、下記のキャリア濃度は広がり抵抗（ＳＲ）から算出される値である。
　このＰｉＮダイオード１００は、１２０μｍ程度の厚さのｎ型シリコン基板１の第１の主面（おもて面）の表面層に配置されるｐ型アノード層３と、第２の主面（裏面）に配置されるｎ型カソード層４とを備える。ｎ型シリコン基板１の内部は、ｎ型カソード層４からｐ型アノード層３へ向かって異なる深さに配置される３つのｎ型バッファ層５，６，７が設けられている。ｎ型バッファ層５，６，７の不純物濃度は、ｎ型シリコン基板１の不純物濃度よりも高い。ｎ型シリコン基板１のおもて面には、ｐ型アノード層３に接続するアノード電極８が配置される。ｎ型シリコン基板１の裏面１ａには、ｎ型カソード層４に接続するカソード電極９が配置される。
　ｐ型アノード層３の、基板主面に水平な方向の外側に、ｐ型アノード層３が設けられた活性領域を取り囲んで高耐圧接合終端構造１１が配置される。高耐圧接合終端構造１１は、ｐ型アノード層３を囲む複数のリング状のｐ型層１２と、これらのｐ型層１２上に配置される終端電極１３と、ｐ型アノード層３と各々のｐ型層１２とを隔てる酸化膜などの絶縁膜１４と、で構成される。
　３つのｎ型バッファ層５，６，７の内、ｎ型シリコン基板１の裏面１ａから最も深い位置に配置されるｎ型バッファ層（以下、最も深いｎ型バッファ層とする）５は、ｐ型アノード層３とｎ型カソード層４との間の中央付近に形成されている。具体的には、最も深いｎ型バッファ層５のキャリアピーク濃度の位置５ａは、ｎ型カソード層４とカソード電極９との界面（ｎ型シリコン基板１の裏面１ａ）から深さＰ１にあり、この深さＰ１がｎ型カソード層４とカソード電極９との界面から６０μｍ程度である。
　また、アノード電極８およびカソード電極９は金属電極で形成される。ｎ型シリコン基板１の、ｐ型アノード層３と最も深いｎ型バッファ層５との間の領域がｎ型ドリフト層２となる。深さ方向に隣り合うｎ型バッファ層５，６，７の間に挟まれた領域は、後述するキャリア溜め込み領域１５，１６である。キャリア溜め込み領域１５，１６と、ｎ型シリコン基板１の裏面１ａから最も浅い深さに配置されるｎ型バッファ層（以下、最も浅いｎ型バッファ層とする）７とｎ型カソード層４とに挟まれた領域１７と、ｎ型カソード層４とを含めた全体の領域がｎ型層２０である。ｎ型層２０は、例えば、ｎ型シリコン基板１の裏面から異なる飛程で水素（Ｈ）イオン（プロトン）注入されたプロトンがドナー化されてなる（水素関連ドナー）領域である。
　つぎに、上述したＰｉＮダイオード１００のｎ型バッファ層５，６，７のキャリア濃度分布について説明する。図２は、図１（ａ）のＡ－Ａ’におけるキャリア濃度分布を示す特性図である。図２には、ｎ型シリコン基板１の内部に３つのｎ型バッファ層５，６，７を形成したＰｉＮダイオード１００のキャリア濃度分布を示す。図２において、横軸はｎ型シリコン基板１の裏面１ａからの深さであり、横軸の０はｎ型シリコン基板１の裏面１ａである。ｎ型カソード層４の拡散深さＴは１μｍ程度である（符号Ｔ，Ｅ１，Ｅ２，Ｅ３，Ｑ１，Ｑ２，Ｑ３については図１（ｂ）参照）。
　ｎ型シリコン基板１の内部に３つのｎ型バッファ層５，６，７を形成する製造条件は、例えば、次の通りである。プロトン注入量は、例えば１×１０13／ｃｍ2～２×１０13／ｃｍ2程度である。加速エネルギー（Ｅ１，Ｅ２，Ｅ３）はそれぞれ例えば２．３ＭｅＶ、１．５ＭｅＶおよび０．５ＭｅＶであり、それぞれの加速エネルギー（Ｅ１，Ｅ２，Ｅ３）に対応する飛程（Ｐ１，Ｐ２，Ｐ３）はそれぞれ６０μｍ、３０μｍおよび６μｍである。熱処理条件は、温度４２０℃、３時間である。なお、比較例として、熱処理温度を３８０℃にした場合についても点線で示した。比較例の熱処理温度以外の条件は、実施例１と同様である。
　ｎ型バッファ層５，６，７の各キャリアピーク濃度の位置（５ａ，６ａ，７ａ）で示した各ｎ型バッファ層５，６，７のｎ型シリコン基板１の裏面１ａ（図２の横軸０の位置）からの深さ（Ｑ１，Ｑ２，Ｑ３）は、それぞれ６０μｍ、２５μｍ、６μｍである。これは、プロトン注入の各飛程（Ｐ１，Ｐ２、Ｐ３）と一致する。プロトン注入の飛程とは、注入面（ｎ型シリコン基板１の裏面１ａ）からプロトン注入量がピークとなる位置（プロトン分布のピーク位置）までの距離である。プロトンは飛程を中心として前後（深さ方向にアノード側およびカソード側）に裾野を引くように広がり、飛程が長くなるほど裾野は広くなる。
　また、最も深いｎ型バッファ層５のキャリア濃度分布において、最も深いｎ型バッファ層５のキャリアピーク濃度の位置５ａよりアノード側への第１幅Ｗ１は、アノード側に対して反対側のカソード側（ｎ型シリコン基板１の裏面１ａ側）への第２幅Ｗ２より広くなる（比較例では逆になる）。ここで、最も深いｎ型バッファ層５の幅とは、最も深いｎ型バッファ層５のキャリアピーク濃度の半値半幅（ＨＷＨＭ）、またはキャリアピーク濃度の１／ｅ（ｅは自然対数の底、ネイピア定数のことで、約２．７１８２８）の幅であり、どちらでもよい。第１幅Ｗ１が第２幅Ｗ２よりも広くなる理由は、飛程の前方（アノード側）は後方（カソード側）よりもプロトンの注入によって生じるダメージとそれによる欠陥が少なく、飛程の後方（カソード側）は残留する欠陥が多く、キャリア濃度が低下するためと推測される。ｐ型アノード層３とｎ型ドリフト層２との間のｐｎ接合から広がる空乏層は、最も深いｎ型バッファ層５に最初に達する。このとき、第１幅Ｗ１が第２幅Ｗ２より大きいと、最も深いｎ型バッファ層５のキャリア濃度分布がアノード側で緩やかになる。そうすると、この領域での空乏層の広がりが緩やかになり、電圧変化率ｄＶ／ｄｔの増加も少なくなる。電圧変化率ｄＶ／ｄｔの増加が急峻な場合には電圧振動が発生するが、電圧変化率ｄＶ／ｄｔの増加が少ないため、電圧振動を抑制することができる。一方、第１幅Ｗ１が第２幅Ｗ２よりも狭い場合は、空乏層が最も深いｎ型バッファ層５のキャリアピーク濃度の位置５ａで、空乏層の広がりが急に止められるため、電圧振動が発生しやすくなる。
　また、深さ方向に隣り合うｎ型バッファ層５，６，７間に挟まれた領域（キャリア溜め込み領域）１５，１６のキャリア濃度分布は、平坦（深さ方向に不純物濃度を均一）にする。ここで、「平坦である（深さ方向に不純物濃度が均一である）」とは、具体的には以下のことが成り立つとよい。図１６は、裏面からの距離に対するキャリア濃度分布を模式的に示す特性図である。縦軸のスケールは常用対数である。図１６（ａ）において、ある深さのｎ型バッファ層Ａ（例えばｎ型バッファ層５）と、ｎ型バッファ層Ａより基板裏面側に隣り合うｎ型バッファ層Ｂ（例えばｎ型バッファ層６）があるとする。また、これらのｎ型バッファ層Ａおよびｎ型バッファ層Ｂのキャリア濃度がそれぞれ最大となる位置（ピーク位置）ＸAとＸBとの間の距離を、ＬABとする。次に、ＸAとＸBとの間で、長さ（深さ方向の長さ）がａＬABである領域Ｍを考える。ａは無次元の係数で、０より大きく１より小さい値であり、０．３以上０．７以下の範囲とする。すなわち、領域Ｍの長さａＬABは、ＸAとＸBとの間の距離ＬABの３０％以上７０％以下の範囲の中のいずれかの値である。図１６の例では、例えば係数ａは０．４（領域Ｍの長さａＬABがＸAとＸBとの間の距離ＬABの４０％の長さ）である。さらに、領域Ｍは、ＸAとＸBとの間で、キャリア濃度が最小となる位置を含む領域とする。例えば、キャリア濃度が最小となる位置が領域Ｍの中心となってもよいし、中心からずれていても良い。
　この領域Ｍを用いて、上述の「平坦である（深さ方向に不純物濃度が均一である）」の定義を、以下のようにする。領域Ｍにおけるキャリア濃度の分布が、領域Ｍの平均キャリア濃度Ｎmeanの±２０％の範囲、すなわち０．８Ｎmean以上で１．２Ｎmean以下の範囲であれば、ｎ型バッファ層Ａとｎ型バッファ層Ｂとの間のキャリア濃度は「平坦である（深さ方向に不純物濃度が均一である）」とする。領域Ｍの平均キャリア濃度Ｎmeanとは、領域Ｍの範囲で、キャリア濃度を深さ方向で積分して積分濃度を算出し、領域Ｍの長さａＬABで割った値である。すなわち、領域Ｍの中のキャリア濃度が、全て、領域Ｍの平均キャリア濃度Ｎmeanの±２０％の範囲内であって、なおかつ領域Ｍに、ＸAとＸBとの間でキャリア濃度が最小となる位置が含まれていればよい。図１６（ａ）の場合、ｎ型バッファ層Ａとｎ型バッファ層Ｂとの間のキャリア濃度は平坦である。一方、図１６（ｂ）の場合は、領域Ｍの中にキャリア濃度が最小となる位置が含まれているものの、最小キャリア濃度と、領域Ｍの両端の位置のキャリア濃度が、領域Ｍの平均キャリア濃度Ｎmeanの±２０％の範囲を超えている。このため、図１６（ｂ）の例では、ｎ型バッファ層Ａとｎ型バッファ層Ｂとの間のキャリア濃度は、平坦ではない。
　キャリア溜め込み領域１５，１６は、ダイオードが導通した時に蓄積キャリアが溜め込まれる領域である。このキャリア溜め込み領域１５，１６のドーピング濃度は、ｎ型シリコン基板１のドーピング濃度分布と同様に平坦であることが好ましい。また、キャリア溜め込み領域１５，１６のキャリア濃度は、ｎ型バッファ層５，６，７のキャリアピーク濃度より低く、かつｎ型シリコン基板１のキャリア濃度に比べて例えば１倍以上５倍以下程度にする。キャリア溜め込み領域１５，１６のキャリア濃度をこの範囲にすることで、蓄積キャリアの残存量を多くすることができる。
　一方、キャリア溜め込み領域１５，１６のキャリア濃度がｎ型シリコン基板１のキャリア濃度の１倍未満５倍超の場合、次の問題が生じるため、好ましくない。キャリア溜め込み領域１５，１６のキャリア濃度がｎ型シリコン基板１のキャリア濃度の１倍未満ということは、キャリア溜め込み領域１５，１６のキャリア濃度が平坦ではなく、結晶欠陥が十分回復していないことを意味する。そのため、逆バイアス印加時には、ｐ型アノード層３とｎ型ドリフト層２との間のｐｎ接合から広がる空乏層がキャリア溜め込み領域１５，１６に達すると、キャリア溜め込み領域１５，１６の残留欠陥がキャリアの発生中心となり、漏れ電流が増大する。また、導通時および逆回復時には、キャリア溜め込み領域１５，１６の残留欠陥が再結合中心となり、キャリアの減少と枯渇を助長する。
　また、キャリア溜め込み領域１５，１６のキャリア濃度がｎ型シリコン基板１のキャリア濃度の５倍超の場合は、ドナーによるネットドーピング濃度が高くなり過ぎて、電子とドナーイオンとで中性条件が満たされ正孔が大幅に減少する。その結果、正孔の枯渇が早くなり逆回復時に電圧・電流が振動し、放射ノイズを発生する。
　以上のことより、キャリア溜め込み領域１５，１６のキャリア濃度を、ｎ型シリコン基板１のキャリア濃度の１倍以上５倍以下程度とし、またキャリア濃度分布を平坦にすることで、正孔の枯渇を遅らせることができる。その結果、逆回復時に発生する電圧・電流の振動を抑制できて、放射ノイズの発生を抑制することができる。
　また、深さ方向に隣り合うｎ型バッファ層５，６，７間に挟まれたキャリア溜め込み領域１５，１６のキャリア濃度は、ｎ型カソード層４側に向かって高くなるようにすることが好ましい。すなわち、ｎ型バッファ層５とｎ型バッファ層７との中間の位置に配置されたｎ型バッファ層（以下、中間の深さのｎ型バッファ層とする）６と、最も浅いｎ型バッファ層７とに挟まれたキャリア溜め込み領域１６のキャリア濃度は、最も深いｎ型バッファ層５と中間の深さのｎ型バッファ層６とに挟まれたキャリア溜め込み領域１５のキャリア濃度よりも高い（キャリア溜め込み領域１６のキャリア濃度＞キャリア溜め込み領域１５のキャリア濃度）。このようなキャリア濃度分布にすることで、ｐ型アノード層３とｎ型ドリフト層２との間のｐｎ接合から広がる空乏層の伸びがカソード側に向かって緩やかに抑制され、正孔の枯渇が遅くなり、逆回復時の電圧・電流の振動が抑制される。これによって、放射ノイズの発生を抑えることができる。
　また、ｎ型バッファ層５，６，７に挟まれたキャリア溜め込み領域１５，１６のキャリア濃度をｎ型シリコン基板１より高くすることにより、ｐ型アノード層３とｎ型ドリフト層２との間のｐｎ接合から広がる空乏層の広がりが抑制される。これにより、ｎ型シリコン基板１の厚さを薄くしても耐圧を確保することができ、発生損失を低減することができる。また、ｎ型バッファ層５，６，７に挟まれたキャリア溜め込み領域１５，１６のキャリア濃度がｎ型シリコン基板１より高くなることは、このキャリア溜め込み領域１５，１６での結晶欠陥が良好に回復している証であり、漏れ電流を低減することができる。
　また、上述した構成のＰｉＮダイオード１００において、良好なソフトリカバリー特性が得られ、サージ電圧および放射ノイズを低減することができる。
　つぎに、キャリア溜め込み領域１５，１６の平均的なドナー濃度と発振電圧閾値ＶRROとの関係について説明する。平均的なドナー濃度とは、例えば前述のように、キャリア溜め込み領域１５，１６の内部の最小キャリア濃度となる位置を含む領域Ｍにおける平均濃度Ｎmeanであってもよい。図３は、ドナー濃度と発振電圧閾値ＶRROとの関係を示す特性図である。また、図１３は、ダイオードの逆回復波形と発振電圧閾値ＶRROとの定義を示す模式図である。発振電圧閾値ＶRROの定義は、以下の通りである。図１３に示すように、インダクタンス負荷のチョッパー回路で、順方向電流ＩFを所定の値に固定し、回路の浮遊インダクタンスＬｓ、電源電圧ＶCCのもとでダイオードを逆回復させる場合を想定する。このとき、電源電圧ＶCCを徐々に増加させながら逆回復を繰り返した場合、電源電圧ＶCCがある値よりも高くなるとダイオードの電圧および電流波形が発振する。この、逆回復波形がちょうど発振しだすときの電源電圧ＶCCの値を、発振電圧閾値ＶRROと定義する。ダイオードの逆回復時の発振現象は、放射ノイズの主な原因となるため、可能な限り発振を抑えることが必要である。逆回復時の発振を抑えるには、発振電圧閾値ＶRROが可能な限り高いことが好ましい。
　図３に示すように、プロトン注入で生成されるドナーの濃度（ドナー濃度）がｎ型シリコン基板１のキャリア濃度（電子濃度）より低い場合、結晶欠陥の回復が不十分である（結晶欠陥が多い）。そのため、前述のように再結合中心によってキャリアのライフタイムが短くなり、蓄積キャリアが減少して逆回復時のキャリアの枯渇が助長される。その結果、ダイオードの逆回復時に発振しやすくなり、発振電圧閾値ＶRROが低下する。この逆回復時の発振現象は、順方向電流ＩFが定格電流の１／１０よりも低い値のときに、特に生じやすくなる。
　一方、ドナー濃度（電子濃度）がｎ型シリコン基板１のキャリア濃度（電子濃度）より高くなり過ぎると、ｎ型シリコン基板１の多数キャリアである電子（負電荷）とｎ型シリコン基板１内に貼り付いたドナーイオン（正電荷）とにより中性が保たれるようになる。その結果、正電荷である少数キャリアの正孔の量が減少する（ドナーイオンが多い）。具体的には、ドナー濃度がｎ型シリコン基板１のキャリア濃度の５倍を超すと正孔の枯渇が早まり、発振電圧閾値ＶRROが低下し始める。そのため、複数のｎ型バッファ層５，６，７に挟まれたキャリア溜め込み領域１５，１６のキャリア濃度は、ｎ型シリコン基板１のキャリア濃度に対して、１倍以上５倍以下程度にするのがよい。
　さらに、最も深いｎ型バッファ層５を形成するための、プロトンの裏面１ａからの飛程Ｒｐ（すなわち、ｎ型シリコン基板１の裏面から最も深いｎ型バッファ層５のキャリアピーク濃度の位置５ａまでの距離Ｙ）について説明する。基板の裏面から最も深いｎ型バッファ層５とは、最もｐ型アノード層３側にあるｎ型バッファ層のことである。逆回復時に、ｐ型アノード層３とｎ型ドリフト層２との間のｐｎ接合から、ｎ型カソード層４に向かってｎ型ドリフト層２を広がる空間電荷領域（広義の空乏層）は、複数のｎ型バッファ層５，６，７の中で、最も深いｎ型バッファ層５に最初に到達する。逆回復発振を抑えるには、この最も深いｎ型バッファ層５の位置が重要である。
　つぎに、ＰｉＮダイオード１００のネットドーピング濃度分布について説明する。図９は、この発明の実施例１にかかる半導体装置のネットドーピング濃度を示す特性図である。図９には、ＰｉＮダイオード１００のｐ型アノード層３からｎ型カソード層４に向かう深さ方向における基板断面のネットドーピング濃度分布を模式的に示す。ｎ型シリコン基板１のおもて面となるｐ型アノード層３とアノード電極８（図示せず）との界面を原点とし、ｎ型シリコン基板１の最終的な（製造プロセスが完了した後の）厚さを、単に基板厚さと称し、Ｗ0とする。ｎ型ドリフト層２のドーピング濃度は、ｎ型シリコン基板１のドーピング濃度である。ｐ型アノード層３とｎ型ドリフト層２との間のｐｎ接合（以下、単にｐｎ接合とする）２３の拡散深さをｘｊとする。最も深いｎ型バッファ層５とは、最もｐ型アノード層３の側にあるｎ型バッファ層のことであり、ｐｎ接合２３から最も深いｎ型バッファ層５の最大濃度の位置（ピーク位置５ａ）までの距離をＺとおく。一方、ｎ型シリコン基板１の裏面は、ｎ型カソード層４とカソード電極９（不図示）との界面であり、この基板裏面からみた、最も深いｎ型バッファ層５のキャリアピーク濃度の位置５ａまでの深さ（以下、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離とする）をＹとする。このとき、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙは、Ｙ＝Ｗ0－（ｘｊ＋Ｚ）と表される。この基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙが、プロトンを基板裏面から注入する際の、飛程Ｒｐとなる。
　基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙの好ましい範囲は、発振電圧閾値ＶRROが十分高くなるような値の範囲であるのが好ましい。まず、ｐｎ接合２３から最も深いｎ型バッファ層５のピーク位置までの距離Ｚが、基板厚さＷ0に対して、Ｚ＝αＷ0とおく。αは無次元の係数である。つぎに、発振電圧閾値ＶRROとＺ＝αＷ0との関係を調べる。図１０は、係数αと規格化された発振電圧閾値ＶRROとの関係を示す特性図である。図１０には、発振電圧閾値ＶRROのα依存性を示す。図１０の縦軸は、発振電圧閾値ＶRROを定格電圧Ｖrateで規格化した値である。この発振電圧閾値ＶRROの測定において、順方向電流密度ＪFは１０Ａ／ｃｍ2、回路の浮遊インダクタンスＬｓは２００ｎＨとした。実施例１では、定格電圧Ｖrateは１２００Ｖであり、定格電流密度Ｊrateは２００Ａ／ｃｍ2とした。すなわち、順方向電流密度ＪFは、定格電流密度Ｊrateの１／２０である。基板厚さＷ0は１２０μｍである。係数αが０．４以上０．８以下の範囲とすると、ｐｎ接合２３から最も深いｎ型バッファ層５のピーク位置までの距離Ｚは、基板厚さＷ0の４０％以上８０％以下となる。その結果、上述の式より、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙを０．２Ｗ0－ｘｊ以上０．６Ｗ0－ｘｊ以下とすることができる。これにより、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙおよび最も深いｎ型バッファ層５のピーク位置よりも基板裏面側（カソード側）において、空間電荷領域の広がりを抑えることができる。その結果、発振電圧閾値ＶRROは定格電圧に十分近い値にすることができる。さらに、係数αが０．４５以上０．７以下、より好ましくは０．５以上０．６以下であれば、発振電圧閾値ＶRROは最も高い且つ安定的に高い値とすることができる。
　これらの係数αの範囲が好ましい理由は、以下の通りである。一般的にダイオード等のパワー半導体素子は、定格電圧の１／２前後の電圧を電源電圧ＶCCとする。逆回復時には、ダイオードの両電極間電圧（アノード－カソード間電圧）Ｖａｋが電源電圧ＶCC程度となるときに、逆回復電流も最大となるが、このときにダイオードのｐｎ接合２３からｎ型ドリフト層２の内部に広がる空間電荷領域の幅ｘ0は、典型的には基板厚さＷ0のおよそ５０％前後となる。また、逆回復電流の最大値は、回路条件にもよるが、およそ定格電流密度Ｊrateと同じ程度となる。空間電荷領域では正孔がｐ型アノード層３に向かって駆け抜けているので、その速度はキャリアの飽和速度ｖsat（約８×１０6ｃｍ／ｓ）となり、正孔濃度ｐは空間電荷領域内でおよそ一定である。空間電荷領域の平均的な電界強度の大きさは例えば１．５×１０5Ｖ／ｃｍ程度であり、空間電荷領域での電流密度Ｊは、電荷素量をｑ、正孔濃度ｐとして、Ｊ＝ｑｖsatｐとなる。
　一方、空間電荷領域における電界強度Ｅの平均的な傾きは、最大電界強度をＥｍ、半導体（ここではシリコン）の誘電率をεS（シリコンでは１１．９×ε0、ε0は真空の誘電率８．８５×１０-14Ｆ／ｃｍ）として、ポアソンの式から、Ｅｍ／ｘ0＝（ｑ／εS）（ｐ＋Ｎｄ）となる。ここで、Ｎｄはｎ型シリコン基板１のドーピング濃度である。正孔濃度ｐは前述のようにおよそ一定であり、前述の電流密度Ｊから、ｐ＝Ｊ／（ｑｖsat）である。電流密度Ｊは、前述のように逆回復電流密度の最大値であり、ここでは考察を簡単にするため定格電流密度Ｊrateとする。さらに、逆回復電流が最大となるときはダイオードの両電極間電圧Ｖａｋが電源電圧ＶCCに一致するときであり、電源電圧ＶCCはおよそ定格電圧の１／２である。空間電荷領域の電界強度の積分値はＶａｋ（＝ＶCC）と一致するので、Ｖrate／２＝（１／２）Ｅｍ・ｘ0 2である。ここに前述のポアソンの式からＥｍを消去すれば、ｘ0は、下記（３）式で表される。
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　以上より、このｘ0は、定格電圧、定格電流密度Ｊrateが決まったときの、逆回復中の空間電荷領域のおよその幅ということができる。このｘ0を、本発明の実施例１では、距離指標ｘ0と呼ぶことにする。逆回復時の発振を抑制するには、空間電荷領域の広がりを、この距離指標ｘ0あたりで抑えることが効果的である。特にダイオードの両電極間電圧Ｖａｋが電源電圧ＶCCに達するときにそれ以上の広がりを抑えられれば、後の逆回復過程の中で減少する蓄積キャリア（電子および正孔がおよそ等しい濃度で存在する、電気的に中性な領域のキャリアのこと）の枯渇を抑制することができる。前述のように、逆回復時の空間電荷領域の幅は、距離指標ｘ0のあたりで、基板厚さＷ0のおよそ５０％前後である。よって、ｐｎ接合２３から最も深いｎ型バッファ層５のピーク位置までの距離Ｚを基板厚さＷ0の半分の値である０．５Ｗ0を含む０．４Ｗ0以上０．８Ｗ0以下の範囲内、すなわち最も深いｎ型バッファ層５のピーク位置を基板深さ方向の中心付近あるいは中心から少しカソード側とする。これにより、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙを（０．２Ｗ0－ｘｊ）以上（０．６Ｗ0－ｘｊ）以下とすることができ、発振現象を強く抑えることができる。
　さらに、距離指標ｘ0に対して、基板裏面から最も深いｎ型バッファ層５の裏面からのピーク位置までの距離Ｙがどの程度の範囲にあればよいかについても説明する。基板の裏面からの研削等により基板の最終的な厚さを決める場合は、ｎ型バッファ層５を形成するために裏面からプロトンを注入する。このため、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙが、ダイオードの電気的な諸特性、特に逆回復といったスイッチング特性に強く影響する。まず、ｐｎ接合２３から最も深いｎ型バッファ層５のピーク位置までの距離Ｚを、Ｚ＝βｘ0とする。βは無次元の係数である。図１１は、実施例１の定格電圧が１２００Ｖのダイオードについて、係数βと規格化された発振電圧閾値ＶRROとの関係を示す特性図である。図１１には、発振電圧閾値ＶRROのβ依存性（すなわち、距離指標ｘ0に対する基板裏面から最も深いｎ型バッファ層５のピーク位置の依存性）を示す。図１１の縦軸は、発振電圧閾値ＶRROを定格電圧Ｖrateで規格化した値である。係数βが０．６以上１．４以下の範囲では、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙは３１．８μｍ以上８０．５μｍ以下となり、この範囲で発振電圧閾値ＶRROは高い値を示している。さらに係数βが０．７以上１．２以下であると、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙは４４．０μｍ以上７４．４μｍ以下となり、この基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙの範囲で発振電圧閾値ＶRROが定格電圧Ｖrateの８０％以上にまで達することができる。さらに係数βが０．８以上１．０以下であれば、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙは５６．２μｍ以上６８．３μｍ以下となり、この基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙの範囲で発振電圧閾値ＶRROを安定的に高い値にすることができる。なお、図１１には、定格電圧が６００Ｖ、３３００Ｖの場合についても、係数βと規格化された発振電圧閾値ＶRROとの関係を示す。定格電圧が６００Ｖ、３３００Ｖの場合においても、定格電圧が１２００Ｖと同様の係数βの範囲で、発振電圧閾値ＶRROを安定的に高い値にすることができる。
　上記のように、基板裏面から最も深いｎ型バッファ層５のピーク位置の距離Ｙは、基板厚さＷ0に対するｐｎ接合２３から最も深いｎ型バッファ層５のピーク位置までの距離Ｚの割合である係数α、または、距離指標ｘ0に対するｐｎ接合２３から最も深いｎ型バッファ層５のピーク位置までの距離Ｚの割合である係数βのいずれかが所定の範囲内であることが、発振を抑える効果を高くすることができる。以上の例では、係数αおよび係数βは発振電圧閾値ＶRROに対して等価のようにも見えるが、決してそうではなく、互いに独立である。例えば、本実施例１の基板厚さ１２０μｍよりも基板厚さＷ0を厚くすると、発振電圧閾値ＶRROはα＝０．５よりも低い方にシフトする場合がある。これは、距離指標ｘ0の係数βに対する発振電圧閾値ＶRROの依存性が、係数αに対する発振電圧閾値ＶRROの依存性よりも小さいためである他、距離指標ｘ0が相対的にｐ型アノード層３の位置に寄るようになるためである。
　また、基板厚さの増加により、蓄積キャリアの存在領域も基板の深さ方向に沿って広くなるので、逆回復時のキャリアの枯渇はさらに抑えられるものの、順電圧降下や逆回復損失は、基板厚さの増加に伴い、増加してしまう。そこで、基板厚さＷ0を１２０μｍよりも薄くすることにより、距離指標ｘ0はその分ｎ型カソード層４側に相対的に移動するので、発振電圧閾値ＶRROはα＝０．５よりも高い方にシフトする。
　さらに基板厚さだけでなく、逆回復を開始するときの順方向電流密度ＪF、回路の浮遊インダクタンスＬｓについても、係数αおよび係数βと発振電圧閾値ＶRROとの関係は若干変化する。しかしながら、係数αと係数βとはそれぞれ前述の値の範囲にあれば、順方向電流密度ＪFおよび回路の浮遊インダクタンスＬｓそれぞれの広い範囲にわたって発振電圧閾値ＶRROは十分高くすることができ、発振を抑えることができる。
　また、この数値範囲は、他の定格電圧にも適用可能である。図１５に、距離指標ｘ0と、距離指標ｘ0に対する係数βをかけたときの、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙについて、いろいろな定格電圧における値を示す。図１５は、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙについて定格電圧ごとに示す図表である。ここで、Ｙ＝Ｗ0－（βｘ0＋ｘj）、ｘj＝３．０μｍである。
　定格電圧にもよるものの、図１１にも示すように、係数βが前述の数値範囲の間にあることで、どの定格電圧においても発振電圧閾値ＶRROを高くできることを確認した。係数βが０．６以上１．４以下であれば、十分高い発振電圧閾値ＶRROを維持できるのでよい。さらに係数βが０．７以上１．２以下、さらに好ましくは０．８以上１．０以下であれば、どの定格電圧においても、安定的で十分定格電圧Ｖrateに近い発振電圧閾値ＶRROを維持することができる。
　なお、実施例１では、ｎ型バッファ層５，６，７が３つ形成された場合を例に説明しているが、３つに限るものではなく、２つのｎ型バッファ層を形成してもよいし、４つ以上のｎ型バッファ層を形成してもよい。特に素子耐圧が高くなるときには、このｎ型バッファ層の数を増やすとよい。その場合、少なくとも最も深いｎ型バッファ層５について、第１幅Ｗ１と第２幅Ｗ２との関係、キャリア溜め込み領域１５のキャリア濃度とその分布、基板裏面（プロトン注入面）から最も深いｎ型バッファ層５までの距離Ｙなどが、上述の好ましい範囲にあるとよい。
　また、係数αや係数βの値、または回路条件等により、発振電圧閾値ＶRROは定格電圧Ｖrateより大きくなることもあり、例えば耐圧に十分近い値であってもよい。
（比較例）
　プロトン注入後の熱処理温度を３８０℃で行った図２に示す比較例（点線）について説明する。比較例では、３つのｎ型バッファ層を形成するためのプロトン注入の各飛程は、基板裏面からそれぞれ５０μｍ程度、２５μｍ程度、１０μｍ程度である。また、ｎ型シリコン基板１自体の不純物濃度（キャリア濃度）は実施例１より低い。
　最も深いｎ型バッファ層を形成するためのプロトン注入は、高い加速エネルギーで注入するため、ｎ型シリコン基板１の裏面１ａから５０μｍ程度の飛程を中心とした近傍に広い幅（厚さ）で多数の結晶欠陥が発生し、３８０℃の熱処理では結晶欠陥の回復が不十分である。そのため、最も深いｎ型バッファ層のキャリア濃度ではそのピーク位置の手前（最も深いｎ型バッファ層と、最も深いｎ型バッファ層のカソード側に隣り合うｎ型バッファ層との間）でｎ型シリコン基板１のキャリア濃度より大幅に低下する。また、最も深いｎ型バッファ層のピーク位置からアノード側の第１幅Ｗ１’は、最も深いｎ型バッファ層のピーク位置からカソード側の第２幅Ｗ２’よりも狭くなっている。すなわち、この比較例では、結晶欠陥が十分回復していないため、漏れ電流が大きくなる。さらに、ライフタイムが短くなり蓄積キャリアが少なくなるため、正孔の枯渇が早まる。また、最も深いｎ型バッファ層に空間電荷領域が到達するときには、電圧変化率ｄＶ／ｄｔが急増する。これらにより、空間電荷領域の広がりが強く抑えられるので、逆回復時に電圧・電流が振動して、放射ノイズを発生させる不都合を生じる。
　以上、説明したように、実施例１によれば、空乏層の広がりを抑制し、耐圧の確保と発生損失の低下を図り、スイッチング動作時の電圧・電流の振動を抑制することができる。また、実施例１によれば、結晶欠陥を回復させることで、漏れ電流を小さくすることができて、高温動作時に起こる熱暴走のリスクを低下させることができる。
（実施例２）
　つぎに、実施例２として、図１の半導体装置を製造する方法について説明する。図４～図７は、この発明の実施例２にかかる半導体装置の製造途中の状態を示す断面図である。まず、図４に示すように、例えば５００μｍ程度の厚さのｎ型シリコン基板１の一方の主面の表面層に、ｐ型アノード層３と高耐圧接合終端構造１１のｐ型層１２とを選択的に形成する。つぎに、ｎ型シリコン基板１の、ｐ型アノード層３とｐ型層１２とに挟まれた領域の表面上およびｐ型層１２間に挟まれた領域の表面上に、酸化膜である絶縁膜１４を形成する。つぎに、ｐ型アノード層３上にアノード電極８を形成し、ｐ型層１２上に終端電極１３を形成する。つぎに、ｎ型シリコン基板１の他方の面（ｎ型シリコン基板１の裏面１ｂ）を研削・研磨してｎ型シリコン基板１の厚さを１２０μｍ程度まで薄くする。
　つぎに、図５に示すように、ｎ型シリコン基板１の研削後の他方の面（ｎ型シリコン基板１の裏面１ａ）から２．２ＭｅＶ、１．５ＭｅＶ、０．５ＭｅＶの加速エネルギーで１×１０13ｃｍ-2程度の注入量（Ｅ１）でプロトン注入（Ｇ１，Ｇ２，Ｇ３）を３回注入する。プロトン注入（Ｇ１，Ｇ２，Ｇ３）でのプロトン２２の各飛程（Ｐ１，Ｐ２，Ｐ３）は、注入面（ｎ型シリコン基板１の裏面１ａ）からそれぞれ６０μｍ、２５μｍ、６μｍ程度である。
　つぎに、図６に示すように、プロトン注入（Ｇ１，Ｇ２，Ｇ３）後のｎ型シリコン基板１をアニール炉１８内にセットし、例えば、４２０℃の温度で３時間の熱処理を行う。この熱処理により、プロトン２２の通過領域に生じた結晶欠陥を回復させ、ｎ型シリコン基板１内に導入されたプロトン２２のドナー化を図り、図２で示すｎ型バッファ層５，６，７を形成する。
　つぎに、図７に示すように、アニール炉１８からｎ型シリコン基板１を取り出し、ｎ型シリコン基板１の他方の面（裏面１ａ）の表面層にｎ型カソード層４を形成する。その後、ｎ型カソード層４上にカソード電極９を形成して、図１に示すＰｉＮダイオード１００が完成する。ｎ型カソード層４を形成するための熱処理は例えばレーザーアニールなどで行うため、ｎ型シリコン基板１の裏面１ａからｎ型カソード層４よりも深い位置に形成される各ｎ型バッファ層５，６，７には影響を及ぼさない。なお、ｎ型シリコン基板１の他方の面を研削してｎ型シリコン基板１の厚さを薄くした後に、複数のｎ型バッファ層の形成する際に（図４の工程）、プロトン注入によりｎ型シリコン基板１の他方の面（裏面１ａ）の表面層にｎ型カソード層４を形成してもよい。
　前記の製造プロセスにより、最も深いｎ型バッファ層５のキャリア濃度のピーク位置５ａはｎ型シリコン基板１の裏面１ａから６０μｍの深さに形成される。また、ｎ型バッファ層５，６，７に挟まれたキャリア溜め込み領域１５，１６のキャリア濃度は、ｎ型シリコン基板１のキャリア濃度より高くまた平坦にする。さらに、ｎ型バッファ層５，６，７のキャリア濃度分布において、最も深いｎ型バッファ層５のキャリア濃度のピーク位置５ａからアノード側への第１幅Ｗ１は、最も深いｎ型バッファ層５のキャリア濃度のピーク位置５ａからカソード側への第２幅Ｗ２より広くする。この理由は、最も深いｎ型バッファ層５を形成するためプロトン注入Ｇ１の加速エネルギーが高くなり、プロトン注入量の分布がピーク位置を挟んでアノード側およびカソード側に広がるようになるためである。プロトン２２が存在する領域には結晶欠陥ができるので、結晶欠陥もプロトン注入量のピーク位置よりアノード側にも広がって形成される。このプロトン注入量のピーク位置よりも深くアノード側に広がってできた結晶欠陥が回復し、この領域もドナー化される。そのため、最も深いｎ型バッファ層５のキャリア濃度分布は、ピーク位置５ａよりアノード側への第１幅Ｗ１がピーク位置５ａよりカソード側への第２幅Ｗ２より広くなる。
　プロトン注入（Ｇ１，Ｇ２，Ｇ３）後に４２０℃付近の温度での熱処理した後、周知の広がり抵抗測定法（ＳＲ法）で測定したｎ型バッファ層５，６，７のキャリア濃度分布を図２に示す。熱処理温度を４２０℃で実施すると、ｎ型バッファ層５，６，７に挟まれたキャリア溜め込み領域１５，１６のキャリア濃度は、ｎ型シリコン基板１のキャリア濃度以上となる。また、最も深いｎ型バッファ層５のキャリア濃度分布において、ピーク位置５ａよりアノード側への第１幅Ｗ１がピーク位置５ａよりカソード側への第２幅Ｗ２より大きくなる。
　プロトン注入（Ｇ１，Ｇ２，Ｇ３）後の熱処理において、熱処理温度は４００℃以上５００℃以下の範囲内であるのがよく、熱処理時間は１時間以上１０時間以下の範囲内であるのがよい。さらに好ましくは、熱処理温度は４２０℃以上４５０℃以下の範囲内であるのがよく、熱処理時間は１時間以上３時間以下であるのがよい。
　ここで、発明者らは、シリコンにおけるプロトンの飛程Ｒｐ（最も深いｎ型バッファ層５のピーク位置５ａ、単位はμｍ）と、プロトンの加速エネルギーＥ（ｅＶ）との関係について、ｌｏｇ（Ｒｐ）をｘ、ｌｏｇ（Ｅ）をｙとしたときに、下記（４）式であらわされることを見出した。
　ｙ＝－０．００４７ｘ4＋０．０５２８ｘ3－０．２２１１ｘ2＋０．９９２３ｘ＋５．０４７４　・・・（４）
　上記（４）式をグラフにしたものを図１４に示す。図１４は、この発明の実施例２にかかるプロトン注入におけるプロトンの飛程Ｒｐの対数（ｌｏｇ（Ｒｐ））とプロトンの加速エネルギーＥの対数（ｌｏｇ（Ｅ））との関係を示す特性図である。図１４の横軸はｌｏｇ（Ｒｐ）であり、ｌｏｇ（Ｒｐ）の軸数値の下側の括弧内に対応するＲｐ（μｍ）を示す。また、図１４の縦軸はｌｏｇ（Ｅ）であり、ｌｏｇ（Ｅ）の軸数値の左側の括弧内に対応するＥを示す。上記（４）式は、ｌｏｇ（Ｒｐ）および加速エネルギーｌｏｇ（Ｅ）の各値をｘ（＝ｌｏｇ（Ｒｐ））の４次の多項式でフィッティングさせた式である。
　上記（４）式を用いることにより、所望の基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙを得るために、当該距離Ｙを飛程Ｒｐとして、必要なプロトンの加速エネルギーＥを求めることができるようになった。実際に上述の（４）式によって所定の飛程Ｒｐから算出・設定した加速エネルギーＥでプロトンを注入した試料を、周知の広がり抵抗測定法（ＳＲ法）にて測定した場合、所定値と実測値とがよく一致する。また、図１５に示した各定格電圧において、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙの好ましい値（範囲）に対応するような最も深いｎ型バッファ層５を形成する場合にも、上記（４）式を用いて加速エネルギーＥを算出することができる。例えば、図１５に示した各定格電圧において、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙが最も深いものは、定格電圧６５００Ｖで、かつβ＝０．６に対応するＹ＝４５４．４μｍである。この距離Ｙに対応するプロトンの加速エネルギーＥは、７．６ＭｅＶ、すなわち約８．０ＭｅＶである。一方、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙが最も浅いものは、基板裏面から１５μｍよりも若干深い、例えば定格電圧６００Ｖで、かつβ＝１．３に対応するＹ＝１７．５μｍである。この基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙに対応するプロトンの加速エネルギーＥは、１．１ＭｅＶ、すなわち約１．０ＭｅＶである。以上より、例えば、プロトンの加速エネルギーＥは、１．０ＭｅＶ以上８．０ＭｅＶ以下であるとよい。
　なお、上記（４）式であらわされるフィッティング式を用いて所望のプロトンの飛程Ｒｐからプロトン注入の加速エネルギーＥを設定し、プロトンをシリコンに注入した場合の、実際の加速エネルギーＥ’と、広がり抵抗（ＳＲ）測定法等によって得られた実際の飛程Ｒｐ’（最も深いｎ型バッファ層５のキャリア濃度のピーク位置）との関係は、以下のように考えればよい。すなわち、算出した加速エネルギーＥに対して、実際の加速エネルギーＥ’がＥ±５％程度の範囲にあれば、実際の飛程Ｒｐ’も算出した飛程Ｒｐの±５％程度の範囲に収まり、測定誤差の範囲内となる。そのため、実際の飛程Ｒｐ’の算出した飛程Ｒｐからのバラつきが特性へ与える影響は十分小さくなる。よって、実際の加速エネルギーＥ’が算出した加速エネルギーＥの±５％の範囲にあれば、実際の飛程Ｒｐ’は実質的に設定どおりの飛程Ｒｐであると判断することができる。実際の加速器では、加速エネルギーＥと飛程Ｒｐとはいずれも上記測定誤差の範囲（±５％）に収まり得るので、実際の加速エネルギーＥ’と実際の飛程Ｒｐ’とは、所望の飛程Ｒｐと算出した加速エネルギーＥとであらわされる上記（４）式にしたがっていると考えて、全く差支えない。
　また、図１５に示す各定格電圧においても、基板裏面から最も深いｎ型バッファ層５のピーク位置までの距離Ｙを飛程Ｒｐとして、上記係数αまたは係数βの値（範囲）に対応した値となるように、上記（４）式であらわされるフィッティング式により、最も深いｎ型バッファ層５を形成するためのプロトン注入の加速エネルギーＥを算出・設定するのがよい。具体的には、例えば係数βの範囲に基づいて、加速エネルギーＥは以下の通りであると好ましい。
　定格電圧が６００Ｖである場合、例えば、最も深いｎ型バッファ層５を形成するためのプロトン注入の加速エネルギーＥは、１．１ＭｅＶ以上１．８ＭｅＶ以下、好ましくは１．２ＭｅＶ以上１．７ＭｅＶ以下、さらに好ましくは１．４ＭｅＶ以上１．６ＭｅＶである。定格電圧が１２００Ｖである場合、例えば、最も深いｎ型バッファ層５を形成するためのプロトン注入の加速エネルギーＥは、１．６ＭｅＶ以上２．８ＭｅＶ以下、好ましくは１．９ＭｅＶ以上２．６ＭｅＶ以下、より好ましくは２．２ＭｅＶ以上２．５ＭｅＶ以下である。
　定格電圧が１７００Ｖである場合、例えば、最も深いｎ型バッファ層５を形成するためのプロトン注入の加速エネルギーＥは、１．９ＭｅＶ以上３．４ＭｅＶ以下、好ましくは２．４ＭｅＶ以上３．３ＭｅＶ以下、より好ましくは２．８ＭｅＶ以上３．１ＭｅＶ以下である。定格電圧が３３００Ｖである場合、例えば、最も深いｎ型バッファ層５を形成するためのプロトン注入の加速エネルギーＥは、３．０ＭｅＶ以上５．１ＭｅＶ以下、好ましくは３．６ＭｅＶ以上４．８ＭｅＶ以下、より好ましくは４．１ＭｅＶ以上４．６ＭｅＶ以下である。
　定格電圧が４５００Ｖである場合、例えば、最も深いｎ型バッファ層５を形成するためのプロトン注入の加速エネルギーＥは、３．７ＭｅＶ以上６．１ＭｅＶ以下、好ましくは４．４ＭｅＶ以上５．８ＭｅＶ以下、より好ましくは５．０ＭｅＶ以上５．６ＭｅＶ以下である。定格電圧が６５００Ｖである場合、例えば、最も深いｎ型バッファ層５を形成するためのプロトン注入の加速エネルギーＥは、４．７ＭｅＶ以上７．６ＭｅＶ以下、好ましくは５．５ＭｅＶ以上７．３ＭｅＶ以下、より好ましくは６．２ＭｅＶ以上６．９ＭｅＶ以下である。なお、上記定格電圧に限るものではなく、上記以外の例えば４００Ｖ、１４００Ｖ、２５００Ｖといった定格電圧である場合についても、上記と同様の方法で、所望の飛程Ｒｐから加速エネルギーＥを設定すればよい。
　上記（４）式を用いることで、極めて精度よく、プロトン注入の飛程Ｒｐから必要な加速エネルギーＥを算出し、プロトン注入時に加速エネルギーを設定することが可能となる。このようにすることで、ＰｉＮダイオード１００の逆回復時の電圧・電流の振動を抑制することができる。また、空乏層の広がりが抑制され、ｎ型シリコン基板１の厚さを薄くしても耐圧を確保することができて、発生損失の低減を図ることができる。さらに、ＰｉＮダイオード１００のソフトリカバリー特性が向上し、サージ電圧、放射ノイズが低減される。また、プロトン注入により生じた結晶欠陥を回復させることで、漏れ電流を小さくすることができるため、高温動作時に熱暴走のリスクを低下させることができる。
　なお、実施例２では、プロトン注入を３回行っているが、プロトン注入の回数は任意に設定可能である。
　以上、説明したように、実施例２によれば、実施例１と同様の効果を得ることができる。
（実施例３）
　次に、本発明の実施例３にかかる半導体装置の構成について、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を例に説明する。図１２は、この発明の実施例３にかかる半導体装置の構成を示す説明図である。図１２（ａ）は、実施例３にかかる半導体装置の要部断面図である。図１２（ｂ）は、図１２（ａ）の切断線Ａ－Ａ’におけるネットドーピング濃度分布である。
　図１２に示すように、ｎ-型半導体基板からなるｎ-型ドリフト層２が設けられ、ｎ-型半導体基板のおもて面の表面層にｎ-型ドリフト層２よりも高不純物濃度のｐ型ベース層３３が設けられている。ｐ型ベース層３３の内部には、ｐ型ベース層３３よりも高不純物濃度のｎ+型エミッタ層３４が設けられている。ｎ+型エミッタ層３４、ｐ型ベース層３３およびｎ-型ドリフト層２の３層に、ゲート絶縁膜４３を介して対向するようにゲート電極４２が形成され、例えば周知のトレンチゲート型のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が設けられている。なお、トレンチゲート型のＭＯＳゲート構造に代えて、周知のプレーナーゲート型のＭＯＳゲート構造が設けられていても構わない。ｎ-型半導体基板のおもて面上には、ｎ+型エミッタ層３４およびｐ型ベース層３３に接するようにエミッタ電極３１が形成されている。このエミッタ電極３１は、層間絶縁膜４１によってゲート電極４２と電気的に絶縁されている。
　ｎ-型半導体基板の裏面側には、ｐ型コレクタ層３９および、ｎ型フィールドストップ層３８が形成されている。ｎ型フィールドストップ層３８は、基板裏面からｐ型コレクタ層３９よりも深い位置に、ｐ型コレクタ層３９に接して設けられている。このｎ型フィールドストップ層３８は、おもにｐ型コレクタ層３９からオフ状態において流入する正孔を抑制し、漏れ電流を抑える機能を有する。ｐ型コレクタ層３９にはコレクタ電極３２が接している。ｎ-型ドリフト層２の内部には、実施例１と同様に、プロトンの注入と熱処理によって基板裏面から異なる深さで形成された複数のｎ型バッファ層３５，３６，３７が配置されている。そして、深さ方向に隣り合う複数のｎ型バッファ層３５，３６，３７およびｎ型フィールドストップ層３８のそれぞれの間には、これらの層よりも低不純物濃度のキャリア溜め込み領域４５，４６，４７が形成されている。なお、ｎ型フィールドストップ層３８は、ｎ型のドーピング不純物であればよく、例えばリン（Ｐ）、砒素（Ａｓ）、またはプロトン（水素）のいずれの不純物を含んでいてもよい。
　最も深いｎ型バッファ層３５のキャリアピーク濃度の位置の、ｐ型コレクタ層３９とコレクタ電極３２との界面からの距離（基板裏面から最も深いｎ型バッファ層３５のピーク位置までの距離）Ｙは、実施例１と同様に形成されていることが好ましい。ＩＧＢＴの場合、ダイオードの逆回復とは異なり、オン状態の電流の向きは、ｐ型コレクタ層３９からｎ+型エミッタ層３４に向かう方向である。しかしながら、このオン電流をターンオフさせるときの空間電荷領域の広がる向きは、基板おもて面近くのｐ型ベース層３３とｎ型ドリフト層２との間のｐｎ接合から基板裏面のｐ型コレクタ層３９に向かう向きである。また、ターンオフ時に空間電荷領域を通過する正孔の向きは、基板裏面からおもて面に向かう向きである。よって、これらの２点においては、ダイオードの空間電荷領域と正孔の動作と同様である。そのため、実施例１において生じる逆回復発振と同様の物理的な原因で、ターンオフ発振も生じ得る。これに対して、基板裏面から最も深いｎ型バッファ層３５のピーク位置までの距離Ｙは、実施例１と同様に形成されていることが好ましい。
　以上、説明したように、実施例３によれば、半導体装置の構造をＩＧＢＴとした場合においても、実施例１と同様に、ターンオフ時の正孔の枯渇を遅らせることができ、かつターンオフ時に発生する電圧および電流の振動も抑制でき、放射ノイズの発生を抑制することができる。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。
　以上のように、本発明にかかる半導体装置およびその製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
　１　ｎ型シリコン基板
　１ａ　ｎ型シリコン基板の裏面
　２　ｎ型ドリフト層
　３　ｐ型アノード層
　４　ｎ型カソード層
　５，３５　複数のｎ型バッファ層のうち、ｎ型シリコン基板の裏面から最も深い位置に配置されたｎ型バッファ層
　５ａ　複数のｎ型バッファ層のうち、ｎ型シリコン基板の裏面から最も深い位置に配置されたｎ型バッファ層５のキャリアピーク濃度の位置
　６，３６　複数のｎ型バッファ層のうち、他のｎ型バッファ層の中間の位置に配置されたｎ型バッファ層
　６ａ　複数のｎ型バッファ層のうち、他のｎ型バッファ層の中間の位置に配置されたｎ型バッファ層６のキャリアピーク濃度の位置
　７，３７　複数のｎ型バッファ層のうち、ｎ型シリコン基板の裏面から最も浅い位置に配置されたｎ型バッファ層
　７ａ　複数のｎ型バッファ層のうち、ｎ型シリコン基板の裏面から最も浅い位置に配置されたｎ型バッファ層７のキャリアピーク濃度の位置
　８　アノード電極
　９　カソード電極
　１１　高耐圧接合終端構造
　１２　ｐ型層
　１３　終端電極
　１４　絶縁膜
　１５，１６，４５，４６　ｎ型バッファ層間に挟まれた領域（キャリア溜め込み領域）
　１７　複数のｎ型バッファ層のうち、ｎ型シリコン基板の裏面から最も浅い位置に配置されたｎ型バッファ層７とｎ型カソード層４とに挟まれた領域
　１８　アニール炉
　２０　ｎ型層
　２２　ｎ型バッファ層を形成するために注入されるプロトン
　２３　ｐ型アノード層とｎ型ドリフト層とのｐｎ接合
　３１　エミッタ電極
　３２　コレクタ電極
　３３　ｐ型ベース層
　３４　ｎ+型エミッタ層
　３８　ｎ型フィールドストップ層
　３９　ｐ型コレクタ層
　４２　ゲート電極
　４３　ゲート絶縁膜
　４７　ｎ型バッファ層とｎ型フィールドストップ層とに挟まれた領域（キャリア溜め込み領域）
　１００　ＰｉＮダイオード
　Ｅ１，Ｅ２，Ｅ３　加速エネルギー
　Ｐ１，Ｐ２，Ｐ３　ｎ型バッファ層を形成するために注入されるプロトンの飛程
　Ｑ１，Ｑ２，Ｑ３　ｎ型バッファ層の基板裏面からの深さ
　Ｔ　ｎ型カソード層４の拡散深さ

Claims (25)

  1. 　ｎ型半導体基板の内部に設けられたｎ型ドリフト層と、
    　前記ｎ型半導体基板の第１の主面の表面層に、前記ｎ型ドリフト層に接して設けられたｐ型層と、
    　前記ｎ型半導体基板の第２の主面側に、前記ｎ型ドリフト層に接して設けられたｎ型層と、
    　を備え、
    　前記ｎ型層は、前記ｎ型半導体基板に導入された水素がドナー化されてなる、前記ｎ型半導体基板の第２の主面からの深さが異なる複数のｎ型バッファ層で構成されており、
    　複数の前記ｎ型バッファ層のうち、前記ｐ型層に最も近い位置に配置された最近接バッファ層のキャリアピーク濃度の位置は、前記ｎ型半導体基板の第２の主面から１５μｍの位置よりも深く、
    　深さ方向に隣り合う前記ｎ型バッファ層間に挟まれた領域のキャリア濃度は、前記ｎ型バッファ層のキャリアピーク濃度よりも低く、かつ前記ｎ型半導体基板のキャリア濃度以上であることを特徴とする半導体装置。
  2. 　前記ｎ型バッファ層、深さ方向に隣り合う前記ｎ型バッファ層間に挟まれた領域、および前記ｎ型半導体基板のキャリア濃度は、広がり抵抗から算出される値であることを特徴とする請求項１に記載の半導体装置。
  3. 　深さ方向に隣り合う前記ｎ型バッファ層間に挟まれた領域のキャリア濃度は、前記ｎ型半導体基板のキャリア濃度の１倍以上５倍以下であることを特徴とする請求項１に記載の半導体装置。
  4. 　深さ方向に隣り合う前記ｎ型バッファ層間に挟まれた領域のキャリア濃度分布は、深さ方向にキャリア濃度がほぼ一定な平坦部を有することを特徴とする請求項１に記載の半導体装置。
  5. 　前記ｎ型バッファ層のキャリア濃度分布において、キャリアピーク濃度の位置から前記ｐ型層側への幅は、キャリアピーク濃度の位置から前記ｎ型半導体基板の第２の主面側への幅より広いことを特徴とする請求項１に記載の半導体装置。
  6. 　深さ方向に隣り合う前記ｎ型バッファ層間に挟まれた領域のキャリア濃度は、前記ｐ型層側へ向かって小さくなることを特徴とする請求項１に記載の半導体装置。
  7. 　前記ｎ型半導体基板の第１の主面から第２の主面までの厚さをＷ0とし、
    　前記ｎ型半導体基板の第１の主面からの前記ｐ型層の深さをｘｊとし、
    　前記ｐ型層と前記ｎ型ドリフト層との界面から前記最近接バッファ層までの距離をＺとし、
    　前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さをＹとしたときに、
    　前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さＹは、Ｙ＝Ｗ0－（Ｚ＋ｘｊ）であり、
    　前記ｐ型層と前記ｎ型ドリフト層との界面から前記最近接バッファ層までの距離ＺをＺ＝αＷ0としたときの係数αは０．４以上０．８以下であることを特徴とする請求項１に記載の半導体装置。
  8. 　前記係数αは０．４５以上０．７以下であることを特徴とする請求項７に記載の半導体装置。
  9. 　前記係数αは０．５以上０．６以下であることを特徴とする請求項８に記載の半導体装置。
  10. 　シリコンの誘電率をεS、定格電圧をＶrate、定格電流密度をＪrate、電荷素量をｑ、キャリアの飽和速度をｖsat、前記ｎ型ドリフト層のドーピング濃度をＮｄ、前記ｎ型半導体基板の第１の主面からの前記ｐ型層の深さをｘｊ、前記ｐ型層と前記ｎ型ドリフト層との界面から前記最近接バッファ層までの距離をＺ、前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さをＹとし、
    　距離指標ｘ0を、
    としたときに、
    　前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さＹは、Ｙ＝Ｗ0－（Ｚ＋ｘｊ）であり、
    　前記ｐ型層と前記ｎ型ドリフト層との界面から前記最近接バッファ層までの距離ＺをＺ＝βｘ0としたときの係数βは０．６以上１．４以下であることを特徴とする請求項１に記載の半導体装置。
  11. 　前記係数βは０．７以上１．２以下であることを特徴とする請求項１０に記載の半導体装置。
  12. 　前記係数βは０．８以上１．０以下であることを特徴とする請求項１１に記載の半導体装置。
  13. 　前記ｐ型層をｐ型アノード層とし、前記ｎ型層を前記ｎ型バッファ層およびｎ型カソード層とするダイオード、または、前記ｐ型層をｐ型ウェル層とし、ｐ型ウェル層の内部に選択的に設けられｎ型エミッタ層と、前記ｎ型層の、前記ｎ型ドリフト層側に対して反対側の表面層に設けられたｐ型コレクタ層と、を有する絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１～１２のいずれか一つに記載の半導体装置。
  14. 　ｎ型半導体基板の第１の主面の表面層に、ｐ型層および当該ｐ型層に接する主電極を形成する第１工程と、
    　前記ｎ型半導体基板の第２の主面から異なる加速エネルギーで複数回のプロトン注入を行う第２工程と、
    　前記プロトン注入により注入されたプロトンを熱処理によってドナー化し、前記ｎ型半導体基板の第２の主面からの深さが異なる複数のｎ型バッファ層を形成する第３工程と、
    　を含み、
    　前記第２工程では、前記第３工程により形成される複数の前記ｎ型バッファ層のうち、前記ｐ型層に最も近い位置に形成される最近接バッファ層のキャリアピーク濃度の位置が前記ｎ型半導体基板の第２の主面から１５μｍの位置よりも離れるように前記プロトン注入を行うことを特徴とする半導体装置の製造方法。
  15. 　前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは、１．０ＭｅＶ以上８ＭｅＶ以下であることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 　シリコンの誘電率をεS、定格電圧をＶrate、定格電流密度をＪrate、電荷素量をｑ、キャリアの飽和速度をｖsat、前記ｎ型半導体基板からなるｎ型ドリフト層のドーピング濃度をＮｄ、前記ｎ型半導体基板の第１の主面からの前記ｐ型層の深さをｘｊ、前記ｐ型層とｎ型ドリフト層との界面から前記最近接バッファ層までの距離をＺ、前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さをＹとし、
    　距離指標ｘ0を、
    Figure JPOXMLDOC01-appb-M000002
     としたときに、
    　前記ｎ型半導体基板の第２の主面から前記最近接バッファ層のキャリアピーク濃度の位置までの深さＹは、Ｙ＝Ｗ0－（Ｚ＋ｘｊ）であり、
    　前記ｐ型層とｎ型ドリフト層との界面から前記最近接バッファ層までの距離ＺをＺ＝βｘ0とし、
    　前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーを、係数βの値に対応して設定することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 　定格電圧は６００Ｖであり、
    　前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは１．１ＭｅＶ以上１．８ＭｅＶ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  18. 　定格電圧は１２００Ｖであり、
    　前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは１．６ＭｅＶ以上２．８ＭｅＶ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  19. 　定格電圧は１７００Ｖであり、
    　前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは１．９ＭｅＶ以上３．４ＭｅＶ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  20. 　定格電圧は３３００Ｖであり、
    　前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは３．０ＭｅＶ以上５．１ＭｅＶ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  21. 　定格電圧は４５００Ｖであり、
    　前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは３．７ＭｅＶ以上６．１ＭｅＶ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  22. 　定格電圧は６５００Ｖであり、
    　前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーは４．７ＭｅＶ以上７．６ＭｅＶ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  23. 　前記第３工程では、４００℃以上５００℃以下の温度で、１時間以上１０時間以下の前記熱処理を行うことを特徴とする請求項１４に記載の半導体装置の製造方法。
  24. 　前記第３工程では、４２０℃以上４５０℃以下の温度で、１時間以上３時間以下の前記熱処理を行うことを特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 　前記最近接バッファ層を形成するための前記プロトン注入の加速エネルギーＥの常用対数値ｌｏｇ（Ｅ）をｙとし、
    　前記最近接バッファ層を形成するための前記プロトン注入の、前記ｎ型半導体基板の第２の主面からの飛程Ｒｐの常用対数値ｌｏｇ（Ｒｐ）をｘとしたときに、
    　ｙ＝－０．００４７ｘ4＋０．０５２８ｘ3－０．２２１１ｘ2＋０．９９２３ｘ＋５．０４７４を満たすことを特徴とする請求項１４～２４のいずれか一つに記載の半導体装置の製造方法。
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