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WO2013031128A1 - 二次元画像検出器及びその製造方法 - Google Patents

二次元画像検出器及びその製造方法 Download PDF

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WO2013031128A1
WO2013031128A1 PCT/JP2012/005204 JP2012005204W WO2013031128A1 WO 2013031128 A1 WO2013031128 A1 WO 2013031128A1 JP 2012005204 W JP2012005204 W JP 2012005204W WO 2013031128 A1 WO2013031128 A1 WO 2013031128A1
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WO
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electrode
pixel
bump
pixel electrode
diameter
Prior art date
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Application number
PCT/JP2012/005204
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English (en)
French (fr)
Inventor
正知 貝野
敏 徳田
吉牟田　利典
弘之 岸原
聖菜 吉松
貴弘 土岐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shimadzu Corp
Original Assignee
Shimadzu Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/191—Photoconductor image sensors
    • H10F39/195—X-ray, gamma-ray or corpuscular radiation imagers

Definitions

  • the present invention relates to a two-dimensional image detector for detecting images such as X-ray radiation, visible light, infrared rays, and the like, and a method for manufacturing the same.
  • an active matrix substrate including a plurality of switching elements arranged in a grid pattern, a pixel array layer having a charge storage capacitor and a pixel electrode formed for each switching element, and a pixel array
  • a counter substrate having an electrode portion opposed to the layer and a semiconductor layer for converting light or the like into a charge signal, and electrically connecting the active matrix substrate and the counter substrate with bump electrodes formed by screen printing (For example, refer patent document 1).
  • This two-dimensional image detector includes pixel electrodes formed in a grid pattern on the pixel array layer of the active matrix substrate, and this portion and the counter substrate are connected by bump electrodes.
  • the pixel electrode of the active matrix substrate is formed larger than the bump electrode so as to efficiently collect charges generated in the semiconductor layer of the counter substrate and so that the bump electrode does not protrude.
  • the conventional example having such a configuration has the following problems. That is, the conventional apparatus forms bump electrodes on the pixel electrodes by screen printing, but there is a manufacturing tolerance in the pitch of the plurality of through holes of the metal mask used for screen printing. Therefore, even if the metal mask is accurately aligned with respect to the active matrix substrate, the positional deviation is accumulated from the one end side where the alignment is performed toward the other end side. Misalignment increases. As a result, on the other end side, there may occur a problem that the bump electrode is detached from the pixel electrode or formed across the adjacent pixel electrodes. When the bump electrode is removed from the pixel electrode, the pixel becomes defective. When the bump electrode extends over the two pixel electrodes, the two pixels become defective.
  • the present invention has been made in view of such circumstances, and by devising the relative size of the pixel electrode and the bump electrode, the position of the bump electrode can be shifted without making the bump diameter smaller than before. It is an object of the present invention to provide a two-dimensional image detector and a method for manufacturing the same that can prevent pixel defects from being caused by the above.
  • the present invention has the following configuration. That is, the present invention includes an active matrix substrate including a plurality of switching elements arranged in a matrix direction, and a pixel array layer connected to each of the switching elements and including a charge storage capacitor including a pixel electrode, An electrode part formed facing the pixel array layer, and a counter substrate including a semiconductor layer provided between the pixel array layer and the electrode part and converting light or radiation into an electrical signal,
  • the active matrix substrate and the counter substrate are arranged to face each other, and the pixel electrode of the active matrix and the counter substrate are electrically connected by a bump electrode formed by screen printing a conductive paste.
  • the diameter of the pixel electrodes in the arrangement direction is smaller than the diameter of the bump electrodes in the arrangement direction. It is characterized in.
  • the active matrix substrate and the counter substrate are arranged to face each other, and the pixel electrode and the counter substrate are electrically connected by the bump electrode by screen printing. Since the pixel electrode is formed smaller than the bump electrode, the interval between the pixel electrodes is widened, and the tolerance of deviation until the bump electrode comes into contact with the adjacent pixel electrode can be increased. Therefore, it is possible to prevent the occurrence of pixel defects due to the displacement of the bump electrodes. Even if the pixel electrode is made small, the electrical aperture ratio for collecting the charges collected on the counter substrate is not lowered as long as the size of the bump electrode in contact with the counter substrate is the same as the conventional one. Therefore, the charge collection efficiency is not lowered.
  • accumulation of pitch deviation when the pitch of the through holes for forming the bump electrodes at the time of screen printing grows is P, and the diameter of the bump electrodes in the arrangement direction of the bump electrodes is B
  • the diameter of the pixel electrode in the arrangement direction of the bump electrode is D and the pitch of the pixel electrode is L
  • the diameter of the bump electrode and the diameter of the pixel electrode in the arrangement direction of the bump electrode is B / 2 + P ⁇ L It is preferable that the relationship ⁇ D / 2 and P ⁇ B / 2 ⁇ D / 2 is satisfied.
  • the bump electrode does not come into contact with the adjacent pixel electrode, and the bump electrode does not come off the pixel electrode.
  • the semiconductor layer is preferably a CdTe or CdZnTe compound semiconductor.
  • the semiconductor layer is a CdTe or CdZnTe compound semiconductor
  • the active matrix substrate and the counter substrate are bonded to each other, and the connection is made by the bump electrode. Therefore, the effect can be most expected when the semiconductor layer is composed of these semiconductors.
  • the present invention also provides an active matrix substrate including a plurality of switching elements arranged in a matrix direction and a pixel array layer connected to each of the switching elements and including a charge storage capacitor including a pixel electrode, An electrode unit formed opposite to the pixel array layer; and a counter substrate including a semiconductor layer provided between the pixel array layer and the electrode unit and converting light or radiation into an electric signal.
  • a first step of forming an active matrix substrate including the pixel array layer and the switching elements, and a conductive paste bump on each pixel electrode of the active matrix substrate by screen printing A second step of forming an electrode; a third step of forming a counter substrate including the electrode portion and the semiconductor layer; and the active
  • the pixel array layer and the semiconductor layer of both substrates are electrically connected by the bump electrode so that the pixel array layer of the trix substrate and the semiconductor layer of the counter substrate face each other.
  • the diameter of the pixel electrodes in the arrangement direction in the first step is smaller than the diameter of the bump electrodes in the arrangement direction in the second step.
  • an active matrix substrate is formed in the first step, a bump electrode is formed on each pixel electrode of the active matrix substrate in the second step, and a counter substrate is formed in the third step.
  • the matrix substrate and the counter substrate are opposed to each other, and the pixel array layer and the semiconductor layer are electrically connected by a bump electrode formed by screen printing. Since the pixel electrode is formed smaller than the bump electrode, the interval between the pixel electrodes is widened, and the tolerance of deviation until the bump electrode comes into contact with the adjacent pixel electrode can be increased. Therefore, it is possible to prevent the occurrence of pixel defects due to the displacement of the bump electrodes.
  • the active matrix substrate and the counter substrate are arranged to face each other, and the pixel electrode and the counter substrate are electrically connected by the bump electrode by screen printing. Since the pixel electrode is formed smaller than the bump electrode, the interval between the pixel electrodes is widened, and the tolerance of deviation until the bump electrode comes into contact with the adjacent pixel electrode can be increased. Therefore, it is possible to prevent the occurrence of pixel defects due to the displacement of the bump electrodes.
  • FIG. 1 is a longitudinal sectional view showing a first step of manufacturing the two-dimensional image detector according to the embodiment.
  • FIG. 2 is a longitudinal sectional view showing a second step of manufacturing the two-dimensional image detector according to the embodiment, where (a) shows a state where a metal mask is arranged, and (b) shows a conductive paste is arranged. (C) shows a state where the squeegee is moved.
  • FIG. 3 is a longitudinal sectional view showing a third step of manufacturing the two-dimensional image detector according to the embodiment, and FIG. 4 shows a fourth step of manufacturing the two-dimensional image detector according to the embodiment. It is a longitudinal cross-sectional view.
  • the active matrix substrate 1 is formed.
  • a gate electrode 5 and a reference potential electrode 7 made of a metal film such as Ta (tantalum), Al (aluminum), and Mo (molybdenum) are formed on the upper surface of the insulating substrate 3.
  • the insulating substrate 3 for example, Corning # 7059 or # 1737 can be used.
  • the gate electrode 5 and the reference potential electrode 7 are formed, for example, by sputtering deposition with the metal film having a thickness of about 4000 angstroms.
  • the first insulating layer 9 is deposited on the gate electrode 5 and the reference potential electrode 7 described above.
  • the first insulating layer 9 is formed with a thickness of about 3500 angstroms using, for example, SiNx (silicon nitride) or SiOx (silicon oxide) by CVD (Chemical Vapor Deposition).
  • the first insulating layer 9 functions as a gate insulating film and constitutes a pixel array layer 13 having a charge storage capacity in relation to the pixel electrode layer 11 and the reference potential electrode 7.
  • a channel portion 15 is formed in the first insulating layer 9 on the gate electrode 5.
  • the channel portion 15 is formed, for example, by depositing a-Si (amorphous silicon) with a thickness of about 1000 angstroms by using the CVD method, and then diffusing impurities to form an n + layer and patterning it in a desired shape. Formed.
  • the drain electrode 17 is deposited on the channel portion 15, and the pixel electrode layer 11 is deposited from the channel portion 15 over the first insulating layer 9 on the reference potential electrode 7.
  • the drain electrode 17 and the pixel electrode layer 11 are formed with a metal film of Ta (tantalum), Al (aluminum), Ti (titanium) or the like with a thickness of about 4000 angstroms using, for example, sputter deposition.
  • the first insulating layer 9, the pixel electrode layer 11, the gate electrode 5, the drain electrode 17, and the channel portion 15 constitute a switching element 19.
  • the second insulating layer 23 is deposited so as to cover the pixel electrode layer 11 on the reference potential electrode 7. However, the second insulating layer 23 covers a region excluding the opening 21 of the pixel electrode layer 11.
  • the second insulating layer 23 is formed of an insulating film such as SiNx or SiOx with a thickness of about 6000 angstroms using, for example, a CVD method.
  • an organic film such as acrylic or polyimide can be used as the second insulating layer 23.
  • a filler 24a is deposited so as to cover the pixel array layer 13 and the switching element 19, and a contact hole 24b communicating with the opening 21 is formed in the filler 24a.
  • An insulating film 24c is formed on the upper surface of the filler 24a except for the contact hole 24b.
  • a pixel electrode 25 is formed in the contact hole 24b.
  • the pixel electrode 25 is electrically connected to the pixel electrode layer 11 through the contact hole 24 b and the opening 21.
  • the pixel electrode 25 is formed of a transparent electrode such as ITO (Indium Tin Oxide).
  • the pixel electrode 25 is formed such that the diameter in the direction in which bump electrodes described later are arranged is shorter than the diameter of the bump electrode in the direction in which bump electrodes described later are arranged.
  • an inverted staggered type using amorphous silicon as the switching element 19 is exemplified.
  • polysilicon (p-Si) may be used.
  • Staggered) type may be adopted.
  • FIG. 1 only a single switching element 19 is illustrated, but a plurality of switching elements 19 are arranged in a lattice shape in plan view.
  • the bump electrode 27 is formed.
  • the filler 24a, the contact hole 24b, and the insulating film 24c are omitted, and the pixel electrode 25 is disposed in the opening 21. It is drawn in.
  • a metal mask 29 is disposed on the active matrix substrate 1 described above.
  • the metal mask 29 has through holes 31 corresponding to the positions of the pixel electrodes 25 formed on the active matrix substrate 1.
  • manufacturing tolerances exist, even if the metal mask 29 is accurately aligned with respect to the active matrix substrate 1 on one end side, manufacturing tolerances are accumulated on the other end side, and the pixel electrode 25 on the other end side is accumulated.
  • the position of the through hole 31 is shifted.
  • the diameter of the through hole 31 is larger than the diameter of the pixel electrode 25 in the direction in which the through holes 31 are arranged. In other words, the through hole 31 is formed in a size that completely surrounds the pixel electrode 25 in plan view.
  • the squeegee 33 is disposed on one side of the metal mask 29, and the conductive paste 35 is disposed on the contact portion between the squeegee 33 and the metal mask 29.
  • the conductive paste 35 includes, for example, a base material mainly composed of rubber and a conductive material mainly composed of carbon and a binder resin in which an organic substance is gradually volatilized and cured when left at room temperature. It is a thing. About the electroconductive material contained in the electroconductive paste 35, if it has electroconductivity, an appropriate material can be used.
  • the squeegee 33 is moved from one side to the other while being pressed against the active matrix substrate 1. Then, the conductive paste 35 is transferred to each pixel electrode 25 through the through hole 31 of the metal mask 29. By moving the squeegee 33 over the entire surface of the metal mask 29, bump electrodes 27 are formed on all the pixel electrodes 25 formed on the active matrix substrate 1.
  • the counter substrate 37 is formed.
  • the upper bias electrode 39 is formed on one surface.
  • the upper bias electrode 39 is made of a conductive film such as ITO or Au (gold).
  • the upper bias electrode 39 is made of a transmissive material (for example, ITO).
  • the first charge blocking layer 41 is formed on the entire surface of the upper bias electrode 39.
  • the first charge blocking layer 41 include a p-type semiconductor layer made of ZnTe or the like.
  • the semiconductor layer 43 is formed on the lower surface of the charge blocking layer 41.
  • the semiconductor layer 43 is, for example, a divisor of CdTe (Cadmium Telluride) or CdZnTe (Cadmium Zinc Telluride) compound semiconductor using a metal organic chemical vapor deposition (MOCVD (Metal Organic Chemical Vapor Deposition)) method. It is formed by forming a film with a thickness of 100 ⁇ m.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the second charge blocking layer 45 is formed on the lower surface of the semiconductor layer 43 on the opposite side of the upper bias electrode 39 across the semiconductor layer 43.
  • the second charge blocking layer 45 is composed of an n-type semiconductor layer made of, for example, CdS (Cadmium Sulfide) or ZnS (Zinc Sulfide).
  • a photoconductive i-type semiconductor layer 43 is sandwiched between a first charge blocking layer (p-type semiconductor layer) 41 and a second charge blocking layer (n-type semiconductor layer) 45.
  • a pin photodiode structure Therefore, dark current when X-rays are not irradiated is suppressed, and sensor characteristics with an excellent S / N ratio can be obtained.
  • the structure of the counter substrate 37 is not limited to the pin type described above, but may be a Schottky junction type, a MIS (Metal-Insulator Semiconductor) junction type, or the like. Further, depending on the required specifications, one or both of the first charge blocking layer 41 and the second charge blocking layer 45 may be omitted.
  • the active matrix substrate 1 manufactured as described above and the counter substrate 37 are bonded together.
  • the counter substrate 37 is bonded to the pixel electrode 25 and bump electrode 27 side of the active matrix substrate 1 with the second charge blocking layer 45 side facing. By leaving at room temperature in this state, the active matrix substrate 1 and the counter substrate 37 are electrically and mechanically connected to complete the two-dimensional image detector.
  • FIG. 5 is a schematic diagram for explaining the accumulation of pitch deviation due to the tolerance of the metal mask.
  • the bump electrode 27 is formed by aligning the through hole 31 of the metal mask 29 and the pixel electrode 25 at the right end of the active matrix substrate 1 in the second step described above. Further, in the metal mask 29, it is assumed that pitch deviations of the through holes 41 are accumulated from the right end to the left end due to manufacturing tolerances.
  • P Accumulated length of pitch deviation at the left end where the deviation of the through-hole 31 is accumulated most due to tolerance
  • B Diameter of the bump electrode 27 in the arrangement direction of the bump electrode 27
  • D Size of the pixel electrode 25 in the arrangement direction of the bump electrode 27
  • Diameter L Pitch of the pixel electrodes 25 in the arrangement direction of the bump electrodes 27
  • d Arrangement interval of the pixel electrodes 25 in the arrangement direction of the bump electrodes 27
  • the center of the pixel electrode 25 and the bump electrode 27 at the right end coincide with each other, but the center of the pixel electrode 25 and the bump electrode 27 at the left end is shifted by the accumulation length P of the pitch deviation.
  • the through hole 31 of the metal mask 29 is formed such that the diameter in the direction in which the through holes 31 are arranged is larger than the diameter of the pixel electrode 25 in that direction. That is, the diameter of the pixel electrode 25 in the direction in which the bump electrodes 27 are arranged is formed to be relatively smaller than the diameter of the bump electrodes 27. In other words, the bump electrode 27 is formed relatively larger than the pixel electrode 25.
  • the gap d between the pixel electrodes can be increased, and the tolerance of deviation until the bump electrode 27 comes into contact with the adjacent pixel electrode 25 can be increased. Therefore, it is possible to prevent a pixel defect from occurring due to the positional deviation of the bump electrode 27.
  • the area where the bump electrode 27 and the counter substrate 37 are in contact affects the collection efficiency of the charges collected on the counter substrate 37.
  • the pixel electrode 25 is formed to have an area smaller than that of the bump electrode 27.
  • the size of the bump electrode 27 is the same as the conventional one, the contact area between the bump electrode 27 and the counter substrate 37 does not change.
  • the numerical aperture ratio can be made equivalent. As a result, while maintaining the charge collection efficiency, it is possible to prevent problems due to the deviation of the bump electrode 27 due to the manufacturing tolerance of the through hole 31 of the metal mask 29.
  • the relationship between the bump electrode 27 and the pixel electrode 25 in the arrangement direction preferably satisfies the following two conditional expressions.
  • FIG. 6 is a schematic diagram for explaining conditions for preventing the bump electrode from straddling adjacent pixel electrodes.
  • FIG. 6 shows a state in which the bump electrode 27 extends over the adjacent pixel electrode 25.
  • the sum of B / 2, which is half the diameter of the bump electrode 27, and P, which is the maximum deviation (accumulation length of pitch deviation) of the center position between the pixel electrode 25 and the bump electrode 27, is the pixel electrode.
  • L which is 25 pitches
  • D / 2 which is half the diameter of the pixel electrode 25. Therefore, each pixel electrode 25 is preferably formed such that the difference between the pitch L and the length D / 2 is larger than B / 2 + P.
  • FIG. 7 is a schematic diagram for explaining the condition for preventing the bump electrode from being detached from the pixel electrode.
  • FIG. 7 shows a state where the bump electrode 27 is detached from the pixel electrode 25.
  • the difference between the pitch shift accumulation length P and B / 2 which is half the diameter of the bump electrode 27 is equal to D / 2 which is half the diameter of the pixel electrode 25. Therefore, the electrode pixel 25 is preferably formed such that its length D / 2 is greater than the difference between the pitch shift accumulation length P and the length B / 2. As a result, a problem that the bump electrode 27 is detached from the pixel electrode 25 can be prevented.
  • the present invention is not limited to the above embodiment, and can be modified as follows.
  • the semiconductor layer 43 is composed of a compound semiconductor of CdTe or CdZnTe.
  • the present invention is not limited to the material of the semiconductor layer 43, and can be applied to any two-dimensional image detector that connects the active matrix substrate 1 and the counter substrate 37 using the bump electrodes 37. .
  • the pixel electrode 25 is formed so as to satisfy the expressions (1) and (2).
  • the pixel electrode 25 is smaller than the bump electrode 27 even if these expressions are not satisfied. If it is formed, it is possible to improve the defect caused by the pitch deviation as compared with the conventional case.
  • the present invention is suitable for a two-dimensional image detector that detects an image and a manufacturing method thereof.

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Measurement Of Radiation (AREA)

Abstract

　バンプ電極２７の配列されている方向における画素電極２５の径Ｄがバンプ電極２７の径Ｂよりも相対的に小さく形成されている。したがって、画素電極間隔ｄが拡がり、バンプ電極２７が隣接する画素電極２５に接触するまでのズレの許容度を大きくすることができる。したがって、バンプ電極２７の位置ズレに起因して画素欠陥が生じることを防止できる。

Description

二次元画像検出器及びその製造方法
　この発明は、Ｘ線等の放射線、可視光、赤外線等の画像を検出する二次元画像検出器及びその製造方法に関する。
　従来、この種の装置として、格子状に配置された複数個のスイッチング素子と、スイッチング素子ごとに形成された電荷蓄積容量及び画素電極を備えた画素配列層とを含むアクティブマトリクス基板と、画素配列層に対向配置される電極部と、光等を電荷信号に変換する半導体層とを備えた対向基板とを備え、アクティブマトリクス基板と対向基板とをスクリーン印刷で形成したバンプ電極で電気的に接続して構成されたものがある（例えば、特許文献１参照）。
　この二次元画像検出器は、アクティブマトリクス基板の画素配列層に格子状に形成された画素電極を備えており、この部分と対向基板とをバンプ電極で接続している。また、アクティブマトリクス基板の画素電極は、対向基板の半導体層で生じた電荷を効率的に収集するため、かつ、バンプ電極がはみ出ないように、バンプ電極に比較して大きく形成されている。
特開２００８－１７１８３３号公報
　しかしながら、このような構成を有する従来例の場合には、次のような問題がある。
　すなわち、従来の装置は、スクリーン印刷で画素電極上にバンプ電極を形成するが、スクリーン印刷で用いるメタルマスクの複数個の貫通穴のピッチには、製造時の公差が存在する。したがって、アクティブマトリクス基板に対してメタルマスクを正確に位置合わせしても、位置合わせを行った一端側から他端側に向かって位置ズレが蓄積され、他端側では電極画素とバンプ電極との位置ズレが大きくなる。その結果、他端側では、バンプ電極が画素電極から外れたり、隣接した画素電極にまたがって形成されたりする問題が生じることがある。なお、バンプ電極が画素電極から外れるとその画素が欠陥となり、バンプ電極が二つの画素電極にまたがると、その二つの画素が欠陥となる。
　この発明は、このような事情に鑑みてなされたものであって、画素電極とバンプ電極との相対的な大きさを工夫することにより、バンプ径を従来より小さくすることなくバンプ電極の位置ズレに起因して画素欠陥が生じることを防止できる二次元画像検出器及びその製造方法を提供することを目的とする。
　本発明は、このような目的を達成するために、次のような構成をとる。
　すなわち、この発明は、行列方向に設列された複数個のスイッチング素子と、前記各スイッチング素子に接続され、画素電極を含む電荷蓄積容量とからなる画素配列層とを含むアクティブマトリクス基板と、前記画素配列層に対向して形成される電極部と、前記画素配列層と前記電極部との間に設けられ、光もしくは放射線を電気信号に変換する半導体層とを含む対向基板とを備え、前記アクティブマトリクス基板と前記対向基板とが対向して配置されるとともに、前記アクティブマトリクスの画素電極と前記対向基板とが、導電性ペーストをスクリーン印刷して形成されるバンプ電極によって電気的に接続される二次元画像検出器において、前記画素電極の配列方向の径は、前記バンプ電極の当該配列方向の径さよりも小さく形成されていることを特徴とするものである。
　この発明によれば、アクティブマトリクス基板と対向基板とを対向して配置し、画素電極と対向基板とをスクリーン印刷によるバンプ電極で電気的に接続する。画素電極は、バンプ電極よりも小さく形成されているので、画素電極間隔が拡がり、バンプ電極が隣接する画素電極に接触するまでのズレの許容度を大きくすることができる。したがって、バンプ電極の位置ズレに起因して画素欠陥が生じることを防止できる。なお、画素電極を小さくしても、対向基板と接触するバンプ電極の大きさが従来と同じであれば、対向基板で収集された電荷を収集する電気的な開口率を低下させることがない。したがって、電荷の収集効率を低下させることもない。
　また、この発明において、前記スクリーン印刷時におけるバンプ電極形成用の貫通穴のピッチが伸びてゆく場合におけるピッチズレの蓄積をＰとし、前記バンプ電極の配列方向における前記バンプ電極の径をＢとし、前記バンプ電極の配列方向における前記画素電極の径をＤとし、前記画素電極のピッチをＬとした場合、前記バンプ電極の配列方向における前記バンプ電極の径と画素電極の径は、Ｂ／２＋Ｐ＜Ｌ－Ｄ／２、かつ、Ｐ－Ｂ／２＜Ｄ／２の関係を満たすことが好ましい。
　上記の二式の条件を満たすことにより、バンプ電極が隣接する画素電極に接触することがなく、かつ、バンプ電極が画素電極から外れることがない。
　また、この発明において、前記半導体層は、ＣｄＴｅまたはＣｄＺｎＴｅ化合物半導体であることが好ましい。
　半導体層がＣｄＴｅまたはＣｄＺｎＴｅ化合物半導体である場合には、アクティブマトリクス基板と対向基板とを貼り合わせ、バンプ電極で接続を行う。したがって、半導体層がこれらの半導体で構成されている場合に最も効果が期待できる。
　また、この発明は、行列方向に設列された複数個のスイッチング素子と、前記各スイッチング素子に接続され、画素電極を含む電荷蓄積容量とからなる画素配列層とを含むアクティブマトリクス基板と、前記画素配列層に対向して形成される電極部と、前記画素配列層と前記電極部との間に設けられ、光もしくは放射線を電気信号に変換する半導体層とを含む対向基板とを備えている二次元画像検出器の製造方法において、前記画素配列層及び前記スイッチング素子を含むアクティブマトリクス基板を形成する第１の工程と、前記アクティブマトリクス基板の各画素電極上に導電性ペーストをスクリーン印刷によりバンプ電極を形成する第２の工程と、前記電極部と前記半導体層とを含む対向基板を形成する第３の工程と、前記アクティブマトリクス基板の前記画素配列層と前記対向基板の前記半導体層とが対向して両基板が配置されるように、前記両基板の前記画素配列層及び前記半導体層を前記バンプ電極で電気的に接続する第４の工程とを備え、前記第１の工程における前記画素電極の配列方向の径は、前記第２の工程における前記バンプ電極の当該配列方向の径よりも小さく形成されているものである。
　この発明によれば、第１の工程でアクティブマトリクス基板を形成し、第２の工程でアクティブマトリクス基板の各画素電極上にバンプ電極を形成し、第３の工程で対向基板を形成し、アクティブマトリクス基板と対向基板とを対向させて、画素配列層と半導体層とをスクリーン印刷によるバンプ電極で電気的に接続する。画素電極は、バンプ電極よりも小さく形成されているので、画素電極間隔が拡がり、バンプ電極が隣接する画素電極に接触するまでのズレの許容度を大きくすることができる。したがって、バンプ電極の位置ズレに起因して画素欠陥が生じることを防止できる。
　この発明に係る二次元画像検出器によれば、アクティブマトリクス基板と対向基板とを対向して配置し、画素電極と対向基板とをスクリーン印刷によるバンプ電極で電気的に接続する。画素電極は、バンプ電極よりも小さく形成されているので、画素電極間隔が拡がり、バンプ電極が隣接する画素電極に接触するまでのズレの許容度を大きくすることができる。したがって、バンプ電極の位置ズレに起因して画素欠陥が生じることを防止できる。
実施例に係る二次元画像検出器を製造する第１の工程を示す縦断面図である。 実施例に係る二次元画像検出器を製造する第２の工程を示す縦断面図であり、（ａ）はメタルマスクを配置した状態を示し、（ｂ）は導電性ペーストを配置した状態を示し、（ｃ）はスキージを移動させた状態を示す。 実施例に係る二次元画像検出器を製造する第３の工程を示す縦断面図である。 実施例に係る二次元画像検出器を製造する第４の工程を示す縦断面図である。 メタルマスクの公差によるピッチズレの蓄積について説明するための模式図である。 バンプ電極が隣接する画素電極にまたがらないようにする条件について説明するための模式図である。 バンプ電極が画素電極から外れないようにする条件について説明するための模式図である。
　以下、図面を参照してこの発明の一実施例について説明する。
　図１は、実施例に係る二次元画像検出器を製造する第１の工程を示す縦断面図である。図２は、実施例に係る二次元画像検出器を製造する第２の工程を示す縦断面図であり、（ａ）はメタルマスクを配置した状態を示し、（ｂ）は導電性ペーストを配置した状態を示し、（ｃ）はスキージを移動させた状態を示す。図３は、実施例に係る二次元画像検出器を製造する第３の工程を示す縦断面図であり、図４は、実施例に係る二次元画像検出器を製造する第４の工程を示す縦断面図である。
　第１の工程（図１）
　第１の工程では、アクティブマトリクス基板１を形成する。アクティブマトリクス基板１は、絶縁基板３の上面に、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｍｏ（モリブデン）等の金属膜からなるゲート電極５及び基準電位電極７を形成する。絶縁基板３としては、例えば、コーニング社製♯７０５９や♯１７３７を用いることができる。また、ゲート電極５及び基準電位電極７は、例えば、スパッタ蒸着を用いて、上記の金属膜を約４０００オングストロームの膜厚で形成される。
　次に、第１絶縁層９を上述したゲート電極５及び基準電位電極７の上に被着する。第１絶縁層９は、例えば、ＳｉＮｘ（窒化シリコン）や、ＳｉＯｘ（酸化シリコン）をＣＶＤ（Chemical Vapor Deposition）法を用いて、約３５００オングストロームの厚さで形成される。第１絶縁層９は、ゲート絶縁膜として作用するほか、画素電極層１１及び基準電位電極７との関係において電荷蓄積容量を有する画素配列層１３を構成する。
　次に、ゲート電極５上の第１絶縁層９にチャネル部１５を形成する。このチャネル部１５は、例えば、ＣＶＤ法を用いて、ａ－Ｓｉ（アモルファスシリコン）を約１０００オングストロームの厚さで被着させた後、不純物を拡散させてｎ＋層とし、所望の形状にパターン化することによって形成される。
　次に、チャネル部１５にドレイン電極１７を被着させ、チャネル部１５から基準電位電極７上の第１絶縁層９にわたって画素電極層１１を被着させる。ドレイン電極１７と画素電極層１１は、例えば、スパッタ蒸着を用いて、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｔｉ（チタン）等の金属膜を約４０００オングストロームの厚さで形成される。
　上述した第１絶縁層９と、画素電極層１１と、ゲート電極５、ドレイン電極１７と、チャネル部１５とによって、スイッチング素子１９が構成される。
　次に、基準電位電極７上にあたる画素電極層１１を覆うように、第２絶縁層２３を被着する。但し、第２絶縁層２３は、画素電極層１１の開口部２１を除く領域を覆う。第２絶縁層２３は、例えば、ＣＶＤ法を用いて、ＳｉＮｘやＳｉＯｘ等の絶縁膜を約６０００オングストロームの厚さで形成される。また、第２絶縁層２３として、無機膜のほかにアクリルやポリイミド等の有機膜を利用することもできる。
　さらに、上記の画素配列層１３及びスイッチング素子１９を覆うように、充填材２４ａが堆積され、充填材２４ａには上記の開口部２１に連通するコンタクトホール２４ｂが形成される。また、充填材２４ａの上面には、コンタクトホール２４ｂを除いて絶縁膜２４ｃが形成される。コンタクトホール２４ｂには画素電極２５が形成される。画素電極２５は、コンタクトホール２４ｂ及び開口部２１を介して画素電極層１１に電気的に接続される。画素電極２５は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明電極で形成される。この画素電極２５は、後述するバンプ電極が配列されている方向の径が、後述するバンプ電極が配列されている方向におけるバンプ電極の径よりも短く形成されている。
　なお、上述したアクティブマトリクス基板１では、スイッチング素子１９としてアモルファスシリコンを用いたインバーテッド・スタガード（inverted staggered）型を例示したが、例えば、ポリシリコン（ｐ－Ｓｉ）を用いてもよく、スタガード（staggered）型を採用してもよい。また、図１においては単一のスイッチング素子１９だけが描かれているが、平面視においては複数個のスイッチング素子１９が格子状に配置されている。
　第２の工程（図２）
　第２の工程では、バンプ電極２７を形成する。なお、以下の説明においては、図示の関係上、図２～図７では、上述した充填材２４ａ、コンタクトホール２４ｂ、絶縁膜２４ｃを省略し、画素電極２５が開口部２１に配置されているように描いてある。
　図２（ａ）に示すように、上述したアクティブマトリクス基板１上に、メタルマスク２９を配置する。このメタルマスク２９は、アクティブマトリクス基板１に形成されている各画素電極２５の位置に対応した貫通穴３１が形成されている。但し、製造公差が存在するので、メタルマスク２９をアクティブマトリクス基板１に対して一端側で正確に位置合わせをしても、他端側では製造公差が累積し、他端側における画素電極２５に対して貫通穴３１の位置がずれる。
　貫通穴３１は、貫通穴３１が配列されている方向における径が、その方向における画素電極２５の径よりも大きく形成されている。換言すると、平面視では、貫通穴３１が画素電極２５を完全に囲う大きさで形成されている。
　図２（ｂ）に示すように、メタルマスク２９の一方にスキージ３３を配置し、スキージ３３とメタルマスク２９との接触部分に導電性ペースト３５を配置する。導電性ペースト３５は、例えば、ゴムを主成分とした母材に、カーボンを主成分とした導電性材料と、常温で放置することにより有機物質が徐々に揮発して硬化するバインダー樹脂とを配合したものである。導電性ペースト３５に含まれる導電性材料については、導電性を有していれば適宜の材料を用いることができる。
　図２（ｃ）に示すように、一方から他方へスキージ３３をアクティブマトリクス基板１に押圧しつつ移動させる。すると、導電性ペースト３５がメタルマスク２９の貫通穴３１を通って各画素電極２５に転移される。スキージ３３をメタルマスク２９の全面にわたって移動させることにより、アクティブマトリクス基板１に形成されている全ての画素電極２５上にバンプ電極２７が形成される。
　第３の工程（図３）
　第３の工程では、対向基板３７を形成する。
　一方面に上部バイアス電極３９を形成する。この上部バイアス電極３９は、ＩＴＯ、Ａｕ（金）等の導電膜から構成されている。但し、可視光により画像化を行う二次元画像検出器の場合には、上部バイアス電極３９を透過性の材料（例えば、ＩＴＯ）で構成する。
　次に、上部バイアス電極３９の全面に第１電荷阻止層４１を形成する。第１電荷阻止層４１としては、例えば、ＺｎＴｅなどからなるｐ型の半導体層が挙げられる。さらに、電荷阻止層４１の下面に、半導体層４３が形成される。半導体層４３は、例えば、ＣｄＴｅ（Cadmium Telluride）やＣｄＺｎＴｅ（Cadmium Zinc Telluride）の化合物半導体の多結晶膜を有機金属気相成長法（ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition））法を用いて、約数百μｍの厚みで成膜することにより形成される。
　そして、半導体層４３を挟んで上部バイアス電極３９の反対側にあたる半導体層４３の下面に第２電荷阻止層４５を形成する。この第２電荷阻止層４５は、例えば、ＣｄＳ（Cadmium Sulfide）またはＺｎＳ（Zinc Sulfide）などからなるｎ型の半導体層で構成される。
　上述した対向基板３７は、第１電荷阻止層（ｐ型半導体層）４１と、第２電荷阻止層（ｎ型半導体層）４５とに、光導電性を有するｉ型の半導体層４３が挟まれたｐｉｎフォトダイオード構造を備えている。したがって、Ｘ線が照射されないときの暗電流が抑制され、Ｓ／Ｎ比が優れたセンサ特性を得ることができる。
　なお、対向基板３７の構造は、上述したｐｉｎ型に限定されるものではなく、ショットキー接合型、ＭＩＳ（Metal-Insulator Semiconductor）接合型などであってもよい。また、要求される仕様によっては、第１電荷阻止層４１と第２電荷阻止層４５の一方、または両者を省略するようにしてもよい。
　第４の工程（図４）
　第４の工程では、バンプ電極２７による電気的な接続を行う。
　上述したようにして作製されたアクティブマトリクス基板１と、対向基板３７とを貼り合わせる。対向基板３７は、アクティブマトリクス基板１の画素電極２５及びバンプ電極２７側に第２の電荷阻止層４５側を向けた姿勢で貼り合わされる。この状態で常温放置することにより、アクティブマトリクス基板１と対向基板３７とが電気的及び機械的に接続され、二次元画像検出器が完成する。
　上述したように、画素電極２５はバンプ電極２７よりも小さく形成されている。その利点について図５を参照して説明する。なお、図５は、メタルマスクの公差によるピッチズレの蓄積について説明するための模式図である。
　ここでは、上述した第２の工程において、メタルマスク２９の貫通穴３１と、アクティブマトリクス基板１の右端にある画素電極２５とが位置合わせをされてバンプ電極２７が形成されたものとして説明する。また、メタルマスク２９は、製造公差に起因して、右端から左端に向かって貫通穴４１のピッチズレが蓄積しているものとする。
　この図５における符号の意味は、次の通りである。
　Ｐ：公差に起因して最も貫通穴３１のズレが蓄積した左端におけるピッチズレの蓄積長さ
　Ｂ：バンプ電極２７の配列方向におけるバンプ電極２７の径
　Ｄ：バンプ電極２７の配列方向における画素電極２５の径
　Ｌ：バンプ電極２７の配列方向における画素電極２５のピッチ
　ｄ：バンプ電極２７の配列方向における画素電極２５の配置間隔
　図５に示すように、右端における画素電極２５とバンプ電極２７とは中心が一致するが、左端における画素電極２５とバンプ電極２７とは中心がピッチズレの蓄積長さＰだけずれることになる。しかしながら、この実施例では、メタルマスク２９の貫通穴３１は、貫通穴３１が配列されている方向における径が、その方向における画素電極２５の径よりも大きく形成されている。つまり、バンプ電極２７の配列されている方向における画素電極２５の径がバンプ電極２７の径よりも相対的に小さく形成されている。換言すると、バンプ電極２７は、画素電極２５よりも相対的に大きく形成されている。したがって、画素電極間隔ｄが拡がり、バンプ電極２７が隣接する画素電極２５に接触するまでのズレの許容度を大きくすることができる。したがって、バンプ電極２７の位置ズレに起因して画素欠陥が生じることを防止できる。
　なお、バンプ電極２７と対向基板３７とが接触する面積は、対向基板３７で収集された電荷の収集効率に影響を与える。画素電極２５は、バンプ電極２７よりも面積が小さく形成されているが、バンプ電極２７の大きさが従来と同等であれば、バンプ電極２７と対向基板３７との接触面積が変わらないので、電気的な開口率も同等にすることができる。その結果、電荷の収集効率を維持しつつも、メタルマスク２９の貫通穴３１の製造公差に起因するバンプ電極２７のズレによる不具合を防止できる。
　また、バンプ電極２７と配列方向における画素電極２５の関係は、次の二つの条件式を満たすことが好ましい。
　Ｂ／２＋Ｐ＜Ｌ－Ｄ／２　……　（１）
　Ｐ－Ｂ／２＜Ｄ／２　　　……　（２）
　上記の（１）式について、図６を参照して説明する。なお、図６は、バンプ電極が隣接する画素電極にまたがらないようにする条件について説明するための模式図である。
　図６は、バンプ電極２７が隣接する画素電極２５にまたがった状態を示す。この状態では、バンプ電極２７の径の半分であるＢ／２と、画素電極２５とバンプ電極２７との中心位置の最大のズレ（ピッチズレの蓄積長さ）であるＰとの和が、画素電極２５のピッチであるＬと、画素電極２５の径の半分であるＤ／２との差分に等しい。したがって、各画素電極２５は、ピッチＬと長さＤ／２の差分が、Ｂ／２＋Ｐより大きくなるように形成されるのが好ましい。これにより、隣接する画素電極２５をバンプ電極２７がまたぐことに起因する不具合を防止できる。
　上記の（２）式について、図７は、バンプ電極が画素電極から外れないようにする条件について説明するための模式図である。
　図７は、バンプ電極２７が画素電極２５から外れた状態を示す。この状態では、ピッチズレの蓄積長さＰと、バンプ電極２７の径の半分であるＢ／２との差分が、画素電極２５の径の半分であるＤ／２に等しい。したがって、電極画素２５は、その長さＤ／２が、ピッチズレの蓄積長さＰと長さＢ／２の差分より大きくなるように形成されるのが好ましい。これにより、画素電極２５からバンプ電極２７が外れる不具合を防止できる。
　この発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。
　（１）上述した実施例では、半導体層４３がＣｄＴｅやＣｄＺｎＴｅの化合物半導体で構成されているとした。しかし、この発明は、半導体層４３の材料に限定されるものではなく、バンプ電極３７を用いてアクティブマトリクス基板１と対向基板３７とを接続する二次元画像検出器であれば適用することができる。
　（２）上述した実施例では、（１）式及び（２）式を満たすように画素電極２５を形成したが、この発明はこれらの数式を満たさなくても画素電極２５がバンプ電極２７より小さく形成されていれば、ピッチズレに起因する不具合を従来よりも改善することができる。
　以上のように、本発明は、画像を検出する二次元画像検出器及びその製造方法に適している。
　１　…　アクティブマトリクス基板
　３　…　絶縁基板
　５　…　ゲート電極
　１１　…　画素電極層
　１９　…　スイッチング素子
　２５　…　画素電極
　２７　…　バンプ電極
　２９　…　メタルマスク
　３１　…　貫通穴
　３７　…　対向基板
　４３　…　半導体層
　Ｐ　…　ピッチズレの蓄積長さ
　Ｂ　…　バンプ電極の径
　Ｄ　…　画素電極の径
　Ｌ　…　画素電極のピッチ
　ｄ　…　画素電極の配置間隔

Claims (4)

  1. 　行列方向に設列された複数個のスイッチング素子と、前記各スイッチング素子に接続され、画素電極を含む電荷蓄積容量とからなる画素配列層とを含むアクティブマトリクス基板と、前記画素配列層に対向して形成される電極部と、前記画素配列層と前記電極部との間に設けられ、光もしくは放射線を電気信号に変換する半導体層とを含む対向基板とを備え、前記アクティブマトリクス基板と前記対向基板とが対向して配置されるとともに、前記アクティブマトリクスの画素電極と前記対向基板とが、導電性ペーストをスクリーン印刷して形成されるバンプ電極によって電気的に接続される二次元画像検出器において、
    　前記画素電極の配列方向の径は、前記バンプ電極の当該配列方向の径よりも小さく形成されていることを特徴とする二次元画像検出器。
  2. 　請求項１に記載の二次元画像検出器において、
    　前記スクリーン印刷時におけるバンプ電極形成用の貫通穴のピッチが伸びてゆく場合におけるピッチズレの蓄積をＰとし、前記バンプ電極の配列方向における前記バンプ電極の径をＢとし、前記バンプ電極の配列方向における前記画素電極の径をＤとし、前記画素電極のピッチをＬとした場合、前記バンプ電極の配列方向における前記バンプ電極の径と画素電極の径は、Ｂ／２＋Ｐ＜Ｌ－Ｄ／２、かつ、Ｐ－Ｂ／２＜Ｄ／２の関係を満たすことを特徴とする二次元画像検出器。
  3. 　請求項１または２に記載の二次元画像検出器において、
    　前記半導体層は、ＣｄＴｅまたはＣｄＺｎＴｅ化合物半導体であることを特徴とする二次元画像検出器。
  4. 　行列方向に設列された複数個のスイッチング素子と、前記各スイッチング素子に接続され、画素電極を含む電荷蓄積容量とからなる画素配列層とを含むアクティブマトリクス基板と、前記画素配列層に対向して形成される電極部と、前記画素配列層と前記電極部との間に設けられ、光もしくは放射線を電気信号に変換する半導体層とを含む対向基板とを備えている二次元画像検出器の製造方法において、
    　前記画素配列層及び前記スイッチング素子を含むアクティブマトリクス基板を形成する第１の工程と、
    　前記アクティブマトリクス基板の各画素電極上に導電性ペーストをスクリーン印刷によりバンプ電極を形成する第２の工程と、
    　前記電極部と前記半導体層とを含む対向基板を形成する第３の工程と、
    　前記アクティブマトリクス基板の前記画素配列層と前記対向基板の前記半導体層とが対向して両基板が配置されるように、前記両基板の前記画素配列層及び前記半導体層を前記バンプ電極で電気的に接続する第４の工程とを備え、
    　前記第１の工程における前記画素電極の配列方向の径は、前記第２の工程における前記バンプ電極の当該配列方向の径よりも小さく形成されていることを特徴とする二次元画像検出器の製造方法。
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