[go: up one dir, main page]

WO2012005003A1 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

Info

Publication number
WO2012005003A1
WO2012005003A1 PCT/JP2011/003902 JP2011003902W WO2012005003A1 WO 2012005003 A1 WO2012005003 A1 WO 2012005003A1 JP 2011003902 W JP2011003902 W JP 2011003902W WO 2012005003 A1 WO2012005003 A1 WO 2012005003A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
wiring
electrode
memory device
nonvolatile semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2011/003902
Other languages
English (en)
French (fr)
Inventor
清孝 ▲辻▼
巧 三河
健司 富永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to US13/498,541 priority Critical patent/US8551853B2/en
Priority to CN201180003594.6A priority patent/CN102484114B/zh
Priority to JP2011547096A priority patent/JP4969707B2/ja
Publication of WO2012005003A1 publication Critical patent/WO2012005003A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Definitions

  • the present invention relates to a cross-point type nonvolatile semiconductor memory device using a resistance change layer, and more particularly to a nonvolatile semiconductor memory device having a structure suitable for miniaturization.
  • ReRAM resistance-change memory
  • NiO nickel oxide film
  • V 2 O 5 vanadium oxide film
  • ZnO zinc oxide film
  • niobium oxide film Nb 2 O 5
  • titanium oxide film TiO 2
  • WO 3 tungsten oxide A film
  • CoO cobalt oxide film
  • the cross-point type memory cell described in Patent Document 2 discloses a configuration in which a memory plug having a multilayer structure is sandwiched between two intersecting conductive lines 210 and 215 as shown in FIG.
  • the memory plug includes two electrodes 220 and 230 that sandwich a CMO memory layer 225 that forms a resistance change element, and two metal layers 235 and 245 that sandwich an insulating layer 240 that forms an MIM diode.
  • the manufacturing method forms the memory plug by etching after laminating each layer over the entire surface.
  • the contact area between the photoresist that protects the memory plug region during etching and the surface of the multilayer structure is reduced, the adhesion is lowered, and the pattern of the memory plug cannot be formed stably. There is.
  • an object of the present invention is to form a memory cell having a multilayer structure in a memory cell hole so that the characteristics are more uniform.
  • the present inventors considered that it is possible to form a memory cell having a multilayer structure inside a fine memory cell hole by using electroless selective growth plating, and have intensively studied a specific method thereof. As a result, the following knowledge was obtained.
  • an interlayer insulating layer made of SiO 2 is formed on the metal wiring, and the memory cell hole is formed so that the metal wiring is exposed in the interlayer insulating layer.
  • an electrode material that is, a material to be an electrode of a resistance change element is deposited on the metal wiring by using a deposition method such as sputtering
  • the electrode material is also deposited on the interlayer insulating layer.
  • the electrode material on the interlayer insulating layer must be removed by CMP or the like, but when platinum or the like is used as the electrode material, removal by CMP may be difficult.
  • electroless selective growth plating is used, the electrode material can be deposited only on the wiring made of metal without depositing the electrode material on the interlayer insulating layer made of SiO 2 .
  • the thickness of the obtained electrode layer varies greatly. Further, it has been found that the thicknesses of the electrode layers formed on the same metal wiring are almost uniform, while the thicknesses of the electrode layers formed on different metal wirings may be greatly different.
  • the following mechanism can be considered as the cause of this phenomenon.
  • electroless selective growth plating no current flows through the surface to be plated, and the reaction proceeds by exchanging charges between components in the plating solution and the surface to be plated. For this reason, the progress of the plating reaction is greatly affected by the potential of the surface to be plated. Since the potentials of the same metal wiring are almost the same, plating starts at substantially the same timing, and the thickness of the obtained electrode layer becomes substantially uniform. On the other hand, when the potential is different for different metal wirings, the timing at which plating starts is also different, and the thickness of the obtained electrode layer is also different.
  • the thickness of the electrode layer varies, for example, the following problems may occur.
  • variable resistance layer is uniform
  • the thicker the electrode layer the smaller the initial resistance of the variable resistance element. This is presumably because the flatness of the surface of the noble metal electrode deteriorates as the stress of the noble metal electrode increases. Since the flatness is deteriorated, the electric field is not uniformly applied to the variable resistance layer, and the characteristics of the variable resistance element are also affected. Specifically, for example, problems such as variations in initial resistance, voltage and current in which resistance change occurs, change width of the resistance value, and the like, and reliability (retention, endurance) may decrease.
  • the thickness of the resistance change layer becomes thinner as the electrode layer becomes thicker. If the thickness of the resistance change layer is different, the electric field strength applied to the resistance change layer is different even when the same voltage is applied between the word line and the bit line, and as a result, the characteristics of the resistance change element are also affected. Specifically, for example, there may occur problems such as variations in voltage and current causing resistance change, change width of resistance value, and the like, and reliability (retention and endurance) being lowered.
  • variable resistance layer for example, in the case of a two-layer structure in which a low resistance layer with a low oxygen content is stacked on a high resistance layer with a high oxygen content, the higher the electrode layer, the higher the resistance. Shallow holes when depositing layers. As a result, even if the film formation time is the same, the high resistance layer is formed thicker, and the characteristics of the resistance change element are also affected. Specifically, for example, problems such as variations in initial resistance, voltage and current in which resistance change occurs, change width of the resistance value, and the like, and reliability (retention, endurance) may decrease.
  • the plating reaction tends to start when the exposed metal area is large, and the plating reaction tends to hardly start when the exposed area is small.
  • the inventors of the present invention have confirmed by experiments that, when an electrode material is deposited on the metal wiring exposed in the memory cell hole, the plating reaction tends to start as the exposed area of the metal in the hole increases. Based on these results, for each metal wiring, apart from the memory cell holes, a dummy hole having a large opening area (also referred to as a uniform plating hole) is formed on the same metal wiring, so that different metal wirings can be connected.
  • a nonvolatile semiconductor memory device covers a substrate, a plurality of first wirings formed in a stripe shape on the substrate, and the plurality of first wirings.
  • the plurality of first wirings and the plurality of second wirings are crossed in the interlayer insulating layer between the plurality of first wirings and the plurality of second wirings at respective intersections in plan view.
  • the area of the first wiring exposed in the lower opening of the dummy hole is larger than the area of the first wiring exposed in the lower opening of one memory cell hole.
  • a method for manufacturing a nonvolatile semiconductor memory device comprising: forming a plurality of stripe-shaped first wirings on a substrate; and forming an interlayer insulating layer on the substrate including the plurality of first wirings.
  • the electrode material is deposited in a dummy with a large area and a small aspect ratio (hole height / maximum dimension at the hole bottom). It starts preferentially at the bottom surface of the hole, and the deposition at the bottom surface of the memory cell hole in which the resistance change element is formed is performed simultaneously with the start of deposition at the bottom surface of the dummy hole.
  • the deposition start time of the first electrode material in the variable resistance element portion is uniform as compared with the case where there is no dummy hole, so that the thickness of the first electrode is the same in all variable resistance elements. I can do it.
  • the dimension on the short side is the same as or larger than the diameter in the planar shape of the resistance change element, and below the dummy hole.
  • a rectangle that is the same as or smaller than the wiring width of the first wiring is preferable.
  • a layout may be adopted in which a part of the dummy hole protrudes from the first wiring underneath in plan view.
  • the side surface of the first wiring is also exposed at the protruding portion, so that the effect of uniforming the plating film thickness by the dummy hole can be obtained.
  • a nonvolatile semiconductor memory device includes a substrate, a plurality of first wirings formed in a stripe shape on the substrate, and an interlayer insulation formed to cover the plurality of first wirings.
  • a plurality of second wirings formed in a stripe shape in a direction intersecting with the plurality of first wirings above the plurality of first wirings, and a plurality of second wirings formed on the interlayer insulating layer.
  • An upper surface of the plurality of first wirings is placed in the interlayer insulating layer between the plurality of first wirings and the plurality of second wirings at each intersection in a plan view of one wiring and the plurality of second wirings.
  • Hole and the memory cell A laminated structure of a first electrode and a resistance change layer formed on the first electrode, each formed in each of the holes and in the dummy holes, and at the bottom surface of each dummy hole
  • the area in contact with the first wiring is larger than the area in contact with the first wiring at the bottom surface of the first electrode per one memory cell hole, and each of the first wiring has one or more dummy holes. Is formed.
  • a non-volatile semiconductor memory device manufacturing method comprising: a step (A) of forming a plurality of stripe-shaped first wirings on a substrate; and a step of forming the plurality of first wirings on the substrate.
  • a dummy hole having a larger bottom area than the resistance change element is disposed on the same wiring in the lower wiring of the memory cell array. It is possible to obtain an effect of suppressing variations in film thickness when the electrode film is plated on the bottom by electroless selective growth plating and the occurrence of bit defects accompanying therewith.
  • FIG. 1 is a schematic diagram illustrating an example of the configuration of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 2A is a plan view showing details of the configuration of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2B is a cross-sectional view taken along the line X-X ′ of FIG. 2A in the arrow direction.
  • FIG. 3A illustrates a step of forming a first wiring and an interlayer insulating layer provided with a hole reaching the first wiring on the substrate in the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment. It is process sectional drawing for this.
  • FIG. 1 is a schematic diagram illustrating an example of the configuration of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 2A is a plan view showing details of the configuration of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2B is a cross-sectional view taken along the line X-
  • FIG. 3B is a process cross-sectional view for explaining a step of forming the first electrode at the bottom of the hole in the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 3C is a process cross-sectional view for explaining a step of forming a variable resistance material layer on the interlayer insulating layer and the first electrode in the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 4A is a process cross-sectional view for explaining the step of forming the resistance change layer by removing the resistance change material layer on the interlayer insulating layer in the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment. is there.
  • FIG. 4B is a process cross-sectional view for explaining a step of forming an interlayer insulating layer in which a second wiring groove is formed on the interlayer insulating layer and the resistance change layer.
  • FIG. 4C is a process cross-sectional view for explaining a step of embedding and forming the second wiring in the second wiring groove.
  • FIG. 5A is a plan view showing the configuration of the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 5B is a cross-sectional view taken along the line X-X ′ of FIG. 5A in the direction of the arrow.
  • FIG. 6A illustrates a step of forming a first wiring and an interlayer insulating layer provided with a hole reaching the first wiring on the substrate in the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment. It is process sectional drawing for this.
  • FIG. 6B is a process cross-sectional view for explaining a step of forming the first electrode at the bottom of the hole in the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 6C is a process cross-sectional view for describing a step of forming a variable resistance material layer on the interlayer insulating layer and the first electrode in the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 6A illustrates a step of forming a first wiring and an interlayer insulating layer provided with a hole reaching the first wiring on the substrate in the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment. It is process sectional drawing for this.
  • FIG. 6B is a process cross-
  • FIG. 7A is a process cross-sectional view for explaining the step of removing the variable resistance material layer on the interlayer insulating layer in the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 7B is a process cross-sectional view for explaining a step of forming a resistance change layer by removing a part of the surface side of the resistance change material layer in the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment. is there.
  • FIG. 7C is a process cross-sectional view for explaining a step of forming a second electrode material layer on the interlayer insulating layer and the resistance change layer in the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 7A is a process cross-sectional view for explaining the step of removing the variable resistance material layer on the interlayer insulating layer in the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 7B is a process cross-sectional view for explaining a step of
  • FIG. 8A shows a method for manufacturing a nonvolatile semiconductor memory device according to the second embodiment, in which the second electrode material layer on the interlayer insulating layer is removed to form a second electrode, and the interlayer insulating layer and the second electrode are formed. It is process sectional drawing for demonstrating the step which forms the interlayer insulation layer in which the 2nd wiring groove
  • FIG. 8B shows a method of manufacturing a nonvolatile semiconductor memory device according to the second embodiment in which a semiconductor material layer, a third electrode material layer, and a second wiring material layer are arranged in this order on the interlayer insulating layer and the second electrode. It is process sectional drawing for demonstrating the step to deposit.
  • FIG. 8A shows a method for manufacturing a nonvolatile semiconductor memory device according to the second embodiment, in which the second electrode material layer on the interlayer insulating layer is removed to form a second electrode, and the interlayer insulating layer and the second electrode are formed. It is process sectional drawing for demonstrating the step
  • FIG. 8C shows a method of manufacturing a nonvolatile semiconductor memory device according to the second embodiment, in which the semiconductor material layer, the third electrode material layer, and the second wiring material layer on the interlayer insulating layer are removed, and the semiconductor layer It is process sectional drawing for demonstrating the step which forms 3 electrode and 2nd wiring.
  • FIG. 9A is a plan view showing the configuration of the nonvolatile semiconductor memory device according to the third embodiment.
  • FIG. 9B is a cross-sectional view taken along the line X-X ′ of FIG. 5A in the arrow direction.
  • FIG. 10A illustrates steps of forming a first wiring and an interlayer insulating layer provided with a hole reaching the first wiring on the substrate in the method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment.
  • FIG. 10B is a process cross-sectional view for explaining a step of forming the first electrode at the bottom of the hole in the method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment.
  • FIG. 10C illustrates a method of manufacturing the nonvolatile semiconductor memory device according to the third embodiment, in which a first variable resistance material layer and a second variable resistance material layer are formed in this order on the interlayer insulating layer and the first electrode. It is process sectional drawing for demonstrating the step to do.
  • FIG. 11A shows a first resistance change by removing the first variable resistance material layer and the second variable resistance material layer on the interlayer insulating layer in the method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment.
  • FIG. 11B shows a method of manufacturing the nonvolatile semiconductor memory device according to the third embodiment, in which a part of the surface side of the variable resistance material layer is removed to form a first variable resistance layer and a second variable resistance layer. It is process sectional drawing for demonstrating a step.
  • FIG. 11C is a process cross-sectional view for explaining a step of forming a second electrode material layer on the interlayer insulating layer and the resistance change layer in the method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment.
  • FIG. 11C is a process cross-sectional view for explaining a step of forming a second electrode material layer on the interlayer insulating layer and the resistance change layer in the method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment.
  • FIG. 12A shows a method of manufacturing a nonvolatile semiconductor memory device according to the third embodiment, in which the second electrode material layer on the interlayer insulating layer is removed to form a second electrode, and the interlayer insulating layer and the second electrode are formed. It is process sectional drawing for demonstrating the step which forms the interlayer insulation layer in which the 2nd wiring groove
  • FIG. 12B shows a method for manufacturing a nonvolatile semiconductor memory device according to the third embodiment in which a semiconductor material layer, a third electrode material layer, and a second wiring material layer are arranged in this order on the interlayer insulating layer and the second electrode. It is process sectional drawing for demonstrating the step to deposit.
  • FIG. 12A shows a method of manufacturing a nonvolatile semiconductor memory device according to the third embodiment, in which the second electrode material layer on the interlayer insulating layer is removed to form a second electrode, and the interlayer insulating layer and the second electrode are formed. It is process sectional drawing for demonstrating the step
  • FIG. 12C shows a method of manufacturing the nonvolatile semiconductor memory device according to the third embodiment, in which the semiconductor material layer, the third electrode material layer, and the second wiring material layer on the interlayer insulating layer are removed, and the semiconductor layer It is process sectional drawing for demonstrating the step which forms 3 electrode and 2nd wiring.
  • FIG. 13 is a cross-sectional view for explaining a configuration of a memory portion of a cross-point type nonvolatile semiconductor memory device.
  • FIG. 14A is a process cross-sectional view for explaining a step of forming a lower layer Cu wiring in a stripe shape in the interlayer insulating layer in the method for manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 14B is a process cross-sectional view for explaining a step of forming an interlayer insulating layer on the lower layer Cu wiring in the method for manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 14C is a process cross-sectional view for explaining the step of forming the memory cell hole in the interlayer insulating layer in the method for manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 14D is a process cross-sectional view illustrating the step of forming the noble metal electrode layer (first electrode) on the bottom of the memory cell hole in the method for manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 15A is a process cross-sectional view for explaining a step of forming a variable resistance material layer on the interlayer insulating layer and the noble metal electrode layer in the method for manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 15B is a process cross-sectional view illustrating the step of removing the variable resistance material layer on the interlayer insulating layer in the method for manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 15C is a process cross-sectional view for explaining a step of forming a resistance change layer by removing a part of the surface side of the resistance change material layer in the method of manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 16A is a process cross-sectional view for explaining a step of forming an intermediate electrode material layer on the interlayer insulating layer and the resistance change layer in the method for manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 16B is a process cross-sectional view for explaining the step of forming the intermediate electrode by removing the intermediate electrode material layer on the interlayer insulating layer in the method for manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 16C is a process cross-sectional view for describing the step of forming the interlayer insulating layer on the interlayer insulating layer and the intermediate electrode in the method for manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 17A is a process cross-sectional view for explaining a step of forming a wiring trench in the interlayer insulating layer in the method for manufacturing the cross-point type nonvolatile semiconductor memory device.
  • FIG. 17B shows a step of depositing a semiconductor material layer, an upper electrode material layer, and an upper Cu wiring material layer in this order on the interlayer insulating layer and the intermediate electrode in the manufacturing method of the cross-point type nonvolatile semiconductor memory device. It is process sectional drawing for demonstrating.
  • FIG. 17B shows a step of depositing a semiconductor material layer, an upper electrode material layer, and an upper Cu wiring material layer in this order on the interlayer insulating layer and the intermediate electrode in the manufacturing method of the cross-point type nonvolatile semiconductor memory device. It is process sectional drawing for demonstrating.
  • FIG. 17C is a cross-point type nonvolatile semiconductor memory device manufacturing method, in which the semiconductor material layer, the upper electrode material layer, and the upper Cu wiring material layer are removed from the interlayer insulating layer to remove the semiconductor layer and the upper electrode; It is process sectional drawing for demonstrating the step which forms upper layer Cu wiring.
  • FIG. 18 is a view for explaining a desirable shape of the dummy hole of the present invention.
  • FIG. 19 is a diagram for explaining a desirable layout of dummy holes according to the present invention.
  • FIG. 20 is a cross-sectional configuration diagram of a conventional nonvolatile semiconductor memory device.
  • “to form on a substrate” means to form a structure directly on a substrate and to form on a substrate via another according to a general interpretation. Means both.
  • the “interlayer insulating layer” is an interlayer insulating layer formed in one process in the manufacturing process of the nonvolatile memory element, and a plurality of interlayers formed in a plurality of processes in the manufacturing process of the nonvolatile memory element. It refers to both the interlayer insulating layer formed by combining the insulating layers into one.
  • the variable resistance element, uniform plating, and the shape of the wiring are schematic, and the rectangle in the plan view shape of the memory cell hole is rounded at the four corners in addition to the case where the four corners are completely perpendicular. Also included. Further, the number and the like are easy to show.
  • the single-layer cross-point memory array is described by exemplifying a resistance change element formed on the lower wiring.
  • the present invention is limited to the single-layer cross-point memory array.
  • the same effect can be obtained with respect to the lower wiring and the resistance change element formed on the cross-point memory array having two or more layers.
  • Embodiments of the present invention will be described below, but before that, in a cross-point type nonvolatile semiconductor memory device, a device configuration in the case where a plating film is formed on the bottom in a memory cell hole, and a manufacturing method thereof will be described. To do.
  • FIG. 13 is a cross-sectional view of an example of a cross-point type nonvolatile semiconductor memory device.
  • An upper layer Cu wiring 338 for example, a word line
  • a lower layer Cu wiring 318 for example, a bit line
  • the resistance change element 333 storage unit
  • the memory unit 333 has a stacked structure of a noble metal electrode layer 330, a resistance change layer 331, and an intermediate electrode 332 in the memory cell hole 326.
  • a third interlayer insulating layer 337 is formed over the second interlayer insulating layer 319 including the intermediate electrode 332 by using a CVD method (Chemical Vapor Deposition).
  • a wiring groove 320 is formed in the third interlayer insulating layer 337, and a semiconductor layer 334 and an upper electrode 335 that are part of the diode element 336 and an upper Cu wiring 338 are formed in the wiring groove. Has been.
  • FIGS. 14 to 17 show cross-sectional views in each time-series process.
  • a plurality of lower layer Cu wirings 318 are formed in a stripe shape on a first interlayer insulating layer 316 formed on, for example, a silicon substrate (not shown).
  • a second interlayer insulating layer 319 made of TEOS-SiO or the like is formed using a CVD method or the like.
  • SiN silicon nitride film
  • SiON functioning as an etching stopper layer on the lower layer side of the second interlayer insulating layer 319.
  • the second interlayer insulating layer 319 may have a multilayer structure including a (silicon oxynitride film) or SiCN (silicon carbonitride film). Further, on the upper layer side of the second interlayer insulating layer 319, for example, SiON that is harder than this TEOS-SiO in CMP (Chemical Mechanical Polishing) may be formed. By forming SiON on the upper layer side of the second interlayer insulating layer 319, a CMP process when embedding and forming the resistance change layer 331 and the intermediate electrode 332 to be formed later in the memory cell hole 326 can be facilitated, and It can be done reliably.
  • CMP Chemical Mechanical Polishing
  • a plurality of memory cell holes 326 to be connected to the lower layer Cu wiring 318 are formed in the second interlayer insulating layer 319 at a constant arrangement pitch.
  • the diameter of the memory cell hole 326 is smaller than the width of the lower layer Cu wiring 318, and the memory cell hole 326 is disposed so as not to protrude from the lower layer Cu wiring 318.
  • the lower layer Cu wiring 318 exposed at the bottom of the memory cell hole 326 is made of a material having a higher standard electrode potential than the metal constituting the resistance change material by using electroless selective growth plating.
  • a noble metal electrode layer 330 is formed. Platinum (Pt), palladium (Pd), or the like is used for the noble metal electrode.
  • the electroless Pt plating bath is a hydrazine-ammonia Pt plating bath, or a boron compound or hypophosphorous acid as a reducing agent. It is preferable to use a Pt plating bath contained as Further, the film thickness of the Pt electrode film may be 5 nm or more and 24 nm or less.
  • the thickness of the Pt electrode layer by reducing the thickness of the Pt electrode layer, generation of Pt hillocks by heat treatment can be suppressed, and the interface with the resistance change layer formed thereon can be flattened. Further, after forming a seed layer containing either nickel, nickel-phosphorus alloy or nickel-boron alloy on the lower layer Cu wiring 318, the above electroless Pt plating is performed, so that Pt is more efficiently deposited on Cu. Selective growth can be performed.
  • the seed layer may have a laminated structure of any combination of palladium and nickel, palladium and nickel-phosphorus alloy, or palladium and nickel-boron alloy.
  • the seed layer uses a Pd—Sn complex on Cu, adsorbs a catalytic metal serving as a nucleus of plating on Cu (catalyst), dissolves a tin salt, and generates metallic palladium by an oxidation-reduction reaction. .
  • a nickel seed layer is formed using electroless selective growth plating.
  • a Pt film is formed on the nickel seed layer by electroless selective growth plating.
  • noble metal is selectively deposited only on the lower layer Cu wiring 318, which is a conductor, and thus no noble metal electrode is formed on the side wall of the memory cell hole 326 formed of the interlayer insulating layer.
  • an electrode material is formed on the side wall of the memory cell hole 326, leakage may occur between the upper electrode and the lower electrode due to the electrode material formed on the side wall, but by using electroless selective growth plating, Side wall leak does not occur.
  • the noble metal electrode layer 330 can be formed only on the bottom of the memory cell hole 326, it is not formed on the second interlayer insulating layer 319.
  • a resistance change material layer 331 a to be the resistance change layer 331 is formed on the second interlayer insulating layer 319 including the memory cell hole 326.
  • the variable resistance material layer 331a is an oxygen-deficient tantalum oxide (0 ⁇ x ⁇ 2.5 when expressed as TaO x ).
  • An oxygen-deficient tantalum oxide is an oxide having a low oxygen content (atomic ratio: ratio of the number of oxygen atoms to the total number of atoms) compared to a tantalum oxide having a stoichiometric composition. .
  • variable resistance material layer 331a on the second interlayer insulating layer 319 is removed by using a CMP process, and the variable resistance layer 331 is embedded in the memory cell hole 326.
  • an etch back process may be used instead of CMP.
  • an intermediate electrode serving as an intermediate electrode 332 functioning as an upper electrode of the memory portion 333 and a lower electrode of the diode element 336.
  • a material layer 332a is formed.
  • the intermediate electrode material layer 332a a material having a standard electrode potential lower than that of the noble metal electrode layer 330, for example, TaN, TiN, or W is formed by sputtering.
  • the resistance change phenomenon is selectively generated in the resistance change layer 331 near the interface between the noble metal electrode layer 330 and the resistance change layer 331. Can do.
  • the intermediate electrode material layer 332a on the second interlayer insulating layer 319 is removed by using a CMP process, and the intermediate electrode 332 is embedded in the memory cell hole 326.
  • a third interlayer insulating layer 337 is further formed on the second interlayer insulating layer 319 including the intermediate electrode 332 by using CVD or the like.
  • an upper layer Cu wiring groove for embedding and forming a semiconductor layer 334 that forms part of the diode element 336, an upper electrode 335, and an upper layer Cu wiring 338 in the third interlayer insulating layer 337. 339 is formed.
  • the upper layer Cu wiring groove 339 is formed in a stripe shape intersecting with the lower layer Cu wiring 318, whereby the semiconductor layer 334, the upper electrode 335, and the upper layer Cu wiring 338 are striped in a shape intersecting with the lower layer Cu wiring 318. Is formed.
  • nitrogen-deficient silicon nitride (SiN z , 0 ⁇ z ⁇ 0.85) is used as the semiconductor layer 334, and TaN, TiN, or ⁇ -W is used as the upper electrode 335, and the semiconductor layer 334 and the intermediate electrode 332 are used.
  • the upper electrode 335 form an MSM diode.
  • the electrode material of the MSM diode may be any material that forms a Schottky junction with the semiconductor layer 334. Further, by appropriately selecting the electrode material, the voltage-current characteristics of the MSM diode can be made symmetric or asymmetric in the positive voltage region and the negative voltage region.
  • SiN z layer having such a semiconductor characteristic can be formed by reactive sputtering in a nitrogen gas atmosphere, for example using a Si target.
  • the chamber pressure may be 0.1 Pa to 1 Pa and the Ar / N 2 flow rate may be 18 sccm / 2 sccm at room temperature.
  • the SiN z having semiconductor properties when produced in a thickness of Z 0.3 is and 10nm is, 1 ⁇ 10 4 A / current density cm 2 was obtained at applied voltage of 1.6V, 0.8 V of With voltage application, a current density of 1 ⁇ 10 3 A / cm 2 was obtained. Therefore, when these voltages are used as a reference, the on / off ratio is 10, which can be sufficiently used as a diode element of a nonvolatile semiconductor memory device.
  • the same material as the lower layer Cu wiring 318 can be used for the upper layer Cu wiring 338.
  • the upper layer Cu wiring groove 339 is removed by removing the semiconductor material layer 334a, the upper electrode material layer 335a, and the upper layer Cu wiring material layer 338a on the third interlayer insulating layer 337 by CMP. Then, the semiconductor layer 334, the upper electrode 335, and the upper layer Cu wiring 338 of the diode element 336 are embedded and formed.
  • the noble metal electrode layer 330, the resistance change layer 331, and the intermediate electrode 332 constitute the storage portion 333, and the intermediate electrode 332, the semiconductor layer 334, and the upper electrode 335 constitute the diode element 336.
  • a cross-point type nonvolatile semiconductor memory device can be manufactured.
  • the nonvolatile semiconductor memory device described above realizes a fine structure by forming the resistance change element 333 in the memory cell hole 326 formed on the lower layer Cu wiring 318 having a stripe shape.
  • the noble metal electrode layer 330 used as the lower electrode of the resistance change element 333 is formed only on the bottom of the memory cell hole by electroless selective growth plating.
  • the electroless plating method unlike the electroplating method, does not apply an electric field to the object on which the plating film is to be formed, and the plating material dissolved in the plating solution is precipitated by a chemical reduction reaction. A film is formed on top.
  • the plating object (location) as described above is divided into a small area like the miniaturized memory cell hole bottom, and the aspect ratio (memory cell hole height / maximum dimension at the memory cell hole bottom).
  • the time from the immersion in the plating solution to the start of the deposition of the plating material at the bottom of each memory cell hole varies.
  • the film is formed almost in proportion to the time. This variation in the deposition start time results in a small area to be plated and an aspect ratio. Therefore, even if the plating treatment is performed in the plating solution for the same time, the film thickness varies for each memory cell hole.
  • the plating object (location) is divided into small areas, the plating object (location) is electrically connected (for example, when the bottom of the memory cell hole on the same wiring is the plating object). If the deposition of the plating material is started at one place, the potential change is transmitted to other places, so that the deposition is started simultaneously at other places. Therefore, in the case of the above-described configuration, the plating film thickness does not vary at the bottom of the memory cell hole on the same wiring, but the plating film thickness at the bottom of the memory cell hole varies from wiring to wiring. It leads to. Such a bit failure accompanying the variation in the thickness of the plating film becomes more prominent as the memory cell hole becomes finer.
  • the present invention solves the above-mentioned bit failure due to the variation in the thickness of the plating film, and forms a plating film at the bottom of the memory cell hole of the cross-point type memory array. And a structure capable of suppressing an increase in variation even when a memory cell hole is miniaturized. A specific example will be described below.
  • a nonvolatile semiconductor memory device includes a substrate, a plurality of first wirings formed in a stripe shape on the substrate, an interlayer insulating layer formed so as to cover the plurality of first wirings, and interlayer insulation
  • a plurality of second wires formed in a stripe shape in a direction intersecting with the plurality of first wires above the plurality of first wires, and a plurality of first wires and a plurality of second wires.
  • a plurality of memory cell holes formed so as to open interlayer insulating layers between the plurality of first wirings and the plurality of second wirings and to expose the upper surfaces of the plurality of first wirings at respective intersections in plan view;
  • a plurality of dummy holes formed in the interlayer insulating layer so as to reach the upper surfaces of the plurality of first wirings, and in each of the memory cell holes and the dummy holes.
  • the first electrode and that of the first electrode Including a stacked structure with a resistance change layer formed thereon, and the area of the first wiring exposed in the lower opening of one dummy hole is the lower opening of one memory cell hole
  • One or more dummy holes are formed in each first wiring.
  • the stripe shape means a state in which a plurality of wirings are formed in parallel to each other and extend in a certain direction on a certain plane.
  • “Exposing the upper surface of the first wiring” means a state in which the memory cell hole reaches the upper surface of the first wiring and the first wiring is exposed in the lower opening of the memory cell hole.
  • the exposure does not mean that the inside of the memory cell hole is a void, and the inside of the memory cell hole may be filled. That is, the first wiring may be in contact with a material other than the interlayer insulating layer inside the memory cell hole.
  • the first electrode formed in the dummy hole is not necessarily required to function as the electrode of the resistance change element.
  • the second wiring may not be formed above the dummy hole.
  • the shape of the dummy hole in plan view is a rectangle
  • the shape of the memory cell hole in plan view is a circle
  • the short side of the rectangle has a length equal to or greater than the diameter of the circle.
  • the long side of the rectangle may be longer than the diameter of the circle.
  • the side surface of the first wiring may be exposed at the lower opening of the dummy hole.
  • the first electrode may be composed of at least one of platinum, palladium, and a mixture including at least one of them.
  • the nonvolatile semiconductor memory device includes a seed layer between the first wiring and the first electrode, the seed layer including at least one of nickel, a nickel-phosphorus alloy, and a nickel-boron alloy, and the first electrode May contain at least one of platinum and palladium.
  • the seed layer includes at least one of a laminated structure of palladium and nickel, a laminated structure of palladium and nickel-phosphorus alloy, and a laminated structure of palladium and nickel-boron alloy, and the first electrode May contain at least one of platinum and palladium.
  • variable resistance layer may include an oxygen-deficient transition metal oxide that is an oxide having a lower oxygen content than an oxide having a stoichiometric composition. Good.
  • the method for manufacturing the nonvolatile semiconductor memory device includes a step (A) of forming a plurality of stripe-shaped first wirings on a substrate, and an interlayer insulating layer on the substrate including the plurality of first wirings. And forming a plurality of memory cell holes reaching the surfaces of the plurality of first wirings and at least one dummy hole having a lower opening area than the memory cell holes in the interlayer insulating layer Step (C), and depositing a material for the first electrode on the plurality of first wirings exposed in the lower openings of the memory cell holes and the dummy holes by using an electroless selective growth plating method.
  • the shape of the dummy hole in plan view is a rectangle
  • the shape of the memory cell hole in plan view is a circle
  • the short side of the rectangle has a circular diameter.
  • the longer side of the rectangle may be longer than the diameter of the circle.
  • the material of the first electrode may be deposited on the seed layer.
  • the method for manufacturing a non-volatile semiconductor memory device includes a step (H) of forming a diode element on the variable resistance layer after the step (E) and before the step (F).
  • a plurality of second wirings may be formed on the diode element.
  • FIG. 1 is a plan view showing an example of the configuration of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • the nonvolatile semiconductor memory device is formed so as to cover a plurality of stripe-shaped first wirings 10 formed on a substrate (not shown) and the first wirings.
  • An interlayer insulating layer 80 and a plurality of second wirings 20 formed in a stripe shape in a direction intersecting with the first wiring 10 and formed in the interlayer insulating layer 80 are provided.
  • a memory cell hole is formed in the interlayer insulating layer 80 between the first wiring 10 and the second wiring 20 at the intersection of the first wiring 10 and the second wiring 20 in plan view.
  • a plurality of resistance change elements each having a stacked structure of a first electrode and a resistance change layer formed thereon and having the lower surface of the first electrode connected to the upper surface of the first wiring 100 is formed.
  • a plurality of dummy holes 111 formed in the interlayer insulating layer 80 are formed on the first wiring 10 so as to reach the upper surface of the first wiring 10.
  • One or more variable resistance elements 100 and one or more dummy holes 111 are formed on each first wiring 10.
  • the first wiring 10 is illustrated and described as a single linear shape, but it is not necessarily a straight line in order to obtain the effects of the present invention. Further, even if the wiring is spatially divided into a plurality of wirings, at least one memory cell hole or dummy hole is formed on each wiring, and the electrode to the bottom of the memory cell hole or dummy hole is formed. If the formation is performed in the same electroless selective growth plating step and the wires are electrically connected so that they have the same potential at the time of the electroless selective growth plating step, the wires are connected. In total, it can be regarded as one first wiring.
  • the wiring in which the dummy hole is formed and the wiring in which the variable resistance element is formed are separated in plan view, the wiring is further connected to, for example, a metal via connected to the lower surface of the wiring and In the case of being electrically connected via a wiring formed thereunder, in the present invention, the wiring in which the dummy hole is formed and the wiring in which the resistance change element is formed are one.
  • the first wiring is considered.
  • the area of overlap of the dummy hole 111 with the first wiring 10 in plan view is larger than the area of overlap of the resistance change element 100 with the first wiring 10 in plan view.
  • plating is started from the bottom surface of the dummy hole 111. Subsequently, the plating is started almost simultaneously at the bottoms of the plurality of electrically connected memory cell holes, whereby the effect of the present invention can be obtained.
  • the area of the bottom surface of the dummy hole 111 is preferably such that plating is started simultaneously at the bottom of all the dummy holes 111.
  • the plan view shape of the dummy hole 111 is not limited to a circle but may be an ellipse, a rectangle, a polygon, or the like. From the viewpoint of preventing an increase in the layout area in the planar layout, the dummy hole 111 has a plan view shape in which the short side dimension b is the same as the diameter a in the plan view shape of the resistance change element 100 as shown in FIG. Alternatively, a shape that is larger and equal to or smaller than the wiring width c of the first wiring 10 under the dummy hole (c ⁇ b ⁇ a) and smaller than the dimension d on the long side (d> b) is preferable. In addition, as shown in FIG.
  • the layout may be such that a part of the dummy hole 111 protrudes from the first wiring 10 under the plan view (b> c> a).
  • overetching is performed in the step of forming the dummy hole by etching so that the side surface of the first wiring 10 is exposed at a portion protruding from the top of the first wiring 10, whereby the first wiring at the bottom of the dummy hole is formed. Since the surface area of 10 can be made larger, the effect of uniforming the plating film thickness by the dummy holes can be obtained more.
  • This shape and layout are the same in the second embodiment to be described later.
  • the area of the first wiring 10 exposed in the lower opening of the dummy hole 111 is larger than the area of the first wiring 10 exposed in the lower opening of the memory cell hole 101.
  • the area of the first wiring 10 exposed in the lower opening of the dummy hole 111 is at least twice the area of the first wiring 10 exposed in the lower opening of the memory cell hole 101. More preferably, the area of the first wiring 10 exposed in the lower opening of the dummy hole 111 is five times or more than the area of the first wiring 10 exposed in the lower opening of the memory cell hole 101. More preferably, the area of the first wiring 10 exposed in the lower opening of the dummy hole 111 is 10 times or more the area of the first wiring 10 exposed in the lower opening of the memory cell hole 101.
  • a cross-point type nonvolatile semiconductor memory device is configured by forming a plurality of variable resistance elements 100 formed at the intersections of the first wiring 10 and the second wiring 20.
  • a transistor circuit or the like is formed in advance on the substrate of the nonvolatile semiconductor memory device of this embodiment, and the transistor circuit and the first wiring 10 and the second wiring 20 are electrically connected. Connected to. The same applies to the description of the second embodiment described later.
  • FIG. 2A is an enlarged view of the region 200 of FIG. 1 and shows the configuration in more detail.
  • 2B is a cross-sectional view of the cross-sectional configuration taken along the line X-X ′ of FIG. 2A when viewed in the direction of the arrow.
  • the resistance change element 100 includes a first electrode 30 and a resistance change layer 40 that are sequentially formed from the upper surface of the first wiring 10 of the substrate 1 in the direction perpendicular to the substrate.
  • the second wiring 20 is formed in a stripe shape intersecting the first wiring 10 in the interlayer insulating layer 90.
  • the resistance change element 100 is comprised by the laminated structure with the 1st electrode 30 and the resistance change layer 40 formed on it.
  • an oxygen-deficient transition metal oxide such as oxygen-deficient tantalum oxide (TaO x ) is preferable from the viewpoint of stability of resistance change characteristics and reproducibility of production, but other resistance changes.
  • any material may be used as long as it uses a noble metal such as platinum or palladium for at least one of the electrodes when the variable resistance element is formed.
  • the 2nd wiring 20 is extended out of the area
  • the area of the first wiring 10 exposed by the dummy hole 111 is larger than the contact area between the bottom surface of the variable resistance element 100 and the top surface of the first wiring 10.
  • the deposition of the electrode material starts preferentially in the dummy holes 111, and then all the dummy holes are formed. At 111, electrode material deposition occurs almost simultaneously. As a result, the first electrode 30 is formed almost simultaneously with the resistance change element 100, so that variations in the film thickness of the first electrode 30 can be suppressed.
  • FIGS. 3 and 4 are cross-sectional views illustrating a process until FIG. 2B is formed.
  • the first wiring 10 is formed on the substrate 1 as shown in FIG. 3A.
  • a copper (Cu) wiring formed by a damascene method is used as the first wiring 10
  • an aluminum (Al) wiring formed by a general method may be used.
  • the wiring width of the first wiring can be 250 nm and the wiring interval can be 250 nm.
  • an interlayer insulating layer 80 made of TEOS-SiO is deposited to a thickness of 200 nm using, for example, a CVD method.
  • a silicon oxide (SiO 2 ) film formed by a CVD method a TEOS-SiO 2 film formed by a CVD method using ozone (O 3 ) and tetraethoxysilane (TEOS), or a silicon having a low dielectric constant.
  • a carbonation (SiOC) film, a silicon fluorine oxide (SiOF) film, or the like may be used.
  • a film having etching resistance against dry etching using a fluorine-based etching gas is formed on the lower layer side of the interlayer insulating layer 80.
  • a silicon nitride (SiN) film, a silicon oxynitride (SiON) film, a silicon carbonitride (SiCN) film, or the like formed by the method is used, and an insulating oxide material of a film type other than the above SiN or SiON is used for the upper layer.
  • a plurality of interlayer insulating layers may be formed.
  • a memory cell hole 101 and a dummy hole 111 reaching the upper surface of the first wiring 10 are formed in the interlayer insulating layer 80.
  • the diameter of the memory cell hole 101 may be 200 nm, for example.
  • the surface area of the first wiring 10 exposed at the bottom surface of the dummy hole 111 is larger than the surface area of the first wiring 10 exposed at the bottom surface of the memory cell hole 101.
  • the planar shape of the dummy hole 111 may be, for example, a pseudo rectangle with rounded corners having a short side length of 200 nm and a long side length of 400 nm.
  • the long side direction is preferably the long side direction of the first wiring 10.
  • the first electrode 30 is formed by a plating method in which an electrode material is selectively formed only on the bottom surfaces of the memory cell hole 101 and the dummy hole 111.
  • the electroless selective growth plating method of platinum (Pt) which is an electrode material having good resistance change characteristics of TaO x , is used for forming the first electrode 30.
  • Pt platinum
  • As the electroless Pt plating bath a hydrazine-ammonia Pt plating bath, a Pt plating bath containing a boron compound or hypophosphorous acid as a reducing agent, and the like can be used.
  • the film thickness of the Pt electrode film is 5 nm, it may be 5 nm or more and 24 nm or less. In this case, by reducing the thickness of the Pt electrode layer, generation of Pt hillocks due to heat treatment can be suppressed, and the interface with the resistance change layer can be flattened. Further, after forming a seed layer containing either nickel, nickel-phosphorus alloy or nickel-boron alloy on the lower layer Cu wiring exposed at the bottom surfaces of the memory cell hole 101 and the dummy hole 111, the above electroless Pt plating is performed. By performing, selective growth of Pt can be performed on Cu more efficiently.
  • the seed layer may have a laminated structure of any combination of palladium and nickel, palladium and nickel-phosphorus alloy, or palladium and nickel-boron alloy.
  • the resistance change material layer 41 includes, for example, an oxygen-deficient tantalum oxide (TaO) that is an oxide having a low oxygen content as an atomic ratio compared to an oxide having a stoichiometric composition.
  • TaO oxygen-deficient tantalum oxide
  • x can be formed by sputtering.
  • As a preferable range of TaO x 0.8 ⁇ x ⁇ 1.9 is preferable.
  • hafnium oxide or zirconium oxide may be used instead of tantalum oxide.
  • hafnium oxide is expressed as HfO x , 0.9 ⁇ x ⁇ 1.6, and when zirconium oxide is expressed as ZrO x , it is preferable that 0.9 ⁇ x ⁇ 1.4.
  • the value of x in the chemical formulas of TaO x , HfO x , and ZrO x can be adjusted by adjusting the ratio of the oxygen gas flow rate to the argon gas flow rate during sputtering.
  • a substrate is placed in the sputtering apparatus, and the inside of the sputtering apparatus is vacuumed to about 7 ⁇ 10 ⁇ 4 Pa. Pull.
  • sputtering is performed with a power of 250 W, a total gas pressure of argon gas and oxygen gas of 3.3 Pa, and a set temperature of the substrate of 30 ° C.
  • the oxygen partial pressure ratio is changed from 1% to 7%, the oxygen content in the tantalum oxide layer changes from about 40% (TaO 0.66 ) to about 70% (TaO 2.3 ).
  • the composition of the tantalum oxide layer can be measured using Rutherford backscattering method.
  • the oxide having a stoichiometric composition refers to Ta 2 O 5 which is an insulator, and the metal oxide has conductivity so that it is oxygen-deficient. Become.
  • a film forming method not only sputtering but also CVD method, ALD method, or the like may be used. Further, after forming the metal Ta film, the Ta film may be oxidized to form TaO x .
  • the film thickness of the resistance change material layer 41 is sufficient as long as the memory cell hole 101 can be embedded, and can be set to, for example, 400 nm in this embodiment in consideration of the ease of the process in the subsequent surface portion removal step.
  • the resistance change material layer 41 includes not only oxygen-deficient tantalum oxide but also oxygen-deficient iron oxide, titanium oxide, vanadium oxide, cobalt oxide, nickel oxide, zinc oxide, niobium oxide, zirconium. Oxides and hafnium oxides may be used.
  • the resistance change material layer 41 on the interlayer insulating layer 80 is removed using a CMP process, and the resistance change layer 40 is filled in the memory cell holes 101 and the dummy holes 111.
  • an etch back process may be used instead of CMP.
  • an interlayer insulating layer 90 made of TEOS-SiO is further deposited to a thickness of 400 nm on the interlayer insulating layer 80 including the resistance change element 100 by using, for example, a CVD method. Is extended upward.
  • the second wiring groove 21 is formed in the interlayer insulating layer 90.
  • the second wiring groove 21 is formed in a stripe shape intersecting with the first wiring 10.
  • the groove width of the second wiring groove 21 can be 250 nm and the wiring interval can be 250 nm.
  • the second wiring groove 21 is formed only on the variable resistance element 100 and not on the dummy hole 111.
  • the second wiring groove 21 is not formed above the dummy hole 111, and therefore the second wiring 20 is not disposed above the dummy hole 111. This is to prevent the variable resistance layer formed in the dummy hole 111 from becoming a stray capacitance. However, when there is no problem with the stray capacitance, the second wiring trench is also formed above the dummy hole 111. 21 may be formed.
  • the second wiring 20 is formed.
  • a Cu wiring formed by a general damascene method is used in the embodiment, but an aluminum (Al) wiring formed by a general method may be used.
  • the nonvolatile semiconductor memory device according to the manufacturing method of this embodiment can be manufactured.
  • the nonvolatile semiconductor memory device according to the second embodiment is the nonvolatile memory device according to the first embodiment, and further includes a diode element connected in series with the multilayer structure between the multilayer structure and the second wiring.
  • FIG. 5A is a plan view showing an example of the configuration of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • This embodiment has the same basic configuration as that of the nonvolatile semiconductor memory device according to the first embodiment, and the electrodes and the resistance change layer constituting the resistance change element are the same as those of the nonvolatile semiconductor memory device of the first embodiment. Can be used.
  • the difference from the nonvolatile semiconductor memory device according to the first embodiment is that the present embodiment includes a diode element 120 connected in series with the resistance change element 102, and a second electrode 50 is formed in the memory cell hole 101. It is a feature.
  • an MSM diode configured by stacking three layers of the semiconductor layer 60 and the second electrode 50 and the third electrode 70 sandwiching the semiconductor layer 60, or an insulating layer instead of the semiconductor layer 60 is used.
  • Nonlinear switching such as a conventional MIM diode, a pn junction diode composed of two layers of a p-type semiconductor and an n-type semiconductor, or a Schottky diode composed of a two-layer structure of a semiconductor layer and a metal electrode layer
  • An element having characteristics may be used in accordance with the resistance change characteristics of the memory portion.
  • FIG. 5B is a cross-sectional view of the cross-sectional configuration taken along the line X-X ′ of FIG. 5A in the direction of the arrow.
  • the resistance change element 102 includes the first electrode 30, the resistance change layer 40, and the second electrode 50 that are sequentially formed from the upper surface of the first wiring 10 in the direction perpendicular to the substrate. It consists of Further, the semiconductor layer 60, the third electrode 70, and the second wiring 25 are formed in this order on the variable resistance element 102.
  • the laminated structure of the second electrode 50, the semiconductor layer 60, and the third electrode 70 forms a metal-semiconductor-metal structure (MSM) diode element 120.
  • MSM metal-semiconductor-metal structure
  • the same operation as that of the first embodiment described above can be realized, and the same effect can be obtained. That is, it solves the bit defect accompanying the film thickness variation of the lower electrode of the resistance change element, reduces the film thickness variation of the plating film formed at the bottom of the memory cell hole of the cross-point type memory array, and Even when miniaturization is performed, an increase in the variation can be suppressed. Furthermore, by disposing a diode element above each variable resistance element and below the second wiring, it is possible to reduce the leakage current from miniaturization and non-selective elements, and a non-volatile with a diode element with a cross-point type A semiconductor memory device can be realized.
  • FIGS. 6A to 6C FIGS. 7A to 7C, and FIGS. 8A to 8C.
  • FIGS. 6, 7, and 8 is a cross-sectional view illustrating a process until FIG. 5B is formed.
  • the first wiring 10 is formed on the substrate 1.
  • Cu wiring formed by the damascene method is used, but aluminum (Al ) Wiring may be used.
  • Al aluminum
  • the wiring width of the first wiring can be 250 nm and the wiring interval can be 250 nm.
  • an interlayer insulating layer 80 made of TEOS-SiO is deposited to a thickness of 200 nm using, for example, a CVD method.
  • a silicon oxide (SiO 2 ) by CVD method a TEOS-SiO film formed by CVD method using ozone (O 3 ) and tetraethoxysilane (TEOS), or silicon carbonate which is a low dielectric constant material.
  • a siliconized (SiOC) film or a silicon fluorine oxide (SiOF) film may be used.
  • a film having etching resistance against dry etching using a fluorine-based etching gas on the lower layer side of the interlayer insulating layer 80 specifically, a CVD method
  • a silicon nitride (SiN) film, a silicon oxynitride (SiON) film, a silicon carbonitride (SiCN) film or the like formed by the above method is used, and an insulating oxide material of a film type other than the above SiN or SiON is used for the upper layer.
  • a plurality of interlayer insulating layers may be configured.
  • a memory cell hole 101 and a dummy hole 111 reaching the upper surface of the first wiring 10 are formed in the interlayer insulating layer 80.
  • the diameter of the memory cell hole 101 may be 200 nm, for example.
  • the surface area of the first wiring 10 exposed at the bottom surface of the dummy hole 111 is larger than the surface area of the first wiring 10 exposed at the bottom surface of the memory cell hole 101.
  • the planar shape of the dummy hole 111 may be, for example, a pseudo rectangle with rounded corners having a short side length of 200 nm and a long side length of 400 nm.
  • the long side direction is preferably the long side direction of the first wiring 10.
  • the first electrode 30 is formed by a plating method in which an electrode material is selectively formed only on the bottom surfaces of the memory cell hole 101 and the dummy hole 111.
  • electroless selective growth plating of platinum (Pt) which is an electrode material with good resistance change characteristics of TaO x , was used for forming the first electrode 30.
  • Pt platinum
  • As the electroless Pt plating bath a hydrazine-ammonia Pt plating bath, a Pt plating bath containing a boron compound or hypophosphorous acid as a reducing agent, and the like can be used.
  • the film thickness of the Pt electrode film is 5 nm, it may be 5 nm or more and 24 nm or less.
  • the thickness of the Pt electrode layer by reducing the thickness of the Pt electrode layer, generation of Pt hillocks due to heat treatment can be suppressed, and the interface with the resistance change layer can be flattened. Further, after forming a seed layer containing either nickel, nickel-phosphorus alloy or nickel-boron alloy on the lower layer Cu wiring exposed at the bottom surfaces of the memory cell hole 101 and the dummy hole 111, the above electroless Pt plating is performed. By performing, selective growth of Pt can be performed on Cu more efficiently.
  • the seed layer may have a laminated structure of any combination of palladium and nickel, palladium and nickel-phosphorus alloy, or palladium and nickel-boron alloy.
  • a resistance change material layer 41 to be the resistance change layer 40 is formed on the interlayer insulating layer 80 including the memory cell holes 101 and the dummy holes 111.
  • oxygen-deficient tantalum oxide TaO x
  • TaO x oxygen-deficient tantalum oxide
  • hafnium oxide or zirconium oxide may be used instead of tantalum oxide.
  • hafnium oxide is expressed as HfO x , 0.9 ⁇ x ⁇ 1.6, and when zirconium oxide is expressed as ZrO x , it is preferable that 0.9 ⁇ x ⁇ 1.4.
  • the value of x in the chemical formulas of TaO x , HfO x , and ZrO x can be adjusted by adjusting the ratio of the oxygen gas flow rate to the argon gas flow rate during sputtering.
  • the metal Ta, Hf, or Zr film may be oxidized to form TaO x , HfO x, or ZrO x .
  • the film thickness of the resistance change material layer 41 is sufficient as long as the memory cell hole 101 can be embedded, and can be set to, for example, 400 nm in this embodiment in consideration of the ease of the process in the subsequent surface portion removal step.
  • the resistance change material layer 41 on the interlayer insulating layer 80 is removed using a CMP process so that the resistance change material layer 41 remains only in the memory cell hole 101 and the dummy hole 111.
  • a CMP process may be used instead of CMP.
  • the removal film thickness of the surface layer of the resistance change material layer 41 by over polishing can be approximately 30 nm.
  • a second electrode material layer 51 to be the second electrode 50 of the resistance change element 102 is formed on the interlayer insulating layer 80 including the memory cell hole 101 and the dummy hole 111.
  • a second electrode material layer 51 to be the second electrode 50 of the resistance change element 102 is formed on the interlayer insulating layer 80 including the memory cell hole 101 and the dummy hole 111.
  • TaN, TiN, or W can be formed as the second electrode material layer 51 by sputtering to a thickness of 100 nm.
  • the second electrode material layer 51 on the interlayer insulating layer 80 is removed by using a CMP process, and the second electrode 50 is embedded in the memory cell hole 101 and the dummy hole 111.
  • an interlayer insulating layer 90 made of TEOS-SiO is further deposited to a thickness of 400 nm on the interlayer insulating layer 80 including the second electrode 50 by using, for example, a CVD method.
  • the second wiring groove 21 is formed in the interlayer insulating layer 90.
  • the second wiring groove 21 is formed in a stripe shape that intersects the first wiring 10, so that the semiconductor layer 60, the third electrode 70, and the second wiring 25 intersect in the first wiring 10. Is formed.
  • the groove width of the second wiring groove 21 can be 250 nm and the wiring interval can be 250 nm.
  • the second wiring groove 21 is formed only on the variable resistance element 102 and not on the dummy hole 111. However, the second wiring groove 21 is also formed on the dummy hole 111. It doesn't matter.
  • the semiconductor material layer 61, the third electrode material layer 71, and the second wiring material layer 22 are stacked on the interlayer insulating layer 90 including the second wiring groove 21. Then, as shown in FIG.
  • the semiconductor material layer 61, the third electrode material layer 71, and the second wiring material layer 22 formed on the second electrode 50 and the interlayer insulating layers 80 and 90 are removed by CMP.
  • the semiconductor layer 60, the third electrode 70, and the second wiring 25 of the diode element 120 are embedded in the second wiring groove 21.
  • SiN z nitrogen-deficient silicon nitride (SiN z , 0 ⁇ z ⁇ 0.85) is used as the semiconductor layer 60
  • TaN, TiN, or W is used as the second electrode 50
  • the semiconductor layer 60 and the second layer sandwiching the second semiconductor layer 60 are sandwiched between them.
  • the electrode 50 and the third electrode 70 form an MSM diode.
  • SiN z layer having such a semiconductor characteristic can be formed by reactive sputtering in a nitrogen gas atmosphere, for example using a Si target.
  • the chamber pressure may be 0.1 Pa to 1 Pa and the Ar / N 2 flow rate may be 18 sccm / 2 sccm at room temperature.
  • the SiN z having semiconductor properties when produced in a thickness of Z 0.3 is and 10nm is, 1 ⁇ 10 4 A / current density cm 2 was obtained at applied voltage of 1.6V, 0.8 V of With voltage application, a current density of 1 ⁇ 10 3 A / cm 2 was obtained. Therefore, when these voltages are used as a reference, the on / off ratio is 10, and it has been confirmed that the device can be sufficiently used as a diode element of a nonvolatile semiconductor memory device.
  • the same material as that of the first wiring 10 can be used for the second wiring 25.
  • the film thicknesses of the semiconductor material layer 61, the third electrode material layer 71, and the second wiring layer may be 16 nm, 20 nm, and 400 nm, respectively.
  • the nonvolatile semiconductor memory device according to the manufacturing method of this embodiment can be manufactured.
  • the nonvolatile semiconductor memory device according to the third embodiment is the same as the nonvolatile semiconductor memory device according to at least one of the first embodiment and the second embodiment.
  • the variable resistance layer includes a first variable resistance layer, a second variable resistance layer, and a second variable resistance layer.
  • the first resistance change layer and the second resistance change layer are made of the same kind of metal oxide, and the oxygen content of the first resistance change layer is higher than the oxygen content of the second resistance change layer.
  • a method for manufacturing a nonvolatile semiconductor memory device according to a third embodiment is the same as the method for manufacturing a nonvolatile semiconductor memory device according to at least one of the first embodiment and the second embodiment. And forming the second resistance change layer, wherein the first resistance change layer and the second resistance change layer are made of the same kind of metal oxide, and the oxygen content of the first resistance change layer is the second resistance change layer. Higher than the oxygen content.
  • the same kind of metal oxide means that the metal elements constituting the metal oxide are the same.
  • FIG. 9A is a plan view showing an example of the configuration of the nonvolatile semiconductor memory device according to the third embodiment of the present invention.
  • This embodiment has the same configuration as that of the nonvolatile semiconductor memory device according to the second embodiment, except that the variable resistance layer includes a plurality of layers in the nonvolatile semiconductor memory device according to the second embodiment. be able to. Therefore, about the part which is common in 2nd Embodiment, the same code
  • FIG. 9B is a cross-sectional view of the cross-sectional configuration taken along the line X-X ′ of FIG. 9A as viewed in the direction of the arrow.
  • the variable resistance layer 40 includes a first variable resistance layer 42 and a second variable resistance layer 43.
  • the first resistance change layer 42 has a cup shape that covers the upper surface of the first electrode 30 and the side surface of the memory cell hole.
  • the second resistance change layer 43 is filled in the cup formed by the first resistance change layer.
  • the first resistance change layer 42 and the second resistance change layer 43 are made of the same metal oxide, and the oxygen content of the first resistance change layer 42 is higher than the oxygen content of the second resistance change layer 43.
  • the first resistance change layer 42 is a high resistance layer, and the second resistance change layer 43 is a low resistance layer.
  • the first resistance change layer 42 connected to the first electrode 30 and having a high oxygen content is disposed at the bottom of the memory cell hole 101, and the second resistance change having a low oxygen content is formed thereon.
  • the layer 43 it is possible to cause a resistance change reliably in the interface region between the first resistance change layer 42 and the first electrode 30.
  • the polarity of the electric pulse to be applied in order to change the resistance of the resistance change layer 40 is uniquely determined, and stable operating characteristics as a memory device can be obtained.
  • the resistance change operation is caused by an oxidation-reduction reaction in the vicinity of the electrode of the resistance change layer 40.
  • Providing the first resistance change layer 42 containing a large amount of oxygen that can contribute to redox in the vicinity of the interface between the resistance change layer 40 and the first electrode 30 enables a stable resistance change operation.
  • the first resistance change layer 42 is also formed on the side wall of the memory cell hole 101, but it may be formed at least in a portion in contact with the first electrode 30 (the bottom of the memory cell hole 101).
  • the same operation as that of the second embodiment described above can be realized, and the same effect can be obtained. That is, it solves the bit defect accompanying the film thickness variation of the lower electrode of the resistance change element, reduces the film thickness variation of the plating film formed at the bottom of the memory cell hole of the cross-point type memory array, and Even when miniaturization is performed, an increase in the variation can be suppressed.
  • a diode element on each variable resistance element and below the second wiring, miniaturization and leakage current from non-selective elements can be suppressed.
  • a semiconductor memory device can be realized.
  • the resistance change layer is composed of the first resistance change layer and the second resistance change layer.
  • the first resistance change layer and the second resistance change layer are formed.
  • the thickness of the resistance change layer is also made uniform. Therefore, when a resistance change element composed of two resistance change layers is formed in a memory cell hole, variations in the electrical characteristics of the element such as initial resistance, voltage and current at which the resistance change occurs, and the change width of the resistance value, etc. It is suppressed. In addition, the reliability (retention and endurance) of the element is improved.
  • FIGS. 10A to 10C FIGS. 11A to 11C, and FIGS. 12A to 12C.
  • FIGS. 10, 11, and 12 are cross-sectional views illustrating a process until FIG. 9B is formed.
  • 10A and 10B are the same as the steps of FIG. 6A and FIG. 6B in the second embodiment, and thus detailed description thereof is omitted.
  • a first variable resistance material layer 44 to be the first variable resistance layer 42 is formed on the interlayer insulating layer 80 including the memory cell holes 101 and the dummy holes 111.
  • a second variable resistance material layer 45 to be the second variable resistance layer 43 is formed on the first variable resistance material layer 44.
  • oxygen-deficient tantalum oxide can be formed as the first variable resistance material layer 44 by a sputtering method.
  • the preferred range of TaO y is preferably 2.1 ⁇ y.
  • hafnium oxide or zirconium oxide may be used instead of tantalum oxide.
  • hafnium oxide is expressed as HfO y
  • zirconium oxide is expressed as ZrO y
  • the value of y in the chemical formulas of TaO y , HfO y , and ZrO y can be adjusted by adjusting the ratio of the oxygen gas flow rate to the argon gas flow rate during sputtering.
  • oxygen-deficient tantalum oxide can be formed as the second variable resistance material layer 45 by sputtering.
  • TaO x oxygen-deficient tantalum oxide
  • hafnium oxide or zirconium oxide may be used instead of tantalum oxide.
  • the thickness of the first variable resistance material layer 44 is preferably smaller than the thickness of the second variable resistance material layer 45.
  • the thickness of the first variable resistance material layer 44 is 1 nm or more and 8 nm or less, and the thickness of the second variable resistance material layer 45 is 10 nm.
  • the thickness is preferably 100 nm or less.
  • the thickness of the first variable resistance material layer 44 is 4 nm or more and 5 nm or less, and the thickness of the second variable resistance material layer 45 is 10 nm or more and 100 nm or less. It is preferable to do this.
  • the thickness of the first variable resistance material layer 44 is 1 nm or more and 5 nm or less, and the thickness of the second variable resistance material layer 45 is 10 nm or more and 100 nm or less. It is preferable to do this.
  • the metal Ta, Hf, or Zr film may be oxidized to form TaO x , HfO x, or ZrO x .
  • the metal Ta, Hf, or Zr film may be oxidized to form TaO y , HfO y, or ZrO y .
  • the sum of the thickness of the first variable resistance material layer 44 and the thickness of the second variable resistance material layer 45 only needs to be sufficient to embed the memory cell hole 101, and also facilitates the process in the subsequent surface portion removal step. Considering this, in this embodiment, it may be 400 nm, for example.
  • the first resistance change material layer 44 and the second resistance change material layer 45 on the interlayer insulating layer 80 are removed by using a CMP process, and the memory cell holes 101 and the dummy holes 111 are removed. Only the first variable resistance material layer 44 and the second variable resistance material layer 45 are left.
  • an etch back process may be used instead of CMP.
  • the removal thickness of the surface layer of the first resistance change layer 42 and the second resistance change layer 43 by over polishing can be approximately 30 nm.
  • the resistance change element 103 is formed on the first resistance change layer 42 and the second resistance change layer 43 exposed inside the interlayer insulating layer 80, the memory cell hole 101, and the dummy hole 111.
  • a second electrode material layer 51 to be the second electrode 50 is formed.
  • TaN, TiN, or W can be formed as the second electrode material layer 51 by sputtering to a thickness of 100 nm.
  • FIGS. 12A to 12C are the same as the processes in FIGS. 8A to 8C in the second embodiment, detailed description thereof will be omitted.
  • the nonvolatile semiconductor memory device according to the manufacturing method of this embodiment can be manufactured.
  • the nonvolatile semiconductor memory device of the present invention has a cross-point structure that can be miniaturized and increased in capacity, and can solve the manufacturing variation problem with respect to miniaturization, which is difficult with the conventional manufacturing method. Furthermore, it is capable of high-speed operation and has stable writing and reading characteristics, and is useful as a nonvolatile semiconductor memory device used in various electronic devices such as digital home appliances, memory cards, mobile phones, and personal computers. It is.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

　ストライプ状の複数の第１配線（１０）とストライプ状の複数の第２配線（２０）の平面視における各々の交点において、層間絶縁層（８０）中に、複数の第１配線の上面を開口するように形成された複数のメモリセルホール（１０１）と、複数の第１配線上に形成され、かつ複数の第１配線の上面まで達するように層間絶縁層内に形成された複数のダミーホール（１１１）と、メモリセルホールおよびダミーホールの内部に形成された第１電極（３０）と抵抗変化層（４０）との積層構造とを含む。１個のダミーホールの下側開口部に露出する第１配線の面積は、１個のメモリセルホールの下側開口部に露出する第１配線の面積より大きく、それぞれの第１配線には、１個以上のダミーホールが形成されている。

Description

不揮発性半導体記憶装置およびその製造方法
　本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特に微細化に適した構造の不揮発性半導体記憶装置に関する。
　近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、よりいっそう高機能化している。そのため、不揮発性記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
　こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。
　他方、電圧パルスの印加により、安定に保持する抵抗値が変化する抵抗変化素子を記憶部に用いた不揮発性半導体記憶素子（抵抗変化型メモリ、以下ＲｅＲＡＭと記す）の場合、メモリセルが単純な構造で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
　抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が提案されている(特許文献１を参照)。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存の半導体製造工程をほとんどそのまま使用して作製できるという特徴を有している。
　また、従来のＣＭＯＳ回路上にメモリセルアレイを積層して構成するクロスポイント型メモリアレイも提案されている（特許文献２を参照）。
特開２００４－３６３６０４号公報 米国特許第６７５３５６１号明細書
　特許文献２に記載のクロスポイント型メモリセルは、図２０に示すように、多層構造を有するメモリプラグを２本の交差する導電線２１０と２１５とで挟む構成を開示している。メモリプラグは、抵抗変化素子を構成するＣＭＯメモリ層２２５を挟む２つの電極２２０および２３０と、ＭＩＭダイオードを構成する絶縁層２４０を挟む２つの金属層２３５および２４５とで構成される。図２０に示すように、メモリプラグは多層の積層構造で構成されるため、その製造方法は、各層を全面に積層した後、エッチングによりメモリプラグを形成する。メモリプラグを微細化すると、エッチング時にメモリプラグ領域を保護するフォトレジストと多層の積層構造の表面との接触面積が小さくなって密着性が低下し、安定してメモリプラグのパターンを形成できないという課題がある。
　上述したような、積層構造をエッチングすることによってメモリプラグを形成する方法ではなく、層間絶縁層に形成したメモリセルホール（コンタクトホールとも言う）内にメモリセルを埋め込み形成する方法もある。この場合には、微細なメモリセルホール内に、上述した多層構造の全てを形成することは困難であるという課題がある。
　以上のような課題に鑑み、本発明は、メモリセルホール内に、多層構造のメモリセルを、特性がより均一になるように形成することを目的とするものである。
　本発明者らは、無電解選択成長めっきを用いることで、微細なメモリセルホールの内部に、多層構造のメモリセルを形成することが可能と考え、その具体的方法を鋭意検討した。その結果、以下の知見を得た。
　例えば、金属配線の上にＳｉＯ２からなる層間絶縁層を形成し、層間絶縁層において金属配線が露出するように、メモリセルホールを形成する。ここで、スパッタリング等の堆積方法を用いて金属配線の上に電極材料、すなわち抵抗変化素子の電極となる材料、を堆積させると、層間絶縁層の上にも電極材料が堆積してしまう。ＣＭＰなどにより層間絶縁層の上の電極材料を除去しなければならないが、電極材料として白金等を用いた場合、ＣＭＰによる除去が困難となる場合がある。一方、無電解選択成長めっきを用いれば、ＳｉＯ２からなる層間絶縁層の上に電極材料を堆積させることなく、金属からなる配線の上にのみ電極材料を堆積させることができる。
　しかしながら、実際にメモリセルホールの内部に無電解選択成長めっきを用いて電極材料を堆積させてみると、得られる電極層の厚みに大きなばらつきが生じることが分かった。また、同一の金属配線の上に形成された電極層の厚みはほぼ均一である一方、異なる金属配線の上に形成された電極層の厚みは大きく異なる場合があることが分かった。
　かかる現象が生じる原因として、以下のようなメカニズムが考えられる。無電解選択成長めっきでは、めっきされる表面に電流が流されることがなく、めっき液中の成分とめっきされる表面との電荷のやり取りにより反応が進行する。このため、めっき反応の進行は、めっきされる表面の電位の影響を大きく受ける。同一の金属配線については電位がほぼ同一となるため、ほぼ同一のタイミングでめっきが始まり、得られる電極層の厚みもほぼ均一となる。一方、異なる金属配線について電位が異なると、めっきの開始するタイミングも異なり、得られる電極層の厚みも異なることになる。
　電極層の厚みがばらつくと、例えば、以下のような問題を生じうる。
　第１に、抵抗変化層が均一であっても、電極層が厚くなるほど、抵抗変化素子の初期抵抗が小さくなる。これは、貴金属電極の応力が増加することにより貴金属電極表面の平坦性が悪化するためと考えられる。平坦性が悪化することで抵抗変化層に均一に電界が加わらなくなるため、抵抗変化素子の特性も影響を受ける。具体的には、例えば、初期抵抗、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等がばらついたり、信頼性(リテンション、エンデュランス)が低下したりするといった問題が生じうる。
　第２に、メモリセルホールの内部に抵抗変化素子を形成する場合、電極層が厚くなるほど、抵抗変化層の厚みは薄くなる。抵抗変化層の厚みが異なれば、ワード線とビット線間に同じ電圧を印加しても抵抗変化層に加わる電界強度が異なり、結果として抵抗変化素子の特性も影響を受ける。具体的には、例えば、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等がばらついたり、信頼性(リテンション、エンデュランス)が低下したりするといった問題が生じうる。
　第３に、抵抗変化層において、例えば、酸素含有率の高い高抵抗層の上に酸素含有率の低い低抵抗層を積層した２層構造としたような場合、電極層が厚くなるほど、高抵抗層を堆積させるときのホールが浅くなる。その結果、成膜時間を同じにしても、高抵抗層がより厚く形成されることになり、抵抗変化素子の特性も影響を受ける。具体的には、例えば、初期抵抗、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等がばらついたり、信頼性(リテンション、エンデュランス)が低下したりするといった問題が生じうる。
　ところで、無電解選択成長めっきにおいては、金属の露出面積が大きい場合にめっき反応が始まりやすく、小さい場合にめっき反応が始まりにくい、という傾向がある。本発明者らは、メモリセルホール内に露出した金属配線上に電極材料を堆積させる場合において、ホール内の金属の露出面積が大きいほど、めっき反応が始まりやすいことを、実験により確認した。かかる結果を踏まえ、金属配線のそれぞれについて、メモリセルホールとは別に、同一の金属配線上に、開口面積の大きなダミーホール（めっき均一化ホールとも言う）を形成することで、異なる金属配線の間でもめっき反応が開始するタイミングを揃えられることに想到した。これにより、金属配線の上に形成される電極層の厚みが均一化され、抵抗変化素子の性能が向上する。
　すなわち、上記の目的を達成するために、本発明における不揮発半導体記憶装置は、基板と、前記基板上にストライプ形状に形成された複数の第１配線と、前記複数の第１配線を覆うように形成された層間絶縁層と、前記層間絶縁層上に形成され、かつ前記複数の第１配線の上方に前記複数の第１配線と交差する方向にストライプ形状に形成された複数の第２配線と、前記複数の第１配線と前記複数の第２配線の平面視における各々の交点において、前記複数の第１配線と前記複数の第２配線の間の前記層間絶縁層中に、前記複数の第１配線の上面を開口するように形成された複数のメモリセルホールと、前記複数の第１配線上に形成され、かつ前記複数の第１配線の上面まで達するように前記層間絶縁層内に形成された複数のダミーホールと、前記メモリセルホール内及び前記ダミーホール内のそれぞれに形成された第１電極と、前記第１電極のそれぞれの上に形成された抵抗変化層との積層構造と、を含み、１個の前記ダミーホールの下側開口部に露出する前記第１配線の面積が、１個の前記メモリセルホールの下側開口部に露出する前記第１配線の面積より大きく、前記それぞれの第１配線には、１個以上の前記ダミーホールが形成されている。
　また、本発明における不揮発半導体記憶装置の製造方法は、基板上にストライプ形状の複数の第１配線を形成する工程（Ａ）と、前記複数の第１配線を含む前記基板上に層間絶縁層を形成する工程（Ｂ）と、前記層間絶縁層内に、前記複数の第１配線の表面に達する複数のメモリセルホールおよび前記メモリセルホールよりも下側開口部の面積が大きい少なくとも１つのダミーホールを形成する工程（Ｃ）と、前記メモリセルホールおよび前記ダミーホールの下側開口部に露出した前記複数の第１配線の上に無電解選択成長めっき法を用いて第１電極の材料を堆積させて前記メモリホールの内部に第１電極を形成する工程（Ｄ）と、前記複数のメモリセルホール内において前記第１電極の上に抵抗変化層を埋め込み形成する工程（Ｅ）と、前記層間絶縁層上および前記埋め込み形成された前記抵抗変化層の上に、前記複数の第１配線と交差する方向にストライプ形状の複数の第２配線を形成する工程（Ｆ）と、を含む。
　このような構成にすることにより、無電解選択成長めっきで下電極を形成する工程において、電極材料の析出は面積が大きく、かつアスペクト比（ホール高さ／ホール底での最大寸法）の小さいダミーホールの底面で優先的に開始されるようになり、ダミーホール底面の析出開始につられて抵抗変化素子が形成されるメモリセルホール底面での析出が一斉に行われるようになる。これにより、ダミーホールがない場合に比べて、抵抗変化素子部分での第１電極材料の析出開始時間が揃うようになるため、第１電極の膜厚を全ての抵抗変化素子で同じにすることが出来る。また、微細化により抵抗変化素子が形成されるメモリセルホールの底面積が小さくなっても、ダミーホール底面での析出が開始されればそれに伴ってメモリセルホールの底面にもめっきが開始されるので、微細化に伴う第１電極の膜厚ばらつき増加を抑制することが出来る。
　さらに、平面レイアウトにおけるレイアウト面積の増大を防ぐ観点からは、ダミーホールの平面視形状として、短辺側の寸法が、抵抗変化素子の平面視形状における直径と同じもしくはより大きく、かつダミーホール下での第１配線の配線幅と同じもしくはより小さい長方形が好ましい。
　さらに、平面視においてダミーホールの一部が、その下の第１配線からはみ出すようなレイアウトとしても良い。この場合、ダミーホールをエッチング等で形成する工程で、はみ出した部分では第１配線の側面も露出されるため、よりダミーホールによるめっき膜厚均一化の効果が得られるようになる。
　また、本発明における他の側面による不揮発半導体記憶装置は、基板と、前記基板上にストライプ形状に形成された複数の第１配線と、前記複数の第１配線を覆うように形成された層間絶縁層と、前記層間絶縁層上に形成され、かつ前記複数の第１配線の上方に前記複数の第１配線と交差する方向にストライプ形状に形成された複数の第２配線と、前記複数の第１配線と前記複数の第２配線の平面視における各々の交点において、前記複数の第１配線と前記複数の第２配線の間の前記層間絶縁層中に、前記複数の第１配線の上面を開口するように形成された複数のメモリセルホールと、前記複数の第１配線上に形成され、かつ前記複数の第１配線の上面まで達するように前記層間絶縁層内に形成された複数のダミーホールと、前記メモリセルホール内及び前記ダミーホール内のそれぞれに形成された、第１電極と前記第１電極の上に形成された抵抗変化層との積層構造と、を含み、前記ダミーホール１個当たりその底面で前記第１配線と接する面積は、前記メモリセルホール１個当たりの前記第１電極の底面で前記第１配線と接する面積より大きく、前記それぞれの第１配線には、１個以上の前記ダミーホールが形成されている。
　また、本発明における他の側面による不揮発半導体記憶装置の製造方法は、基板上にストライプ形状の複数の第１配線を形成する工程（Ａ）と、前記複数の第１配線を含む前記基板上に層間絶縁膜を形成する工程（Ｂ）と、前記層間絶縁膜内に、前記複数の第１配線の表面に達する複数のコンタクトホールおよびめっき均一化ホールを形成する工程（Ｃ）と、前記コンタクトホールおよび前記めっき均一化ホールの底面で露出された前記複数の第１配線の表面に無電解選択成長めっき法を用いて同時に第１電極を形成する工程（Ｄ）と、前記第１電極に接続し、前記複数のコンタクトホール内および前記めっき均一化ホール内に抵抗変化層を埋め込み形成する工程（Ｅ）と、前記層間絶縁膜上および前記埋め込み形成された前記抵抗変化層上に、前記複数の第１配線に交差するストライプ形状の複数の第２配線を形成する工程（Ｆ）と、を含む。
　本発明の不揮発性半導体記憶装置は、メモリセルアレイの下側配線に、抵抗変化素子に加え、抵抗変化素子よりも底面積の大きいダミーホールを同一の配線上に配置することによって、メモリセルホールの底に無電解選択成長めっきで電極膜をめっきしたときの膜厚のばらつきとそれに伴うビット不良の発生を抑制できるという効果が得られる。
図１は、第１実施形態に係る不揮発性半導体記憶装置の構成の一例を示す模式図である。 図２Ａは、本発明の第１実施形態に係る不揮発性半導体記憶装置の構成の詳細を示す平面図である。 図２Ｂは、図２ＡのＸ－Ｘ’の断面を矢印方向に示した断面図である。 図３Ａは、第１実施形態に係る不揮発性半導体記憶装置の製造方法において、基板の上に第１配線と該第１配線に達するホールの設けられた層間絶縁層とを形成するステップを説明するための工程断面図である。 図３Ｂは、第１実施形態に係る不揮発性半導体記憶装置の製造方法において、ホールの底に第１電極を形成するステップを説明するための工程断面図である。 図３Ｃは、第１実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および第１電極の上に抵抗変化材料層を形成するステップを説明するための工程断面図である。 図４Ａは、第１実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の抵抗変化材料層を除去して抵抗変化層を形成するステップを説明するための工程断面図である。 図４Ｂは、層間絶縁層および抵抗変化層の上に、第２配線溝の形成された層間絶縁層を形成するステップを説明するための工程断面図である。 図４Ｃは、第２配線溝に第２配線を埋め込み形成するステップを説明するための工程断面図である。 図５Ａは、第２実施形態に係る不揮発性半導体記憶装置の構成を示す平面図である。 図５Ｂは、図５ＡのＸ－Ｘ’の断面を矢印方向に示した断面図である。 図６Ａは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、基板の上に第１配線と該第１配線に達するホールの設けられた層間絶縁層とを形成するステップを説明するための工程断面図である。 図６Ｂは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、ホールの底に第１電極を形成するステップを説明するための工程断面図である。 図６Ｃは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および第１電極の上に抵抗変化材料層を形成するステップを説明するための工程断面図である。 図７Ａは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の抵抗変化材料層を除去するステップを説明するための工程断面図である。 図７Ｂは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、抵抗変化材料層の表層側の一部を除去して抵抗変化層を形成するステップを説明するための工程断面図である。 図７Ｃは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および抵抗変化層の上に第２電極材料層を形成するステップを説明するための工程断面図である。 図８Ａは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の第２電極材料層を除去して第２電極を形成し、層間絶縁層および第２電極の上に、第２配線溝の形成された層間絶縁層を形成するステップを説明するための工程断面図である。 図８Ｂは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および第２電極の上に、半導体材料層と第３電極材料層と第２配線材料層とをこの順に堆積させるステップを説明するための工程断面図である。 図８Ｃは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の半導体材料層と第３電極材料層と第２配線材料層とを除去し、半導体層と第３電極と第２配線とを形成するステップを説明するための工程断面図である。 図９Ａは、第３実施形態に係る不揮発性半導体記憶装置の構成を示す平面図である。 図９Ｂは、図５ＡのＸ－Ｘ’の断面を矢印方向に示した断面図である。 図１０Ａは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、基板の上に第１配線と該第１配線に達するホールの設けられた層間絶縁層とを形成するステップを説明するための工程断面図である。 図１０Ｂは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、ホールの底に第１電極を形成するステップを説明するための工程断面図である。 図１０Ｃは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および第１電極の上に第１の抵抗変化材料層と第２の抵抗変化材料層とをこの順に形成するステップを説明するための工程断面図である。 図１１Ａは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の第１の抵抗変化材料層および第２の抵抗変化材料層を除去して第１の抵抗変化材料層および第２の抵抗変化材料層を形成するステップを説明するための工程断面図である。 図１１Ｂは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、抵抗変化材料層の表層側の一部を除去して第１の抵抗変化層および第２の抵抗変化層を形成するステップを説明するための工程断面図である。 図１１Ｃは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および抵抗変化層の上に第２電極材料層を形成するステップを説明するための工程断面図である。 図１２Ａは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の第２電極材料層を除去して第２電極を形成し、層間絶縁層および第２電極の上に、第２配線溝の形成された層間絶縁層を形成するステップを説明するための工程断面図である。 図１２Ｂは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および第２電極の上に、半導体材料層と第３電極材料層と第２配線材料層とをこの順に堆積させるステップを説明するための工程断面図である。 図１２Ｃは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の半導体材料層と第３電極材料層と第２配線材料層とを除去し、半導体層と第３電極と第２配線とを形成するステップを説明するための工程断面図である。 図１３は、クロスポイント型の不揮発性半導体記憶装置の記憶部の構成を説明するための断面図である。 図１４Ａは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層中に、下層Ｃｕ配線をストライプ形状に形成するステップを説明するための工程断面図である。 図１４Ｂは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、下層Ｃｕ配線の上に層間絶縁層を形成するステップを説明するための工程断面図である。 図１４Ｃは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層にメモリセルホールを形成するステップを説明するための工程断面図である。 図１４Ｄは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、メモリセルホールの底に貴金属電極層（第１電極）を形成するステップを説明するための工程断面図である。 図１５Ａは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層および貴金属電極層の上に抵抗変化材料層を形成するステップを説明するための工程断面図である。 図１５Ｂは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の抵抗変化材料層を除去するステップを説明するための工程断面図である。 図１５Ｃは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、抵抗変化材料層の表層側の一部を除去して抵抗変化層を形成するステップを説明するための工程断面図である。 図１６Ａは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層および抵抗変化層の上に中間電極材料層を形成するステップを説明するための工程断面図である。 図１６Ｂは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の中間電極材料層を除去して中間電極を形成するステップを説明するための工程断面図である。 図１６Ｃは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層および中間電極の上に層間絶縁層を形成するステップを説明するための工程断面図である。 図１７Ａは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層中に配線溝を形成するステップを説明するための工程断面図である。 図１７Ｂは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層および中間電極の上に、半導体材料層と上部電極材料層と上層Ｃｕ配線材料層とをこの順に堆積させるステップを説明するための工程断面図である。 図１７Ｃは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の、半導体材料層と上部電極材料層と上層Ｃｕ配線材料層とを除去して半導体層と上部電極と上層Ｃｕ配線とを形成するステップを説明するための工程断面図である。 図１８は、本発明のダミーホールの望ましい形状を説明するための図である。 図１９は、本発明のダミーホールの望ましいレイアウトを説明するための図である。 図２０は、従来の不揮発性半導体記憶装置の断面構成図である。
　以下、本発明実施形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付して説明を省略する場合がある。
　本発明において、「基板の上に形成する」とは、一般的な解釈に従って、基板の上に、直接、構造物を形成する場合と、基板の上に他のものを介して形成する場合との双方を意味する。また、「層間絶縁層」とは、不揮発性記憶素子の製造プロセスにおいて１つのプロセスで形成される層間絶縁層と、不揮発性記憶素子の製造プロセスにおいては複数のプロセスでそれぞれ形成された複数の層間絶縁層が１つに合体してなる層間絶縁層との双方を指す。また、抵抗変化素子やめっき均一化、配線の形状については模式的なものであり、メモリセルホールの平面視形状における長方形とは四隅が完全な直角の場合に加え、四隅に丸みを帯びているものも含まれる。さらに、その個数等についても図示しやすい個数としている。
　なお、本明細書では１層のクロスポイントメモリアレイについて、その下側配線上に形成される抵抗変化素子を例示して説明しているが、本発明は１層のクロスポイントメモリアレイにのみ限定されるものではなく、２層以上のクロスポイントメモリアレイについても、下側配線とその上に形成される抵抗変化素子について同様の効果が得られる。
　以下に本発明の実施形態について説明するが、その前に、クロスポイント型の不揮発性半導体記憶装置において、メモリセルホール内の底部にめっき膜を形成した場合の装置構成、並びにその製造方法について説明する。
　図１３は、クロスポイント型の不揮発性半導体記憶装置の一例の断面図である。上層Ｃｕ配線３３８（例えばワード線）と下層Ｃｕ配線３１８（例えばビット線）とが互いに直交するように配置され、その交差点部分には第２の層間絶縁層３１９内にメモリセルホール３２６が形成され、このメモリセルホール３２６に抵抗変化素子３３３（記憶部）が形成されている。記憶部３３３は、メモリセルホール３２６内に、貴金属電極層３３０、抵抗変化層３３１、及び中間電極３３２の積層構造で構成される。また、中間電極３３２を含む第２の層間絶縁層３１９上には、ＣＶＤ法（Chemical Vapor Deposition：化学気相成長）などを用いて第３の層間絶縁層３３７が形成されている。この第３の層間絶縁層３３７には、配線溝３２０が形成されており、この配線溝の中に、ダイオード素子３３６の一部となる半導体層３３４と上部電極３３５、さらに上層Ｃｕ配線３３８が形成されている。
　次に、図１４から図１７を用いて、図１３に示すクロスポイント型の抵抗変化型不揮発性半導体記憶装置の製造方法を説明する。図１４から図１７は時系列の各工程における断面図を示す。
　まず、図１４Ａに示すように、例えばシリコン基板（図示せず）上に形成された第１の層間絶縁層３１６上に、複数の下層Ｃｕ配線３１８をストライプ形状に形成し、さらに、図１４Ｂに示すように、ＣＶＤ法等を用いてＴＥＯＳ－ＳｉＯ等で構成される第２の層間絶縁層３１９を形成する。この場合、第２の層間絶縁層３１９中にメモリセルホール３２６の形成を容易にするために、第２の層間絶縁層３１９の下層側にエッチングストッパ層として機能するＳｉＮ（シリコン窒化膜）やＳｉＯＮ（シリコン酸窒化膜）、あるいはＳｉＣＮ（シリコン炭窒化膜）等を介在させて、第２の層間絶縁層３１９を複数層からなる積層構造にしてもよい。さらに、第２の層間絶縁層３１９の上層側に、このＴＥＯＳ－ＳｉＯよりもＣＭＰ（Chemical Mechanical Polishing：化学機械的研磨）において硬質の、例えばＳｉＯＮを形成してもよい。第２の層間絶縁層３１９の上層側にＳｉＯＮを形成することで、この後で形成する抵抗変化層３３１および中間電極３３２をメモリセルホール３２６中に埋め込み形成する際のＣＭＰプロセスを容易に、かつ確実に行うことができる。
　次に、図１４Ｃに示すように、第２の層間絶縁層３１９に一定の配列ピッチで下層Ｃｕ配線３１８に接続するための複数のメモリセルホール３２６を形成する。このメモリセルホール３２６の直径は、下層Ｃｕ配線３１８の幅より小さく、かつメモリセルホール３２６は下層Ｃｕ配線３１８をはみ出さないよう配置される。
　さらに、図１４Ｄに示すように、メモリセルホール３２６底部に露出した下層Ｃｕ配線３１８上に無電解選択成長めっきを用いて、抵抗変化材料を構成する金属より標準電極電位が高い材料で構成される貴金属電極層３３０を形成する。貴金属電極には白金（Ｐｔ）やパラジウム（Ｐｄ）等を用い、Ｐｔを用いる場合は無電解Ｐｔめっき浴には、ヒドラジン－アンモニア系Ｐｔめっき浴、またはホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴を用いるとよい。また、Ｐｔ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。この場合には、Ｐｔ電極層を薄膜化することで、熱処理によるＰｔのヒロック発生を抑制し、この上に形成される抵抗変化層との界面を平坦化することができる。また下層Ｃｕ配線３１８上に、ニッケル、ニッケル－リン合金またはニッケル－ホウ素合金のいずれかを含むシード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よくＣｕ上にＰｔの選択成長を行うことができる。また、シード層は、パラジウムとニッケル、パラジウムとニッケル－リン合金またはパラジウムとニッケル－ホウ素合金のいずれかの組み合わせの積層構成としてもよい。例えば、シード層は、Ｃｕ上にＰｄ－Ｓｎ錯体を用て、めっきの核となる触媒金属をＣｕ上に吸着させ（キャタリスト）、スズ塩を溶解させ、酸化還元反応により金属パラジウムを生成する。次に無電界選択成長めっきを用いてニッケルシード層を形成する。次に、ニッケルシード層上に無電解選択成長めっきによりＰｔ膜を形成する。
　無電解選択成長めっきを用いることで、導電体である下層Ｃｕ配線３１８上にのみ選択的に貴金属が析出するため、層間絶縁層から成るメモリセルホール３２６の側壁には貴金属電極が成膜されない。メモリセルホール３２６の側壁に電極材料が成膜された場合には、側壁に成膜された電極材料によって上部電極と下部電極間でリークが起こりうるが、無電解選択成長めっきを用いることで、側壁リークが発生しない。また、メモリセルホール３２６の底部にのみ貴金属電極層３３０を成膜することができるので、第２の層間絶縁層３１９上には成膜されない。このため、ＣＭＰやエッチバックプロセスなどによって、第２の層間絶縁層３１９上に成膜された電極材料を除去する工程が必要ない。特に、貴金属材料は反応性が低いため、ＣＭＰによる除去は困難である。したがって、無電解選択成長めっきを用いることで、ＣＭＰによるダマシンプロセスが不要になるため工数の減少が可能である。しかも、メモリセルホール３２６の底部にのみに成膜でき、余計な部分には成膜されないことから、コスト面でも優れている。
　次に、図１５Ａに示すように、メモリセルホール３２６を含む第２の層間絶縁層３１９上に、抵抗変化層３３１となる抵抗変化材料層３３１ａを形成する。この抵抗変化材料層３３１ａは、本実施形態では酸素不足型のタンタル酸化物（ＴａＯｘと表記したとき、０＜ｘ＜２．５）を用いた。酸素不足型のタンタル酸化物とは、化学量論的な組成を有するタンタル酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。タンタル酸化物においては、Ｔａ2Ｏ5が化学量論的に安定した組成であるので、ＴａＯｘと表記した場合には、ｘ＝２．５よりも小さいタンタル酸化物が、酸素不足型のタンタル酸化物になる。酸素不足型のタンタル酸化物とすることで、タンタル酸化物は半導体的な特性を有する。
　次に、図１５Ｂに示すように、ＣＭＰプロセスを用いて第２の層間絶縁層３１９上の抵抗変化材料層３３１ａを除去してメモリセルホール３２６中に抵抗変化層３３１を埋め込み形成する。なお、このように第２の層間絶縁層３１９上の抵抗変化材料層３３１ａを除去し、抵抗変化層３３１を埋め込み形成する方法としては、ＣＭＰでなくエッチバックプロセスを用いてもよい。
　その後、図１５Ｃに示すように、さらにオーバーポリッシュを行うことで、メモリセルホール３２６中の抵抗変化層３３１の表層側の一部を除去する。なお、このように抵抗変化層３３１の一部を除去する方法としては、オーバーポリッシュだけでなくエッチバックする方法でもよい。
　次に、図１６Ａに示すように、メモリセルホール３２６を含む第２の層間絶縁層３１９上に、記憶部３３３の上部電極、かつダイオード素子３３６の下部電極として機能する中間電極３３２となる中間電極材料層３３２ａを形成する。本実施形態においては、中間電極材料層３３２ａとして、貴金属電極層３３０より標準電極電位が低い材料、例えばＴａＮ、ＴｉＮまたはＷをスパッタリングにより形成する。
　このように、抵抗変化素子３３３を構成する材料の標準電極電位を選択することにより、貴金属電極層３３０と抵抗変化層３３１の界面近傍の抵抗変化層３３１で選択的に抵抗変化現象を発生させることができる。
　次に、図１６Ｂに示すように、ＣＭＰプロセスを用いて第２の層間絶縁層３１９上の中間電極材料層３３２ａを除去して、メモリセルホール３２６中に中間電極３３２を埋め込み形成する。
　次に、図１６Ｃに示すように、中間電極３３２を含む第２の層間絶縁層３１９上に、さらにＣＶＤなどを用いて第３の層間絶縁層３３７を形成する。
　次に、図１７Ａに示すように、第３の層間絶縁層３３７に、ダイオード素子３３６の一部となる半導体層３３４と上部電極３３５、さらに上層Ｃｕ配線３３８を埋め込み形成するための上層Ｃｕ配線溝３３９を形成する。本実施形態では、上層Ｃｕ配線溝３３９を下層Ｃｕ配線３１８と交差するストライプ形状に形成することにより、半導体層３３４と上部電極３３５、および上層Ｃｕ配線３３８を、下層Ｃｕ配線３１８と交差するストライプ形状に形成している。
　そして、図１７Ｂに示すように、上層Ｃｕ配線溝３３９を含む第３の層間絶縁層３３７上にダイオード素子３３６の半導体層３３４となる半導体材料層３３４ａと、上部電極３３５となる上部電極材料層３３５ａ、さらに上層Ｃｕ配線３３８となる上層Ｃｕ配線材料層３３８ａを積層形成する。
　本実施形態では、半導体層３３４として窒素不足型シリコン窒化物（ＳｉＮｚ、０＜ｚ≦０．８５）、上部電極３３５として例えばＴａＮ、ＴｉＮまたはα－Ｗを用い、半導体層３３４と中間電極３３２と上部電極３３５とによりＭＳＭダイオードを形成している。ＭＳＭダイオードの電極材料は、半導体層３３４とショットキー接合を形成する材料であればよい。また、電極材料を適宜選択することにより、ＭＳＭダイオードの電圧－電流特性を、正電圧領域と負電圧領域において、対称な特性にしたり、非対称な特性にすることができる。上記のように、電極材料としてＴａＮ、ＴｉＮ、またはα－Ｗを用いると１００００Ａ／ｃｍ２以上の大電流を流すことができるＭＳＭダイオードを形成することができる。なお、このような半導体特性を有するＳｉＮｚ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ～１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
　半導体特性を有するＳｉＮｚをＺ＝０．３でかつ１０ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で１×１０４Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では１×１０３Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は１０となり、不揮発性半導体記憶装置のダイオード素子としては充分使用可能である。
　上層Ｃｕ配線３３８には下層Ｃｕ配線３１８と同様の材料を用いることができる。
　次に、図１７Ｃに示すように、第３の層間絶縁層３３７上の半導体材料層３３４ａ、上部電極材料層３３５ａ、および上層Ｃｕ配線材料層３３８ａをＣＭＰにより除去することで、上層Ｃｕ配線溝３３９にダイオード素子３３６の半導体層３３４と上部電極３３５、および上層Ｃｕ配線３３８を埋め込み形成する。
　このような工程により、貴金属電極層３３０、抵抗変化層３３１および中間電極３３２により記憶部３３３が構成され、中間電極３３２、半導体層３３４および上部電極３３５によりダイオード素子３３６が構成される。これにより、クロスポイント型の不揮発性半導体記憶装置を作製することができる。
　以上説明したように、上述した不揮発性半導体記憶装置は、ストライプ形状の下層Ｃｕ配線３１８上に形成されたメモリセルホール３２６内に抵抗変化素子３３３を形成することによって、微細構造を実現するものであり、抵抗変化素子３３３の下部電極として用いる貴金属電極層３３０を無電解選択成長めっき法でメモリセルホール底にのみ形成している。
　一般に、無電解めっき法では電解めっき法とは異なり、めっき膜を形成する対象に電界を与えず、めっき溶液中に溶解しているめっき材料が化学的還元反応により析出されることによってめっき対象物上に膜が形成される。
　しかし、上述したようなめっき対象物（場所）が、微細化されたメモリセルホール底のように小面積に分割され、かつアスペクト比（メモリセルホール高さ／メモリセルホール底での最大寸法）が大きい場合には、めっき溶液中に浸してからそれぞれのメモリセルホール底でめっき材料の析出が開始されるまでの時間にばらつきが生じる。無電解めっき法では、一旦めっき膜の析出が開始されると、あとは時間にほぼ比例して膜が形成されるが、この析出開始時間のばらつきは、めっき対象の面積が小さく、かつアスペクト比が大きいほど大きくなる傾向があるため、同じ時間だけめっき溶液中でめっき処理を行っても、メモリセルホールごとに膜厚がばらつく原因となる。しかし、めっき対象物（場所）が小面積に分割されていても、そのめっき対象物（場所）が電気的に繋がっていれば（例えば、同一配線上のメモリセルホール底がめっき対象の場合）、一箇所でめっき材料の析出が開始されれば、その電位変化が他の場所にも伝わるため、他の場所でも同時に析出が開始される。このため、上述した構成の場合には、同一配線上のメモリセルホール底ではめっき膜の膜厚ばらつきはないが、配線毎でメモリセルホール底のめっき膜の膜厚がばらつくため、これがビット不良に繋がる。このようなめっき膜の膜厚ばらつきに伴うビット不良は、メモリセルホールが微細化されるほど顕著になる。
　そこで、本発明は、上記しためっき膜の膜厚ばらつきに伴うビット不良を解決するものであり、クロスポイント型メモリアレイのメモリセルホールの底部にめっき膜を形成し、このめっき膜の膜厚ばらつきを低減するとともに、メモリセルホールの微細化に際してもそのばらつきの増加を抑制することができる構造を提供するものである。以下に、その具体例を説明する。
　（第１実施形態）
　第１実施形態の不揮発性半導体記憶装置は、基板と、基板上にストライプ形状に形成された複数の第１配線と、複数の第１配線を覆うように形成された層間絶縁層と、層間絶縁層上に形成され、かつ複数の第１配線の上方に複数の第１配線と交差する方向にストライプ形状に形成された複数の第２配線と、複数の第１配線と複数の第２配線の平面視における各々の交点において、複数の第１配線と複数の第２配線の間の層間絶縁層を開口し、複数の第１配線の上面を露出するように形成された複数のメモリセルホールと、複数の第１配線上に形成され、かつ複数の第１配線の上面まで達するように層間絶縁層内に形成された複数のダミーホールと、メモリセルホール内及びダミーホール内のそれぞれに形成された第１電極と、第１電極のそれぞれの上に形成された抵抗変化層との積層構造と、を含み、１個のダミーホールの下側開口部に露出する第１配線の面積が、１個のメモリセルホールの下側開口部に露出する第１配線の面積より大きく、それぞれの第１配線には、１個以上のダミーホールが形成されている。
　ストライプ形状とは、ある平面において、複数の配線が、互いに平行に、ある方向に向かって延びるように形成される状態を言う。
　「第１配線の上面を露出する」とは、メモリセルホールが第１配線の上面に到達し、メモリセルホールの下側開口部に第１配線が露出している状態を言う。なお、ここでいう露出とは、メモリセルホールの内部が空隙になっていることを意味せず、メモリセルホールの内部が充填されていてもよい。すなわち、メモリセルホールの内部において、層間絶縁層以外の材料に第１配線が接触していてもよい。
　「ダミーホール内に形成された第１電極」とあるが、ダミーホール内の第１電極は必ずしも抵抗変化素子の電極として機能しなくてもよい。
　上記不揮発性半導体記憶装置において、第２配線が、ダミーホールの上方には形成されていなくてもよい。
　上記不揮発性半導体記憶装置において、平面視におけるダミーホールの形状が長方形であり、平面視におけるメモリセルホールの形状が円形であり、長方形の短辺が、円形の直径と同一以上の長さであり、長方形の長辺が、円形の直径より長くてもよい。
　上記不揮発性半導体記憶装置において、ダミーホールの下側開口部で第１配線の側面が露出されていてもよい。
　上記不揮発性半導体記憶装置において、第１電極が、白金、パラジウム、及びそれらの少なくとも一方を含む混合物のいずれか少なくとも一つで構成されていてもよい。
　上記不揮発性半導体記憶装置において、第１配線と第１電極との間にシード層を有し、シード層がニッケル、ニッケル－リン合金およびニッケル－ホウ素合金の少なくとも一つを含み、かつ第１電極が白金およびパラジウムの少なくとも一方を含んでいてもよい。
　上記不揮発性半導体記憶装置において、シード層がパラジウムとニッケルの積層構成、パラジウムとニッケル－リン合金の積層構成およびパラジウムとニッケル－ホウ素合金の積層構成のいずれか少なくとも一つを含み、かつ第１電極が白金およびパラジウムの少なくとも一方を含んでいてもよい。
　上記不揮発性半導体記憶装置において、前記抵抗変化層が、化学量論的組成を有する酸化物と比較して酸素の含有量が少ない酸化物である酸素不足型の遷移金属酸化物を含んでいてもよい。
　また、第１実施形態の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状の複数の第１配線を形成する工程（Ａ）と、複数の第１配線を含む基板上に層間絶縁層を形成する工程（Ｂ）と、層間絶縁層内に、複数の第１配線の表面に達する複数のメモリセルホールおよびメモリセルホールよりも下側開口部の面積が大きい少なくとも１つのダミーホールを形成する工程（Ｃ）と、メモリセルホールおよびダミーホールの下側開口部に露出した複数の第１配線の上に無電解選択成長めっき法を用いて第１電極の材料を堆積させてメモリホールの内部に第１電極を形成する工程（Ｄ）と、複数のメモリセルホール内において第１電極の上に抵抗変化層を埋め込み形成する工程（Ｅ）と、層間絶縁層上および埋め込み形成された抵抗変化層の上に、複数の第１配線と交差する方向にストライプ形状の複数の第２配線を形成する工程（Ｆ）と、を含む。
　上記不揮発性半導体記憶装置の製造方法の工程（Ｃ）において、平面視におけるダミーホールの形状が長方形であり、平面視におけるメモリセルホールの形状が円形であり、長方形の短辺が、円形の直径と同一以上の長さであり、長方形の長辺が、円形の直径より長くてもよい。
　上記不揮発性半導体記憶装置の製造方法において、工程（Ｃ）の後、かつ、工程（Ｄ）の前に、第１配線の上に、無電解選択成長めっきによってシード層を形成する工程（Ｇ）を含み、工程（Ｄ）において第１電極の材料がシード層の上に堆積されてもよい。
　上記不揮発性半導体記憶装置の製造方法において、工程（Ｅ）の後、かつ、工程（Ｆ）の前に、抵抗変化層の上にダイオード素子を形成する工程（Ｈ）を含み、工程（Ｆ）において複数の第２配線がダイオード素子の上に形成されてもよい。
　[装置の構成]
　図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の構成の一例を示す平面図である。
　図１に示すように、本実施形態による不揮発性半導体記憶装置は、基板（図示せず）上に形成された複数のストライプ形状の第１配線１０と、第１配線を覆うように形成された層間絶縁層８０と、層間絶縁層８０内に形成されかつ第１配線１０と交差する方向にストライプ形状に形成された複数の第２配線２０とを備えている。また、第１配線１０と第２配線２０の平面視における交点でかつ第１配線１０と第２配線２０間の層間絶縁層８０内にはメモリセルホールが形成されている。このメモリセルホール内には、第１電極とその上に形成された抵抗変化層との積層構造で構成され、かつ第１配線の上面に第１電極の下面が接続された複数の抵抗変化素子１００が形成されている。また、第１配線１０上には、第１配線１０の上面まで達するように層間絶縁層８０内に形成された複数のダミーホール１１１が形成されている。各々の第１配線１０の上には１個以上の抵抗変化素子１００と、１個以上のダミーホール１１１が形成されている。
　なお、図１では、第１配線１０は１本の直線形状として図示説明されているが、本発明の効果を得るためには必ずしも直線である必要は無い。さらに、空間的に複数の配線に分割されていても、各配線上には最低１つのメモリセルホールもしくはダミーホールが形成されており、かつそれらのメモリセルホール底もしくはダミーホール底への電極の形成が同一の無電解選択成長めっき工程で行われ、かつ、その無電解選択成長めっきを行う工程の時点でそれら配線が同電位になるように電気的に接続されていれば、それらの配線を合わせて１本の第１配線とみなすことができる。例えば、ダミーホールが形成されている配線と抵抗変化素子が形成されている配線が平面視的には分離されていても、それらの配線が例えば、それらの配線の下面に接続されたメタルビアとさらにその下に形成された配線とを経由して電気的に接続されている場合などは、本発明においては、このダミーホールが形成されている配線と抵抗変化素子が形成されている配線は１本の第１配線とみなされる。
　ダミーホール１１１の平面視における第１配線１０との重なりの面積を、抵抗変化素子１００の平面視における第１配線１０との重なりの面積より大きくすることにより、電極の無電解選択成長めっき工程において、まずダミーホール１１１の底面からめっきが開始される。続いて電気的に接続された複数のメモリセルホールの底部においてほぼ同時にめっきが開始されることで、本発明の効果が得られる。ダミーホール１１１の底面の面積は、全てのダミーホール１１１の底部において同時にめっきが開始されるような面積であることが望ましい。ダミーホール１１１の平面視形状は円形のみではなく、楕円形、四角形、多角形などでも良い。平面レイアウトにおけるレイアウト面積の増大を防ぐ観点からは、ダミーホール１１１の平面視形状は、図１８に示すように、短辺側の寸法ｂが、抵抗変化素子１００の平面視形状における直径ａと同じもしくはより大きく、かつダミーホールの下での第１配線１０の配線幅ｃと同じもしくはより小さく（ｃ≧ｂ≧ａ）、長辺側の寸法ｄよりも小さい形状（ｄ＞ｂ）が好ましい。また、図１９に示すように、平面視においてダミーホール１１１の一部が、その下の第１配線１０からはみ出すようなレイアウトとしても良い（ｂ＞ｃ＞ａ）。この場合、ダミーホールをエッチングで形成する工程においてオーバーエッチングを行い、第１配線１０上からはみ出した部分で第１配線１０の側面を露出させるようにすることによって、ダミーホール底での第１配線１０の表面積をより広く出来るので、ダミーホールによるめっき膜厚均一化の効果がより得られるようになる。また、本形状およびレイアウトについては、後述する第２実施形態においても同様である。
　なお、ｄ＞ｂかつｂ≧ａの場合、ｄ≧ａとなる。すなわち、ダミーホール１１１の長辺側の寸法ｄは、抵抗変化素子１００の平面視形状における直径ａ（＝メモリセルホールの直径）よりも大きいことが好ましい。
　ダミーホール１１１の下側開口部において露出する第１配線１０の面積は、メモリセルホール１０１の下側開口において露出する第１配線１０の面積よりも大きい。好ましくは、ダミーホール１１１の下側開口部において露出する第１配線１０の面積が、メモリセルホール１０１の下側開口において露出する第１配線１０の面積の２倍以上である。さらに好ましくは、ダミーホール１１１の下側開口部において露出する第１配線１０の面積が、メモリセルホール１０１の下側開口において露出する第１配線１０の面積の５倍以上である。さらに好ましくは、ダミーホール１１１の下側開口部において露出する第１配線１０の面積が、メモリセルホール１０１の下側開口において露出する第１配線１０の面積の１０倍以上である。
　抵抗変化素子１００の底面は第１配線１０の上面で接続され、ダミーホール１１１の底面は第１配線１０の上面に達している。第１配線１０および第２配線２０とその交点に形成された抵抗変化素子１００を複数形成することによって、クロスポイント型の不揮発性半導体記憶装置を構成する。
　また、図には示していないが、本実施形態の不揮発性半導体記憶装置の基板には、あらかじめトランジスタ回路などが形成されており、そのトランジスタ回路と第１配線１０および第２配線２０は電気的に接続される。これについては後述する第２実施形態の説明においても同様である。
　図２Ａは、図１の領域２００を拡大して、より詳細にその構成を示した図である。図２Ｂは、図２ＡのＸ－Ｘ’の断面構成を矢印方向に見た断面図である。
　図２Ａおよび図２Ｂに示すとおり、本実施形態における抵抗変化素子１００は、基板１の第１配線１０の上面から基板垂直上部方向に順番に形成された第１電極３０および抵抗変化層４０で構成されている。さらに、本実施形態の場合には、第２配線２０が層間絶縁層９０内で、第１配線１０に対して交差するストライプ形状に形成されている。そして、第１電極３０およびその上に形成された抵抗変化層４０との積層構造により抵抗変化素子１００を構成している。抵抗変化層４０としては、酸素不足型タンタル酸化物（ＴａＯｘ）等の酸素不足型の遷移金属酸化物が抵抗変化特性の安定性や作製の再現性等の面から好ましいが、その他の抵抗変化材料でも、抵抗変化素子を形成する場合に少なくとも一方の電極に白金やパラジウム等の貴金属を用いるものであればよい。なお、図１に示すように、第２配線２０は、抵抗変化素子１００がマトリクス状に形成された領域外まで延在されている。
　ダミーホール１１１によって露出されている第１配線１０の面積は、抵抗変化素子１００の底面と第１配線１０の上面との接触面積より大きくなっている。
　以上のように、本実施形態の構成とすることによって、第１電極３０を無電解選択成長めっき法で形成する際、ダミーホール１１１で優先的に電極材料の析出が始まり、その後すべてのダミーホール１１１で、ほぼ同時に電極材料の析出が発生するようになる。それに伴い抵抗変化素子１００での第１電極３０の形成もほぼ同時になるため、第１電極３０の成膜膜厚のばらつきを抑制することができる。
　［製造方法］
　次に、図３Ａ～図３Ｃ及び図４Ａ～図４Ｃを用いて、本実施形態１の不揮発性半導体記憶装置の製造方法を説明する。図３及び図４の各図は、図２Ｂが形成されるまでの工程を説明する断面図である。
　まず、図３Ａに示すように基板１の上に第１配線１０を形成する。本実施形態では第１配線１０としてダマシン法で形成された銅（Ｃｕ）配線を用いたが、一般的な方法で形成されたアルミ（Ａｌ）配線を用いてもよい。また、例えば、第１配線の配線幅は２５０ｎｍ、配線間隔は２５０ｎｍとしうる。
　次に、例えばＣＶＤ法を用いてＴＥＯＳ－ＳｉＯで構成される層間絶縁層８０を厚さ２００ｎｍ堆積する。層間絶縁層８０としては、ＣＶＤ法による酸化シリコン（ＳｉＯ２）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ－ＳｉＯ２膜、低誘電率材料であるシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
　また、層間絶縁層８０中のホール形成を容易にするために、層間絶縁層８０の下層側に、フッ素系エッチングガスを用いたドライエッチングに対してエッチング耐性を有する膜、具体的には、ＣＶＤ法により形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用い、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いて層間絶縁層を複数構成にしてもよい。
　その後、層間絶縁層８０に第１配線１０の上面に達するメモリセルホール１０１およびダミーホール１１１を形成する。メモリセルホール１０１の径は例えば、２００ｎｍとしうる。ここで、ダミーホール１１１の底面で露出されている第１配線１０の表面積は、メモリセルホール１０１の底面で露出されている第１配線１０の表面積より大きい。本実施形態ではダミーホール１１１の平面形状として、例えば、短辺長２００ｎｍ、長辺長４００ｎｍの角に丸みを帯びた擬似長方形としうる。長辺方向は、第１配線１０の長辺方向とするのが好適である。
　次に、図３Ｂに示すように、メモリセルホール１０１およびダミーホール１１１の底面にのみ選択的に電極材料を形成するめっき法により第１電極３０を形成する。本実施形態においては、第１電極３０の形成にはＴａＯｘの抵抗変化特性がよい電極材料である白金（Ｐｔ）の無電解選択成長めっき法を用いた。無電解Ｐｔめっき浴には、ヒドラジン－アンモニア系Ｐｔめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴などを用いることができる。また、Ｐｔ電極膜の膜厚は５ｎｍとしたが、５ｎｍ以上２４ｎｍ以下としてもよい。この場合には、Ｐｔ電極層を薄膜化することで、熱処理によるＰｔのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また、メモリセルホール１０１およびダミーホール１１１の底面で露出した下層Ｃｕ配線に、ニッケル、ニッケル－リン合金またはニッケル－ホウ素合金のいずれかを含むシード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よくＣｕ上にＰｔの選択成長を行うことができる。また、シード層は、パラジウムとニッケル、パラジウムとニッケル－リン合金またはパラジウムとニッケル－ホウ素合金のいずれかの組み合わせの積層構成としてもよい。
　次に、図３Ｃに示すように、メモリセルホール１０１およびダミーホール１１１を含む層間絶縁層８０上に、抵抗変化層４０となる抵抗変化材料層４１を形成する。本実施形態では、抵抗変化材料層４１は、例えば、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型のタンタル酸化物（ＴａＯｘ）をスパッタリング法により形成しうる。ＴａＯｘの好適な範囲としては、０．８≦ｘ≦１．９が好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をＨｆＯｘと表記したときには、０．９≦ｘ≦１．６、ジルコニウム酸化物をＺｒＯｘと表記したときには、０．９≦ｘ≦１．４であることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘ、ＨｆＯｘ、及びＺｒＯｘの化学式のｘの値を調整することができる。
　抵抗変化層として酸素不足型のタンタル酸化物を用いる場合の具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０－４Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行う。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率は約４０％（ＴａＯ０．６６）から約７０％（ＴａＯ２．３）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。また、化学量論的組成を有する酸化物とは、タンタル酸化物の場合、絶縁体であるＴａ２Ｏ５をここでは指し、酸素不足型とすることで金属酸化物は導電性を有するようになる。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。また、金属Ｔａ膜を形成した後、Ｔａ膜を酸化してＴａＯｘを形成してもよい。抵抗変化材料層４１の膜厚は、メモリセルホール１０１を埋設できる以上であれば良く、その後の表面部分の除去工程でのプロセスの容易性も考慮し、本実施形態では例えば、４００ｎｍとしうる。なお、抵抗変化材料層４１には、酸素不足型のタンタル酸化物だけでなく、酸素不足型の鉄酸化物や、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化物、ジルコニウム酸化物、およびハフニウム酸化物を用いてもよい。
　次に、図４Ａに示すように、ＣＭＰプロセスを用いて層間絶縁層８０上の抵抗変化材料層４１を除去してメモリセルホール１０１およびダミーホール１１１中に抵抗変化層４０を充填形成する。なお、このように層間絶縁層８０上の抵抗変化材料層４１を除去する方法としては、ＣＭＰでなくエッチバックプロセスを用いてもよい。
　次に、図４Ｂに示すように、抵抗変化素子１００を含む層間絶縁層８０上に、さらに例えばＣＶＤ法を用いてＴＥＯＳ－ＳｉＯからなる層間絶縁層９０を厚さ４００ｎｍ堆積し、層間絶縁層８０を上方に延長する。さらに、層間絶縁層９０に第２配線溝２１を形成する。本実施形態では、第２配線溝２１を第１配線１０と交差するストライプ形状に形成している。例えば、第２配線溝２１の溝幅は２５０ｎｍ、配線間隔は２５０ｎｍとしうる。また、本実施形態では、第２配線溝２１は、抵抗変化素子１００の上部のみに形成しており、ダミーホール１１１の上部には形成していない。すなわち、第２配線溝２１は、ダミーホール１１１の上方には形成されておらず、したがって、第２配線２０はダミーホール１１１の上方には配置されない。これは、ダミーホール１１１内に形成した抵抗変化層が浮遊容量となるのを防止するためであるが、浮遊容量の問題がないような場合には、ダミーホール１１１の上部にも第２配線溝２１を形成しても構わない。
　そして、図４Ｃに示すように、第２配線２０を形成する。第２配線２０としては、実施形態では一般的なダマシン法で形成されたＣｕ配線を用いたが、一般的な方法で形成されたアルミ（Ａｌ）配線を用いてもよい。
　以上により、本実施形態の製造方法による不揮発性半導体記憶装置を作製することができる。
　（第２実施形態）
　第２実施形態の不揮発性半導体記憶装置は、第１実施形態の不揮発性記憶装置であって、積層構造と第２配線の間に積層構造と直列に接続されたダイオード素子をさらに備える。
　[装置の構成]
　図５Ａは、本発明の第２実施形態に係る不揮発性半導体記憶装置の構成の一例を示す平面図である。
　本実施形態は、第１実施形態に係る不揮発性半導体記憶装置と基本構成は同じであり、抵抗変化素子を構成する電極および抵抗変化層は第１実施形態の不揮発性半導体記憶装置と同じものを用いることができる。第１実施形態に係る不揮発性半導体記憶装置との違いは、本実施形態では抵抗変化素子１０２と直列に接続するダイオード素子１２０を備え、さらに、第２電極５０がメモリセルホール１０１内に形成されていることが特徴である。
　ダイオード素子１２０としては、半導体層６０とこの半導体層６０を挟む第２電極５０及び第３電極７０との３層の積層で構成されるＭＳＭダイオード、あるいは半導体層６０の替わりに絶縁体層を用いたＭＩＭダイオード、ｐ型半導体とｎ型半導体との２層の積層で構成されるｐｎ接合ダイオード、または半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードなど、非線形のスイッチング特性を有する素子を、記憶部の抵抗変化特性に応じて用いるとよい。
　抵抗変化素子に対して直列にダイオード素子を挿入することにより、クロスポイント型ＲｅＲＡＭの場合には、第１配線１０と第２配線２５とが交差した交点に形成されている、選択された抵抗変化層の抵抗値の読み取りや書き込み時に発生する非選択の抵抗変化層とのクロストークを減少することができる。
　図５Ｂは、図５ＡのＸ－Ｘ’の断面構成を矢印の方向に見た断面図である。
　図５Ａおよび図５Ｂに示すとおり、本実施形態における抵抗変化素子１０２は、第１配線１０の上面から基板垂直上部方向に順番に形成された第１電極３０、抵抗変化層４０および第２電極５０で構成されている。さらに抵抗変化素子１０２の上には、半導体層６０、第３電極７０および第２配線２５がこの順番に形成されている。
　第２電極５０、半導体層６０および第３電極７０の積層構造は、金属-半導体-金属構造（ＭＳＭ）のダイオード素子１２０を形成している。
　以上のような、本実施形態の構成を採用することで、上述した第１実施形態と同様の動作を実現し、同様の作用効果を奏することができる。すなわち、抵抗変化素子の下部電極の膜厚ばらつきに伴うビット不良を解決し、クロスポイント型メモリアレイのメモリセルホールの底部に形成されるめっき膜の膜厚ばらつきを低減するとともに、メモリセルホールの微細化に際してもそのばらつきの増加を抑制することができる。さらに、各々の抵抗変化素子の上で、かつ第２配線下にダイオード素子を配置することにより、微細化や非選択素子からのリーク電流も抑制可能な、クロスポイント型でダイオード素子付きの不揮発性半導体記憶装置を実現することができる。
　［製造方法］
　次に、図６Ａ～図６Ｃ、図７Ａ～図７Ｃ、及び図８Ａ～図８Ｃを用いて、本実施形態１の不揮発性半導体記憶装置の製造方法を説明する。図６、図７、及び図８の各図は、図５Ｂが形成されるまでの工程を説明する断面図である。
　まず図６Ａに示すように、基板１の上に第１配線１０を形成するが、本実施形態ではダマシン法で形成されたＣｕ配線を用いたが、一般的な方法で形成されたアルミ（Ａｌ）配線を用いてもよい。例えば、第１配線の配線幅は２５０ｎｍ、配線間隔は２５０ｎｍとしうる。
　次に、例えばＣＶＤ法を用いてＴＥＯＳ－ＳｉＯで構成される層間絶縁層８０を厚さ２００ｎｍ堆積する。層間絶縁層８０としては、ＣＶＤ法による酸化シリコン（ＳｉＯ２）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ－ＳｉＯ膜、低誘電率材料であるシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
　また、層間絶縁層８０中のホール形成を容易にするために、層間絶縁層８０の下層側にフッ素系エッチングガスを用いたドライエッチングに対してエッチング耐性を有する膜、具体的には、ＣＶＤ法により形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用い、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いて層間絶縁層を複数構成にしてもよい。
　その後、層間絶縁層８０に第１配線１０の上面に達するメモリセルホール１０１およびダミーホール１１１を形成する。メモリセルホール１０１の径は例えば、２００ｎｍとしうる。ここで、ダミーホール１１１の底面で露出されている第１配線１０の表面積は、メモリセルホール１０１の底面で露出されている第１配線１０の表面積より大きい。本実施形態ではダミーホール１１１の平面形状として、例えば、短辺長２００ｎｍ、長辺長４００ｎｍの角に丸みを帯びた擬似長方形としうる。長辺方向は、第１配線１０の長辺方向とするのが好適である。
　次に、図６Ｂに示すように、メモリセルホール１０１およびダミーホール１１１の底面にのみ選択的に電極材料を形成するめっき法により第１電極３０を形成する。本実施形態においては、第１電極３０の形成にはＴａＯｘの抵抗変化特性がよい電極材料である白金（Ｐｔ）の無電解選択成長めっきを用いた。無電解Ｐｔめっき浴には、ヒドラジン－アンモニア系Ｐｔめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴などを用いることができる。また、Ｐｔ電極膜の膜厚は５ｎｍとしたが、５ｎｍ以上２４ｎｍ以下としてもよい。この場合には、Ｐｔ電極層を薄膜化することで、熱処理によるＰｔのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また、メモリセルホール１０１およびダミーホール１１１の底面で露出した下層Ｃｕ配線に、ニッケル、ニッケル－リン合金またはニッケル－ホウ素合金のいずれかを含むシード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よくＣｕ上にＰｔの選択成長を行うことができる。また、シード層は、パラジウムとニッケル、パラジウムとニッケル－リン合金またはパラジウムとニッケル－ホウ素合金のいずれかの組み合わせの積層構成としてもよい。
　次に、図６Ｃに示すように、メモリセルホール１０１およびダミーホール１１１を含む層間絶縁層８０上に、抵抗変化層４０となる抵抗変化材料層４１を形成する。本実施形態では、抵抗変化材料層４１として、例えば、酸素不足型タンタル酸化物（ＴａＯｘ）をスパッタリング法により形成しうる。ＴａＯｘの好適な範囲としては、０．８≦ｘ≦１．９が好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をＨｆＯｘと表記したときには、０．９≦ｘ≦１．６、ジルコニウム酸化物をＺｒＯｘと表記したときには、０．９≦ｘ≦１．４であることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘ、ＨｆＯｘ、及びＺｒＯｘの化学式のｘの値を調整することができる。
　なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。また、金属Ｔａ、Ｈｆ、あるいはＺｒ膜を形成した後、金属Ｔａ、Ｈｆ、あるいはＺｒ膜を酸化してＴａＯｘ、ＨｆＯｘ、あるいはＺｒＯｘを形成してもよい。抵抗変化材料層４１の膜厚は、メモリセルホール１０１を埋設できる以上であれば良く、その後の表面部分の除去工程でのプロセスの容易性も考慮し、本実施形態では例えば、４００ｎｍとしうる。
　次に、図７Ａに示すように、ＣＭＰプロセスを用いて層間絶縁層８０上の抵抗変化材料層４１を除去してメモリセルホール１０１およびダミーホール１１１の中にのみ抵抗変化材料層４１が残るようにする。なお、このように層間絶縁層８０上の抵抗変化材料層４１を除去する方法としては、ＣＭＰでなくエッチバックプロセスを用いてもよい。
　その後、図７Ｂに示すように、さらにオーバーポリッシュを行うことで、メモリセルホール１０１およびダミーホール１１１中の抵抗変化材料層４１の表層側の一部を除去する。これにより、メモリセルホール１０１およびダミーホール１１１の中に抵抗変化層４０を形成する。なお、このように抵抗変化材料層４１の表層側の一部を除去する方法としては、オーバーポリッシュだけでなくエッチバックする方法でもよい。本実施形態では、オーバーポリッシュによる抵抗変化材料層４１の表層の除去膜厚はおおよそ３０ｎｍとしうる。
　次に、図７Ｃに示すように、メモリセルホール１０１およびダミーホール１１１を含む層間絶縁層８０上に、抵抗変化素子１０２の第２電極５０となる第２電極材料層５１を形成する。本実施形態においては、例えば、第２電極材料層５１としてＴａＮ、ＴｉＮまたはＷをスパッタリングにより１００ｎｍ形成しうる。
　次に、図８Ａに示すように、ＣＭＰプロセスを用いて層間絶縁層８０上の第２電極材料層５１を除去して、メモリセルホール１０１およびダミーホール１１１中に第２電極５０を埋め込み形成する。続いて、第２電極５０を含む層間絶縁層８０上に、さらに例えばＣＶＤ法を用いてＴＥＯＳ－ＳｉＯからなる層間絶縁層９０を厚さ４００ｎｍ堆積する。さらに、層間絶縁層９０に第２配線溝２１を形成する。本実施形態では、第２配線溝２１を第１配線１０と交差するストライプ形状に形成することにより、半導体層６０と第３電極７０、および第２配線２５を第１配線１０と交差するストライプ形状に形成している。例えば、第２配線溝２１の溝幅は２５０ｎｍ、配線間隔は２５０ｎｍとしうる。また、本実施形態では第２配線溝２１は、抵抗変化素子１０２の上部のみに形成しダミーホール１１１の上部には形成していないが、ダミーホール１１１の上部にも第２配線溝２１を形成しても構わない。
　そして、図８Ｂに示すように、第２配線溝２１を含む層間絶縁層９０上に半導体材料層６１と、第３電極材料層７１、さらに第２配線材料層２２を積層形成する。
　次に、図８Ｃに示すように、第２電極５０および層間絶縁層８０、９０の上に形成される半導体材料層６１と第３電極材料層７１、および第２配線材料層２２をＣＭＰにより除去することで、第２配線溝２１にダイオード素子１２０の半導体層６０と第３電極７０、および第２配線２５を埋め込み形成する。
　本実施形態では、半導体層６０として窒素不足型シリコン窒化物（ＳｉＮｚ、０＜ｚ≦０．８５）、第２電極５０としてＴａＮ、ＴｉＮまたはＷを用い、半導体層６０とそれを挟む第２電極５０および第３電極７０とによりＭＳＭダイオードを形成している。なお、このような半導体特性を有するＳｉＮｚ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ～１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
　半導体特性を有するＳｉＮｚをＺ＝０．３でかつ１０ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で１×１０４Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では１×１０３Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は１０となり、不揮発性半導体記憶装置のダイオード素子として充分使用可能であることが確認できた。
　また、第２配線２５には第１配線１０と同様の材料を用いることができる。
　本実施形態では、例えば、半導体材料層６１および第３電極材料層７１、第２配線層の膜厚をそれぞれ１６ｎｍおよび２０ｎｍ、４００ｎｍとしうる。
　以上により、本実施形態の製造方法による不揮発性半導体記憶装置を作製することができる。
　（第３実施形態）
　第３実施形態の不揮発性半導体記憶装置は、第１実施形態および第２実施形態の少なくとも一方の不揮発性半導体記憶装置において、抵抗変化層が、第１抵抗変化層と、第２抵抗変化層とを備え、第１抵抗変化層と第２抵抗変化層とは同種の金属酸化物からなり、第１抵抗変化層の酸素含有率は第２抵抗変化層の酸素含有率よりも高い。
　第３実施形態の不揮発性半導体記憶装置の製造方法は、第１実施形態および第２実施形態の少なくとも一方の不揮発性半導体記憶装置の製造方法において、工程（Ｅ）が、第１抵抗変化層と、第２抵抗変化層とを形成する工程を含み、第１抵抗変化層と第２抵抗変化層とは同種の金属酸化物からなり、第１抵抗変化層の酸素含有率は第２抵抗変化層の酸素含有率よりも高い。
　同種の金属酸化物とは、金属酸化物を構成する金属の元素が同一であることを言う。
　[装置の構成]
　図９Ａは、本発明の第３実施形態に係る不揮発性半導体記憶装置の構成の一例を示す平面図である。
　本実施形態は、第２実施形態に係る不揮発性半導体記憶装置において、抵抗変化層が複数の層で構成されている点を除けば、第２実施形態の不揮発性半導体記憶装置と同じ構成とすることができる。よって、第２実施形態と共通する部分については、同一の符号および名称を付して詳細な説明を省略する。
　図９Ｂは、図９ＡのＸ－Ｘ’の断面構成を矢印の方向に見た断面図である。
　図９Ａおよび図９Ｂに示すとおり、本実施形態における抵抗変化素子１０３において、抵抗変化層４０は、第１抵抗変化層４２と第２抵抗変化層４３とで構成されている。図９Ｂの例では、第１抵抗変化層４２が、第１電極３０の上面およびメモリセルホールの側面を覆うカップ状の形状を有する。また、図９Ｂの例では、第２抵抗変化層４３は、第１抵抗変化層４２がなすカップの内部に充填されている。
　第１抵抗変化層４２と第２抵抗変化層４３とは同種の金属酸化物からなり、第１抵抗変化層４２の酸素含有率は第２抵抗変化層４３の酸素含有率よりも高い。第１抵抗変化層４２は高抵抗層となり、第２抵抗変化層４３は低抵抗層となる。
　このような構成によれば、第１電極３０に接続し、酸素含有率の高い第１抵抗変化層４２をメモリセルホール１０１の底部に配置し、その上に酸素含有率の低い第２抵抗変化層４３を配置することで、第１抵抗変化層４２と第１電極３０との界面領域で確実に抵抗変化を起こさせることができる。その結果、抵抗変化層４０を抵抗変化（高抵抗化または低抵抗化）させるために印加すべき電気パルスの極性が一意に定まり、記憶装置としての安定な動作特性を得ることができる。
　抵抗変化動作は、抵抗変化層４０の電極近傍における酸化還元反応によって生じる。抵抗変化層４０と第１電極３０との界面近傍部分に酸化還元に寄与できる酸素が多い第１抵抗変化層４２を設けることで、安定的な抵抗変化動作が可能になる。なお、図において、第１抵抗変化層４２はメモリセルホール１０１の側壁にも形成されているが、少なくとも第１電極３０と接する部分（メモリセルホール１０１の底部）に形成されていればよい。
　以上のような、本実施形態の構成を採用することで、上述した第２実施形態と同様の動作を実現し、同様の作用効果を奏することができる。すなわち、抵抗変化素子の下部電極の膜厚ばらつきに伴うビット不良を解決し、クロスポイント型メモリアレイのメモリセルホールの底部に形成されるめっき膜の膜厚ばらつきを低減するとともに、メモリセルホールの微細化に際してもそのばらつきの増加を抑制することができる。また、各々の抵抗変化素子の上で、かつ第２配線下にダイオード素子を配置することにより、微細化や非選択素子からのリーク電流も抑制可能な、クロスポイント型でダイオード素子付きの不揮発性半導体記憶装置を実現することができる。
　さらに本実施形態では、抵抗変化層が第１抵抗変化層と第２抵抗変化層とで構成されているが、第１電極の厚みが均一化されることで、第１抵抗変化層および第２抵抗変化層の厚みも均一化される。よって、２層の抵抗変化層からなる抵抗変化素子をメモリセルホールに形成する場合において、初期抵抗、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等といった素子の電気的特性のばらつきが抑制される。また、素子の信頼性(リテンションおよびエンデュランス)も向上する。
　［製造方法］
　次に、図１０Ａ～図１０Ｃ、図１１Ａ～図１１Ｃ、及び図１２Ａ～図１２Ｃを用いて、本実施形態１の不揮発性半導体記憶装置の製造方法を説明する。図１０、図１１、及び図１２の各図は、図９Ｂが形成されるまでの工程を説明する断面図である。
　図１０Ａおよび図１０Ｂの工程については、第２実施形態における図６Ａおよび図６Ｂの工程と同様であるので、詳細な説明を省略する。
　図１０Ｂの後、図１０Ｃに示すように、メモリセルホール１０１およびダミーホール１１１を含む層間絶縁層８０上に、第１抵抗変化層４２となる第１抵抗変化材料層４４を形成し、さらに第１抵抗変化材料層４４の上に第２抵抗変化層４３となる第２抵抗変化材料層４５を形成する。
　本実施形態では、第１抵抗変化材料層４４として、例えば、酸素不足型タンタル酸化物（ＴａＯｙ）をスパッタリング法により形成しうる。ＴａＯｙの好適な範囲としては、２．１≦ｙが好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をＨｆＯｙと表記したときには、１．８＜ｙ、ジルコニウム酸化物をＺｒＯｙと表記したときには、１．９＜ｙであることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｙ、ＨｆＯｙ、及びＺｒＯｙの化学式のｙの値を調整することができる。
　本実施形態では、第２抵抗変化材料層４５として、例えば、酸素不足型タンタル酸化物（ＴａＯｘ）をスパッタリング法により形成しうる。ＴａＯｘの好適な範囲としては、０．８≦ｘ≦１．９が好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をＨｆＯｘと表記したときには、０．９≦ｘ≦１．６、ジルコニウム酸化物をＺｒＯｘと表記したときには、０．９≦ｘ≦１．４であることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘ、ＨｆＯｘ、及びＺｒＯｘの化学式のｘの値を調整することができる。第１抵抗変化材料層４４の厚みは、第２抵抗変化材料層４５の厚みより小さいことが好ましい。具体的には例えば、抵抗変化材料層を構成する遷移金属がＴａの場合は、第１抵抗変化材料層４４の厚みを、１ｎｍ以上８ｎｍ以下とし、第２抵抗変化材料層４５の厚みを、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。また、抵抗変化材料層を構成する遷移金属がＨｆの場合は、第１抵抗変化材料層４４の厚みを、４ｎｍ以上５ｎｍ以下とし、第２抵抗変化材料層４５の厚みを、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。また、抵抗変化材料層を構成する遷移金属がＺｒの場合は、第１抵抗変化材料層４４の厚みを、１ｎｍ以上５ｎｍ以下とし、第２抵抗変化材料層４５の厚みを、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。
　なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。また、金属Ｔａ、Ｈｆ、あるいはＺｒ膜を形成した後、金属Ｔａ、Ｈｆ、あるいはＺｒ膜を酸化してＴａＯｘ、ＨｆＯｘ、あるいはＺｒＯｘを形成してもよい。金属Ｔａ、Ｈｆ、あるいはＺｒ膜を形成した後、金属Ｔａ、Ｈｆ、あるいはＺｒ膜を酸化してＴａＯｙ、ＨｆＯｙ、あるいはＺｒＯｙを形成してもよい。第１抵抗変化材料層４４の厚みと第２抵抗変化材料層４５の厚みの合計は、メモリセルホール１０１を埋設できる以上であれば良く、その後の表面部分の除去工程でのプロセスの容易性も考慮し、本実施形態では例えば、４００ｎｍとしうる。
　次に、図１１Ａに示すように、ＣＭＰプロセスを用いて層間絶縁層８０上の第１抵抗変化材料層４４および第２抵抗変化材料層４５を除去してメモリセルホール１０１およびダミーホール１１１の中にのみ第１抵抗変化材料層４４および第２抵抗変化材料層４５が残るようにする。なお、このように層間絶縁層８０上の抵抗変化材料層を除去する方法としては、ＣＭＰの代わりにエッチバックプロセスを用いてもよい。
　その後、図１１Ｂに示すように、さらにオーバーポリッシュを行うことで、メモリセルホール１０１およびダミーホール１１１中の第１抵抗変化材料層４４および第２抵抗変化材料層４５の表層側の一部を除去する。これにより、メモリセルホール１０１およびダミーホール１１１の中に第１抵抗変化層４２および第２抵抗変化層４３を形成する。なお、このように抵抗変化材料層の表層側の一部を除去する方法としては、オーバーポリッシュだけでなくエッチバックする方法でもよい。本実施形態では、オーバーポリッシュによる第１抵抗変化層４２および第２抵抗変化層４３の表層の除去膜厚はおおよそ３０ｎｍとしうる。
　スパッタ法では、化学量論的組成以上に酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する遷移金属酸化物層を形成することができるので、リーク電流の抑制に効果がある。また、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。
　次に、図１１Ｃに示すように、層間絶縁層８０およびメモリセルホール１０１およびダミーホール１１１の内部に露出した第１抵抗変化層４２および第２抵抗変化層４３の上に、抵抗変化素子１０３の第２電極５０となる第２電極材料層５１を形成する。本実施形態においては、例えば、第２電極材料層５１としてＴａＮ、ＴｉＮまたはＷをスパッタリングにより１００ｎｍ形成しうる。
　図１２Ａ～図１２Ｃの工程については、第２実施形態における図８Ａ～図８Ｃの工程と同様であるので、詳細な説明を省略する。
　以上により、本実施形態の製造方法による不揮発性半導体記憶装置を作製することができる。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
　本発明の不揮発性半導体記憶装置は、微細化かつ大容量化が可能なクロスポイント構造をもち、また、従来の製造方法では困難であった微細化に対する製造上のばらつき問題を解決できる。さらに、高速の動作が可能で、しかも安定した書き込みおよび読み出し特性を有しており、デジタル家電、メモリカード、携帯型電話機およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶装置として有用である。
　１　基板
　１０　第１配線
　２０　第２配線
　２１　第２配線溝
　２２　第２配線材料層
　２５　第２配線
　３０　第１電極
　４０　抵抗変化層
　４１　抵抗変化材料層
　４２　第１抵抗変化層
　４３　第２抵抗変化層
　４４　第１抵抗変化材料層
　４５　第２抵抗変化材料層
　５０　第２電極
　５１　第２電極材料層
　６０　半導体層
　６１　半導体材料層
　７０　第３電極
　７１　第３電極材料層
　８０　層間絶縁層
　９０　層間絶縁層
　１００　抵抗変化素子
　１０１　メモリセルホール
　１０２　抵抗変化素子
　１０３　抵抗変化素子
　１１１　ダミーホール
　１２０　ダイオード素子
　２００　領域
　２１０　導電線
　２１５　導電線
　２２０　電極
　２２５　ＣＭＯメモリ層
　２３０　電極
　２３５　金属層
　２４０　絶縁層
　２４５　金属層
　３１６　第１の層間絶縁層
　３１８　下層Ｃｕ配線
　３１９　第２の層間絶縁層
　３２０　配線溝
　３２６　メモリセルホール
　３３０　貴金属電極層
　３３１　抵抗変化層
　３３１ａ　抵抗変化材料層
　３３２　中間電極
　３３２ａ　中間電極材料層
　３３３　抵抗変化素子（記憶部）
　３３４　半導体層
　３３４ａ　半導体材料層
　３３５　上部電極
　３３５ａ　上部電極材料層
　３３６　ダイオード素子（第１ダイオード素子）
　３３７　第３の層間絶縁層
　３３８　上層Ｃｕ配線（第１上層Ｃｕ配線）
　３３８ａ　上層Ｃｕ配線材料層
　３３９　上層Ｃｕ配線溝

Claims (15)

  1. 　基板と、
    　前記基板上にストライプ形状に形成された複数の第１配線と、
    　前記複数の第１配線を覆うように形成された層間絶縁層と、
    　前記層間絶縁層上に形成され、かつ前記複数の第１配線の上方に前記複数の第１配線と交差する方向にストライプ形状に形成された複数の第２配線と、
    　前記複数の第１配線と前記複数の第２配線の平面視における各々の交点において、前記複数の第１配線と前記複数の第２配線の間の前記層間絶縁層を開口し、前記複数の第１配線の上面を露出するように形成された複数のメモリセルホールと、
    　前記複数の第１配線上に形成され、かつ前記複数の第１配線の上面まで達するように前記層間絶縁層内に形成された複数のダミーホールと、
    　前記メモリセルホール内及び前記ダミーホール内のそれぞれに形成された第１電極と、前記第１電極のそれぞれの上に形成された抵抗変化層との積層構造と、を含み、
    　１個の前記ダミーホールの下側開口部に露出する前記第１配線の面積が、１個の前記メモリセルホールの下側開口部に露出する前記第１配線の面積より大きく、
    　前記それぞれの第１配線には、１個以上の前記ダミーホールが形成されている、不揮発性半導体記憶装置。
  2. 　前記第２配線は、前記ダミーホールの上方には形成されていない、請求項１に記載の不揮発性半導体記憶装置。
  3. 　平面視における前記ダミーホールの形状が長方形であり、平面視における前記メモリセルホールの形状が円形であり、前記長方形の短辺が、前記円形の直径と同一以上の長さであり、前記長方形の長辺が、前記円形の直径より長い、請求項１または２に記載の不揮発性半導体記憶装置。
  4. 　前記ダミーホールの下側開口部で前記第１配線の側面が露出されている、請求項１から３のいずれかに記載の不揮発性半導体記憶装置。
  5. 　前記積層構造と前記第２配線の間に前記積層構造と直列に接続されたダイオード素子をさらに備える、請求項１から４のいずれかに記載の不揮発性半導体記憶装置。
  6. 　前記第１電極が、白金、パラジウム、及びそれらの少なくとも一方を含む混合物のいずれか少なくとも一つで構成される、請求項１から５のいずれかに記載の不揮発性半導体記憶装置。
  7. 　前記第１配線と前記第１電極との間にシード層を有し、前記シード層がニッケル、ニッケル－リン合金およびニッケル－ホウ素合金の少なくとも一つを含み、かつ前記第１電極が白金およびパラジウムの少なくとも一方を含む、請求項１から６のいずれかに記載の不揮発性半導体記憶装置。
  8. 　前記シード層がパラジウムとニッケルの積層構成、パラジウムとニッケル－リン合金の積層構成およびパラジウムとニッケル－ホウ素合金の積層構成のいずれか少なくとも一つを含み、かつ前記第１電極が白金およびパラジウムの少なくとも一方を含む、請求項１から６のいずれかに記載の不揮発性半導体記憶装置。
  9. 　前記抵抗変化層が、化学量論的組成を有する酸化物と比較して酸素の含有量が少ない酸化物である酸素不足型の遷移金属酸化物を含む、請求項１から８のいずれかに記載の不揮発性半導体記憶装置。
  10. 　前記抵抗変化層が、第１抵抗変化層と、第２抵抗変化層とを備え、
    　前記第１抵抗変化層と前記第２抵抗変化層とは同種の金属酸化物からなり、前記第１抵抗変化層の酸素含有率は前記第２抵抗変化層の酸素含有率よりも高い、請求項１から８のいずれかに記載の不揮発性半導体記憶装置。
  11. 　基板上にストライプ形状の複数の第１配線を形成する工程（Ａ）と、
    　前記複数の第１配線を含む前記基板上に層間絶縁層を形成する工程（Ｂ）と、
    　前記層間絶縁層内に、前記複数の第１配線の表面に達する複数のメモリセルホールおよび前記メモリセルホールよりも下側開口部の面積が大きい少なくとも１つのダミーホールを形成する工程（Ｃ）と、
    　前記メモリセルホールおよび前記ダミーホールの下側開口部に露出した前記複数の第１配線の上に無電解選択成長めっき法を用いて第１電極の材料を堆積させて前記メモリホールの内部に第１電極を形成する工程（Ｄ）と、
    　前記複数のメモリセルホール内において前記第１電極の上に抵抗変化層を埋め込み形成する工程（Ｅ）と、
    　前記層間絶縁層上および前記埋め込み形成された前記抵抗変化層の上に、前記複数の第１配線と交差する方向にストライプ形状の複数の第２配線を形成する工程（Ｆ）と、
    　を含む、不揮発性半導体記憶装置の製造方法。
  12. 　前記工程（Ｃ）において、平面視における前記ダミーホールの形状が長方形であり、平面視における前記メモリセルホールの形状が円形であり、前記長方形の短辺が、前記円形の直径と同一以上の長さであり、前記長方形の長辺が、前記円形の直径より長い、請求項１１に記載の不揮発性半導体記憶装置の製造方法。
  13. 　工程（Ｃ）の後、かつ、工程（Ｄ）の前に、前記第１配線の上に、無電解選択成長めっきによってシード層を形成する工程（Ｇ）を含み、前記工程（Ｄ）において前記第１電極の材料が前記シード層の上に堆積される、請求項１１または１２に記載の不揮発性半導体記憶装置の製造方法。
  14. 　工程（Ｅ）の後、かつ、工程（Ｆ）の前に、前記抵抗変化層の上にダイオード素子を形成する工程（Ｈ）を含み、前記工程（Ｆ）において前記複数の第２配線が前記ダイオード素子の上に形成される、請求項１１から１３のいずれかに記載の不揮発性半導体記憶装置の製造方法。
  15. 　前記工程（Ｅ）は、第１抵抗変化層と、第２抵抗変化層とを形成する工程を含み、前記第１抵抗変化層と前記第２抵抗変化層とは同種の金属酸化物からなり、前記第１抵抗変化層の酸素含有率は前記第２抵抗変化層の酸素含有率よりも高い、請求項１１から１４のいずれかに記載の不揮発性半導体記憶装置の製造方法。
PCT/JP2011/003902 2010-07-08 2011-07-07 不揮発性半導体記憶装置およびその製造方法 Ceased WO2012005003A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US13/498,541 US8551853B2 (en) 2010-07-08 2011-07-07 Non-volatile semiconductor memory device and manufacturing method thereof
CN201180003594.6A CN102484114B (zh) 2010-07-08 2011-07-07 非易失性半导体存储装置及其制造方法
JP2011547096A JP4969707B2 (ja) 2010-07-08 2011-07-07 不揮発性半導体記憶装置およびその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-155635 2010-07-08
JP2010155635 2010-07-08

Publications (1)

Publication Number Publication Date
WO2012005003A1 true WO2012005003A1 (ja) 2012-01-12

Family

ID=45440992

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/003902 Ceased WO2012005003A1 (ja) 2010-07-08 2011-07-07 不揮発性半導体記憶装置およびその製造方法

Country Status (4)

Country Link
US (1) US8551853B2 (ja)
JP (1) JP4969707B2 (ja)
CN (1) CN102484114B (ja)
WO (1) WO2012005003A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947866B2 (en) 2015-09-11 2018-04-17 Toshiba Memory Corporation Nonvolatile memory device manufacturing method

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
JP2013187256A (ja) * 2012-03-06 2013-09-19 Toshiba Corp 不揮発性抵抗変化素子
JP2014082279A (ja) * 2012-10-15 2014-05-08 Panasonic Corp 不揮発性記憶装置及びその製造方法
US9627611B2 (en) 2012-11-21 2017-04-18 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
CN106030801B (zh) * 2014-03-25 2020-09-15 英特尔公司 用于形成非平面电阻式存储器单元的技术
US9306165B2 (en) * 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory
US20160138166A1 (en) * 2014-11-19 2016-05-19 Lam Research Corporation Systems and methods for forming selective metal electrode layers for resistive switching memories
US9780105B2 (en) 2015-12-30 2017-10-03 Toshiba Memory Corporation Semiconductor memory device including a plurality of columnar structures and a plurality of electrode films
US10490550B1 (en) * 2016-02-19 2019-11-26 United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Larger-area integrated electrical metallization dielectric structures with stress-managed unit cells for more capable extreme environment semiconductor electronics
DE102016005537A1 (de) * 2016-05-04 2017-11-09 Forschungszentrum Jülich GmbH Fachbereich Patente Verfahren zur Herstellung von Schichten von ReRAM-Speichern und Verwendung eines Implanters
KR101819825B1 (ko) 2016-06-13 2018-01-18 아주대학교산학협력단 플렉시블 전극 제조방법
US9978942B2 (en) * 2016-09-20 2018-05-22 Arm Ltd. Correlated electron switch structures and applications
US10184839B1 (en) * 2017-08-30 2019-01-22 The United States Of America As Represented By The Administrator Of Nasa Nanostructured vanadium oxide uncooled bolometers and method of fabrication
US11489118B2 (en) * 2019-03-04 2022-11-01 International Business Machines Corporation Reliable resistive random access memory
CN121152217A (zh) 2021-05-17 2025-12-16 联华电子股份有限公司 非挥发性存储器元件及其制造方法
US20250125157A1 (en) * 2023-10-11 2025-04-17 Applied Materials, Inc. Optimum material stacks for semiconductor contacts

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306914A (ja) * 1996-05-16 1997-11-28 Oki Electric Ind Co Ltd 半導体素子の配線形成方法
JP2001185691A (ja) * 1999-12-22 2001-07-06 Hitachi Ltd 半導体装置
JP2005311132A (ja) * 2004-04-22 2005-11-04 Sony Corp 固体メモリ装置、及び固体メモリ装置の配列方法
JP2010093277A (ja) * 2002-06-25 2010-04-22 Renesas Technology Corp 半導体集積回路装置
WO2010050094A1 (ja) * 2008-10-30 2010-05-06 パナソニック株式会社 不揮発性半導体記憶装置及びその製造方法
JP2011066337A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4646485B2 (ja) 2002-06-25 2011-03-09 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6753561B1 (en) 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
KR101022666B1 (ko) * 2008-08-27 2011-03-22 주식회사 하이닉스반도체 메모리 소자 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306914A (ja) * 1996-05-16 1997-11-28 Oki Electric Ind Co Ltd 半導体素子の配線形成方法
JP2001185691A (ja) * 1999-12-22 2001-07-06 Hitachi Ltd 半導体装置
JP2010093277A (ja) * 2002-06-25 2010-04-22 Renesas Technology Corp 半導体集積回路装置
JP2005311132A (ja) * 2004-04-22 2005-11-04 Sony Corp 固体メモリ装置、及び固体メモリ装置の配列方法
WO2010050094A1 (ja) * 2008-10-30 2010-05-06 パナソニック株式会社 不揮発性半導体記憶装置及びその製造方法
JP2011066337A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947866B2 (en) 2015-09-11 2018-04-17 Toshiba Memory Corporation Nonvolatile memory device manufacturing method

Also Published As

Publication number Publication date
US20120181500A1 (en) 2012-07-19
CN102484114A (zh) 2012-05-30
US8551853B2 (en) 2013-10-08
JP4969707B2 (ja) 2012-07-04
JPWO2012005003A1 (ja) 2013-09-02
CN102484114B (zh) 2014-10-15

Similar Documents

Publication Publication Date Title
JP4969707B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP4902821B1 (ja) 抵抗変化型不揮発性記憶装置及びその製造方法
US8445883B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US8559205B2 (en) Nonvolatile semiconductor memory apparatus and manufacturing method thereof
US8450182B2 (en) Method of manufacturing non-volatile semiconductor memory element and method of manufacturing non-volatile semiconductor memory device
US8618526B2 (en) Nonvolatile memory device and manufacturing method thereof
US8871561B2 (en) Variable resistance nonvolatile storage device and method for manufacturing the same
JP4937413B2 (ja) 抵抗変化素子およびそれを用いた不揮発性半導体記憶装置
JP5107252B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP5324724B2 (ja) 不揮発性記憶装置の製造方法
JPWO2012001993A1 (ja) 抵抗変化型不揮発性記憶素子、抵抗変化型不揮発性記憶装置及び抵抗変化型不揮発性記憶素子の製造方法
CN102239557A (zh) 非易失性存储装置及其制造方法
WO2010119677A1 (ja) 抵抗変化素子およびその製造方法
CN113557613A (zh) 非易失性存储装置及其制造方法
US9054305B2 (en) Nonvolatile memory device and method of manufacturing the same
JP2013062327A (ja) 不揮発性記憶素子及び不揮発性記憶装置並びにそれらの製造方法
JP2010135581A (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201180003594.6

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2011547096

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11803340

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13498541

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11803340

Country of ref document: EP

Kind code of ref document: A1