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WO2012056933A1 - 酸化物半導体装置およびその製造方法 - Google Patents

酸化物半導体装置およびその製造方法 Download PDF

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WO2012056933A1
WO2012056933A1 PCT/JP2011/073879 JP2011073879W WO2012056933A1 WO 2012056933 A1 WO2012056933 A1 WO 2012056933A1 JP 2011073879 W JP2011073879 W JP 2011073879W WO 2012056933 A1 WO2012056933 A1 WO 2012056933A1
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WO
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oxide semiconductor
semiconductor layer
amorphous oxide
layer
semiconductor device
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Ceased
Application number
PCT/JP2011/073879
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English (en)
French (fr)
Inventor
裕紀 若菜
哲史 河村
内山　博幸
藤井　邦治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors

Definitions

  • the present invention relates to a semiconductor device having a thin film transistor (TFT: Thin Film Transistor) using an oxide semiconductor material for a channel layer, and a technology effective when applied to the manufacture thereof.
  • TFT Thin Film Transistor
  • TFTs Thin film transistors
  • a processing temperature is 350 ° C. or higher, and thus a usable substrate material is limited.
  • glass substrates and flexible resin substrates often have a heat-resistant temperature of 350 ° C. or lower, and it is difficult to form thin film transistors on these substrates using a conventional semiconductor device manufacturing process.
  • a thin film transistor using an oxide semiconductor material that can be formed at a low temperature as a channel layer is underway.
  • this oxide semiconductor film is used for a channel layer
  • a thin film transistor can be formed over a glass substrate or a flexible resin substrate, so that a novel device that is not conventionally used can be manufactured at low cost.
  • a device can be formed using the transparency of the oxide semiconductor material, and the thin film transistor can be applied to an RFID (Radio Frequency Identification) tag or the like.
  • RFID Radio Frequency Identification
  • Patent Document 1 A method of sandwiching layers (Patent Document 1) and a method of forming low-resistance crystal grains having a composition different from that of the oxide semiconductor layer in the oxide semiconductor layer below the source and drain electrodes are proposed (Patent Document 2). Has been.
  • Patent Document 1 in which a low-resistance layer is sandwiched between an oxide semiconductor layer and source and drain electrodes, the low-resistance layer has a lower oxygen concentration in the film than the oxide semiconductor layer and includes crystal fine particles. It has been reported that a good contact can be formed by using a semiconductor layer. However, since it is difficult to form the oxide semiconductor layer and the low resistance layer at the same time in this method, an increase in manufacturing cost accompanying an increase in the number of manufacturing steps is a problem.
  • Patent Document 2 in which low-resistance crystal grains are formed in an oxide semiconductor layer, for example, in an oxide semiconductor layer made of In (indium) -Zn (zinc) -Ga (gallium) -O (oxygen). It has been reported that contact resistance is reduced by forming metal crystal grains having a diameter of about 20 nm. However, in the case of this method, a threshold voltage shift or an on-current (Ion) due to a larger number of crystal grains in the oxide semiconductor layer being formed in the vicinity of the gate insulating film than in the vicinity of the source and drain electrodes. / Reduction of off-current (Ioff) ratio is a problem.
  • An object of the present invention is to reduce a contact resistance between an oxide semiconductor layer and a source / drain electrode without causing a problem as in the prior art in a thin film transistor using an oxide semiconductor material for a channel layer. It is to provide a technology that can be used.
  • An oxide semiconductor device which is a preferable embodiment of the present invention includes a thin film transistor in which a gate electrode, a gate insulating film, an amorphous oxide semiconductor layer constituting a channel layer, a source, and a drain electrode are stacked in this order on an upper surface of a substrate. And the amorphous oxide semiconductor layer in the vicinity of the interface with the source and drain electrodes has crystal grains containing the constituent elements of the amorphous oxide semiconductor layer.
  • the crystal grains are formed by using energy of accelerated particles incident on the amorphous oxide semiconductor layer when depositing conductive films for source and drain electrodes on the amorphous oxide semiconductor layer.
  • a thin film transistor with low contact resistance between the oxide semiconductor layer and the source and drain electrodes can be realized.
  • the contact resistance between the oxide semiconductor layer and the source and drain electrodes can be reduced without increasing the number of manufacturing steps of the thin film transistor.
  • FIG. 3 is a cross-sectional view showing a method for manufacturing the thin film transistor continued from FIG. 2.
  • FIG. 4 is a cross-sectional view showing a method for manufacturing the thin film transistor following FIG. 3.
  • FIG. 5 is a cross-sectional view showing a method for manufacturing the thin film transistor continued from FIG. 4.
  • FIG. 6 is a cross-sectional view showing a method for manufacturing the thin film transistor continued from FIG. 5.
  • FIG. 7 is an enlarged view of FIG. 6.
  • FIG. 7 is a cross-sectional view showing a method for manufacturing the thin film transistor following FIG. 6.
  • FIG. 14 is a cross-sectional view showing a method for manufacturing the thin film transistor continued from FIG. 13.
  • FIG. 20 is a schematic diagram of an active matrix liquid crystal display device to which the array shown in FIG. 19 is applied.
  • the bottom gate means a structure in which the gate electrode is arranged below the channel layer (oxide semiconductor layer), and the top contact means that the source electrode and the drain electrode are arranged above the channel layer. Means the structure.
  • the bottom gate / top contact type thin film transistor of this embodiment is manufactured by the following method.
  • an insulating substrate 10 is prepared.
  • the material of the substrate 10 include Si (silicon), sapphire, quartz, glass, and a flexible plastic film.
  • the plastic film material include polyethylene terephthalate, polyethylene naphthalate, polyetherimide, polyacrylate, polyimide, polycarbonate, cellulose triacetate, and cellulose acetate propionate.
  • what provided the insulating coating layer on the surface of the above-mentioned material as needed can also be used.
  • a gate electrode 11 is formed by depositing a conductive film on the upper surface of the substrate 10 and then patterning the conductive film.
  • the conductive film constituting the gate electrode 11 Mo (molybdenum), Cr (chromium), W (tungsten), Al (aluminum), Cu (copper), Ti (titanium), Ni (nickel), Ta (tantalum)
  • a single layer film of metal such as Ag (silver), Co (cobalt), Zn, Au (gold), and Pt (platinum), an alloy film containing two or more of these metals, and a laminated film of these metals can do.
  • conductive metal oxide films such as ZnO (zinc oxide) to which ITO (In—Sn—O: indium tin oxide), Al, Ga, In, or B (boron) is added, and their conductivity
  • ITO In—Sn—O: indium tin oxide
  • Al Al
  • Ga In
  • B boron
  • a laminated film of a metal oxide and the metal can also be used.
  • a single layer film of conductive metal nitride such as TiN (titanium nitride), a laminated film of the conductive metal nitride and the metal, or the like can also be used.
  • a gate insulating film 12 is formed on the upper surface of the substrate 10 on which the gate electrode 11 is formed.
  • the insulating film constituting the gate insulating film 12 includes a silicon oxide film, a silicon nitride film, an aluminum oxide film, an aluminum nitride film, a Y 2 O 3 (yttrium oxide) film, an HfO 2 (hafnium oxide) film, and a YSZ (yttria stable). Zirconia) film, organic polymer insulating film, and the like.
  • Materials for organic polymer insulating films include polyimide derivatives, benzocyclobutene derivatives, photoacryl derivatives, polystyrene derivatives, polyvinyl phenol derivatives, polyester derivatives, polycarbonate derivatives, polyester derivatives, polyvinyl acetate derivatives, polyurethane derivatives, polysulfone derivatives. Acrylate resin, acrylic resin, epoxy resin, parylene and the like. These insulating films are deposited by a CVD method, a sputtering method, a vapor deposition method, a coating method, or the like.
  • the amorphous oxide semiconductor layer 13 is a semiconductor layer that constitutes a channel layer of the thin film transistor, and includes In, Zn, Cd (cadmium), Al, Ga, Si, Sn, Ce (cerium), Ge (germanium), and Hf.
  • An oxide in which one or more elements are combined with oxygen can be exemplified.
  • the oxide film constituting the amorphous oxide semiconductor layer 13 is deposited by sputtering, CVD, pulsed laser deposition (PLD), coating, printing, co-evaporation, or the like. The thickness is about 25 nm to 100 nm.
  • impurities may be doped as necessary, or the substrate 10 may be annealed. Further, the patterning of the oxide film is performed by dry etching or wet etching using a photoresist film as a mask.
  • a multi-source sputtering apparatus capable of simultaneously depositing Zn, Sn, and O is used, the gas pressure is set to 0.5 Pa (Ar (argon) + 10% O 2 ), the RC power is set to 50 W, and the room temperature is set.
  • an amorphous Zn—Sn—O (zinc tin oxide) film having a thickness of 50 nm was deposited on the gate insulating film 12.
  • the Zn—Sn—O film is patterned by wet etching using a photoresist film as a mask, and the Zn—Sn—O film is left in the region above the gate electrode 11 and the region in the vicinity thereof.
  • An oxide semiconductor layer 13 was formed.
  • an insulating film is deposited on the amorphous oxide semiconductor layer 13, and then the insulating film is patterned to thereby form a channel layer region (region above the gate electrode 11).
  • a barrier layer 15 is formed on the top.
  • Examples of the insulating film constituting the barrier layer 15 include inorganic insulating films such as a silicon oxide film, a silicon nitride film, and an alumina film, and organic insulating films such as a parylene film. These insulating films are deposited by a CVD method, a sputtering method, a coating method, or the like. The insulating film is patterned by dry etching or wet etching using a photoresist film as a mask.
  • a conductive film 14 is deposited on the amorphous oxide semiconductor layer 13 and the barrier layer 15.
  • Examples of the conductive film 14 include various conductive films that constitute the gate electrode 11 described above.
  • the conductive film 14 is deposited by electron beam evaporation, sputtering, or the like.
  • the conductive film 14 made of Al is deposited by using an electron beam evaporation apparatus and setting the acceleration voltage of the electron beam to a value higher than usual (for example, 10 kV).
  • a source electrode 14s and a drain electrode 14d are formed by removing the conductive film 14 above the gate electrode 11 by dry etching using a photoresist film as a mask.
  • a photoresist film as a mask.
  • a solid line A in FIG. 9 is a graph showing the relationship between the gate voltage (Vg) and the drain current (Id) of the thin film transistor manufactured by the above-described method.
  • a broken line B in the figure shows the relationship between the threshold gate voltage (Vg) and the drain current (Id) of the thin film transistor (comparative example) in which the conductive film 14 is deposited with the electron beam acceleration voltage set to 5 kV. It is a graph.
  • the channel length of the two types of thin film transistors was 0.1 mm, and the channel width was 2 mm.
  • the thin film transistor of this embodiment in which the conductive film 14 is deposited with the acceleration voltage of the electron beam set to 10 kV is 2 in comparison with the thin film transistor of the comparative example in which the acceleration voltage of the electron beam is set to 5 kV.
  • the on-current (Ion) was doubled or more.
  • FIG. 10 is a cross-sectional TEM photograph of the vicinity of the interface between the drain electrode 14d and the amorphous oxide semiconductor layer 13 in the thin film transistor of the present embodiment. As shown in FIG. 10, it was confirmed that the crystal grains 13cg were present in almost one row in the crystal grain existence region (Tcg) within a depth of 10 nm from the interface with the drain electrode 14d. On the other hand, the presence of the crystal grains 13cg could not be confirmed from the cross-sectional TEM photograph of the thin film transistor of the comparative example.
  • the deposition conditions of the conductive film (Al film) 14 constituting the source electrode 14s and the drain electrode 14d and the annealing conditions after the deposition was changed to change the grain size of the crystal grains 13cg and the crystal grain existence region (Tcg).
  • the on-current (Ion) was improved when the grain size of the crystal grain 13cg was about 15 nm and the crystal grain existence region (Tcg) was within 20 nm from the surface of the amorphous oxide semiconductor layer 13.
  • the grain size of the crystal grain 13cg exceeds 20 nm, the crystal grain 13cg starts to grow in a columnar shape, the surface roughness of the amorphous oxide semiconductor layer 13 occurs, and the contact resistance increases.
  • the grain size of the crystal grains 13cg is preferably 15 nm or less. Further, the crystal grain existence region (Tcg) is preferably within 20 nm from the surface of the amorphous oxide semiconductor layer 13, more preferably within 10 nm.
  • the contact resistance between the amorphous oxide semiconductor layer 13, the source electrode 14s, and the drain electrode 14d can be reduced. Accordingly, an on-current (Ion) is improved and field effect mobility is improved, so that a high-performance thin film transistor can be provided. Thereby, for example, an RFID tag that operates in a 13.56 MHz band can be realized.
  • the crystal grains 13cg are formed in the amorphous oxide semiconductor layer 13 only by setting the acceleration voltage of the electron beam to a value higher than usual. Since it forms, the special process and apparatus for forming the crystal grain 13cg are unnecessary.
  • the thin film transistor can also be manufactured by the following method. First, as shown in FIG. 12, the gate electrode 11, the gate insulating film 12, and the amorphous oxide semiconductor layer 13 are formed in this order on the upper surface of the insulating substrate 10. The steps so far are the same as the steps shown in FIGS. 1 to 4 of the first embodiment.
  • a conductive film 14 is deposited on the amorphous oxide semiconductor layer 13.
  • the conductive film 14 include various conductive films that constitute the gate electrode 11 described above.
  • the conductive film (Al film) 14 is deposited using a sputtering apparatus with the voltage applied between the substrate 10 and the conductive film material (target) set to a value higher than usual.
  • assist ions for example, Ar +
  • the assist ions collide with the surface of the amorphous oxide semiconductor layer 13 at a high speed.
  • the crystal grains 13cg can also be formed.
  • the surface of the amorphous oxide semiconductor layer 13 is irradiated with a high-energy laser beam.
  • the crystal grains 13cg can be formed.
  • the crystal grain 13cg preferably has a particle size of 15 nm or less. Further, the crystal grain existence region (Tcg) is preferably within 20 nm from the surface of the oxide semiconductor layer 13, and more preferably within 10 nm.
  • the source electrode 14s and the drain electrode 14d are formed by removing the conductive film 14 above the gate electrode 11 by dry etching using the photoresist film 16 as a mask.
  • the amorphous oxide semiconductor layer 13 therebelow is over-etched to remove the crystal grains 13cg formed near the surface of the channel layer region.
  • the bottom gate / top contact type thin film transistor of this embodiment is completed through the steps so far.
  • the thin film transistor has a channel length of 0.1 mm and a channel width of 2 mm.
  • the thin film transistor of this embodiment exhibited an on-current (Ion) that is twice or more that of the thin film transistor of the comparative example.
  • the constituent element of the crystal grain 13cg is not only the same as the constituent element of the amorphous oxide semiconductor layer 13, but may be at least a part of the constituent element of the amorphous oxide semiconductor layer 13.
  • the present embodiment it is possible to provide a high-performance thin film transistor, as in the first embodiment. Further, in this embodiment, the step of forming the barrier layer 15 on the channel layer region of the amorphous oxide semiconductor layer 13 is not necessary, so that a high-performance thin film transistor can be manufactured with fewer steps.
  • the amorphous oxide semiconductor layer 13 below the conductive film 14 is over-etched so that the surface of the channel layer region is near the surface. Crystal grains 13cg were removed. However, at this time, if the amount of overetching of the amorphous oxide semiconductor layer 13 varies, the film thickness of the channel layer varies, and the characteristics of the thin film transistor may vary.
  • the amorphous oxide semiconductor layer 13 has a stacked structure of a first oxide semiconductor layer 13 ⁇ / b> A and a second oxide semiconductor layer 13 ⁇ / b> B.
  • the layer 13A is made of an oxide of an element that can use s-orbital electrons as carriers, such as In or Sn.
  • the upper second oxide semiconductor layer 13B to be over-etched is made of a high resistance oxide having an oxygen concentration higher than that of the oxide constituting the lower first oxide semiconductor layer 13A.
  • the lower first oxide semiconductor layer 13A is made of SnOx
  • the upper second oxide semiconductor layer 13B is made of ZnSnOx.
  • the lower first oxide semiconductor layer 13A having a lower electrical resistance than the upper second oxide semiconductor layer 13B substantially functions as a channel layer, so that the upper second oxide semiconductor layer 13B Even if the amount of overetching varies, variation in characteristics of the thin film transistor can be suppressed.
  • FIG. 16 is a cross-sectional view illustrating the thin film transistor of this embodiment.
  • the thin film transistor of this embodiment is characterized in that crystal grains 13cg are formed not only in the vicinity of the interface between the source electrode 14s and the drain electrode 14d but also in the channel layer of the amorphous oxide semiconductor layer 13.
  • the manufacturing method of the thin film transistor of this embodiment is almost the same as the manufacturing method of Embodiment 2 described above.
  • the conductive film 14 for the source and drain electrodes is patterned by dry etching, the amorphous structure under the conductive film 14 is formed.
  • the only difference is that the oxide semiconductor layer 13 is not over-etched.
  • FIG. 17 is a graph showing the relationship between the threshold gate voltage (Vg) and the drain current (Id) of the thin film transistor of this embodiment.
  • the solid line C is obtained when the film thickness (tch) of the amorphous oxide semiconductor layer 13 is 10 nm or less (here, 6 nm), and the broken line D is the film thickness (tch) of the amorphous oxide semiconductor layer 13. ) Is thicker than 10 nm.
  • the film thickness (tch) of the amorphous oxide semiconductor layer 13 is 10 nm or less, a good on-current (Ion) value is shown, and compared with a conventional thin film transistor that does not form crystal grains 13 cg in the amorphous oxide semiconductor layer 13.
  • the on-current (Ion) more than twice. Further, when a cross-sectional TEM photograph in the vicinity of the channel layer of this thin film transistor was observed, crystal grains 13cg having a grain size of 5 nm or less were confirmed.
  • the film thickness (tch) of the amorphous oxide semiconductor layer 13 is greater than 10 nm, the amorphous oxide semiconductor layer 13 cannot be turned off even when the gate voltage is ⁇ 50 V, and behaves like a conductive film.
  • the film thickness (tch) of the amorphous oxide semiconductor layer 13 is 10 nm or less, even when the crystal grain 13cg is formed in the channel layer, the on-current (Ion) is improved, and the field effect It can be seen that the mobility is improved.
  • FIG. 18 shows a schematic configuration of an RFID tag 20 in which an antenna resonance circuit 21, a rectifier 22, a modulator 23, a digital circuit 24, and the like are configured using the thin film transistor of the present invention.
  • the RFID tag 20 can communicate with an external reader / writer 25 wirelessly using a high frequency of 13.56 MHz, for example. Further, since the oxide semiconductor layer constituting the channel layer of the thin film transistor is a transparent material, an almost transparent circuit can be formed in the IC chip.
  • a transparent wireless IC tag that transmits and receives at a high frequency (RF) of 13.56 MHz, for example, by configuring electrodes and wiring of an IC chip with a transparent conductive film such as ITO and circuit elements with the thin film transistor of the present invention.
  • RF high frequency
  • Such a wireless IC tag is different from a conventional RFID tag in that an IC chip and an antenna are almost transparent. Therefore, when the wireless IC tag is attached to a film or a card, the design printed on the film or the card is not damaged. .
  • FIG. 19 is a circuit block diagram showing an example of an array configuration of a semiconductor device using the thin film transistor of the present invention.
  • the semiconductor device of this embodiment has a configuration in which elements including the thin film transistor of the present invention are arranged on a substrate 30 in an array.
  • the thin film transistor is used as a switching transistor or a driving transistor for each element in the array, as well as a gate line driving circuit 32 for sending a signal to the gate wiring 31 connected to the gate electrode (11) of the thin film transistor, You may use for the transistor which comprises the data line drive circuit 34 which sends a signal to the data wiring 33 connected with a source electrode and a drain electrode.
  • the thin film transistor of each element and the thin film transistor in the gate line driving circuit 32 or the data line driving circuit 34 can be formed in parallel.
  • each element has a configuration as shown in FIG. 20, for example.
  • a scanning signal is supplied to the gate wiring 31 extending in the x direction in the figure, the thin film transistor 35 is turned on, and the image from the data wiring 33 extending in the y direction in the figure through the turned on thin film transistor 35.
  • a signal is supplied to the pixel electrode 36.
  • the gate lines 31 are arranged in parallel in the y direction in the figure, and the data lines 33 are arranged in parallel in the x direction in the figure and are surrounded by a pair of adjacent gate lines 31 and a pair of adjacent data lines 33.
  • a pixel electrode 36 is arranged in the area (pixel area).
  • the data line 33 is electrically connected to the source electrode
  • the pixel electrode 36 is electrically connected to the drain electrode.
  • the data wiring 33 may also serve as the source electrode.
  • the above-described array may be applied not only to the liquid crystal display device but also to an organic EL display device or the like. In this case, a thin film transistor is applied to a transistor included in the pixel circuit. Furthermore, the above-described array may be applied to the memory element, and a thin film transistor may be applied to the selection transistor.
  • the present invention can be applied to a semiconductor device having a thin film transistor using an oxide semiconductor material for a channel layer.

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

　酸化物半導体材料をチャネル層に用いた薄膜トランジスタにおいて、酸化物半導体層とソース、ドレイン電極とのコンタクト抵抗を低減する。基板１０の上面には、ゲート電極１１、ゲート絶縁膜１２、チャネル層を構成するアモルファス酸化物半導体層１３、ソース電極１４ｓおよびドレイン電極１４ｄがこの順に積層された薄膜トランジスタが形成されている。ソース電極１４ｓおよびドレイン電極１４ｄとの界面近傍のアモルファス酸化物半導体層１３内には、アモルファス酸化物半導体層１３の構成元素を含む結晶粒１３ｃｇが形成されている。結晶粒１３ｃｇは、ソース電極１４ｓおよびドレイン電極１４ｄを構成する導電膜を堆積する際、アモルファス酸化物半導体層１３に入射する加速粒子のエネルギーを利用して形成する。

Description

酸化物半導体装置およびその製造方法
　本発明は、酸化物半導体材料をチャネル層に用いた薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を有する半導体装置およびその製造に適用して有効な技術に関するものである。
　薄膜トランジスタ（ＴＦＴ）は、素子面積が小さく、省スペースであることから、携帯電話、ノートパソコン、ＰＤＡといった各種携帯電子装置における表示装置駆動用トランジスタとして使用されている。
　従来、薄膜トランジスタの大部分は、アモルファスシリコンや多結晶シリコンに代表されるシリコン系半導体材料により作製されていた。これは、従来の半導体装置の製造工程・製造技術を用いて薄膜トランジスタを作製できるメリットがあるためである。
　しかしながら、従来の半導体装置の製造工程を用いて薄膜トランジスタを作製する場合は、処理温度が３５０℃以上になるため、利用できる基板材料に制約が生じる。特に、ガラス基板やフレキシブルな樹脂基板は、耐熱温度が３５０℃以下のものが多いため、従来の半導体装置の製造工程を用いてこれらの基板上に薄膜トランジスタを形成することは困難である。
　そこで、最近では、低温で成膜が可能な酸化物半導体材料をチャネル層に用いた薄膜トランジスタの研究開発が進められている。この酸化物半導体膜をチャネル層に用いた場合は、ガラス基板やフレキシブルな樹脂基板上に薄膜トランジスタを形成することができるため、従来に無い新規なデバイスを安価に作製することが可能となる。また、酸化物半導体材料の透明性を利用したデバイス形成が可能となり、この薄膜トランジスタをＲＦＩＤ(Radio Frequency Identification)タグなどに適用することも可能である。
　上記した酸化物半導体材料をチャネル層に用いた薄膜トランジスタの信頼性やデバイス性能を向上させるためには、酸化物半導体層とソース、ドレイン電極とのコンタクト抵抗を低減することが課題となる。
　従来、酸化物半導体層とソース、ドレイン電極のコンタクト抵抗を低減する方法として、酸化物半導体層とソース、ドレイン電極との間に異種の金属材料層や酸素欠乏酸化物半導体層のような低抵抗層を挟み込む手法（特許文献１）や、ソース、ドレイン電極の下方の酸化物半導体層内に、酸化物半導体層とは組成が異なる低抵抗結晶粒を形成する手法（特許文献２）などが提案されている。
特開２０１０－０８０９５２号公報 特開２００９－１４１００１号公報
　酸化物半導体層とソース、ドレイン電極との間に低抵抗層を挟み込む特許文献１においては、低抵抗層として、酸化物半導体層に比べて膜中の酸素濃度が低く、かつ結晶微粒子を含んだ半導体層を用いることで、良好なコンタクトが形成されることが報告されている。しかしながら、この手法は、酸化物半導体層と低抵抗層を同時に形成することが困難であるため、製造工程数の増加に伴う製造コストの増大が課題となっている。
　また、酸化物半導体層内に低抵抗結晶粒を形成する特許文献２の手法では、例えばＩｎ（インジウム）－Ｚｎ（亜鉛）－Ｇａ（ガリウム）－Ｏ（酸素）からなる酸化物半導体層内に直径２０ｎｍ程度の金属結晶粒を形成することでコンタクト抵抗が低減することが報告されている。しかしながら、この手法の場合は、酸化物半導体層内の結晶粒がソース、ドレイン電極の近傍よりもゲート絶縁膜の近傍に多く形成されることによるしきい値電圧のシフトや、オン電流（Ｉｏｎ）／オフ電流（Ｉｏｆｆ）比の低下が課題となっている。
　なお、特許文献２の手法において、酸化物半導体層内に低抵抗結晶粒が形成されるメカニズムは不明であるが、ソース、ドレイン電極を構成する金属材料が酸化物半導体層内に拡散することなどが関係しているものと考えられている。
　本発明の目的は、酸化物半導体材料をチャネル層に用いた薄膜トランジスタにおいて、上記従来技術のような課題を生じさせることなく、酸化物半導体層とソース、ドレイン電極とのコンタクト抵抗を低減することのできる技術を提供することにある。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　本発明の好ましい一態様である酸化物半導体装置は、基板の上面に、ゲート電極、ゲート絶縁膜、チャネル層を構成するアモルファス酸化物半導体層、ソース、ドレイン電極がこの順に積層されてなる薄膜トランジスタを備え、前記ソース、ドレイン電極との界面近傍の前記アモルファス酸化物半導体層内に、前記アモルファス酸化物半導体層の構成元素を含む結晶粒を有している。
　前記結晶粒は、前記アモルファス酸化物半導体層の上部にソース、ドレイン電極用の導電膜を堆積する際、前記アモルファス酸化物半導体層に入射する加速粒子のエネルギーを利用して形成する。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
　酸化物半導体層とソース、ドレイン電極とのコンタクト抵抗が低い薄膜トランジスタを実現することができる。
　また、薄膜トランジスタの製造工程を増やすことなく、酸化物半導体層とソース、ドレイン電極とのコンタクト抵抗を低減することができる。
本発明の実施の形態１である薄膜トランジスタの製造方法を示す断面図である。 図１に続く薄膜トランジスタの製造方法を示す断面図である。 図２に続く薄膜トランジスタの製造方法を示す断面図である。 図３に続く薄膜トランジスタの製造方法を示す断面図である。 図４に続く薄膜トランジスタの製造方法を示す断面図である。 図５に続く薄膜トランジスタの製造方法を示す断面図である。 図６の拡大図である。 図６に続く薄膜トランジスタの製造方法を示す断面図である。 実施の形態１および比較例の薄膜トランジスタのゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。 実施の形態１の薄膜トランジスタにおけるドレイン電極と酸化物半導体層との界面近傍の断面ＴＥＭ写真である。 図１０のＴＥＭ像からＦＦＴ回折によって調べた結晶粒１３ｃｇの結晶構造の写真である。 本発明の実施の形態２である薄膜トランジスタの製造方法を示す断面図である。 図１２に続く薄膜トランジスタの製造方法を示す断面図である。 図１３に続く薄膜トランジスタの製造方法を示す断面図である。 本発明の薄膜トランジスタの別例を示す断面図である。 本発明の実施の形態３である薄膜トランジスタの断面図である。 実施の形態３の薄膜トランジスタのゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。 本発明の薄膜トランジスタを使用したＲＦＩＤタグの概略構成を示す図である。 本発明の薄膜トランジスタを使用した半導体装置のアレイ構成の一例を示す回路ブロック図である。 図１９に示すアレイを適用したアクティブマトリクス型液晶表示装置の概略図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
　（実施の形態１）
　本実施の形態は、ボトムゲート／トップコンタクト型薄膜トランジスタに適用したものである。ここで、ボトムゲートとは、ゲート電極がチャネル層（酸化物半導体層）よりも下層に配置される構造を意味し、トップコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも上層に配置される構造を意味している。
　本実施の形態のボトムゲート／トップコンタクト型薄膜トランジスタは、以下の方法によって製造される。
　まず、図１に示すように、絶縁性の基板１０を用意する。基板１０の材料としては、Ｓｉ（シリコン）、サファイア、石英、ガラス、フレキシブルなプラスチックフィルムなどを例示することができる。プラスチックフィルムの材料としては、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルイミド、ポリアクリレート、ポリイミド、ポリカーボネート、セルローストリアセテート、セルロースアセテートプロピオネートなどを例示することができる。また、必要に応じて上記した材料の表面に絶縁コーティング層を設けたものを使用することもできる。
　次に、図２に示すように、基板１０の上面に導電膜を堆積し、続いてこの導電膜をパターニングすることによって、ゲート電極１１を形成する。ゲート電極１１を構成する導電膜としては、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｔａ（タンタル）、Ａｇ（銀）、Ｃｏ（コバルト）、Ｚｎ、Ａｕ（金）、Ｐｔ（白金）などような金属の単層膜、これらの金属を２種以上含む合金膜、これらの金属の積層膜を例示することができる。また、ＩＴＯ（Ｉｎ－Ｓｎ－Ｏ：インジウム錫酸化物）、Ａｌ、Ｇａ、ＩｎまたはＢ（ボロン）などを添加したＺｎＯ（酸化亜鉛）のような導電性金属酸化物膜や、これらの導電性金属酸化物と前記金属との積層膜を使用することもできる。さらに、ＴｉＮ（窒化チタン）のような導電性金属窒化物の単層膜、導電性金属窒化物と前記金属との積層膜などを使用することもできる。
　上記した各種導電膜の堆積は、ＣＶＤ法、スパッタリング法、蒸着法などにより行い、パターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。
　次に、図３に示すように、上記ゲート電極１１が形成された基板１０の上面にゲート絶縁膜１２を形成する。
　ゲート絶縁膜１２を構成する絶縁膜としては、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、Ｙ２Ｏ３（酸化イットリウム）膜、ＨｆＯ２（酸化ハフニウム）膜、ＹＳＺ（イットリア安定化ジルコニア）膜、有機系高分子絶縁膜などを例示することができる。有機系高分子絶縁膜の材料としては、ポリイミド誘導体、ベンゾシクロブテン誘導体、フォトアクリル誘導体、ポリスチレン誘導体、ポリビニルフェノール誘導体、ポリエステル誘導体、ポリカーボネート誘導体、ポリエステル誘導体、ポリ酢酸ビニル誘導体、ポリウレタン誘導体、ポリスルフォン誘導体、アクリレート樹脂、アクリル樹脂、エポキシ樹脂、パリレンなどを例示することができる。また、これらの絶縁膜の堆積は、ＣＶＤ法、スパッタリング法、蒸着法、塗布法などにより行う。
　次に、図４に示すように、上記ゲート絶縁膜１２の上部にアモルファス酸化物半導体層１３を形成する。アモルファス酸化物半導体層１３は、薄膜トランジスタのチャネル層を構成する半導体層であり、Ｉｎ、Ｚｎ、Ｃｄ（カドミウム）、Ａｌ、Ｇａ、Ｓｉ、Ｓｎ、Ｃｅ（セリウム）、Ｇｅ（ゲルマニウム）、Ｈｆのうち、いずれか一種以上の元素が酸素と結合した酸化物を例示することができる。アモルファス酸化物半導体層１３を構成する酸化物膜の堆積は、スパッタリング法、ＣＶＤ法、パルスレーザーデポジション（Pulsed Laser Deposition：ＰＬＤ）法、塗布法、印刷法、共蒸着法などにより行い、その膜厚は２５ｎｍ～１００ｎｍ程度とする。また、アモルファス酸化物半導体層１３を形成した後、必要に応じて不純物をドーピングしたり、基板１０にアニール処理を施したりしてもよい。さらに、上記酸化物膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。
　本実施の形態では、まず、Ｚｎ、Ｓｎ、Ｏを同時に成膜できる多元スパッタリング装置を用い、ガス圧を０．５Ｐａ（Ａｒ（アルゴン）＋１０％Ｏ２）、ＲＣ電力を５０Ｗに設定し、室温下でゲート絶縁膜１２の上部に膜厚５０ｎｍのアモルファス状Ｚｎ－Ｓｎ－Ｏ（亜鉛錫酸化物）膜を堆積した。次に、フォトレジスト膜をマスクに用いたウェットエッチングでこのＺｎ－Ｓｎ－Ｏ膜をパターニングし、ゲート電極１１の上方の領域とその近傍の領域にＺｎ－Ｓｎ－Ｏ膜を残すことによって、アモルファス酸化物半導体層１３を形成した。
　次に、図５に示すように、上記アモルファス酸化物半導体層１３の上部に絶縁膜を堆積し、続いてこの絶縁膜をパターニングすることによって、チャネル層領域（ゲート電極１１の上方の領域）の上部にバリア層１５を形成する。
　バリア層１５を構成する絶縁膜としては、酸化シリコン膜、窒化シリコン膜、アルミナ膜などの無機系絶縁膜や、パリレン膜などの有機系絶縁膜を例示することができる。これらの絶縁膜の堆積は、ＣＶＤ法、スパッタリング法、塗布法などにより行う。また、絶縁膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。
　次に、図６に示すように、アモルファス酸化物半導体層１３およびバリア層１５の上部に導電膜１４を堆積する。導電膜１４としては、前述したゲート電極１１を構成する各種導電膜を例示することができる。また、導電膜１４の堆積は、電子ビーム蒸着法、スパッタリング法などにより行う。本実施の形態では、電子ビーム蒸着装置を用い、電子ビームの加速電圧を通常よりも高い値（例えば１０ｋＶ）に設定してＡｌからなる導電膜１４を堆積した。
　電子ビームの加速電圧を通常よりも高い値に設定してアモルファス酸化物半導体層１３の上部に導電膜１４を堆積すると、図７に示すように、アモルファス酸化物半導体層１３の表面近傍に結晶粒１３ｃｇが生成する。これは、電子ビーム蒸着装置内に設置された導電膜原料に高電圧で加速された電子ビームを照射すると、蒸発した導電膜原料がアモルファス酸化物半導体層１３の表面に高速で衝突し、アモルファス酸化物半導体層１３を構成する酸化物（本実施の形態ではＺｎ－Ｓｎ－Ｏ）の一部がそのエネルギーによって結晶化されるためである。このとき、アモルファス酸化物半導体層１３のチャネル層領域（ゲート電極１１の上方の領域）はバリア層１５で覆われているので、この領域に結晶粒１３ｃｇが形成されることはない。
　次に、図８に示すように、フォトレジスト膜をマスクに用いたドライエッチングでゲート電極１１の上方の導電膜１４を除去することにより、ソース電極１４ｓおよびドレイン電極１４ｄを形成する。ここまでの工程により、本実施の形態のボトムゲート／トップコンタクト型薄膜トランジスタが完成する。
　図９の実線Ａは、上述した方法で作製した薄膜トランジスタのゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。また、同図の破線Ｂは、電子ビームの加速電圧を５ｋＶに設定して導電膜１４を堆積した薄膜トランジスタ（比較例）のしきいゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。２種の薄膜トランジスタのチャネル長は０．１ｍｍとし、チャネル幅は２ｍｍとした。
　図９に示すように、電子ビームの加速電圧を１０ｋＶに設定して導電膜１４を堆積した本実施の形態の薄膜トランジスタは、電子ビームの加速電圧を５ｋＶに設定した比較例の薄膜トランジスタに比べて２倍以上のオン電流（Ｉｏｎ）を示した。
　これは、本実施の形態の薄膜トランジスタでは、アモルファス酸化物半導体層１３の表面近傍が結晶化したことにより、この領域においてアモルファス酸化物半導体層１３の構成元素（Ｚｎ－Ｓｎ－Ｏ）の配列が密になり、キャリアである電子が流れ易くなった結果、アモルファス酸化物半導体層１３とソース電極１４ｓおよびドレイン電極１４ｄとのコンタクト抵抗が低減したのに対し、比較例の薄膜トランジスタでは、アモルファス酸化物半導体層１３中に結晶粒１３ｃｇが生成しなかったためである。
　図１０は、本実施の形態の薄膜トランジスタにおけるドレイン電極１４ｄとアモルファス酸化物半導体層１３との界面近傍の断面ＴＥＭ写真である。図１０に示すように、ドレイン電極１４ｄとの界面から深さ１０ｎｍ以内の結晶粒存在領域（Ｔｃｇ）内に結晶粒１３ｃｇがほぼ一列に並んで存在していることが確認できた。一方、比較例の薄膜トランジスタの断面ＴＥＭ写真からは、結晶粒１３ｃｇの存在を確認することができなかった。
　上記結晶粒１３ｃｇのＴＥＭ像からＦＦＴ回折によって結晶構造を調べたところ、図１１に示すようなＺｎＳｎＯ３の存在を確認した。また、結晶粒１３ｃｇが形成された領域以外の領域はアモルファス状態であることも同時に確認した。
　次に、結晶粒１３ｃｇの粒径と結晶粒存在領域（Ｔｃｇ）との関係を調べるため、ソース電極１４ｓおよびドレイン電極１４ｄを構成する導電膜（Ａｌ膜）１４の堆積条件や堆積後のアニール条件を変えることによって、結晶粒１３ｃｇの粒径および結晶粒存在領域（Ｔｃｇ）を変化させた。その結果、結晶粒１３ｃｇの粒径が１５ｎｍ程度で、かつ結晶粒存在領域（Ｔｃｇ）がアモルファス酸化物半導体層１３の表面から２０ｎｍ以内のとき、オン電流（Ｉｏｎ）の向上が確認された。これに対し、結晶粒１３ｃｇの粒径が２０ｎｍを超えると、結晶粒１３ｃｇが柱状成長し始め、アモルファス酸化物半導体層１３の表面荒れが生じてコンタクト抵抗が増加することを確認した。
　以上の結果から、結晶粒１３ｃｇの粒径は１５ｎｍ以下であることが好ましい。また、結晶粒存在領域（Ｔｃｇ）は、アモルファス酸化物半導体層１３の表面から２０ｎｍ以内であることが好ましく、より好ましくは１０ｎｍ以内である。
　このように、本実施の形態の薄膜トランジスタによれば、アモルファス酸化物半導体層１３とソース電極１４ｓおよびドレイン電極１４ｄとのコンタクト抵抗を低減することができる。これにより、オン電流（Ｉｏｎ）が向上し、電界効果移動度が向上することから、高性能な薄膜トランジスタを提供することが可能となる。これにより、例えば１３．５６ＭＨｚ帯で動作するＲＦＩＤタグ等が実現可能となる。
　また、本実施の形態では、電子ビーム蒸着法で導電膜１４を堆積する際に、電子ビームの加速電圧を通常よりも高い値に設定するだけでアモルファス酸化物半導体層１３内に結晶粒１３ｃｇを形成するので、結晶粒１３ｃｇを形成するための特別の工程や装置は不要である。
　（実施の形態２）
　薄膜トランジスタは、以下のような方法によって製造することもできる。まず、図１２に示すように、絶縁性の基板１０の上面にゲート電極１１、ゲート絶縁膜１２およびアモルファス酸化物半導体層１３をこの順に形成する。ここまでの工程は、前記実施の形態１の図１～図４に示した工程と同一である。
　次に、図１３に示すように、アモルファス酸化物半導体層１３の上部に導電膜１４を堆積する。導電膜１４としては、前述したゲート電極１１を構成する各種導電膜を例示することができる。本実施の形態では、スパッタリング装置を用い、基板１０と導電膜材料（ターゲット）との間に印加する電圧を通常よりも高い値に設定して導電膜（Ａｌ膜）１４を堆積する。
　このようにすると、加速されたイオンや電子が通常よりも高速でターゲットに衝突し、ターゲット粒子がアモルファス酸化物半導体層１３の表面に高エネルギーで衝突する結果、アモルファス酸化物半導体層１３を構成する酸化物の一部がそのエネルギーによって結晶化され、結晶粒１３ｃｇが生成する。また、本実施の形態では、アモルファス酸化物半導体層１３のチャネル層領域（ゲート電極１１の上方の領域）をバリア層１５（図５参照）で覆わないので、チャネル層領域の表面近傍にも結晶粒１３ｃｇが形成される。
　スパッタリング法を用いて導電膜１４を堆積する際は、スパッタリング装置のチャンバ内にアシストイオン（例えばＡｒ＋）を添加し、このアシストイオンを高速でアモルファス酸化物半導体層１３の表面に衝突させることによって、結晶粒１３ｃｇを形成することもできる。また、電子ビーム蒸着法（実施の形態１）やスパッタリング法（実施の形態２）で導電膜１４を堆積する工程に先立ち、アモルファス酸化物半導体層１３の表面に高エネルギーのレーザビームを照射することによって、結晶粒１３ｃｇを形成することもできる。
　前記実施の形態１と同様、結晶粒１３ｃｇの粒径は１５ｎｍ以下であることが好ましい。また、結晶粒存在領域（Ｔｃｇ）は、酸化物半導体層１３の表面から２０ｎｍ以内であることが好ましく、より好ましくは１０ｎｍ以内である。
　次に、図１４に示すように、フォトレジスト膜１６をマスクに用いたドライエッチングでゲート電極１１の上方の導電膜１４を除去することにより、ソース電極１４ｓおよびドレイン電極１４ｄを形成する。このとき、本実施の形態では、導電膜１４の除去に続いてその下部のアモルファス酸化物半導体層１３をオーバーエッチングすることにより、チャネル層領域の表面近傍に形成された結晶粒１３ｃｇを除去する。
　ここまでの工程により、本実施の形態のボトムゲート／トップコンタクト型薄膜トランジスタが完成する。この薄膜トランジスタのチャネル長は０．１ｍｍであり、チャネル幅は２ｍｍである。
　次に、基板１０と導電膜材料（ターゲット）との間に印加する電圧を通常通りに設定して導電膜（Ａｌ膜）１４を堆積した薄膜トランジスタを作製し、オン電流（Ｉｏｎ）を比較したところ、本実施の形態の薄膜トランジスタは、比較例の薄膜トランジスタに比べて２倍以上のオン電流（Ｉｏｎ）を示した。
　また、本実施の形態の薄膜トランジスタにおけるドレイン電極１４ｄとアモルファス酸化物半導体層１３との界面近傍の断面ＴＥＭ写真を観察したところ、ドレイン電極１４ｄとの界面から深さ１０ｎｍ以内の結晶粒存在領域（Ｔｃｇ）に結晶粒１３ｃｇが一列に並んで存在していることが確認できた。また、結晶粒１３ｃｇが形成された領域以外の領域は、アモルファス状態であることも同時に確認した。一方、上記比較例の薄膜トランジスタの断面ＴＥＭ写真からは、結晶粒１３ｃｇの存在を確認することができなかった。
　上記結晶粒１３ｃｇのＴＥＭ像からＦＦＴ回折によって結晶構造を調べたところ、選択したアモルファス酸化物半導体層１３の構成元素により異なるが、ＺｎＳｎＯ３およびＩｎ２Ｏ３を主成分とし、一部の構成元素が他の構成元素で置換された結晶構造を有していることが確認された。このように、結晶粒１３ｃｇの構成元素は、アモルファス酸化物半導体層１３の構成元素と同一である場合だけでなく、アモルファス酸化物半導体層１３の構成元素の少なくとも一部である場合もある。
　本実施の形態によれば、前記実施の形態１と同様、高性能な薄膜トランジスタを提供することが可能となる。また、本実施の形態では、アモルファス酸化物半導体層１３のチャネル層領域の上部にバリア層１５を形成する工程が不要となるので、より少ない工程で高性能な薄膜トランジスタを製造することができる。
　本実施の形態の製造方法では、ソース、ドレイン電極用の導電膜１４をドライエッチングでパターニングする際、導電膜１４の下部のアモルファス酸化物半導体層１３をオーバーエッチングし、チャネル層領域の表面近傍の結晶粒１３ｃｇを除去した。しかし、このとき、アモルファス酸化物半導体層１３のオーバーエッチング量が変動すると、チャネル層の膜厚にばらつきが生じるため、薄膜トランジスタの特性もばらつく可能性がある。
　上記の問題を防ぐ対策としては、図１５に示すように、アモルファス酸化物半導体層１３を第１酸化物半導体層１３Ａと第２酸化物半導体層１３Ｂの積層構造とし、下層の第１酸化物半導体層１３Ａは、例えばＩｎやＳｎのように、ｓ軌道の電子をキャリアとして使用できる元素の酸化物で構成する。さらに、オーバーエッチングされる上層の第２酸化物半導体層１３Ｂは、下層の第１酸化物半導体層１３Ａを構成する酸化物よりも酸素濃度を高くした高抵抗の酸化物で構成することが考えられる。具体的な例を挙げると、下層の第１酸化物半導体層１３ＡをＳｎＯｘで構成し、上層の第２酸化物半導体層１３ＢをＺｎＳｎＯｘで構成する。
　このようにすると、上層の第２酸化物半導体層１３Ｂよりも電気抵抗の小さい下層の第１酸化物半導体層１３Ａが実質的にチャネル層として機能するので、上層の第２酸化物半導体層１３Ｂのオーバーエッチング量が変動しても、薄膜トランジスタの特性のばらつきを抑制することができる。
　（実施の形態３）
　図１６は、本実施の形態の薄膜トランジスタを示す断面図である。本実施の形態の薄膜トランジスタの特徴は、ソース電極１４ｓおよびドレイン電極１４ｄとの界面近傍だけでなく、アモルファス酸化物半導体層１３のチャネル層にも結晶粒１３ｃｇを形成したことにある。
　本実施の形態の薄膜トランジスタの製造方法は、前述した実施の形態２の製造方法とほぼ同じであり、ソース、ドレイン電極用の導電膜１４をドライエッチングでパターニングする際、導電膜１４の下部のアモルファス酸化物半導体層１３をオーバーエッチングしない点のみが異なっている。
　本実施の形態の薄膜トランジスタにおけるドレイン電極１４ｄとアモルファス酸化物半導体層１３との界面近傍の断面ＴＥＭ写真を観察したところ、ドレイン電極１４ｄとの界面から深さ１０ｎｍ以内の結晶粒存在領域（Ｔｃｇ）に結晶粒１３ｃｇが一列に並んで存在していることが確認できた。
　図１７は、本実施の形態の薄膜トランジスタのしきいゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。ここで、実線Ｃは、アモルファス酸化物半導体層１３の膜厚（ｔｃｈ）を１０ｎｍ以下（ここでは６ｎｍ）にしたときのものであり、破線Ｄは、アモルファス酸化物半導体層１３の膜厚（ｔｃｈ）を１０ｎｍより厚くしたときのものである。
　アモルファス酸化物半導体層１３の膜厚（ｔｃｈ）を１０ｎｍ以下にした場合は、良好なオン電流（Ｉｏｎ）値を示し、アモルファス酸化物半導体層１３内に結晶粒１３ｃｇを形成しない従来の薄膜トランジスタに比べて２倍以上のオン電流（Ｉｏｎ）を示した。また、この薄膜トランジスタのチャネル層近傍の断面ＴＥＭ写真を観察したところ、粒径５ｎｍ以下の結晶粒１３ｃｇが確認できた。他方、アモルファス酸化物半導体層１３の膜厚（ｔｃｈ）を１０ｎｍより厚くした場合は、ゲート電圧を－５０Ｖにしてもオフすることができず、導電膜のような振る舞いを示した。
　以上のことから、アモルファス酸化物半導体層１３の膜厚（ｔｃｈ）を１０ｎｍ以下にした薄膜トランジスタでは、チャネル層に結晶粒１３ｃｇが形成されている場合でも、オン電流（Ｉｏｎ）が向上し、電界効果移動度が向上することが分かる。
　（実施の形態４）
　図１８は、本発明の薄膜トランジスタを使用してアンテナ共振回路２１、整流器２２、変調器２３、デジタル回路２４などを構成したＲＦＩＤタグ２０の概略構成を示している。
　ＲＦＩＤタグ２０は、例えば１３．５６ＭＨｚの高周波を使って外部のリーダ／ライタ２５と無線で通信を行うことができるようになっている。また、薄膜トランジスタのチャネル層を構成する酸化物半導体層は、透明材料であることから、ＩＣチップ内にほとんど透明な回路を形成することができる。
　例えば、ＩＣチップの電極および配線をＩＴＯなどの透明導電膜で構成し、回路素子を本発明の薄膜トランジスタで構成することにより、例えば１３．５６ＭＨｚの高周波（ＲＦ）で送受信を行う透明な無線ＩＣタグを作製することができる。このような無線ＩＣタグは、従来のＲＦＩＤタグとは異なり、ＩＣチップやアンテナがほぼ透明であることから、フィルムやカードに取り付けた場合、フィルムやカードにあらかじめ印刷された意匠を損なうことがない。
　（実施の形態５）
　図１９は、本発明の薄膜トランジスタを使用した半導体装置のアレイ構成の一例を示す回路ブロック図である。本実施の形態の半導体装置は、本発明の薄膜トランジスタを含む素子を基板３０上にアレイ状に配置した構成になっている。上記薄膜トランジスタをアレイ内の各素子のスイッチングトランジスタや駆動用トランジスタに用いることはもちろん、この薄膜トランジスタのゲート電極（１１）と接続されるゲート配線３１に信号を送るゲート線駆動回路３２や、この薄膜トランジスタのソース電極およびドレイン電極と接続されるデータ配線３３に信号を送るデータ線駆動回路３４を構成するトランジスタに用いてもよい。この場合、各素子の薄膜トランジスタとゲート線駆動回路３２あるいはデータ線駆動回路３４内の薄膜トランジスタを並行して形成することができる。
　アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図２０に示すような構成になる。図中のｘ方向に延在するゲート配線３１に走査信号が供給されると、薄膜トランジスタ３５がオンし、このオンされた薄膜トランジスタ３５を通して、図中のｙ方向に延在するデータ配線３３からの映像信号が画素電極３６に供給される。
　なお、ゲート配線３１は、図中のｙ方向に並設され、データ配線３３は、図中のｘ方向に並設され、隣接する一対のゲート配線３１と隣接する一対のデータ配線３３とで囲まれた領域（画素領域）に画素電極３６が配置されている。この場合、例えば、データ配線３３がソース電極と電気的に接続され、画素電極３６がドレイン電極と電気的に接続される。あるいは、データ配線３３がソース電極を兼ねてもよい。また、液晶表示装置に限らず、有機ＥＬ表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタに薄膜トランジスタを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタに薄膜トランジスタを適用してもよい。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　本発明は、酸化物半導体材料をチャネル層に用いた薄膜トランジスタを有する半導体装置に適用することができる。
１０　基板
１１　ゲート電極
１２　ゲート絶縁膜
１３　アモルファス酸化物半導体層
１３Ａ　第１酸化物半導体層
１３Ｂ　第２酸化物半導体層
１３ｃｇ　結晶粒
１４　導電膜
１４ｄ　ドレイン電極
１４ｓ　ソース電極
１５　バリア層
１６　フォトレジスト膜
２０　ＲＦＩＤタグ
２１　アンテナ共振回路
２２　整流器
２３　変調器
２４　デジタル回路
２５　リーダ／ライタ
３０　基板
３１　ゲート配線
３２　ゲート線駆動回路
３３　データ配線
３４　データ線駆動回路
３５　薄膜トランジスタ
３６　画素電極

Claims (12)

  1. 　基板の上面に、ゲート電極、ゲート絶縁膜、チャネル層を構成するアモルファス酸化物半導体層、ソース、ドレイン電極がこの順に積層されてなる薄膜トランジスタを備え、
    　前記ソース、ドレイン電極との界面近傍の前記アモルファス酸化物半導体層内に、前記アモルファス酸化物半導体層の構成元素を含む結晶粒を有することを特徴とする酸化物半導体装置。
  2. 　前記アモルファス酸化物半導体層は、Ｉｎ、Ｚｎ、Ｃｄ、Ａｌ、Ｇａ、Ｓｉ、Ｓｎ、Ｃｅ、Ｇｅ、Ｈｆのうち、いずれか一種以上の元素が酸素と結合した酸化物からなることを特徴とする請求項１記載の酸化物半導体装置。
  3. 　前記アモルファス酸化物半導体層の膜厚は、２５ｎｍ以上であり、前記結晶粒は、前記アモルファス酸化物半導体層の表面から深さ２０ｎｍまでの領域内に存在することを特徴とする請求項１記載の酸化物半導体装置。
  4. 　前記結晶粒の粒径は、１５ｎｍ以下であることを特徴とする請求項３記載の酸化物半導体装置。
  5. 　前記アモルファス酸化物半導体層の膜厚は、１０ｎｍ以下であり、前記結晶粒は、前記アモルファス酸化物半導体層のチャネル層にも存在することを特徴とする請求項１記載の酸化物半導体装置。
  6. 　前記アモルファス酸化物半導体層は、第１酸化物からなる第１アモルファス酸化物半導体層と、前記第１アモルファス酸化物半導体層の上部に形成され、前記第１酸化物よりも酸素濃度の低い第２酸化物からなる第２アモルファス酸化物半導体層との積層構造を有することを特徴とする請求項１記載の酸化物半導体装置。
  7. 　酸化物半導体材料をチャネル層に用いた薄膜トランジスタを有する酸化物半導体装置の製造方法であって、
    （ａ）基板の上面にゲート電極を形成する工程と、
    （ｂ）前記ゲート電極の上部にゲート絶縁膜を形成する工程と、
    （ｃ）前記ゲート絶縁膜の上部にアモルファス酸化物半導体層を形成する工程と、
    （ｄ）前記アモルファス酸化物半導体層のチャネル層領域の上部にバリア層を形成する工程と、
    （ｅ）前記アモルファス酸化物半導体層および前記バリア層の上部に導電膜を形成する工程と、
    （ｆ）前記チャネル層領域の上方の前記導電膜を除去することにより、前記チャネル層領域の両側の前記アモルファス酸化物半導体層上に前記導電膜からなるソース、ドレイン電極を形成する工程と、
    を有し、
    　前記（ｅ）工程で前記導電膜を堆積する際、前記アモルファス酸化物半導体層に入射する加速粒子のエネルギーを利用し、前記ソース、ドレイン電極との界面近傍の前記アモルファス酸化物半導体層内に、前記アモルファス酸化物半導体層の構成元素を含む結晶粒を形成することを特徴とする酸化物半導体装置の製造方法。
  8. 　酸化物半導体材料をチャネル層に用いた薄膜トランジスタを有する酸化物半導体装置の製造方法であって、
    （ａ）基板の上面にゲート電極を形成する工程と、
    （ｂ）前記ゲート電極の上部にゲート絶縁膜を形成する工程と、
    （ｃ）前記ゲート絶縁膜の上部にアモルファス酸化物半導体層を形成する工程と、
    （ｄ）前記アモルファス酸化物半導体層の上部に導電膜を形成する工程と、
    （ｅ）前記ゲート電極の上方の前記導電膜をエッチングで除去することにより、チャネル層領域の両側の前記アモルファス酸化物半導体層上に前記導電膜からなるソース、ドレイン電極を形成する工程と、
    を有し、
    　前記（ｄ）工程で前記導電膜を堆積する際、前記アモルファス酸化物半導体層に入射する加速粒子のエネルギーを利用し、前記ソース、ドレイン電極との界面近傍の前記アモルファス酸化物半導体層内に、前記アモルファス酸化物半導体層の構成元素を含む結晶粒を形成し、
    　前記（ｅ）工程で前記導電膜をエッチングする際、前記アモルファス酸化物半導体層の表面近傍をオーバーエッチングすることにより、前記チャネル層領域に形成された前記結晶粒を除去することを特徴とする酸化物半導体装置の製造方法。
  9. 　前記アモルファス酸化物半導体層は、Ｉｎ、Ｚｎ、Ｃｄ、Ａｌ、Ｇａ、Ｓｉ、Ｓｎ、Ｃｅ、Ｇｅ、Ｈｆのうち、いずれか一種以上の元素が酸素と結合した酸化物からなることを特徴とする請求項７記載の酸化物半導体装置の製造方法。
  10. 　前記導電膜は、電子ビーム蒸着法またはスパッタリング法により堆積することを特徴とする請求項７記載の酸化物半導体装置の製造方法。
  11. 　前記アモルファス酸化物半導体層の膜厚は、２５ｎｍ以上であり、前記結晶粒は、前記アモルファス酸化物半導体層の表面から深さ２０ｎｍまでの領域内に存在することを特徴とする請求項７記載の酸化物半導体装置の製造方法。
  12. 　前記結晶粒の粒径は、１５ｎｍ以下であることを特徴とする請求項７記載の酸化物半導体装置の製造方法。
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