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WO2011126093A1 - 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ - Google Patents

薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ Download PDF

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WO2011126093A1
WO2011126093A1 PCT/JP2011/058847 JP2011058847W WO2011126093A1 WO 2011126093 A1 WO2011126093 A1 WO 2011126093A1 JP 2011058847 W JP2011058847 W JP 2011058847W WO 2011126093 A1 WO2011126093 A1 WO 2011126093A1
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WO
WIPO (PCT)
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group
atomic
oxide
thin film
semiconductor layer
Prior art date
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Ceased
Application number
PCT/JP2011/058847
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English (en)
French (fr)
Inventor
森田　晋也
釘宮　敏洋
剛彰 前田
聡 安野
泰昭 寺尾
綾 三木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
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Priority to US13/636,255 priority patent/US10468535B2/en
Priority to KR1020127026140A priority patent/KR20120130245A/ko
Publication of WO2011126093A1 publication Critical patent/WO2011126093A1/ja
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    • H01L21/02551—Group 12/16 materials
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    • H10D30/67—Thin-film transistors [TFT]
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials

Definitions

  • the present invention relates to an oxide for a semiconductor layer of a thin film transistor used in a display device such as a liquid crystal display or an organic EL display, a sputtering target for forming the oxide, and a thin film transistor.
  • Amorphous (amorphous) oxide semiconductors have higher carrier mobility than general-purpose amorphous silicon (a-Si), a large optical band gap, and can be deposited at low temperatures, resulting in large size, high resolution, and high speed. It is expected to be applied to next-generation displays that require driving and resin substrates with low heat resistance.
  • an amorphous oxide semiconductor made of indium, gallium, zinc, and oxygen (In-Ga-Zn-O, hereinafter sometimes referred to as "IGZO") has extremely high carrier mobility. Therefore, it is preferably used.
  • Patent Document 1 includes an element such as In, Zn, Sn, and Ga, and Mo, and the atomic composition ratio of Mo with respect to the total number of metal atoms in the amorphous oxide is 0.1 to 5 atomic%.
  • An amorphous oxide is disclosed, and an example discloses a TFT using an active layer in which Mo is added to IGZO.
  • the on-current the maximum drain current when a positive voltage is applied to the gate electrode and the drain electrode
  • the off-current a negative voltage is applied to the gate electrode and a positive voltage is applied to the drain voltage
  • SS Subthreshold Swing, subthreshold swing, gate voltage required to increase the drain current by one digit
  • Threshold positive to the drain electrode
  • a TFT using an oxide semiconductor layer such as IGZO is required to have excellent resistance (stress resistance) to stress such as voltage application and light irradiation.
  • stress resistance stress resistance
  • the threshold voltage changes (shifts) significantly.
  • the switching characteristics of the liquid crystal panel is driven or when the pixel is turned on by applying a negative bias to the gate electrode, light leaked from the liquid crystal cell is irradiated to the TFT. This light stresses the TFT and causes deterioration of characteristics.
  • the shift of the threshold voltage causes a decrease in the reliability of the display device itself such as a liquid crystal display or an organic EL display equipped with a TFT, and therefore it is desired to improve stress tolerance (less change before and after stress application). ing.
  • the present invention has been made in view of the above circumstances, and its purpose is that the switching characteristics and stress resistance of a thin film transistor including an oxide semiconductor are good, and the threshold voltage change amount before and after stress application is particularly small and stable.
  • Another object of the present invention is to provide an oxide for a thin film transistor semiconductor layer having excellent properties, a sputtering target used for forming the oxide, and a thin film transistor using the oxide.
  • the present invention includes the following aspects.
  • An oxide used for a semiconductor layer of a thin film transistor The oxide is at least one element selected from the group consisting of In, Ga, and Zn; and at least one element selected from the X group consisting of Al, Si, Ni, Ge, Sn, Hf, Ta, and W And an oxide for a semiconductor layer of a thin film transistor.
  • the oxide of the present invention is excellent in switching characteristics and stress resistance of a thin film transistor. Particularly, since the change in threshold voltage after application of stress is small, a thin film transistor having excellent TFT characteristics and stress resistance can be provided. As a result, when the thin film transistor is used, a highly reliable display device can be obtained.
  • FIG. 1 is a schematic cross-sectional view for describing a thin film transistor including an oxide semiconductor in Example 1.
  • FIG. FIG. 2 is a diagram showing a configuration of IGZO showing an amorphous phase in Example 1.
  • FIG. It is a figure which shows the TFT characteristic before and behind stress application when the composition (IGZO) of 1 is used. 4 shows No. 1 in Example 1.
  • FIG. 10 is a diagram showing TFT characteristics before and after stress application when a composition of 10 (IGZO-Ni) is used.
  • FIG. FIG. 6 is a diagram showing TFT characteristics before and after applying stress when a composition of 6 (IGZO-Si) is used.
  • FIG. 18 is a diagram showing TFT characteristics before and after applying stress when a composition of 17 (IGZO-Al) is used.
  • FIG. 20 It is a figure which shows the TFT characteristic before and behind stress application when the composition (IGZO-Sn) of 15 is used.
  • FIG. 22 is a diagram showing TFT characteristics before and after applying stress when a composition of 22 (IGZO-Ta) is used. 10 shows No. 1 in Example 1.
  • FIG. 6 is a diagram showing TFT characteristics before applying stress when a composition of 2 (IGZO—Cu) is used.
  • 11 shows No. 1 in Example 1.
  • FIG. 6 is a diagram showing TFT characteristics before applying stress when a composition of 3 (IGZO-La) is used. 12 shows No. 1 in Example 1.
  • FIG. 6 is a diagram showing TFT characteristics before applying stress when a composition of 4 (IGZO-Mo) is used.
  • FIG. It is a figure which shows the TFT characteristic before and behind stress application when the semiconductor composition (IGZO) of 1 is used.
  • FIG. 6 is a diagram showing TFT characteristics before and after stress application when a semiconductor composition (IGZO—Si) of No. 2 is used.
  • the inventors have obtained TFT characteristics and stress resistance when an oxide (IGZO) containing at least one element selected from the group consisting of In, Ga, and Zn is used for an active layer (semiconductor layer) of a TFT.
  • IGZO-X containing at least one element selected from the group X consisting of Al, Si, Ni, Ge, Sn, Hf, Ta, and W is used for the semiconductor layer of the TFT in the IGZO
  • the present invention was completed.
  • a TFT including an oxide semiconductor containing an element belonging to the X group uses Mo described in Patent Document 1 or an element other than the X group element. It was found that the TFT characteristics and stress resistance were superior to those of FIG.
  • the oxide for a semiconductor layer of the thin film transistor (TFT) according to the present invention includes at least one element selected from the group consisting of In, Ga, and Zn; Al, Si, Ni, Ge, Sn, Hf, Ta And at least one element selected from the X group consisting of W (which may be represented by an X group element).
  • the oxide of the present invention may be represented by IGZO-X.
  • the metal (In, Ga, Zn) that is a base material component constituting the oxide of the present invention will be described.
  • the IGZO oxide usually exists as an oxide in which the metal atoms In, Ga, and Zn are evenly mixed, or locally includes oxides of In 2 O 3 , Ga 2 O 3 , and ZnO. It is out.
  • the ratio of metal atoms to oxygen atoms is roughly N I + NG + N Z : 1.5 N I +1.5 N G + N Z (N I , N G , and N Z are respectively represented by In , Ga, and Zn).
  • the ratio between each metal will not be specifically limited if the oxide (IGZO) containing these metals has an amorphous phase, and is a range which shows a semiconductor characteristic.
  • IGZO itself is known, and the ratio of each metal that can form an amorphous phase (specifically, each molar ratio of InO, GaO, ZnO) is described in Non-Patent Document 1 described above, for example. Incorporated herein by reference. In the present specification, this figure is shown as FIG. If the range of the amorphous phase shown in FIG. 2 is significantly deviated and the crystal phase is formed due to the extremely high ratio of ZnO or In 2 O 3 , processing by wet etching becomes difficult or transistor characteristics are exhibited. Problems such as disappearance may occur.
  • Typical compositions include those having an In: Ga: Zn ratio (atomic% ratio) of 2: 2: 1, 1: 1: 1, for example.
  • the ratio of each metal to the metal (In + Ga + Zn) constituting the oxide (IGZO-X) of the present invention is set appropriately so that desired TFT characteristics can be obtained. It is preferable to control.
  • the proportion of Zn in the metal is preferably 70 atomic% or less. When the Zn ratio exceeds 70 atomic%, the oxide semiconductor film is crystallized, and a grain boundary trapping order is generated, so that carrier mobility is lowered and SS characteristics are increased, which may deteriorate transistor characteristics.
  • a more preferable ratio of Zn is 40 atomic% or less, and further preferably 30 atomic% or less.
  • the lower limit of Zn is preferably set to 10 atomic% or more in terms of the ratio of Zn in the metal in consideration of making an amorphous structure.
  • a more preferable ratio of Zn is 15 atomic% or more, and further preferably 20 atomic% or more.
  • the upper limit and the lower limit of the Zn ratio can be arbitrarily combined to make the range.
  • the metals other than Zn may be appropriately controlled so that Zn is controlled within the above range and the ratio of each metal satisfies the above range.
  • a preferable ratio of In in the metal (In + Ga + Zn) is preferably 10 atomic% or more and 70 atomic% or less, and more preferably 25 atomic% or more.
  • a preferable ratio of Ga in the metal (In + Ga + Zn) is preferably 25 atomic% or more and 70 atomic% or less.
  • the oxide of the present invention contains an X group element in IGZO.
  • group X element selected from the group consisting of Al, Si, Ni, Ge, Sn, Hf, Ta, and W (group X) into IGZO.
  • group X group X element selected from the group consisting of Al, Si, Ni, Ge, Sn, Hf, Ta, and W
  • group X group X element selected from the group consisting of Al, Si, Ni, Ge, Sn, Hf, Ta, and W
  • group X group X element selected from the group consisting of Al, Si, Ni, Ge, Sn, Hf, Ta, and W
  • the X group element has an effect of suppressing the generation of oxygen vacancies that cause surplus electrons in the oxide semiconductor. It is considered that oxygen vacancies are reduced by the addition of the group X element, and the stress resistance against stresses such as voltage and light is improved because the oxide has a stable structure.
  • a preferable ratio [X / (In + Ga + Zn + X)] of the X group element contained in all the metals (In, Ga, Zn, and X group elements) constituting the oxide (IGZO-X) of the present invention is the carrier density and the stability of the semiconductor. It is determined in consideration of the nature and the like, and is slightly different depending on the type of the X group element.
  • a preferable ratio (percentage) when using each element of Al, Ge, Hf, Ta, and W as the X group element is 0.1 to 10 atomic%, more preferably 2.0 to 6.0 atomic%. It is. In addition, about each said element, it can also be set as the range by combining arbitrarily the upper limit and lower limit of the ratio.
  • the preferred ratio when each element of Si and Sn is used as the X group element is 0.1 atomic% or more, more preferably 1 atomic% or more, still more preferably 2.0 atomic% or more, preferably 15 atoms. % Or less, more preferably 8.0 atomic% or less, still more preferably 4.0 atomic% or less.
  • it can also be set as the range by combining arbitrarily the upper limit and lower limit of the ratio.
  • a preferable ratio when Ni is used as the group X element is 0.1 to 5 atomic%, and more preferably 0.1 to 1.5 atomic%. If the addition ratio of the X group element is too small, the effect of suppressing the occurrence of oxygen deficiency may not be sufficiently obtained. On the other hand, if the addition ratio of the X group element is too large, the carrier density in the semiconductor is lowered, and the on-current may be reduced.
  • the oxide is preferably formed by a sputtering method using a sputtering target (hereinafter also referred to as “target”).
  • a sputtering target hereinafter also referred to as “target”.
  • an oxide can be formed by a chemical film formation method such as a coating method, a thin film excellent in in-plane uniformity of components and film thickness can be easily formed by a sputtering method.
  • the target is selected from at least one element selected from the group consisting of In, Ga, and Zn; and from the X group consisting of Al, Si, Ni, Ge, Sn, Hf, Ta, and W.
  • An oxide target containing at least one element can be used.
  • a film may be formed using a co-sputtering method (Co-Sputter method) in which two targets having different compositions are discharged at the same time, whereby oxide semiconductor films having different X element contents can be formed on the same substrate surface.
  • a film can be formed.
  • a target having a predetermined atomic ratio of In: Ga: Zn for example, atomic percent, 2: 2: 1
  • a pure metal tip of an X group element are mounted on the target having the above composition.
  • Two targets thus prepared are prepared, and an oxide of IGZO-X can be formed by co-sputtering.
  • the target can be manufactured by, for example, a powder sintering method.
  • Sputtering using the target is preferably performed by setting the substrate temperature to room temperature and appropriately controlling the amount of oxygen added.
  • a preferable density of the oxide semiconductor layer is 5.8 g / cm 3 or more (described later). It is preferable to appropriately control the gas pressure during sputtering film formation, the input power to the sputtering target, the substrate temperature, and the like. For example, if the gas pressure at the time of film formation is lowered, it is considered that a dense (high density) film can be formed because the sputtering atoms do not scatter, so the total gas pressure at the time of film formation is such that the discharge of the sputtering is stable.
  • the preferred film thickness of the oxide formed as described above is 30 nm to 200 nm, and more preferably 30 nm to 80 nm.
  • the present invention includes a TFT including the oxide as a semiconductor layer of the TFT.
  • the TFT is not particularly limited as long as it has at least a gate electrode, a gate insulating film, the above-described oxide semiconductor layer, a source electrode, and a drain electrode on a substrate.
  • the density of the oxide semiconductor layer is preferably 5.8 g / cm 3 or more.
  • the density of the oxide semiconductor layer is increased, defects in the film are reduced, the film quality is improved, and the interatomic distance is reduced, so that the field effect mobility of the TFT element is greatly increased, and the electrical conductivity is also increased. Stability to stress against light irradiation is improved.
  • the higher the density of the oxide semiconductor layer the better, more preferably 5.9 g / cm 3 or more, and still more preferably 6.0 g / cm 3 or more. Note that the density of the oxide semiconductor layer is measured by a method described in Examples described later.
  • FIG. 1 illustrates a bottom-gate TFT, but the present invention is not limited to this.
  • a top-gate TFT including a gate insulating film and a gate electrode in this order on an oxide semiconductor layer may be used.
  • a gate electrode 2 and a gate insulating film 3 are formed on a substrate 1, and an oxide semiconductor layer 4 is formed thereon.
  • a source / drain electrode 5 is formed on the oxide semiconductor layer 4, a protective film (insulating film) 6 is formed thereon, and the transparent conductive film 8 is electrically connected to the drain electrode 5 through the contact hole 7.
  • the method for forming the gate electrode 2 and the gate insulating film 3 on the substrate 1 is not particularly limited, and a commonly used method can be employed. Further, the types of the gate electrode and the gate insulating film 3 are not particularly limited, and those commonly used can be used.
  • the gate electrode an Al or Cu metal having a low electrical resistivity or an alloy thereof can be preferably used.
  • the gate insulating film typically include a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • oxides such as Al 2 O 3 and Y 2 O 3 and those obtained by stacking these can also be used.
  • the oxide semiconductor layer 4 is formed.
  • the oxide semiconductor layer 4 is preferably formed by a DC sputtering method or an RF sputtering method using a sputtering target having the same composition as the thin film.
  • the film may be formed by co-sputtering.
  • the oxide semiconductor layer 4 is wet-etched and then patterned. Immediately after the patterning, it is preferable to perform heat treatment (pre-annealing) for improving the film quality of the oxide semiconductor layer 4 so that the on-state current and field-effect mobility of the transistor characteristics are increased and the transistor performance is improved. Become.
  • the source / drain electrodes 5 are formed.
  • the type of the source / drain electrode is not particularly limited, and those commonly used can be used.
  • a metal or alloy such as Al or Cu may be used like the gate electrode, or pure Ti may be used as in the examples described later.
  • a metal thin film can be formed by a magnetron sputtering method and then formed by a lift-off method.
  • a protective film (insulating film) 6 is formed over the oxide semiconductor layer 4 by a CVD (Chemical Vapor Deposition) method.
  • the surface of the oxide semiconductor film easily becomes conductive due to plasma damage caused by CVD (probably because oxygen vacancies generated on the surface of the oxide semiconductor serve as electron donors), thus avoiding the above problem. Therefore, in the examples described later, N 2 O plasma irradiation was performed before the formation of the protective film.
  • the conditions described in the following document were adopted as the irradiation conditions of N 2 O plasma.
  • the content of the following literature is taken in here as a reference. J. et al. Park et al., Appl. Phys. Lett. , 1993, 053505 (2008).
  • the transparent conductive film 8 is electrically connected to the drain electrode 5 through the contact hole 7.
  • the types of the transparent conductive film and the drain electrode are not particularly limited, and commonly used ones can be used.
  • As the drain electrode for example, those exemplified for the source / drain electrodes described above can be used.
  • Example 1 Based on the method described above, the thin film transistor (TFT) shown in FIG. 1 was fabricated, and the TFT characteristics and stress resistance were evaluated.
  • TFT thin film transistor
  • a Ti thin film of 100 nm and a gate insulating film SiO 2 were sequentially formed as a gate electrode on a glass substrate (Corning Eagle 2000, diameter 100 mm ⁇ thickness 0.7 mm).
  • the gate electrode was formed using a pure Ti sputtering target by DC sputtering at a film forming temperature: room temperature, a film forming power: 300 W, a carrier gas: Ar, and a gas pressure: 2 mTorr.
  • the gate insulating film was formed by plasma CVD using a carrier gas: a mixed gas of SiH 4 and N 2 O, a film formation power: 100 W, and a film formation temperature: 300 ° C.
  • oxide thin films having various compositions described in Table 1 were formed by a sputtering method using a sputtering target (described later).
  • a sputtering target (described later).
  • IGZO-X example of the present invention
  • elements other than the X group element include Cu, La, Alternatively, a film containing Mo was also formed.
  • a sputtering target having an In: Ga: Zn ratio (atomic% ratio) of 2: 2: 1 was used, and the film was formed using an RF sputtering method.
  • the film was formed using a Co-Sputter method in which two sputtering targets having different compositions were discharged simultaneously.
  • a sputtering target a sputtering target having an In: Ga: Zn ratio (atomic% ratio) of 2: 2: 1, and a pure metal chip of an X group element or Cu, La, and Mo on the sputtering target are provided. Two of the mounted targets were used.
  • Each content of the metal element in the oxide thin film thus obtained was analyzed by XPS (X-ray Photoelectron Spectroscopy) method.
  • Pre-annealing was performed to improve the film quality. Pre-annealing was performed at 350 ° C. for 1 hour in a 100% oxygen atmosphere and atmospheric pressure.
  • pure Ti was used to form source / drain electrodes by a lift-off method. Specifically, after patterning using a photoresist, a Ti thin film was formed by DC sputtering (film thickness was 100 nm). The method for forming the Ti thin film for the source / drain electrodes is the same as that for the gate electrode described above. Next, an unnecessary photoresist was removed by applying an ultrasonic cleaner in acetone, and the TFT channel length was 10 ⁇ m and the channel width was 200 ⁇ m.
  • a protective film for protecting the oxide semiconductor layer was formed.
  • a laminated film (total film thickness 400 nm) of SiO 2 (film thickness 200 nm) and SiN (film thickness 200 nm) was used.
  • the formation of the SiO 2 and SiN was performed using “PD-220NL” manufactured by Samco and using the plasma CVD method.
  • SiO 2 and SiN films were sequentially formed.
  • a mixed gas of N 2 O and SiH 4 was used for forming the SiO 2 film, and a mixed gas of SiH 4 , N 2 , and NH 3 was used for forming the SiN film.
  • the film formation power was 100 W and the film formation temperature was 150 ° C.
  • contact holes for probing for transistor characteristic evaluation were formed in the protective film by photolithography and dry etching.
  • an ITO film (film thickness: 80 nm) is formed by DC sputtering using a carrier gas: a mixed gas of argon and oxygen gas, film formation power: 200 W, gas pressure: 5 mTorr, and the TFT of FIG. 1 is manufactured. did.
  • the film forming power was 200 W
  • the gas pressure was 5 mTorr
  • argon and oxygen gas were used.
  • transistor characteristics drain current-gate voltage characteristics, Id-Vg characteristics
  • threshold voltage, SS threshold voltage
  • the threshold voltage is roughly the value of the gate voltage when the transistor shifts from an off state (a state where the drain current is low) to an on state (a state where the drain current is high).
  • the voltage when the drain current is in the vicinity of 1 nA between the on-current and off-current is defined as the threshold voltage, and the amount of change (shift amount) of the threshold voltage before and after stress application is measured. did.
  • Table 1 shows threshold voltage shift amounts before and after stress application, and carrier mobility and SS value before and after stress application.
  • InGaZnO-0.1 at% Si No. 5
  • the atomic% of Si in the total metal (In + Ga + Zn + Si) constituting the oxide semiconductor is 0.1 atomic%. means.
  • the results of drain current-gate voltage characteristics (Id-Vg characteristics) before and after stress application are shown in FIGS. 3 to 9, the result before stress application is shown by a broken line, and the result after stress application is shown by a solid line.
  • FIG. 3 The result of TFT characteristics when a composition of 1 (InGaZnO) is used is shown.
  • the drain current Id started to increase from around -3V of the gate voltage Vg, and a switching operation was observed.
  • the SS value before stress application was 0.4 V / decade, and the carrier mobility was 12.5 cm 2 / Vs (see Table 1).
  • the SS value was 0.4 V / decade and the carrier mobility was 12.7 cm 2 / Vs (see Table 1), and these values hardly changed before and after the stress application.
  • the threshold voltage has changed greatly, and the threshold voltage shift amount from ⁇ 0 hours (no stress) to 3 hours (stress application) was ⁇ 6.2 V (see Table 1). reference).
  • FIGS. 10 to 12 show the results when an element (Cu, La, Mo) other than the group X element defined in the present invention is added.
  • No. 4 is a simulation of Patent Document 1 described above. When these elements were added, the drain current value before application of stress was low (see FIGS. 10 to 12), which is presumably because the carrier density in the semiconductor was reduced by the addition of the above elements. In addition, since TFT characteristics before stress application were deteriorated, no stress application was performed.
  • Example 2 A thin film transistor (TFT) shown in FIG. 1 was produced in the same manner as in Example 1 except that the oxide thin film had the composition shown in Table 2.
  • transistor characteristics For each TFT, (1) transistor characteristics, (2) threshold voltage, and SS value in the presence or absence of light irradiation stress were examined as follows.
  • the specific measurement method is to change the gate voltage as follows, and examine the presence or absence of hysteresis in the Id-Vg characteristics when light is not irradiated (dark state) and when light is irradiated (bright state). It was.
  • Gate voltage -30 ⁇ 30V ⁇ -30V (measurement interval: 0.25V)
  • Substrate temperature 60 ° C
  • Light irradiation stress Wavelength: 400nm
  • Illuminance intensity of light irradiated to TFT
  • Light source Blue LED bulb manufactured by OPTOSUPPLY (Adjust the current applied to the LED bulb to adjust the light intensity)
  • Table 2 shows the threshold voltage shift amount ( ⁇ Vth (V)) in Forward Sweep and ReverseSweep, and the SS value (V / dec) in Forward Sweep.
  • Id-Vg characteristics drain current-gate voltage characteristics
  • the left arrow indicates the process of increasing the voltage from -30V to 30V (Forward Sweep), and the right arrow (downward) indicates the process of decreasing the voltage from 30V to -30V (Reverse Sweep).
  • the transistor substrate using an oxide semiconductor of InGaZnO is greatly affected by irradiation with blue light close to the band gap of the oxide semiconductor (No. 1), but the X group element defined in the present invention If an oxide semiconductor containing a predetermined amount is used (Nos. 2 to 4), the influence on light irradiation can be suppressed.
  • Example 2 the experimental results for only some elements were shown. However, the present inventors also conducted the same tests for other X group elements. It is confirmed that a result superior to 1 is obtained.
  • the density of the material film (film thickness 100 nm) is measured, and the mobility and the threshold voltage change after stress test (light irradiation + negative bias applied) are applied to the TFT prepared in the same manner as in Example 1 described above.
  • the amount ( ⁇ Vth) was examined.
  • the method for measuring the film density is as follows.
  • the density of the oxide film was measured using XRR (X-ray reflectivity method). Detailed measurement conditions are as follows.
  • the density of the oxide film changes depending on the gas pressure during sputtering film formation, and when the gas pressure is lowered, the film density increases, and the field effect mobility greatly increases with this, and the stress test It was found that the absolute value of the threshold voltage shift amount ⁇ Vth in (light irradiation + negative bias stress) also decreases. This is because by reducing the gas pressure during sputtering film formation, turbulence of the sputtered atoms (molecules) can be suppressed, defects in the film are reduced, mobility and electrical conductivity are improved, and TFT stability is improved. This is presumed to be due to improved performance.
  • Table 3 shows the results of Si as the group X element.
  • the relationship between the density of the oxide film described above, the mobility in the TFT characteristics, and the threshold voltage variation after the stress test is other than that described above. The same was observed when the X group element was used.
  • the oxide of the present invention is excellent in switching characteristics and stress resistance of a thin film transistor. Particularly, since the change in threshold voltage after application of stress is small, a thin film transistor having excellent TFT characteristics and stress resistance can be provided. As a result, when the thin film transistor is used, a highly reliable display device can be obtained.

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Abstract

　薄膜トランジスタの半導体層に酸化物半導体を用いたとき、薄膜トランジスタのスイッチング特性およびストレス耐性が良好な薄膜トランジスタの半導体層用酸化物を提供する。本発明に係る薄膜トランジスタの半導体層用酸化物は、薄膜トランジスタの半導体層に用いられる酸化物であって、前記酸化物は、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも一種の元素と；Ａｌ、Ｓｉ、Ｎｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｔａ、およびＷよりなるＸ群から選択される少なくとも一種の元素と、を含んでいる。

Description

薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
　本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタの半導体層用酸化物および上記酸化物を成膜するためのスパッタリングターゲット、並びに薄膜トランジスタに関するものである。
　アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ－Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
　酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）の酸化物半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。また、特許文献１には、Ｉｎ、Ｚｎ、Ｓｎ、Ｇａなどの元素と、Ｍｏと、を含み、アモルファス酸化物中の全金属原子数に対するＭｏの原子組成比率が０．１～５原子％のアモルファス酸化物が開示されており、実施例には、ＩＧＺＯにＭｏを添加した活性層を用いたＴＦＴが開示されている。
日本国特開２００９－１６４３９３号公報
固体物理、ＶＯＬ４４、Ｐ６２１（２００９） Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
　酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性）に優れていることが要求される。具体的には、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）ＳＳ（ＳｕｂｔｈｒｅｓｈｏｌｄＳｗｉｎｇ、サブスレッショルド スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）値が低く、（４）しきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が時間的に変化せず安定である（基板面内で均一であることを意味する）、などが要求される。前述した特許文献１に記載のＭｏを含むＩＧＺＯ半導体について、本発明者らが上記特性を調べたところ、ＩＧＺＯに比べてオン電流の低下やＳＳ値の上昇が見られることが分った。
　更に、ＩＧＺＯなどの酸化物半導体層を用いたＴＦＴは、電圧印加や光照射などのストレスに対する耐性（ストレス耐性）に優れていることが要求される。例えば、ゲート電圧に正電圧または負電圧を印加し続けたときや、光吸収が始まる青色帯を照射し続けたときに、しきい値電圧が大幅に変化（シフト）するが、これにより、ＴＦＴのスイッチング特性が変化することが指摘されている。また、液晶パネル駆動の際や、ゲート電極に負バイアスをかけて画素を点灯させる際などに液晶セルから漏れた光がＴＦＴに照射されるが、この光がＴＦＴにストレスを与えて特性劣化の原因となる。特にしきい値電圧のシフトは、ＴＦＴを備えた液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招くため、ストレス耐性の向上（ストレス印加前後の変化量が少ないこと）が切望されている。
　本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体を備えた薄膜トランジスタのスイッチング特性およびストレス耐性が良好であり、特にストレス印加前後のしきい値電圧変化量が小さく安定性に優れた薄膜トランジスタ半導体層用酸化物、および上記酸化物の成膜に用いられるスパッタリングターゲット、並びに上記酸化物を用いた薄膜トランジスタを提供することにある。
　本発明は以下の態様を含む。
（１）薄膜トランジスタの半導体層に用いられる酸化物であって、
　前記酸化物は、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも一種の元素と；Ａｌ、Ｓｉ、Ｎｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｔａ、およびＷよりなるＸ群から選択される少なくとも一種の元素と、を含む薄膜トランジスタの半導体層用酸化物。
（２）前記Ｘ群の元素としてＡｌを含むとき、Ａｌ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ａｌ）×１００＝０．１～１０原子％であり、
　前記Ｘ群の元素としてＳｉを含むとき、Ｓｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｉ）×１００＝０．１～１５原子％であり、
　前記Ｘ群の元素としてＮｉを含むとき、Ｎｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｎｉ）×１００＝０．１～５原子％であり、
　前記Ｘ群の元素としてＧｅを含むとき、Ｇｅ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｇｅ）×１００＝０．１～１０原子％であり、
　前記Ｘ群の元素としてＳｎを含むとき、Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）×１００＝０．１～１５原子％であり、
　前記Ｘ群の元素としてＨｆを含むとき、Ｈｆ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｈｆ）×１００＝０．１～１０原子％であり、
　前記Ｘ群の元素としてＴａを含むとき、Ｔａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｔａ）×１００＝０．１～１０原子％であり、
　前記Ｘ群の元素としてＷを含むとき、Ｗ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｗ）×１００＝０．１～１０原子％である（１）に記載の酸化物。
（３）（１）または（２）に記載の酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタ。
（４）前記半導体層の密度は５．８ｇ／ｃｍ３以上である（３）に記載の薄膜トランジスタ。
（５）（１）または（２）に記載の酸化物を形成するためのスパッタリングターゲットであって、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも一種の元素と；Ａｌ、Ｓｉ、Ｎｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｔａ、およびＷよりなるＸ群から選択される少なくとも一種の元素と、を含むスパッタリングターゲット。
（６）前記Ｘ群の元素としてＡｌを含むとき、Ａｌ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ａｌ）×１００＝０．１～１０原子％であり、
　前記Ｘ群の元素としてＳｉを含むとき、Ｓｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｉ）×１００＝０．１～１５原子％であり、
　前記Ｘ群の元素としてＮｉを含むとき、Ｎｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｎｉ）×１００＝０．１～５原子％であり、
　前記Ｘ群の元素としてＧｅを含むとき、Ｇｅ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｇｅ）×１００＝０．１～１０原子％であり、
　前記Ｘ群の元素としてＳｎを含むとき、Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）×１００＝０．１～１５原子％であり、
　前記Ｘ群の元素としてＨｆを含むとき、Ｈｆ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｈｆ）×１００＝０．１～１０原子％であり、
　前記Ｘ群の元素としてＴａを含むとき、Ｔａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｔａ）×１００＝０．１～１０原子％であり、
　前記Ｘ群の元素としてＷを含むとき、Ｗ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｗ）×１００＝０．１～１０原子％である（５）に記載のスパッタリングターゲット。
　本発明の酸化物は、薄膜トランジスタのスイッチング特性およびストレス耐性に優れ、特にストレス印加後のしきい値電圧変化が小さいため、ＴＦＴ特性およびストレス耐性に優れた薄膜トランジスタを提供することができた。その結果、上記薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。
図１は、実施例１において酸化物半導体を備えた薄膜トランジスタを説明するための概略断面図である。 図２は、実施例１においてアモルファス相を示すＩＧＺＯの構成を示す図である。 図３は、実施例１においてＮｏ．１の組成（ＩＧＺＯ）を用いたときのストレス印加前後のＴＦＴ特性を示す図である。 図４は、実施例１においてＮｏ．１０の組成（ＩＧＺＯ－Ｎｉ）を用いたときのストレス印加前後のＴＦＴ特性を示す図である。 図５は、実施例１においてＮｏ．６の組成（ＩＧＺＯ－Ｓｉ）を用いたときのストレス印加前後のＴＦＴ特性を示す図である。 図６は、実施例１においてＮｏ．１２の組成（ＩＧＺＯ－Ｈｆ）を用いたときのストレス印加前後のＴＦＴ特性を示す図である。 図７は、実施例１においてＮｏ．１７の組成（ＩＧＺＯ－Ａｌ）を用いたときのストレス印加前後のＴＦＴ特性を示す図である。 図８は、実施例１においてＮｏ．１５の組成（ＩＧＺＯ－Ｓｎ）を用いたときのストレス印加前後のＴＦＴ特性を示す図である。 図９は、実施例１においてＮｏ．２２の組成（ＩＧＺＯ－Ｔａ）を用いたときのストレス印加前後のＴＦＴ特性を示す図である。 図１０は、実施例１においてＮｏ．２の組成（ＩＧＺＯ－Ｃｕ）を用いたときのストレス印加前のＴＦＴ特性を示す図である。 図１１は、実施例１においてＮｏ．３の組成（ＩＧＺＯ－Ｌａ）を用いたときのストレス印加前のＴＦＴ特性を示す図である。 図１２は、実施例１においてＮｏ．４の組成（ＩＧＺＯ－Ｍｏ）を用いたときのストレス印加前のＴＦＴ特性を示す図である。 図１３は、実施例２においてＮｏ．１の半導体組成（ＩＧＺＯ）を用いたときのストレス印加前後のＴＦＴ特性を示す図である。 図１４は、実施例２においてＮｏ．２の半導体組成（ＩＧＺＯ－Ｓｉ）を用いたときのストレス印加前後のＴＦＴ特性を示す図である。
　本発明者らは、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも一種の元素を含む酸化物（ＩＧＺＯ）をＴＦＴの活性層（半導体層）に用いたときのＴＦＴ特性およびストレス耐性を向上させるため、種々検討を重ねてきた。その結果、ＩＧＺＯ中に、Ａｌ、Ｓｉ、Ｎｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｔａ、およびＷよりなるＸ群から選択される少なくとも一種の元素を含むＩＧＺＯ－ＸをＴＦＴの半導体層に用いれば所期の目的が達成されることを見出し、本発明を完成した。後記する実施例に示すように、上記Ｘ群に属する元素（Ｘ群元素）を含む酸化物半導体を備えたＴＦＴは、特許文献１に記載のＭｏや、Ｘ群元素以外の元素を用いた場合に比べ、ＴＦＴ特性およびストレス耐性に優れていることが分った。
　すなわち、本発明に係る薄膜トランジスタ（ＴＦＴ）の半導体層用酸化物は、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも一種の元素と；Ａｌ、Ｓｉ、Ｎｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｔａ、およびＷよりなるＸ群から選択される少なくとも一種の元素（Ｘ群元素で代表させる場合がある。）と、を含むところに特徴がある。本明細書では、本発明の酸化物をＩＧＺＯ－Ｘで表わす場合がある。
　まず、本発明の酸化物を構成する母材成分である金属（Ｉｎ、Ｇａ、Ｚｎ）について説明する。
　なお、ＩＧＺＯ酸化物は、通常、金属原子Ｉｎ、ＧａおよびＺｎが均等に混在した酸化物として存在する、あるいは、これに局所的にＩｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯの酸化物を含んでいる。いずれの場合においても、通常、金属原子と酸素原子の割合は、おおまかに、ＮＩ＋ＮＧ＋ＮＺ：１．５ＮＩ＋１．５ＮＧ＋ＮＺ（ＮＩ、ＮＧ、ＮＺは、それぞれＩｎ、Ｇａ、Ｚｎの原子数を表す）で表わされる。
　上記金属（Ｉｎ、Ｇａ、Ｚｎ）について、各金属間の比率は、これら金属を含む酸化物（ＩＧＺＯ）がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。ＩＧＺＯ自体は公知であり、アモルファス相を形成し得る各金属の比率（詳細には、ＩｎＯ、ＧａＯ、ＺｎＯの各モル比）は、例えば前述した非特許文献１に記載されており、その内容はここに参照として取り込まれる。本明細書では、この図を図２として示している。図２に記載のアモルファス相の範囲を大幅に外れ、ＺｎＯやＩｎ２Ｏ３の比率が極端に高くなって結晶相が形成されると、ウエットエッチングによる加工が困難になったり、トランジスタ特性を示さなくなるなどの問題が生じるおそれがある。
　代表的な組成として、Ｉｎ：Ｇａ：Ｚｎの比（原子％比）が例えば２：２：１、１：１：１のものが挙げられる。
　また、上記金属（Ｉｎ、Ｇａ、Ｚｎ）について、本発明の酸化物（ＩＧＺＯ－Ｘ）を構成する金属（Ｉｎ＋Ｇａ＋Ｚｎ）に占める各金属の比率は、所望のＴＦＴ特性などが得られるように適切に制御することが好ましい。具体的にはＺｎについて、上記金属に占めるＺｎの比率は７０原子％以下であることが好ましい。Ｚｎの比率が７０原子％を超えると酸化物半導体膜が結晶化し、粒界捕獲順位が発生するためキャリア移動度が低下し、ＳＳ値が大きくなるなどトランジスタ特性が低下するおそれがある。Ｚｎのより好ましい比率は４０原子％以下であり、更に好ましくは３０原子％以下である。また、Ｚｎの下限は、アモルファス構造にすることなどを考慮すると、上記金属に占めるＺｎの比率を１０原子％以上とすることが好ましい。Ｚｎのより好ましい比率は１５原子％以上であり、更に好ましくは２０原子％以上である。なお、上記Ｚｎの比率の上限と下限を任意に組み合わせてその範囲とすることもできる。
　Ｚｎ以外の上記金属（Ｉｎ、Ｇａ）は、Ｚｎが上記範囲内に制御され、且つ、各金属の比率が前述した範囲を満足するように適宜制御すれば良い。具体的には、上記金属（Ｉｎ＋Ｇａ＋Ｚｎ）に占めるＩｎの好ましい比率は、好ましくは１０原子％以上７０原子％以下であり、更に好ましくは２５原子％以上である。また、上記金属（Ｉｎ＋Ｇａ＋Ｚｎ）に占めるＧａの好ましい比率は、好ましくは２５原子％以上７０原子％以下である。
　本発明の酸化物は、ＩＧＺＯ中にＸ群元素を含んでいる。Ａｌ、Ｓｉ、Ｎｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｔａ、およびＷよりなる群（Ｘ群）から選択される少なくとも一種のＸ群元素をＩＧＺＯ中に添加することにより、電圧や光などに対するストレス耐性が向上する。また、Ｘ群元素の添加によるドレイン電流値の大きな低下はみられず、キャリア密度に対する悪影響も見られなかった（後記する実施例を参照）。また、Ｘ群元素の添加によるウエットエッチング時のエッチング不良などの問題も見られないことを実験により確認している。これらは単独で添加しても良いし、２種以上を併用しても良い。好ましいＸ群元素の種類はＳｉ、Ｎｉ、Ｈｆ、Ｇｅであり、より好ましくはＳｉ、Ｎｉである。
　なお、Ｘ群元素の酸化物において、通常、Ｘ群元素はＩＧＺＯ膜中に均一に分散しており、主に酸化物として存在する。
　上記Ｘ群元素の添加による特性向上の詳細なメカニズムは不明であるが、Ｘ群元素は、酸化物半導体中で余剰電子の原因となる酸素欠損の発生抑制効果があると推察される。Ｘ群元素の添加により、酸素欠損が低減され、酸化物が安定な構造を有することにより電圧や光などのストレスに対するストレス耐性などが向上するものと考えられる。
　本発明の酸化物（ＩＧＺＯ－Ｘ）を構成する全金属（Ｉｎ、Ｇａ、Ｚｎ、Ｘ群元素）に含まれるＸ群元素の好ましい比率［Ｘ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｘ）］は、キャリア密度や半導体の安定性などを考慮して決定され、Ｘ群元素の種類によっても若干相違する。Ｘ群元素として、Ａｌ、Ｇｅ、Ｈｆ、Ｔａ、Ｗの各元素を用いたときの好ましい比率（百分率）は０．１～１０原子％であり、より好ましくは２．０～６．０原子％である。なお、上記それぞれの元素について、その比率の上限と下限を任意に組み合わせてその範囲とすることもできる。また、Ｘ群元素として、Ｓｉ、Ｓｎの各元素を用いたときの好ましい比率は０．１原子％以上、より好ましくは１原子％以上、更に好ましくは２．０原子％以上、好ましくは１５原子％以下、より好ましくは８．０原子％以下、更に好ましくは４．０原子％以下である。なお、上記それぞれの元素について、その比率の上限と下限を任意に組み合わせてその範囲とすることもできる。また、Ｘ群元素としてＮｉを用いたときの好ましい比率は０．１～５原子％であり、より好ましくは０．１～１．５原子％である。Ｘ群元素の添加比率が少なすぎると、酸素欠損の発生抑制効果が十分に得られないおそれがある。一方、Ｘ群元素の添加比率が多すぎると半導体中のキャリア密度が低下するため、オン電流が減少してしまうおそれがある。
　以上、本発明の酸化物について説明した。
　上記酸化物は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜することが好ましい。塗布法などの化学的成膜法によって酸化物を形成することもできるが、スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。
　スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレの恐れがなく、所望の成分組成の薄膜を形成することができる。具体的にはターゲットとして、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも一種の元素と；Ａｌ、Ｓｉ、Ｎｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｔａ、およびＷよりなるＸ群から選択される少なくとも一種の元素を含む酸化物ターゲットを用いることができる。また、好ましい態様として、上記Ｘ群の元素としてＡｌを含むとき、Ａｌ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ａｌ）×１００＝０．１～１０原子％であることが好ましく；上記Ｘ群の元素としてＳｉを含むとき、Ｓｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｉ）×１００＝０．１～１５原子％であることが好ましく；上記Ｘ群の元素としてＮｉを含むとき、Ｎｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｎｉ）×１００＝０．１～５原子％であることが好ましく；上記Ｘ群の元素としてＧｅを含むとき、Ｇｅ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｇｅ）×１００＝０．１～１０原子％であることが好ましく；上記Ｘ群の元素としてＳｎを含むとき、Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）×１００＝０．１～１５原子％であることが好ましく；上記Ｘ群の元素としてＨｆを含むとき、Ｈｆ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｈｆ）×１００＝０．１～１０原子％であることが好ましく；上記Ｘ群の元素としてＴａを含むとき、Ｔａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｔａ）×１００＝０．１～１０原子％であることが好ましく；上記Ｘ群の元素としてＷを含むとき、Ｗ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｗ）×１００＝０．１～１０原子％であることが好ましい。
　あるいは、組成の異なる二つのターゲットを同時放電するコスパッタ法（Ｃｏ－Ｓｐｕｔｔｅｒ法）を用いて成膜しても良く、これにより、同一基板面内にＸ元素の含有量が異なる酸化物半導体膜を成膜することができる。例えば後記する実施例に示すように、Ｉｎ：Ｇａ：Ｚｎが所定原子比（例えば原子％で、２：２：１）のターゲットと、上記組成のターゲット上にＸ群元素の純金属チップを装着したターゲットの二つを用意し、コスパッタ法によってＩＧＺＯ－Ｘの酸化物を成膜することができる。
　上記ターゲットは、例えば粉末焼結法方法によって製造することができる。
　上記ターゲットを用いてスパッタリングするに当たっては、基板温度を室温とし、酸素添加量を適切に制御して行なうことが好ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、酸化物半導体のキャリア濃度が１０１５～１０１６ｃｍ－３となるように酸素量を添加することが好ましい。本実施例における酸素添加量は添加流量比でＯ２／（Ａｒ＋Ｏ２）＝２％とした。
　また、上記酸化物をＴＦＴの半導体層としたときの、酸化物半導体層の好ましい密度は５．８ｇ／ｃｍ３以上である(後述する。)が、このような酸化物を成膜するためには、スパッタリング成膜時のガス圧、スパッタリングターゲットへの投入パワー、基板温度などを適切に制御することが好ましい。例えば成膜時のガス圧を低くするとスパッタ原子同士の散乱がなくなって緻密（高密度）な膜を成膜できると考えられるため、成膜時の全ガス圧は、スパッタの放電が安定する程度で低い程良く、おおむね０．５～５ｍＴｏｒｒの範囲内に制御することが好ましく、１～３ｍＴｏｒｒの範囲内であることがより好ましい。また、投入パワーは高い程良く、おおむねＤＣまたはＲＦにて２．０Ｗ／ｃｍ２以上に設定することが推奨される。成膜時の基板温度も高い程良く、おおむね室温～２００℃の範囲内に制御することが推奨される。
　上記のようにして成膜される酸化物の好ましい膜厚は３０ｎｍ以上２００ｎｍ以下であり、より好ましくは３０ｎｍ以上８０ｎｍ以下である。
　本発明には、上記酸化物をＴＦＴの半導体層として備えたＴＦＴも包含される。ＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物の半導体層、ソース電極、ドレイン電極を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。
　ここで、上記酸化物半導体層の密度は５．８ｇ／ｃｍ３以上であることが好ましい。酸化物半導体層の密度が高くなると膜中の欠陥が減少して膜質が向上し、また原子間距離が小さくなるため、ＴＦＴ素子の電界効果移動度が大きく増加し、電気伝導性も高くなり、光照射に対するストレスへの安定性が向上する。上記酸化物半導体層の密度は高い程良く、より好ましくは５．９ｇ／ｃｍ３以上であり、更に好ましくは６．０ｇ／ｃｍ３以上である。なお、酸化物半導体層の密度は、後記する実施例に記載の方法によって測定したものである。
　以下、図１を参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図１のＴＦＴおよび以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであっても良い。
　図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。
　基板１上にゲート電極２およびゲート絶縁膜３が形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極として、電気抵抗率の低いＡｌやＣｕの金属、これらの合金を好ましく用いることができる。また、ゲート絶縁膜としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ２Ｏ３やＹ２Ｏ３などの酸化物や、これらを積層したものを用いることもできる。
　次いで酸化物半導体層４を形成する。酸化物半導体層４は、上述したように、薄膜と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。あるいは、コスパッタ法により成膜しても良い。
　酸化物半導体層４をウエットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。
　プレアニールの後、ソース・ドレイン電極５を形成する。ソース・ドレイン電極の種類は特に限定されず、汎用されているもの用いることができる。例えばゲート電極と同様ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｔｉを用いても良い。
　ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、リフトオフ法によって形成することができる。あるいは、上記のようにリフトオフ法によって電極を形成するのではなく、予め所定の金属薄膜をスパッタリング法によって形成した後、パターニングによって電極を形成する方法もあるが、この方法では、電極のエッチングの際に酸化物半導体層にダメージが入るため、トランジスタ特性が低下する。そこで、このような問題を回避するために酸化物半導体層の上に予め保護膜を形成した後、電極を形成し、パターニングする方法も採用されており、後記する実施例では、この方法を採用した。
　次に、酸化物半導体層４の上に保護膜（絶縁膜）６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。酸化物半導体膜の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまう（おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。）ため、上記問題を回避するため、後記する実施例では、保護膜の成膜前にＮ２Ｏプラズマ照射を行った。Ｎ２Ｏプラズマの照射条件は、下記文献に記載の条件を採用した。なお、下記文献の内容は、ここに参照として取り込まれる。
　Ｊ． Ｐａｒｋら、Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， １９９３，０５３５０５（２００８）
　次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソース・ドレイン電極で例示したものを用いることができる。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　実施例１
　前述した方法に基づき、図１に示す薄膜トランジスタ（ＴＦＴ）を作製し、ＴＦＴ特性およびストレス耐性を評価した。
　まず、ガラス基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極としてＴｉ薄膜を１００ｎｍ、およびゲート絶縁膜ＳｉＯ２（２００ｎｍ）を順次成膜した。ゲート電極は純Ｔｉのスパッタリングターゲットを使用し、ＤＣスパッタ法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒにて成膜した。また、ゲート絶縁膜はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ４とＮ２Ｏの混合ガス、成膜パワー：１００Ｗ、成膜温度：３００℃にて成膜した。
　次に、表１に記載の種々の組成の酸化物薄膜を、スパッタリングターゲット（後記する。）を用いてスパッタリング法によって成膜した。酸化物薄膜としては、ＩＧＺＯ中にＸ群元素を含むＩＧＺＯ－Ｘ（本発明例）のほか、比較のため、ＩＧＺＯ（従来例）、およびＸ群元素以外の元素としてＩＧＺＯ中にＣｕ、Ｌａ、またはＭｏを含むものも成膜した。スパッタリングに使用した装置は（株）アルバック製「ＣＳ－２００」であり、スパッタリング条件は以下のとおりである。
　基板温度：室温
　ガス圧：５ｍＴｏｒｒ
　酸素分圧：Ｏ２／（Ａｒ＋Ｏ２）＝２％
　膜厚：５０～１５０ｎｍ
　使用ターゲットサイズ：φ４インチ×５ｍｍ
　ＩＧＺＯ（従来例）の成膜に当たっては、Ｉｎ：Ｇａ：Ｚｎの比（原子％比）が２：２：１であるスパッタリングターゲットを用い、ＲＦスパッタリング法を用いて成膜した。また、ＩＧＺＯ中に他の元素を含む酸化物薄膜の成膜に当たっては、組成の異なる二つのスパッタリングターゲットを同時放電するＣｏ－Ｓｐｕｔｔｅｒ法を用いて成膜した。詳細にはスパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎの比（原子％比）が２：２：１であるスパッタリングターゲットと、上記スパッタリングターゲット上にＸ群元素またはＣｕ、Ｌａ、Ｍｏの純金属チップを装着したターゲットの二つを用いた。
　このようにして得られた酸化物薄膜中の金属元素の各含有量は、ＸＰＳ（Ｘ－ｒａｙＰｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。
　上記のようにして酸化物薄膜を成膜した後、フォトリソグラフィおよびウエットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学製「ＩＴＯ－０７Ｎ」を使用した。本実施例では、実験を行なった酸化物薄膜について光学顕微鏡観察によりウェットエッチング性を評価した。評価結果より、実験を行ったすべての組成で、ウエットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
　酸化物半導体膜をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニールは、１００％酸素雰囲気、大気圧下にて、３５０℃で１時間行なった。
　次に、純Ｔｉを使用し、リフトオフ法によりソース・ドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｔｉ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース・ドレイン電極用Ｔｉ薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン中で超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
　このようにしてソース・ドレイン電極を形成した後、酸化物半導体層を保護するための保護膜を形成した。保護膜として、ＳｉＯ２（膜厚２００ｎｍ）とＳｉＮ（膜厚２００ｎｍ）の積層膜（合計膜厚４００ｎｍ）を用いた。上記ＳｉＯ２およびＳｉＮの形成は、サムコ製「ＰＤ－２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ２Ｏガスによってプラズマ処理を行った後、ＳｉＯ２、およびＳｉＮ膜を順次形成した。ＳｉＯ２膜の形成にはＮ２ＯおよびＳｉＨ４の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ４、Ｎ２、ＮＨ３の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
　次にフォトリソグラフィ、およびドライエッチングにより、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１のＴＦＴを作製した。製膜パワーを２００Ｗ、ガス圧を５ｍＴｏｒｒとし、アルゴンおよび酸素ガスを使用した。
　このようにして得られた各ＴＦＴについて、以下のようにして、ストレス印加前後における（１）トランジスタ特性（ドレイン電流－ゲート電圧特性、Ｉｄ－Ｖｇ特性）、並びに（２）しきい値電圧、ＳＳ値、およびキャリア移動度の変化を調べた。
（１）トランジスタ特性の測定
　トランジスタ特性の測定はＡｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
　ソース電圧 ：０Ｖ
　ドレイン電圧：１０Ｖ
　ゲート電圧 ：－３０～３０Ｖ（測定間隔：１Ｖ）
（２）ストレス耐性の評価（ストレスとして光照射＋負バイアスを印加）
　本実施例では、実際のパネル駆動時の環境（ストレス）を模擬して、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行った。ストレス印加条件は以下のとおりである。光の波長としては、酸化物半導体のバンドギャップに近く、トランジスタ特性が変動し易い４００ｎｍ程度を選択した。
　ゲート電圧：－２０Ｖ
　基板温度：６０℃
　光ストレス
　　波長：４００ｎｍ
　　照度（ＴＦＴに照射される光の強度）：０．１μＷ／ｃｍ２
　　光源：ＯＰＴＯＳＵＰＰＬＹ社製ＬＥＤ（ＮＤフィルターによって光量を調整）
　　ストレス印加時間：３時間
　ここで、しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、ストレス印加前後のしきい値電圧の変化量（シフト量）を測定した。
　また、ドレイン電流を一桁増加させるのに必要なゲート電圧の最小値をＳＳ値とした。また、キャリア移動度（電界効果移動度）は、Ｉｄ∝（Ｖｇ－Ｖｔｈ）（Ｖｔｈ＝しきい値電圧）の関係が成り立つ領域（線形領域）についてＩｄ∝（Ｖｇ－Ｖｔｈ）の傾きから算出した。
　これらの結果を表１に示す。表１には、ストレス印加前後のしきい値電圧シフト量、並びにストレス印加前後におけるキャリア移動度およびＳＳ値の各値を記載した。なお、表１において、例えばＩｎＧａＺｎＯ－０．１ａｔ％Ｓｉ（Ｎｏ．５）とは、酸化物半導体を構成する全金属（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｉ）中に占めるＳｉの原子％が０．１原子％であることを意味する。
　また、一部の例について、ストレス印加前後のドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）の結果を図３～１２に示す。図３～９では、ストレス印加前の結果を破線で示し、ストレス印加後の結果を実線で示している。
Figure JPOXMLDOC01-appb-T000001
  
　まず、従来例のＩＧＺＯを用いた結果について考察する。
　図３にＮｏ．１（ＩｎＧａＺｎＯ）の組成を用いた時のＴＦＴ特性の結果を示す。図３に示すように、ストレス印加前（図３中、破線）では、ゲート電圧Ｖｇが－３Ｖ付近からドレイン電流Ｉｄが増加し始めており、スイッチング動作が見られた。Ｖｇ＝－３０ＶのときのＩｄをオフ電流Ｉｏｆｆ（Ａ）、Ｖｇ＝３０ＶのときのＩｄをオン電流Ｉｏｎ（Ａ）とすると、Ｉｏｎ／Ｉｏｆｆの比は８桁以上である。また、ストレス印加前のＳＳ値は０．４Ｖ／ｄｅｃａｄｅ、キャリア移動度は１２．５ｃｍ２／Ｖｓであった（表１を参照）。
　これに対し、ストレス印加後では、ＳＳ値は０．４Ｖ／ｄｅｃａｄｅ、キャリア移動度は１２．７ｃｍ２／Ｖｓであり（表１を参照）、これらの値はストレス印加前後で殆ど変化しなかったが、図３に示すようにしきい値電圧が大きく変化しており、０時間（ストレスなし）～３時間（ストレス印加）におけるしきい値電圧シフト量は－６．２Ｖであった（表１を参照）。
　本実施例では、上記Ｎｏ．１の結果を基準とし、各結果がＮｏ．１と同等かそれよりも小さいときを合格とした。
　表１中、Ｎｏ．５～７（Ｘ群元素＝Ｓｉ）、８～１０（Ｘ群元素＝Ｎｉ）、１１～１３（Ｘ群元素＝Ｈｆ）、１４～１６（Ｘ群元素＝Ｓｎ）、１７～１８（Ｘ群元素＝Ａｌ）、１９～２０（Ｘ群元素＝Ｇｅ）、２１～２２（Ｘ群元素＝Ｔａ）、２３～２４（Ｘ群元素＝Ｗ）は、本発明で規定するＸ群元素を所定範囲で含む酸化物半導体を用いた例であり、いずれもＮｏ．１に比べ、しきい値電圧シフト量の絶対値が低くなっており、且つ、ストレス印加前後のキャリア移動度およびＳＳ値も同等か小さくなっていた。このうちＮｏ．１０（Ｘ群元素＝Ｎｉ）、６（Ｘ群元素＝Ｓｉ）、１２（Ｘ群元素＝Ｈｆ）、１７（Ｘ群元素＝Ａｌ）、１５（Ｘ群元素＝Ｓｎ）、２２（Ｘ群元素＝Ｔａ）のＴＦＴ特性の結果を、それぞれ図４～９に示す。
　一方、表１中、Ｎｏ．２～４、および図１０～１２は、本発明で規定するＸ群元素以外の元素（Ｃｕ、Ｌａ、Ｍｏ）を添加したときの結果を示している。Ｎｏ．４は、前述した特許文献１を模擬したものである。これらの元素を添加したときは、ストレス印加前のドレイン電流値が低くなった（図１０～１２を参照）が、これは、上記元素の添加によって半導体中のキャリア密度が低下したためと考えられる。なお、ストレス印加前のＴＦＴ特性が劣化していたため、ストレス印加は行なわなかった。
　以上の実験結果より、本発明で規定するＸ群元素を所定量含む酸化物半導体を用いれば、従来のＩＧＺＯを用いたときと遜色のないＴＦＴ特性が得られることが確認された。また、ウエットエッチング加工も良好に行なわれたことから、Ｘ群元素を添加した酸化物は、アモルファス構造であると推察される。
　実施例２
　酸化物薄膜を表２に記載の組成とした以外は、実施例１と同様にして図１に示す薄膜トランジスタ（ＴＦＴ）を作製した。
　各ＴＦＴについて、以下のようにして光照射ストレス有無における（１）トランジスタ特性、（２）しきい値電圧、およびＳＳ値を調べた。
（１）トランジスタ特性の測定
　トランジスタ特性の測定はＡｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ株式会社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
　ソース電圧 ：０Ｖ
　ドレイン電圧：１０Ｖ
　ゲート電圧 ：－３０→３０Ｖ→－３０Ｖ（測定間隔：０．２５Ｖ）
　測定温度 ：６０℃
（２）光照射ストレス耐性の評価（ストレスとして光照射＋電圧変化）
　本実施例では、液晶及び有機ＥＬディスプレイ等の表示装置のパネル駆動時の環境を模擬して、ゲート電圧を変化させながら、光を照射しなかった場合（暗状態：ストレス印加なし）と光を照射した場合（明状態：ストレス印加）のＴＦＴ特性、しきい値電圧、及びＳＳ値（Ｖ／ｄｅｃ）を調べた。ストレス印加条件は以下の通りである。光の波長としては、酸化物半導体のバンドギャップに近く、トランジスタ特性が変動し易い４００ｎｍ程度を選択した。具体的な測定方法は、ゲート電圧を下記のように変化させて、光を照射しなかった場合（暗状態）と光を照射した場合（明状態）におけるＩｄ－Ｖｇ特性のヒステリシスの有無を調べた。
　ゲート電圧：－３０→３０Ｖ→－３０Ｖ（測定間隔：０．２５Ｖ）
　基板温度 ：６０℃
　光照射ストレス
　　波長 ：４００ｎｍ
　　照度（ＴＦＴに照射される光の強度）：６．５μＷ／ｃｍ２
　　光源：ＯＰＴＯＳＵＰＰＬＹ社製青色ＬＥＤ電球（ＬＥＤ電球に印加する電流を調整することで、光強度を調整）
　なお、しきい値電圧の測定、及びＳＳ値の算出は実施例１と同様にして行った。
　これらの結果を表２に示す。表２には、Ｆｏｒｗａｒｄ ＳｗｅｅｐとＲｅｖｅｒｓｅＳｗｅｅｐにおけるしきい値電圧シフト量（ΔＶｔｈ（Ｖ））、及びＦｏｒｗａｒｄ ＳｗｅｅｐにおけるＳＳ値（Ｖ／ｄｅｃ）の各値を記載した。また一部の例について、ストレス印加前後のドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）の結果を図１３、及び図１４に示す。図１３、及び図１４では、暗状態の結果を白抜き点（○）を有するラインで示し、明状態の結果を黒塗り点（●）を有するラインで示している。また図中、左側の矢印（上向き）は電圧を－３０Ｖから３０Ｖに上げる過程（Ｆｏｒｗａｒｄ Ｓｗｅｅｐ）を示しており、右側の矢印（下向き）は３０Ｖから－３０Ｖに下げる過程（Ｒｅｖｅｒｓｅ Ｓｗｅｅｐ）を示している。
Figure JPOXMLDOC01-appb-T000002
  
　まず、従来例のＩＧＺＯ（Ｎｏ．１）を用いた結果について考察する。
　図１３にＮｏ．１の組成（ＩｎＧａＺｎＯ）を用いた時のＴＦＴ特性の結果を示す。図１３に示すように、暗状態（図１３中、白抜き○ライン）では、Ｆｏｒｗａｒｄ ＳｗｅｅｐとＲｅｖｅｒｓｅ Ｓｗｅｅｐの特性差が小さく、しきい値電圧シフト量は１．０Ｖであった。一方、明状態（図１３中、黒塗り●ライン）では、Ｆｏｒｗａｒｄ ＳｗｅｅｐとＲｅｖｅｒｓｅ Ｓｗｅｅｐの特性差が大きく、Ｉｄ－Ｖｇ特性の立ち上がりがゆるやかになっており、Ｒｅｖｅｒｓｅ Ｓｗｅｅｐとのしきい値電圧シフト量は３．８Ｖであった。これはＩＧＺＯのバンドギャップに近い青色光の照射によって電子と正孔が励起され、ゲート電極に印加されたバイアスにより正孔がゲート絶縁膜と半導体層界面にトラップされたためと推測される。
　本実施例では、上記ＩＧＺＯ（Ｎｏ．１）の結果を基準とし、各結果がＮｏ．１とほぼ同等かそれよりも小さいときを合格とした。
　表２中、Ｎｏ．２（Ｘ群元素＝Ｓｉ）、Ｎｏ．３（Ｘ群元素＝Ｈｆ）、Ｎｏ．４（Ｘ群元素＝Ｎｉ）は、本発明で規定するＸ群元素を所定範囲で含む酸化物半導体を用いた例であり（ＩＧＺＯはいずれもＩｎ：Ｇａ：Ｚｎ＝２：２：１）、Ｎｏ．１に比べてしきい値電圧シフト量の絶対値が小さくなっており、且つＳＳ値も小さくなっていた。このうち、Ｎｏ．２のＴＦＴ特性の結果を図１４に示す。
　図１４に示すように、暗状態（図１４中、白抜き○ライン）では、Ｆｏｒｗａｒｄ ＳｗｅｅｐとＲｅｖｅｒｓｅ Ｓｗｅｅｐの特性差が小さく、しきい値電圧シフト量は１．３Ｖであった。一方、明状態（図１４中、黒塗り●ライン）でも、Ｆｏｒｗａｒｄ ＳｗｅｅｐとＲｅｖｅｒｓｅ Ｓｗｅｅｐの特性差が小さく、Ｉｄ－Ｖｇ特性の立ち上が急峻になっており、Ｒｅｖｅｒｓｅ Ｓｗｅｅｐとのしきい値電圧シフト量は１．３Ｖであった。このことからＩＧＺＯにＳｉ（Ｘ群元素）を加えることで、光照射に対するＴＦＴ特性の変動が抑えられており、光照射に対するストレス耐性が向上することがわかる。
　またＮｏ．２と同様にＦｏｒｗａｒｄ ＳｗｅｅｐとＲｅｖｅｒｓｅ Ｓｗｅｅｐにおけるしきい値電圧シフト量、及びＳＳ値に殆ど変化がなかったＮｏ．３、Ｎｏ．４についても、光照射に対するＴＦＴ特性の変動抑制効果を有しており、光照射ストレス耐性が向上していることがわかる。
　以上の実験結果より、ＩｎＧａＺｎＯの酸化物半導体を用いたトランジスタ基板は、酸化物半導体のバンドギャップに近い青色光の照射によって受ける影響は大きいが（Ｎｏ．１）、本発明で規定するＸ群元素を所定量含む酸化物半導体を用いれば（Ｎｏ．２～４）、光照射に対する影響を抑制することができる。
　なお、実施例２では一部元素についてのみの実験結果を示したが、本発明者らは他のＸ群元素についても同様にＮｏ．１よりも優れた結果が得られることを確認している。
　実施例３
　本実施例では、表１のＮｏ．６に対応する組成の酸化物（ＩｎＧａＺｎＯ－５原子％Ｓｉ、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１）を用い、スパッタリング成膜時のガス圧を１ｍＴｏｒｒまたは５ｍＴｏｒｒに制御して得られた酸化物膜（膜厚１００ｎｍ）の密度を測定すると共に、前述した実施例１と同様にして作成したＴＦＴについて、移動度およびストレス試験（光照射＋負バイアスを印加）後のしきい値電圧の変化量（ΔＶｔｈ）を調べた。膜密度の測定法方は以下のとおりである。
（酸化物膜の密度の測定）
　酸化物膜の密度は、ＸＲＲ（Ｘ線反射率法）を用いて測定した。詳細な測定条件は以下のとおりである。
・分析装置：（株）リガク製水平型Ｘ線回折装置ＳｍａｒｔＬａｂ
・ターゲット：Ｃｕ（線源：Ｋα線）
・ターゲット出力：４５ｋＶ－２００ｍＡ
・測定試料の作製
　ガラス基板上に各組成の酸化物を下記スパッタリング条件で成膜した（膜厚１００ｎｍ）後、前述した実施例１のＴＦＴ製造過程におけるプレアニール処理を模擬して、当該プレアニール処理と同じ熱処理を施したしたものを使用
　スパッタガス圧：１ｍＴｏｒｒまたは５ｍＴｏｒｒ
　酸素分圧：Ｏ２／（Ａｒ＋Ｏ２）＝２％
　成膜パワー密度：ＤＣ２．５５Ｗ／ｃｍ２
　熱処理：大気雰囲気にて３５０℃で１時間
　これらの結果を表３に示す。
Figure JPOXMLDOC01-appb-T000003
  
　表３より、本発明で規定するＸ群元素のＳｉを含む酸化物は、いずれも５．８ｇ／ｃｍ３以上の高い密度が得られた。詳細には、ガス圧＝５ｍＴｏｒｒのとき（Ｎｏ．２）の膜密度は５．９２ｇ／ｃｍ３であったのに対し、ガス圧＝１ｍＴｏｒｒのとき（Ｎｏ．１）の膜密度は６．１１ｇ／ｃｍ３であり、より高い密度が得られた。また、膜密度の上昇に伴い、電界効果移動度が向上し、さらにストレス試験によるしきい値電圧シフト量ΔＶｔｈの絶対値も減少した。
　以上の実験結果より、酸化物膜の密度はスパッタリング成膜時のガス圧によって変化し、当該ガス圧を下げると膜密度が上昇し、これに伴って電界効果移動度も大きく増加し、ストレス試験（光照射＋負バイアスストレス）におけるしきい値電圧シフト量ΔＶｔｈの絶対値も減少することが分かった。これは、スパッタリング成膜時のガス圧を低下させることにより、スパッタリングされた原子（分子）の動乱が抑えられ、膜中の欠陥が少なくなって移動度や電気伝導性が向上し、ＴＦＴの安定性が向上したためと推察される。
　なお、表３には、Ｘ群元素としてＳｉの結果を示しているが、上述した酸化物膜の密度と、ＴＦＴ特性における移動度やストレス試験後のしきい値電圧変化量の関係は、他のＸ群元素を用いたときも同様に見られた。
　本出願を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
　本出願は、2010年4月7日出願の日本特許出願（特願2010－088725）、2010年11月15日出願の日本特許出願（特願2010－255249）、2011年1月18日出願の日本特許出願（特願2011-008322）に基づくものであり、その内容はここに参照として取り込まれる。
　本発明の酸化物は、薄膜トランジスタのスイッチング特性およびストレス耐性に優れ、特にストレス印加後のしきい値電圧変化が小さいため、ＴＦＴ特性およびストレス耐性に優れた薄膜トランジスタを提供することができた。その結果、上記薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ ソース・ドレイン電極
６ 保護膜（絶縁膜）
７ コンタクトホール
８ 透明導電膜

Claims (10)

  1. 　薄膜トランジスタの半導体層に用いられる酸化物であって、
    　前記酸化物は、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも一種の元素と；Ａｌ、Ｓｉ、Ｎｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｔａ、およびＷよりなるＸ群から選択される少なくとも一種の元素と、を含む薄膜トランジスタの半導体層用酸化物。
  2. 　前記Ｘ群の元素としてＡｌを含むとき、Ａｌ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ａｌ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＳｉを含むとき、Ｓｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｉ）×１００＝０．１～１５原子％であり、
    　前記Ｘ群の元素としてＮｉを含むとき、Ｎｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｎｉ）×１００＝０．１～５原子％であり、
    　前記Ｘ群の元素としてＧｅを含むとき、Ｇｅ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｇｅ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＳｎを含むとき、Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）×１００＝０．１～１５原子％であり、
    　前記Ｘ群の元素としてＨｆを含むとき、Ｈｆ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｈｆ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＴａを含むとき、Ｔａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｔａ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＷを含むとき、Ｗ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｗ）×１００＝０．１～１０原子％である請求項１に記載の酸化物。
  3. 　請求項１に記載の酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタ。
  4. 　請求項２に記載の酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタ。
  5. 　前記半導体層の密度は５．８ｇ／ｃｍ３以上である請求項３に記載の薄膜トランジスタ。
  6. 　前記半導体層の密度は５．８ｇ／ｃｍ３以上である請求項４に記載の薄膜トランジスタ。
  7. 　請求項１に記載の酸化物を形成するためのスパッタリングターゲットであって、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも一種の元素と；Ａｌ、Ｓｉ、Ｎｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｔａ、およびＷよりなるＸ群から選択される少なくとも一種の元素と、を含むスパッタリングターゲット。
  8. 　請求項２に記載の酸化物を形成するためのスパッタリングターゲットであって、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも一種の元素と；Ａｌ、Ｓｉ、Ｎｉ、Ｇｅ、Ｓｎ、Ｈｆ、Ｔａ、およびＷよりなるＸ群から選択される少なくとも一種の元素と、を含むことを特徴とするスパッタリングターゲット。
  9. 　前記Ｘ群の元素としてＡｌを含むとき、Ａｌ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ａｌ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＳｉを含むとき、Ｓｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｉ）×１００＝０．１～１５原子％であり、
    　前記Ｘ群の元素としてＮｉを含むとき、Ｎｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｎｉ）×１００＝０．１～５原子％であり、
    　前記Ｘ群の元素としてＧｅを含むとき、Ｇｅ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｇｅ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＳｎを含むとき、Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）×１００＝０．１～１５原子％であり、
    　前記Ｘ群の元素としてＨｆを含むとき、Ｈｆ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｈｆ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＴａを含むとき、Ｔａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｔａ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＷを含むとき、Ｗ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｗ）×１００＝０．１～１０原子％である請求項７に記載のスパッタリングターゲット。
  10. 　前記Ｘ群の元素としてＡｌを含むとき、Ａｌ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ａｌ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＳｉを含むとき、Ｓｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｉ）×１００＝０．１～１５原子％であり、
    　前記Ｘ群の元素としてＮｉを含むとき、Ｎｉ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｎｉ）×１００＝０．１～５原子％であり、
    　前記Ｘ群の元素としてＧｅを含むとき、Ｇｅ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｇｅ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＳｎを含むとき、Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）×１００＝０．１～１５原子％であり、
    　前記Ｘ群の元素としてＨｆを含むとき、Ｈｆ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｈｆ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＴａを含むとき、Ｔａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｔａ）×１００＝０．１～１０原子％であり、
    　前記Ｘ群の元素としてＷを含むとき、Ｗ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｗ）×１００＝０．１～１０原子％である請求項８に記載のスパッタリングターゲット。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013110401A (ja) * 2011-10-28 2013-06-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013110392A (ja) * 2011-10-27 2013-06-06 Semiconductor Energy Lab Co Ltd 半導体装置
WO2013180141A1 (ja) * 2012-05-30 2013-12-05 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
JP2014158004A (ja) * 2012-03-16 2014-08-28 Kobe Steel Ltd 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法
WO2016121152A1 (ja) * 2015-01-26 2016-08-04 住友電気工業株式会社 酸化物半導体膜および半導体デバイス
JP2018061045A (ja) * 2012-04-13 2018-04-12 株式会社半導体エネルギー研究所 半導体装置
JP2019134173A (ja) * 2011-10-27 2019-08-08 株式会社半導体エネルギー研究所 半導体装置
US11417282B2 (en) 2019-02-20 2022-08-16 Samsung Display Co., Ltd. Construction of driving transistor in a pixel of a display device
JP2024036335A (ja) * 2011-10-14 2024-03-15 株式会社半導体エネルギー研究所 半導体装置
WO2024057672A1 (ja) * 2022-09-16 2024-03-21 株式会社アルバック 酸化物半導体薄膜形成用スパッタリングターゲット、酸化物半導体薄膜形成用スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011145633A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5627929B2 (ja) * 2010-05-28 2014-11-19 富士フイルム株式会社 非晶質酸化物薄膜の製造方法及び電界効果型トランジスタの製造方法
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP5977569B2 (ja) 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
KR20140056392A (ko) * 2011-09-29 2014-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013047629A1 (en) 2011-09-29 2013-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013168748A1 (ja) 2012-05-09 2013-11-14 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
KR101568631B1 (ko) 2012-06-06 2015-11-11 가부시키가이샤 고베 세이코쇼 박막 트랜지스터
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
TWI631579B (zh) * 2012-07-03 2018-08-01 Ｊｘ日鑛日石金屬股份有限公司 Sintered body and amorphous film
JP6059460B2 (ja) * 2012-07-20 2017-01-11 株式会社コベルコ科研 ターゲット組立体
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
KR102495290B1 (ko) 2012-12-28 2023-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6077978B2 (ja) * 2012-12-28 2017-02-08 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
KR101795194B1 (ko) * 2012-12-28 2017-11-07 가부시키가이샤 고베 세이코쇼 박막 트랜지스터 및 그의 제조 방법
JP6152348B2 (ja) 2013-01-11 2017-06-21 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法及び酸化物半導体薄膜の品質管理方法
WO2014112376A1 (ja) * 2013-01-16 2014-07-24 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及び当該酸化物半導体薄膜を備える薄膜トランジスタ
JP2014175504A (ja) * 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
JP2014175505A (ja) * 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
JP6151070B2 (ja) * 2013-04-11 2017-06-21 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
JP6326270B2 (ja) 2013-06-28 2018-05-16 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
KR101702791B1 (ko) * 2013-08-26 2017-02-06 제이엑스금속주식회사 소결체 및 아모르퍼스막
TWI566413B (zh) 2013-09-09 2017-01-11 元太科技工業股份有限公司 薄膜電晶體
JP6180908B2 (ja) * 2013-12-06 2017-08-16 富士フイルム株式会社 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
JP5802343B2 (ja) 2014-01-15 2015-10-28 株式会社神戸製鋼所 薄膜トランジスタ
TWI500796B (zh) * 2014-03-14 2015-09-21 China Steel Corp 鈍化層之製造方法
JP6486712B2 (ja) * 2014-04-30 2019-03-20 株式会社半導体エネルギー研究所 酸化物半導体膜
US10658469B2 (en) * 2014-05-01 2020-05-19 Renesas Electronics Corporation Semiconductor device including a plurality of nitride semiconductor layers
JP6647841B2 (ja) * 2014-12-01 2020-02-14 株式会社半導体エネルギー研究所 酸化物の作製方法
US10396210B2 (en) * 2014-12-26 2019-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with stacked metal oxide and oxide semiconductor layers and display device including the semiconductor device
JP2016225587A (ja) * 2015-05-29 2016-12-28 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
TWI561772B (en) * 2015-06-18 2016-12-11 Ind Tech Res Inst Asymmetrical light distribution total internal reflection lens
JP6394518B2 (ja) * 2015-07-02 2018-09-26 住友電気工業株式会社 半導体デバイスおよびその製造方法
WO2017098369A1 (en) * 2015-12-11 2017-06-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and display device
WO2018004770A2 (en) * 2016-04-07 2018-01-04 The Trustees Of The University Of Pennsylvania Electronic colloidal nanocrystal devices
TWI754542B (zh) * 2016-07-11 2022-02-01 日商半導體能源研究所股份有限公司 濺射靶材及金屬氧化物
JP6581057B2 (ja) * 2016-09-14 2019-09-25 株式会社東芝 半導体装置、半導体記憶装置及び固体撮像装置
US10319880B2 (en) * 2016-12-02 2019-06-11 Innolux Corporation Display device
WO2019026394A1 (ja) * 2017-08-01 2019-02-07 株式会社ニコン トランジスタの製造方法、及びトランジスタ
JPWO2019102316A1 (ja) * 2017-11-24 2020-12-10 株式会社半導体エネルギー研究所 酸化物半導体を有するトランジスタ
JP7063712B2 (ja) * 2018-05-09 2022-05-09 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
JP6661000B2 (ja) * 2018-06-07 2020-03-11 株式会社神戸製鋼所 記録層、光情報記録媒体及びスパッタリングターゲット
CN109994559B (zh) * 2019-03-29 2021-07-23 吉林建筑大学 一种半导体氧化膜及其制备方法
US20240128327A1 (en) * 2022-02-17 2024-04-18 Boe Technology Group Co., Ltd. Semiconductor material, light-emitting device, display panel and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP2010030824A (ja) * 2008-07-28 2010-02-12 Idemitsu Kosan Co Ltd 金属相含有酸化インジウム焼結体及びその製造方法
WO2010023889A1 (ja) * 2008-08-27 2010-03-04 出光興産株式会社 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3947575B2 (ja) * 1994-06-10 2007-07-25 Ｈｏｙａ株式会社 導電性酸化物およびそれを用いた電極
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
KR101080527B1 (ko) * 2005-09-20 2011-11-04 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟, 투명 도전막 및 투명 전극
KR101211747B1 (ko) 2005-09-22 2012-12-12 이데미쓰 고산 가부시키가이샤 산화물 재료 및 스퍼터링 타겟
JP5188182B2 (ja) * 2005-09-27 2013-04-24 出光興産株式会社 スパッタリングターゲット、透明導電膜及びタッチパネル用透明電極
JP5098152B2 (ja) * 2005-10-31 2012-12-12 凸版印刷株式会社 薄膜トランジスタの製造方法
JP4785721B2 (ja) * 2006-12-05 2011-10-05 キヤノン株式会社 エッチング方法、パターン形成方法、薄膜トランジスタの製造方法及びエッチング液
EP2096188B1 (en) 2006-12-13 2014-01-29 Idemitsu Kosan Co., Ltd. Sputtering target
KR101312259B1 (ko) * 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5522889B2 (ja) 2007-05-11 2014-06-18 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット
KR20090000421A (ko) 2007-06-28 2009-01-07 삼성코닝정밀유리 주식회사 산화아연계 비정질 박막용 스퍼터링 타겟 및 그 제조방법
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
JP2009123957A (ja) 2007-11-15 2009-06-04 Sumitomo Chemical Co Ltd 酸化物半導体材料及びその製造方法、電子デバイス及び電界効果トランジスタ
WO2009084537A1 (ja) * 2007-12-27 2009-07-09 Nippon Mining & Metals Co., Ltd. ａ－ＩＧＺＯ酸化物薄膜の製造方法
JP5403390B2 (ja) 2008-05-16 2014-01-29 出光興産株式会社 インジウム、ガリウム及び亜鉛を含む酸化物
TWI532862B (zh) * 2008-05-22 2016-05-11 Idemitsu Kosan Co A sputtering target, a method for forming an amorphous oxide film using the same, and a method for manufacturing a thin film transistor
WO2009148154A1 (ja) * 2008-06-06 2009-12-10 出光興産株式会社 酸化物薄膜用スパッタリングターゲットおよびその製造法
TWI473896B (zh) * 2008-06-27 2015-02-21 Idemitsu Kosan Co From InGaO 3 (ZnO) crystal phase, and a method for producing the same
KR101468594B1 (ko) 2008-07-31 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
JP5525778B2 (ja) 2008-08-08 2014-06-18 株式会社半導体エネルギー研究所 半導体装置
JP5145513B2 (ja) * 2008-12-12 2013-02-20 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP5723262B2 (ja) * 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
CN103270602A (zh) 2010-12-28 2013-08-28 株式会社神户制钢所 薄膜晶体管的半导体层用氧化物及溅射靶材，以及薄膜晶体管
JP5977569B2 (ja) 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP2010030824A (ja) * 2008-07-28 2010-02-12 Idemitsu Kosan Co Ltd 金属相含有酸化インジウム焼結体及びその製造方法
WO2010023889A1 (ja) * 2008-08-27 2010-03-04 出光興産株式会社 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7707272B2 (ja) 2011-10-14 2025-07-14 株式会社半導体エネルギー研究所 半導体装置
JP2024036335A (ja) * 2011-10-14 2024-03-15 株式会社半導体エネルギー研究所 半導体装置
JP2013110392A (ja) * 2011-10-27 2013-06-06 Semiconductor Energy Lab Co Ltd 半導体装置
US9530895B2 (en) 2011-10-27 2016-12-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017076819A (ja) * 2011-10-27 2017-04-20 株式会社半導体エネルギー研究所 半導体装置
JP2019134173A (ja) * 2011-10-27 2019-08-08 株式会社半導体エネルギー研究所 半導体装置
US9816173B2 (en) 2011-10-28 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013110401A (ja) * 2011-10-28 2013-06-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014158004A (ja) * 2012-03-16 2014-08-28 Kobe Steel Ltd 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法
JP2021122051A (ja) * 2012-04-13 2021-08-26 株式会社半導体エネルギー研究所 半導体装置
JP2020053695A (ja) * 2012-04-13 2020-04-02 株式会社半導体エネルギー研究所 半導体装置
US10170599B2 (en) 2012-04-13 2019-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating films with different thicknesses and method for manufacturing the semiconductor device
JP7095154B2 (ja) 2012-04-13 2022-07-04 株式会社半導体エネルギー研究所 半導体装置
JP2018061045A (ja) * 2012-04-13 2018-04-12 株式会社半導体エネルギー研究所 半導体装置
US9647126B2 (en) 2012-05-30 2017-05-09 Kobe Steel, Ltd. Oxide for semiconductor layer in thin film transistor, thin film transistor, display device, and sputtering target
JP2014007383A (ja) * 2012-05-30 2014-01-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
WO2013180141A1 (ja) * 2012-05-30 2013-12-05 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
WO2016121152A1 (ja) * 2015-01-26 2016-08-04 住友電気工業株式会社 酸化物半導体膜および半導体デバイス
US10192994B2 (en) 2015-01-26 2019-01-29 Sumitomo Electric Industries, Ltd. Oxide semiconductor film including indium, tungsten and zinc and thin film transistor device
US11417282B2 (en) 2019-02-20 2022-08-16 Samsung Display Co., Ltd. Construction of driving transistor in a pixel of a display device
US11798498B2 (en) 2019-02-20 2023-10-24 Samsung Display Co., Ltd. Method of manufacturing a thin-film transistor having an active layer formed using atomic layer deposition
WO2024057672A1 (ja) * 2022-09-16 2024-03-21 株式会社アルバック 酸化物半導体薄膜形成用スパッタリングターゲット、酸化物半導体薄膜形成用スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法
JP7493688B1 (ja) * 2022-09-16 2024-05-31 株式会社アルバック 酸化物半導体薄膜形成用スパッタリングターゲット、酸化物半導体薄膜形成用スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法

Also Published As

Publication number Publication date
US10468535B2 (en) 2019-11-05
JP2012124446A (ja) 2012-06-28
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