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WO2011039903A1 - 液晶表示装置 - Google Patents

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WO2011039903A1
WO2011039903A1 PCT/JP2010/003081 JP2010003081W WO2011039903A1 WO 2011039903 A1 WO2011039903 A1 WO 2011039903A1 JP 2010003081 W JP2010003081 W JP 2010003081W WO 2011039903 A1 WO2011039903 A1 WO 2011039903A1
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WO
WIPO (PCT)
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pixel
liquid crystal
pixel electrode
electrode
scanning signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2010/003081
Other languages
English (en)
French (fr)
Inventor
伊奈恵一
守屋由瑞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US13/393,799 priority Critical patent/US8681080B2/en
Publication of WO2011039903A1 publication Critical patent/WO2011039903A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
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    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
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    • G02F1/1333—Constructional arrangements; Manufacturing methods
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    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0219—Reducing feedthrough effects in active matrix panels, i.e. voltage changes on the scan electrode influencing the pixel voltage due to capacitive coupling

Definitions

  • the present invention relates to an active matrix liquid crystal display device using a switching element such as a thin film transistor.
  • Such an active matrix type liquid crystal display device includes a liquid crystal display panel as a display unit composed of a plurality of pixels arranged in a matrix, and a main part thereof.
  • a plurality of data signal lines hereinafter referred to as “source bus lines”
  • a plurality of scanning signal lines hereinafter referred to as “gate bus lines”
  • gate bus lines are formed in a lattice shape so as to intersect each other.
  • auxiliary capacitance lines are formed so as to extend in parallel with the plurality of gate bus lines.
  • One pixel corresponds to each of the intersections of the plurality of source bus lines and gate bus lines.
  • the liquid crystal display panel is provided in common to the above-described plurality of pixels arranged in a matrix, and a common electrode (or a counter electrode) arranged to face a pixel electrode included in each pixel with a liquid crystal layer interposed therebetween. Electrode).
  • FIG. 11 is an equivalent circuit diagram showing an electrical configuration of two adjacent pixels in the liquid crystal display panel of the liquid crystal display device as described above.
  • Each pixel has a thin film transistor (hereinafter referred to as “TFT”) as a switching element having a source electrode connected to a source bus line 50 passing through a corresponding intersection and a gate electrode connected to a gate bus line 51 passing through the intersection. 52) and a pixel electrode 53 connected to the drain electrode of the TFT 52.
  • TFT thin film transistor
  • a liquid crystal capacitor C lc is formed by the pixel electrode 53 and the common electrode 54
  • an auxiliary capacitor C s is formed by the pixel electrode 53 and the auxiliary capacitor line provided along the gate bus line 51.
  • the liquid crystal capacitor C lc and the auxiliary capacitor C s constitute a pixel capacitor for holding a voltage indicating a pixel value to be formed by each pixel.
  • a parasitic capacitance C gd1 is formed between the pixel electrode 53 of the own pixel and the gate bus line 51.
  • a liquid crystal display device for solving such a problem. More specifically, a conductive layer that includes a wiring group arranged in a matrix, a plurality of active elements, and a liquid crystal layer and is held at a predetermined potential around a pixel electrode provided for each pixel is selected. A liquid crystal display device is provided. In addition, it is described that with such a configuration, the parasitic capacitance between the pixel electrode and the gate bus line is reduced, so that the fluctuation of the voltage applied to the liquid crystal layer is reduced, and as a result, the image quality can be improved. (For example, refer to Patent Document 1).
  • the present invention has been made in view of the above-described problems, and provides a liquid crystal display device capable of preventing a reduction in display quality due to flicker without causing a reduction in aperture ratio and an increase in cost. For the purpose.
  • a liquid crystal display device includes a plurality of data signal lines, a plurality of scanning signal lines intersecting with the plurality of data signal lines, and a plurality of auxiliary lines extending in parallel with the scanning signal lines.
  • a switching element that is turned on when the capacitor line and the scanning signal line are in a selected state and is turned off when the scanning signal line is in a non-selected state, and a pixel that is connected to the data signal line via the switching element
  • Each of the intersections of the plurality of data signal lines and the plurality of scanning signal lines each having an electrode, a common electrode arranged to face the pixel electrode, and a liquid crystal layer sandwiched between the pixel electrode and the common electrode And a plurality of pixels arranged in a matrix.
  • the pixel electrode of the first pixel of the plurality of pixels is provided in the second pixel adjacent to the first pixel.
  • the scanning signal line provided in the first pixel and the pixel electrode of the own pixel of the first pixel are arranged so as not to overlap each other.
  • the parasitic capacitance between the pixel electrode of the first pixel of the first pixel and the scanning new word line provided in the first pixel can be reduced, the first pixel of the first pixel The pull-in voltage of the pixel electrode can be reduced. As a result, it is possible to prevent deterioration in display quality due to flicker.
  • the distance between the scanning signal line provided in the first pixel and the pixel electrode provided in the second pixel is d 1
  • the scanning signal provided in the first pixel lines and the distance between the pixel electrode provided on the first pixel when the d 2 may be configured to hold.
  • the parasitic capacitance between the pixel electrode of the first pixel of the first pixel and the scanning new word line provided in the first pixel can be reliably reduced.
  • the pull-in voltage of the pixel electrode of the own pixel can be reliably reduced.
  • a storage capacitor line may be provided between the pixels.
  • Another liquid crystal display device of the present invention includes a plurality of data signal lines, a plurality of scanning signal lines intersecting with the plurality of data signal lines, a plurality of auxiliary capacitance lines extending in parallel with the scanning signal lines, and a scanning signal.
  • a switching element that is turned on when the line is in a selected state, and is turned off when the scanning signal line is in a non-selected state; a pixel electrode connected to the data signal line via the switching element;
  • a common electrode disposed so as to face each other and a liquid crystal layer sandwiched between the pixel electrode and the common electrode, and in a matrix form corresponding to each of intersections of the plurality of data signal lines and the plurality of scanning signal lines And a plurality of pixels arranged in the.
  • the scanning signal line is provided between the pixels, and the scanning signal line of the pixel electrode included in each of the two pixels adjacent to the scanning signal line in a plan view is displayed. The overlapping area is different.
  • the parasitic capacitance between the pixel electrode of the first pixel of the first pixel and the scanning new word line provided in the first pixel can be reduced, the first pixel of the first pixel The pull-in voltage of the pixel electrode can be reduced. As a result, it is possible to prevent deterioration in display quality due to flicker.
  • the scanning signal line by the first pixel of the plurality of pixels have is, S 1 and the area that overlaps with the pixel electrode of the first pixel has, scanning the first pixel has signal line, the area overlapping the second pixel electrode which pixels having adjacent to the first pixel in the case of the S 2, S 1 ⁇ may be configured to relationship S 2 is satisfied.
  • the parasitic capacitance between the pixel electrode of the first pixel of the first pixel and the scanning new word line provided in the first pixel can be reliably reduced.
  • the pull-in voltage of the pixel electrode of the own pixel can be reliably reduced.
  • the pull-in voltage of the pixel electrode can be reduced, it is possible to prevent display quality from being deteriorated due to flicker. Further, it is possible to prevent the display quality from being reduced due to flicker without causing a reduction in aperture ratio and an increase in cost.
  • FIG. 1 is a plan view showing an overall configuration of a liquid crystal display device according to a first embodiment of the present invention.
  • 1 is a cross-sectional view of a liquid crystal display device according to a first embodiment of the present invention.
  • 1 is a plan view showing adjacent pixels in a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view taken along line AA in FIG. 3.
  • FIG. 3 is an equivalent circuit diagram illustrating an electrical configuration of adjacent pixels in the liquid crystal display device according to the first embodiment of the present invention. It is sectional drawing which shows the whole structure of the display part of the liquid crystal display device which concerns on the 1st Embodiment of this invention.
  • FIG. 1 is a plan view showing an overall configuration of a liquid crystal display device according to a first embodiment of the present invention.
  • 1 is a cross-sectional view of a liquid crystal display device according to a first embodiment of the present invention.
  • 1 is a plan view showing adjacent pixels in a
  • FIG. 4 is a diagram for explaining a distance relationship between a pixel electrode and a gate bus line in the liquid crystal display device according to the first embodiment of the present invention. It is a top view which shows the adjacent pixel in the liquid crystal display device which concerns on the 2nd Embodiment of this invention. 6 is a plan view for explaining an overlapping area of a gate bus line and a pixel electrode in a liquid crystal display device according to a second embodiment of the present invention.
  • FIG. It is an equivalent circuit diagram which shows the electrical constitution of the adjacent pixel in the liquid crystal display device which concerns on the 2nd Embodiment of this invention. It is an equivalent circuit diagram which shows the electrical structure of the pixel in the conventional liquid crystal display device.
  • FIG. 1 is a plan view showing the overall configuration of the liquid crystal display device according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the liquid crystal display device according to the first embodiment of the present invention.
  • 3 is a plan view showing adjacent pixels in the liquid crystal display device according to the first embodiment of the present invention
  • FIG. 4 is a cross-sectional view taken along line AA of FIG.
  • FIG. 5 is an equivalent circuit diagram showing an electrical configuration of adjacent pixels in the liquid crystal display device according to the first embodiment of the present invention
  • FIG. 6 is a liquid crystal according to the first embodiment of the present invention. It is sectional drawing which shows the whole structure of the display part of a display apparatus.
  • FIG. 7 is a diagram for explaining the distance relationship between the pixel electrode and the gate bus line in the liquid crystal display device according to the first embodiment of the present invention.
  • the liquid crystal display device 1 includes a TFT substrate 2 that is a first substrate, a CF substrate 3 that is a second substrate disposed opposite to the TFT substrate 2, a TFT substrate 2,
  • the liquid crystal layer 4 which is a display medium layer sandwiched between the CF substrates 3 and the TFT substrate 2 and the CF substrate 3 are sandwiched, and the TFT substrate 2 and the CF substrate 3 are bonded to each other and the liquid crystal
  • a sealing material 40 provided in a frame shape is provided.
  • the sealing material 40 is formed so as to go around the liquid crystal layer 4, and the TFT substrate 2 and the CF substrate 3 are bonded to each other via the sealing material 40.
  • the liquid crystal display device 1 includes a plurality of photo spacers (not shown) for regulating the thickness of the liquid crystal layer 4 (that is, the cell gap).
  • the liquid crystal display device 1 is formed in a rectangular shape, and in the side direction of the liquid crystal display device 1, the TFT substrate 2 protrudes from the CF substrate 3.
  • a plurality of display wirings such as a gate bus line and a source bus line, which will be described later, are drawn out to form a terminal region T.
  • a display area D for displaying an image is defined in an area where the TFT substrate 2 and the CF substrate 3 overlap.
  • the display area D is configured by arranging a plurality of pixels, which are the minimum unit of an image, in a matrix.
  • the sealing material 40 is provided in a rectangular frame shape surrounding the entire periphery of the display area D.
  • the source bus line 14 and the gate bus line 11 are provided so as to intersect each other in each of the plurality of pixels 30 to 32 included in the liquid crystal display device 1.
  • the gate is connected to the gate bus line 11 near the intersection of the two signal lines, the source is connected to the source bus line 14 near the intersection, and the drain is connected to the pixel electrode 19.
  • a thin film transistor (TFT) 5 is provided. The TFT 5 is turned on when the gate bus line 11 is in a selected state, and is turned off when the gate bus line 11 is in a non-selected state.
  • the pixel electrode 19 provided in each of the plurality of pixels 30 to 32 is connected to the source bus line 14 via the TFT 5, and a common electrode (counter electrode) 24 is provided so as to face the pixel electrode 19. Has been placed.
  • the liquid crystal layer 4 is sandwiched between the pixel electrode 19 and the common electrode 24 as a display medium layer to form a liquid crystal capacitance C lc .
  • a plurality of auxiliary capacitance lines 29 are formed so as to extend in parallel with the plurality of gate bus lines 11, and an auxiliary capacitance Cs is provided in parallel with the liquid crystal capacitance Clc .
  • the auxiliary capacitance line 29 is provided between adjacent pixels.
  • auxiliary capacitance electrode of the auxiliary capacitance Cs is connected to the pixel electrode 19
  • the other auxiliary capacitance electrode is connected to the common electrode 24, and the common voltage potential V com is applied to the common electrode 24.
  • a parasitic capacitance C gd1 is formed between the pixel electrode 19 and the gate bus line 11.
  • FIG. 3 Although only three adjacent pixel portions are shown in FIG. 3, a plurality of source bus lines 14 and a plurality of gate bus lines 11 are provided, and a plurality of source bus lines 14 and a plurality of gates are provided. A plurality of pixels 30 are arranged in a matrix corresponding to each intersection with the bus line 11. That is, each of the pixels 30 to 32 is provided for each region surrounded by the gate bus line 11 and the source bus line 14.
  • the TFT substrate 2 includes an insulating substrate 6 such as a glass substrate, a base coat layer 7 provided in the shape of the insulating substrate 6, and a semiconductor layer 13 provided in the shape of the base coat layer 7. And a gate insulating film 12 provided so as to cover the semiconductor layer 13.
  • the TFT substrate 2 includes the gate bus line 11 and the auxiliary capacitance line 29 provided on the gate insulating film 12, and a first interlayer provided to cover the gate bus line 11 and the auxiliary capacitance line 29.
  • An insulating film 15 and the above-described source bus line 14 provided on the first interlayer insulating film 15 are provided.
  • the TFT substrate 2 includes the TFT 5 provided at each intersection of the gate bus line 11 and the source bus line 14, and a second interlayer insulating film provided so as to cover the source bus line 14 and the TFT 5. 16 and a plurality of pixel electrodes 19 provided in a matrix on the second interlayer insulating film 16 and connected to each of the TFTs 5.
  • the TFT 5 includes a gate electrode 17 in which the gate bus line 11 protrudes laterally, and a source electrode 18 and a drain electrode 20 provided so as to face each other on the semiconductor layer 13.
  • the source electrode 18 is a portion where the source bus line 14 protrudes to the side, and in the contact portion 41, the semiconductor layer is interposed via the contact hole 42 formed in the gate insulating film 12 and the first interlayer insulating film 15. 13 is connected.
  • the drain electrode 20 is connected to the semiconductor layer 13 through a contact hole 44 formed in the gate insulating film 12 and the first interlayer insulating film 15 in the contact portion 43, and also in contact with the semiconductor electrode 13.
  • the part 45 is connected to the pixel electrode 19 through a contact hole 46 formed in the second interlayer insulating film 16.
  • the reflective region R is defined by the reflective electrode 35, and the transparent region 34 exposed from the reflective electrode 35 is transmissive region T. Is stipulated. Further, as shown in FIG. 6, the surface of the second interlayer insulating film 16 under the pixel electrode 19 is formed in an uneven shape, and is provided on the surface of the second interlayer insulating film 16 via the transparent electrode 34. The surface of the reflective electrode 35 is also formed in an uneven shape.
  • reflection region R described above is not necessarily defined, and only the transmission region T may be defined.
  • the CF substrate 3 includes an insulating substrate 21 such as a glass substrate, a color filter layer 22 provided on the insulating substrate 21, and a reflection region R and a transmission region in the reflection region R of the color filter layer 22. And a transparent layer 23 for compensating for the optical path difference in the region T.
  • the CF substrate 3 includes a common electrode 24 provided so as to cover the transmission region T and the transparent layer 23 (that is, the reflection region R) of the color filter layer 22, and a photo spacer 25 provided in a column shape on the common electrode 24.
  • an alignment film 26 provided so as to cover the common electrode 24 and the photospacer 25.
  • the color filter layer 22 includes a colored layer 28 of a red layer R, a green layer G, and a blue layer B provided for each pixel, and a black matrix 27 that is a light shielding film.
  • the transflective liquid crystal display device 1 having the above configuration reflects light incident from the CF substrate 3 side in the reflection region R by the reflective electrode 35 and backlight (not shown) incident from the TFT substrate 2 side in the transmission region T. ) Is transmitted.
  • a display signal (data signal) corresponding to the display state of the pixels 30 to 32 is supplied to the source bus line 14 from a data signal line driving means (source driver) (not shown).
  • a scanning signal (gate signal) for turning on / off the TFT 5 is supplied to the gate bus line 11 from scanning signal line driving means (gate driver) (not shown).
  • liquid crystal display device 1 in the pixels 30 to 32 configured for each pixel electrode 19, when a gate signal is sent from the gate bus line 11 and the TFT 5 is turned on, a data signal is sent from the source bus line 14. Then, a predetermined charge is written into the pixel electrode 19 through the source electrode 18 and the drain electrode 20. A potential difference is generated between the pixel electrode 19 and the common electrode 24, and a predetermined voltage is applied to the liquid crystal layer 4.
  • an image is displayed by adjusting the transmittance of light incident from the backlight by utilizing the change in the alignment state of the liquid crystal molecules according to the magnitude of the applied voltage. It becomes the composition which is done.
  • the pixel electrode 19 a of its own pixel is provided in the pixel 30 that is another adjacent pixel.
  • the gate bus line 11b provided in the pixel 31 and the pixel electrode 19a of the own pixel provided in the pixel 30 are arranged so as not to overlap with each other.
  • the pixel electrode 19 b of the own pixel is provided in the pixel 31 that is another adjacent pixel, and in plan view, the gate bus line 11 c provided in the pixel 32 and the pixel 31 are provided.
  • the pixel electrode 19b of the provided own pixel is disposed so as not to overlap.
  • a parasitic capacitance C gd2 is formed between the pixel electrode 19b provided in the pixel 31 (that is, the pixel electrode of its own pixel in the pixel 32) and the gate bus line 11b.
  • the parasitic capacitance C gd2 increases, but the parasitic capacitance C gd1 between the pixel electrode 19a provided in the pixel 30 and the gate bus line 11b decreases.
  • the parasitic capacitance C gd2 between the pixel electrode 19b provided in the pixel 31 and the gate bus line 11b increases, but as described above, the gate bus line 11b provided in the pixel 31 and the pixel 31 in plan view. Since the pixel capacitor 19 is disposed so as not to overlap the pixel electrode 19a, the parasitic capacitance C gd2 does not affect the pixel 31, and the parasitic capacitance C gd1 may be reduced. It becomes possible.
  • parasitic capacitance C gd1 is decreased, as shown in FIG. 7, in the pixel 31, the pixel electrode 19a of the own pixel provided in adjacent pixels 30 and the gate bus line d 1 the distance between 11b, when the distance between the pixel electrode 19b and the gate bus lines 11b provided in the pixel 31 and the d 2, because the relation of d 1> d 2 is satisfied.
  • the capacitance can be expressed by ⁇ S / d ( ⁇ : capacitance, S: overlapping area between the gate bus line and the pixel electrode, d: distance between the gate bus line and the pixel electrode), and thus the pixel 31.
  • the parasitic capacitance C gd1 (that is, ⁇ S / d 1 ) between the pixel electrode 19a and the gate bus line 11b of the pixel electrode 19a and the gate bus line 11b is equal to the parasitic capacitance C gd2 ( That is, it becomes smaller than ⁇ S / d 2 ).
  • the parasitic capacitance C gd2 increases, but the parasitic capacitance C gd1 decreases. Therefore, the pull-in voltage ⁇ V d of the pixel electrode 19a of the pixel 31 of the pixel 31 can be reduced from the above equation (2). it can. As a result, it is possible to prevent deterioration in display quality due to flicker.
  • the parasitic capacitance C gd1 can be reliably reduced, so that the pull-in voltage ⁇ V d of the pixel electrode 19a of the pixel 31 of the pixel 31 can be reliably reduced. it can.
  • the pixel electrode 19b of the own pixel provided on the pixel may be arranged apart from each other so as not to overlap.
  • FIG. 8 is a plan view showing adjacent pixels in the liquid crystal display device according to the second embodiment of the present invention
  • FIG. 9 shows gate bus lines in the liquid crystal display device according to the second embodiment of the present invention. It is a top view for demonstrating the overlapping area with a pixel electrode.
  • FIG. 10 is an equivalent circuit diagram showing an electrical configuration of adjacent pixels in the liquid crystal display device according to the second embodiment of the present invention.
  • the gate bus line 11 is provided between adjacent pixels, as shown in FIG.
  • the pixel electrodes of each of the two pixels adjacent to the gate bus line 11 are seen in plan view. This is characterized in that the overlapping areas of the gate bus lines 11 with respect to the pixel electrodes 19b and 19c) are different.
  • the area where the gate bus line 11 b of the pixel 31 overlaps the pixel electrode 19 b of the pixel 31 is S 1 , and the gate bus line of the pixel 31 is adjacent to the pixel 31. If the area that overlaps with the pixel electrode 19c of the pixel 32 to be set to S 2, has a configuration in which the relationship of S 1 ⁇ S 2 is satisfied.
  • the capacitance can generally be expressed by ⁇ S / d
  • the parasitic capacitance C gd1 that is, ⁇ S 1 / d
  • the parasitic capacitance C gd2 ie, ⁇ S 2 / d
  • a parasitic capacitance C gd2 is formed between the pixel electrode 19c and the gate bus line 11b, and the parasitic capacitance C gd2 increases.
  • the parasitic capacitance C gd1 between the pixel electrode 19b provided in the pixel 31 and the gate bus line 11b decreases.
  • the parasitic capacitance C gd2 increases, but the parasitic capacitance C gd1 decreases. Therefore, the pull-in voltage ⁇ V d of the pixel electrode 19b can be reduced from the above equation (2). As a result, it is possible to prevent deterioration in display quality due to flicker.
  • the parasitic capacitance C gd1 can be surely reduced, so that the pull-in voltage ⁇ V d of the pixel electrode 19b of the pixel 31 of the pixel 31 can be reliably reduced. it can.
  • the pull-in voltages ⁇ V d of the pixel electrodes 19a and 19c of the pixels 30 and 32 are the same.
  • the display quality can be reduced, and the deterioration of display quality due to flicker can be prevented. That is, for example, in the pixel 30, the area where the gate bus line 11 a of the pixel 30 overlaps with the pixel electrode 19 a of the pixel 30, and the gate bus line of the pixel 30 overlaps with the pixel electrode 19 b of the pixel 31 adjacent to the pixel 30. What is necessary is just to comprise so that it may become smaller than an area.
  • an active matrix type liquid crystal display device using a switching element such as a thin film transistor.

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Abstract

　液晶表示装置(１)は、複数のソースバスライン(１４)と、複数のソースバスライン(１４)と交差する複数のゲートバスライン(１１)と、ゲートバスライン(１１)と平行に延在する複数の補助容量線(２９)とを備えている。また、液晶表示装置(１)は、ＴＦＴ(５)、画素電極(１９)と、共通電極(２４)、液晶層(４)とを有し、ゲートバスライン(１１)とソースバスライン(１４)との交差点の各々に対応してマトリクス状に配置された複数の画素(３０)～(３２)とを備えている。そして、画素(３１)の自画素の画素電極(１９ａ)が、画素(３１)に隣接する画素(３０)に設けられており、平面視において、画素(３１)に設けられたゲートバスライン(１１ｂ)と画素(３１)の自画素の画素電極(１９ａ)とが重ならないように離間して配置されている。

Description

液晶表示装置
　本発明は、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス型の液晶表示装置に関する。
　近年、携帯電話、携帯ゲーム機等のモバイル型端末機器やノート型パソコン等の各種電子機器の表示パネルとして、薄くて軽量であるとともに、低電圧で駆動でき、かつ消費電力が少ないという長所を有するアクティブマトリクス型の液晶表示装置が広く使用されている。
　このようなアクティブマトリクス型の液晶表示装置は、マトリクス状に配置された複数の画素からなる表示部としての液晶表示パネルと、その駆動回路とから主要部が構成されている。液晶表示パネルには、複数のデータ信号線（以下、「ソースバスライン」という。）と複数の走査信号線（以下、「ゲートバスライン」という。）が互いに交差するように格子状に形成されており、さらに、複数のゲートバスラインと平行に延在するように複数の補助容量線が形成されている。これら複数のソースバスラインとゲートバスラインとの交差点のそれぞれには１つの画素が対応している。また、液晶表示パネルは、マトリクス状に配置された上述の複数の画素に共通に設けられ、各画素に含まれる画素電極と液晶層を挟んで対向するように配置された共通電極（または、対向電極）を備えている。
　図１１は、上記のような液晶表示装置の液晶表示パネルにおける隣接する２つの画素の電気的構成を示す等価回路図である。各画素は、それに対応する交差点を通過するソースバスライン５０にソース電極が接続されるとともに、当該交差点を通過するゲートバスライン５１にゲート電極が接続されたスイッチング素子としての薄膜トランジスタ（以下「ＴＦＴ」と略記する。）５２と、ＴＦＴ５２のドレイン電極に接続された画素電極５３とを含んでいる。そして、画素電極５３と共通電極５４とによって液晶容量Ｃｌｃが形成され、画素電極５３とゲートバスライン５１に沿って設けられた補助容量線とによって補助容量Ｃｓが形成されている。
　そして、これらの液晶容量Ｃｌｃと補助容量Ｃｓにより、各画素によって形成すべき画素の値を示す電圧を保持するための画素容量が構成される。また、各画素において、自画素の画素電極５３とゲートバスライン５１との間には寄生容量Ｃｇｄ１が形成されている。
　ここで、各画素におけるゲートバスライン５１と画素電極５３との間に寄生容量Ｃｇｄ１が存在することから、データ信号がソースバスライン５０に印加されている場合、走査信号の電圧がゲートバスライン５１のオン電圧Ｖｇｈからゲートバスライン５１のオフ電圧Ｖｇｌへと立ち下がる時に、画素電極５３の電位（画素電位）Ｖｄには寄生容量Ｃｇｄ１に起因するレベルシフトΔＶｄが生じる。このレベルシフトΔＶｄは、「フィールドスルー電圧」または「引き込み電圧」等と呼ばれる。この引き込み電圧ΔＶｄは、
　ΔＶｄ＝（Ｖｇｈ－Ｖｇｌ）・Ｃｇｄ１／（Ｃｌｃ＋Ｃｓ＋Ｃｇｄ１）…（１）
で表される。
　そして、このような引き込み電圧ΔＶｄは、表示画像にフリッカーや表示劣化等を生じさせる。一般に、ＴＦＴによって駆動される液晶表示パネルは、液晶層に非対称な電圧を印加するとフリッカー（ちらつき）が発生して、表示品位が大きく低下するほか、長時間放置すると焼き付きが発生する。
　そこで、このような問題を解消するための液晶表示装置が提案されている。より具体的には、マトリクス状に配置された配線群と複数の能動素子と液晶層とを備え、各画素毎に設けられた画素電極の周囲に、所定の電位に保持される導電層が選択的に設けられた液晶表示装置が開示されている。そして、このような構成により、画素電極とゲートバスラインとの間の寄生容量が小さくなるため、液晶層に印可される電圧の振れが小さくなり、結果として、画質を向上することができると記載されている（例えば、特許文献１参照）。
特開平５－２７３５９３号公報
　しかし、上記特許文献１に記載の液晶表示装置においては、寄生容量を低減させるために、画素電極の周囲に導電層を設ける必要があるため、当該導電層領域により開口率が低下してしまい、結果として、液晶表示装置の性能が低下するという問題があった。
　また、導電層を別個に設ける必要があるため、製造工程が煩雑になるとともに、コストが増大するという問題があった。
　そこで、本発明は、上述の問題に鑑みてなされたものであり、開口率の低下とコストアップを生じることなく、フリッカーに起因する表示品位の低下を防止することができる液晶表示装置を提供することを目的とする。
　上記目的を達成するために、本発明の液晶表示装置は、複数のデータ信号線と、複数のデータ信号線と交差する複数の走査信号線と、走査信号線と平行に延在する複数の補助容量線と、走査信号線が選択状態であるときにオン状態となり、走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、データ信号線にスイッチング素子を介して接続された画素電極と、画素電極と対向するように配置された共通電極と、画素電極と共通電極とに挟持された液晶層とを有し、複数のデータ信号線と複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素とを備える。そして、本発明の液晶表示装置においては、複数の画素のうちの第１の画素の自画素の画素電極が、第１の画素に隣接する第２の画素に設けられており、平面視において、第１の画素に設けられた走査信号線と、第１の画素の自画素の画素電極とが重ならないように離間して配置されていることを特徴とする。
　同構成によれば、第１の画素画素の自画素の画素電極と第１の画素に設けられた走査新語線との間の寄生容量を減少させることができるため、第１の画素の自画素の画素電極の引き込み電圧を小さくすることができる。その結果、フリッカーに起因する表示品位の低下を防止することが可能になる。
　また、上記従来技術とは異なり、画素電極の周囲に導電層を設ける必要がなく、画素における配線の変更のみを行えば良いため、開口率の低下とコストアップを生じることなく、フリッカーに起因する表示品位の低下を防止することができる。
　また、本発明の液晶表示装置においては、第１の画素に設けられた走査信号線と第２の画素に設けられた画素電極との距離をｄ１、第１の画素に設けられた走査信号線と第１の画素に設けられた画素電極との距離をｄ２とした場合に、ｄ１＞ｄ２の関係が成立する構成としてもよい。
　同構成によれば、第１の画素画素の自画素の画素電極と第１の画素に設けられた走査新語線との間の寄生容量を確実に減少させることができるため、第１の画素の自画素の画素電極の引き込み電圧を確実に小さくすることができる。
　また、本発明の液晶表示装置においては、補助容量線を画素の間に設ける構成としてもよい。
　本発明の他の液晶表示装置は、複数のデータ信号線と、複数のデータ信号線と交差する複数の走査信号線と、走査信号線と平行に延在する複数の補助容量線と、走査信号線が選択状態であるときにオン状態となり、走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、データ信号線にスイッチング素子を介して接続された画素電極と、画素電極と対向するように配置された共通電極と、画素電極と共通電極とに挟持された液晶層とを有し、複数のデータ信号線と複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素とを備える。そして、本発明の他の液晶表示装置においては、走査信号線が、画素の間に設けられるとともに、平面視において、走査信号線が隣接する２つの画素の各々が有する画素電極に対する走査信号線の重なり面積が異なることを特徴とする。
　同構成によれば、第１の画素画素の自画素の画素電極と第１の画素に設けられた走査新語線との間の寄生容量を減少させることができるため、第１の画素の自画素の画素電極の引き込み電圧を小さくすることができる。その結果、フリッカーに起因する表示品位の低下を防止することが可能になる。
　また、上記従来技術とは異なり、画素電極の周囲に導電層を設ける必要がなく、画素における配線の変更のみを行えば良いため、開口率の低下とコストアップを生じることなく、フリッカーに起因する表示品位の低下を防止することができる。
　本発明の他の液晶表示装置においては、複数の画素のうちの第１の画素が有する走査信号線が、第１の画素が有する画素電極と重なる面積をＳ１、第１の画素が有する走査信号線が、第１の画素に隣接する第２の画素が有する画素電極と重なる面積をＳ２とした場合に、Ｓ１＜Ｓ２の関係が成立する構成としてもよい。
　同構成によれば、第１の画素画素の自画素の画素電極と第１の画素に設けられた走査新語線との間の寄生容量を確実に減少させることができるため、第１の画素の自画素の画素電極の引き込み電圧を確実に小さくすることができる。
　本発明によれば、画素電極の引き込み電圧を小さくすることができるため、フリッカーに起因する表示品位の低下を防止することが可能になる。また、開口率の低下とコストアップを生じることなく、フリッカーに起因する表示品位の低下を防止することができる。
本発明の第１の実施形態に係る液晶表示装置の全体構成を示す平面図である。 本発明の第１の実施形態に係る液晶表示装置の断面図である。 本発明の第１の実施形態に係る液晶表示装置における隣接する画素を示す平面図である。 図３のＡ－Ａ断面図である。 本発明の第１の実施形態に係る液晶表示装置における隣接する画素の電気的構成を示す等価回路図である。 本発明の第１の実施形態に係る液晶表示装置の表示部の全体構成を示す断面図である。 本発明の第１の実施形態に係る液晶表示装置における画素電極とゲートバスラインとの距離関係を説明するための図である。 本発明の第２の実施形態に係る液晶表示装置における隣接する画素を示す平面図である。 本発明の第２の実施形態に係る液晶表示装置におけるゲートバスラインと画素電極との重なり面積を説明するための平面図である。 本発明の第２の実施形態に係る液晶表示装置における隣接する画素の電気的構成を示す等価回路図である。 従来の液晶表示装置における画素の電気的構成を示す等価回路図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る液晶表示装置の全体構成を示す平面図であり、図２は、本発明の第１の実施形態に係る液晶表示装置の断面図である。また、図３は、本発明の第１の実施形態に係る液晶表示装置における隣接する画素を示す平面図であり、図４は、図３のＡ－Ａ断面図である。また、図５は、本発明の第１の実施形態に係る液晶表示装置における隣接する画素の電気的構成を示す等価回路図であり、図６は、本発明の第１の実施形態に係る液晶表示装置の表示部の全体構成を示す断面図である。また、図７は、本発明の第１の実施形態に係る液晶表示装置における画素電極とゲートバスラインとの距離関係を説明するための図である。
　図１、図２に示す様に、液晶表示装置１は、第１基板であるＴＦＴ基板２と、ＴＦＴ基板２に対向して配置された第２基板であるＣＦ基板３と、ＴＦＴ基板２及びＣＦ基板３の間に挟持して設けられた表示媒体層である液晶層４と、ＴＦＴ基板２とＣＦ基板３との間に狭持され、ＴＦＴ基板２及びＣＦ基板３を互いに接着するとともに液晶層４を封入するために枠状に設けられたシール材４０とを備えている。
　このシール材４０は、液晶層４を周回するように形成されており、ＴＦＴ基板２とＣＦ基板３は、このシール材４０を介して相互に貼り合わされている。なお、液晶表示装置１は、液晶層４の厚み（即ち、セルギャップ）を規制するための複数のフォトスペーサ（不図示）を備えている。
　また、図１に示すように、液晶表示装置１は、矩形状に形成されており、液晶表示装置１の辺方向において、ＴＦＴ基板２がＣＦ基板３よりも突出し、その突出した領域には、後述するゲートバスラインやソースバスライン等の複数の表示用配線が引き出され、端子領域Ｔが構成されている。
　また、液晶表示装置１では、ＴＦＴ基板２及びＣＦ基板３が重なる領域に画像表示を行う表示領域Ｄが規定されている。ここで、表示領域Ｄは、画像の最小単位である画素がマトリクス状に複数配列されることにより構成されている。
　また、シール材４０は、図１に示すように、表示領域Ｄの周囲全体を囲む矩形枠状に設けられている。
　また、図３～図５に示すように、液晶表示装置１が備える複数の画素３０～３２の各々には、ソースバスライン１４とゲートバスライン１１とが互いに交差して設けられている。
　そして、両信号線の交差部近傍のゲートバスライン１１にゲートが接続されるとともに、その交差部近傍のソースバスライン１４にソースが接続され、更に、ドレインが画素電極１９に接続されたスイッチング素子としての薄膜トランジスタ（ＴＦＴ）５が設けられている。ＴＦＴ５は、ゲートバスライン１１が選択状態であるときにオン状態となり、ゲートバスライン１１が非選択状態であるときにオフ状態となる。
　また、複数の画素３０～３２の各々に設けられた画素電極１９は、ソースバスライン１４にＴＦＴ５を介して接続されており、この画素電極１９と対向するように共通電極（対向電極）２４が配置されている。また、画素電極１９と共通電極２４との間に表示媒体層として液晶層４が挟持されて液晶容量Ｃｌｃが構成されている。また、複数のゲートバスライン１１と平行に延在するように複数の補助容量線２９が形成されており、液晶容量Ｃｌｃと並列に補助容量Ｃｓが設けられている。なお、本実施形態においては、図３に示すように、隣接する画素間に、補助容量線２９が設けられている。そして、補助容量Ｃｓの一方の補助容量電極は画素電極１９と接続され、他方の補助容量電極は共通電極２４に接続され、共通電極２４には共通電圧電位Ｖｃｏｍが印加されている。また、各画素３０～３２において、画素電極１９とゲートバスライン１１との間には寄生容量Ｃｇｄ１が形成されている。
　なお、図３においては、隣接する３つの画素部分のみを示しているが、ソースバスライン１４およびゲートバスライン１１は、各々複数本が設けられており、複数のソースバスライン１４と複数のゲートバスライン１１との交差点の各々に対応して、複数の画素３０がマトリクス状に配置されている。即ち、ゲートバスライン１１とソースバスライン１４で囲まれた領域毎に各画素３０～３２が各々設けられている。
　ＴＦＴ基板２は、図３、図４に示すように、ガラス基板等の絶縁基板６と、当該絶縁基板６状の設けられたベースコート層７と、ベースコート層７状に設けられた半導体層１３と、半導体層１３を覆うように設けられたゲート絶縁膜１２とを備えている。また、ＴＦＴ基板２は、ゲート絶縁膜１２上に設けられた上述のゲートバスライン１１及び上述の補助容量線２９と、ゲートバスライン１１及び補助容量線２９を覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に設けられた上述のソースバスライン１４とを備えている。また、ＴＦＴ基板２は、ゲートバスライン１１及び上述のソースバスライン１４の交差部分毎にそれぞれ設けられた上述のＴＦＴ５と、ソースバスライン１４及びＴＦＴ５を覆うように設けられた第２層間絶縁膜１６と、第２層間絶縁膜１６上にマトリクス状に設けられ、ＴＦＴ５の各々に接続された複数の画素電極１９とを有している。
　また、ＴＦＴ５は、図３、図４に示すように、ゲートバスライン１１が側方に突出したゲート電極１７と、半導体層１３上で互いに対峙するように設けられたソース電極１８及びドレイン電極２０とを備えている。ここで、ソース電極１８は、ソースバスライン１４が側方に突出した部分であり、コンタクト部４１において、ゲート絶縁膜１２及び第１層間絶縁膜１５に形成されたコンタクトホール４２を介して半導体層１３に接続されている。また、ドレイン電極２０は、図４に示すように、コンタクト部４３において、ゲート絶縁膜１２及び第１層間絶縁膜１５に形成されたコンタクトホール４４を介して半導体層１３に接続されるとともに、コンタクト部４５において、第２層間絶縁膜１６に形成されたコンタクトホール４６を介して画素電極１９に接続されている。
　また、ＴＦＴ基板２及びそれを備えた液晶表示パネル１の表示部では、図６に示すように、反射電極３５により反射領域Ｒが規定され、反射電極３５から露出する透明電極３４により透過領域Ｔが規定されている。また、画素電極１９の下層の第２層間絶縁膜１６の表面は、図６に示すように、凹凸状に形成されており、第２層間絶縁膜１６の表面に透明電極３４を介して設けられた反射電極３５の表面も凹凸状に形成されている。
　なお、上述の反射領域Ｒは、必ずしも規定する必要はなく、透過領域Ｔのみを規定する構成としても良い。
　ＣＦ基板３は、図６に示すように、ガラス基板等の絶縁基板２１と、絶縁基板２１上に設けられたカラーフィルター層２２と、カラーフィルター層２２の反射領域Ｒにおいて、反射領域Ｒ及び透過領域Ｔにおける光路差を補償するための透明層２３とを備えている。また、ＣＦ基板３は、カラーフィルター層２２の透過領域Ｔ及び透明層２３（即ち、反射領域Ｒ）覆うように設けられた共通電極２４と、共通電極２４上に柱状に設けられたフォトスペーサ２５と、共通電極２４及びフォトスペーサ２５を覆うように設けられた配向膜２６とを有している。なお、カラーフィルター層２２には、各画素に対して設けられた赤色層Ｒ、緑色層Ｇ、および青色層Ｂの着色層２８と、遮光膜であるブラックマトリクス２７とが含まれる。
　上記構成の半透過型の液晶表示装置１は、反射領域ＲにおいてＣＦ基板３側から入射する光を反射電極３５で反射するとともに、透過領域ＴにおいてＴＦＴ基板２側から入射するバックライト（不図示）からの光を透過するように構成されている。
　また、液晶表示装置１においては、ソースバスライン１４に、図示しないデータ信号線駆動手段（ソースドライバ）から画素３０～３２の表示状態に応じた表示信号（データ信号）が供給される。また、液晶表示装置１においては、ゲートバスライン１１に、図示しない走査信号線駆動手段（ゲートドライバ）からＴＦＴ５をオン・オフさせる走査信号（ゲート信号）が供給されるようになっている。
　そして、液晶表示装置１では、各画素電極１９毎に構成された画素３０～３２において、ゲートバスライン１１からゲート信号が送られてＴＦＴ５をオン状態にした場合に、ソースバスライン１４からデータ信号が送られてソース電極１８及びドレイン電極２０を介して、画素電極１９に所定の電荷が書き込まれる。そして、画素電極１９と共通電極２４との間で電位差が生じ、液晶層４に所定の電圧が印加されるように構成されている。そして、液晶表示装置１では、印加された電圧の大きさに応じて、液晶分子の配向状態が変わることを利用して、バックライトから入射する光の透過率を調整することにより、画像が表示される構成となっている。
　ここで、本実施形態においては、図３～図５に示すように、画素３１において、自画素の画素電極１９ａが、隣接する他画素である画素３０に設けられており、平面視において、画素３１に設けられたゲートバスライン１１ｂと、画素３０に設けられた自画素の画素電極１９ａとが重ならないように離間して配置されている点に特徴がある。
　また、同様に、画素３２において、自画素の画素電極１９ｂが、隣接する他画素である画素３１に設けられており、平面視において、画素３２に設けられたゲートバスライン１１ｃと、画素３１に設けられた自画素の画素電極１９ｂとが重ならないように離間して配置されている。
　この場合、図５に示すように、画素３１に設けられた画素電極１９ｂ（即ち、画素３２における自画素の画素電極）とゲートバスライン１１ｂとの間には寄生容量Ｃｇｄ２が形成され、当該寄生容量Ｃｇｄ２が増加するが、画素３０に設けられた画素電極１９ａとゲートバスライン１１ｂとの間の寄生容量Ｃｇｄ１は減少することになる。　
　即ち、画素３１において、データ信号がソースバスライン１４に印加されている場合、走査信号の電圧がゲートバスライン１１ｂのオン電圧Ｖｇｈからゲートバスライン１１ｂのオフ電圧Ｖｇｌへと立ち下がる際に、画素３１に設けられた画素電極１９ｂとゲートバスライン１１ｂとの間の寄生容量Ｃｇｄ２が増加するが、上述のごとく、平面視において、画素３１に設けられたゲートバスライン１１ｂと、画素３１の自画素の画素電極１９ａとが重ならないように離間して配置されているため、当該寄生容量Ｃｇｄ２は、画素３１において影響を及ぼすものではなく、また、寄生容量Ｃｇｄ１を減少させることが可能になる。
　なお、寄生容量Ｃｇｄ２の増加に伴い、寄生容量Ｃｇｄ１が減少するのは、図７に示すように、画素３１において、隣接する画素３０に設けられた自画素の画素電極１９ａとゲートバスライン１１ｂとの距離をｄ１、画素３１に設けられた画素電極１９ｂとゲートバスライン１１ｂとの距離をｄ２とした場合に、ｄ１＞ｄ２の関係が成立するためである。
　そして、静電容量は、一般に、εＳ／ｄ（ε：静電容量、Ｓ：ゲートバスラインと画素電極との重なり面積、ｄ：ゲートバスラインと画素電極との距離）で表せるため、画素３１の画素電極１９ａとゲートバスライン１１ｂとの間の寄生容量Ｃｇｄ１（即ち、εＳ／ｄ１）が、画素３１に設けられた画素電極１９ｂとゲートバスライン１１ｂとの間の寄生容量Ｃｇｄ２（即ち、εＳ／ｄ２）よりも小さくなることになる。
　また、この場合の、画素電極１９ａの引き込み電圧ΔＶｄは、
　ΔＶｄ＝（Ｖｇｈ－Ｖｇｌ）・Ｃｇｄ１／（Ｃｌｃ＋Ｃｓ＋Ｃｇｄ１＋Ｃｇｄ２）…（２）
で表されることになる。
　従って、上述のごとく、寄生容量Ｃｇｄ２は増加するが、寄生容量Ｃｇｄ１は減少するため、上記（２）式より、画素３１の自画素の画素電極１９ａの引き込み電圧ΔＶｄを小さくすることができる。その結果、フリッカーに起因する表示品位の低下を防止することが可能になる。
　即ち、上述のｄ１＞ｄ２に設定することにより、寄生容量Ｃｇｄ１を確実に減少させることができるため、画素３１の自画素の画素電極１９ａの引き込み電圧ΔＶｄを確実に小さくすることができる。
　また、上記従来技術とは異なり、画素電極の周囲に導電層を設ける必要がなく、画素における配線の変更のみを行えば良いため、開口率の低下とコストアップを生じることなく、フリッカーに起因する表示品位の低下を防止することができる。
　なお、図３、図４に示すように、画素３２においても、上述の画素３１の場合と同様の構成を採用することにより、画素３２の自画素の画素電極１９ｂの引き込み電圧ΔＶｄを小さくすることができ、フリッカーに起因する表示品位の低下を防止することが可能になる。即ち、図３、図４に示すように、画素３２において、自画素の画素電極１９ｂが、隣接する他画素である画素３１に設けられており、平面視において、ゲートバスライン１１ｃと、画素３１に設けられた自画素の画素電極１９ｂとが重ならないように離間して配置すれば良い。
　（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。なお、液晶表示装置の全体構成、ＴＦＴ基板の全体構成は、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。また、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。
　図８は、本発明の第２の実施形態に係る液晶表示装置における隣接する画素を示す平面図であり、図９は、本発明の第２の実施形態に係る液晶表示装置におけるゲートバスラインと画素電極との重なり面積を説明するための平面図である。また、図１０は、本発明の第２の実施形態に係る液晶表示装置における隣接する画素の電気的構成を示す等価回路図である。
　本実施形態においては、上述の第１の実施形態と異なり、図８に示すように、隣接する画素間に、ゲートバスライン１１が設けられる構成となっている。そして、本実施形態においては、図８、図９に示すように、平面視において、ゲートバスライン１１に隣接する２つの画素の各々が有する画素電極（即ち、ゲートバスライン１１を挟持する２つの画素電極１９ｂ，１９ｃ）に対するゲートバスライン１１の重なり面積が異なる点に特徴がある。
　より具体的には、図８、図９に示すように、画素３１のゲートバスライン１１ｂが画素３１の画素電極１９ｂと重なる面積をＳ１、画素３１のゲートバスラインが１１が画素３１と隣接する画素３２の画素電極１９ｃと重なる面積をＳ２とした場合、Ｓ１＜Ｓ２の関係が成立する構成としている。
　そして、上述のごとく、静電容量は、一般に、εＳ／ｄで表せるため、画素３１の画素電極１９ｂとゲートバスライン１１ｂとの間の寄生容量Ｃｇｄ１（即ち、εＳ１／ｄ）が、画素３２の画素電極１９ｃとゲートバスライン１１ｂとの間の寄生容量Ｃｇｄ２（即ち、εＳ２／ｄ）よりも小さくなることになる。
　即ち、上述の第１の実施形態の場合と同様に、図１０に示すように、画素電極１９ｃとゲートバスライン１１ｂとの間には寄生容量Ｃｇｄ２が形成され、当該寄生容量Ｃｇｄ２が増加するが、画素３１に設けられた画素電極１９ｂとゲートバスライン１１ｂとの間の寄生容量Ｃｇｄ１は減少することになる。
　即ち、画素３１において、データ信号がソースバスライン１４に印加されている場合、走査信号の電圧がゲートバスライン１１ｂのオン電圧Ｖｇｈからゲートバスライン１１ｂのオフ電圧Ｖｇｌへと立ち下がる際に、他画素である画素３２の画素電極１９ｃとゲートバスライン１１ｂとの間の寄生容量Ｃｇｄ２が増加するが、当該寄生容量Ｃｇｄ２は、画素３１において影響を及ぼすものではなく、また、寄生容量Ｃｇｄ１を減少させることが可能になる。
　従って、上述のごとく、寄生容量Ｃｇｄ２は増加するが、寄生容量Ｃｇｄ１は減少するため、上記（２）式より、画素電極１９ｂの引き込み電圧ΔＶｄを小さくすることができる。その結果、フリッカーに起因する表示品位の低下を防止することが可能になる。
　即ち、上述のＳ１＜Ｓ２に設定することにより、寄生容量Ｃｇｄ１を確実に減少させることができるため、画素３１の自画素の画素電極１９ｂの引き込み電圧ΔＶｄを確実に小さくすることができる。
　また、上記従来技術とは異なり、画素電極の周囲に導電層を設ける必要がなく、画素における配線の変更のみを行えば良いため、開口率の低下とコストアップを生じることなく、フリッカーに起因する表示品位の低下を防止することができる。
　なお、図８に示す様に、画素３０，３２においても、上述の画素３１の場合と同様の構成を採用することにより、画素３０，３２の自画素の画素電極１９ａ，１９ｃの引き込み電圧ΔＶｄを小さくすることができ、フリッカーに起因する表示品位の低下を防止することが可能になる。即ち、例えば、画素３０においては、画素３０のゲートバスライン１１ａが画素３０の画素電極１９ａと重なる面積を、画素３０のゲートバスラインが１１ａが画素３０と隣接する画素３１の画素電極１９ｂと重なる面積よりも小さくなるように構成すればよい。
　本発明の活用例としては、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス型の液晶表示装置が挙げられる。
　１　　液晶表示装置
　２　　ＴＦＴ基板
　３　　ＣＦ基板
　４　　液晶層
　５　　ＴＦＴ（スイッチング素子）
　１１　　ゲートバスライン（走査信号線）
　１４　　ソースバスライン（データ信号線）
　１９　　画素電極
　２４　　共通電極
　２９　　補助容量線
　３０～３２　　画素
　ｄ１　　画素電極とゲートバスラインとの距離
　ｄ２　　画素電極とゲートバスラインとの距離
　Ｓ１　　ゲートバスラインと画素電極との重なり面積
　Ｓ２　　ゲートバスラインと画素電極との重なり面積

Claims (5)

  1. 　複数のデータ信号線と、
    　前記複数のデータ信号線と交差する複数の走査信号線と、
    　前記走査信号線と平行に延在する複数の補助容量線と、
    　前記走査信号線が選択状態であるときにオン状態となり、前記走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、前記データ信号線に前記スイッチング素子を介して接続された画素電極と、前記画素電極と対向するように配置された共通電極と、前記画素電極と前記共通電極とに挟持された液晶層とを有し、前記複数のデータ信号線と前記複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素と
    　を備える液晶表示装置であって、
    　前記複数の画素のうちの第１の画素の自画素の前記画素電極が、前記第１の画素に隣接する第２の画素に設けられており、平面視において、前記第１の画素に設けられた前記走査信号線と、前記第１の画素の自画素の前記画素電極とが重ならないように離間して配置されていることを特徴とする液晶表示装置。
  2. 　前記第１の画素に設けられた前記走査信号線と前記第２の画素に設けられた前記画素電極との距離をｄ１、前記第１の画素に設けられた前記走査信号線と前記第１の画素に設けられた前記画素電極との距離をｄ２とした場合に、ｄ１＞ｄ２の関係が成立することを特徴とする請求項１に記載の液晶表示装置。
  3. 　前記補助容量線が、前記画素の間に設けられていることを特徴とする請求項１または請求項２に記載の液晶表示装置。
  4. 　複数のデータ信号線と、
    　前記複数のデータ信号線と交差する複数の走査信号線と、
    　前記走査信号線と平行に延在する複数の補助容量線と、
    　前記走査信号線が選択状態であるときにオン状態となり、前記走査信号線が非選択状態であるときにオフ状態となるスイッチング素子と、前記データ信号線に前記スイッチング素子を介して接続された画素電極と、前記画素電極と対向するように配置された共通電極と、前記画素電極と前記共通電極とに挟持された液晶層とを有し、前記複数のデータ信号線と前記複数の走査信号線との交差点の各々に対応してマトリクス状に配置された複数の画素と
    　を備える液晶表示装置であって、
    　前記走査信号線が、前記画素の間に設けられるとともに、平面視において、前記走査信号線が隣接する２つの前記画素の各々が有する前記画素電極に対する前記走査信号線の重なり面積が異なることを特徴とする液晶表示装置。
  5. 　前記複数の画素のうちの第１の画素が有する前記走査信号線が、前記第１の画素が有する前記画素電極と重なる面積をＳ１、第１の画素が有する前記走査信号線が、前記第１の画素に隣接する第２の画素が有する前記画素電極と重なる面積をＳ２とした場合に、Ｓ１＜Ｓ２の関係が成立することを特徴とする請求項４に記載の液晶表示装置。
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