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WO2011007678A1 - エピタキシャルシリコンウェーハとその製造方法 - Google Patents

エピタキシャルシリコンウェーハとその製造方法 Download PDF

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WO2011007678A1
WO2011007678A1 PCT/JP2010/061229 JP2010061229W WO2011007678A1 WO 2011007678 A1 WO2011007678 A1 WO 2011007678A1 JP 2010061229 W JP2010061229 W JP 2010061229W WO 2011007678 A1 WO2011007678 A1 WO 2011007678A1
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crystal substrate
silicon crystal
epitaxial
wafer
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雅博 吉川
聡 井上
芳也 吉田
一洋 入口
俊之 諌見
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Sumco Corp
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    • H01L21/02658—Pretreatments

Definitions

  • the present invention relates to an epitaxial silicon wafer used for a semiconductor circuit and a method for manufacturing the same, and a polysilicon layer is formed on the back side of a silicon crystal substrate doped with phosphorus and doped with germanium as an n-type dopant for adjusting electrical resistivity.
  • the present invention relates to an epitaxial silicon wafer formed and having a silicon epitaxial layer formed on the surface of a silicon crystal substrate, and a method for manufacturing the same.
  • an epitaxial silicon wafer for a power MOS transistor is required to have a very low electrical resistivity of the silicon crystal substrate.
  • arsenic is used as an n-type dopant for adjusting the resistivity in the molten silicon in the pulling process of the silicon crystal ingot that is the material of the wafer (that is, when growing the silicon crystal).
  • a technique for doping (As) or antimony (Sb) is known.
  • these dopants are very easy to evaporate, it is difficult to make the dopant concentration in the silicon crystal sufficiently high, and it is difficult to manufacture a silicon crystal substrate having a resistivity as low as required.
  • a silicon crystal substrate having a very low electrical resistivity doped with phosphorus (P) at a high concentration is being used as an n-type dopant having low volatile properties.
  • misfit dislocations propagate from the interface portion of the silicon crystal substrate to the surface of the silicon epitaxial layer, and are visually observed as densely packed thin and thin lines, causing a reduction in the electrical performance of the semiconductor element.
  • the cause of the misfit dislocation is that the atomic radius of silicon is 1.17 ⁇ (angstrom), whereas the atomic radius of phosphorus is 1.10 ⁇ ⁇ ⁇ , which is considerably smaller than that of silicon.
  • the difference is that it causes unwanted strain in the crystal (by the way, the atomic radius of arsenic is 1.18 ⁇ which is quite close to silicon, so there are very few misfit dislocations).
  • germanium (Ge) having an atomic radius of 1.22 mm larger than that of silicon is doped at the same time as phosphorus, thereby reducing the distortion of the silicon crystal lattice caused by phosphorus.
  • a technique is known that relaxes with germanium and suppresses the occurrence of misfit dislocations (see Patent Document 1).
  • IG intrinsic gettering
  • EG extentrinsic gettering
  • a poly back seal (PBS) method as an example of an EG method using a strain field or lattice mismatch that can be formed at the interface with the substrate by forming a polysilicon layer on the back surface of the wafer is performed before the epitaxial growth process.
  • PBS poly back seal
  • the LPD level on the wafer surface was poor and the total number of LPDs due to SF was very large.
  • the total number of LPDs by SF may be about several thousand or more, and may not be practically used.
  • the cause of the occurrence of SF has not been clarified so far, but it is a particular problem in forming a silicon epitaxial layer on a silicon crystal substrate doped with phosphorus and germanium at a high concentration.
  • the present invention has been made in view of the above problems, and its purpose is based on a silicon crystal substrate doped with phosphorus (P) and doped with germanium (Ge) as an n-type dopant for adjusting electrical resistivity.
  • P phosphorus
  • Ge germanium
  • both misfit dislocation generation and stacking fault (SF) generation are suppressed.
  • An epitaxial silicon wafer manufacturing method provides a silicon crystal substrate doped with phosphorus and doped with germanium as an n-type dopant for adjusting electrical resistivity in the epitaxial silicon wafer manufacturing method.
  • this manufacturing method it is possible to suppress the occurrence of misfit dislocation, which is a problem when a silicon epitaxial layer is formed on a silicon crystal substrate with a silicon crystal substrate doped with phosphorus at a high concentration.
  • micro-pits were intentionally generated on the surface layer of the silicon crystal substrate by baking, and the polishing process was performed to reduce this. Therefore, when forming the silicon epitaxial layer, the micro-pits were used as the starting point.
  • the number of LPDs on the surface of the silicon epitaxial layer (wafer surface) can be greatly reduced. For example, a wafer having 32 or less LPDs per 100 cm 2 of surface area on the surface of the silicon epitaxial layer can be manufactured (if the wafer has a diameter of 200 mm, the total number of wafer LPDs is 100 or less).
  • the phosphorus concentration of the silicon crystal substrate prepared in the first step is in the range of 4.7 ⁇ 10 19 to 9.47 ⁇ 10 19 atoms / cm 3
  • the germanium concentration of the silicon crystal substrate Is preferably adjusted to a range of 7.0 ⁇ 10 19 to 1.0 ⁇ 10 20 atoms / cm 3 .
  • a fifth step of forming a polysilicon layer on the back surface side of the silicon crystal substrate may be further provided between the first step and the second step. According to such a manufacturing method, sufficient gettering ability can be obtained. Note that by executing the fifth step, there may be an increase in the number of pits that are manifested in the second step. However, by polishing a predetermined amount in the third step, the pits can be erased, and the silicon epitaxial layer can be removed. When forming, the number of LPDs generated on the surface of the silicon epitaxial layer (wafer surface) can be greatly reduced.
  • the predetermined amount is a thickness that is generated on the surface of the silicon crystal substrate after the second step, or a thickness greater than a depth of a pit that is assumed to be generated. May be. According to such a manufacturing method, the pits that have become apparent after the second step can be appropriately erased, and when forming the silicon epitaxial layer, the number of LPDs generated on the surface of the silicon epitaxial layer (wafer surface) is reduced. Can be very little.
  • the predetermined amount may be a thickness of 1 ⁇ m or more and 10 ⁇ m or less. According to such a manufacturing method, the pits that have become apparent after the second step can be appropriately erased, and when forming the silicon epitaxial layer, the number of LPDs generated on the surface of the silicon epitaxial layer (wafer surface) is reduced. Can be very little.
  • the method for manufacturing an epitaxial silicon wafer may further include a sixth step of performing a baking process of the silicon crystal substrate for the purpose of cleaning the surface of the silicon crystal substrate between the third step and the fourth step. May be. According to this manufacturing method, it is possible to appropriately remove the natural oxide film formed on the surface after polishing, the adhered particles, and the like.
  • a silicon epitaxial layer may be formed on the silicon crystal substrate at a temperature in the range of 1000 to 1090 ° C. According to such a manufacturing method, generation of SF is effectively suppressed, and the number of LPDs on the surface of the silicon epitaxial layer can be greatly reduced.
  • phosphorous is doped in the concentration range of 4.7 ⁇ 10 19 to 9.47 ⁇ 10 19 atoms / cm 3 as an n-type dopant for adjusting electrical resistivity.
  • Such an epitaxial silicon wafer according to the present invention cannot be manufactured by the manufacturing method according to the prior art, but can be manufactured for the first time by the manufacturing method according to the present invention. That is, conventionally, a product of an n-type silicon crystal substrate having an extremely low electrical resistivity as described above has not been developed.
  • the present inventors have a problem that when a silicon epitaxial layer is formed on a silicon crystal substrate doped with phosphorus and germanium at a high concentration, a stacking fault occurs in the epitaxial layer and the LPD density increases. I found out. Conventionally, no technology has been developed to solve the problem of stacking faults in epitaxial silicon wafers that are heavily doped with phosphorus and germanium. Therefore, the epitaxial silicon wafer according to the present invention is a novel one that has not existed before.
  • phosphorus (P) and germanium (Ge) are doped at the time of silicon crystal growth (particularly high enough to realize a very low electrical resistivity as required for power MOS transistors).
  • PBS formation processing poly back seal formation processing
  • a silicon epitaxial layer on the surface of the silicon crystal substrate As a result, a large number of SFs (stacking faults) are generated in the silicon epitaxial layer.
  • the inventor has scrutinized the manufacturing process of the epitaxial silicon wafer, and the SF generated after the epitaxial growth is generated starting from the micro pits (micro concave portions) existing on the wafer surface before the epitaxial growth (after baking). I found out.
  • FIG. 4 shows a surface of a silicon crystal substrate after a polysilicon layer is formed on the back side of a silicon crystal substrate doped with phosphorus and germanium at a high concentration, and then a silicon wafer is baked in a hydrogen atmosphere as a pretreatment for epitaxial growth.
  • FIG. 2 is a diagram showing typical micropits observed on the surface of a silicon crystal substrate when observing the film using an atomic force microscope (AFM).
  • AFM atomic force microscope
  • the size of this micro pit is, for example, about 0.5 ⁇ m in diameter and about 5 nm in depth. These micro-pits are not observed even when boron (B) is added at a high concentration as a p-type dopant and germanium is added to the silicon wafer, so that phosphorus is doped at a high concentration in the crystal of the wafer. Is likely to be involved.
  • red phosphorus has a function of promoting oxygen precipitation
  • the poly back seal formation process is performed at around 650 ° C., which is a temperature range where oxygen precipitation nuclei are formed in silicon crystals.
  • minute oxygen precipitate nuclei are formed in the crystal in a large amount and minute pits are formed starting from the oxygen precipitate nuclei when subjected to high temperature heat treatment of baking.
  • a complex (clustering) of oxygen precipitates and germanium is formed, and germanium sublimes at a relatively low temperature. Therefore, when subjected to a high-temperature heat treatment of baking, the complex sublimates from the wafer surface. There is a possibility that it jumps out and the part becomes a micro pit, but it is not clear yet.
  • the present inventors have conducted an experiment with the aim of suppressing the generation of LPD in epitaxial growth by erasing the minute pits that are manifested after baking before performing the epitaxial growth step.
  • the generation of LPD in epitaxial growth can be suppressed by erasing the minute pits that have become apparent after baking.
  • FIG. 1 is a diagram showing a method for manufacturing an epitaxial silicon wafer according to an embodiment of the present invention.
  • a silicon crystal substrate is prepared in which phosphorus and germanium are doped together at a high concentration during silicon crystal growth (step S1).
  • One of its typical methods is to use a Czochralski method to pull a silicon single crystal ingot heavily doped with phosphorus and germanium from molten silicon heavily doped with phosphorus and germanium, and A silicon crystal substrate is manufactured from the silicon single crystal ingot by a known processing technique (cutting, grinding, polishing, cleaning, etching).
  • the phosphorus concentration of the silicon crystal substrate is in the range of 4.7 ⁇ 10 19 to 9.47 ⁇ 10 19 atoms / cm 3
  • the germanium concentration is 7.0 ⁇ 10 19 to 1.0 ⁇ 10. It is preferably in the range of 20 atoms / cm 3 .
  • the electrical resistivity of the silicon crystal substrate doped with high-concentration phosphorus and germanium within the above range is in the range of 0.8 ⁇ 10 ⁇ 3 to 1.5 ⁇ 10 ⁇ 3 ⁇ ⁇ cm, This electrical resistivity satisfies the resistivity requirement required for a wafer for a power MOS transistor. Generation of misfit dislocations when the silicon epitaxial layer is grown is suppressed by the action of germanium doped with phosphorus.
  • the silicon crystal substrate is processed to a fixed size by performing lapping or surface grinding on the cut silicon crystal substrate (step S2), and chamfering the silicon crystal substrate (step S3).
  • the chamfered portion may be mirror-polished, or step S3 may be performed before and after step S2.
  • an etching process is performed to remove mechanical processing damage of the silicon crystal substrate (step S4). Thereafter, the surface (one side or both sides) of the silicon crystal substrate may be mirror-polished.
  • a PBS formation step for forming a polysilicon layer is performed on the back surface side of the silicon crystal substrate (in this embodiment, the surface on which the silicon epitaxial layer is not grown in a later step) (step S5).
  • the PBS formation step can be performed, for example, by a reduced pressure chemical vapor deposition method using a normal vertical reactor.
  • the source gas is SiH 4
  • the pressure is 26.66 pa
  • the generated film thickness is 0.1 ⁇ m or more.
  • the film thickness generated from the viewpoint of productivity is preferably 2 ⁇ m or less.
  • a polysilicon layer is formed on the entire surface of the silicon crystal substrate (wafer), and subjected to a polishing process, an etching process, etc., so that the polysilicon formed on the wafer surface or the chamfered portion of the wafer By removing the layer, a wafer having a polysilicon layer formed on the back surface of the wafer is formed.
  • step S6 the surface (one side or both sides) of the silicon crystal substrate is mirror-polished.
  • the silicon crystal substrate is subjected to heat treatment (baking) at a high temperature for a short time (step S7).
  • the baking process performed here may be a heat treatment capable of forming micropits on the surface layer of the silicon crystal substrate.
  • an inert gas such as hydrogen gas or argon
  • a heat treatment condition of 30 seconds to 300 seconds can be mentioned.
  • step S9 When the heat treatment temperature is low and the heat treatment time is short, the generation of micro pits becomes insufficient, and even if the micro pits generated by performing the polishing process are reduced, the baking process before the subsequent epitaxial growth process ( There is a risk that new micro pits may be formed during step S9).
  • polishing process is performed to reduce micro pits generated on the surface layer of the silicon crystal substrate (step S8). It is preferable to remove more, if possible, all the minute pits.
  • polishing amount polishing thickness: polishing allowance
  • the polishing amount it is sufficient that the number of pits manifested in the silicon crystal substrate can be reduced by baking, for example, the depth of the manifested pits It is preferable that the thickness is larger than (or the depth of the pit assumed to be manifested).
  • the polishing amount is preferably 5 nm or more which is assumed to be the pit depth. In the present embodiment, the polishing amount is 1 ⁇ m or more and 10 ⁇ m or less.
  • the polishing amount may be increased beyond 10 ⁇ m, if the polishing amount is increased too much, the polishing time becomes longer and the effect of reducing the LPD is reduced.
  • the reason why the effect of reducing the LPD is reduced is probably because many or all of the layers of the silicon crystal substrate in which phosphorus or germanium has been outwardly diffused by the baking process are removed.
  • the silicon crystal substrate is subjected to high-temperature and short-time heat treatment (baking) for the purpose of cleaning the surface of the silicon crystal substrate (removal of natural oxide film and particles adhering to the substrate surface) (step S9).
  • the baking treatment is performed in an atmosphere of hydrogen gas at 1150 to 1200 ° C. or an inert gas such as argon, and the baking time is 35 seconds or longer (for example, the shortest 35 seconds).
  • step S7 the fine pits that have been once generated are reduced by the baking process (step S7) and the polishing process (step S8) that have already been performed, and in the subsequent baking process (step S9), new pits are newly generated. Formation of small micro pits is effectively suppressed.
  • a process step (epitaxial growth step) for growing a silicon epitaxial layer on the silicon crystal substrate by a CVD method is performed (step S10).
  • the process temperature of the epitaxial growth step is desirably in the range of 1000 to 1090 ° C., and more desirably in the range of 1050 to 1080 ° C. Note that the process temperature range of 1000 ° C. or lower is not practical. This is because at such a process temperature, the growth rate of the silicon epitaxial layer becomes slow and the quality deteriorates.
  • the electrical resistivity of the silicon crystal substrate is very low within the range of 0.8 ⁇ 10 ⁇ 3 to 1.5 ⁇ 10 ⁇ 3 ⁇ ⁇ cm, and misfit dislocations in the silicon epitaxial layer are reduced.
  • An epitaxial silicon wafer with a very small number of LPDs caused by SF (stacking fault) can be manufactured.
  • LPD having a particle size of 0.13 ⁇ m or more is measured in the DCN mode of SP-1 manufactured by KLA-Tencor, 32 or less per 100 cm 2 on the wafer surface (surface of the silicon epitaxial layer) (200 mm diameter wafer)
  • Epitaxial silicon that can be used for power MOS transistors such as 100 or less on the surface (314 cm 2 ), preferably about 0 to 3 per 100 cm 2 surface area of the wafer surface (10 or less on the surface of a 200 mm diameter wafer) A wafer is manufactured.
  • FIG. 2 is a diagram showing the relationship between the polishing allowance in the polishing process after the baking process and the number of LPDs on the surface of the wafer when the epitaxial growth process is performed thereafter.
  • the horizontal axis indicates the polishing allowance in the polishing process after the baking process
  • the vertical axis indicates the number of LPDs per wafer.
  • the number of LPDs on the wafer surface shown on the vertical axis is measured in the DCN mode of SP-1 manufactured by KLA-Tencor, which is a particle counter, and is 0.13 ⁇ m or more in size. The number of results obtained by detecting and counting LPD is shown.
  • the polishing allowance is 0 ⁇ m, that is, when the polishing process is not performed, the number of LPDs generated on the wafer after the epitaxial growth process is 1000 or more, but when the polishing allowance is 1 ⁇ m, The number of LPDs generated on the wafer can be reduced to 40 or less, and when the polishing allowance is 10 ⁇ m, the number of LPDs generated on the wafer is 100 or less (area on the wafer surface (surface of the silicon epitaxial layer)) 32 or less per 100 cm 2 ).
  • FIG. 3 is a diagram showing the relationship between the process temperature of the epitaxial growth step according to an embodiment of the present invention and the number of LPDs on the surface of the wafer.
  • the experiment was performed by changing the process temperature (epitaxial growth actual temperature) of the epitaxial growth step.
  • 3 shows the relationship between the process temperature of the epitaxial growth step and the number of LPDs that appear on the wafer surface due to SF.
  • the horizontal axis indicates the process temperature of the epitaxial growth step, and the vertical axis indicates the number of LPDs on the wafer surface per wafer.
  • the number of LPDs per wafer indicated on the vertical axis is the number of results obtained by detecting and counting LPDs having a size of 0.13 ⁇ m or more, measured in the DCN mode of SP-1 manufactured by KLA-Tencor. Is shown.
  • a silicon crystal substrate having a diameter of 200 mm in which phosphorus and germanium are doped together in the above-described concentration range at the time of silicon crystal growth was used. Further, the polishing allowance in the polishing process after the baking process (step S8) was set to 1 ⁇ m. A silicon epitaxial layer was formed on 25 silicon crystal substrates for each process temperature. The number of LPDs at each process temperature shown in FIG. 3 is an average value of the number of LPDs of those 25 wafers.
  • the process temperature range can be broadly divided into a range of 1110 ° C. or higher, a range of 1110 to 1090 ° C., and a range of 1090 ° C. or lower (however, 1000 ° C. or higher).
  • the number of LPDs is as large as 10,000 or more.
  • the number of LPDs rapidly decreases in the range of 1110 to 1090 ° C.
  • the number of LPDs is as small as about 100 or less (32 or less per 100 cm 2 of the wafer surface area) even if it is a large number.
  • the process temperature during epitaxial growth is preferably 1100 ° C. or less, and more preferably in the range of 1000 ° C. to 1090 ° C.
  • the above problems occur when the number of LPDs is very few (about 2 to 0 per 100 cm 2 of the wafer surface area) and the process temperature is 1000 ° C. or less. Therefore, it can be said to be the optimum process temperature range.

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Abstract

リン（Ｐ）およびゲルマニウム（Ｇｅ）がドープされたシリコン結晶基板の裏面側にポリシリコン層が形成されたゲッタリング能力に優れるエピタキシャルシリコンウェーハの提供を目的とする。 リンとゲルマニウムが高濃度でドープされたシリコン結晶基板の裏面側に、ポリシリコン層を成長させるＰＢＳ形成工程を行い、ベーク処理を行う。その後、シリコン結晶基板の表層を所定量研磨した後、シリコンエピタキシャル層をＣＶＤ法で成長させる。これにより、ＳＦに起因してエピタキシャルシリコンウェーハの表面に生じるＬＰＤ（ＳＦに起因して生じる）の個数が大幅に減る。

Description

エピタキシャルシリコンウェーハとその製造方法
　本発明は、半導体回路に供されるエピタキシャルシリコンウェーハとその製造方法に関し、電気抵抗率調整用のｎ型ドーパントとしてリンがドープされ、かつゲルマニウムをドープしたシリコン結晶基板の裏面側にポリシリコン層を形成し、シリコン結晶基板の表面に、シリコンエピタキシャル層を形成したエピタキシャルシリコンウェーハとその製造方法に関する。
　例えば、パワーＭＯＳトランジスタ用のエピタキシャルシリコンウェーハには、そのシリコン結晶基板の電気抵抗率が非常に低いことが要求される。シリコン結晶基板の電気抵抗率を十分に低くするために、ウェーハの素材であるシリコン結晶インゴットの引き上げ工程で（すなわち、シリコン結晶の育成時に）、溶融シリコンに抵抗率調整用のｎ型ドーパントとして砒素（Ａｓ）やアンチモン（Ｓｂ）をドープする技術が知られている。しかし、これらのドーパントは非常に蒸発しやすいので、シリコン結晶中のドーパント濃度を十分に高くすることが難しく、要求される程度に低い抵抗率をもつシリコン結晶基板を製造することが難しい。
　そこで、揮発性の低い性質をもつｎ型ドーパントとしてリン（Ｐ）を高濃度にドープした電気抵抗率が非常に低いシリコン結晶基板が使用されつつある。
　ところが、高濃度にリンがドープされたシリコン結晶基板上にシリコンのエピタキシャル層を形成すると、シリコン結晶基板とシリコンエピタキシャル層との界面部分でのリンの濃度差に起因する転位欠陥（ミスフィット転位）が発生するという問題がある。ミスフィット転位は、シリコン結晶基板の界面部分からシリコンエピタキシャル層の表面にまで伝播し、目視で細長く薄いラインが密集したものとして観測され、半導体素子の電気的性能を低下させる原因となる。ミスフィット転位の原因は、シリコンの原子半径が１．１７Å（オングストローム）であるのに対して、リンの原子半径はシリコンよりかなり小さい１．１０Åであり、このような両者の共有結合半径の大きな相違が結晶内に無用な歪を生じさせることにある（因みに、砒素の原子半径は、シリコンにかなり近い１．１８Åであるため、ミスフィット転位は非常に少ない）。
　この問題を解決するために、シリコン単結晶インゴット引き上げ工程において、原子半径がシリコンより大きい１．２２Åであるゲルマニウム（Ｇｅ）をリンと同時にドーピングすることにより、リンによって生じたシリコン結晶格子の歪をゲルマニウムで緩和して、ミスフィット転位の発生を抑制する技術が知られている（特許文献１参照）。
　エピタキシャルウェーハは、高温でエピタキシャル成長が行なわれるために、シリコン単結晶インゴットの育成段階で結晶内に形成された酸素析出物（ＢＭＤ）や酸素析出核などが高温熱処理によって消滅してしまい、ゲッタリング能力が低いという問題がある。
　ゲッタリング不足を解消するための対策としてのゲッタリング方法としては、ＩＧ（イントリンシックゲッタリング）法や、ＥＧ（エクストリンシックゲッタリング）法が知られている（非特許文献１参照）。
　例えば、ウェーハに対して酸素析出核形成熱処理を行って、酸素析出核密度を増大させた後、エピタキシャル成長を行う技術が知られている（特許文献２参照）。
　また、ウェーハの裏面にポリシリコン層を形成させて、基板との界面等にできる歪み場や格子不整合を利用するＥＧ法の一例としてのポリバックシール（ＰＢＳ）法を、エピタキシャル成長処理前に行う技術が知られている（特許文献３、特許文献４参照）。
特開平９－７９６１号公報 特開平１０－２２３６４１号公報 特開２０００－３１１５３号公報 特開２００１－１６７９９５号公報
ＵＣＳ半導体基盤技術研究会、「シリコンの科学」、株式会社リアライズ社、１９９６年６月２８日、Ｐ５８６－Ｐ５８７
　　特許文献１で示されるように、シリコン結晶育成時に高濃度のリンとゲルマニウムをドープしたシリコン結晶基板上にＣＶＤ（Chemical Vapor Deposition）法によりシリコンエピタキシャル層を成長させた場合、上記のミスフィット転位は防止されるものの、本発明者らの実験によれば、別の副作用が新たに生じることが判明した。その副作用とは、積層欠陥（スタッキングフォルト、以下ＳＦという。）がシリコンエピタキシャル層に発生し、そのＳＦが段差としてウェーハ表面に現れて、ウェーハ表面のＬＰＤ（Light Point Defect：ライト・ポイント・デフェクト）レベルが悪化することである。特に、ポリバックシールをシリコン結晶基板の裏面側に施した後、シリコンエピタキシャル層を成長させた場合には、ウェーハ表面のＬＰＤレベルが悪く、ＳＦによるＬＰＤの総数が非常に多いことが判明した。例えば、直径２００ｍｍのエピタキシャルシリコンウェーハにおいて、ＳＦ（Ｓｔａｃｋｉｎｇ　Ｆａｕｌｔ）によるＬＰＤの総数は数千個程度或いはそれ以上となることもあり、実用に供することができない場合がある。このＳＦの発生原因は今のところ明確になっていないが、リンとゲルマニウムが高濃度にドープされたシリコン結晶基板にシリコンエピタキシャル層を形成する際の特有の問題である。
　本発明は、上記課題に鑑みなされたものであり、その目的は、電気抵抗率調整用のｎ型ドーパントとしてリン（Ｐ）がドープされ、かつゲルマニウム（Ｇｅ）がドープされたシリコン結晶基板をベースにし、シリコン結晶基板の裏面側にポリシリコン層が形成されたエピタキシャルシリコンウェーハにおける、ミスフィット転位発生とスタッキングフォルト（ＳＦ）発生の双方を抑制することにある。
　本発明の第１の観点に係るエピタキシャルシリコンウェーハの製造方法は、エピタキシャルシリコンウェーハの製造方法において、電気抵抗率調整用ｎ型ドーパントとしてリンがドープされ、かつゲルマニウムがドープされたシリコン結晶基板を用意する第１ステップと、シリコン結晶基板にベーク処理を行って、シリコン結晶基板の表層に微小ピットを発生させる第２ステップと、シリコン結晶基板の表層を所定量研磨処理することにより、シリコン結晶基板の表層に発生させた微小ピットを減少させる第３ステップと、研磨処理後のシリコン結晶基板の表面上にシリコンエピタキシャル層を形成する第４ステップとを有する。
　係る製造方法によれば、リンが高濃度にドープされたシリコン結晶基板によってシリコン結晶基板上にシリコンエピタキシャル層を形成するときに問題となるミスフィット転位の発生を抑制することができる。また、ベーク処理によって意図的にシリコン結晶基板の表層に微小ピットを発生させ、研磨処理を施してこれを減少させるようにしたので、その後に、シリコンエピタキシャル層を形成する際において、微小ピットを起点としたＳＦの発生が効果的に抑制され、シリコンエピタキシャル層表面（ウェーハ表面）上のＬＰＤの個数を非常に少なくすることができる。例えば、シリコンエピタキシャル層表面における表面積１００ｃｍ２当りのＬＰＤの個数が３２個以下（直径２００ｍｍのウェーハであれば、ウェーハＬＰＤ総数が１００個以下）のウェーハを製造することができる。
　上記エピタキシャルシリコンウェーハの製造方法において、第１ステップで用意するシリコン結晶基板のリン濃度を４．７×１０１９～９．４７×１０１９ａｔｏｍｓ／ｃｍ３の範囲とし、かつシリコン結晶基板のゲルマニウム濃度を７．０×１０１９～１．０×１０２０ａｔｏｍｓ／ｃｍ３の範囲に調整することが望ましい。リンおよびゲルマニウム濃度を上記濃度範囲に設定することにより、ミスフィット転位の発生を効果的に抑制することができる。
　また、上記エピタキシャルシリコンウェーハの製造方法において、第１ステップと、第２ステップの間において、シリコン結晶基板の裏面側にポリシリコン層を形成する第５ステップを更に有するようにしてもよい。係る製造方法によれば、十分なゲッタリング能力が得ることができる。なお、第５ステップを実行することにより、第２ステップにおいて顕在化するピットが増加する場合があり得るが、第３ステップにおいて所定量研磨することによりピットを消し去ることができ、シリコンエピタキシャル層を形成する際において、シリコンエピタキシャル層表面（ウェーハ表面）上に発生するＬＰＤの個数を非常に少なくすることができる。
　また、上記エピタキシャルシリコンウェーハの製造方法において、所定量は、第２ステップ後に、シリコン結晶基板の表面に発生している、または発生していると想定されるピットの深さ以上の厚さであってもよい。係る製造方法によれば、第２ステップ後に顕在化しているピットを適切に消し去ることができ、シリコンエピタキシャル層を形成する際において、シリコンエピタキシャル層表面（ウェーハ表面）上に発生するＬＰＤの個数を非常に少なくすることができる。
　また、上記エピタキシャルシリコンウェーハの製造方法において、所定量は、１μｍ以上、１０μｍ以下の厚さであってもよい。係る製造方法によれば、第２ステップ後に顕在化しているピットを適切に消し去ることができ、シリコンエピタキシャル層を形成する際において、シリコンエピタキシャル層表面（ウェーハ表面）上に発生するＬＰＤの個数を非常に少なくすることができる。
　また、上記エピタキシャルシリコンウェーハの製造方法において、第３ステップと、第４ステップとの間において、シリコン結晶基板表面の清浄化を目的としてシリコン結晶基板のベーク処理を行う第６ステップを更に有するようにしてもよい。係る製造方法によれば、研磨後に表面に形成された自然酸化膜や付着するパーティクルなどを適切に除去することができる。
　また、上記エピタキシャルシリコンウェーハの製造方法において、第４ステップにおいて、１０００～１０９０℃の範囲内の温度でシリコン結晶基板上にシリコンエピタキシャル層を形成するようにしてもよい。係る製造方法によれば、ＳＦの発生が効果的に抑制され、シリコンエピタキシャル層表面上のＬＰＤの個数を非常に少なくすることができる。
　また、本発明の第２の観点に係るエピタキシャルシリコンウェーハは、電気抵抗率調整用ｎ型ドーパントとしてリンが４．７×１０１９～９．４７×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でドープされ、かつゲルマニウムが７．０×１０１９～１．０×１０２０ａｔｏｍｓ／ｃｍ３の濃度範囲でドープされたシリコン結晶基板と、シリコン結晶基板の表面に形成されたシリコンエピタキシャル層と、シリコン結晶基板の裏面側に形成されたポリシリコン層とを備え、シリコンエピタキシャル層の表面上のライト・ポイント・デフェクトの個数が、表面積１００ｃｍ２当り３２個以下である。
　このような本発明に係るエピタキシャルシリコンウェーハは、従来技術に係る製造方法で製造することはできず、本発明に係る製造方法によって初めて製造することができる。すなわち、従来、上記のように電気抵抗率の非常に低いｎ型のシリコン結晶基板の製品は開発されていなかった。最近になり、そのような製品の必要性が生じたため、電気抵抗率が十分に低くなるよう、シリコン結晶育成時にリンが高濃度にドープされたシリコン結晶基板上にシリコンエピタキシャル層を有するエピタキシャルシリコンウェーハが必要となり、それに伴い、ミスフィット転位の発生を抑制するために、ゲルマニウムを高濃度にドープすることが有効となる。ところが、リンおよびゲルマニウムを高濃度にドープしたシリコン結晶基板にシリコンエピタキシャル層を形成した場合に、エピタキシャル層にスタッキングフォルトが発生し、ＬＰＤ密度が増加してしまう問題があることを本発明者らは知見した。従来は、リンおよびゲルマニウムが高濃度にドープされたエピタキシャルシリコンウェーハでのスタッキングフォルトの問題を解決する技術は全く開発されていなかった。従って、本発明に係るエピタキシャルシリコンウェーハは従来にはない新規なものである。
本発明の一実施形態に係るエピタキシャルシリコンウェーハの製造方法を示すフローチャートである。 エピタキシャルシリコンウェーハの製造方法におけるベーク処理後の研磨処理の研磨取代と、ウェーハの表面上のＬＰＤ個数との関係を示す図である。 本発明の一実施形態に係るエピタキシャル成長工程のプロセス温度と、ウェーハの表面上のＬＰＤ個数との関係を示す図である。 シリコン結晶基板の表面上で観察された代表的な微小ピットの様子を示す図である。
　以下、本発明に係るエピタキシャルシリコンウェーハの製造方法について詳細に説明する。
　従来技術では、前述したとおり、シリコン結晶育成時にリン（Ｐ）とゲルマニウム（Ｇｅ）がドープされた（特に、パワーＭＯＳトランジスタ用に要求されるような非常に低い電気抵抗率を実現できる程度の高濃度にリンとゲルマニウムがドープされた）シリコン結晶基板の裏面側にポリシリコン層を形成させた後（ポリバックシール形成処理（ＰＢＳ形成処理）後）に、シリコン結晶基板の表面上にシリコンエピタキシャル層を成長させると、そのシリコンエピタキシャル層に多数のＳＦ（スタッキングフォルト）が発生する。
　発明者は、エピタキシャルシリコンウェーハの製造工程を精査することにより、エピタキシャル成長後に発生しているＳＦは、エピタキシャル成長前（ベーク後）のウェーハ表面に存在する微小ピット（微小凹部）を起点に発生していることを見出した。
　図４は、リンとゲルマニウムを高濃度にドープしたシリコン結晶基板の裏面側にポリシリコン層を形成させた後に、エピタキシャル成長の前処理としてシリコンウェーハを水素雰囲気中でベークした後、シリコン結晶基板の表面を原子間力顕微鏡（ＡＦＭ）を用いて観察したときに、シリコン結晶基板の表面上で観察された代表的な微小ピットの様子を示す図である。
　この微小ピットの大きさは、例えば、直径０．５μｍ程度であり、深さが５ｎｍ程度である。この微小ピットは、ｐ型ドーパントとしてボロン（Ｂ）を高濃度に添加し、かつゲルマニウムを添加したシリコンウェーハにベーク処理を施しても観察されないことから、ウェーハの結晶内に高濃度にドープしたリンが関与している可能性が高いと考えられる。
　例えば、赤燐は酸素析出を促進させる働きがあることが確認されてきており、ポリバックシール形成処理がシリコン結晶内に酸素析出核が形成される温度域である６５０℃前後で行なわれることから、結晶内に微小な酸素析出核が多量に形成され、ベークの高温熱処理を受けた際に、酸素析出核を起点に微小ピットが形成されているという可能性が高い。また、酸素析出物とゲルマニウムとの複合体（クラスター化）が形成され、ゲルマニウムが比較的低温で昇華するために、ベーク処理の高温熱処理を受けた際に、複合体が昇華してウェーハ表面から飛び出し、当該部分が微小ピットとなるという可能性も考えられるが、まだ明確ではない。
　そこで、本発明者等は、エピタキシャル成長工程を行う前に、ベーク処理後に顕在化している微小ピットを消し去ることにより、エピタキシャル成長におけるＬＰＤの発生を抑制することができるのではないかと目論み、実験を行うことにより、ベーク処理後に顕在化している微小ピットを消し去ることにより、エピタキシャル成長におけるＬＰＤの発生を抑制することができることを見出した。
　図１は、本発明の一実施形態に係るエピタキシャルシリコンウェーハの製造方法を示す図である。
　先ず、シリコン結晶育成時にリンとゲルマニウムが一緒に高濃度にドープされたシリコン結晶基板を用意する（ステップＳ１）。その典型的な方法の一つは、リンとゲルマニウムが高濃度にドープされた溶融シリコンから、チョクラルスキー法を用いて、リンとゲルマニウムが高濃度にドープされたシリコン単結晶インゴットを引き上げ、そして、そのシリコン単結晶インゴットから公知の加工技術（切断、研削、研磨、洗浄、エッチング）によりシリコン結晶基板を製作する、という方法である。
　ここで、シリコン結晶基板のリンの濃度は４．７×１０１９～９．４７×１０１９ａｔｏｍｓ／ｃｍ３の範囲内であり、ゲルマニウムの濃度が７．０×１０１９～１．０×１０２０ａｔｏｍｓ／ｃｍ３の範囲内であることが好ましい。シリコン結晶基板の素材であるシリコンインゴットの引き上げプロセスにおいて、インゴットが引き上げられる元の溶融シリコンにリンとゲルマニウムを同時にドープするときのそれぞれの濃度を調整することにより、上記のような範囲内で高濃度のリンとゲルマニウムを含んだシリコン結晶基板を得ることができる。上記のような範囲内の高濃度のリンとゲルマニウムとがドープされたシリコン結晶基板の電気抵抗率は０．８×１０－３～１．５×１０－３Ω・ｃｍの範囲内であり、この電気抵抗率は、パワーＭＯＳトランジスタ用のウェーハに要求される抵抗率条件を満たすものである。リンとともにドープされたゲルマニウムの作用で、シリコンエピタキシャル層を成長させたときのミスフィット転位の発生が抑止される。
　次に、切り出したシリコン結晶基板に対して、ラッピング又は平面研削処理を行うことによって、シリコン結晶基板を定寸に加工し（ステップＳ２）、シリコン結晶基板の面取り処理を行う（ステップＳ３）。なお、面取り処理後に、面取りを行なった部分（面取り部）を鏡面研磨してもよく、ステップＳ２の前後でステップＳ３を実施するようにしてもよい。
　次に、シリコン結晶基板の機械的加工のダメージを除去するためエッチング処理を行う（ステップＳ４）。この後、シリコン結晶基板の表面（片面又は両面）を鏡面研磨加工してもよい。
　次に、シリコン結晶基板の裏面（本実施形態では、後の工程でシリコンエピタキシャル層を成長させない側の面）側に対して、ポリシリコン層を形成するＰＢＳ形成工程が行われる（ステップＳ５）。ＰＢＳ形成工程は、例えば、通常の縦型反応炉を用いて減圧化学気相成長法により行うことができる。ＰＢＳ形成工程においては、例えば、原料ガスをＳｉＨ４とし、圧力２６．６６ｐａとし、生成する膜厚としては、０．１μｍ以上としている。なお、生産性の観点から生成する膜厚は、２μｍ以下が好ましい。本実施形態では、ＰＢＳ形成工程において、シリコン結晶基板（ウェーハ）の全面にポリシリコン層を形成し、研磨処理・エッチング処理などを行って、ウェーハの表面やウェーハの面取り部に形成されたポリシリコン層を除去することにより、ウェーハの裏面にポリシリコン層が形成されたウェーハを形成している。
　次いで、シリコン結晶基板の表面（片面又は両面）を鏡面研磨加工する（ステップＳ６）。
　次に、シリコン結晶基板の表層に微小ピットを形成することを目的に、シリコン結晶基板に対して高温・短時間の熱処理（ベーク）が行われる（ステップＳ７）。ここで実施するベーク処理条件としては、シリコン結晶基板の表層に微小ピットを形成可能な熱処理であればよく、例えば、水素ガス、又はアルゴンのような不活性ガスの雰囲気中で、１１１０～１２００℃の温度範囲で、３０秒～３００秒の熱処理条件が挙げられる。熱処理温度が低く、熱処理時間が短い場合には、微小ピットの発生が不十分となり、研磨処理を施して発生させた微小ピットを減少させるようにしても、その後に行うエピタキシャル成長処理前のベーク処理（ステップＳ９）時に新たな微小ピットが形成される恐れがある。
　このベーク処理の後に、研磨処理を実行して、シリコン結晶基板の表層に発生させた微小ピットを減少させる（ステップＳ８）。なお、より多く、できれば全ての微小ピットを除去することが好ましい。
　シリコン結晶基板を研磨する研磨量(研磨厚さ：研磨取代)としては、ベーク処理により、シリコン結晶基板に顕在化したピットの数を低減することができればよく、例えば、顕在化したピットの深さ（又は顕在化すると想定されるピットの深さ）よりも厚いほうが好ましい。具体的には、研磨量としては、ピットの深さと想定される５ｎｍ以上とすることが好ましい。本実施形態では、研磨量として１μｍ以上１０μｍ以下としている。なお、研磨量を１０μｍよりも増やしても構わないが、研磨量を増やしすぎると、研磨時間が長くなるとともに、ＬＰＤの低減の効果が落ちてしまう。ＬＰＤの低減効果が落ちる理由としては、恐らく、ベーク処理によってリンやゲルマニウムが外方拡散されたシリコン結晶基板の層の多く又は全てが除去されてしまうためであると考えられる。
　次に、シリコン結晶基板表面の清浄化（基板表面に付着する自然酸化膜、パーティクルの除去）を目的に、シリコン結晶基板に対して高温・短時間の熱処理（ベーク）が行われる（ステップＳ９）。ここで、望ましくは、ベーク処理は、１１５０～１２００℃の水素ガス、又はアルゴンのような不活性ガス、の雰囲気中で行われ、ベーク時間は３５秒以上（例えば最短の３５秒）である。
　ここで、既に行なわれたベーク処理（ステップＳ７）および研磨処理（ステップＳ８）により、一旦、強制的に発生させた微小ピットを減少させることで、その後のベーク処理（ステップＳ９）においては、新たな微小ピットが形成されることが効果的に抑制される。
　ベーク処理の後に、ＣＶＤ法によりシリコン結晶基板上にシリコンエピタキシャル層を成長させる処理工程（エピタキシャル成長工程）が実行される（ステップＳ１０）。ここで、エピタキシャル成長工程のプロセス温度は、１０００～１０９０℃の範囲内が望ましく、より望ましくは、１０５０～１０８０℃の範囲内である。尚、プロセス温度の１０００℃以下の範囲は実用的でない。そのようなプロセス温度では、シリコンエピタキシャル層の成長速度が遅くなるとともに品質が劣化するからである。
　以上の製造プロセスにより、シリコン結晶基板の電気抵抗率が０．８×１０－３～１．５×１０－３Ω・ｃｍの範囲内で非常に低く、かつ、シリコンエピタキシャル層のミスフィット転位が極めて少なく、かつ、ＳＦ（スタッキングフォルト）に起因するＬＰＤの個数が少ないエピタキシャルシリコンウェーハを製造することができる。例えば、ＫＬＡ－Ｔｅｎｃｏｒ社製ＳＰ－１のＤＣＮモードで粒径０．１３μｍサイズ以上のＬＰＤを測定した場合、ウェーハ表面（シリコンエピタキシャル層の表面）における面積１００ｃｍ２当たり３２個以下（直径２００ｍｍウェーハの表面（３１４ｃｍ２）において、１００個以下）、好ましくはウェーハ表面の表面積１００ｃｍ２当たり０～３個程度（直径２００ｍｍウェーハの表面において、１０個以下）、という、パワーＭＯＳトランジスタ用として利用できるエピタキシャルシリコンウェーハが製造される。
　このようにシリコン結晶基板の電気抵抗率が非常に低く、かつ、ＳＦ（スタッキングフォルト）に起因するＬＰＤも非常に少ない高品質のエピタキシャルシリコンウェーハは、従来の製造方法では製造不可能であり、上述した本発明に従う製造方法によって製造可能となった新規なものである。
　図２は、ベーク処理後の研磨処理において研磨取代と、その後にエピタキシャル成長処理を行った場合におけるウェーハの表面上のＬＰＤ個数との関係を示す図である。同図において、横軸は、ベーク処理後の研磨処理における研磨取代を示し、縦軸は、ウェーハ１枚当りのＬＰＤ個数を示している。
　ここで、縦軸に示されたウェーハ１枚当りのウェーハ表面のＬＰＤ個数は、パーティクルカウンターであるＫＬＡ－Ｔｅｎｃｏｒ社製ＳＰ－１のＤＣＮモードで測定したものであり、０．１３μｍサイズ以上であるＬＰＤを検出して計数した結果の個数を示している。
　図２からわかるように、研磨取代が０μｍ、すなわち研磨処理を行っていない場合には、エピタキシャル成長処理後のウェーハに発生するＬＰＤの数は、１０００個以上であるが、研磨取代を1μｍとすると、ウェーハに発生するＬＰＤの数を４０個以下に低減することができ、また、研磨取代を１０μｍとすると、ウェーハに発生するＬＰＤの数を１００個以下（ウェーハ表面（シリコンエピタキシャル層の表面）における面積１００ｃｍ２当たり３２個以下）に低減することができる。
　図３は、本発明の一実施形態に係るエピタキシャル成長工程のプロセス温度と、ウェーハの表面上のＬＰＤ個数との関係を示す図であり、エピタキシャル成長工程のプロセス温度（エピタキシャル成長実温度）を変えて実験した場合における、エピタキシャル成長工程のプロセス温度と、ＳＦに起因してウェーハ表面に出現するＬＰＤの個数との関係を示している。横軸は、エピタキシャル成長工程のプロセス温度を示し、縦軸は、ウェーハ１枚当りのウェーハ表面のＬＰＤ個数を示している。
　ここで、縦軸に示されたウェーハ１枚当りのＬＰＤ個数は、ＫＬＡ－Ｔｅｎｃｏｒ社製ＳＰ－１のＤＣＮモードで測定し、０．１３μｍサイズ以上であるＬＰＤを検出して計数した結果の個数を示している。
　また、本実験では、シリコン結晶育成時に上述した濃度範囲でリンとゲルマニウムが一緒にドープされた直径２００ｍｍのシリコン結晶基板を用いた。また、ベーク処理後の研磨処理（ステップＳ８）における研磨取代を１μｍとした。また、プロセス温度毎に２５枚のシリコン結晶基板上にシリコンエピタキシャル層の形成を行った。図３に示される各プロセス温度でのＬＰＤ個数は、それらの２５枚のウェーハのＬＰＤ個数の平均値である。
　図３から分かるように、プロセス温度の範囲は、１１１０℃以上の範囲と、１１１０～１０９０℃の範囲と、１０９０℃以下（但し、１０００℃以上）の範囲に大別できる。１１１０℃以上の範囲では、ＬＰＤ個数は一万個以上と非常に多い。プロセス温度を下げていくと、１１１０～１０９０℃の範囲でＬＰＤ個数は急激に低下する。１１００℃～１０９０℃の範囲では、ＬＰＤ個数は多めに見ても略１００個以下（ウェーハ表面の面積１００ｃｍ２当たり３２個以下）と少ない。更に、１０９０℃以下（但し、１０００℃以上）の範囲では、ＬＰＤ個数は多めに見ても３０個以下（ウェーハ表面の面積１００ｃｍ２当たり１０個以下）と非常に少ない。従って、エピタキシャル成長時のプロセス温度は、１１００℃以下が好ましく、１０００℃～１０９０℃の範囲内がより好ましい。特に、１０５０℃～１０８０℃の範囲は、ＬＰＤ個数が数個以下（ウェーハの表面の面積１００ｃｍ２当たり２～０個程度）と極めて少なく、かつ、プロセス温度が１０００℃以下の場合における上記の問題も少ないので、最適なプロセス温度範囲といえる。
　以上、本発明の好適な実施形態を説明したが、これは本発明の説明のための例示であり、本発明の範囲をこの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない範囲で、上記実施形態とは異なる種々の態様で実施することができる。

Claims (8)

  1. 　エピタキシャルシリコンウェーハの製造方法において、
    　電気抵抗率調整用ｎ型ドーパントとしてリンがドープされ、かつゲルマニウムがドープされたシリコン結晶基板を用意する第１ステップと、
    　前記シリコン結晶基板のベーク処理を行って、前記シリコン結晶基板の表層に微小ピットを発生させる第２ステップと、
    　前記シリコン結晶基板の表層を所定量研磨処理することにより、前記シリコン結晶基板の表層に発生させた前記微小ピットを減少させる第３ステップと、
    　前記研磨処理後の前記シリコン結晶基板の表面上にシリコンエピタキシャル層を形成する第４ステップと
    を有するエピタキシャルシリコンウェーハの製造方法。
  2. 前記第１ステップで用意される前記シリコン結晶基板のリン濃度が４．７×１０１９～９．４７×１０１９ａｔｏｍｓ／ｃｍ３の範囲、かつ前記シリコン結晶基板のゲルマニウム濃度が７．０×１０１９～１．０×１０２０ａｔｏｍｓ／ｃｍ３の範囲に調整することを特徴とする請求項１に記載のエピタキシャルシリコンウェーハの製造方法。
  3. 　前記第１ステップと、前記第２ステップの間において、前記シリコン結晶基板の裏面側にポリシリコン層を形成する第５ステップ
    を更に有する請求項１又は請求項２に記載のエピタキシャルシリコンウェーハの製造方法。
  4. 　前記所定量は、前記第２ステップ後に、前記シリコン結晶基板の表面に発生している、または発生していると想定されるピットの深さ以上の厚さである
    請求項１乃至請求項３のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法。
  5. 　前記所定量は、１μｍ以上、１０μｍ以下の厚さである
    請求項１乃至請求項４のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法。
  6. 　前記第３ステップと、前記第４ステップとの間において、
    　前記シリコン結晶基板表面の清浄化を目的として前記シリコン結晶基板のベーク処理を行う第６ステップ
    を更に有する請求項１乃至請求項５のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法。
  7. 　前記第４ステップにおいて、１０００～１０９０℃の範囲内の温度で前記シリコン結晶基板上にシリコンエピタキシャル層を形成する
    請求項１乃至請求項６のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法。
  8. 　電気抵抗率調整用ｎ型ドーパントとしてリンが４．７×１０１９～９．４７×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でドープされ、かつゲルマニウムが７．０×１０１９～１．０×１０２０ａｔｏｍｓ／ｃｍ３の濃度範囲でドープされたシリコン結晶基板と、
    　前記シリコン結晶基板の表面に形成されたシリコンエピタキシャル層と、
    　前記シリコン結晶基板の裏面側に形成されたポリシリコン層とを備え、
    　前記シリコンエピタキシャル層の表面上のライト・ポイント・デフェクトの個数が、表面積１００ｃｍ２当り３２個以下である
    エピタキシャルシリコンウェーハ。
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