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WO2011002208A2 - 발광 다이오드 패키지 - Google Patents

발광 다이오드 패키지 Download PDF

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WO2011002208A2
WO2011002208A2 PCT/KR2010/004222 KR2010004222W WO2011002208A2 WO 2011002208 A2 WO2011002208 A2 WO 2011002208A2 KR 2010004222 W KR2010004222 W KR 2010004222W WO 2011002208 A2 WO2011002208 A2 WO 2011002208A2
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WO
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light emitting
emitting diode
package
conductive patterns
insulating substrate
Prior art date
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Ceased
Application number
PCT/KR2010/004222
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English (en)
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WO2011002208A3 (ko
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정정화
오희탁
김도형
권유진
김오석
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seoul Semiconductor Co Ltd
Original Assignee
Seoul Semiconductor Co Ltd
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Priority to US13/320,356 priority patent/US8796706B2/en
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Priority to US14/678,598 priority patent/US9257624B2/en
Priority to US14/984,543 priority patent/US9472743B2/en
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Definitions

  • the present invention relates to a light emitting diode package, and more particularly, to a high voltage light emitting diode package capable of driving under high voltage.
  • a light emitting device having a light emitting diode mounted thereon for example, a light emitting diode package
  • a light emitting diode package is widely used for an indicator, an electronic board, and a display because of color implementation, and is also used for general lighting because it can implement white light.
  • Light emitting diodes are more efficient, have a longer lifetime and are more environmentally friendly, and the field of using them continues to increase.
  • a white light emitting element mainly consists of a combination of a light emitting diode and a yellow phosphor which emit blue light.
  • the white light by the combination of the blue light emitting diode and the yellow phosphor is generally lacking in the red region to realize a white light having a high color temperature, which is not suitable for general lighting.
  • the red phosphor may be used to implement warm white having a low color temperature, but the red phosphor generally has a high light efficiency and thus has a limitation in its application.
  • the phosphor reacts with moisture introduced from the outside over time, reducing efficiency and shortening the lifespan of the light emitting device. Since the red phosphor decreases efficiency relatively faster than the green or yellow phosphor, the lifespan of the light emitting device is reduced. Further shorten.
  • a light emitting diode package capable of driving under high voltage.
  • a light emitting diode chip has a driving voltage in a range of 2 to 4V, and it is difficult to drive a single light emitting diode chip under a high voltage. Therefore, a plurality of LED chips are connected in series for high voltage driving. However, as the plurality of light emitting diode chips are used, the wire bonding process increases, and the size of the package increases.
  • the problem to be solved by the present invention is to provide a high voltage light emitting diode package that can reduce the size of the package.
  • Another object of the present invention is to provide a light emitting diode package capable of implementing white light, particularly warm white light.
  • Another object of the present invention is to provide a light emitting diode package that can provide electrical stability by preventing leakage current that may occur in light emitting diode chips.
  • Another object of the present invention is to provide a light emitting diode package that can mitigate moisture penetration.
  • Another problem to be solved by the present invention is to provide a light emitting diode package which has low light loss and high heat dissipation efficiency while having less mounting and / or wire bonding constraints of the light emitting diode.
  • the LED package according to the present invention includes a package body having a cavity, a light emitting diode chip having a plurality of light emitting cells connected in series, and a pair of lead electrodes.
  • the light emitting cells are connected in series between the pair of lead electrodes.
  • a landing pad may be located on the bottom surface of the cavity, and the LED chip may be mounted on the landing pad.
  • bonding pads spaced apart from the landing pad to connect wires may be located on a bottom surface of the cavity. Two of these bonding pads are respectively connected to the pair of lead electrodes.
  • the light emitting diode package may further include a zener diode.
  • the zener diode is connected in parallel to the light emitting diode chip.
  • Zener diodes may be mounted on the two bonding pads, respectively.
  • the zener diodes may be connected in opposite polarities to each other and may be connected to the LED chip in parallel. Thus, electrostatic discharge in the forward or reverse direction can be prevented.
  • the landing pad may be formed of a metal material having high reflectance. Accordingly, the landing pad may be used to reflect light emitted from the light emitting diode chip, thereby providing a light emitting diode package having high efficiency.
  • the LED package may further include at least one LED chip emitting light having a wavelength different from that of the LED chip having the plurality of light emitting cells.
  • a molding part may cover the light emitting diode chip having the plurality of light emitting cells and the at least one light emitting diode chip, and the phosphor may be distributed in the molding part.
  • the light emitting diode package includes a plurality of landing pads spaced apart from each other and positioned on a bottom surface of the cavity, wherein the light emitting diode chip having the plurality of light emitting cells and the at least one light emitting diode chip are respectively disposed on the landing pads. Can be mounted. In addition, these chips may be connected in series with each other between the pair of lead electrodes.
  • the light emitting diode chip having the plurality of light emitting cells may emit blue light, and the at least one light emitting diode chip may emit red light.
  • the blue light emitting diode chip and the plurality of red light emitting diode chips connected in series to each other in series high voltage driving is possible, and the light emitting diode chips are mounted on the landing pads spaced apart from each other. It can prevent the leakage current which can be generated in the Furthermore, a combination of the blue light emitting diode chip, the plurality of red light emitting diode chips, and the phosphor may implement warm white light under high voltage.
  • the phosphor is disposed on the blue light emitting diode chip and the red light emitting diode chips, and converts the light emitted from the blue light emitting diode chip and emits the light emitted from the blue light emitting diode chip and the red light emitting diode chips. Scattered light to mix the light uniformly.
  • the cavity may include a first cavity and a second cavity stepped with each other.
  • the first cavity is located below the second cavity, and the landing pads are disposed on the bottom surface of the first cavity.
  • the high voltage LED package may include a molding part covering the LED chips in the first cavity, a lens adhesive formed on the bottom surface of the second cavity and the molding part, and a lens adhered to the package body by the lens adhesive. It may further include.
  • the directivity angle of the light can be adjusted by the lens.
  • the phosphor may be distributed in the molding part.
  • the molding part may be gel type silicon
  • the lens adhesive may be high hardness silicon having a durometer shore value of 60 or more.
  • the combination of the gel type silicone molding and the high hardness silicone adhesive can enhance the interfacial properties between the molding and the adhesive, the adhesive and the lens, and in particular, can prevent interfacial peeling and moisture penetration.
  • the lens is preferably a glass lens.
  • the package body may include a lower portion of a package, which is a stack structure of substrates, and an upper portion of a package stacked thereon, and the lead electrodes may include conductive patterns formed between the lower portion of the package and the upper portion of the package.
  • the lead electrodes may be electrically connected to the bottom surface of the package body via the side surface of the package body.
  • grooves may be formed in the outer side of the package body, and each of the lead electrodes may extend to the bottom surface of the package body along each of the grooves. In this case, the grooves may be formed in the side edges of the package body.
  • the lower part of the package includes a ceramic substrate stacked in two or more layers, and the lead electrodes preferably have a form of surrounding and fixing the ceramic substrates stacked in the two or more layers.
  • the pair of lead electrodes may be widely spaced apart from each other on a bottom surface of the package, and a metal heat dissipation portion may be formed between the lead electrodes.
  • the package body includes an upper insulating substrate stacked on an upper insulating substrate and the lower insulating substrate, upper conductive patterns are formed on an upper surface of the upper insulating substrate, and the upper insulating substrate and the lower insulating substrate. Intermediate conductive patterns connected to the upper conductive patterns are formed by upper vias, and lower conductive patterns connected to the intermediate conductive patterns are formed on lower surfaces of the lower insulating substrate by lower vias. Can be. Heat dissipation heat sink patterns may be formed between the upper insulation substrate and the lower insulation substrate and on a bottom surface of the lower insulation substrate, and the heat dissipation heat sink patterns may be connected by heat transfer vias penetrating the lower insulation substrate.
  • a light emitting diode package comprising a package body and a light emitting diode chip mounted on the package body, the package body of the light emitting diode package, has a plurality of upper conductive patterns on the upper surface An upper insulating substrate, a lower insulating substrate having a plurality of lower conductive patterns on a bottom surface, a plurality of intermediate conductive patterns interposed between the upper insulating substrate and the lower insulating substrate, and each of the upper conductive patterns Upper vias formed in the upper insulating substrate to connect to each of the patterns, and lower vias formed in the lower insulating substrate to connect each of the intermediate conductive patterns to each of the lower conductive patterns.
  • the light emitting diode package may further include a light-transmissive encapsulant formed entirely on an upper surface of the upper insulating substrate to cover the light emitting diode chip and the upper conductive patterns.
  • the light-transmissive encapsulant may include a lens unit having a center coinciding with the light emitting diode chip.
  • At least one of the intermediate conductive patterns may extend to the side surface of the upper insulating substrate or the lower insulating substrate to be exposed to the outside.
  • a side surface of the upper insulating substrate and a side surface of the lower insulating substrate may be on the same cutting surface, and at least one of the intermediate conductive patterns may extend to the same cutting surface to be exposed to the outside.
  • Both and both of the lower conductive patterns may be limited in regions such that they do not reach the same cut surface. At least one of the upper vias and at least one of the lower vias of the lower vias may be connected to each other in an intermediate conductive pattern of at least one of the intermediate conductive patterns.
  • Two upper conductive patterns may be formed on the upper surface of the upper insulating substrate. A first heat sink pattern is formed between the upper insulation substrate and the lower insulation substrate, a second heat sink pattern is formed on a bottom surface of the lower insulation substrate, and the first heat sink pattern and the first heat sink pattern are formed on the lower insulation substrate. Heat transfer vias connecting the two heat sink patterns may be formed.
  • the upper conductive patterns may include a first upper conductive pattern in the center, a second upper conductive pattern on both sides, and a third upper conductive pattern.
  • An alignment mark of the light emitting diode chip is provided on at least one upper conductive pattern of the upper conductive patterns, wherein the alignment mark is formed by locally exposing an upper surface of the upper insulating substrate in the upper conductive pattern. Can be.
  • An identification mark may be formed on the upper insulating substrate to identify the lens unit.
  • the plurality of upper conductive patterns, the plurality of intermediate conductive patterns, and the plurality of lower conductive patterns may be formed by regional metal plating.
  • a light emitting diode package comprising a package body and a light emitting diode chip mounted on the package body, the package body is formed on the upper surface of the insulating substrate by metal plating, A plurality of upper conductive patterns on which the LED chip is die-attached or electrically connected to the LED chip by a bonding wire, a plurality of lower conductive patterns formed on a bottom surface of the insulating substrate by metal plating; Conductive materials connected to each of the lower conductive patterns from each of the upper conductive patterns, passing through the inside of the insulating substrate, and formed on a bottom surface of the insulating substrate by metal plating, and are electrically separated from the upper conductive patterns.
  • the insulating substrate is formed of a single ceramic substrate having the upper conductive patterns formed on an upper surface and the lower conductive patterns formed on a lower surface thereof.
  • the insulating substrate may include a stacked structure of an upper ceramic substrate having upper conductive patterns formed on an upper surface thereof and a lower ceramic substrate having lower conductive patterns formed on a lower surface thereof.
  • a light emitting diode package including a package body including conductive substrates including a landing pad and at least one other ceramic substrate disposed below the ceramic substrate, and mounted on the landing pad. And a light emitting diode chip and lead electrodes connected to at least some of the conductive patterns and extending to the bottom surface of the package body through a side surface of the package body.
  • the light emitting diode chip may include a plurality of light emitting cells connected in series.
  • each of the lead electrodes may extend to the bottom surface of the package body along each side edge of the package body.
  • grooves may be formed in each of the side edges of the package body to accommodate each of the lead electrodes.
  • a light emitting diode chip in which a plurality of light emitting cells are connected in series, high voltage driving is possible, and an increase in size of a package can be alleviated.
  • a plurality of colors may be realized by combining a light emitting diode chip having a plurality of light emitting cells connected in series and a light emitting diode chip emitting light having a different wavelength from the light emitting diode chip.
  • by mounting the LED chips on landing pads spaced apart from each other leakage current that may occur in the LED chips may be prevented. The landing pads improve heat dissipation characteristics of the LED package by dissipating heat generated from the LED chips.
  • high power white light particularly warm white light
  • a gel-type silicone molding a high hardness silicone adhesive, and a glass lens, it is possible to prevent the inflow of moisture from the outside.
  • a package body consisting of a lower package and an upper package, and interposing an intermediate layer including conductive patterns, such as landing pad (s) and bonding pad (s), between the lower package and the upper package.
  • conductive patterns such as landing pad (s) and bonding pad (s)
  • the conductive patterns are formed on the bottom of the package, in particular, two or more layers. Since the insulating substrate (or the ceramic substrate) is wrapped around and fixed, a more firm fixing of the lower part of the package body can be achieved.
  • the LED chip is directly mounted on the upper surface of the package body of the heat dissipation substrate structure, and the LED chip (s) and / or control diode (s) wire bonding is made on the upper surface,
  • the spatial constraints of mounting and / or wirebonding of the light emitting diode chip (s) and / or zener diode (s) are small.
  • the package body in the form of a substrate includes an upper insulating substrate and a lower insulating substrate, further heat dissipation paths are generated between the insulating substrate and the lower insulating substrate, thereby increasing heat dissipation efficiency.
  • intermediate conductive patterns can prevent heat from concentrating heat on the insulating substrate in or near the via.
  • By staggering the upper and lower vias, which are connected via one intermediate conductive pattern it is possible to further increase the heat dissipation path or the area of the heat dissipation path in the insulating substrate. Since the intermediate conductive pattern extends to the side surface of the upper insulating substrate or the lower insulating substrate and is exposed to the outside, the heat dissipation effect due to convection can be enhanced.
  • the package body of the heat dissipation substrate structure may be manufactured by separating a plurality of the package body into a single large substrate in the dicing process, the regions are limited so that the upper conductive patterns and the lower conductive patterns do not reach the cutting surface by dicing
  • the conductive patterns may be prevented from being damaged or dropped.
  • FIG. 1 is a plan view for explaining a high-voltage LED package according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line A-A of FIG.
  • FIG. 3 is an equivalent circuit diagram of the LED package of FIG.
  • FIG. 4 is a plan view for explaining a high-voltage LED package according to a second embodiment of the present invention.
  • FIG. 6 is a bottom view of a bottom surface of the light emitting diode package shown in FIG. 4.
  • FIG. 6 is a bottom view of a bottom surface of the light emitting diode package shown in FIG. 4.
  • FIG. 7 is a sectional view showing a light emitting diode package according to a third embodiment of the present invention.
  • FIG. 8 is a plan view showing a light emitting diode package according to a third embodiment of the present invention with the encapsulant removed.
  • FIG. 9A is a plan view of a lower insulating substrate showing intermediate conductive patterns and lower conductive patterns of the LED package shown in FIG. 7; FIG.
  • FIG. 9B is a bottom view of a lower insulating substrate showing intermediate conductive patterns and lower conductive patterns of the LED package shown in FIG. 7;
  • FIG. 10 is a cross-sectional view showing a package body according to another embodiment of the present invention.
  • FIG. 12 is a sectional view of a package body according to still another embodiment of the present invention.
  • 13 (a) and 13 (b) are a plan view and a bottom view of the package body shown in FIG.
  • FIG. 1 is a plan view illustrating a high voltage LED package according to a first embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along the cutting line AA of FIG. 1
  • FIG. 3 is an equivalent circuit diagram of the LED package of FIG. 1. .
  • the LED package includes a package body 21, a plurality of landing pads 23, a blue LED chip 30a, a plurality of red LED chips 30b, a phosphor, and a Pair of lead electrodes 29a, 29b.
  • the LED package may further include bonding pads 25, 25a and 25b, wires, a molding part 31, an adhesive 33, and a lens 35.
  • the package body 21 may be formed of ceramic or plastic, and is preferably formed of ceramic for heat resistance and electrical stability.
  • the package body 21 may have a first cavity 21a and a second cavity 21b formed to be stepped from the first cavity.
  • a plurality of landing pads 23 are positioned on the bottom surface of the first cavity 21a of the package body 21. As illustrated, one landing pad may be positioned in the central area of the first cavity 21a and landing pads may be disposed around the landing pad. These landing pads 23 are spaced apart from each other and disposed on the bottom surface of the first cavity 21a.
  • the landing pads 23 may be formed of a metal material having a high reflectance such as Ag, Al, or Cu.
  • bonding pads 25 may be disposed on the bottom surface of the first cavity 21a. These bonding pads 25 are spaced apart from the landing pads 23 and are positioned between the landing pads 23.
  • the bonding pads 25 may be formed of the same metal material as the landing pads 23, but are not limited thereto.
  • the bonding pads 25 may be formed of a conductive material different from the landing pads 23. Two bonding pads 25a and 25b of the bonding pads 25 are electrically connected to lead electrodes 29a and 29b exposed to the outside of the package body 21.
  • the lead electrodes 29a and 29b are positioned at the bottom of the package body 21 to receive power from an external power source.
  • the lead electrodes 29a and 29b may be connected to a bridge rectifier.
  • the blue LED chip 30a has a plurality of light emitting cells 30d connected in series with each other on a single substrate.
  • the blue LED chip 30a may have, for example, twelve light emitting cells. Pads for bonding wires are provided at both ends of the series-connected light emitting cells.
  • the blue LED chip 30a has light emitting cells made of an AlInGaN compound semiconductor, and the light emitting cells are connected to each other in series by wirings.
  • the light emitting cells may emit blue light by having an active region including an InGaN layer.
  • the blue light emitting diode chip 30a is mounted on the landing pad 23 positioned in the center area of the first cavity 21a.
  • red light emitting diode chips 30b are mounted on the landing pads 23 around the landing pads positioned in the center area, respectively. Therefore, the red light emitting diode chips 30b are disposed around the blue light emitting diode chip 30a.
  • the red light emitting diode chips 30b may emit red light by having an active region formed of an AlGaINP-based or AlGaAs-based compound semiconductor.
  • the blue light emitting diode chip 30a and the red light emitting diode chips 30b are connected in series with each other between the bonding pads 25a and 25b through wires.
  • the series connection means that the LED chips 30a and 30b are connected so that forward current can flow when a voltage is applied at both ends thereof. That is, when the wires connect the light emitting diode chips 30a and 30b and the bonding pads 25, 25a and 25b to each other and a forward voltage is applied to the bonding pad 25a and the bonding pad 25b, the light emitting diode chips ( 30a, 30b) are driven.
  • a zener diode 30c may be mounted to protect the light emitting diode chips 30a and 30b.
  • Zener diode 30c is connected in parallel to the LED chips 30a and 30b to protect the LED chips from electrostatic discharge.
  • two zener diodes 30c may be connected in opposite polarities to each other in parallel to the LED chips.
  • the Zener diodes 30 may be mounted on the bonding pads 25a and 25b. Since the Zener diodes 30c have a vertical structure in which pads to which wires are bonded are located on different surface sides, one pad is connected to a bonding pad. Therefore, the Zener diodes connected in the opposite polarity may be provided by connecting the upper pads to each other with a wire.
  • the molding part 31 covers the light emitting diode chips 30a and 30b in the first cavity 21a.
  • the molding part 31 may be formed of a light transmissive material, for example, epoxy or silicon.
  • the molding part 31 is preferably made of, for example, gel type silicon so as to be stable to thermal stress.
  • Phosphors may be distributed in the molding part 31.
  • the phosphor converts a part of the light emitted from the blue light emitting diode chip 30a into wavelength conversion.
  • the phosphor may be a green phosphor or a yellow phosphor.
  • the phosphor also scatters the light emitted from the blue light emitting diode chip 30a and the red light emitting diode chips 30b and mixes these lights.
  • a diffusion agent may be distributed in the molding part 31 for light mixing.
  • the lens 35 is adhered to the molding part 31 through the lens adhesive 33.
  • the lens adhesive 33 is preferably made of high hardness silicon to improve the interfacial properties between the molding part 31 and the lens 35.
  • the high hardness silicon is preferably at least 60 durometer shore.
  • the hardness of silicon generally does not exceed durometer shore 100.
  • the lens 35 may be a plastic lens, but is preferably a glass lens to prevent moisture penetration.
  • the lens 35 is adhered to the second cavity 21b, and the lens adhesive 33 is also adhered to the side surface of the lens to prevent water penetration.
  • the lens adhesive 33 fills in between the inner wall of the second cavity 21b and the lens 35, a portion of which rises up along the upper curved surface of the lens. Accordingly. Moisture can be prevented from penetrating between the lens 35 and the inner wall of the second cavity 21b, and the lens 35 can be strongly fixed to the package body 21.
  • the red light emitting diode chips 30b represent two bonding dies in which pads to which wires are bonded are located on the same surface side, but may be one bonding dies positioned on different surface sides.
  • the bonding pads 25 may be omitted, and the wires may connect the landing pads and the red light emitting diode chips 30b.
  • the phosphor is distributed in the molding part 31, but is not limited thereto.
  • the phosphor may be located above the molding part 31.
  • the blue light emitting diode chip 30a and the red light emitting diode chips 30b have been described as an example, but the present invention is not limited thereto, and the light emitting emits light of different wavelengths to implement light of a specific color.
  • Diode chips can be used in combination with each other.
  • a light emitting diode chip having a plurality of light emitting cells connected in series may be used alone.
  • FIG. 3 is an equivalent circuit diagram of the LED package of FIG. 1.
  • the blue LED chip 30a includes a plurality of light emitting cells 30d connected in series. For example, twelve light emitting cells 30d may be connected in series on a single substrate, and three red light emitting diode chips 30b may be connected to both sides of the blue light emitting diode chip 30a.
  • the number of light emitting cells and red light emitting diode chips is not particularly limited, and a blue light emitting diode chip and a red light emitting diode chip having a larger number of light emitting cells may be mounted in a package according to the applied voltage.
  • the ratio of the number of light emitting cells to the number of red light emitting diode chips is about 2: 1.
  • blue light emitting diode chip 30a is shown as being connected to the middle of the blue light emitting diode chips, as long as these chips 30a and 30b are connected in series, the position in the circuit is not particularly limited.
  • Zener diodes 30c are connected in parallel to the LED chips 30a and 30b. At this time, the Zener diodes 30c are connected with opposite polarities. Therefore, even if an instantaneous high voltage such as static electricity is applied to the light emitting diode chips 30a and 30b in either the forward direction or the reverse direction, the zener diodes 30c may prevent electrostatic discharge to protect the light emitting diode package.
  • Both terminals of the series-connected LED chips may be electrically connected to a bridge rectifier (not shown), and thus the LED package may be driven under a high voltage AC power source.
  • FIG. 4 is a plan view illustrating a high voltage LED package according to a second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view illustrating a package body of the high voltage LED package illustrated in FIG. 4 in more detail.
  • 4 is a bottom view illustrating a bottom surface of the LED package illustrated in FIG. 4.
  • the LED package according to the present embodiment includes a package body 121, a plurality of landing pads 123, a blue LED chip 30a, a plurality of red LED chips 30b, and a phosphor (not shown). ) And a pair of lead electrodes 129a and 129b.
  • the LED package may include bonding pads 125, 125a, and 125b and wires W.
  • the light emitting diode package of the present embodiment may further include a molding portion 31, an adhesive 33 and a lens 35, as described in the previous embodiment (see FIG. 2).
  • the package body 121 is formed of a ceramic laminated structure.
  • the ceramic laminate structure of the package body 121 is well illustrated in FIG. 5.
  • the package body 121 includes a lower package 1212 and an upper package 1214, and conductive patterns and an insulating material are disposed between the lower package 1212 and the upper package 1214. Intermediate layer 1215 that is present is interposed.
  • the lower part of the package 1212 has a two-layer structure of a first ceramic substrate 1212a and a second ceramic substrate 1212b.
  • the package lower portion 1212 may be formed of one insulating substrate, or may be formed of a multilayer structure in which three or more insulating substrates are stacked.
  • the package upper portion 1214 includes a third ceramic substrate 1214a and a fourth ceramic substrate 1214b stacked thereon.
  • the third ceramic substrate 1214a has a cavity in the center, and serves as a cavity wall for accommodating the light emitting diode chips in the cavity.
  • An inner surface R of the cavity wall is formed to be inclined, and a reflecting portion, in particular, a metal reflective layer may be formed on the inner surface R.
  • the fourth ceramic substrate 1214b includes a cavity having a size smaller than that of the third ceramic substrate 1214a, and is different from the third ceramic substrate 1214b due to the size difference of the cavities.
  • a stepped portion S is formed, and a lens (not shown) can be reliably fitted to the stepped portion S.
  • the conductive patterns of the chip mounting layer 1215 include a landing pad 123 and bonding pads 125, 125a, and 125b as shown in FIG. 4.
  • Each of the pair of lead electrodes 129a and 129b is connected to a corresponding conductive pattern among the conductive patterns on the lower part of the package 1214, and in particular, a side edge of the lower part of the package 1214, in particular, the lower part of the package 1214.
  • the bottom surface of the lower portion of the package 1214 that is, the bottom surface of the package body 121, extends along the side edges of the bottom of the package 1212.
  • the pair of lead electrodes 129a and 129b are widely spaced apart from each other at the bottom of the package body, for example, a conductive land pattern (not shown) on a PCB substrate (not shown). ) And by a soldering process.
  • the pair of lead electrodes 129a and 129b are spaced apart from the bottom of the package main body to the left and right sides thereof, and between them, that is, the heat dissipation portion having a metal pattern in the center area of the bottom of the package main body ( 120) is formed.
  • the heat dissipation part 120 may be spaced apart from the pair of lead electrodes 129a and 129b.
  • corner grooves g extending up and down are formed at each of the four side edges of the package body 121, and the pair of lead electrodes 129a and 129b are formed on the bottom of the package. It extends through the corner grooves g from the top surface of 1212 to the bottom surface of the package bottom 1212. Since the lead electrodes 129a and 129b are exposed to the side surface of the package body 121 in the corner grooves g, the lead electrodes 129a and 129b contribute to improving the heat dissipation performance of the LED package.
  • the lead electrodes 129a and 129b surround the package lower portion 1212 formed of the plurality of ceramic substrates 1212a and 1212b from the upper surface of the lower package package 1212 to the lower surface of the lower package package 1212. Since the ceramic substrate 1212a, 1212b constituting the package bottom is more firmly fixed.
  • the cavity bottom surface of the package body 121 may be at an interface between the package bottom 1212 and the package top 1214, and an intermediate layer 1215 is present at the interface.
  • the intermediate layer 1215 includes a conductive pattern including the landing pads 123 and the bonding pads 125, 125a, and 125b, and thus, the landing pads 123 and the The bonding pads 125, 125a, 125b are positioned on the cavity bottom surface of the package body 121.
  • one landing pad 123 may be positioned in a central area of the bottom of the cavity C, and other landing pads 123 may be disposed around the bottom of the cavity C. Referring to FIG. These landing pads 123 are disposed on the bottom surface of the cavity C while being spaced apart from each other.
  • the landing pads 123 may be formed of a metal material having a high reflectance such as Ag, Al, or Cu.
  • bonding pads 125, 125a, and 125b may be disposed on the bottom surface of the cavity C. These bonding pads 125, 125a, and 125b are spaced apart from the landing pads 123 and are positioned between the landing pads 123.
  • the bonding pads 125, 125a, and 125b may be formed of the same metal material as the landing pads 123. However, the bonding pads 125, 125a, and 125b may be formed of a conductive material different from the landing pads 123. .
  • Two bonding pads 125a and 125b of the bonding pads 125, 125a and 125b are electrically connected to lead electrodes 129a and 129b exposed to the side and bottom of the package body 121. .
  • the lead electrodes 129a and 129b are positioned at the bottom of the package body 121 to receive power from an external power source.
  • the lead electrodes 129a and 129b may be connected to a bridge rectifier.
  • the blue light emitting diode chip 30a may include a plurality of light emitting cells 30d (see FIG. 3) connected to each other in series on a single substrate as in the first embodiment. Pads for bonding wires are provided at both ends of the series-connected light emitting cells.
  • the blue LED chip 30a has light emitting cells made of an AlInGaN compound semiconductor, and the light emitting cells are connected to each other in series by wirings.
  • the light emitting cells may emit blue light by having an active region including an InGaN layer. As shown in FIG. 4, the blue light emitting diode chip 30a is mounted on the landing pad 125 positioned in the center region of the cavity.
  • red light emitting diode chips 30b are mounted on the landing pads 125 around the landing pads positioned in the center area, respectively. Therefore, the red light emitting diode chips 30b are disposed around the blue light emitting diode chip 30a.
  • the red light emitting diode chips 30b may emit red light by having an active region formed of an AlGaINP-based or AlGaAs-based compound semiconductor.
  • the blue light emitting diode chip 30a and the red light emitting diode chips 30b are connected in series between the bonding pads 125a and 125b through wires.
  • the series connection means that the LED chips 30a and 30b are connected so that forward current can flow when a voltage is applied at both ends thereof. That is, when the wires connect the light emitting diode chips 30a and 30b and the bonding pads 125, 125a and 125b to each other and a forward voltage is applied to the bonding pad 125a and the bonding pad 125b, the light emitting diode chips ( 30a, 30b) are driven (see FIG. 3).
  • a zener diode 30c may be mounted to protect the light emitting diode chips 30a and 30b.
  • Zener diode 30c is connected in parallel to the LED chips 30a and 30b to protect the LED chips from electrostatic discharge.
  • two zener diodes 30c may be connected in opposite polarities to each other in parallel to the LED chips (see FIG. 3).
  • the Zener diodes 30 may be mounted on the bonding pads 125a and 125b. Since the Zener diodes 30c have a vertical structure in which pads to which wires are bonded are located on different surface sides, one pad is connected to a bonding pad. Therefore, the Zener diodes connected in the opposite polarity may be provided by connecting the upper pads to each other with a wire.
  • FIG. 7 is a cross-sectional view showing a light emitting diode package according to a third embodiment of the present invention
  • FIG. 8 is a plan view showing a light emitting diode package according to a third embodiment of the present invention with a sealing material removed
  • FIG. 9. (A) and (b) are views for explaining metal patterns and lead electrodes provided in the package body of the light emitting diode package according to the present embodiment.
  • the light emitting diode package includes a package body 221 serving as a heat dissipation substrate, and a light emitting diode chip 220 mounted on the package body 221.
  • the light emitting diode package includes a light-transmissive encapsulant 231 covering the entire upper surface of the package body 221.
  • the light-transmissive encapsulant 231 is preferably formed by molding a silicone resin.
  • the light-transmissive encapsulant 231 may be formed of another light-transmissive resin such as an epoxy resin.
  • the transparent encapsulant 231 may include a convex lens shape having a center coinciding with the light emitting diode chip 220.
  • the package body 210 includes an upper substrate 211 formed of an insulating ceramic material (hereinafter referred to as an upper insulating substrate) and a lower substrate 212 formed of an insulating ceramic material (hereinafter referred to as a lower insulating substrate). do.
  • the upper insulating substrate 211 and the lower insulating substrate 212 are stacked up and down.
  • An adhesive material may be used to stack the insulating substrates.
  • the first upper conductive pattern 213a serving as a landing pad and the second upper conductive pattern 213b serving as a bonding pad are formed on the upper surface of the upper insulating substrate 211 to be spaced apart from each other.
  • the first and second upper conductive patterns 213a and 213b may be formed by plating a metal such as Au or Ag on the upper surface of the upper insulating substrate 211.
  • the light emitting diode chip 220 includes a vertical structure having electrodes at the top and the bottom thereof, respectively.
  • the light emitting diode chip 220 is die-attached to the first upper conductive pattern 13a so that the bottom electrode of the light emitting diode chip 220 is connected to the first upper conductive pattern 213a.
  • the upper electrode of the LED chip 220 is electrically connected to the second upper conductive pattern 213b by a bonding wire (W).
  • the light emitting diode chip 220 may be a lateral type including both a p-type electrode and an n-type electrode on an upper side thereof. In this case, the p-type and n-type electrodes of the light emitting diode chip 220 may be formed on the upper electrical pattern. A plurality of bonding wires are required for connecting to each of them.
  • the upper conductive patterns 213a and 213b are formed to define a circular region on the upper surface of the upper insulating substrate 211 together. Then, identification marks 2112 are formed to confirm or identify the position where the lens portion 231 (see FIG. 13) of the encapsulant is formed around the circular area.
  • the identification mark 2112 may be formed by black silk printing on the upper insulating substrate 211.
  • an alignment mark 2132 is formed on the first upper conductive pattern 213a in order to accurately align the LED chip in the manufacturing process of the LED package or to find a misalignment of the LED chip.
  • the alignment mark 2132 is formed by exposing the insulating substrate of the unplated region to the outside by not intentionally plating a portion of the upper conductive pattern 213a. For example, when the area where the alignment mark 2132 is to be formed is covered with a mask or the like and then plated, the unplated area remains as the alignment mark 2132.
  • a zener diode 222 is mounted on the first upper conductive pattern 213a, and the zener diode 222 and the second upper conductive pattern 213b are connected by a bonding wire (W).
  • W bonding wire
  • a first lower conductive pattern 215a and a second lower conductive pattern 215b that serve as terminal terminals of the lead electrodes are formed on the bottom surface of the lower insulating substrate 212.
  • the lower conductive patterns 215a and 215b are preferably formed by Ag plating. However, of course, the lower conductive patterns 215a and 215b may be formed of any metal other than Ag.
  • a first intermediate conductive pattern 214a and a second intermediate conductive pattern 214b are formed between the upper insulating substrate 211 and the lower insulating substrate 212.
  • the first and second intermediate conductive patterns 214a and 214b may be formed by Au plating or Ag plating.
  • the first upper conductive pattern 213a and the first intermediate conductive pattern 214a are connected by a first upper via 216a that vertically penetrates the upper insulating substrate 211.
  • 214a and the first lower conductive pattern 215a are connected by a first lower via 217a vertically penetrating the lower insulating substrate 212.
  • the second upper conductive pattern 213b and the first intermediate conductive pattern 214b are connected by a first upper via 216b that vertically penetrates the upper insulating substrate 211, and has a first intermediate conductivity.
  • the pattern 214b and the first lower conductive pattern 215b are connected by a second lower via 217b vertically penetrating the lower insulating substrate 212.
  • the first and second upper vias 216a and 216b and the first and second lower vias 217a and 217b are preferably thermally conductive and electrically conductive and have a high melting point tungsten material, but any other metallic material may be used. have.
  • the first upper conductive pattern 214a corresponds to the landing pad
  • the second upper conductive pattern 213b corresponds to the bonding pad.
  • the upper vias 216a and 216b, the middle conductive patterns 214a and 214b, the lower vias 217a and 217b, and the first and second lower conductive patterns 215a and 215b of the present embodiment may be formed. Lead electrodes of the first and second embodiments.
  • the lead electrodes extend along the lateral periphery of the package body to the bottom of the package body, but in this embodiment, the lead electrodes extend through the package body to the bottom of the package body.
  • the LED package may be mounted on a PCB (not shown), and the first and second lower conductive patterns 215a and 215b may be soldered with electrode pads (not shown) on the PCB. Can be connected by.
  • the first and second intermediate conductive patterns 214a and 214b extend to the side surfaces of the upper insulating substrate 211 and the lower insulating substrate 212, that is, the outermost sides of the package body 221 and are exposed to the outside. .
  • Conductive patterns and vias are more thermally conductive than insulated substrates. Therefore, the first and second intermediate conductive patterns 214a and 214b are directly exposed to the outside air at the side surface of the package main body 221, thereby improving heat dissipation performance due to convection of the package main body 221.
  • the package body 221 is divided into a plurality of package bodies 221 by a dicing process from one large substrate including insulating substrates, conductive patterns, vias, and the like, of which a plurality of packages can be made.
  • the light emitting diode package or the package body 221 includes a cut surface by dicing, and includes a side surface of the upper insulating substrate 211 and a side surface of the lower insulating substrate 212 on the cut surface. do.
  • the first and second intermediate conductive patterns 214a and 214b extend to the cut surface and are exposed to the outside.
  • both the upper conductive patterns 213a and 213b and the lower conductive patterns 215a and 215b described above do not extend to the cut surface, that is, the side surfaces of the upper insulating substrate 211 and the lower insulating substrate 212. Areas are limited.
  • first and second intermediate conductive patterns 214a and 214b are formed on the upper surface of the lower insulating substrate 212, that is, between the upper insulating substrate and the lower insulating substrate. It can be seen that the coincides with the outer side surfaces of the insulating substrate 212.
  • the first and second lower conductive patterns 215a and 215b may not have all sides of the first and second lower conductive patterns 215a and 215b, and the lower insulating substrate 212 may be formed. It can be seen that the areas are confined to the sides. Referring to FIG. 8, it can be seen that the regions of the first and second upper conductive patterns 213a and 213b are also limited to the inner side of the upper insulating substrate 211.
  • the first upper via 216a and the first lower via 217a are connected to each other in a first intermediate conductive pattern 214a.
  • the second upper via 126b and the second lower via 217b are alternately connected to the second intermediate conductive pattern 214b.
  • the staggered arrangement of the upper vias 216a or 216b and the lower vias 217a or 217b is compared with the case of arranging the upper vias and the lower vias in a straight line.
  • the overall length of the thermal path leading to the lower via 216b via 214a or 214b is increased, whereby heat can spread more evenly into the package body 221 and can be released to the outside more efficiently.
  • the light emitting diode package according to the present embodiment includes first and second heat sink patterns 218a and 218b as heat dissipation portions, and heat transfer. It further includes vias 219.
  • the first heat sink pattern 218a is formed between the upper insulating substrate 211 and the lower insulating substrate 212, and the second heat sink pattern 218b is formed on the bottom surface of the lower insulating substrate 212. Is formed.
  • the first heat sink pattern 218a is disposed between the first intermediate conductive pattern 214a and the second intermediate conductive pattern 214b on the upper surface of the lower insulating substrate 212, and the first and second intermediate conductive patterns It is good to form by the same plating process using the same metal material as 214a, 214b.
  • the second heat sink pattern 218b is disposed between the first lower conductive pattern 215a and the second lower conductive pattern 215b on the bottom surface of the lower insulating substrate 212, and the first and second lower conductive patterns 218b are disposed on the bottom surface of the lower insulating substrate 212. It is preferable to form by the same plating process using the same metal material as the conductive patterns 215a and 215b.
  • the first and heat sink patterns 218a and 218b and the heat transfer vias 219 are added to increase heat dissipation performance near the center of the package body 221.
  • the intermediate conductive pattern, the lower vias, and the lower conductive pattern are described above. To compensate for the heat dissipation towards the outside of the package body.
  • the first upper conductive pattern 213a serving as the landing pad and the second upper conductive pattern serving as the bonding pad 213b are respectively formed on the package body 221.
  • a plurality of landing pads are provided on the package body including upper and lower insulating substrates and intermediate conductive patterns, vias, and lower conductive patterns are installed as in the first and first embodiments, and the plurality of landing pads are provided. It is also within the scope of the present invention to mount a plurality of light emitting diode chips on landing pads and connect the plurality of light emitting diode chips in series. In this case, a plurality of bonding pads may also be provided.
  • FIG. 10 is a cross-sectional view showing a package body of another embodiment
  • FIGS. 11A, 11B, and 11C are diagrams for explaining respective layers of the package body.
  • the package main body 221 includes an upper insulating substrate 211 and a lower insulating substrate 212 similarly to the package main body of the foregoing embodiment.
  • the number and arrangement of the conductive patterns and the upper or lower vias, which may also serve as the heat sink, are different. This will be described in more detail below.
  • the first upper conductive pattern 213a in the center, the second upper conductive pattern 213b on the left and right sides, and the third upper conductive pattern 213c are disposed on the upper insulating substrate 211.
  • a vertical LED chip or a lateral LED chip may be die-attached on the upper conductive pattern 213a.
  • the first upper conductive pattern 213a is not electrically connected to the light emitting diode chip.
  • the first lower conductive pattern 215a, the first upper via 216a, and the first upper via 217a may serve only as a heat sink.
  • the first upper conductive pattern 213a may serve as both a power supply to the light emitting diode chip and a heat sink.
  • the first and / or second upper conductive patterns 213b and / or 213c are electrically connected to the electrode (s) of the light emitting diode chip by bonding wire (s).
  • the first, second, and third upper conductive patterns 213a, 213b, and 213c do not reach the side surface of the upper insulating substrate 211, and regions are defined therein. This is to prevent the patterns from being damaged or dislodged during the cut separation process of the substrate as described in the previous embodiment.
  • First, second, and third intermediate conductive patterns 214a, 214b, and 214c are formed on the substrate.
  • the first intermediate conductive pattern 214a is connected to the first upper conductive pattern 213a by a first upper via 216a
  • the second intermediate conductive pattern 214b is connected to the second upper via 216b.
  • the third upper conductive pattern 213c is connected to the second upper conductive pattern 213b
  • the third intermediate conductive pattern 214c is connected to the third upper conductive pattern 213c by a third upper via 216c.
  • the first intermediate conductive pattern 214a has two sides exposed to the outside of the package body in line with the side surface of the lower insulating substrate 212, and the second and second Each of the three intermediate conductive patterns 214b and 214c is exposed to the outside of the package body in accordance with three sides of the lower insulating substrate 212.
  • first, second, and third lower conductive patterns 215a, 215b, and 215c are formed on a bottom surface of the lower insulating substrate 212.
  • the first lower conductive pattern 215a is connected to the first intermediate conductive pattern 214a by a first lower via 217a
  • the second lower conductive pattern 215b is connected to the second lower via 217b.
  • the third intermediate conductive pattern 214c is connected to the second intermediate conductive pattern 214b
  • the third lower conductive pattern 215c is connected to the third intermediate conductive pattern 214c by a third lower via 217c.
  • the first, second, and third lower conductive patterns 215a, 215b, and 215c do not reach the side surfaces of the lower insulating substrate 212, and regions are defined therein. This is to prevent the patterns from being damaged or deviated during the cutting separation process of the substrate.
  • the first upper via 216a and the first lower via 217a are alternately connected to the first intermediate conductive pattern 214a and the second upper via 216b.
  • the second lower via 217b are alternately connected to the second intermediate conductive pattern 214b, and the third upper via 216c and the third lower via 217c are connected to the first intermediate conductive pattern 214c. ) are staggered.
  • FIGS. 13A and 13B are cross-sectional views illustrating a package body according to another embodiment of the present invention, and is a plan view and a bottom view of the package body shown in FIGS. 13A and 13B.
  • the package body 221 includes a single ceramic substrate 211 ′ having insulation.
  • a first upper conductive pattern 213a and a second upper conductive pattern 213b are formed by metal plating, in particular, Ag plating or Au plating.
  • first lower conductive patterns 215a and 215b are formed on a bottom surface of the ceramic substrate 211 ′.
  • the first upper conductive pattern 213a and the first lower conductive pattern 215a are connected by a first conductive via 2170a, and the first upper conductive pattern 213b and the first lower conductive pattern 215b are connected to each other.
  • a lower heat sink pattern 2180 is formed on the bottom of the ceramic substrate 211 ′.
  • an upper heat sink pattern 2130 is formed on an upper surface of the ceramic substrate 211 ′.
  • the upper heat sink pattern 2130 may be connected to the lower heat sink pattern 2180 by heat transfer vias (not shown). In this case, it may be considered to omit the upper heat sink pattern 2130 and the heat transfer vias connected thereto while leaving the lower heat sink pattern 2180.

Landscapes

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Abstract

여기에서는 캐비티를 갖는 패키지 본체와, 직렬 연결된 복수개의 발광셀들을 갖는 발광 다이오드 칩과, 상기 발광 다이오드 칩에서 방출된 광을 파장 변환시키는 형광체와, 한 쌍의 리드 전극들을 포함하고, 상기 발광셀들은 상기 한 쌍의 리드 전극들 사이에서 직렬 연결되는 발광 다이오드 패키지가 개시된다.

Description

발광 다이오드 패키지
본 발명은 발광 다이오드 패키지에 관한 것으로, 특히, 고전압하에서 구동할 수 있는 고전압 발광 다이오드 패키지에 관한 것이다.
발광 다이오드를 실장한 발광 소자, 예컨대 발광 다이오드 패키지는 컬러 구현이 가능하여 표시등, 전광판 및 디스플레이용으로 널리 사용되고 있으며, 백색광을 구현할 수 있어 일반 조명용으로도 사용되고 있다. 발광 다이오드는 효율이 높고 수명이 길며 친환경적이어서 그것을 사용하는 분야가 계속해서 증가하고 있다.
한편, 백색 발광 소자는 주로 청색광을 방출하는 발광 다이오드와 황색 형광체의 조합으로 이루어진다. 그러나 청색 발광 다이오드와 황색 형광체의 조합에 의한 백색광은 일반적으로 적색 영역이 결핍되어 색온도가 높은 백색광이 구현되며, 일반 조명용에 적합하지 않다.
색온도가 낮은 온백색(warm white)을 구현하기 위해 적색 형광체가 사용될 수 있으나, 적색 형광체는 일반적으로 광 효율이 높지 않아 그 적용에 한계가 있다. 더욱이, 형광체는 시간이 경과함에 따라 외부에서 유입된 수분과 반응하여 효율이 떨어져 발광 소자의 수명을 단축시키는데, 적색 형광체는 녹색 또는 황색 형광체에 비해 효율이 상대적으로 더 빠르게 떨어지기 때문에 발광 소자의 수명을 더욱 단축시킨다.
한편, 가정용 전원 등을 이용하여 일반 조명용으로 발광 소자를 사용하기 위해서는 고전압하에서 구동할 수 있는 발광 다이오드 패키지를 제공할 필요가 있다. 일반적인 발광 다이오드 칩은 구동 전압이 2~4V 범위 내에 있어, 단일 발광 다이오드 칩을 고전압하에서 구동하는 것은 곤란하다. 따라서, 고전압 구동을 위해 복수개의 발광 다이오드 칩들을 직렬 연결하여 사용하게 된다. 그러나, 복수개의 발광 다이오드 칩들을 사용함에 따라 와이어 본딩 공정이 증가하며, 패키지의 크기가 증가하는 문제가 있다. 또한, 고전압하에서 구동할 경우, 발생되는 열이 많아 방열 대책이 필수적이며, 고전압 인가에 따른 누설전류를 방지할 필요가 있다. 특히, 적색 형광체를 대신하여 적색 발광 다이오드 칩을 청색 발광 다이오드 칩과 함께 사용할 경우, GaAs이나 InP와 같은 화합물 반도체를 기판으로 사용하는 적색 발광 다이오드 칩에서 기판을 통한 누설전류가 발생되기 쉽다. 이러한 누설전류는 전기적 안정성을 훼손하여 발광 다이오드 사용을 제한한다.
본 발명이 해결하고자 하는 과제는, 패키지의 크기를 소형화할 수 있는 고전압의 발광 다이오드 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 백색광, 특히 온백색광을 구현할 수 있는 발광 다이오드 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 발광 다이오드 칩들에서 발생될 수 있는 누설 전류를 방지하여 전기적 안정성을 제공할 수 있는 발광 다이오드 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 수분 침투를 완화시킬 수 있는 발광 다이오드 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 광 손실이 적고, 발광 다이오드의 실장 및/또는 와이어본딩의 제약이 적으면서도, 방열 효율은 높인 발광 다이오드 패키지를 제공하는 것이다.
상기 과제를 해결하기 위해, 본 발명에 따른 발광 다이오드 패키지는 캐비티를 갖는 패키지 본체, 직렬 연결된 복수개의 발광셀들을 갖는 발광 다이오드 칩 및 한 쌍의 리드 전극들을 포함한다. 상기 발광셀들은 상기 한 쌍의 리드 전극들 사이에서 직렬 연결된다. 복수개의 발광셀들을 갖는 발광 다이오드 칩을 실장함으로써 패키지 크기 증가를 완화할 수 있는 고전압 발광 다이오드 패키지를 제공할 수 있다.
한편, 상기 캐비티의 바닥면에 랜딩 패드가 위치할 수 있으며, 상기 발광 다이오드 칩은 상기 랜딩 패드 상에 실장될 수 있다. 또한, 상기 랜딩 패드와 이격되어 와이어들을 연결하기 위한 본딩 패드들이 상기 캐비티의 바닥면 상에 위치할 수 있다. 이들 중 두개의 본딩 패드들은 상기 한 쌍의 리드 전극들에 각각 연결된다.
또한, 상기 발광 다이오드 패키지는 제너 다이오드를 더 포함할 수 있다. 상기 제너 다이오드는 상기 발광 다이오드 칩에 병렬 연결된다. 나아가, 상기 두 개의 본딩 패드들 상에 각각 제너 다이오드들이 실장될 수 있다. 상기 제너 다이오드들은 서로 반대 극성으로 연결되어, 상기 발광 다이오드 칩에 병렬 연결될 수 있다. 이에 따라, 순방향 또는 역방향의 정전 방전을 방지할 수 있다.
한편, 상기 랜딩 패드는 반사율이 높은 금속 물질로 형성될 수 있다. 따라서, 상기 랜딩 패드를 이용하여 상기 발광 다이오드 칩에서 방출된 광을 반사시킬 수 있으며, 그 결과 고효율의 발광 다이오드 패키지를 제공할 수 있다.
한편, 상기 발광 다이오드 패키지는 상기 복수개의 발광셀들을 갖는 발광 다이오드 칩과 다른 파장의 광을 방출하는 적어도 하나의 발광 다이오드 칩을 더 포함할 수 있다. 이들 발광 다이오드 칩들 및 상기 형광체의 조합에 의해 다양한 색상의 광, 예컨대, 백색광을 구현할 수 있다.
한편, 몰딩부가 상기 복수개의 발광셀들을 갖는 발광 다이오드 칩과 상기 적어도 하나의 발광 다이오드 칩을 덮을 수 있으며, 상기 형광체는 상기 몰딩부 내에 분포될 수 있다.
상기 발광 다이오드 패키지는 서로 이격되어 상기 캐비티의 바닥면에 위치하는 복수개의 랜딩 패드들을 포함하고, 상기 복수개의 발광셀들을 갖는 발광 다이오드 칩 및 상기 적어도 하나의 발광 다이오드 칩이 각각 상기 랜딩 패드들 상에 실장될 수 있다. 또한, 이들 칩들은 상기 한 쌍의 리드 전극들 사이에서 서로 직렬 연결될 수 있다.
상기 복수개의 발광셀들을 갖는 발광 다이오드 칩은 청색광을 방출할 수 있으며, 상기 적어도 하나의 발광 다이오드 칩은 적색광을 방출할 수 있다.
복수개의 발광셀들이 직렬 연결된 청색 발광 다이오드 칩과 복수개의 적색 발광 다이오드 칩들을 직렬 연결함으로써 고전압 구동이 가능하며, 또한, 서로 이격된 랜딩 패드들 상에 각각 상기 발광 다이오드 칩들을 실장함으로써, 발광 다이오드 칩들에서 발생될 수 있는 누설전류를 방지할 수 있다. 나아가, 청색 발광 다이오드 칩 및 복수개의 적색 발광 다이오드 칩들과 형광체를 조합하여 고전압하에서 온백색광을 구현할 수 있다.
상기 형광체는 상기 청색 발광 다이오드 칩 및 상기 적색 발광 다이오드 칩들 상부에 배치되어, 상기 청색 발광 다이오드 칩에서 방출된 광을 파장 변환시킴과 아울러 상기 청색 발광 다이오드 칩에서 방출된 광 및 적색 발광 다이오드 칩들에서 방출된 광을 산란시키어 광을 균일하게 혼합한다.
본 발명의 몇몇 실시예들에 있어서, 상기 캐비티는 서로 단차진 제1 캐비티와 제2 캐비티를 포함할 수 있다. 여기서, 상기 제1 캐비티가 제2 캐비티의 아래쪽에 위치하며, 상기 랜딩패드들은 상기 제1 캐비티의 바닥면에 배치된다.
또한, 상기 고전압 발광 다이오드 패키지는 상기 제1 캐비티에서 상기 발광 다이오드 칩들을 덮는 몰딩부, 상기 제2 캐비티의 바닥면 및 상기 몰딩부 상에 형성된 렌즈 접착제 및 상기 렌즈 접착제에 의해 패키지 본체에 접착된 렌즈를 더 포함할 수 있다. 상기 렌즈에 의해 광의 지향각을 조절할 수 있다.
이때, 상기 형광체는 상기 몰딩부 내에 분포될 수 있다. 또한, 상기 몰딩부는 겔 타입 실리콘이고, 상기 렌즈 접착제는 듀로미터 쇼어 값이 60 이상인 고경도 실리콘일 수 있다. 겔 타입 실리콘 몰딩부와 고경도 실리콘 접착제의 조합에 의해 몰딩부와 접착제, 접착제와 렌즈 사이의 계면 특성을 강화할 수 있으며, 특히 계면 박리 및 수분 침투를 방지할 수 있다. 나아가, 수분 침투를 방지하기 위해 상기 렌즈는 글래스 렌즈인 것이 바람직하다.
일 실시예에 따라, 상기 패키지 본체는 기판들의 적층 구조인 패키지 하부와, 그 위에 적층되고 캐비티가 형성된 패키지 상부를 포함하며, 상기 리드 전극들은 상기 패키지 하부와 상기 패키지 상부 사이에 형성된 도전성 패턴들과 전기적으로 연결되며, 상기 리드 전극들은 상기 패키지 본체의 측면을 거쳐 상기 패키지 본체의 저면까지 연장될 수 있다. 또한, 상기 패키지 본체의 측면 외곽에는 홈들이 형성되며, 상기 리드 전극들 각각은 상기 홈들 각각을 따라 상기 패키지 본체의 저면까지 연장될 수 있다. 이때, 상기 홈들은 상기 패키지 본체의 측면 모서리들에 형성될 수 있다. 또한, 상기 패키지 하부는 2층 이상으로 적층된 세라믹 기판을 포함하며, 상기 리드 전극들은 상기 2층 이상으로 적층된 세라믹 기판들을 감싸 고정하는 형태를 갖는 것이 바람직하다. 상기 패키지 하부의 저면에는 상기 한 쌍의 리드 전극들이 서로 이격된 채 넓게 형성되고, 상기 리드 전극들 사이에는 금속 방열부가 형성될 수 있다.
일 실시예에 따라, 상기 패키지 본체는 상부 절연 기판과 상기 하부 절연 기판 상에 적층된 상부 절연 기판을 포함하며, 상기 상부 절연 기판의 상면에는 상부 도전 패턴들이 형성되고, 상기 상부 절연 기판과 상기 하부 절연 기판 사이에는 상부 비아들에 의해 상기 상부 도전 패턴들과 연결되는 중간 도전 패턴들이 형성되며, 상기 하부 절연 기판의 저면에는 하부 비아들에 의해 상기 중간 도전 패턴들과 연결되는 하부 도전 패턴들이 형성될 수 있다. 상기 상부 절연 기판과 상기 하부 절연 기판 사이 및 상기 하부 절연 기판의 저면에는 방열 히트싱크 패턴들이 각각 형성되고 상기 방열 히트싱크 패턴들은 상기 하부 절연 기판을 관통하는 열전달 비아에 의해 연결될 수 있다.
본 발명의 다른 측면에 따라, 패키지 본체와, 상기 패키지 본체 상에 실장되는 발광 다이오드 칩을 포함하는 발광 다이오드 패키지가 제공되며, 이 발광다이오드 패키지의 패키지 본체는, 상면에 복수의 상부 도전 패턴들을 갖는 상부 절연 기판과, 저면에 복수의 하부 도전 패턴들을 갖는 하부 절연 기판과, 상기 상부 절연 기판과 상기 하부 절연 기판 사이에 개재되는 복수의 중간 도전 패턴들과, 상기 상부 도전 패턴들 각각을 상기 중간 도전 패턴들 각각에 연결하도록 상기 상부 절연 기판에 형성된 상부 비아들과, 상기 중간 도전 패턴들 각각을 상기 하부 도전 패턴들 각각에 연결하도록 상기 하부 절연 기판에 형성된 하부 비아들을 포함한다.
일 실시예에 따라, 상기 발광 다이오드 패키지는, 상기 상부 절연 기판의 상면에 전체적으로 형성되어, 상기 발광 다이오드 칩과 상기 상부 도전 패턴들을 덮는 투광성 봉지재를 더 포함할 수 있다. 상기 투광성 봉지재는 상기 발광 다이오드 칩과 중심이 일치하는 렌즈부를 포함할 수 있다. 상기 중간 도전 패턴들 중 적어도 하나는 상기 상부 절연 기판 또는 상기 하부 절연 기판의 측면까지 연장되어 외부로 노출될 수 있다. 일 실시예에 따라, 상기 상부 절연 기판의 측면과 상기 하부 절연 기판의 측면은 동일 절단면 상에 있되, 상기 중간 도전 패턴들 중 적어도 하나는 상기 동일 절단면까지 연장되어 외부로 노출되며, 상기 상부 도전 패턴들 모두와 상기 하부 도전 패턴들 모두는 상기 동일 절단면에 미치지 않도록 영역들이 제한될 수 있다. 상기 상부 비아들 중 적어도 하나 상부 비아와 상기 하부 비아들 중 적어도 하나의 하부 비아는 상기 중간 도전 패턴들 중 적어도 하나의 중간 도전 패턴에 서로 엇갈린 채로 연결될 수 있다. 상기 상부 절연 기판의 상면에는 2개의 상부 도전 패턴이 형성될 수 있다. 상기 상부 절연 기판과 상기 하부 절연 기판 사이에는 제1 히트싱크 패턴이 형성되고, 상기 하부 절연 기판의 저면에는 제2 히트싱크 패턴이 형성되며, 상기 하부 절연 기판에는 상기 제1 히트싱크 패턴과 상기 제2 히트싱크 패턴을 연결하는 열전달 비아가 형성될 수 있다. 상기 상부 도전 패턴들은 중앙의 제1 상부 도전 패턴과 양측의 제2 상부 도전 패턴 및 제3 상부 도전 패턴을 포함할 수 있다. 상기 상부 도전 패턴들 중 적어도 하나의 상부 도전 패턴에 상기 발광 다이오드 칩의 얼라인 마크가 제공되되, 상기 얼라인 마크는 상기 상부 절연 기판의 상면이 상기 상부 도전 패턴 내에서 영역적으로 노출되어 형성될 수 있다. 상기 상부 절연 기판 상에는 상기 렌즈부의 위치 확인을 위한 식별 마크가 형성될 수 있다. 상기 복수의 상부 도전 패턴들, 상기 복수의 중간 도전 패턴들 및 상기 복수의 하부 도전 패턴들은 영역적인 금속 도금에 의해 형성될 수 있다.
본 발명의 또 다른 측면에 따라, 패키지 본체와, 상기 패키지 본체 상에 실장되는 발광 다이오드 칩을 포함하는 발광 다이오드 패키지가 제공되며, 상기 패키지 본체는, 금속 도금에 의해 절연 기판의 상면에 형성되며, 상기 발광 다이오드 칩이 다이 어태칭되거나 본딩 와이어에 의해 상기 발광 다이오드 칩과 전기적으로 연결되는 복수의 상부 도전 패턴들과, 금속 도금에 의해 상기 절연 기판의 저면에 형성되는 복수의 하부 도전 패턴들과, 상기 상부 도전 패턴들 각각으로부터 상기 절연 기판의 내부를 지나 상기 하부 도전 패턴들 각각에 연결되는 도전 재료들과, 금속 도금에 의해 상기 절연 기판의 저면에 형성되되, 상기 상부 도전 패턴들과는 전기적으로 분리되어 있는 히트싱크 패턴을 포함할 수 있다. 또한, 상기 절연 기판은 상면에 상기 상부 도전 패턴들이 형성되고 저면에 상기 하부 도전 패턴들이 형성된 단일 세라믹 기판으로 이루어진다. 일 실시예에 따라, 상기 절연 기판은, 상면에 상기 상부 도전 패턴들이 형성되는 상부 세라믹 기판과, 저면에 상기 하부 도전 패턴들이 형성된 하부 세라믹 기판의 적층 구조를 포함할 수 있다.
본 발명의 또 다른 측면에 따른 발광 다이오드 패키지는, 랜딩 패드를 포함하는 도전성 패턴들이 세라믹 기판과 상기 세라믹 기판 아래에 배치되는 하나 이상의 다른 세라믹 기판을 포함하는 패키지 본체와, 상기 랜딩 패드 상에 실장되는 발광 다이오드 칩과, 상기 도전성 패턴들 중 적어도 일부 도전성 패턴들에 연결된 채 상기 패키지 본체의 측면을 거쳐 상기 패키지 본체의 저면까지 연장된 리드 전극들을 포함한다. 일 실시예에 따라, 상기 발광 다이오드 칩은 직렬 연결된 복수의 발광셀을 포함할 수 있다. 또한, 상기 리드 전극들 각각은 상기 패키지 본체의 측면 모서리들 각각을 따라 상기 상기 패키지 본체의 저면까지 연장될 수 있다. 또한, 상기 패키지 본체의 측면 모서리들 각각에 상기 리드 전극들 각각을 수용하는 홈들이 형성될 수 있다.
복수개의 발광셀들이 직렬 연결된 발광 다이오드 칩을 채택함으로써 고전압 구동이 가능하며, 패키지의 크기가 증가하는 것을 완화할 수 있다. 또한, 복수개의 발광셀들이 직렬 연결된 발광 다이오드 칩 및 그것과 다른 파장의 광을 방출하는 발광 다이오드 칩을 조합함으로써 다양한 색상의 광을 구현할 수 있다. 또한, 서로 이격된 랜딩 패드들 상에 각각 상기 발광 다이오드 칩들을 실장함으로써, 발광 다이오드 칩들에서 발생될 수 있는 누설전류를 방지할 수 있다. 상기 랜딩 패드들은 발광 다이오드 칩들에서 발생된 열을 분산시킴으로써 발광 다이오드 패키지의 방열 특성을 향상시킨다. 나아가, 청색 발광 다이오드 칩 및 복수개의 적색 발광 다이오드 칩들과 형광체를 조합하여 고전압하에서 고출력의 백색광, 특히 온백색광을 구현할 수 있다. 또한, 겔 타입의 실리콘 몰딩부와 고경도 실리콘 접착제 및 글래스 렌즈를 채택함으로써, 외부에서 수분이 유입되는 것을 방지할 수 있다.
본 발명에 따르면 패키지 하부와 패키지 상부로 이루어진 패키지 본체를 이용하고, 패키지 하부와 패키지 상부 사이에 랜딩 패드(들)와 본딩 패드(들) 등의 도전성 패턴들을 포함하는 중간층을 개재하되, 도전성 패턴들 중 적어도 일부의 패턴들이 패키지 본체의 측면을 따라 패키지 본체의 하부까지 연장됨으로써, 도전성 패턴들의 외부 노출에 의한 방열 성능의 향상이 가능하고, 더 나아가, 그 도전성 패턴들이 패키지 하부, 특히, 2층 이상의 절연 기판(또는, 세라믹 기판)들을 감싸 고정하는 형태를 가져, 패키지 본체 하부의 보다 견고한 고정을 기할 수 있다.
또한, 본 발명의 한 실시예에 따르면, 방열 기판 구조의 패키지 본체 상면에 발광 다이오드 칩이 직접 실장되고, 그 상면에서 발광 다이오드 칩(들) 및/또는 제어다이오드(들) 와이어본딩이 이루어지므로, 발광 다이오드 칩(들)의 및/또는 제너다이오드(들)의 실장 및/또는 와이어본딩에 따른 공간적인 제약이 적다. 또한, 기판 형태의 패키지 본체는 상부 절연 기판과 하부 절연 기판을 포함하므로, 상기 절연 기판과 하부 절연 기판 사이에서 다른 방향으로의 방열 경로들이 추가로 생겨, 방열 효율이 높아진다. 또한, 중간 도전 패턴들에 의해 방열 경로를 늘리거나 방열 영역을 확대시키는 것이 가능하다. 중간 도전 패턴들은 열이 비아 또는 그 부근의 절연 기판에 열이 집중되는 것을 막아줄 수 있다. 하나의 중간 도전 패턴을 매개로 연결되는 상부 비아와 하부 비아를 서로 엇갈리기 위치시킴으로써, 절연 기판 내에 방열 경로를 더 늘리거나 방열 경로의 면적을 더 확장시키는 것이 가능하다. 중간 도전 패턴이 상기 상부 절연 기판 또는 하부 절연 기판 측면까지 연장되어 외부로 노출됨으로써, 대류에 의한 방열 효과를 높일 수 있다. 이때, 상기 방열 기판 구조의 패키지 본체는 다이싱 공정에 하나의 큰 기판으로 여러개로 분리하여 제작될 수 있는데, 상부 도전 패턴들과 하부 도전 패턴들이 다이싱에 의한 절단면에 미치지 않도록 그 영역들이 제함됨으로써, 상기 도전 패턴들이 손상되거나 떨어지는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 고전압 발광 다이오드 패키지를 설명하기 위한 평면도.
도 2는 도 1의 절취선 A-A를 따라 취해진 단면도.
도 3은 도 1의 발광 다이오드 패키지의 등가 회로도.
도 4는 본 발명의 제2 실시예에 따른 고전압 발광 다이오드 패키지를 설명하기 위한 평면도.
도 5에 도 4에 도시된 고전압 발광 다이오드 패키지의 패키지 본체를 보다 자세 설명하기 위한 단면도.
도 6은 도 4에 도시된 발광다이오드 패키지의 저면을 도시한 저면도.
도 7은 본 발명의 제3 실시예에 따른 발광 다이오드 패키지를 도시한 단면도.
도 8은 본 발명의 제3 실시예에 따른 발광 다이오드 패키지를 봉지재가 제거된 상태로 도시한 평면도.
도 9의 (a)는 도 7에 도시된 발광 다이오드 패키지의 중간 도전 패턴들과 하부 도전 패턴들을 보인 하부 절연 기판의 평면도.
도 9의 (b)는 도 7에 도시된 발광 다이오드 패키지의 중간 도전 패턴들과 하부 도전 패턴들을 보인 하부 절연 기판의 저면도.
도 10은 본 발명의 다른 형태에 따른 패키지 본체를 도시한 단면도.
도 11의 (a), (b) 및 (c)는 패키지 본체의 각 층들을 설명하기 위한 도면들.
도 12는 본 발명의 또 다른 형태에 따른 패키지 본체를 도시한 단면도.
도 13의 (a) 및 (b)는 도 12에 도시된 패키지 본체의 평면도 및 저면도.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명된 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 고전압 발광 다이오드 패키지를 설명하기 위한 평면도이고, 도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이고, 도 3은 도 1의 발광 다이오드 패키지의 등가 회로도이다.
도 1 및 도 2를 참조하면, 상기 발광 다이오드 패키지는 패키지 본체(21), 복수개의 랜딩 패드들(23), 청색 발광 다이오드 칩(30a), 복수개의 적색 발광 다이오드 칩들(30b), 형광체 및 한 쌍의 리드 전극들(29a, 29b)을 포함한다. 또한, 상기 발광 다이오드 패키지는 본딩 패드들(25, 25a, 25b), 와이어들, 몰딩부(31), 접착제(33) 및 렌즈(35)를 더 포함할 수 있다.
패키지 본체(21)는 세라믹 또는 플라스틱으로 형성될 수 있으며, 내열 특성 및 전기적 안정성을 위해 세라믹으로 형성되는 것이 바람직하다. 상기 패키지 본체(21)는 제1 캐비티(21a)와 제1 캐비티에서 단차지게 형성된 제2 캐비티(21b)를 가질 수 있다.
복수개의 랜딩 패드들(23)이 상기 패키지 본체(21)의 제1 캐비티(21a) 바닥면에 위치한다. 도시한 바와 같이, 제1 캐비티(21a)의 중앙 영역에 하나의 랜딩 패드가 위치하고, 그 주위에 랜딩 패드들이 배치될 수 있다. 이들 랜딩 패드들(23)은 서로 이격되어 제1 캐비티(21a)의 바닥면에 배치된다. 랜딩 패드들(23)은 Ag, Al이나 Cu와 같은 고반사율을 갖는 금속 물질로 형성될 수 있다.
한편, 상기 제1 캐비티(21a)의 바닥면에 본딩 패드들(25)이 배치될 수 있다. 이들 본딩 패드들(25)은 상기 랜딩 패드들(23)과 이격되어 배치되며, 랜딩 패드들(23) 사이에 위치한다. 상기 본딩 패드들(25)은 상기 랜딩 패드들(23)과 동일한 금속 물질로 형성될 수 있으나, 이에 한정되는 것은 아니며, 랜딩 패드들(23)과 다름 도전성 물질로 형성될 수도 있다. 상기 본딩 패드들(25) 중 두개의 본딩 패드들(25a, 25b)은 패키지 본체(21)의 외부에 노출된 리드 전극들(29a, 29b)에 전기적으로 연결되어 있다.
리드 전극들(29a, 29b)은 패키지 본체(21)의 바닥면에 위치하여 외부 전원으로부터 전력을 공급받는다. 또한, 상기 리드 전극들(29a, 29b)은 브리지 정류기에 연결될 수 있다.
청색 발광 다이오드 칩(30a)은 단일 기판 상에 서로 직렬 연결된 복수개의 발광셀들(30d)을 갖는다. 상기 청색 발광 다이오드 칩(30a)은 예컨대 12개의 발광셀들을 가질 수 있다. 상기 직렬 연결된 발광셀들의 양단에는 와이어들을 본딩하기 위한 패드들이 제공된다. 이러한 청색 발광 다이오드 칩(30a)은 AlInGaN계 화합물 반도체로 이루어진 발광셀들을 가지며, 이들 발광셀들은 배선들에 의해 서로 직렬 연결된다. 상기 발광셀들은 InGaN층을 포함하는 활성영역을 가지어 청색광을 방출할 수 있다. 상기 청색 발광 다이오드 칩(30a)은 제1 캐비티(21a)의 중앙 영역에 위치하는 랜딩 패드(23) 상에 실장된다.
한편, 복수개의 적색 발광 다이오드 칩들(30b)이 상기 중앙 영역에 위치하는 랜딩 패드 주위의 랜딩 패드들(23) 상에 각각 실장된다. 따라서 적색 발광 다이오드 칩들(30b)은 청색 발광 다이오드 칩(30a) 주위에 배치된다. 상기 적색 발광 다이오드 칩들(30b)은 AlGaINP계 또는 AlGaAs계 화합물 반도체로 이루어진 활성 영역을 가지어 적색광을 방출할 수 있다.
상기 청색 발광 다이오드 칩(30a) 및 적색 발광 다이오드 칩들(30b)은 와이어들을 통해 본딩 패드들(25a, 25b) 사이에서 서로 직렬 연결된다. 여기서, 직렬 연결은 그 양단에 전압이 인가되었을 때 순방향 전류가 흐를 수 있도록 발광 다이오드 칩들(30a, 30b)이 연결된 것을 의미한다. 즉, 와이어들이 발광 다이오드 칩들(30a, 30b)과 본딩 패드들(25, 25a, 25b)을 서로 연결하여 본딩 패드(25a)와 본딩 패드(25b)에 순방향 전압이 인가되었을 때 상기 발광 다이오드 칩들(30a, 30b)이 구동된다.
한편, 상기 발광 다이오드 칩들(30a, 30b)을 보호하기 위해 제너 다이오드(30c)가 실장될 수 있다. 제너 다이오드(30c)는 상기 발광 다이오드 칩들(30a, 30b)에 병렬 연결되어 정전 방전으로부터 상기 발광 다이오드 칩들을 보호한다. 도 3에 도시한 바와 같이, 두 개의 제너 다이오드들(30c)이 서로 반대극성으로 연결되어 상기 발광 다이오드 칩들에 병렬로 연결될 수 있다. 이때, 상기 제너 다이오드들(30)은 본딩 패드들(25a, 25b) 상에 실장될 수 있다. 상기 제너 다이오드들(30c)은 와이어가 본딩되는 패드들이 서로 다른 면측에 위치하는 수직형 구조이므로, 하나의 패드는 본딩 패드에 연결된다. 따라서 위쪽에 위치하는 패드들을 와이어로 서로 연결함으로써 반대극성으로 연결된 제너 다이오드들을 제공할 수 있다.
한편, 몰딩부(31)가 상기 제1 캐비티(21a) 내의 발광 다이오드 칩들(30a, 30b)을 덮는다. 상기 몰딩부(31)는 광 투과성 재료로 형성되며, 예컨대 에폭시나 실리콘으로 형성될 수 있다. 고전압 구동시 발광 다이오드 칩들(30a, 30b)에서 많은 열이 발생될 수 있으며, 이 열에 의해 몰딩부(31)에 열적 스트레스가 가해질 수 있다. 따라서, 상기 몰딩부(31)는 열적 스트레스에 안정하도록 예컨대 겔 타입 실리콘인 것이 바람직하다.
상기 몰딩부(31) 내에 형광체가 분포될 수 있다. 상기 형광체는 청색 발광 다이오드 칩(30a)에서 방출된 광의 일부를 파장변환시킨다. 예컨대, 상기 형광체는 녹색 형광체 또는 황색 형광체일 수 있다. 상기 형광체는 또한 청색 발광 다이오드 칩(30a) 및 적색 발광 다이오드 칩들(30b)에서 방출된 광을 산란시키어 이들 광을 혼합한다. 또한, 광 혼합을 위해, 상기 몰딩부(31) 내에 확산제가 분포될 수도 있다.
상기 몰딩부(31) 상에 렌즈 접착제(33)를 통해 렌즈(35)가 접착된다. 상기 렌즈 접착제(33)는 몰딩부(31)와 렌즈(35) 사이의 계면 특성을 향상시키기 위해 고경도 실리콘인 것이 바람직하다. 예컨대, 상기 고경도 실리콘은 듀로미터 쇼어 60 이상인 것이 바람직하다. 한편, 실리콘의 경도는 일반적으로 듀로미터 쇼어 100을 넘지 못한다.
상기 렌즈(35)는 플라스틱 렌즈일 수 있으나, 수분 침투를 방지하기 위해 글래스 렌즈인 것이 바람직하다. 상기 렌즈(35)는 제2 캐비티(21b) 상에 접착되며, 렌즈의 측면부에도 렌즈 접착제(33)가 접착되어 수분 침투를 방지한다. 상기 렌즈 접착제(33)는 제2 캐비티(21b)의 내벽과 렌즈(35) 사이를 채우며, 일부가 렌즈의 상부 곡면을 따라서 위로 올라간다. 이에 따라. 렌즈(35)와 제2 캐비티(21b)의 내벽 사이를 통해 수분이 침투하는 것을 방지하며, 또한 렌즈(35)를 패키지 본체(21)에 강하게 고정시킬 수 있다.
본 실시예에 있어서, 상기 적색 발광 다이오드 칩들(30b)은 와이어가 본딩되는 패드들이 동일면 측에 위치하는 2본딩 다이를 나타내지만, 서로 다른 면 측에 위치하는 1본딩 다이일 수도 있다. 이 경우, 본딩 패드들(25)은 생략될 수 있으며, 와이어들은 랜딩 패드들과 적색 발광 다이오드 칩들(30b)을 연결할 수 있다.
본 실시예에 있어서, 형광체가 상기 몰딩부(31) 내에 분포된 것으로 설명하였지만, 이에 한정되는 것은 아니다. 예컨대, 상기 형광체는 상기 몰딩부(31) 상부에 위치할 수도 있다.
본 실시예에 있어서, 청색 발광 다이오드 칩(30a)과 적색 발광 다이오드 칩들(30b)을 예로서 설명하였으나, 이에 한정되는 것은 아니며, 특정한 색상의 광을 구현하기 위해 서로 다른 파장의 광을 방출하는 발광 다이오드 칩들이 서로 조합되어 사용될 수 있다. 나아가, 직렬연결된 복수개의 발광셀들을 갖는 발광 다이오드 칩이 단독으로 사용될 수도 있다.
도 3은 도 1의 발광 다이오드 패키지의 등가회로도이다.
도 3을 참조하면, 리드 전극들(29a, 29b) 사이에서 청색 발광 다이오드 칩(30a) 및 적색 발광 다이오드 칩들(30b)이 직렬 연결되어 있다. 상기 청색 발광 다이오드 칩(30a)은 직렬 연결된 복수개의 발광셀들(30d)을 포함한다. 예컨대, 12개의 발광셀들(30d)이 단일 기판 상에서 직렬 연결될 수 있으며, 상기 청색 발광 다이오드 칩(30a)의 양 옆에 각각 3개의 적색 발광 다이오드 칩들(30b)이 연결되어 있다. 그러나 발광셀들 및 적색 발광 다이오드 칩들의 개수는 특별히 한정되는 것은 아니며, 인가되는 전압에 따라, 더 많은 수의 발광셀들을 갖는 청색 발광 다이오드 칩 및 적색 발광 다이오드 칩들이 패키지 내에 실장될 수 있다. 다만, 현재의 발광 다이오드 칩들의 광 효율 및 형광체의 변환 효율을 고려하여 발광셀의 개수와 적색 발광 다이오드 칩들의 개수의 비율은 약 2:1인 것이 온백색광을 구현하기 위해 바람직하다.
또한, 청색 발광 다이오드 칩(30a)이 청색 발광 다이오드 칩들의 중간에 연결되는 것으로 도시하였지만, 이들 칩들(30a, 30b)이 직렬 연결되는 한, 회로 내에서 그 위치는 특별히 한정되지 않는다.
한편, 제너 다이오드들(30c)이 상기 발광 다이오드 칩들(30a, 30b)에 병렬 연결되어 있다. 이때, 제너 다이오드들(30c)은 서로 반대 극성으로 연결된다. 따라서, 상기 발광 다이오드 칩들(30a, 30b)에 정전기와 같은 순간적인 고전압이 순방향 또는 역방향 어느 쪽으로 인가되어도, 상기 제너 다이오드들(30c)에 의해 정전 방전을 방지하여 발광 다이오드 패키지를 보호할 수 있다.
직렬 연결된 발광 다이오드 칩들의 양쪽 단자, 예컨대 리드 전극들(29a, 29b)는 브리지 정류기(도시하지 않음)에 전기적으로 연결될 수 있으며, 따라서 상기 발광 다이오드 패키지는 고전압 교류 전원하에서 구동될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 고전압 발광 다이오드 패키지를 설명하기 위한 평면도이고, 도 5에 도 4에 도시된 고전압 발광 다이오드 패키지의 패키지 본체를 보다 자세 설명하기 위한 단면도이며, 도 6은 도 4에 도시된 발광 다이오드 패키지의 저면을 도시한 저면도이다.
도 4를 참조하면, 본 실시예의 발광 다이오드 패키지는 패키지 본체(121), 복수개의 랜딩 패드들(123), 청색 발광 다이오드 칩(30a), 복수개의 적색 발광 다이오드 칩들(30b), 형광체(미도시) 및 한 쌍의 리드 전극들(129a, 129b)을 포함한다. 또한, 상기 발광 다이오드 패키지는 본딩 패드들(125, 125a, 125b) 및 와이어들(W)들을 포함할 수 있다. 도시하지는 않았지만, 본 실시예의 발광다이오드 패키지는 앞선 실시예에서 설명된 것과 같은, 몰딩부(31), 접착제(33) 및 렌즈(35)를 더 포함할 수 있다(도 2 참조).
본 실시예에서 상기 패키지 본체(121)는 세라믹 적층 구조로 형성된다. 상기 패키지 본체(121)이 세라믹 적층 구조는 도 5에 잘 도시되어 있다.
도 5를 참조하면, 상기 패키지 본체(121)는 패키지 하부(1212)와 패키지 상부(1214)를 포함하며, 상기 패키지 하부(1212)와 상기 패키지 상부(1214) 사이에는 도전성 패턴들과 절연 재료가 함께 있는 중간층(1215)이 개재된다. 상기 패키지 하부(1212)는 제1 세라믹 기판(1212a)과 제2 세라믹 기판(1212b)의 2층 구조로 되어 있다. 그러나, 상기 패키지 하부(1212)가 하나의 절연성 기판으로 이루어지거나, 또는 3개 이상의 절연 기판이 적층된 복층 구조로도 형성될 수 있다. 상기 패키지 상부(1214)는 제3 세라믹 기판(1214a)과 그 위에 적층된 제4 세라믹 기판(1214b)을 포함한다. 이때, 상기 제3 세라믹 기판(1214a)은 중앙에 캐비티를 구비하며, 그 캐비티 내에 발광다이오드 칩들을 수용하는 캐비티 벽으로서의 역할을 한다. 상기 캐비티 벽의 내면(R)은 경사지게 형성되며, 상기 내면(R)에는 반사부, 특히, 금속 반사층이 형성될 수 있다.
상기 제4 세라믹 기판(1214b)은, 상기 제3 세라믹 기판 (1214a)의 크기보다 작은 크기의 캐비티를 구비하여, 상기 그 캐비티들의 크기 차이에 의해, 상기 제3 세라믹 기판(1214b)과의 사이에 단차부(S)를 형성하며, 그 단차부(S)에는 렌즈(미도시됨)가 신뢰성 있게 끼워져 장착될 수 있다.
한편, 상기 칩 실장층(1215)의 도전성 패턴들은 도 4에 도시된 것과 같은 랜딩 패드(123)와 본딩 패드(125, 125a, 125b)들을 포함한다. 한 쌍의 리드 전극들(129a, 129b) 각각은, 상기 패키지 하부(1214) 상에 있는 도전성 패턴들 중 해당 도전성 패턴에 연결된 채, 상기 패키지 하부(1214)의 측면 외곽, 특히, 패키지 하부(1214)의 측면 모서리를 따라 상기 패키지 하부(1214)의 저면, 즉, 패키지 본체(121)의 저면까지 이어져서, 그 저면에 넓게 형성된다.
도 6을 참조하면, 상기 한 쌍의 리드 전극들(129a, 129b)은 상기 패키지 본체의 저면에서 서로 이격된 채 넓게 형성되어, 예컨대, PCB 기판(미도시됨) 상의 도전성 랜드 패턴(미도시됨)들과 솔더링 공정에 의해 연결될 수 있다. 본 실시예에서, 상기 한 쌍의 리드 전극들(129a, 129b)은 패키지 본체의 저면에서 좌우 양측으로 이격되어 있고, 그들 사이, 즉, 상기 패키지 본체의 저면 중앙 영역에는 금속 패턴으로 된 방열부(120)가 형성된다. 상기 패키지 본체(121)의 저면에서, 상기 방열부(120)가 상기 한 쌍의 리드 전극(129a, 129b)들에 대해 이격되어 있음은 물론이다.
도 4 내지 도 6을 참조하면, 패키지 본체(121)의 측면 네개의 모서리들 각각에 상하로 이어진 모서리 홈(g)들이 형성되되, 상기 한 쌍의 리드 전극들(129a, 129b)은 상기 패키지 하부(1212)의 상면으로부터 상기 패키지 하부(1212)의 저면까지 상기 모서리 홈(g)들을 통해 연장된다. 상기 리드 전극들(129a, 129b)들은, 상기 모서리 홈(g)들 내에서 패키지 본체(121)의 측면으로 노출되므로, 발광다이오드 패키지의 방열 성능을 향상시키는데 기여한다. 또한, 상기 리드 전극(129a, 129b)들은, 패키지 하부(1212)의 상면으로부터 상기 패키지 하부(1212)의 저면까지 복수의 세라믹 기판(1212a, 1212b)들로 된 패키지 하부(1212)를 감싸 안는 형태로 연장되므로, 상기 패키지 하부를 구성하는 상기 세라믹 기판(1212a, 1212b)들을 더 견고하게 고정한다.
상기 패키지 본체(121)의 캐비티 바닥면은 상기 패키지 하부(1212)와 상기 패키지 상부(1214)의 경계면에 있을 수 있으며, 그 경계면에는 중간층(1215)이 존재한다. 상기 중간층(1215)은, 앞에서 설명한 바와 같이, 상기 랜딩 패드(123)들과 상기 본딩 패드(125, 125a, 125b)를 포함하는 도전성 패턴을 포함하며, 따라서, 상기 랜딩 패드(123)들과 상기 본딩 패드(125, 125a, 125b)들은 패키지 본체(121)의 캐비티 바닥면 상에 위치하고 있다.
도 4에 잘 도시된 바와 같이, 캐비티(C) 바닥의 중앙 영역에 하나의 랜딩 패드(123)가 위치하고, 그 주위에 다른 랜딩 패드(123)들이 배치될 수 있다. 이들 랜딩 패드(123)들은 서로 이격된 채로 캐비티(C)의 바닥면에 배치된다. 랜딩 패드들(123)은 Ag, Al이나 Cu와 같은 고반사율을 갖는 금속 물질로 형성될 수 있다.
앞선 제2 실시예와 마찬가지로, 상기 캐비티(C)의 바닥면에 본딩 패드들(125, 125a, 125b)이 배치될 수 있다. 이들 본딩 패드들(125, 125a, 125b)은 상기 랜딩 패드들(123)과 이격되어 배치되며, 랜딩 패드들(123) 사이에 위치한다. 상기 본딩 패드들(125, 125a, 125b)은 상기 랜딩 패드들(123)과 동일한 금속 물질로 형성될 수 있으나, 이에 한정되는 것은 아니며, 랜딩 패드들(123)과 다른 도전성 물질로 형성될 수도 있다. 상기 본딩 패드들(125, 125a, 125b) 중 두개의 본딩 패드들(125a, 125b)은 상기 패키지 본체(121)의 측면 및 저면으로 노출된 리드 전극들(129a, 129b)에 전기적으로 연결되어 있다.
앞선 제1 실시예와 마찬가지로, 상기 리드 전극들(129a, 129b)은 패키지 본체(121)의 저면에 위치하여 외부 전원으로부터 전력을 공급받는다. 또한, 상기 리드 전극들(129a, 129b)은 브리지 정류기에 연결될 수 있다.
이때, 상기 청색 발광 다이오드 칩(30a)은 앞선 제1 실시예와 마찬가지로 단일 기판 상에 서로 직렬 연결된 복수개의 발광셀(30d; 도 3 참조)들을 포함할 수 있다. 직렬 연결된 발광셀들의 양단에는 와이어들을 본딩하기 위한 패드들이 제공된다. 이러한 청색 발광 다이오드 칩(30a)은 AlInGaN계 화합물 반도체로 이루어진 발광셀들을 가지며, 이들 발광셀들은 배선들에 의해 서로 직렬 연결된다. 상기 발광셀들은 InGaN층을 포함하는 활성영역을 가지어 청색광을 방출할 수 있다. 도 4에 도시된 바와 같이, 상기 청색 발광 다이오드 칩(30a)은 캐비티의 중앙 영역에 위치하는 랜딩 패드(125) 상에 실장된다.
한편, 복수개의 적색 발광 다이오드 칩들(30b)이 상기 중앙 영역에 위치하는 랜딩 패드 주위의 랜딩 패드들(125) 상에 각각 실장된다. 따라서 적색 발광 다이오드 칩들(30b)은 청색 발광 다이오드 칩(30a) 주위에 배치된다. 상기 적색 발광 다이오드 칩들(30b)은 AlGaINP계 또는 AlGaAs계 화합물 반도체로 이루어진 활성 영역을 가지어 적색광을 방출할 수 있다.
상기 청색 발광 다이오드 칩(30a) 및 적색 발광 다이오드 칩들(30b)은 와이어들을 통해 본딩 패드들(125a, 125b) 사이에서 서로 직렬 연결된다. 여기서, 직렬 연결은 그 양단에 전압이 인가되었을 때 순방향 전류가 흐를 수 있도록 발광 다이오드 칩들(30a, 30b)이 연결된 것을 의미한다. 즉, 와이어들이 발광 다이오드 칩들(30a, 30b)과 본딩 패드들(125, 125a, 125b)을 서로 연결하여 본딩 패드(125a)와 본딩 패드(125b)에 순방향 전압이 인가되었을 때 상기 발광 다이오드 칩들(30a, 30b)이 구동된다(도 3 참조).
한편, 상기 발광 다이오드 칩들(30a, 30b)을 보호하기 위해 제너 다이오드(30c)가 실장될 수 있다. 제너 다이오드(30c)는 상기 발광 다이오드 칩들(30a, 30b)에 병렬 연결되어 정전 방전으로부터 상기 발광 다이오드 칩들을 보호한다. 앞선 실시예와 마찬가지로, 두 개의 제너 다이오드들(30c)이 서로 반대극성으로 연결되어 상기 발광 다이오드 칩들에 병렬로 연결될 수 있다(도 3 참조). 이때, 상기 제너 다이오드들(30)은 본딩 패드들(125a, 125b) 상에 실장될 수 있다. 상기 제너 다이오드들(30c)은 와이어가 본딩되는 패드들이 서로 다른 면측에 위치하는 수직형 구조이므로, 하나의 패드는 본딩 패드에 연결된다. 따라서 위쪽에 위치하는 패드들을 와이어로 서로 연결함으로써 반대극성으로 연결된 제너 다이오드들을 제공할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 발광다이오드 패키지를 도시한 단면도이고, 도 8는 본 발명의 제3 실시예에 따른 발광다이오드 패키지를 봉지재가 제거된 상태로 도시한 평면도이며, 도 9의 (a) 및 (b)는 본 실시예에 따른 발광다이오드 패키지의 패키지 본체에 구비된 금속 패턴들 및 리드 전극들을 설명하기 위한 도면들이다.
도 7을 참조하면, 본 실시예에 따른 발광다이오드 패키지는 방열 기판의 역할을 하는 패키지 본체(221)와, 상기 패키지 본체(221) 상에 실장되는 발광다이오드 칩(220)을 포함한다. 또한, 상기 발광다이오드 패키지는 패키지 본체(221)의 상면을 전체적으로 덮는 투광성 봉지재(231)를 포함한다. 상기 투광성 봉지재(231)는 실리콘 수지를 몰딩하여 형성되는 것이 바람직하다. 하지만, 상기 투광성 봉지재(231)는 에폭시 수지 등 다른 종류의 투광성 수지에 의해 형성될 수 있다. 상기 투광성 봉지재(231)는 상기 발광다이오드 칩(220)과 중심이 일치하는 볼록한 렌즈 형상을 포함할 수 있다.
상기 패키지 본체(210)는 절연성의 세라믹 재질로 형성된 상부 기판(211; 이하 '상부 절연 기판'이라 함)과 절연성의 세라믹 재질로 형성된 하부 기판(212; 이하 '하부 절연 기판'이라 함)을 포함한다. 상기 상부 절연 기판(211)과 상기 하부 절연 기판(212)은 상하로 적층되어 있다. 상기 절연 기판들의 적층에는 접착물질이 이용될 수 있다. 상기 상부 절연 기판(211)의 상면에는 랜딩 패드로서의 역할을 하는 제1 상부 도전 패턴(213a)과 본딩 패드로서의 역할을 하는 제2 상부 도전 패턴(213b)이 서로 이격되어 형성된다. 상기 제1 및 제2 상부 도전 패턴(213a, 213b)은 Au 또는 Ag 등의 금속을 상기 상부 절연 기판(211)의 상면에 도금하여 형성될 수 있다.
본 실시예에서, 상기 발광다이오드 칩(220)은 상단과 하단에 각각 전극들을 구비한 수직형 구조를 포함한다. 상기 발광다이오드 칩(220)은 상기 제1 상부 도전 패턴(13a)에 다이 어태칭되어, 상기 발광다이오드 칩(220)의 하단 전극이 상기 제1 상부 도전 패턴(213a)과 연결된다. 상기 발광다이오드 칩(220)의 상단 전극은 본딩 와이어(W)에 의해 상기 제2 상부 도전 패턴(213b)과 전기적으로 연결된다. 상기 발광다이오드 칩(220)은 상부에 p형 전극과 n형 전극을 모두 포함하는 래터럴(lateral) 형일 수 있으며, 이 경우, 발광다이오드 칩(220)의 p형 및 n형 전극을 상기 상부 두전패턴들 각각에 연결하기 위한 복수의 본딩 와이어들이 요구된다.
도 8을 참조하면, 상부 도전 패턴들(213a, 213b)은 상기 상부 절연 기판(211)의 상면에 원형의 영역을 함께 한정하는 형상으로 형성된다. 그리고, 상기 원형의 영역 주위로 봉지재의 렌즈부(231; 도 13 참조)가 형성되는 위치를 확인 또는 식별하기 위한 식별 마크(2112)들이 형성된다. 상기 식별 마크(2112)는 상기 상부 절연 기판(211)에 블랙 실크 인쇄를 하여 형성될 수 있다.
또한, 발광다이오드 패키지의 제조 공정에서 발광다이오드 칩을 정확하게 정렬하기 위해 또는 발광다이오드 칩의 정렬 불량을 찾아내기 위해, 얼라인 마크(2132)가 상기 제1 상부 도전 패턴(213a)에 형성된다. 상기 얼라인 마크(2132)는 상기 상부 도전 패턴(213a) 내 일부 영역에 의도적으로 도금을 하지 않음으로써, 도금되지 않은 영역의 절연 기판이 외부로 노출되는 것에 의해 형성된다. 예컨대, 얼라인 마크(2132)가 형성될 영역을 마스크 등으로 가린 후, 도금을 하면, 도금되지 않은 영역이 얼라인 마크(2132)로 남는다. 본 실시예에서, 상기 제1 상부 도전 패턴(213a)에는 제너다이오드(222)가 실장되며, 제너다이오드(222)와 제2 상부 도전 패턴(213b)은 본딩 와이어(W)에 의해 연결되어 있다. 두개의 본딩 와이어(W, W)가 상기 발광다이오드 칩(220)의 두 전극들과 제2 상부 도전 패턴(213b)을 연결하는 것으로 도시되어 있지만, 본딩 와이어의 개수가 본 발명을 한정하는 것은 아니다.
다시 도 7을 참조하면, 하부 절연 기판(212)의 저면에는 리드 전극들의 말단 단자들로서의 역할을 하는 제1 하부 도전 패턴(215a)과 제2 하부 도전 패턴(215b)이 형성된다. 상기 하부 도전 패턴(215a, 215b)들은 Ag 도금에 의해 형성되는 것이 바람직하다. 그러나, 상기 하부 도전 패턴(215a, 215b)이 Ag가 아닌 다른 임의의 금속으로 형성될 수 있음은 물론이다. 또한, 상기 상부 절연 기판(211)과 하부 절연 기판(212)의 사이에는 제1 중간 도전 패턴(214a)과 제2 중간 도전 패턴(214b)이 형성된다. 상기 제1 및 제2 중간 도전 패턴들(214a, 214b)은 Au 도금 또는 Ag 도금에 의해 형성되는 것이 바람직하다.
상기 제1 상부 도전 패턴(213a)과 상기 제1 중간 도전 패턴(214a)은 상기 상부 절연 기판(211)을 수직으로 관통하는 제1 상부 비아(216a)에 의해 연결되며, 제1 중간 도전 패턴(214a)과 상기 제1 하부 도전 패턴(215a)은 상기 하부 절연 기판(212)을 수직으로 관통하는 제1 하부 비아(217a)에 의해 연결된다. 또한, 상기 제2 상부 도전 패턴(213b)과 상기 제1 중간 도전 패턴(214b)은 상기 상부 절연 기판(211)을 수직으로 관통하는 제1 상부 비아(216b)에 의해 연결되며, 제1 중간 도전 패턴(214b)과 상기 제1 하부 도전 패턴(215b)은 상기 하부 절연 기판(212)을 수직으로 관통하는 제2 하부 비아(217b)에 의해 연결된다. 제1 및 제2 상부 비아(216a, 216b) 그리고 제1 및 제2 하부 비아(217a, 217b)는 열전도성 및 전기 전도성 좋고 융점이 높은 텅스텐 재료가 선호되지만, 다른 임의의 금속 재료가 이용될 수도 있다. 앞선 본 발명의 제1 및 제2 실시예와 본 실시예의 용어들을 비교하여 볼 때, 제1 상부 도전 패턴(214a)은 랜딩 패드에 해당되고, 제2 상부 도전 패턴(213b)은 본딩 패드에 해당될 수 있다. 또한, 본 실시예의 상부 비아들(216a, 216b), 중간 도전 패턴들(214a, 214b)들, 하부 비아들(217a, 217b), 그리고 제1 및 제2 하부 도전 패턴들(215a, 215b)들은 제1 및 제2 실시예의 리드 전극들일 수 있다.
앞선 제2 실시예에서, 리드 전극들은 패키지 본체의 측면 외곽을 따라 패키지 본체의 저면으로 연장되었지만, 본 실시예의 경우, 패키지 본체를 관통하여, 리드 전극들이 패키지 본체의 저면까지 연장된다.
한편, 상기 발광다이오드 패키지, PCB(미도시됨) 상에 실장될 수 있으며, 이때, 상기 제1 및 제2 하부 도전 패턴(215a, 215b)은 PCB 상의 전극패드들(미도시됨)과 솔더링 공정에 의해 연결될 수 있다.
상기 제1 및 제2 중간 도전 패턴(214a, 214b)들은 상기 상부 절연 기판(211)과 상기 하부 절연 기판(212)의 측면, 즉, 패키지 본체(221)의 최 외곽까지 연장되어 외부로 노출된다. 도전 패턴들과 비아들은 절연 기판에 비해 상대적으로 열전도성이 뛰어나다. 따라서, 제1 및 제2 중간 도전 패턴(214a, 214b)이 패키지 본체(221)의 측면의 외부 공기에 직접 노출됨으로써, 패키지 본체(221)의 대류에 의한 방열 성능의 더 좋아진다.
본 실시예에서, 상기 패키지 본체(221)는, 복수의 패키지를 만들 수 있는 적층 구조의 절연성 기판들, 도전성 패턴들, 비아들 등을 포함하는 하나의 큰 기판으로로부터 다이싱 공정에 의해 여러 개로 분리된 방열 기판들 중 하나이다. 더 구체적으로, 상기 발광다이오드 패키지 또는 상기 패키지 본체(221)는 다이싱에 의한 절단면을 포함하며, 그 절단면 상에 상기 상부 절연 기판(211)의 측면과 상기 하부 절연 기판(212)의 측면이 포함된다. 상기 제1 및 제2 중간 도전 패턴(214a, 214b)들은 상기 절단면까지 연장되어 외부로 노출되는 것이다. 이에 반해, 전술한 상부 도전 패턴(213a, 213b) 모두와 상기 하부 도전 패턴(215a, 215b) 모두는 상기 절단면, 즉, 상부 절연 기판(211)과 하부 절연 기판(212)의 측면에 미치지 않도록 그 영역들이 제한된다.
도 9의 (a)를 참조하면, 제1 및 제2 중간 도전 패턴(214a, 214b)들이 하부 절연 기판(212)의 상면, 즉, 상부 절연 기판과 하부 절연 기판의 사이에서, 3개의 변이 하주 절연 기판(212)의 외곽 측면들과 일치하고 있음을 알 수 있다. 또한, 도 9의 (b)를 참조하면, 제1 및 제2 하부 도전 패턴(215a, 215b)들은 자체 모든 변들이 하부 절연 기판(212)의 측면과 일치하지 않고, 하부 절연 기판(212)의 측면 안쪽으로 그 영역들이 제한되어 있음을 알 수 있다. 도 8을 참조하면, 상기 제1 및 제2 상부 도전 패턴(213a, 213b)도 상부 절연 기판(211)의 측면 안쪽으로 그 영역들이 제한되어 있음을 알 수 있다.
다시 도 7을 참조하면, 상기 제1 상부 비아(216a)와 상기 제1 하부 비아(217a)는 제1 중간 도전 패턴(214a)에 서로 엇갈린 채로 연결된다. 또한, 상기 제2 상부 비아(126b)와 상기 제2 하부 비아(217b)는 제2 중간 도전 패턴(214b)에 서로 엇갈린 채로 연결된다. 하나의 중간 도전 패턴(214a 또는 214b)을 매개로 연결되는 상부 비아(216a)와 하부 비아(216b)를 서로 엇갈리기 위치시킴으로써, 상부 및 하부 절연 기판(211, 212)들 내에 방열 경로를 더 늘릴 수 있고, 방열 경로의 면적을 더 확장시킬 수 있다. 그리고, 상기 상부 비아(216a 또는 216b)와 상기 하부 비아(217a 또는 217b)의 엇갈린 배치는, 상부 비아와 하부 비아를 일직선상으로 배치하는 경우에 비해, 상부 비아(216a 또는 216b)로부터 중간 도전 패턴(214a 또는 214b)을 거쳐 하부 비아(216b)로 이어지는 열 경로의 전체 길이를 증가시키며, 이에 의해, 열은 패키지 본체(221) 내로 보다 균일하게 퍼져서 보다 효율적으로 외부에 방출될 수 있다.
도 7과 도 9의 (a) 및 도 9의 (b)를 참조하면, 본 실시예에 따른 발광다이오드 패키지는, 방열부들로서의 제1 및 제2히트싱크 패턴(218a, 218b)들과, 열전달 비아(219)를 더 포함한다. 상기 제1 히트싱크 패턴(218a)은 상기 상부 절연 기판(211)과 상기 하부 절연 기판(212) 사이에 개재되어 형성되며, 상기 제2 히트싱크 패턴(218b)은 하부 절연 기판(212)의 저면에 형성된다.
상기 제1 히트싱크 패턴(218a)은 하부 절연 기판(212)의 상면에서 제1 중간 도전 패턴(214a)과 제2 중간 도전 패턴(214b) 사이에 배치되며, 상기 제1 및 제2 중간 도전 패턴(214a, 214b)과 동일한 금속 재료를 이용한 동일한 도금 공정에 의해 형성되는 것이 좋다. 또한, 상기 제2 히트싱크 패턴(218b)은 하부 절연 기판(212)의 저면에서 제1 하부 도전 패턴(215a)과 제2 하부 도전 패턴(215b) 사이에 배치되며, 상기 제1 및 제2 하부 도전 패턴(215a, 215b)과 동일한 금속 재료를 이용한 동일한 도금 공정에 의해 형성되는 것이 좋다.
상기 제1 및 히트싱크 패턴(218a, 218b)과 열전달 비아(219)는, 패키지 본체(221) 중앙 부근에서 방열 성능을 높이도록 추가되는 것으로서, 전술한 중간 도전성 패턴과 하부 비아들 그리고 하부 도전 패턴들에 의해 방열이 패키지 본체의 외곽쪽으로 치우치는 것을 보완한다.
전술한 본 발명의 제3 실시예에 따르면, 랜딩 패드로서의 역할을 하는 제1 상부 도전성 패턴(213a)과 본딩 패드(213b)로서의 역할을 하는 제2 상부 도전성 패턴이 패키지 본체(221) 상에 각각 하나씩 존재한다. 하지만, 상부 및 하부 절연 기판을 포함하고 거기에 중간 도전 패턴들, 비아들, 하부 도전 패턴들이 설치된 패키지 본체 상에 복수개의 랜딩 패드들을 앞선 제1 및 제1 실시예와 같이 마련하고, 그 복수개의 랜딩 패드들에 복수의 발광다이오드 칩을 실장하여, 이 복수의 발광다이오드 칩들을 직렬로 연결하는 것도 본 발명의 범위 내에 있다. 이때, 본딩 패드들도 복수개로 마련할 수 있음은 물론이다.
이하에서는 본 발명에 적용될 수 있는 패키지 본체의 다른 형태에 대해 설명하기고 한다. 앞에서 상세히 설명된 내용은 중복을 피하기 위해 구체적인 설명을 피한다. 그리고, 동일한 요소에 대해서는 동일한 도면부호가 사용되었다.
도 10은 다른 실시 형태의 패키지 본체를 도시한 단면도이고, 도 11의 (a), (b) 및 (c)는 상기 패키지 본체의 각 층들을 설명하기 위한 도면들이다.
도 10에 도시된 바와 같이, 패키지 본체(221)은, 앞선 실시 형태의 패키지 본체와 마찬가지로, 상부 절연 기판(211)과 하부 절연 기판(212)을 포함한다. 다만, 앞선 실시 형태의 패키지 본체(221)에 이용되었던 히트싱크의 패턴들 및 열전달 비아가 생략되는 대신, 히트싱크의 역할도 할 수 있는 도전성 패턴들 및 상부 또는 하부 비아들의 개수 및 배치가 다르다. 이에 대해서 보다 구체적으로 설명하면 아래와 같다.
도 10 및 도 11의 (a)를 참조하면, 상부 절연 기판(211) 상에는 중앙의 제1 상부 도전 패턴(213a)과 좌우 양측의 제2 상부 도전 패턴(213b) 및 제3 상부 도전 패턴(213c)이 형성된다. 상기 상부 도전 패턴(213a) 상에는 수직형 발광다이오드 칩 또는 래터럴형 발광다이오드 칩이 다이 어태칭될 수 있다. 래터럴형 발광다이오드 칩이 제1 상부 도전 패턴(213a) 상에 다이 어태칭되는 경우, 제1 상부 도전 패턴(213a)은 발광다이오드 칩과 전기적으로 연결되지 않으므로, 이하 설명될 제1 중간 도전 패턴(214a), 제1 하부 도전 패턴(215a), 제1 상부 비아(216a) 및 제1 상부 비아(217a)와 함께 히트싱크로서의 역할만을 할 것이다. 이와 달리, 수직형 발광다이오드 칩이 제1 상부 도전 패턴(213a) 상에 다이 어태칭되는 경우, 수직형 발광다이오드 칩의 하부 전극이 제1 상부 도전 패턴(213a)과 전기적으로 연결된다. 따라서, 제1 상부 도전 패턴(213a)은 발광다이오드 칩에 전력을 공급하는 역할과 히트싱크의 역할을 모두 할 수 있을 것이다. 도시하지는 않았지만, 상기 제1 및/또는 제2 상부 도전 패턴(213b 및/또는 213c)은 본딩 와이어(들)에 의해 상기 발광다이오드 칩의 전극(들)과 전기적으로 연결된다. 상기 제1, 제2, 제3 상부 도전 패턴(213a, 213b, 213c)들은 상부 절연 기판(211)의 측면에까지 미치지 못하고 그 안쪽에서 그 영역들이 정해진다. 이는 앞선 실시예에서 설명된 바와 같이 기판의 절단 분리 과정에서 패턴들이 손상되거나 이탈되는 것을 막기 위한 것이다.
도 10 및 도 11의 (b)를 참조하면, 하부 절연 기판(212)의 상면 또는 상부 절연 기판(211)의 저면, 즉, 상기 상부 절연 기판(211)과 상기 하부 절연 기판(212)의 사이에 제1, 제2, 제3 중간 도전 패턴(214a, 214b, 214c)이 형성된다. 상기 제1 중간 도전 패턴(214a)은 제1 상부 비아(216a)에 의해 상기 제1 상부 도전 패턴(213a)에 연결되고, 상기 제2 중간 도전 패턴(214b)은 제2 상부 비아(216b)에 의해 상기 제2 상부 도전 패턴(213b)에 연결되며, 상기 제3 중간 도전 패턴(214c)은 제3 상부 비아(216c)에 의해 상기 제3 상부 도전 패턴(213c)에 연결된다. 도 11의 (b)에 잘 도시된 바와 같이, 상기 제1 중간 도전 패턴(214a)은 두 변이 상기 하부 절연 기판(212)의 측면과 일치하여 패키지 본체의 외부로 노출되고, 상기 제2 및 제3 중간 도전 패턴(214b, 214c)들 각각은 3변이 상기 하부 절연 기판(212)의 측면과 일치하여 패키지 본체의 외부로 노출된다.
도 10 및 도 11의 (c)를 참조하면, 하부 절연 기판(212)의 저면에는 제1, 제2, 제3 하부 도전 패턴(215a, 215b, 215c)이 형성된다. 상기 제1 하부 도전 패턴(215a)은 제1 하부 비아(217a)에 의해 상기 제1 중간 도전 패턴(214a)에 연결되고, 상기 제2 하부 도전 패턴(215b)은 제2 하부 비아(217b)에 의해 상기 제2 중간 도전 패턴(214b)에 연결되며, 상기 제3 하부 도전 패턴(215c)은 제3 하부 비아(217c)에 의해 상기 제3 중간 도전 패턴(214c)에 연결된다. 상기 제1, 제2, 제3 하부 도전 패턴(215a, 215b, 215c)들은 하부 절연 기판(212)의 측면에까지 미치지 못하고 그 안쪽에서 그 영역들이 정해진다. 이는 기판의 절단 분리 과정에서 패턴들이 손상되거나 이탈되는 것을 막기 위한 것이다.
도 10에 잘 도시된 바와 같이, 상기 제1 상부 비아(216a)와 상기 제1 하부 비아(217a)는 제1 중간 도전 패턴(214a)에 서로 엇갈린 채로 연결되고, 상기 제2 상부 비아(216b)와 상기 제2 하부 비아(217b)는 제2 중간 도전 패턴(214b)에 서로 엇갈린 채로 연결되며, 상기 제3 상부 비아(216c)와 상기 제3 하부 비아(217c)는 제1 중간 도전 패턴(214c)에 서로 엇갈린 채로 연결된다.
도 12은 본 발명의 또 따른 형태에 따른 패키지 본체를 도시한 단면도이고, 도 13의 (a) 및 (b) 도 12에 도시된 패키지 본체의 평면도와 저면도이다.
도 12 및 도 13의 (a) 및 (b)을 참조하면, 본 실시예에 따른 패키지 본체(221)는 절연성을 갖는 단일 세라믹 기판(211')를 포함한다. 상기 세라믹 기판(211')의 상면에는 제1 상부 도전 패턴(213a) 및 제2 상부 도전 패턴(213b)이 금속 도금, 특히, Ag 도금 또는 Au 도금에 의해 형성된다. 또한, 상기 세라믹 기판(211')의 저면에는 제1 하부 도전 패턴(215a, 215b)이 형성된다. 상기 제1 상부 도전 패턴(213a)과 상기 제1 하부 도전 패턴(215a)은 제1 도전 비아(2170a)에 의해 연결되며, 상기 제1 상부 도전 패턴(213b)과 상기 제1 하부 도전 패턴(215b)은 제2 도전 비아(2170b)에 의해 연결된다. 상기 세라믹 기판(211')의 저면에는 하부 히트싱크 패턴(2180)이 형성된다.
도 13의 (b)를 참조하면, 상기 세라믹 기판(211')의 상면에는 상부 히트싱크 패턴(2130)이 형성된다. 상기 상부 히트싱크 패턴(2130)은 도시되지 않는 열전달 비아에 의해 상기 하부 히트싱크 패턴(2180)에 연결될 수 있다. 이때, 하부 히트싱크 패턴(2180)을 남긴 채, 상기 상부 히트싱크 패턴(2130)과 그에 연결된 열전달 비아를 생략하는 것도 고려될 수 있다.
위에서는 본 발명의 여러 실시예들이 구체적으로 설명되었다. 이때, 하나의 실시예에서 적용된 특정 구성이 다른 실시예에서 적용되어 있지 않다고 하여, 하나의 실시예에만 제한적으로 사용되는 것으로 간주되어서는 아니될 것이며, 일 실시예에 적용된 구성(들)이 다른 실시예에 적용된 구성(들)을 대신하거나, 또는 일 실시예에 적용된 구성을 다른 실시예에 추가로 적용하는 것이 가능하다는 점에 유의한다.

Claims (39)

  1. 캐비티를 갖는 패키지 본체;
    직렬 연결된 복수개의 발광셀들을 갖는 발광 다이오드 칩;
    상기 발광 다이오드 칩에서 방출된 광을 파장 변환시키는 형광체; 및
    한 쌍의 리드 전극들을 포함하고,
    상기 발광셀들은 상기 한 쌍의 리드 전극들 사이에서 직렬 연결된 것을 특징으로 하는 발광 다이오드 패키지.
  2. 청구항 1에 있어서, 서로 이격되어 상기 캐비티의 바닥면에 위치하는 랜딩 패드를 더 포함하고,
    상기 발광 다이오드 칩은 상기 랜딩 패드 상에 실장되는 것을 특징으로 하는 발광 다이오드 패키지.
  3. 청구항 2에 있어서, 상기 랜딩 패드와 이격되고, 와이어가 본딩되는 본딩 패드들을 더 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  4. 청구항 3에 있어서, 상기 본딩 패드들 중 두 개는 상기 한 쌍의 리드 전극들에 각각 연결된 것을 특징으로 하는 발광 다이오드 패키지.
  5. 청구항 4에 있어서, 상기 두 개의 본딩 패드들 상에 각각 실장된 제너 다이오드들을 더 포함하고, 상기 제너 다이오드들은 서로 반대 극성으로 연결되고, 상기 발광 다이오드 칩에 병렬 연결된 것을 특징으로 하는 발광 다이오드 패키지.
  6. 청구항 2에 있어서, 상기 랜딩 패드는 반사율이 높은 금속 물질로 형성된 것을 특징으로 하는 발광 다이오드 패키지.
  7. 청구항 1에 있어서, 상기 복수개의 발광셀들을 갖는 발광 다이오드 칩과 다른 파장의 광을 방출하는 적어도 하나의 발광 다이오드 칩; 및 상기 복수개의 발광셀들을 갖는 발광 다이오드 칩과 상기 적어도 하나의 발광 다이오드 칩을 덮는 몰딩부를 더 포함하고, 상기 형광체는 상기 몰딩부 내에 분포된 것을 특징으로 하는 발광 다이오드 패키지.
  8. 청구항 7에 있어서, 상기 복수개의 발광셀들을 갖는 발광 다이오드 칩은 청색광을 방출하고, 상기 적어도 하나의 발광 다이오드 칩은 적색광을 방출하는 것을 특징으로 하는 발광 다이오드 패키지.
  9. 청구항 1에 있어서, 상기 캐비티는 서로 단차진 제1 캐비티와 제2 캐비티를 포함하는 발광 다이오드 패키지.
  10. 청구항 9에 있어서, 상기 제1 캐비티에서 상기 발광 다이오드 칩들을 덮는 몰딩부; 상기 제2 캐비티의 바닥면 및 상기 몰딩부 상에 형성된 렌즈 접착제; 및 상기 렌즈 접착제에 의해 패키지 본체에 접착된 렌즈를 더 포함하는 발광 다이오드 패키지.
  11. 청구항 10에 있어서, 상기 형광체는 상기 몰딩부 내에 분포된 발광 다이오드 패키지.
  12. 청구항 10에 있어서, 상기 몰딩부는 겔 타입 실리콘이고, 상기 렌즈 접착제는 듀로미터 쇼어 값이 60 이상인 고경도 실리콘인 발광 다이오드 패키지.
  13. 청구항 10에 있어서, 상기 렌즈는 글래스 렌즈인 것을 특징으로 하는 발광 다이오드 패키지.
  14. 청구항 1에 있어서, 상기 패키지 본체는 기판들의 적층 구조인 패키지 하부와, 그 위에 적층되고 캐비티가 형성된 패키지 상부를 포함하며, 상기 리드 전극들은 상기 패키지 하부와 상기 패키지 상부 사이에 형성된 도전성 패턴들과 전기적으로 연결되며, 상기 리드 전극들은 상기 패키지 본체의 측면을 거쳐 상기 패키지 본체의 저면까지 연장되는 것을 특징으로 하는 발광 다이오드 패키지.
  15. 청구항 1에 있어서, 상기 패키지 본체의 측면 외곽에는 홈들이 형성되며, 상기 리드 전극들 각각은 상기 홈들 각각을 따라 상기 패키지 본체의 저면까지 연장되는 것을 특징으로 하는 발광 다이오드 패키지.
  16. 청구항 15에 있어서, 상기 홈들은 상기 패키지 본체의 측면 모서리들에 형성되는 것을 특징으로 하는 발광 다이오드 패키지.
  17. 청구항 15에 있어서, 상기 패키지 하부는 2층 이상으로 적층된 세라믹 기판들을 포함하며, 상기 리드 전극들은 상기 2층 이상으로 적층된 세라믹 기판들을 감싸 고정하는 형태를 갖는 것을 특징으로 하는 발광 다이오드 패키지.
  18. 청구항 15에 있어서, 상기 패키지 하부의 저면에는 상기 한 쌍의 리드 전극들이 서로 이격된 채 넓게 형성되고, 상기 리드 전극들 사이에는 금속 방열부가 형성된 것을 특징으로 하는 발광 다이오드 패키지.
  19. 청구항 1에 있어서, 상기 패키지 본체는 상부 절연 기판과 상기 하부 절연 기판 상에 적층된 상부 절연 기판을 포함하며, 상기 상부 절연 기판의 상면에는 상부 도전 패턴들이 형성되고, 상기 상부 절연 기판과 상기 하부 절연 기판 사이에는 상부 비아들에 의해 상기 상부 도전 패턴들과 연결되는 중간 도전 패턴들이 형성되며, 상기 하부 절연 기판의 저면에는 하부 비아들에 의해 상기 중간 도전 패턴들과 연결되는 하부 도전 패턴들이 형성된 것을 특징으로 하는 발광 다이오드 패키지.
  20. 청구항 19에 있어서, 상기 상부 절연 기판과 상기 하부 절연 기판 사이 및 상기 하부 절연 기판의 저면에는 방열 히트싱크 패턴들이 각각 형성되고 상기 방열 히트싱크 패턴들은 상기 하부 절연 기판을 관통하는 열전달 비아에 의해 연결된 것을 특징으로 하는 발광 다이오드 패키지.
  21. 패키지 본체와, 상기 패키지 본체 상에 실장되는 발광 다이오드 칩을 포함하는 발광 다이오드 패키지로서,
    상기 패키지 본체는,
    상면에 복수의 상부 도전 패턴들을 갖는 상부 절연 기판;
    저면에 복수의 하부 도전 패턴들을 갖는 하부 절연 기판;
    상기 상부 절연 기판과 상기 하부 절연 기판 사이에 개재되는 복수의 중간 도전 패턴들;
    상기 상부 도전 패턴들 각각을 상기 중간 도전 패턴들 각각에 연결하도록 상기 상부 절연 기판에 형성된 상부 비아들; 및
    상기 중간 도전 패턴들 각각을 상기 하부 도전 패턴들 각각에 연결하도록 상기 하부 절연 기판에 형성된 하부 비아들을 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  22. 청구항 21에 있어서, 상기 상부 절연 기판의 상면에 전체적으로 형성되어, 상기 발광 다이오드 칩과 상기 상부 도전 패턴들을 덮는 투광성 봉지재를 더 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  23. 청구항 22에 있어서, 상기 투광성 봉지재는 상기 발광 다이오드 칩과 중심이 일치하는 렌즈부를 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  24. 청구항 21에 있어서, 상기 중간 도전 패턴들 중 적어도 하나는 상기 상부 절연 기판 또는 상기 하부 절연 기판의 측면까지 연장되어 외부로 노출된 것을 특징으로 하는 발광 다이오드 패키지.
  25. 청구항 21에 있어서, 상기 상부 절연 기판의 측면과 상기 하부 절연 기판의 측면은 동일 절단면 상에 있되, 상기 중간 도전 패턴들 중 적어도 하나는 상기 동일 절단면까지 연장되어 외부로 노출되며, 상기 상부 도전 패턴들 모두와 상기 하부 도전 패턴들 모두는 상기 동일 절단면에 미치지 않도록 영역들이 제한되는 것을 특징으로 하는 발광 다이오드 패키지.
  26. 청구항 21에 있어서, 상기 상부 비아들 중 적어도 하나 상부 비아와 상기 하부 비아들 중 적어도 하나의 하부 비아는 상기 중간 도전 패턴들 중 적어도 하나의 중간 도전 패턴에 서로 엇갈린 채로 연결되는 것을 특징으로 하는 발광 다이오드 패키지.
  27. 청구항 21에 있어서, 상기 상부 절연 기판의 상면에는 2개의 상부 도전 패턴이 형성된 것을 특징으로 하는 발광 다이오드 패키지.
  28. 청구항 27에 있어서, 상기 상부 절연 기판과 상기 하부 절연 기판 사이에는 제1 히트싱크 패턴이 형성되고, 상기 하부 절연 기판의 저면에는 제2 히트싱크 패턴이 형성되며, 상기 하부 절연 기판에는 상기 제1 히트싱크 패턴과 상기 제2 히트싱크 패턴을 연결하는 열전달 비아가 형성된 것을 특징으로 하는 발광 다이오드 패키지.
  29. 청구항 21에 있어서, 상기 상부 도전 패턴들은 중앙의 제1 상부 도전 패턴과 양측의 제2 상부 도전 패턴 및 제3 상부 도전 패턴을 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  30. 청구항 21에 있어서, 상기 상부 도전 패턴들 중 적어도 하나의 상부 도전 패턴에 상기 발광 다이오드 칩의 얼라인 마크가 제공되되, 상기 얼라인 마크는 상기 상부 절연 기판의 상면이 상기 상부 도전 패턴 내에서 영역적으로 노출되어 형성된 것을 특징으로 하는 발광 다이오드 패키지.
  31. 청구항 23에 있어서, 상기 상부 절연 기판 상에는 상기 렌즈부의 위치 확인을 위한 식별 마크가 형성된 것을 특징으로 발광 다이오드 패키지.
  32. 청구항 21에 있어서, 상기 복수의 상부 도전 패턴들, 상기 복수의 중간 도전 패턴들 및 상기 복수의 하부 도전 패턴들은 영역적인 금속 도금에 의해 형성된 것을 특징으로 하는 발광 다이오드 패키지.
  33. 패키지 본체와, 상기 패키지 본체 상에 실장되는 발광 다이오드 칩을 포함하는 발광 다이오드 패키지에 있어서, 상기 패키지 본체는,
    금속 도금에 의해 절연 기판의 상면에 형성되며, 상기 발광 다이오드 칩이 다이 어태칭되거나 본딩 와이어에 의해 상기 발광 다이오드 칩과 전기적으로 연결되는 복수의 상부 도전 패턴들;
    금속 도금에 의해 상기 절연 기판의 저면에 형성되는 복수의 하부 도전 패턴들;
    상기 상부 도전 패턴들 각각으로부터 상기 절연 기판의 내부를 지나 상기 하부 도전 패턴들 각각에 연결되는 도전 재료들; 및
    금속 도금에 의해 상기 절연 기판의 저면에 형성되되, 상기 상부 도전 패턴들과는 전기적으로 분리되어 있는 히트싱크 패턴을 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  34. 청구항 33에 있어서, 상기 절연 기판은 상면에 상기 상부 도전 패턴들이 형성되고 저면에 상기 하부 도전 패턴들이 형성된 단일 세라믹 기판으로 이루어진 것을 특징으로 하는 발광 다이오드 패키지.
  35. 청구항 33에 있어서, 상기 절연 기판은, 상면에 상기 상부 도전 패턴들이 형성되는 상부 세라믹 기판과, 저면에 상기 하부 도전 패턴들이 형성된 하부 세라믹 기판의 적층 구조를 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  36. 랜딩 패드를 포함하는 도전성 패턴들이 세라믹 기판과 상기 세라믹 기판 아래에 배치되는 하나 이상의 다른 세라믹 기판을 포함하는 패키지 본체;
    상기 랜딩 패드 상에 실장되는 발광 다이오드 칩; 및
    상기 도전성 패턴들 중 적어도 일부 도전성 패턴들에 연결된 채 상기 패키지 본체의 측면을 거쳐 상기 패키지 본체의 저면까지 연장된 리드 전극들을 포함하는 발광 다이오드 패키지.
  37. 청구항 36에 있어서, 상기 발광 다이오드 칩은 직렬 연결된 복수의 발광셀을 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  38. 청구항 36에 있어서, 상기 리드 전극들 각각은 상기 패키지 본체의 측면 모서리들 각각을 따라 상기 상기 패키지 본체의 저면까지 연장된 것을 특징으로 하는 발광 다이오드 패키지.
  39. 청구항 36에 있어서, 상기 패키지 본체의 측면 모서리들 각각에 상기 리드 전극들 각각을 수용하는 홈들이 형성된 것을 특징으로 하는 발광 다이오드 패키지.
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