WO2010050283A1

WO2010050283A1 - Memory cells and associative storage device using same

Info

Publication number: WO2010050283A1
Application number: PCT/JP2009/063789
Authority: WO
Inventors: 久忠宮武
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2008-10-31
Filing date: 2009-08-04
Publication date: 2010-05-06
Anticipated expiration: 2011-04-30
Also published as: TW201023185A

Abstract

Provided is a memory cell that can ensure stable operations of reading, writing and holding data and that is constituted by transistors the number of which is as small as possible. This CAM comprises a memory cell (10), write bit lines (BLTW, BLCW), a write word line (WWL), search/read bit lines (BLTSR, BLCSR), a read word line (RWL), and a search match line (ML). The memory cell (10) includes a latch circuit (12) consisting of cross-coupled CMOS inverters (14, 16); access transistors (TNWA 0, TNWA 1); a search comparator circuit (30) that compares an input data with data stored in the latch circuit (12); and a read transistor (TNRA). The read transistor (TNRA) has been additionally provided. Further, comparison transistors (TNC 0, TNC 1) each are used for search/read purposes. Moreover, read ports are separated from write ports, and search ports and the read ports are merged.

Description

Memory cell and associative memory device using the same

　本発明は、入力されたデータと同じデータを記憶しているか否かを検索する連想記憶装置に用いられるメモリセルに関し、さらに詳しくは、ＣＡＭ(Content-Addressable Memory)、キャッシュメモリ、ＴＬＢ(Translation look-aside buffer)などに用いられるメモリセルに関する。 The present invention relates to a memory cell used in an associative memory device that searches whether or not the same data as input data is stored, and more specifically, CAM (Content-Addressable Memory), cache memory, TLB (Translation -aside (buffer), etc.

　ＣＡＭは、全てのアドレスを同時に検索し、入力データと同じデータを格納しているアドレス又はそのデータに関連して連想されるデータを読み出すことができる半導体記憶装置である。 CAM is a semiconductor memory device that can search all addresses at the same time and read the address storing the same data as the input data or the data associated with the data.

　図１６は、従来のスタティック型ＣＡＭにおけるメモリセル及びその周辺を示す回路図である。同図に示されるように、メモリセル１は、ＳＲＡＭ(Static Random Access Memory)のメモリセルと同様に、クロスカップルされたＣＭＯＳ(Complimentary Metal Oxide Semiconductor)インバータ１４，１６と、アクセストランジスタＴＮＡ０，ＴＮＡ１とから構成される。ＣＭＯＳインバータ１４は、ｐチャネルＭＯＳトランジスタからなる負荷トランジスタＴＰ０と、ｎチャネルＭＯＳトランジスタからなる駆動トランジスタＴＮ０とから構成される。ＣＭＯＳインバータ１６は、ｐチャネルＭＯＳトランジスタからなる負荷トランジスタＴＰ１と、ｎチャネルＭＯＳトランジスタからなる駆動トランジスタＴＮ１とから構成される。アクセストランジスタＴＮＡ０のゲートはワード線ＷＬに接続され、一方ソース／ドレイン（読出書込兼用ビット線ＢＬＴＲＷの電位が記憶ノードＳＮＴの電位よりも低い場合はソース、読出書込兼用ビット線ＢＬＴＲＷの電位が記憶ノードＳＮＴの電位よりも高い場合はドレイン）は読出書込兼用ビット線ＢＬＴＲＷに接続され、他方ソース／ドレイン（記憶ノードＳＮＴの電位が読出書込兼用ビット線ＢＬＴＲＷの電位よりも低い場合はソース、記憶ノードＳＮＴの電位が読出書込兼用ビット線ＢＬＴＲＷの電位よりも高い場合はドレイン）は記憶ノードＳＮＴに接続される。アクセストランジスタＴＮＡ１のゲートはワード線ＷＬに接続され、一方ソース／ドレイン（読出書込兼用ビット線ＢＬＣＲＷの電位が記憶ノードＳＮＣの電位よりも低い場合はソース、読出書込兼用ビット線ＢＬＣＲＷの電位が記憶ノードＳＮＣの電位よりも高い場合はドレイン）は読出書込兼用ビット線ＢＬＣＲＷに接続され、他方ソース／ドレイン（記憶ノードＳＮＣの電位が読出書込兼用ビット線ＢＬＣＲＷの電位よりも低い場合はソース、記憶ノードＳＮＣの電位が読出書込兼用ビット線ＢＬＣＲＷの電位よりも高い場合はドレイン）は記憶ノードＳＮＣに接続される。通常のＳＲＡＭと同様、ＣＡＭもデータの読出及び書込を同時に行う必要がない場合が多いので、ビット線ＢＬＴＲＷ，ＢＬＣＲＷは読出及び書込で共用される。 FIG. 16 is a circuit diagram showing a memory cell and its periphery in a conventional static CAM. As shown in the figure, the memory cell 1 includes cross-coupled CMOS (Complimentary Metal Oxide Semiconductor) inverters 14 and 16 and access transistors TNA0 and TNA1, as well as SRAM (Static Random Access Memory) memory cells. Consists of The CMOS inverter 14 includes a load transistor TP0 composed of a p-channel MOS transistor and a drive transistor TN0 composed of an n-channel MOS transistor. The CMOS inverter 16 includes a load transistor TP1 made of a p-channel MOS transistor and a drive transistor TN1 made of an n-channel MOS transistor. The gate of access transistor TNA0 is connected to word line WL, while the source / drain (when the potential of read / write bit line BLTRW is lower than the potential of storage node SNT, the potential of source / read / write bit line BLTRW is The drain is connected to the read / write bit line BLTRW when it is higher than the potential of the storage node SNT, and the other source / drain (the source when the potential of the storage node SNT is lower than the potential of the read / write bit line BLTRW) When the potential of storage node SNT is higher than the potential of read / write combined bit line BLTRW, the drain) is connected to storage node SNT. Access transistor TNA1 has its gate connected to word line WL, while source / drain (when the potential of read / write bit line BLCRW is lower than the potential of storage node SNC, the potential of source / read / write bit line BLCRW is The drain is connected to the read / write bit line BLCRW when it is higher than the potential of the storage node SNC, and the other source / drain (the source when the potential of the storage node SNC is lower than the read / write bit line BLCRW) When the potential of storage node SNC is higher than the potential of read / write bit line BLCRW, the drain) is connected to storage node SNC. Like normal SRAM, CAM often does not need to read and write data at the same time, so bit lines BLTRW and BLCRW are shared for reading and writing.

　メモリセル１はさらに、外部からビット線ＢＬＴＳ，ＢＬＣＳ経由で入力されたデータをメモリセル１に記憶されているデータと比較する検索用比較回路２を備える。検索用比較回路２は、ｎチャネルＭＯＳトランジスタからなる比較トランジスタＴＮＣ０と、ｎチャネルＭＯＳトランジスタからなる比較トランジスタＴＮＣ１と、ｎチャネルＭＯＳトランジスタからなるマッチトランジスタＴＮＭとから構成される。比較トランジスタＴＮＣ０のゲートは記憶ノードＳＮＣに接続され、一方ソース／ドレインは検索専用ビット線ＢＬＴＳに接続され、他方ソース／ドレインは共通マッチノードＭＮに接続される。比較トランジスタＴＮＣ１のゲートは記憶ノードＳＮＴに接続され、一方ソース／ドレインは検索専用ビット線ＢＬＣＳに接続され、他方ソース／ドレインは共通マッチノードＭＮに接続される。マッチトランジスタＴＮＭのゲートは共通マッチノードＭＮに接続され、ソースは接地され、ドレインは検索用マッチ線ＭＬに接続される。 The memory cell 1 further includes a search comparison circuit 2 that compares data input from the outside via the bit lines BLTS and BLCS with data stored in the memory cell 1. The search comparison circuit 2 includes a comparison transistor TNC0 composed of an n-channel MOS transistor, a comparison transistor TNC1 composed of an n-channel MOS transistor, and a match transistor TNM composed of an n-channel MOS transistor. The gate of the comparison transistor TNC0 is connected to the storage node SNC, one source / drain is connected to the search dedicated bit line BLTS, and the other source / drain is connected to the common match node MN. The gate of the comparison transistor TNC1 is connected to the storage node SNT, one source / drain is connected to the search dedicated bit line BLCS, and the other source / drain is connected to the common match node MN. The gate of the match transistor TNM is connected to the common match node MN, the source is grounded, and the drain is connected to the search match line ML.

　図１７は、従来のＣＡＭにおける検索用比較回路の別の例を示す回路図である。同図に示されるように、この検索用比較回路３は、ｎチャネルＭＯＳトランジスタからなる比較トランジスタＴＮＣ０～ＴＮＣ３から構成される。 FIG. 17 is a circuit diagram showing another example of a comparison circuit for search in a conventional CAM. As shown in the figure, the search comparison circuit 3 is composed of comparison transistors TNC0 to TNC3 made of n-channel MOS transistors.

　上述した従来のＣＡＭ用メモリセルでは、負荷トランジスタＴＰ０，ＴＰ１、駆動トランジスタＴＮ０，ＴＮ１及びアクセストランジスタＴＮＡ０，ＴＮＡ１の電流駆動能力（これはチャネル幅Ｗ及びチャネル長Ｌで決まる。）は、読出、書込及び保持の各々におけるデータの安定性、書込時におけるデータ反転の早さ、読出時におけるビット線の駆動条件等を考慮して決められる。 In the conventional CAM memory cell described above, the current drive capability of the load transistors TP0 and TP1, the drive transistors TN0 and TN1, and the access transistors TNA0 and TNA1 (which is determined by the channel width W and the channel length L) is read and written. It is determined in consideration of the stability of data in each of reading and holding, the speed of data inversion at the time of writing, the driving condition of the bit line at the time of reading, and the like.

　しかしながら、近年、電源電圧が下がり、トランジスタのゲート電位としきい値電圧との差（一般に、「オーバードライブ」と呼ばれる。）が小さくなるにつれ、全ての動作に適するようにトランジスタのサイズ（Ｗ／Ｌ）を決めることが難しくなってきている。これは、読出、書込、データ保持のそれぞれにおける各トランジスタへの要求が異なり、相反するものもあるためである。 However, in recent years, as the power supply voltage decreases and the difference between the gate potential of the transistor and the threshold voltage (generally referred to as “overdrive”) decreases, the transistor size (W / L) becomes suitable for all operations. ) Is becoming difficult to decide. This is because the requirements for each transistor in reading, writing, and data holding are different, and some of them are contradictory.

　なお、比較トランジスタＴＮＣ０～ＴＮＣ３は検索用マッチ線ＭＬや共通マッチノードＭＮの電荷を通過させるだけで、他のトランジスタＴＰ０，ＴＰ１，ＴＮ０，ＴＮ１，ＴＮＡ０，ＴＮＡ１と電流を引き合う関係にないため、メモリセルの各動作やデータ保持の安定性には大きくは関係しない。 Note that the comparison transistors TNC0 to TNC3 only pass the charges of the search match line ML and the common match node MN, and are not related to draw current from the other transistors TP0, TP1, TN0, TN1, TNA0, and TNA1, so that the memory It is not greatly related to cell operation or data retention stability.

　特開２０００－１３２９７８号公報（特許文献１）は、高速化及び低消費電力化を図ったＣＡＭを開示する。このＣＡＭは、ワードマッチラインと、ワードマッチラインに並列接続された複数の連想メモリセルと、ワードマッチラインを充電するための充電回路と、充電回路とワードマッチラインとの間に設けられた電圧制御用デバイスとを含む。しかしながら、この公報は、本発明の課題及びその解決手段を全く開示していない。 Japanese Unexamined Patent Publication No. 2000-132978 (Patent Document 1) discloses a CAM that achieves high speed and low power consumption. The CAM includes a word match line, a plurality of associative memory cells connected in parallel to the word match line, a charging circuit for charging the word match line, and a voltage provided between the charging circuit and the word match line. And a control device. However, this publication does not disclose the problem of the present invention and the solution thereof.

　特開平１１－２６００６７号公報（特許文献２）は、高速な比較動作、低消費電力化、及びチャージシェアリングの回避を可能にするＣＡＭを開示する。このＣＡＭは、１ビット毎にデータを記憶するＮ個のデータ保持回路と、データ保持回路内のＮビットデータとＮビット入力データとをビット単位で比較するＮ個の比較回路と、各比較回路の比較結果を１本のマッチ線上に出力するＮ個のワイヤードオア論理回路とを有し、各比較回路による比較動作後のマッチ線上の電位により、データ保持回路内のＮビットデータとＮビット入力データとの一致、不一致を判定する半導体記憶装置において、各比較回路による比較動作前に、それぞれ各ワイヤードオア論理回路を非活性状態に設定するようにしている。しかしながら、この公報も、本発明の課題及びその解決手段を全く開示していない。 Japanese Patent Laid-Open No. 11-260067 (Patent Document 2) discloses a CAM that enables high-speed comparison operation, low power consumption, and avoidance of charge sharing. The CAM includes N data holding circuits for storing data for each bit, N comparison circuits for comparing N bit data and N bit input data in the data holding circuit in bit units, and each comparison circuit. N wired-or logic circuits that output the comparison results on one match line, and N-bit data and N-bit input in the data holding circuit are input according to the potential on the match line after the comparison operation by each comparison circuit. In a semiconductor memory device that determines whether data matches or does not match, each wired OR logic circuit is set to an inactive state before a comparison operation by each comparison circuit. However, this publication also does not disclose the problem of the present invention and the solution thereof.

特開２０００－１３２９７８号公報JP 2000-132978 A 特開平１１－２６００６７号公報Japanese Patent Laid-Open No. 11-260067

　本発明の目的は、可能な限り少ない数のトランジスタで構成し、データの読出、書込及び保持動作の安定性を確保することが可能なメモリセル及びそれを備えた連想記憶装置を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a memory cell configured with as few transistors as possible and capable of ensuring the stability of data reading, writing and holding operations, and an associative memory device including the same. It is.

　本発明によるメモリセルは、入力されたデータと同じデータを記憶しているか否かを検索する連想記憶装置に用いられ、第１及び第２のインバータと、第１及び第２のアクセストランジスタと、第１及び第２の比較スイッチング素子と、読出スイッチング素子とを備える。第１のインバータは、第１の記憶ノードに接続される入力ノードと、第２の記憶ノードに接続される出力ノードとを有する。第２のインバータは、第２の記憶ノードに接続される入力ノードと、第１の記憶ノードに接続される出力ノードとを有する。第１のアクセストランジスタは、書込用ワード線に接続されるゲートと、第１の書込用ビット線に接続される一方ソース／ドレインと、第１の記憶ノードに接続される他方ソース／ドレインとを有する。第２のアクセストランジスタは、書込用ワード線に接続されるゲートと、第２の書込用ビット線に接続される一方ソース／ドレインと、第２の記憶ノードに接続される他方ソース／ドレインとを有する。第１の比較スイッチング素子は、第１の検索読出兼用ビット線と共通マッチノードとの間に接続され、第１及び第２の記憶ノードの一方の電位に応じてオン又はオフになる。第２の比較スイッチング素子は、第２の検索読出兼用ビット線と共通マッチノードとの間に接続され、第１及び第２の記憶ノードの他方の電位に応じてオン又はオフになる。読出スイッチング素子は、共通マッチノードと所定電位ノードとの間に接続され、読出用ワード線の電位に応じてオン又はオフになる。
　本発明による連想記憶装置は、上記メモリセルを備える。 A memory cell according to the present invention is used in an associative memory device that searches whether or not the same data as input data is stored, and includes first and second inverters, first and second access transistors, First and second comparison switching elements and a read switching element are provided. The first inverter has an input node connected to the first storage node and an output node connected to the second storage node. The second inverter has an input node connected to the second storage node and an output node connected to the first storage node. The first access transistor includes a gate connected to the write word line, one source / drain connected to the first write bit line, and the other source / drain connected to the first storage node. And have. The second access transistor has a gate connected to the write word line, one source / drain connected to the second write bit line, and the other source / drain connected to the second storage node. And have. The first comparison switching element is connected between the first search / read bit line and the common match node, and is turned on or off according to the potential of one of the first and second storage nodes. The second comparison switching element is connected between the second search / read bit line and the common match node, and is turned on or off according to the other potential of the first and second storage nodes. The read switching element is connected between the common match node and a predetermined potential node, and is turned on or off according to the potential of the read word line.
An associative memory device according to the present invention includes the memory cell.

　本発明によれば、メモリセルを可能な限り少ない数のトランジスタで構成し、データの読出、書込及び保持動作の安定性を確保することができる。 According to the present invention, it is possible to configure the memory cell with as few transistors as possible, and to ensure the stability of data reading, writing and holding operations.

　データ検索とデータ読出に使う素子を共用するため、メモリセルの素子数が少なく、占有面積が小さい。 Since the elements used for data retrieval and data reading are shared, the number of memory cell elements is small and the occupied area is small.

　メモリセルの素子のサイズを読出動作、書込動作のそれぞれに対して独立に最適化できるため、素子のサイズを小さくでき、結果としてメモリセルの占有面積もさらに小さくなる。また、同じ理由から、動作を高速化できる。 Since the element size of the memory cell can be optimized independently for each of the read operation and the write operation, the element size can be reduced, and as a result, the area occupied by the memory cell is further reduced. For the same reason, the operation can be speeded up.

　リードポートとライトポートが分かれており、メモリセル内でも読出動作と書込動作が回路的に分離されているため、ビット線のプリチャージレベルをハイレベルにもローレベルにもできる。したがって、設計の自由度が高い。 Since the read port and the write port are separated and the read operation and the write operation are separated in a circuit even in the memory cell, the precharge level of the bit line can be set to the high level or the low level. Therefore, the degree of freedom in design is high.

　以下の実施の形態にも見るとおり、検索動作においても、使用する素子を変えることにより、ビット線のプリチャージレベルをハイレベルにもローレベルにもできる。読出動作のビット線プリチャージレベルの自由度と合わせると、メモリ装置の設計の自由度は極めて大きい。 As can be seen from the following embodiments, the precharge level of the bit line can be set to the high level or the low level also by changing the element to be used in the search operation. Combined with the degree of freedom of the bit line precharge level of the read operation, the degree of freedom in designing the memory device is extremely large.

　本発明ではメモリセルの構造から自然に読出と検索でビット線を共用するが、従来のメモリセルでは、読出と検索でビット線を共用する場合、アクセストランジスタと検索用比較回路のトランジスタがビット線の負荷になるため、ビット線の寄生容量が大きくなる。そのため、動作速度が遅くなり、消費電力も大きくなる。本発明では寄生容量が従来の半分かそれ以下となり、動作も速く、消費電力も少ない。 According to the present invention, the bit line is naturally shared for reading and searching because of the structure of the memory cell. However, in the conventional memory cell, when the bit line is shared for reading and searching, the access transistor and the transistor of the comparison circuit for searching are bit lines. As a result, the parasitic capacitance of the bit line increases. For this reason, the operation speed becomes slow and the power consumption increases. In the present invention, the parasitic capacitance is half or less than the conventional one, the operation is fast, and the power consumption is small.

本発明の実施の形態によるＣＡＭのワードの構成を示す機能ブロック図である。It is a functional block diagram which shows the structure of the word of CAM by embodiment of this invention. 本発明の第１の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。1 is a circuit diagram showing a configuration of a CAM memory cell and its periphery according to a first embodiment of the present invention. 本発明の第２の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a CAM memory cell and its periphery according to a second embodiment of the present invention. 本発明の第３の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a CAM memory cell and its periphery according to a third embodiment of the present invention. 本発明の第４の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of a CAM memory cell and its periphery according to a fourth embodiment of the present invention. 本発明の第５の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of a CAM memory cell and its periphery according to a fifth embodiment of the present invention. 本発明の第６の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of a CAM memory cell and its periphery according to a sixth embodiment of the present invention. 本発明の第７の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。It is a circuit diagram which shows the structure of the memory cell for CAM by the 7th Embodiment of this invention, and its periphery. 本発明の第８の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。It is a circuit diagram which shows the structure of the memory cell for CAM by the 8th Embodiment of this invention, and its periphery. 本発明の第９の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。It is a circuit diagram which shows the structure of the memory cell for CAM by the 9th Embodiment of this invention, and its periphery. 本発明の第１０の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。It is a circuit diagram which shows the structure of the memory cell for CAM by the 10th Embodiment of this invention, and its periphery. 本発明の第１１の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。It is a circuit diagram which shows the structure of the memory cell for CAM by the 11th Embodiment of this invention, and its periphery. 本発明の第１２の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。It is a circuit diagram which shows the structure of the memory cell for CAM by the 12th Embodiment of this invention, and its periphery. 本発明の第１３の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。It is a circuit diagram which shows the structure of the memory cell for CAMs and its periphery by the 13th Embodiment of this invention. 本発明の第１４の実施の形態によるＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。It is a circuit diagram which shows the structure of the memory cell for CAM and its periphery by the 14th Embodiment of this invention. 従来のＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。It is a circuit diagram showing a conventional CAM memory cell and its peripheral configuration. 図１６に示した例と異なる従来のＣＡＭ用メモリセル及びその周辺の構成を示す回路図である。FIG. 17 is a circuit diagram showing a configuration of a conventional CAM memory cell different from the example shown in FIG. 16 and its periphery.

　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.

　［第１の実施の形態］
　図１を参照して、本発明の第１の実施の形態によるＣＡＭ８は、１ワードあたり、Ｎ（自然数）個のメモリセル１０と、検索用マッチ線ＭＬと、マッチ線プリチャージ回路１１と、センス回路１３とを備える。各メモリセル１０は、１ビットのデータを記憶する。メモリセル１０の構成は後述する。マッチ線プリチャージ回路１１は、プリチャージ信号ＭＬＰＣに応答して検索用マッチ線ＭＬをハイレベル（電源電位ＶＤＤ）にプリチャージする。外部から与えられたＮビットのデータと、メモリセル１０に記憶されているＮビットのデータとが全て一致すると、検索用マッチ線ＭＬは放電されず、ハイレベルを維持する。一方、外部から与えられたＮビットのデータと、メモリセル１０に記憶されているＮビットのデータとが１ビットでも一致しないと、検索用マッチ線ＭＬは放電され、ローレベル（接地電位ＧＮＤ）になる。詳細は後述する。センス回路１３は、検索用マッチ線ＭＬの電位を検知・増幅し、データの一致又は不一致を示す判定信号ＨＩＴを出力する。 [First Embodiment]
Referring to FIG. 1, CAM 8 according to the first embodiment of the present invention includes N (natural number) memory cells 10, a search match line ML, a match line precharge circuit 11, and a word. And a sense circuit 13. Each memory cell 10 stores 1-bit data. The configuration of the memory cell 10 will be described later. The match line precharge circuit 11 precharges the search match line ML to a high level (power supply potential VDD) in response to the precharge signal MLPC. When the N-bit data supplied from the outside and the N-bit data stored in the memory cell 10 all match, the search match line ML is not discharged and maintains a high level. On the other hand, if the N-bit data given from the outside does not match the N-bit data stored in the memory cell 10 even at one bit, the search match line ML is discharged and low level (ground potential GND). become. Details will be described later. The sense circuit 13 detects and amplifies the potential of the search match line ML and outputs a determination signal HIT indicating data match or mismatch.

　図２を参照して、ＣＡＭ８はさらに、書込用ビット線ＢＬＴＷ及びＢＬＣＷと、書込用ワード線ＷＷＬと、検索読出兼用ビット線ＢＬＴＳＲ及びＢＬＣＳＲと、読出用ワード線ＲＷＬと、検索用マッチ線ＭＬと、プリチャージ回路１５，１７，１９，２１とを備える。 Referring to FIG. 2, CAM 8 further includes write bit lines BLTW and BLCW, write word line WWL, search / read combined bit lines BLTSR and BLCSR, read word line RWL, and search match line. ML and precharge circuits 15, 17, 19, and 21 are provided.

　書込用ワード線ＷＷＬは、データ書込時にハイレベルに駆動される。読出用ワード線ＲＷＬは、データ読出時にハイレベルに駆動される。検索用マッチ線ＭＬは、データ検索時にハイレベルにプリチャージされる。 The write word line WWL is driven to a high level during data writing. Read word line RWL is driven to a high level during data read. The search match line ML is precharged to a high level during data search.

　プリチャージ回路１５及び１７は、データ書込時に書込用ビット線ＢＬＴＷ及びＢＬＣＷをハイレベルにそれぞれプリチャージする。プリチャージ回路１９及び２１は、データ検索時に検索読出兼用ビット線ＢＬＴＳＲ及びＢＬＣＳＲをローレベルにそれぞれプリチャージし、データ読出時に検索読出兼用ビット線ＢＬＴＳＲ及びＢＬＣＳＲをハイレベルにそれぞれプリチャージする。 The precharge circuits 15 and 17 precharge the write bit lines BLTW and BLCW to high level, respectively, at the time of data writing. The precharge circuits 19 and 21 precharge the search / read combined bit lines BLTSR and BLCSR to a low level at the time of data search, and precharge the search / read combined bit lines BLTSR and BLCSR to a high level at the time of data read, respectively.

　メモリセル１０は、１ビットのデータを保持するラッチ回路１２と、ｎチャネルＭＯＳトランジスタからなるアクセストランジスタＴＮＷＡ０及びＴＮＷＡ１とを含む。ラッチ回路１２は、クロスカップルされたＣＭＯＳインバータ１４及び１６を含む。ＣＭＯＳインバータ１４の入力ノード１８は記憶ノードＳＮＣに接続され、出力ノード２０は記憶ノードＳＮＴに接続される。ＣＭＯＳインバータ１６の入力ノード２２は記憶ノードＳＮＴに接続され、出力ノード２４は記憶ノードＳＮＣに接続される。 Memory cell 10 includes a latch circuit 12 that holds 1-bit data, and access transistors TNWA0 and TNWA1 that are n-channel MOS transistors. Latch circuit 12 includes cross-coupled CMOS inverters 14 and 16. Input node 18 of CMOS inverter 14 is connected to storage node SNC, and output node 20 is connected to storage node SNT. Input node 22 of CMOS inverter 16 is connected to storage node SNT, and output node 24 is connected to storage node SNC.

　ＣＭＯＳインバータ１４は、ｐチャネルＭＯＳトランジスタからなる負荷トランジスタＴＰ０と、ｎチャネルＭＯＳトランジスタからなる駆動トランジスタＴＮ０とを含む。負荷トランジスタＴＰ０のゲートは入力ノード１８に接続され、ソースは電源２６に接続され、ドレインは出力ノード２０に接続される。駆動トランジスタＴＮ０のゲートは入力ノード１８に接続され、ソースは接地２８に接続され、ドレインは出力ノード２０に接続される。 The CMOS inverter 14 includes a load transistor TP0 composed of a p-channel MOS transistor and a drive transistor TN0 composed of an n-channel MOS transistor. Load transistor TP 0 has a gate connected to input node 18, a source connected to power supply 26, and a drain connected to output node 20. The gate of the driving transistor TN0 is connected to the input node 18, the source is connected to the ground 28, and the drain is connected to the output node 20.

　ＣＭＯＳインバータ１６は、ｐチャネルＭＯＳトランジスタからなる負荷トランジスタＴＰ１と、ｎチャネルＭＯＳトランジスタからなる駆動トランジスタＴＮ１とを含む。負荷トランジスタＴＰ１のゲートは入力ノード２２に接続され、ソースは電源２６に接続され、ドレインは出力ノード２４に接続される。駆動トランジスタＴＮ１のゲートは入力ノード２２に接続され、ソースは接地２８に接続され、ドレインは出力ノード２４に接続される。 The CMOS inverter 16 includes a load transistor TP1 made of a p-channel MOS transistor and a drive transistor TN1 made of an n-channel MOS transistor. Load transistor TP 1 has a gate connected to input node 22, a source connected to power supply 26, and a drain connected to output node 24. The gate of the driving transistor TN1 is connected to the input node 22, the source is connected to the ground 28, and the drain is connected to the output node 24.

　アクセストランジスタＴＮＷＡ０のゲートは書込用ワード線ＷＷＬに接続され、一方ソース／ドレインは書込用ビット線ＢＬＴＷに接続され、他方ソース／ドレインは記憶ノードＳＮＴに接続される。アクセストランジスタＴＮＷＡ１のゲートは書込用ワード線ＷＷＬに接続され、一方ソース／ドレインは書込用ビット線ＢＬＣＷに接続され、他方ソース／ドレインは記憶ノードＳＮＣに接続される。 The gate of the access transistor TNWA0 is connected to the write word line WWL, one source / drain is connected to the write bit line BLTW, and the other source / drain is connected to the storage node SNT. Access transistor TNWA1 has a gate connected to write word line WWL, one source / drain connected to write bit line BLCW, and the other source / drain connected to storage node SNC.

　メモリセル１０はさらに、ビット線ＢＬＴＳＲ，ＢＬＣＳＲ経由で与えられた入力データとラッチ回路１２に記憶されたデータとを比較する検索用比較回路３０を含む。検索用比較回路３０は、ｎチャネルＭＯＳトランジスタからなる比較トランジスタＴＮＣ０及びＴＮＣ１と、ｎチャネルＭＯＳトランジスタからなるマッチトランジスタＴＮＭとを含む。比較トランジスタＴＮＣ０のゲートは記憶ノードＳＮＣに接続され、一方ソース／ドレインは検索読出兼用ビット線ＢＬＴＳＲに接続され、他方ソース／ドレインは共通マッチノードＭＮに接続される。比較トランジスタＴＮＣ１のゲートは記憶ノードＳＮＴに接続され、一方ソース／ドレインは検索読出兼用ビット線ＢＬＣＳＲに接続され、他方ソース／ドレインは共通マッチノードＭＮに接続される。マッチトランジスタＴＮＭのゲートは共通マッチノードＭＮに接続され、ソースは接地２８に接続され、ドレインは検索用マッチ線ＭＬに接続される。 The memory cell 10 further includes a search comparison circuit 30 that compares the input data provided via the bit lines BLTSR and BLCSR with the data stored in the latch circuit 12. Search comparison circuit 30 includes comparison transistors TNC0 and TNC1 made of n-channel MOS transistors, and a match transistor TNM made of n-channel MOS transistors. The gate of the comparison transistor TNC0 is connected to the storage node SNC, one source / drain is connected to the search / read bit line BLTSR, and the other source / drain is connected to the common match node MN. The gate of comparison transistor TNC1 is connected to storage node SNT, one source / drain is connected to search / read bit line BLCSR, and the other source / drain is connected to common match node MN. The gate of the match transistor TNM is connected to the common match node MN, the source is connected to the ground 28, and the drain is connected to the search match line ML.

　メモリセル１０はさらに、ｎチャネルＭＯＳトランジスタからなる読出トランジスタＴＮＲＡを含む。読出トランジスタＴＮＲＡのゲートは読出用ワード線ＲＷＬに接続され、ソースは接地２８に接続され、ドレインは共通マッチノードＭＮに接続される。 Memory cell 10 further includes a read transistor TNRA composed of an n-channel MOS transistor. Read transistor TNRA has its gate connected to read word line RWL, its source connected to ground 28, and its drain connected to common match node MN.

　ここで、図１６に示した従来技術と異なるのは、読出トランジスタＴＮＲＡが追加されている点である。また、従来技術ではビット線ＢＬＴＲＷ，ＢＬＣＲＷが読出及び書込兼用であったのに対し、本実施の形態ではビット線ＢＬＴＷ，ＢＬＣＷが書込専用である。また、従来技術ではビット線ＢＬＴＳ，ＢＬＣＳが検索専用であったのに対し、本実施の形態ではビット線ＢＬＴＳＲ，ＢＬＣＳＲが検索及び読出兼用である。したがって、比較トランジスタＴＮＣ０，ＴＮＣ１が従来技術では検索専用であったのに対し、本実施の形態では検索及び読出兼用である。すなわち本実施の形態では、読出用ポートと書込用ポートとが分離され、検索用ポートと読出用ポートとが融合されている。 Here, the difference from the prior art shown in FIG. 16 is that a read transistor TNRA is added. In the prior art, the bit lines BLTRW and BLCRW are used for both reading and writing, whereas in the present embodiment, the bit lines BLTW and BLCW are dedicated for writing. In the prior art, the bit lines BLTS and BLCS are exclusively used for searching, whereas in the present embodiment, the bit lines BLTSR and BLCSR are used for both searching and reading. Therefore, the comparison transistors TNC0 and TNC1 are exclusively used for searching in the prior art, but in this embodiment are used for both searching and reading. That is, in this embodiment, the read port and the write port are separated, and the search port and the read port are merged.

　以下、このＣＡＭ８の動作を説明する。 Hereinafter, the operation of the CAM 8 will be described.

　（１）書込動作
　メモリセル１０にデータを書き込むためには、まず、プリチャージ回路１５，１７が書込用ビット線ＢＬＴＷ及びＢＬＣＷの両方をハイレベルにプリチャージしておく。この状態で、書き込むべきデータに応じて書込用ビット線ＢＬＴＷ及びＢＬＣＷの一方がローレベルに引き下げられ、かつ、書込用ワード線ＷＷＬがハイレベルに駆動される。これによりアクセストランジスタＴＮＷＡ０，ＴＮＷＡ１がオンになり、ラッチ回路１２にデータが書き込まれる。 (1) Write Operation In order to write data to the memory cell 10, first, the precharge circuits 15 and 17 precharge both the write bit lines BLTW and BLCW to a high level. In this state, one of the write bit lines BLTW and BLCW is pulled down to a low level according to the data to be written, and the write word line WWL is driven to a high level. As a result, the access transistors TNWA0 and TNWA1 are turned on, and data is written to the latch circuit 12.

　ラッチ回路１２に保持されているデータを反転するためには、書込用ビット線ＢＬＴＷ，ＢＬＣＷを駆動するライトデータドライバ（図示せず）がアクセストランジスタＴＮＷＡ０，ＴＮＷＡ１を介して負荷トランジスタＴＰ０，ＴＰ１に対抗し、一方の記憶ノードＳＮＴ又はＳＮＣをハイレベルからローレベルに変化させ、かつ、他方の記憶ノードＳＮＣ又はＳＮＴをローレベルからハイレベルに変化させなければならない。したがって、安定した書込動作を行うためには、アクセストランジスタＴＮＷＡ０，ＴＮＷＡ１のサイズを負荷トランジスタＴＰ０，ＴＰ１のサイズよりも十分に大きく設計するのが好ましい。ただし、駆動トランジスタＴＮ０，ＴＮ１のサイズは余り大きく設計しないのが好ましい。ビット線ＢＬＣＷがローレベルになったとき、駆動トランジスタＴＮ０は記憶ノードＳＮＴの電位上昇を妨げ、ビット線ＢＬＴＷがローレベルになったとき、駆動トランジスタＴＮ１は記憶ノードＳＮＣの電位上昇を妨げるからである。 In order to invert the data held in the latch circuit 12, a write data driver (not shown) for driving the write bit lines BLTW and BLCW is connected to the load transistors TP0 and TP1 via the access transistors TNWA0 and TNWA1. In contrast, one storage node SNT or SNC must be changed from high level to low level, and the other storage node SNC or SNT must be changed from low level to high level. Therefore, in order to perform a stable write operation, it is preferable to design the access transistors TNWA0 and TNWA1 to be sufficiently larger than the load transistors TP0 and TP1. However, it is preferable not to design the drive transistors TN0 and TN1 to be too large. This is because when the bit line BLCW becomes low level, the drive transistor TN0 prevents the potential rise of the storage node SNT, and when the bit line BLTW becomes low level, the drive transistor TN1 prevents the potential rise of the storage node SNC. .

　（２）検索動作
　メモリセル１０のデータを検索するためには、まず、図１に示したマッチ線プリチャージ回路１１が検索用マッチ線ＭＬをハイレベルにプリチャージし、電気的にフローティング状態又は軽く固定された（高抵抗により一定電位に保持された）状態にしておくとともに、プリチャージ回路１９，２１が検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲをローレベルにプリチャージしておく。このとき、ハイレベルの記憶ノードＳＮＴ又はＳＮＣに応答して比較トランジスタＴＮＣ０又はＴＮＣ１がオンになっているので、共通マッチノードＭＮはローレベルになる。したがって、マッチトランジスタＴＮＭはオフである。この状態で、検索されるべきデータが検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲに与えられると、検索されるべきデータと記憶されているデータとが一致するメモリセル１０では共通マッチノードＭＮはローレベルのままであるが、一致しないメモリセル１０では共通マッチノードＭＮはハイレベルに向かって上昇する。したがって、データ不一致のメモリセル１０ではマッチトランジスタＴＮＭがオンになり、検索用マッチ線ＭＬがローレベルになり、データ不一致を示す。 (2) Search Operation In order to search the data in the memory cell 10, first, the match line precharge circuit 11 shown in FIG. 1 precharges the search match line ML to a high level, While being lightly fixed (held at a constant potential by a high resistance), the precharge circuits 19 and 21 precharge the search / read bit lines BLTSR and BLCSR to a low level. At this time, since the comparison transistor TNC0 or TNC1 is turned on in response to the high-level storage node SNT or SNC, the common match node MN becomes low level. Therefore, the match transistor TNM is off. In this state, when the data to be searched is applied to the search / read bit lines BLTSR and BLCSR, the common match node MN is at the low level in the memory cell 10 in which the data to be searched matches the stored data. The common match node MN rises toward high level in the memory cell 10 that does not match. Therefore, in the memory cell 10 that does not match the data, the match transistor TNM is turned on, and the search match line ML becomes low level, indicating a data mismatch.

　ここで、比較トランジスタＴＮＣ０，ＴＮＣ１は、共通マッチノードＭＮの電位が十分に早く検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲの電位に追従するに足るだけのサイズを有していればよい。また、マッチトランジスタＴＮＭは、所定長さの検索用マッチ線ＭＬを所定時間で駆動できるだけのサイズ（Ｗ／Ｌ）を有していればよい。 Here, the comparison transistors TNC0 and TNC1 only need to have a size sufficient to cause the potential of the common match node MN to follow the potential of the search / read bit lines BLTSR and BLCSR sufficiently early. The match transistor TNM may have a size (W / L) that can drive the search match line ML having a predetermined length in a predetermined time.

　（３）読出動作
　メモリセル１０からデータを読み出すためには、まず、プリチャージ回路１９，２１が検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲをハイレベルにプリチャージしておく。プリチャージ後、検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲはフローティング状態にされてもよいし、ビット線負荷素子（たとえばプルアップ抵抗）を通して電源２６に接続されてもよい。プリチャージされた検索読出兼用ビット線ＢＬＴＳＲ及びＢＬＣＳＲは互いに同じ電位にある。この状態で、読出用ワード線ＲＷＬがハイレベルになると、読出トランジスタＴＮＲＡがオンになり、メモリセル１０に記憶されているデータに応じて検索読出兼用ビット線ＢＬＴＳＲ又はＢＬＣＳＲがローレベルになる。すなわち、記憶ノードＳＮＴがハイレベルの場合、検索読出兼用ビット線ＢＬＣＳＲがローレベルになり、記憶ノードＳＮＣがハイレベルの場合、検索読出兼用ビット線ＢＬＴＳＲがローレベルになる。検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲがフローティング状態の場合、検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲはほぼ接地電位ＧＮＤまで下がる。検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲがビット線負荷素子を通して電源２６に接続されている場合、検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲは、ビット線負荷素子の抵抗とトランジスタＴＮＣ１，ＴＮＲＡのオン抵抗とにより電源電位ＶＤＤを分割した電位まで下がる。 (3) Read Operation In order to read data from the memory cell 10, first, the precharge circuits 19 and 21 precharge the search / read bit lines BLTSR and BLCSR to a high level. After the precharge, the search / read-use bit lines BLTSR and BLCSR may be in a floating state, or may be connected to the power supply 26 through a bit line load element (for example, a pull-up resistor). The precharged search / read bit lines BLTSR and BLCSR are at the same potential. In this state, when the read word line RWL becomes high level, the read transistor TNRA is turned on, and the search / read bit line BLTSR or BLCSR becomes low level according to the data stored in the memory cell 10. That is, when the storage node SNT is at a high level, the search / read combined bit line BLCSR is at a low level, and when the storage node SNC is at a high level, the search / read combined bit line BLTSR is at a low level. When the search / read combined bit lines BLTSR and BLCSR are in a floating state, the search / read combined bit lines BLTSR and BLCSR are substantially lowered to the ground potential GND. When the search / read combined bit lines BLTSR and BLCSR are connected to the power source 26 through the bit line load element, the search / read combined bit lines BLTSR and BLCSR are powered by the resistance of the bit line load element and the ON resistance of the transistors TNC1 and TNRA. The potential VDD is lowered to a divided potential.

　読み出されたデータは公知のセンス回路（図示せず）で増幅され、論理回路で使うハイ又はローレベルに変換され、最終的にはＣＡＭ８外に出力される。このメモリセル１０は差動信号を出力しているが、センス回路をシングルエンド回路で構成すれば、一方の検索読出兼用ビット線ＢＬＴＳＲ又はＢＬＣＳＲのみを読み出しに用いてもよい。 The read data is amplified by a known sense circuit (not shown), converted to a high or low level used in the logic circuit, and finally output to the outside of the CAM 8. This memory cell 10 outputs a differential signal. However, if the sense circuit is constituted by a single-ended circuit, only one of the search / read bit lines BLTSR or BLCSR may be used for reading.

　比較トランジスタＴＮＣ０，ＴＮＣ１及び読出トランジスタＴＮＲＡは、検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲを所定の速さで所定の電位まで引き下げるのに十分なサイズであればよい。 The comparison transistors TNC0 and TNC1 and the read transistor TNRA may be of a size sufficient to pull the search / read bit lines BLTSR and BLCSR to a predetermined potential at a predetermined speed.

　また、比較トランジスタＴＮＣ０，ＴＮＣ１は検索及び読出に兼用されるので、検索動作に要求されるサイズと読出動作に要求されるサイズとを比較し、大きい方のサイズを選択すればよい。そして、そのサイズに応じて、読出トランジスタＴＮＲＡのサイズを全体として読出動作に最適になるように決定すればよい。 In addition, since the comparison transistors TNC0 and TNC1 are used for both search and read, the size required for the search operation is compared with the size required for the read operation, and the larger size may be selected. Then, according to the size, the size of the read transistor TNRA may be determined to be optimal for the read operation as a whole.

　また、前述した通り、書込動作のためには、駆動トランジスタＴＮ０，ＴＮ１は余り大きくない方が好ましい。しかしながら、図１６に示した従来のＣＡＭ用メモリセルでは駆動トランジスタＴＮ０，ＴＮ１は大きい方が好ましい。読出動作において、ビット線ＢＬＴＲＷ，ＢＬＣＲＷを可能な限り強引に引き下げなければならないからである。また、ラッチ回路１２は、ハイレベルにプリチャージされているビット線ＢＬＴＲＷ，ＢＬＣＲＷ、又はビット線負荷素子を介して電源に接続されているビット線ＢＬＴＲＷ，ＢＬＣＲＷに対抗してデータを保持しなければならないからである。 Also, as described above, it is preferable that the drive transistors TN0 and TN1 are not so large for the write operation. However, in the conventional CAM memory cell shown in FIG. 16, it is preferable that the drive transistors TN0 and TN1 are large. This is because the bit lines BLTRW and BLCRW must be pulled down as strongly as possible in the read operation. The latch circuit 12 must hold data against the bit lines BLTRW and BLCRW that are precharged to a high level or the bit lines BLTRW and BLCRW connected to the power supply via the bit line load element. Because it will not be.

　これに対し、本実施の形態によるメモリセル１０では、駆動トランジスタＴＮ０，ＴＮ１が読出動作に直接関与しないため、駆動トランジスタＴＮ０，ＴＮ１のサイズを決定するに際して読出動作を考慮しなくてもよい。そのため、最近の微細化され、低電圧化された半導体技術においては、設計の自由度を高めるのにとどまらず、設計の可能性を広く確保することができる。 On the other hand, in the memory cell 10 according to the present embodiment, since the driving transistors TN0 and TN1 are not directly involved in the reading operation, it is not necessary to consider the reading operation when determining the sizes of the driving transistors TN0 and TN1. Therefore, in recent miniaturized and low-voltage semiconductor technologies, not only the degree of design freedom is increased, but also the possibility of design can be widely secured.

　また、データ保持中における安定性は、負荷トランジスタＴＰ０，ＴＰ１、駆動トランジスタＴＮ０，ＴＮ１、外部からＣＡＭ８に入射する放射線によるソフトエラーなどのノイズ要因で決まる。ノイズの影響を受けにくくするには、負荷トランジスタＴＰ０，ＴＰ１及び駆動トランジスタＴＮ０，ＴＮ１の全てが大きい方が好ましい。しかし、トランジスタＴＰ０，ＴＰ１，ＴＮ０，ＴＮ１を大きくすると、サブスレッショルド電流による消費電流が無視できなくなるので、設計要求と注目すべきノイズ要因に応じて適切なサイズにする必要がある。たとえばソフトエラーの臨界電荷量（保持データの反転に必要な電荷量）が小さくならないように電流供給能力を確保する必要がある。 Also, the stability during data retention is determined by noise factors such as soft errors caused by radiation incident on the CAM 8 from the load transistors TP0 and TP1, the drive transistors TN0 and TN1, and the outside. In order to make it less susceptible to noise, it is preferable that all of the load transistors TP0 and TP1 and the drive transistors TN0 and TN1 are large. However, if the transistors TP0, TP1, TN0, and TN1 are made larger, the current consumption due to the subthreshold current cannot be ignored, so it is necessary to make the size appropriate according to the design requirement and the noise factor to be noticed. For example, it is necessary to secure the current supply capability so that the critical charge amount of soft error (the charge amount necessary for reversing the retained data) does not become small.

　これに対し、本実施の形態によるメモリセル１０では、比較トランジスタＴＮＣ０，ＴＮＣ１のゲート容量が寄生容量として記憶ノードＳＮＴ，ＳＮＣに付加されるので、ソフトエラーの臨界電荷量が大きくなり、一般的なＳＲＡＭ用メモリセルに比べてソフトエラーが起こりにくい。そのため、トランジスタＴＰ０，ＴＰ１，ＴＮ０，ＴＮ１は小さくても、データの保持に十分な電荷を記憶ノードＳＮＴ，ＳＮＣに供給することができる。 On the other hand, in the memory cell 10 according to the present embodiment, since the gate capacitances of the comparison transistors TNC0 and TNC1 are added as parasitic capacitances to the storage nodes SNT and SNC, the critical charge amount of the soft error is increased. Soft errors are unlikely to occur compared to SRAM memory cells. Therefore, even if the transistors TP0, TP1, TN0, and TN1 are small, charges sufficient to hold data can be supplied to the storage nodes SNT and SNC.

　以上より、トランジスタのサイズは次のように決定すればよい。まず、データ保持中の安定性を考慮し、単位大きさ当たりの電流駆動能力が弱い方の負荷トランジスタＴＰ０，ＴＰ１のサイズを決定する。これに応じて、書込動作を考慮し、駆動トランジスタＴＮ０，ＴＮ１及びアクセストランジスタＴＮＷＡ０，ＴＮＷＡ１のサイズを決定する。このとき、従来のメモリセルでは、前述した通り、書込動作とともに、読出動作の速さや、読出時のデータ保持特性、書込時非選択セルのデータ保持特性も考慮する必要がある。これに対し、本実施の形態によるメモリセル１０では、書込動作と読出動作を同時に考慮する必要はない。検索動作と読出動作を考慮し、比較トランジスタＴＮＣ０，ＴＮＣ１のサイズを決定し、読出動作を考慮し、読出トランジスタＴＮＲＡのサイズを決定すればよい。この決定方法によれば、素子の微細化と低電圧化に由来する制約（データの読出、書込及び保持のために各トランジスタに要求される条件）を従来のメモリセルに比べて大幅に少なくすることができる。その結果、書込、読出及び検索の各動作並びにデータ保持特性の全てを十分に満足するメモリセル１０を小面積で構成することができる。 From the above, the transistor size may be determined as follows. First, considering the stability during data retention, the size of the load transistors TP0 and TP1 having a weaker current driving capability per unit size is determined. Accordingly, the sizes of the drive transistors TN0 and TN1 and the access transistors TNWA0 and TNWA1 are determined in consideration of the write operation. At this time, as described above, in the conventional memory cell, it is necessary to consider the speed of the read operation, the data retention characteristic at the time of reading, and the data retention characteristic of the non-selected cell at the time of writing, as described above. On the other hand, in the memory cell 10 according to the present embodiment, it is not necessary to consider the write operation and the read operation at the same time. The sizes of the comparison transistors TNC0 and TNC1 are determined in consideration of the search operation and the read operation, and the size of the read transistor TNRA is determined in consideration of the read operation. According to this determination method, restrictions (conditions required for each transistor for reading, writing, and holding data) resulting from miniaturization of elements and lowering of voltage are significantly less than those of conventional memory cells. can do. As a result, the memory cell 10 that sufficiently satisfies all of the write, read and search operations and the data retention characteristics can be configured with a small area.

　［第２の実施の形態］
　上記第１の実施の形態では書込用ビット線ＢＬＴＷ，ＢＬＣＷと検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲとが互いに独立して設けられているが、図３に示されるように、これらが全てビット線ＢＬＴ，ＢＬＣで兼用されていてもよい。すなわち、第２の実施の形態では、ビット線ＢＬＴはアクセストランジスタＴＮＷＡ０及び比較トランジスタＴＮＣ０のソース／ドレインに接続され、ビット線ＢＬＣはアクセストランジスタＴＮＷＡ１及び比較トランジスタＴＮＣ１のソース／ドレインに接続される。 [Second Embodiment]
In the first embodiment, the write bit lines BLTW and BLCW and the search / read bit lines BLTSR and BLCSR are provided independently of each other. However, as shown in FIG. It may be shared by BLT and BLC. That is, in the second embodiment, the bit line BLT is connected to the source / drain of the access transistor TNWA0 and the comparison transistor TNC0, and the bit line BLC is connected to the source / drain of the access transistor TNWA1 and the comparison transistor TNC1.

　この第２の実施の形態は上記第１の実施の形態と異なり読出と書込を同時に行うことはできないが、必要なビット線の総数を半減することができる。 Unlike the first embodiment, the second embodiment cannot read and write simultaneously, but can halve the total number of necessary bit lines.

　［第３の実施の形態］
　上記第１の実施の形態では比較トランジスタＴＮＣ０，ＴＮＣ１がソースフォロワになっているので、検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲの電位が高い場合は共通マッチノードＭＮにそのまま伝達されず、比較トランジスタＴＮＣ０，ＴＮＣ１のしきい値電圧だけ降下する。そこで、図４に示されるように、上記第１の実施の形態における比較トランジスタＴＮＣ０，ＴＮＣ１をＣＭＯＳトランスミッションゲート３２，３４に置き換えてもよい。 [Third Embodiment]
In the first embodiment, since the comparison transistors TNC0 and TNC1 are source followers, when the potentials of the search / read bit lines BLTSR and BLCSR are high, they are not directly transmitted to the common match node MN. It drops by the threshold voltage of TNC1. Therefore, as shown in FIG. 4, the comparison transistors TNC0 and TNC1 in the first embodiment may be replaced with CMOS transmission gates 32 and.

　ＣＭＯＳトランスミッションゲート３２は、ｎチャネルＭＯＳトランジスタＴＮＣ０とｐチャネルＭＯＳトランジスタＴＰＣ０とからなる。トランジスタＴＮＣ０のゲートは記憶ノードＳＮＣに接続され、一方ソース／ドレインは検索読出兼用ビット線ＢＬＴＳＲに接続され、他方ソース／ドレインは共通マッチノードＭＮに接続される。トランジスタＴＰＣ０のゲートは記憶ノードＳＮＴに接続され、一方ソース／ドレインは検索読出兼用ビット線ＢＬＴＳＲに接続され、他方ソース／ドレインは共通マッチノードＭＮに接続される。 The CMOS transmission gate 32 includes an n-channel MOS transistor TNC0 and a p-channel MOS transistor TPC0. Transistor TNC0 has its gate connected to storage node SNC, one source / drain connected to search / read bit line BLTSR, and the other source / drain connected to common match node MN. Transistor TPC0 has its gate connected to storage node SNT, one source / drain connected to search / read bit line BLTSR, and the other source / drain connected to common match node MN.

　ＣＭＯＳトランスミッションゲート３４は、ｎチャネルＭＯＳトランジスタＴＮＣ１とｐチャネルＭＯＳトランジスタＴＰＣ１とからなる。トランジスタＴＮＣ１のゲートは記憶ノードＳＮＴに接続され、一方ソース／ドレインは検索読出兼用ビット線ＢＬＣＳＲに接続され、他方ソース／ドレインは共通マッチノードＭＮに接続される。トランジスタＴＰＣ１のゲートは記憶ノードＳＮＣに接続され、一方ソース／ドレインは検索読出兼用ビット線ＢＬＣＳＲに接続され、他方ソース／ドレインは共通マッチノードＭＮに接続される。 The CMOS transmission gate 34 includes an n-channel MOS transistor TNC1 and a p-channel MOS transistor TPC1. Transistor TNC1 has its gate connected to storage node SNT, one source / drain connected to search / read bit line BLCSR, and the other source / drain connected to common match node MN. Transistor TPC1 has its gate connected to storage node SNC, one source / drain connected to search / read bit line BLCSR, and the other source / drain connected to common match node MN.

　この第３の実施の形態によれば、検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲの電位が共通マッチノードＭＮにそのまま伝達されるので、検索及び読出動作を高速化することができる。上記第１の実施の形態に比べて必要なトランジスタの総数は増えるが、トランジスタＴＮＣ０，ＴＰＣ０，ＴＮＣ１，ＴＰＣ１の各サイズは小さくすることができる。 According to the third embodiment, the potentials of the search / read combined bit lines BLTSR and BLCSR are directly transmitted to the common match node MN, so that the search and read operations can be speeded up. Although the total number of necessary transistors is increased as compared with the first embodiment, the sizes of the transistors TNC0, TPC0, TNC1, and TPC1 can be reduced.

　［第４の実施の形態］
　上記第３の実施の形態と同様、図５に示されるように、上記第２の実施の形態における比較トランジスタＴＮＣ０，ＴＮＣ１をＣＭＯＳトランスミッションゲート３２，３４に置き換えてもよい。 [Fourth Embodiment]
Similar to the third embodiment, the comparison transistors TNC0 and TNC1 in the second embodiment may be replaced with CMOS transmission gates 32 and 34, as shown in FIG.

　［第５の実施の形態］
　上記実施の形態では、検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲのプリチャージレベルは検索動作時にローレベルで、読出動作時にハイレベルである。しかしながら、検索動作が要求されるか読出動作が要求されるかはわからないから、どちらか一方の動作が要求されることを想定してプリチャージレベルはロー又はハイレベルにしておく必要がある。したがって、想定と異なる動作が要求されたときにはプリチャージをやり直さなければならない。全体のタイミング設計では最悪の場合（プリチャージをやり直す場合）を想定しなければならないので、高速化の障害になる。 [Fifth Embodiment]
In the above embodiment, the precharge level of the search / read bit lines BLTSR and BLCSR is at a low level during the search operation and is at a high level during the read operation. However, since it is not known whether a search operation or a read operation is required, it is necessary to set the precharge level to a low or high level assuming that one of the operations is required. Therefore, when an operation different from the assumption is required, the precharge must be performed again. Since the worst case (when recharging precharge) must be assumed in the overall timing design, it becomes an obstacle to speeding up.

　これに対し、第５の実施の形態では、図６に示されるように、プリチャージ回路３６，３７は検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲを検索動作時にも読出動作時にもローレベルにプリチャージする。また、上記実施の形態における読出トランジスタＴＮＲＡはｎチャネルＭＯＳトランジスタからなるのに対し、この実施の形態における読出トランジスタＴＰＲＡはｐチャネルＭＯＳトランジスタからなる。そして、この読出トランジスタＴＰＲＡのソースは電源２６に接続される。読出用ワード線ＲＷＬは読出動作時にローレベルになり、それ以外はハイレベルを維持する。これにより、読出トランジスタＴＰＲＡは読出動作時にオンになり、メモリセル１０に記憶されているデータに応じて検索読出兼用ビット線ＢＬＴＳＲ又はＢＬＣＳＲがハイレベルになる。この場合、読み出されたデータは書き込まれたときと逆の極性になるが、ＣＡＭ８から出力される前にその極性を反転させればよい。 In contrast, in the fifth embodiment, as shown in FIG. 6, the precharge circuits 36 and 37 precharge the search / read bit lines BLTSR and BLCSR at a low level during both the search operation and the read operation. . In addition, read transistor TNRA in the above embodiment is an n-channel MOS transistor, whereas read transistor TPRA in this embodiment is a p-channel MOS transistor. The source of the read transistor TPRA is connected to the power supply 26. Read word line RWL is at a low level during a read operation, and is maintained at a high level otherwise. As a result, the read transistor TPRA is turned on during the read operation, and the search / read bit line BLTSR or BLCSR is set to the high level according to the data stored in the memory cell 10. In this case, the read data has a polarity opposite to that at the time of writing, but the polarity may be reversed before it is output from the CAM 8.

　本実施の形態において読出動作時におけるビット線のプリチャージレベルを変更できるのは、読出用ポートと書込用ポートとを分け、比較トランジスタＴＮＣ０，ＴＮＣ１を検索動作だけでなく読出動作でも使用することにしたからこそ実現できることである。しかも、これが必要最小限のトランジスタ数で実現できている。これに対し、読出用ポートと書込用ポートとが共通になっている従来型のメモリセルの場合、負荷トランジスタＴＰ０，ＴＰ１はｐチャネルＭＯＳトランジスタであるため、駆動力がｎチャネルＭＯＳトランジスタである駆動トランジスタＴＮ０，ＴＮ１よりも弱いこと、読出動作時のデータ保持と書込動作を両立する必要があること、メモリセルを小さく作る必要があること、という３つの理由から、ビット線のプリチャージレベルをハイレベルにするしかないのである。 In the present embodiment, the bit line precharge level during the read operation can be changed by dividing the read port and the write port and using the comparison transistors TNC0 and TNC1 not only in the search operation but also in the read operation. It is only possible to achieve this. Moreover, this can be realized with a minimum number of transistors. On the other hand, in the case of a conventional memory cell in which the read port and the write port are common, the load transistors TP0 and TP1 are p-channel MOS transistors, so that the driving force is an n-channel MOS transistor. The precharge level of the bit line has three reasons: it is weaker than the drive transistors TN0 and TN1, it is necessary to achieve both data retention and write operation during read operation, and the memory cell needs to be made small. There is no choice but to make it a high level.

　［第６の実施の形態］
　上記第３の実施の形態と同様、図７に示されるように、上記第５の実施の形態における比較トランジスタＴＮＣ０，ＴＮＣ１をＣＭＯＳトランスミッションゲート３２，３４に置き換えてもよい。 [Sixth Embodiment]
Similar to the third embodiment, as shown in FIG. 7, the comparison transistors TNC0 and TNC1 in the fifth embodiment may be replaced with CMOS transmission gates 32 and.

　［第７の実施の形態］
　上記第５の実施の形態ではマッチトランジスタＴＮＭはｎチャネルＭＯＳトランジスタからなるのに対し、図８に示した第７の実施の形態ではマッチトランジスタＴＰＭはｐチャネルＭＯＳトランジスタからなる。そして、このマッチトランジスタＴＰＭのソースは電源２６に接続される。また、上記第５の実施の形態では比較トランジスタＴＮＣ０，ＴＮＣ１はｎチャネルＭＯＳトランジスタからなるのに対し、この第７の実施の形態では比較トランジスタＴＰＣ０，ＴＰＣ１はｐチャネルＭＯＳトランジスタからなる。また、上記第５の実施の形態ではプリチャージ回路３６，３７は検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲを検索動作時にも読出動作時にもローレベルにプリチャージするのに対し、この第７の実施の形態ではプリチャージ回路３８，３９は検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲを検索動作時にハイレベルにプリチャージし、読出動作時にローレベルにプリチャージする。この場合、読み出されたデータは書き込まれたときと同じ極性になるので、ＣＡＭ８から出力される前にその極性を反転させる必要がない。 [Seventh Embodiment]
In the fifth embodiment, the match transistor TNM is composed of an n-channel MOS transistor, whereas in the seventh embodiment shown in FIG. 8, the match transistor TPM is composed of a p-channel MOS transistor. The source of the match transistor TPM is connected to the power supply 26. In the fifth embodiment, the comparison transistors TNC0 and TNC1 are n-channel MOS transistors, whereas in the seventh embodiment, the comparison transistors TPC0 and TPC1 are p-channel MOS transistors. In the fifth embodiment, the precharge circuits 36 and 37 precharge the search / read bit lines BLTSR and BLCSR at a low level both in the search operation and in the read operation. In this embodiment, the precharge circuits 38 and 39 precharge the search / read bit lines BLTSR and BLCSR to a high level during a search operation and precharge to a low level during a read operation. In this case, since the read data has the same polarity as when it was written, it is not necessary to invert the polarity before it is output from the CAM 8.

　また、この第７の実施の形態では、検索動作時には検索用マッチ線ＭＬをローレベルにプリチャージする。したがって、検索用マッチ線ＭＬは、データが一致する場合はローレベルのままであるが、データが一致しない場合はハイレベルになる。 In the seventh embodiment, the search match line ML is precharged to a low level during the search operation. Therefore, the search match line ML remains at the low level when the data matches, but becomes the high level when the data does not match.

　［第８の実施の形態］
　上記第３の実施の形態と同様、図９に示されるように、上記第７の実施の形態における比較トランジスタＴＰＣ０，ＴＰＣ１をＣＭＯＳトランスミッションゲート３２，３４に置き換えてもよい。 [Eighth Embodiment]
As in the third embodiment, the comparison transistors TPC0 and TPC1 in the seventh embodiment may be replaced with CMOS transmission gates 32 and 34 as shown in FIG.

　［第９の実施の形態］
　上記第７の実施の形態と異なり、図１０に示した第９の実施の形態では、比較トランジスタＴＮＣ０，ＴＮＣ１はｎチャネルＭＯＳトランジスタからなり、比較トランジスタＴＮＣ０のゲートは記憶ノードＳＮＴに接続され、比較トランジスタＴＮＣ１のゲートは記憶ノードＳＮＣに接続される。マッチトランジスタＴＰＭのドレインは接地２８に接続される。読出トランジスタＴＮＲＡは上記第１～第４の実施の形態と同じである。 [Ninth Embodiment]
Unlike the seventh embodiment, in the ninth embodiment shown in FIG. 10, the comparison transistors TNC0 and TNC1 are n-channel MOS transistors, and the gate of the comparison transistor TNC0 is connected to the storage node SNT. The gate of transistor TNC1 is connected to storage node SNC. The drain of the match transistor TPM is connected to the ground 28. The read transistor TNRA is the same as that in the first to fourth embodiments.

　また、この第９の実施の形態ではプリチャージ回路４０，４１は検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲを検索動作時にも読出動作時にもハイレベルにプリチャージする。したがって、読み出されたデータは書き込まれたときと逆の極性になるが、ＣＡＭ８から出力される前にその極性を反転させればよい。 In the ninth embodiment, the precharge circuits 40 and 41 precharge the search / read bit lines BLTSR and BLCSR to a high level during both the search operation and the read operation. Therefore, the read data has the opposite polarity to that when it was written, but the polarity may be reversed before it is output from the CAM 8.

　また、この第９の実施の形態では、検索動作時には検索用マッチ線ＭＬをハイレベルにプリチャージする。したがって、検索用マッチ線ＭＬは、データが一致する場合はハイレベルのままであるが、データが一致しない場合はローレベルになる。ただし、データが一致しない場合も、検索用マッチ線ＭＬは接地電位ＧＮＤまで下がりきらず、接地電位ＧＮＤよりもマッチトランジスタＴＰＭのしきい値電圧だけ高い電位に止まる。そのため、図１に示したセンス回路１３がこの電位をローレベルとみなして検知・増幅すればよい。 In the ninth embodiment, the search match line ML is precharged to a high level during the search operation. Therefore, the search match line ML remains at the high level when the data matches, but becomes the low level when the data does not match. However, even when the data do not match, the search match line ML does not fall to the ground potential GND, but remains at a potential higher than the ground potential GND by the threshold voltage of the match transistor TPM. Therefore, the sense circuit 13 shown in FIG. 1 may detect and amplify the potential by regarding the potential as a low level.

　［第１０の実施の形態］
　上記第３の実施の形態と同様、図１１に示されるように、上記第９の実施の形態における比較トランジスタＴＮＣ０，ＴＮＣ１をＣＭＯＳトランスミッションゲート３２，３４に置き換えてもよい。 [Tenth embodiment]
Similar to the third embodiment, as shown in FIG. 11, the comparison transistors TNC0 and TNC1 in the ninth embodiment may be replaced with CMOS transmission gates 32 and.

　［第１１の実施の形態］
　上記第１～第１０の実施の形態では、トランジスタＴＮＭ又はＴＰＭが共通マッチノードＭＮの電位に応じて検索用マッチ線ＭＬを充放電しているが、これに代え、図１２に示されるように、ＣＭＯＳインバータ４２が設けられてもよい。インバータ４２はｐチャネルＭＯＳトランジスタＴＰＭ及びｎチャネルＭＯＳトランジスタＴＮＭからなり、その入力ノードは共通マッチノードＭＮに接続される。データが一致する場合、共通マッチノードＭＮはローレベルであるので、インバータ４２はビットマッチ信号ＢＭをハイレベルにする。一方、データが一致しない場合、共通マッチノードＭＮはハイレベルであるので、インバータ４２はビットマッチ信号ＢＭをローレベルにする。 [Eleventh embodiment]
In the first to tenth embodiments, the transistor TNM or TPM charges / discharges the search match line ML according to the potential of the common match node MN. Instead, as shown in FIG. A CMOS inverter 42 may be provided. The inverter 42 includes a p-channel MOS transistor TPM and an n-channel MOS transistor TNM, and its input node is connected to the common match node MN. If the data match, the common match node MN is at the low level, so the inverter 42 sets the bit match signal BM to the high level. On the other hand, if the data do not match, the common match node MN is at the high level, so the inverter 42 sets the bit match signal BM to the low level.

　この場合、図１に示したマッチ線ＭＬ、マッチ線プリチャージ回路１１及びセンス回路１３の代わりに、ＡＮＤ回路が設けられる。各メモリセル１０から出力されるビットマッチ信号ＢＭはこのＡＮＤ回路に入力される。判定信号ＨＩＴはこのＡＮＤ回路から出力される。 In this case, an AND circuit is provided instead of the match line ML, the match line precharge circuit 11 and the sense circuit 13 shown in FIG. The bit match signal BM output from each memory cell 10 is input to this AND circuit. The determination signal HIT is output from this AND circuit.

　［第１２の実施の形態］
　また、上記第１１の実施の形態における書込用ビット線ＢＬＴＷ，ＢＬＣＷ及び検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲは、図３に示した第２の実施の形態と同様、図１３に示されるように、全てビット線ＢＬＴ，ＢＬＣで兼用されていてもよい。 [Twelfth embodiment]
Further, the write bit lines BLTW and BLCW and the search / read bit lines BLTSR and BLCSR in the eleventh embodiment are as shown in FIG. 13 as in the second embodiment shown in FIG. , All may be shared by the bit lines BLT and BLC.

　［第１３の実施の形態］
　また、図４に示した第３の実施の形態又は図１０に示した第９の実施の形態におけるトランジスタＴＮＭ又はＴＰＭの代わりに、図１２に示した第１１の実施の形態と同様に、図１４に示されるように、ＣＭＯＳインバータ４２が設けられてもよい。 [Thirteenth embodiment]
Further, in place of the transistor TNM or TPM in the third embodiment shown in FIG. 4 or the ninth embodiment shown in FIG. 10, a diagram similar to the eleventh embodiment shown in FIG. As shown in FIG. 14, a CMOS inverter 42 may be provided.

　［第１４の実施の形態］
　また、上記第１３の実施の形態における書込用ビット線ＢＬＴＷ，ＢＬＣＷ及び検索読出兼用ビット線ＢＬＴＳＲ，ＢＬＣＳＲは、図３に示した第２の実施の形態と同様、図１５に示されるように、全てビット線ＢＬＴ，ＢＬＣで兼用されていてもよい。 [Fourteenth embodiment]
Further, the write bit lines BLTW and BLCW and the search / read bit lines BLTSR and BLCSR in the thirteenth embodiment are as shown in FIG. 15 as in the second embodiment shown in FIG. , All may be shared by the bit lines BLT and BLC.

　上記第１～第１０の実施の形態におけるトランジスタＴＮＭ又はＴＰＭ及び上記第１１～第１４の実施の形態におけるＣＭＯＳインバータ４２はいずれも、共通マッチノードＭＮの電位を増幅して出力するためのものである。したがって、出力電流を十分に確保できるのであれば、トランジスタＴＮＭ又はＴＰＭ及びＣＭＯＳインバータ４２を省略し、共通マッチノードＭＮの電位を直接出力するようにしてもよい。 The transistor TNM or TPM in the first to tenth embodiments and the CMOS inverter 42 in the eleventh to fourteenth embodiments are for amplifying and outputting the potential of the common match node MN. is there. Therefore, if a sufficient output current can be secured, the transistor TNM or TPM and the CMOS inverter 42 may be omitted and the potential of the common match node MN may be directly output.

　上記第１１～第１４の実施の形態においては、ＣＭＯＳインバータ４２がビットマッチ信号ＢＭを静的に駆動し、さらにＡＮＤ回路が判定信号ＨＩＴを静的に駆動するので、検索用マッチ線ＭＬのプリチャージ状態に応じて検索に用いるビット線を適切な電位にプリチャージする必要のある第１～第１０の実施の形態とは異なり、検索に用いるビット線を特定の電位にプリチャージする必要がない。これは、回路設計の自由度を増大させるという利点を持つ。 In the eleventh to fourteenth embodiments, since the CMOS inverter 42 statically drives the bit match signal BM and the AND circuit statically drives the determination signal HIT, the search match line ML is preliminarily driven. Unlike the first to tenth embodiments in which the bit line used for the search needs to be precharged to an appropriate potential according to the charge state, it is not necessary to precharge the bit line used for the search to a specific potential. . This has the advantage of increasing the degree of freedom in circuit design.

　その他、上述した全ての実施の形態において、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを入れ替えてもよい。 In addition, in all the embodiments described above, the n-channel MOS transistor and the p-channel MOS transistor may be interchanged.

　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。 As mentioned above, although embodiment of this invention was described, embodiment mentioned above is only the illustration for implementing this invention. Therefore, the present invention is not limited to the above-described embodiment, and can be implemented by appropriately modifying the above-described embodiment without departing from the spirit thereof.

１０　メモリセル
１１　マッチ線プリチャージ回路
１２　ラッチ回路
１３　センス回路
１４，１６，４２　インバータ
１５，１７，１９，２１　プリチャージ回路
１８　入力ノード
２０　出力ノード
２２　入力ノード
２４　出力ノード
２６　電源
２８　接地
３０　検索用比較回路
３２，３４　トランスミッションゲート
３６，３７，３８，３９，４０，４１　プリチャージ回路
ＢＬＴＳＲ，ＢＬＣＳＲ　検索読出兼用ビット線
ＢＬＴＷ，ＢＬＣＷ　書込用ビット線
ＷＷＬ　書込用ワード線
ＲＷＬ　読出用ワード線
ＭＬ　検索用マッチ線
ＭＮ　共通マッチノード
ＳＮＴ，ＳＮＣ　記憶ノード
ＴＰ０，ＴＰ１　負荷トランジスタ
ＴＮ０，ＴＮ１　駆動トランジスタ
ＴＮＷＡ０，ＴＮＷＡ１　アクセストランジスタ
ＴＮＣ０～ＴＮＣ３，ＴＰＣ０，ＴＰＣ１　比較トランジスタ
ＴＮＭ，ＴＰＭ　マッチトランジスタ
ＴＮＲＡ，ＴＰＲＡ　読出トランジスタ 10 memory cell 11 match line precharge circuit 12 latch circuit 13 sense circuit 14, 16, 42 inverter 15, 17, 19, 21 precharge circuit 18 input node 20 output node 22 input node 24 output node 26 power supply 28 ground 30 for search Comparison circuit 32, 34 Transmission gate 36, 37, 38, 39, 40, 41 Precharge circuit BLTSR, BLCSR Search / read bit line BLTW, BLCW Write bit line WWL Write word line RWL Read word line ML Search Match line MN Common match nodes SNT, SNC Storage nodes TP0, TP1 Load transistors TN0, TN1 Drive transistors TNWA0, TNWA1 Access transistors TNC0 to TNC3, TPC0, TPC1 Comparison transistors TNM, PM match transistor TNRA, TPRA read transistor

Claims

A memory cell used in an associative memory device for searching whether or not the same data as input data is stored,
A first inverter having an input node connected to the first storage node and an output node connected to the second storage node;
A second inverter having an input node connected to the second storage node and an output node connected to the first storage node;
A first having a gate connected to the write word line, one source / drain connected to the first write bit line, and the other source / drain connected to the first storage node An access transistor;
A second having a gate connected to the write word line, one source / drain connected to a second write bit line, and the other source / drain connected to the second storage node; Access transistors,
A first comparison switching element connected between the first search / read bit line and the common match node and turned on or off according to the potential of one of the first and second storage nodes;
A second comparison switching element connected between a second search / read bit line and the common match node and turned on or off according to the other potential of the first and second storage nodes;
A memory cell comprising: a read switching element connected between the common match node and a predetermined potential node and turned on or off according to the potential of the read word line.

The memory cell of claim 1, further comprising:
A memory cell comprising a search switching element connected between a search match line and a predetermined potential node and turned on or off according to the potential of the common match node.

The memory cell of claim 1, further comprising:
A memory cell comprising a third inverter having an input node connected to the common match node.

The memory cell of claim 1,
The first write bit line and the first search / read bit line are shared, and the second write bit line and the second search / read bit line are shared cell.

The memory cell of claim 1,
The first comparison switching element is:
An n-channel electric field having a gate connected to the second storage node, one source / drain connected to the first search / read bit line, and the other source / drain connected to the common match node An effect transistor;
A p-channel electric field having a gate connected to the first storage node, one source / drain connected to the first search / read bit line, and the other source / drain connected to the common match node Including an effect transistor,
The second comparison switching element is:
An n-channel electric field having a gate connected to the first storage node, one source / drain connected to the second search / read bit line, and the other source / drain connected to the common match node An effect transistor;
A p-channel electric field having a gate connected to the second storage node, one source / drain connected to the second search / read bit line, and the other source / drain connected to the common match node A memory cell including an effect transistor.

The memory cell of claim 1,
The read switching element includes a n-channel field effect transistor having a gate connected to the read word line, a source connected to ground, and a drain connected to the common match node.

The memory cell of claim 1, wherein
The read switching element includes a p-channel field effect transistor having a gate connected to the read word line, a source connected to a power supply, and a drain connected to the common match node.

The memory cell according to claim 2, wherein
The search switching element includes a n-channel field effect transistor having a gate connected to the common match node, a source connected to ground, and a drain connected to the search match line.

The memory cell according to claim 2, wherein
The search switching element includes a p-channel field effect transistor having a gate connected to the common match node, a source connected to a power source, and a drain connected to the search match line.

The memory cell according to claim 2, wherein
The search switching element includes a p-channel field effect transistor having a gate connected to the common match node, a source connected to the search match line, and a drain connected to ground.

A memory cell used in an associative memory device for searching whether or not the same data as input data is stored,
A first inverter having an input node connected to the first storage node and an output node connected to the second storage node;
A second inverter having an input node connected to the second storage node and an output node connected to the first storage node;
A first having a gate connected to the write word line, one source / drain connected to the first write bit line, and the other source / drain connected to the first storage node An access transistor;
A second having a gate connected to the write word line, one source / drain connected to a second write bit line, and the other source / drain connected to the second storage node; Access transistors,
A first n-channel having a gate connected to the second storage node, one source / drain connected to the first search / read bit line, and the other source / drain connected to the common match node A field effect transistor;
A second n having a gate connected to the first storage node, one source / drain connected to a second search / read bit line, and the other source / drain connected to the common match node. A channel field effect transistor;
A third n-channel field effect transistor having a gate connected to the common match node, a source connected to ground, and a drain connected to a search match line;
A memory cell comprising a fourth n-channel field effect transistor having a gate connected to a read word line, a source connected to ground, and a drain connected to the common match node.

An associative storage device for searching whether or not the same data as input data is stored,
First and second write bit lines;
A write word line;
A first inverter having an input node connected to the first storage node and an output node connected to the second storage node;
A second inverter having an input node connected to the second storage node and an output node connected to the first storage node;
First having a gate connected to the write word line, one source / drain connected to the first write bit line, and the other source / drain connected to the first storage node. One access transistor;
First having a gate connected to the write word line, one source / drain connected to the second write bit line, and the other source / drain connected to the second storage node. Two access transistors;
First and second search / read combined bit lines;
A read word line;
A first comparison switching element connected between the first search / read bit line and a common match node and turned on or off in accordance with one potential of the first and second storage nodes;
A second comparison switching element connected between the second search / read bit line and the common match node and turned on or off according to the other potential of the first and second storage nodes;
An associative memory device comprising: a read switching element connected between the common match node and a predetermined potential node and turned on or off according to the potential of the read word line.

The associative memory device according to claim 12, further comprising:
Match line for search,
An associative memory device comprising: a search switching element connected between the search match line and a predetermined potential node and turned on or off according to the potential of the common match node.

The associative memory device according to claim 12, further comprising:
An associative memory device comprising a third inverter having an input node connected to the common match node.

An associative memory device according to claim 12,
The first write bit line and the first search / read bit line are shared, and the second write bit line and the second search / read bit line are shared. Storage device.

An associative memory device according to claim 12,
The first comparison switching element is:
An n-channel electric field having a gate connected to the second storage node, one source / drain connected to the first search / read bit line, and the other source / drain connected to the common match node An effect transistor;
A p-channel electric field having a gate connected to the first storage node, one source / drain connected to the first search / read bit line, and the other source / drain connected to the common match node Including an effect transistor,
The second comparison switching element is:
An n-channel electric field having a gate connected to the first storage node, one source / drain connected to the second search / read bit line, and the other source / drain connected to the common match node An effect transistor;
A p-channel electric field having a gate connected to the second storage node, one source / drain connected to the second search / read bit line, and the other source / drain connected to the common match node An associative memory device including an effect transistor.

An associative memory device according to claim 12,
The content addressable memory device, wherein the read switching element includes an n-channel field effect transistor having a gate connected to the read word line, a source connected to ground, and a drain connected to the common match node.

An associative memory device according to claim 12,
The content addressable memory device, wherein the read switching element includes a p-channel field effect transistor having a gate connected to the read word line, a source connected to a power supply, and a drain connected to the common match node.

An associative memory device according to claim 13,
The associative memory device, wherein the search switching element includes an n-channel field effect transistor having a gate connected to the common match node, a source connected to ground, and a drain connected to the search match line.

An associative memory device according to claim 13,
The associative memory device, wherein the search switching element includes a p-channel field effect transistor having a gate connected to the common match node, a source connected to a power source, and a drain connected to the search match line.

An associative memory device according to claim 13,
The associative memory device, wherein the search switching element includes a p-channel field effect transistor having a gate connected to the common match node, a source connected to the search match line, and a drain connected to ground.

An associative storage device for searching whether or not the same data as input data is stored,
First and second write bit lines;
A write word line;
A first inverter having an input node connected to the first storage node and an output node connected to the second storage node;
A second inverter having an input node connected to the second storage node and an output node connected to the first storage node;
First having a gate connected to the write word line, one source / drain connected to the first write bit line, and the other source / drain connected to the first storage node. One access transistor;
First having a gate connected to the write word line, one source / drain connected to the second write bit line, and the other source / drain connected to the second storage node. Two access transistors;
First and second search / read combined bit lines;
Match line for search,
A read word line;
A first n having a gate connected to the second storage node, one source / drain connected to the first search / read bit line, and the other source / drain connected to a common match node A channel field effect transistor;
A second gate having a gate connected to the first storage node, one source / drain connected to the second search / read bit line, and the other source / drain connected to the common match node; an n-channel field effect transistor;
A third n-channel field effect transistor having a gate connected to the common match node, a source connected to ground, and a drain connected to the search match line;
An associative memory device comprising: a fourth n-channel field effect transistor having a gate connected to the read word line, a source connected to ground, and a drain connected to the common match node.