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WO2009030776A1 - Registre a decalage pour un ecran plat a matrice active - Google Patents

Registre a decalage pour un ecran plat a matrice active Download PDF

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WO2009030776A1
WO2009030776A1 PCT/EP2008/061866 EP2008061866W WO2009030776A1 WO 2009030776 A1 WO2009030776 A1 WO 2009030776A1 EP 2008061866 W EP2008061866 W EP 2008061866W WO 2009030776 A1 WO2009030776 A1 WO 2009030776A1
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WO
WIPO (PCT)
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stage
signal
transistor
last
output node
Prior art date
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Ceased
Application number
PCT/EP2008/061866
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English (en)
Inventor
Thierry Kretz
Gérard Voisin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thales SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thales SA filed Critical Thales SA
Priority to JP2010523527A priority Critical patent/JP5572871B2/ja
Priority to US12/676,898 priority patent/US8508457B2/en
Priority to EP08803834.4A priority patent/EP2186081B1/fr
Priority to KR1020107005038A priority patent/KR101524558B1/ko
Publication of WO2009030776A1 publication Critical patent/WO2009030776A1/fr
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Ceased legal-status Critical Current

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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present invention relates to an improvement of the control circuits of the selection lines of an active matrix of a flat screen, and more particularly an improvement of control circuits integrated in the active matrix. It applies to different technologies of active matrix flat screens, including liquid crystal technologies, OLED (Organic light-emitting diode).
  • the pixel electrodes and the associated switching transistors of the image points, as well as the control circuits of the pixel electrode lines and columns are made at the same time on the same substrate.
  • control circuits of the lines commonly called “line drivers” in the technical literature, allow each new video frame to be displayed, to apply the line selection signals one after the other in a direction of scanning the lines of the line. the screen.
  • These control circuits for this purpose comprise one or more shift registers in series, each output stage of the registers delivering the selection signal of a line of the given matrix.
  • Patent application EP 0815 562 discloses a structure with transistors and so-called "bootstrap" self-elevation capabilities, advantageously simple for producing the stages of a shift register, which makes it possible to benefit from an elevation effect. interesting voltage, to provide the expected high level of voltage on the lines of the matrix, while limiting the stress on the transistors of the stage. It makes it possible to use the same transistor technology for the register and for the active matrix, in particular thin-film transistors of hydrogenated amorphous silicon.
  • This structure makes it possible to work with control signals at the input of each stage, having a smaller amplitude than that of the output signals of the register, limiting the stress on the gates of the transistors of the stage.
  • the structure blocks the transistors of the unselected stages.
  • This shift register structure is two-phase, ie it is driven by two complementary clocks, whose roles are reversed between each floor. This makes it possible to ensure a cyclic ratio of the transistors which is very low, and therefore to ensure substantially the same lifetime for the transistors of the shift register as for the switching transistors of the active matrix.
  • This structure is recalled below, with reference to Figures 1a and 1b, derived from Figure 3 of the aforementioned European application.
  • R (n) the nth line of the active matrix
  • E n the stage of the shift register 1 controlling this line R (n).
  • the stage E n is powered by a negative source V- fed by a power bus and sequenced by two complementary clock signals Ck1 and Ck2. It is connected in inputs to a previous line R (n-1) and to a next line R (n + 1) of the matrix.
  • the voltage V- is typically equal to the blocking voltage Vgoff of the transistors.
  • the stage E n (FIG. 1a) comprises four transistors T1, T2, T3 and T4, and two capacitors C 1 and C2.
  • Transistors T1 and T2 are connected in series, between the previous line R (n) and the potential V-.
  • the transistor T1 is diode-mounted, its gate being connected to its drain, and connected to the previous line R (n-1).
  • the gate of transistor T2 is connected to the next line R (n + 1).
  • the internal node P n corresponds to the serial connection node of the two transistors T 1 and T 2, and drives the gate G of the transistor T 3.
  • the diode-mounted transistor T1 has a function of precharging this internal node P n .
  • the transistors T3 and T4 are connected in series, between a first clock signal, in the example Ck2, and the potential V-.
  • the transistor T3 is the control transistor of the stage, or "drive” transistor, that is to say the one that controls the output node S n connected to the selection line R (n). It is controlled on its gate by the potential at the internal node P n of the stage.
  • the gate of transistor T4 is connected to the next line R (n + 1).
  • the capacitor C1 is driven by a clock signal, in the example Ck1, and connected to the internal node P n which drives the gate of the drive transistor T3.
  • This capacitor C1 only has a compensation function, to compensate for the gate-drain parasitic capacitance of the drive transistor T3 when switching signals Ck1 and Ck2.
  • the capacitor C2 is connected between the internal node P n and the output node S n connected to the line R (n). From one stage to another, the roles of the clock signals Ck1 and Ck2 are exchanged: in the stage E n + i for example, it is the capacitor C1 which receives the clock signal Ck2 and the transistor of drive T3 which receives the signal Ck1.
  • Figure 1b schematically illustrates a shift register 1 comprising 481 stages.
  • the first stage E 1 receives as input signal applied to the gate of the precharge transistor T1, the signal IN which provides the line selection pulse corresponding to a new video frame.
  • This signal IN propagates from line in line, to the line sequence, by the stages Ei, E 2 E n , ... E 4 Si, so that the lines R (1) to R ⁇ 481) are each selected l 'one after the other.
  • the clock signals Ck1 and Ck2 are complementary, ie in phase opposition.
  • the high level of these signals is the Vgon level (for example 26 volts), and the low level (V-), typically the Vgoff level (for example -7 volts).
  • the selection of the line R (n) is made when the output node S n of the stage E n is raised to the high level Vgon. Suppose that the line R (n) is selected during the time line t n . The line R ⁇ n-1) has been selected on the previous line time t n- i.
  • the clock signals Ck1 and Ck2 are respectively high Vgon and low Vgoff and the output node S ⁇ -i is Vgon.
  • the transistor T1 (diode-connected) of the stage E n charges the gate internal node P n of the drive transistor T3, at the level Vgon-VtT1 of the output node S n -i of the preceding stage (FIG. 3), where VtT1 is the threshold voltage of the transistor T1.
  • the state of the clock signals Ck1 and Ck2 is reversed. With the clock signal Ck2 going back to the low state Vgoff, the output node S n- i goes back to Vgoff: the line R (n-1) is deselected. The output node S n- i returns to Vgoff and the transistor T1 of the stage E n is blocked.
  • the clock signal Ck2 applied to the drive transistor T3 thus goes high Vgon-VtT1: the drive transistor T3 goes to the state passing.
  • the voltage at the internal node P n which drives the gate of the drive transistor T3, rises with the source voltage (node S n ) of the transistor T3 by a so-called bootstrap effect by the capacitor C2, which keeps the transistor T3 drive in the on state during the time line t n .
  • the transistors T2 and T4 of the stage E n- I then become on-going because their gates are brought to Vgon by the output node S n of the stage E n , which pulls the internal node P n -i and the output node S n-1 of the stage E n- i to Vgoff: the line R (n-1) is deselected and the bootstrap capacitance C2 discharged.
  • the sequence is repeated for the next stage by replacing n-1 by n, n by n + 1 and Ck1 by Ck2 and vice versa.
  • the scanning sequence of the lines of the matrix starts with the activation of the signal IN, which ensures the precharge of the inner node Pi of the first stage.
  • an R-last signal must be provided, to discharge the internal node P 4 if the last stage, marking the end of the selection of the associated line R (481) ⁇ see Figure 1 b).
  • each of the rows R (1) to R (481) of the matrix is thus successively selected by the associated stage, each during a line time.
  • a corresponding operation is illustrated by the timing diagram of FIG.
  • the transistors of the register are generally made in the same technology as those of the active matrix.
  • This is a reverse scan, from top to bottom, which causes a double write of the video during the frame time, giving a visual impression of mirror effect of the image to be displayed.
  • the image is displayed from top to bottom, and the top of the screen is normally displayed, in parallel, the image is written from bottom to top: can thus observe a partial inverted display at the bottom of the screen of the image which appears at the top of the screen, with a junction near the middle of the screen. This leads to this impression of mirror effect observed on the screen, between the top and the bottom.
  • This mirror effect can in practice be eliminated only with the use of a specific initialization procedure triggered at the start of the screen, to obtain the discharge of each of the bootstrap capacities of the stages of the register.
  • This procedure consists of the application of specific addressing conditions during the initialization phase of the screen, which can be for example:
  • the invention thus relates to an integrated shift register on the active matrix substrate of a flat screen, for controlling screen image selection lines comprising a plurality of stages in cascade, each stage being controlled by first and second complementary clock signals and providing a line selection signal on an output node, and each stage comprising between an internal node and said output node (S n ):
  • first and a second transistor connected in series between an output node of a preceding stage, or an input signal of the register, and a negative supply bus, the midpoint of connection between said first and second transistors being said internal node of the stage,
  • a third and a fourth transistor connected in series between a clock signal of the first and second clock signals, and a negative power supply bus, the gate of said third transistor being connected to said internal node, the midpoint connection between said third and fourth transistors being said output node, and said second and fourth transistors being controlled on their gate by the output signal of a next stage, or a discharge control signal in the case of the last register floor, and
  • each stage (E n ) comprising means for discharging said second capacitor (C2).
  • said discharge means is activated by an activation signal which is the discharge control signal (R-last) of the last stage and in that means are provided for forcing said signal (R-last) to the active state when the screen is started.
  • the activation signal of the discharge means for the rank n stage is provided by the output node of a preceding rank stage, but not immediately preceding, advantageously of rank n-2.
  • said discharge means consist of a transistor connected in parallel with said second capacitor.
  • said discharge means consist of a first transistor connected in parallel between the internal node and said negative power supply bus, and a second transistor connected in parallel between the output node and said bus. negative power supply.
  • the invention applies to active matrix flat screens, in particular to liquid crystal screens.
  • FIGS. 1a and 1b illustrate a shift register according to the state of the art
  • FIG. 2 is a timing diagram of the signals illustrating the operation of such a register
  • FIG. 3 is a diagram of a shift register according to a first embodiment of the invention.
  • FIG. 4 illustrates a first control variant of this register
  • FIG. 5 illustrates a second control variant of this register
  • FIG. 6 is a diagram of a shift register according to a second embodiment of the invention.
  • FIG. 7 illustrates a first control variant of this register
  • FIG 8 illustrates a second control variant of this register
  • FIG. 9 schematically illustrates an active matrix substrate with integrated drivers.
  • a shift register stage comprises integrated means for discharging the bootstrap capacitance, activated at least once at the start of the screen, that is to say when it is turned on, and advantageously at each new video frame.
  • FIGS. 3 to 8 illustrate various variants of the invention, applied as an example to a shift register comprising 481 stages E 1 to E 4 if for controlling 481 selection lines R (1) to R (481).
  • This register has a structure in accordance with the structure of the state of the art described with reference to FIGS. 1a, 1b and 2. It is controlled by four signals: two complementary clock signals
  • these integrated means comprise a discharge transistor T5, connected in parallel with the bootstrap capacitance C2.
  • these integrated means comprise a discharge transistor T5, connected in parallel with the bootstrap capacitance C2.
  • these integrated means comprise two discharge transistors T6 and T7 each connected to a respective terminal of the bootstrap capacitance C2, and between this terminal and the negative voltage V- (or Vgoff).
  • FIGS. 3 and 6 One embodiment of this command is illustrated in FIGS. 3 and 6.
  • a signa! specific initialization Init is generated by an initialization circuit of the screen.
  • This signal Init is applied to the control gate of the discharge transistor T5 (FIG. 3) or of the discharge transistors T6 and 11 (FIG. 6), in all the stages of the shift register.
  • This embodiment makes it necessary to provide an additional conductive line for applying a signal generated specifically for this activation function of the C2 bootstrap capacitance discharge means.
  • the R-last signal already present is advantageously used. It is then expected to "extend" the conductive line bringing this signal on the last floor, to apply this signal on all floors.
  • the R-last signal being a pulse marking the end of selection of the last line R (481) of the screen, which is thus activated at each new video frame at the end of the video frame time, the discharge C2 bootstrap capacity is thus achieved by the discharge means of the invention at the end of each video frame.
  • the R-last signal is activated a first time during the start of the screen, to activate the discharge means during this start.
  • FIGS. 5 and 8 An optimized control mode is illustrated in FIGS. 5 and 8, which uses as an activation signal means for discharging the C2 bootstrap capacitance of a stage, the line selection signal of a preceding stage but not immediately. previous.
  • the line selection signal provided by the stage E n-2 , at the output node S n -2: the activation signal must come from at least the stage of rank n-2, so as not to overwrite the preload of the internal node P n of the stage E n of the driver;
  • the signal supplied by the nearest stage is advantageously chosen after the stage E nI , that provided by the stage E n-2 .
  • This control mode is advantageous because it can be easily implemented, at a lower cost, without the need for a complete retrofit of the active matrices already marketed and that it makes it possible to obtain the discharge of the bootstrap capacitance on each floor, each new video frame.
  • the first stages of the register must be controlled in another way. In particular, in all cases it is necessary to provide a different activation for the first two stages E 1 and E 2 (there is no stage of "rank -1, -2, -3 ...)".
  • a simple and advantageous solution provides to use the available signals, in particular to apply as an activation signal discharge means, the R-last signal for these stages. In the example illustrated, the signal R-iast is used for the first stage Ei, and the input signal IN of the first stage E- ⁇ for the second stage E 2 .
  • the invention applies to flat screens, in particular to liquid crystal or OLEDs, of the active matrix type known as integrated drivers: as illustrated in FIG. 9, on the same substrate S of the screen, the active matrix MA is produced. , ie the pixel electrodes and their associated switching devices, the control circuit of the lines DY and the line control circuit DX, to which the invention applies.

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Abstract

Dans un registre à décalage piloté par deux signaux d'horloge complémentaires pour commander la sélection des lignes R(n) de points image d'un écran plat, un transistor de commande T3 est piloté par un des signaux d'horloge, et connecté entre ce signal d'horloge et le n ud de sortie Sn connecté à la ligne correspondante. Une capacité connectée entre un n ud interne Pn, connecté à la grille du transistor de commande T3 et le n ud de sortie Sn est déchargée au moins à chaque démarrage de l'écran, par des moyens de décharge T5 prévus dans chaque étage. Application aux écrans plats à matrice active intégrée.

Description

REGISTRE A DECALAGE POUR UN ECRAN PLAT A MATRICE ACTIVE
La présente invention concerne un perfectionnement des circuits de commande des lignes de sélection d'une matrice active d'un écran à plat, et plus particulièrement un perfectionnement de circuits de commande intégrés à la matrice active. Elle s'applique aux différentes technologies d'écrans plats à matrice active, notamment aux technologies cristal liquide, OLED (Organic light-emitting diode ).
Dans une matrice active à circuits de commande périphériques intégrés, les électrodes pixels et les transistors de commutation associés des points image, ainsi que les circuits de commande des lignes et des colonnes d'électrodes pixel sont réalisés en même temps sur le même substrat.
Les circuits de commande des lignes communément appelés "drivers lignes" dans la littérature technique, permettent à chaque nouvelle trame vidéo à afficher, d'appliquer les signaux de sélection de ligne l'un après l'autre suivant un sens de balayage des lignes de l'écran. Ces circuits de commande comprennent à cet effet un ou plusieurs registres à décalage en série, chaque étage de sortie des registres délivrant le signal de sélection d'une ligne de la matrice donnée.
On connaît de la demande de brevet EP 0815 562, une structure à transistors et capacités d'autoélévation dites de "bootstrap", avantageusement simple pour réaliser les étages d'un registre à décalage, qui permet de bénéficier d'un effet d'élévation de tension intéressant, pour fournir le niveau élevé de tension attendu sur les lignes de la matrice, tout en limitant le stress sur les transistors de l'étage. Elle permet d'utiliser la même technologie de transistors pour le registre et pour la matrice active, notamment des transistors en couches minces de silicium amorphe hydrogéné. Cette structure permet de travailler avec des signaux de commande en entrée de chaque étage, ayant une amplitude inférieure à celle des signaux de sortie du registre, limitant le stress sur ies grilles des transistors de l'étage. En outre la structure assure le blocage des transistors des étages non sélectionnés. De cette façon la fiabilité de ces registres à décalage est améliorée. Cette structure de registre à décalage est biphasée, c'est à dire qu'elle est pilotée par deux horloges complémentaires, dont les rôles s'inversent entre chaque étage. Ceci permet d'assurer un rapport cyclique des transistors qui est très faible, et donc d'assurer sensiblement la même durée de vie aux transistors du registre à décalage qu'aux transistors de commutation de la matrice active. Cette structure est rappelée ci-après, en référence aux figures 1 a et 1 b, dérivées de la figure 3 de la demande européenne précitée.
On note R(n), la nième ligne de ia matrice active, et En l'étage du registre à décalage 1 commandant cette ligne R(n).
L'étage En est alimenté par une source négative V- amenée par un bus d'alimentation et séquence par deux signaux d'horloges complémentaires Ck1 et Ck2. Il est connecté en entrées à une ligne précédente R(n-1 ) et à une ligne suivante R(n+1 ) de la matrice. La tension V- est typiquement égale à la tension de blocage Vgoff des transistors.
L'étage En (figure 1a) comprend quatre transistors T1 , T2, T3 et T4, et deux capacités C 1 et C2.
Les transistors T1 et T2 sont connectés en série, entre la ligne précédente R(n) et le potentiel V-. Le transistor T1 est monté en diode, sa grille étant connectée à son drain, et connectée à la ligne précédente R(n-1 ). La grille du transistor T2 est connectée à la ligne suivante R(n+1 ). Le nœud interne Pn correspond au nœud de connexion série des deux transistors Tï et T2, et pilote la grilie G du transistor T3. Le transistor T1 monté en diode a une fonction de précharge de ce nœud interne Pn.
Les transistors T3 et T4 sont montés en série, entre un premier signal d'horloge, dans l'exemple Ck2, et le potentiel V-. Le transistor T3 est le transistor de commande de l'étage, ou transistor de "drive", c'est à dire celui qui commande le nœud de sortie Sn connecté à la ligne de sélection R(n). Il est commandé sur sa grille par le potentiel au nœud interne Pn de l'étage. La grille du transistor T4 est connectée à la ligne suivante R(n+1 ).
La capacité C1 est pilotée par un signal d'horloge, dans l'exemple Ck1 , et connectée au nœud interne Pn qui pilote la grille du transistor de drive T3. Cette capacité C1 a seulement une fonction de compensation, pour compenser la capacité parasite grille-drain du transistor de drive T3 lors de la commutation des signaux Ck1 et Ck2.
La capacité C2 est connectée entre le nœud interne Pn et le nœud de sortie Sn connectée à la ligne R(n). D'un étage à l'autre, les rôles des signaux d'horloge Ck1 et Ck2 sont échangés : dans l'étage En+i par exemple, c'est la capacité C1 qui reçoit le signal d'horloge Ck2 et le transistor de drive T3 qui reçoit le signal Ck1.
La figure 1 b illustre schématiquement un registre à décalage 1 comprenant 481 étages. Le premier étage E1 reçoit comme signal d'entrée appliqué à la grille du transistor T1 de précharge, le signal IN qui fournit l'impulsion de sélection ligne correspondant à une nouvelle trame vidéo.
Ce signal IN se propage de ligne en ligne, à la séquence ligne, par les étages E-i, E2 En, ...E4Si, en sorte que les lignes R(1 ) à R{481) sont chacune sélectionnées l'une après l'autre.
Le fonctionnement d'un étage de ce registre va maintenant être brièvement expliqué, en référence à l'étage En détaillé sur la figure 1a et au chronogramme de la figure 3.
Les signaux d'horloge Ck1 et Ck2 sont complémentaires, ie en opposition de phase. Typiquement le niveau haut de ces signaux est le niveau Vgon (par exemple 26 volts), et le niveau bas (V-), typiquement le niveau Vgoff {par exemple -7 volts).
La sélection de la ligne R(n) est faite lorsque le nœud de sortie Sn de l'étage En est porté au niveau haut Vgon. Supposons que la ligne R(n) est sélectionnée pendant le temps ligne tn. La ligne R{n-1 ) a été sélectionnée sur le temps ligne précédent tn-i.
Pendant le temps ligne tn-i, les signaux d'horloge Ck1 et Ck2 sont respectivement à l'état haut Vgon et à l'état bas Vgoff et le nœud de sortie Sπ-i est à Vgon. Pendant ce temps ligne, le transistor T1 (monté en diode) de l'étage En charge le nœud interne Pn de commande de grille du transistor de drive T3, au niveau Vgon - VtT1 du nœud de sortie Sn-i de l'étage précédent (figure 3), où VtT1 est la tension de seuil du transistor T1.
Au temps tn, l'état des signaux d'horloge Ck1 et Ck2 s'inverse. Avec le signai d'horloge Ck2 repassant à l'état bas Vgoff, le nœud de sortie Sn-i redescend à Vgoff : la ligne R(n-1 ) est désélectionnée. Le nœud de sortie Sn-i repasse à Vgoff et le transistor T1 de i'étage En se bloque.
Le signal d'horloge Ck2 appliqué au transistor de drive T3 passe ainsi à l'état haut Vgon - VtT1 : le transistor de drive T3 passe à l'état passant. La tension au nœud interne Pn, qui commande Ia grille du transistor de drive T3, monte avec la tension de source (nœud Sn) du transistor T3 par effet dit de "bootstrap" par la capacité C2, ce qui maintient le transistor T3 de drive à l'état passant pendant le temps ligne tn. Les transistors T2 et T4 de l'étage En-I deviennent alors passants, car leurs grilles sont amenées à Vgon par le nœud de sortie Sn de l'étage En, ce qui tire le nœud interne Pn-i et le nœud de sortie Sn-1 de l'étage En-i à Vgoff : la ligne R(n-1 ) est désélectionnée et la capacité de bootstrap C2 déchargée. Lorsque Ck1 remonte à Vgon et Ck2 redescend à Vgoff, la séquence se répète pour l'étage suivant en remplaçant n-1 par n, n par n+1 et Ck1 par Ck2 et vice versa. Ainsi, à chaque front des horloges Ck1 et Ck2, il y a propagation dans le registre à décalage d'une impulsion de sélection de ligne. La séquence de balayage des lignes de la matrice débute par l'activation du signal IN, qui assure ia précharge du nœud interne Pi du premier étage.
Pour le dernier étage, un signal R-last doit être fourni, pour décharger le nœud interne P4si du dernier étage, marquant la fin de la sélection de la ligne associée R(481 ) {cf figure 1 b).
Pour chaque trame vidéo à afficher correspondant à un temps trame, chacune des lignes R(1 ) à R(481 ) de la matrice est ainsi successivement sélectionnée par l'étage associé, chacune pendant un temps ligne. Un fonctionnement correspondant est illustré par le chronogramme de la figure 2.
Lorsqu'un étage En n'est pas sélectionné, les deux transistors en série T1 et T2 tirent du courant de la ligne précédente R(n-1 ) vers Vgoff. Les deux transistors ont alors des tensions grϋle-source inférieures à leur tension de seuil, et leur courant de canal est une fonction exponentielle de ces tensions. I! résulte de cette disposition que la tension au nœud interne Pn est inférieure d'environ 1 volt à sa tension de source : le transistor T3 est à l'état bloqué. Ainsi, lorsqu'un étage du registre à décalage n'est pas sélectionné, ses transistors ont leur grille à une tension inférieure à leur tension de seuil, d'où une fatigue des transistors minimisée. Ce registre à décalage selon l'état de l'art, ou des variantes de ce registre qui utilisent la structure de base qui vient d'être décrite, sont très utilisés. Les transistors du registre sont généralement réalisés dans la même technologie que ceux de la matrice active. II a cependant été observé un effet très gênant sur les écrans à matrice active dotés d'un tel registre à décalage pour commander les lignes. Il s'agit d'un balayage inverse, du haut vers le bas, qui entraîne une double écriture de la vidéo pendant le temps trame, donnant une impression visuelle d'effet miroir de l'image à afficher. Plus précisément, on peut constater que, alors que l'image s'affiche du haut vers le bas, et que le haut de l'écran s'affiche normalement, en parallèle, l'image est écrite du bas vers le haut : on peut ainsi observer un affichage partiel inversé au bas de l'écran de l'image qui s'affiche en haut de l'écran, avec une jonction proche du milieu de l'écran. Ceci conduit à cette impression d'effet miroir observé sur l'écran, entre le haut et le bas.
On a pu découvrir que cette double écriture est en fait initiée par la présence, dans certaines conditions, de charges dans les étages du registre à décalage, et plus particulièrement de charges sur la capacité C2 dite de bootstrap. On a pu mettre en évidence que ces charges ont pour effet de provoquer un balayage des lignes en sens inverse, activé par le signal R- last de décharge du dernier étage du registre à décalage. Une fois que ce balayage inverse démarre, il a en outre la particularité de s'auto-entretenir, en sorte que l'effet miroir est observé en permanence, de trame en trame.
De manière plus détaillée, on a pu mettre en évidence que cet effet miroir peut être déclenché par l'activation du signal R-last, lorsque dans les derniers étages du registre, des capacités de bootstrap C2 sont chargées à un niveau tel quel les transistors de drive T3 de ces étages se retrouvent polarisés au seuil de conduction, dans lequel ils ont un comportement linéaire. Considérons par exemple les trois derniers étages E479, E48o, E48I, avec les transistors T3 des étages E479 et E48I pilotés par le signal d'horloge Ck2 et le transistor T3 de l'étage E48o piloté parle signal d'horloge Ck1.
Le signal d'horloge Ck2 étant à l'état haut Vgon, si les capacités C2 de ces étages sont préchargées, les transistors T3 des étages E479 et E48i vont suivre l'état du signal d'horloge Ck2. Alors le transistor de précharge T1 et le transistor T2 de l'étage E48O sont passants, faisant circuler un courant i entre Ck2 et V- : le potentiel au nœud interne P480 de cet étage s'établit alors à une valeur intermédiaire entre Vgon (état haut de Ck2) et V-. Le même phénomène se produit pour toutes les lignes paires qui se retrouvent encadrées par deux lignes impaires dans les mêmes conditions.
La somme de ces courants i qui circulent dans les étages pairs à cet instant fait monter le potentiel sur le bus d'alimentation V-, à cause de l'impédance de ce bus. On a dans ces conditions un potentiel V- dont la valeur varie en fonction du rang de l'étage, en pratique entre -7 volts (Vgoff) pour le premier étage et près de +1 volt pour le dernier étage E481 : le niveau de tension V- remonte vers le bas de l'écran.
Cette remontée de la tension V- dans le bas de l'écran a pour effet de faire moins conduire ies transistors T2, et par suite favorise la montée du potentiel du nœud interne des étages concernés.
On a alors des étages pairs qui sont maintenus préchargés de manière incomplète à cause du pont diviseur (T 1 ,T2), pendant l'état actif à Vgon du signal d'horloge Ck2. Les transistors T3 de ces étages sont ainsi légèrement passants, suffisamment pour entretenir la précharge des capacités C2 des étages impairs ; et les capacités de ces étages impairs sont plus préchargées que celle des étages pairs : les transistors T3 sont presque saturés, et celui du dernier étage est même complètement saturé. En pratique, dans certaines conditions, on peut ainsi observer : -la propagation d'une impulsion de sélection de pleine amplitude sur des lignes paires de l'écran : typiquement on aura par exemple la vidéo de la ligne 2 écrite sur la ligne 472, la vidéo de la ligne 4 écrite sur la ligne 470, ...etc : c'est l'effet miroir.
-un remplissage progressif dans le bas de l'écran des étages du registre provoqué par cette impulsion, qui régénère les conditions de départ de l'effet miroir observé, et l'entretient.
Cet effet miroir ne peut en pratique être supprimé qu'avec l'utilisation d'une procédure spécifique d'initialisation déclenchée au démarrage de l'écran, pour obtenir la décharge de chacune des capacités de bootstrap des étages du registre. Cette procédure consiste en l'application de conditions d'adressage spécifiques pendant la phase d'initialisation de l'écran, qui peuvent être par exemple :
-maintenir les signaux Ck1 , Ck2 au niveau Vgoff pendant un temps spécifique, typiquement de l'ordre d'une seconde, pour décharger les capacités C2 dites de bootstrap; ou -forcer le signal R-iast à l'état haut pendant un temps spécifique, typiquement pendant une dizaine de trames.
Dans l'invention, on a trouvé une autre solution technique au problème d'effet miroir, en des moyens de décharge de la capacité de bootstrap intégrés dans chacun des étages du registre. L'invention concerne ainsi un registre à décalage intégré sur le substrat de matrice active d'un écran plat, pour commander des lignes de sélection de points image de l'écran, comportant une pluralité d'étages en cascade, chaque étage étant piloté par des premier et second signaux d'horloge compiémentaires et fournissant un signal de sélection de ligne sur un nœud de sortie, et chaque étage comportant entre un nœud interne et ledit nœud de sortie (Sn) :
-un premier et un deuxième transistor connectés en série entre un nœud de sortie d'un étage précédent, ou d'un signal d'entrée du registre, et un bus d'alimentation négative, le point milieu de connexion entre lesdits premier et deuxième transistors étant ledit nœud interne de l'étage,
-un troisième et un quatrième transistors connectés en série entre un signal d'horloge parmi le premier et le deuxième signaux d'horloge, et un bus d'alimentation négative, la grille dudit troisième transistor étant connectée au dit nœud interne, le point milieu de connexion entre lesdits troisième et quatrième transistors étant ledit nœud de sortie, et lesdits deuxième et quatrième transistors étant commandés sur leur grille par le signal de sortie d'un étage suivant, ou d'un signal de commande de décharge dans le cas du dernier étage du registre, et
-une première capacité connectée entre l'autre signal d'horloge et ledit nœud interne, et une deuxième capacité connectée entre ledit nœud interne et ledit nœud de sortie, chaque étage (En) comprenant des moyens de décharge de ladite deuxième capacité (C2), caractérisé en ce que lesdits moyens de décharge sont activés par un signal d'activation qui est le signal de commande de décharge (R-last) du dernier étage et en ce que des moyens sont prévus pour forcer ce signal (R-last) à l'état actif au démarrage de l'écran. Dans une variante, le signal d'activation des moyens de décharge pour l'étage de rang n est fourni par le nœud de sortie d'un étage de rang précédent, mais pas immédiatement précédent, avantageusement de rang n- 2.
Selon un mode de réalisation de l'invention, lesdits moyens de décharge consistent en un transistor connecté en parallèle sur ladite deuxième capacité.
Selon un autre mode de réalisation de l'invention, lesdits moyens de décharge consistent en un premier transistor connecté en parallèle entre le nœud interne et ledit bus d'alimentation négative, et un deuxième transistor connecté en parallèle entre le nœud de sortie et ledit bus d'alimentation négative.
L'invention s'applique aux écrans plats à matrice active, en particulier aux écrans à cristal liquide.
D'autres avantages et caractéristiques de l'invention sont détaillés dans la description suivante en référence aux dessins illustrés d'un mode de réalisation de l'invention, donné à titre d'exemple non limitatif. Dans ces dessins :
-ies figures 1a et 1b illustrent un registre à décalage selon l'état de l'art ; -la figure 2 est un chronogramme des signaux illustrant le fonctionnement d'un tel registre ;
-la figure 3 est un schéma d'un registre à décalage selon un premier mode de réalisation de l'invention ;
-Ia figure 4 illustre une première variante de commande de ce registre ; -la figure 5 illustre une deuxième variante de commande de ce registre ;
-la figure 6 est un schéma d'un registre à décalage selon un deuxième mode de réalisation de l'invention ;
-la figure 7 illustre une première variante de commande de ce registre ;
-la figure 8 illustre une deuxième variante de commande de ce registre ; et -la figure 9 illustre schématiquement un substrat de matrice active à drivers intégré.
Dans l'invention, un étage de registre à décalage comprend des moyens intégrés de décharge de la capacité de bootstrap, activés au moins une fois au démarrage de l'écran, c'est à dire à sa mise sous tension, et avantageusement, à chaque nouvelle trame vidéo.
L'invention est illustrée en référence aux figures 3 à 8 qui illustrent différentes variantes de l'invention, appliquées en exemple à un registre à décalage comprenant 481 étages E1 à E4si pour commander 481 lignes de sélection R(1 ) à R(481). Ce registre a une structure conforme à la structure de l'état de l'art décrite en relation avec les figures 1 a, 1 b et 2. Elle est commandée par quatre signaux : deux signaux d'horloge complémentaires
Ck1 et Ck2, un signal d'entrée IN émis par un circuit d'adressage de la matrice à chaque nouvelle trame vidéo, et un signal R-last pour commander la fin de sélection de ligne du dernier étage E48I.
Dans un premier mode de réalisation illustré sur les figures 3 à 5, ces moyens intégrés comprennent un transistor de décharge T5, connecté en parallèle sur la capacité de bootstrap C2. Dans un deuxième mode de réalisation, illustré sur les figures 6 à
8, ces moyens intégrés comprennent deux transistors de décharge T6 et T7 connectés chacun à une borne respective de la capacité de bootstrap C2 , et entre cette borne et la tension négative V- (ou Vgoff).
Ces moyens intégrés de décharge de la capacité de bootstrap doivent être activés au moins une fois au démarrage de l'écran.
Un mode de réalisation de cette commande est illustré sur les figures 3 et 6.
Dans ce mode, un signa! d'initialisation spécifique Init est généré par un circuit d'initialisation de l'écran. Ce signal Init est appliqué sur la grille de commande du transistor de décharge T5 (Figure 3) ou des transistors de décharge T6 et 11 (Figure 6), dans tous les étages du registre à décalage.
Ce mode de réalisation oblige à prévoir une ligne conductrice supplémentaire, pour appliquer un signal généré spécifiquement pour cette fonction d'activation des moyens de décharge de la capacité de bootstrap C2. Dans un premier perfectionnement illustré sur les figures 4 et 7, on utilise avantageusement le signal R-last déjà présent. On prévoit alors de "rallonger" la ligne conductrice amenant ce signal sur le dernier étage, pour appliquer ce signal sur tous les étages. Dans ce mode de réalisation, le signal R-last étant une impulsion marquant la fin de sélection de la dernière ligne R(481 ) de l'écran, qui est donc activé à chaque nouvelle trame vidéo en fin de temps trame vidéo, la décharge de la capacité de bootstrap C2 est ainsi réalisée par les moyens de décharge de l'invention en fin de chaque trame vidéo. De préférence, on prévoit en outre que le signal R-last est activé une première fois lors du démarrage de l'écran, pour activer les moyens de décharge pendant ce démarrage.
L'utilisation d'une ligne conductrice soit supplémentaire, pour le signal Init, soit "railongée" pour le signal R-last, et qui court tout le long du registre pour appliquer le signal d'activation des moyens de décharge sur tous les étages, entraîne une conception plus compliquée de la matrice, avec des croisements de lignes à tous les étages, nécessitant de revoir la conception de l'implantation dans la zone périphérique de la matrice active. En outre, cette variante pose un problème de charge capacitive de la ligne de commande, puisqu'elle relie les grilles de tous les transistors de décharge du registre.
Un mode de commande optimisé est illustré sur les figures 5 et 8, qui utilise comme signal d'activation des moyens de décharge de la capacité de bootstrap C2 d'un étage, le signal de sélection de ligne d'un étage précédent mais pas immédiatement précédent. De préférence, pour un étage En1 on utilisera avantageusement le signal de sélection de ligne fourni par l'étage En-2, au nœud de sortie Sn-2 : le signal d'activation doit provenir au moins de l'étage de rang n-2, pour ne pas écraser la précharge du nœud Pn interne de l'étage En du driver ; Et pour limiter le problème des croisements de lignes, on choisit avantageusement le signal fourni par l'étage le plus proche après l'étage En-I, soit celui fourni par l'étage En-2.
Ce mode de commande est avantageux, car il peut être facilement mis en œuvre, à moindre coût, sans nécessiter de rétrofit complet des matrices actives déjà commercialisées et qu'il permet d'obtenir la décharge de la capacité de bootstrap à chaque étage, à chaque nouvelle trame vidéo. En fonction du rang du signai d'activation retenu, les premiers étages du registre doivent être commandés d'une autre manière. Notamment, dans tous les cas il faut prévoir une activation différente pour les deux premiers étages Ei et E2 (ii n'y a pas d'étage de "rang -1 , -2, -3...)". Une solution simple et avantageuse prévoit d'utiliser les signaux disponibles, notamment d'appliquer comme signal d'activation des moyens de décharge, le signal R-last pour ces étages. Dans l'exemple illustré, le signai R-iast est utilisé pour le premier étage E-i, et le signal d'entrée IN du premier étage E-\ pour le deuxième étage E2.
L'invention s'applique aux écrans plats, notamment à cristal liquide ou OLEDs, du type à matrice active dits à drivers intégrés : comme illustré sur la figure 9, sur un même substrat S de l'écran, sont réalisés la matrice active MA, c'est à dire les électrodes pixels et leurs dispositifs de commutation associés, ie circuit de commande des lignes DY et le circuit de commande des lignes DX, auquel s'applique l'invention.

Claims

REVENDICATIONS
1. Registre à décalage intégré sur le substrat de matrice active d'un écran plat, pour commander des lignes de sélection (R(n)) de points image de l'écran, comportant une pluralité d'étages en cascade (En), chaque étage (En) étant piloté par des premier et second signaux d'horloge complémentaires (Ck1 , Ck2) et fournissant un signal de sélection de ligne sur un nœud de sortie (Sn), et chaque étage comprenant entre un nœud interne (Pn) et ledit nœud de sortie (Sn) : -un premier (T1 ) et un deuxième transistor (T2) connectés en série entre un nœud de sortie (Sn-i) d'un étage précédent, ou d'un signal d'entrée (IN) du registre, et un bus d'alimentation négative (V-), le point milieu de connexion entre lesdits premier et deuxième transistors étant ledit nœud interne (Pn) de l'étage,
-un troisième (T3) et un quatrième transistors (T4) connectés en série entre un signal d'horloge (Ck1 ) parmi le premier et ie deuxième signaux d'horloge, et un bus d'alimentation négative (V-), la grille dudit troisième transistor étant connectée au dit nœud interne (Pn), le point milieu de connexion entre lesdits troisième et quatrième transistors étant ledit nœud de sortie (Sn), et lesdits deuxième et quatrième transistor (T4) étant commandés sur leur grille par le signal de sortie (Sn+1) d'un étage suivant (En+O, ou d'un signal de commande (R-last) de décharge dans le cas du dernier étage (E4si) du registre, et
-une première capacité (C1 ) connectée entre l'autre signal d'horloge (Ck2) et ledit nœud interne (Pn), et une deuxième capacité (C2) connectée entre ledit nœud interne (Pn) et ledit nœud de sortie (Sn), chaque étage (En) comprenant des moyens de décharge de ladite deuxième capacité (C2), caractérisé en ce que lesdits moyens de décharge sont activés par un signal d'activation qui est le signal de commande de décharge (R-last) du dernier étage et en ce que des moyens sont prévus pour forcer ce signal (R-last) à l'état actif au démarrage de l'écran.
2. Registre à décalage intégré sur le substrat de matrice active d'un écran plat, pour commander des lignes de sélection (R(n)) de points image de l'écran, comportant une pluralité d'étages en cascade (En), chaque étage (En) étant piloté par des premier et second signaux d'horloge complémentaires (Ck1 , Ck2) et fournissant un signal de sélection de ligne sur un nœud de sortie (Sn), et chaque étage comprenant entre un nœud interne (Pn) et ledit nœud de sortie (Sn) : -un premier (T1 ) et un deuxième transistor (T2) connectés en série entre un nœud de sortie (Sπ-<ι) d'un étage précédent, ou d'un signal d'entrée (IN) du registre, et un bus d'alimentation négative (V-), le point milieu de connexion entre lesdits premier et deuxième transistors étant ledit nœud interne (Pn) de l'étage,
-un troisième (T3) et un quatrième transistors (T4) connectés en série entre un signal d'horloge (Ck1 ) parmi le premier et le deuxième signaux d'horloge, et un bus d'alimentation négative (V-), la grille dudit troisième transistor étant connectée au dit nœud interne (Pn), le point milieu de connexion entre lesdits troisième et quatrième transistors étant ledit nœud de sortie (Sn), et lesdits deuxième et quatrième transistor (T4) étant commandés sur leur grille par le signal de sortie (Sn+i) d'un étage suivant (En-Ki), ou d'un signal de commande (R-last) de décharge dans le cas du dernier étage (E48i) du registre, et
-une première capacité (C1 ) connectée entre l'autre signal d'horloge (Ck2) et ledit nœud interne (Pn), et une deuxième capacité (C2) connectée entre ledit nœud interne (Pn) et ledit nœud de sortie (Sn), chaque étage (En) comprenant des moyens de décharge de ladite deuxième capacité (C2), caractérisé en ce que lesdits moyens de décharge d'un étage de rang n sont activés par un signal fourni par le nœud de sortie d'un étage d'un rang précédent mais pas immédiatement précédent.
3. Registre à décalage selon la revendication 2, caractérisé en ce que ledit rang précédent mais pas immédiatement précédent est fe rang n-2.
4. Registre à décalage selon la revendication 2 ou 3, dans lequel les moyens de décharge du premier étage (Ei) du registre sont activés par ledit signal de commande de décharge (R-last) du dernier étage, et les moyens de décharge du deuxième étage (E1) du registre sont activés par ce même signal (R-last) ou ledit signal d'entrée (IN) du registre, ledit signal de commande de décharge (R-last) étant forcé à l'état actif au démarrage de l'écran.
5. Registre selon l'une des revendications 1 à 4, caractérisé en ce que lesdits moyens de décharge consistent en un transistor (T5) connecté en parallèle sur ladite deuxième capacité.
6. Registre selon l'une des revendications 1 à 4, caractérisé en ce que lesdits moyens de décharge consistent en un premier transistor (T6) connecté en parallèle entre le nœud interne (Pn) et ledit bus d'alimentation négative (V-), et un deuxième transistor (T7) connecté en parallèle entre le nœud de sortie (Sn) et ledit bus d'alimentation négative (V-).
7. Ecran plat à matrice active, comprenant un registre à décalage selon l'une quelconque des revendications précédentes.
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