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WO2008069209A1 - プラズマディスプレイ装置およびその駆動方法 - Google Patents

プラズマディスプレイ装置およびその駆動方法 Download PDF

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WO2008069209A1
WO2008069209A1 PCT/JP2007/073408 JP2007073408W WO2008069209A1 WO 2008069209 A1 WO2008069209 A1 WO 2008069209A1 JP 2007073408 W JP2007073408 W JP 2007073408W WO 2008069209 A1 WO2008069209 A1 WO 2008069209A1
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WO
WIPO (PCT)
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electrode
potential
voltage
sustain
discharge
Prior art date
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Ceased
Application number
PCT/JP2007/073408
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English (en)
French (fr)
Inventor
Takahiko Origuchi
Hidehiko Shoji
Kenji Ogawa
Takayuki Kamatani
Toshiyuki Maeda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2008548294A priority patent/JPWO2008069209A1/ja
Priority to US12/513,406 priority patent/US20100103161A1/en
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    • G09G3/292—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for reset discharge, priming discharge or erase discharge occurring in a phase other than addressing
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0228—Increasing the driving margin in plasma displays

Definitions

  • the present invention relates to a plasma display device that selectively discharges a plurality of discharge cells to display an image and a driving method thereof.
  • a typical AC surface discharge type panel as a plasma display panel includes a large number of discharge cells between a front plate and a back plate arranged to face each other.
  • the front plate is composed of a front glass substrate, a plurality of display electrodes, a dielectric layer and a protective layer.
  • Each display electrode includes a pair of scan electrodes and sustain electrodes.
  • the plurality of display electrodes are formed in parallel with each other on the front glass substrate, and a dielectric layer and a protective layer are formed so as to cover the display electrodes.
  • the back plate includes a back glass substrate, a plurality of data electrodes, a dielectric layer, a plurality of partition walls, and a phosphor layer.
  • a plurality of data electrodes are formed in parallel on the rear glass substrate, and a dielectric layer is formed so as to cover them.
  • a plurality of barrier ribs are formed on the dielectric layer in parallel with the data electrodes, and phosphor layers of R (red), G (green) and B (blue) are formed on the surface of the dielectric layer and the side surfaces of the barrier ribs. Formed!
  • the front plate and the back plate are arranged to face each other and sealed so that the display electrode and the data electrode cross three-dimensionally, and a discharge gas is sealed in the internal discharge space.
  • a discharge cell is formed at a portion where the display electrode and the data electrode face each other.
  • ultraviolet rays are generated by gas discharge in each discharge cell, and phosphors of R, G, and B are excited by the ultraviolet rays to emit light. As a result, a power error display is performed.
  • a subfield method As a method for driving the panel, a subfield method is used.
  • one field period is divided into a plurality of subfields, and gradation display is performed by causing each discharge cell to emit light or not emit light in each subfield.
  • Each sub The field has an initialization period, an address period, and a sustain period.
  • the initialization period weak discharge (initialization discharge) is performed in each discharge cell, and wall charges necessary for the subsequent write operation are formed.
  • the initialization period has a function of reducing the discharge delay and generating priming for stably generating the address discharge.
  • priming refers to excited particles that serve as an initiator for discharge.
  • a scan pulse is sequentially applied to the scan electrodes, and an address pulse corresponding to an image signal to be displayed is applied to the data electrodes.
  • an address discharge is selectively generated between the scan electrode and the data electrode, and selective wall charge formation is performed.
  • a predetermined number of sustain pulses corresponding to the luminance to be displayed is applied between the scan electrode and the sustain electrode.
  • a discharge occurs selectively in the discharge cell in which the wall charge is formed by the address discharge, and the discharge cell emits light.
  • the voltage applied to each of the scan electrode, the sustain electrode, and the data electrode is adjusted.
  • the rising period the ramp voltage that rises slowly while the voltage of the data electrode is held at the ground potential (reference voltage) is applied to the scanning electrode. Apply to. Thus, a weak discharge is generated between the scan electrode and the data electrode and between the sustain electrode and the data electrode during the rising period.
  • a ramp voltage that gradually decreases is applied to the scan electrode while the voltage of the data electrode is held at the ground potential.
  • a weak discharge is generated between the scan electrode and the data electrode and between the sustain electrode and the data electrode during the descending period.
  • Patent Document 1 discloses a panel driving method force that applies a ramp voltage or a voltage that increases or decreases stepwise to the scan electrode during the initialization period.
  • the wall charges accumulated in the scan electrode and the sustain electrode are erased, and the wall charges necessary for the write operation are accumulated in each of the scan electrode, the sustain electrode, and the data electrode.
  • strong discharge may occur between the scan electrode and the data electrode during the rising period. In this case, a strong discharge is generated between the scan electrode and the sustain electrode, a large amount of wall charges and a large amount of priming are generated in the discharge cell, and a strong discharge is likely to be generated during the descending period.
  • Patent Document 2 discloses a panel driving method for preventing the occurrence of strong discharge in the initialization period.
  • FIG. 19 is an example of a panel drive voltage waveform (hereinafter referred to as a drive waveform) using the panel drive method of Patent Document 2.
  • FIG. 19 shows waveforms of drive voltages applied to the scan electrode, the sustain electrode, and the data electrode during the sustain period, the initialization period, and the address period.
  • the data electrode is kept at a voltage Vd higher than the ground potential during the rising period of the initialization period.
  • the voltage between the scan electrode and the data electrode is smaller than that when the data electrode is held at the ground potential.
  • the voltage between the scan electrode and the sustain electrode exceeds the discharge start voltage before the voltage between the scan electrode and the data electrode.
  • priming occurs due to the weak discharge that first occurs between the scan electrode and the sustain electrode. Thereafter, a weak discharge is generated between the scan electrode and the data electrode, so that wall charges necessary for the write operation are formed on each of the scan electrode, the sustain electrode, and the data electrode.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-15599
  • Patent Document 2 Japanese Patent Laid-Open No. 2006-18298 Disclosure of the invention
  • the voltage of the sustain electrode is raised after a predetermined time (phase difference TR) since the voltage of the scan electrode is raised to Vcl at the end of the previous subfield.
  • phase difference TR phase difference
  • a ramp voltage that gradually increases is applied to the scan electrodes while the data electrodes are held at the voltage Vd.
  • a weak discharge is generated between the scan electrode and the sustain electrode
  • a weak discharge is generated between the scan electrode and the data electrode.
  • negative wall charges are accumulated on the scan electrodes
  • positive wall charges are accumulated on the sustain electrodes.
  • positive wall charges are accumulated in the data electrode.
  • a ramp voltage that gradually falls is applied to the scan electrodes while the data electrodes are held at the ground potential.
  • a weak discharge is generated between the scan electrode and the data electrode and between the sustain electrode and the data electrode.
  • the negative wall charge accumulated in the scan electrode is reduced, and the positive wall charge accumulated in the sustain electrode is reduced.
  • positive wall charges are accumulated in the data electrode.
  • FIG. 20 shows an example of a driving waveform of the panel for preventing crosstalk generated between adjacent discharge cells. Also in this example, the data electrode is maintained at a voltage higher than the ground potential / voltage Vd during the rising period of the initialization period.
  • the phase difference TR force for erasing discharge is smaller than the phase difference TR for erasing discharge in the driving waveform of FIG.
  • An object of the present invention is to provide a plasma display device capable of preventing crosstalk generated between adjacent discharge cells and capable of forming a desired amount of wall charges on a plurality of electrodes constituting the discharge cells, and the plasma display device It is to provide a driving method.
  • a plasma display device includes a plasma display panel having a plurality of discharge cells at intersections of scan electrodes, sustain electrodes, and a plurality of data electrodes.
  • a plasma display device driven by a subfield method including a subfield comprising: a scan electrode drive circuit that drives a scan electrode; a sustain electrode drive circuit that drives a sustain electrode; and a data electrode drive circuit that drives a data electrode
  • at least one subfield of the plurality of subfields includes an initialization period in which wall charges of the plurality of discharge cells are adjusted to a state where address discharge is possible, and the scan electrode driving circuit is initialized in the initialization period
  • a ramp voltage that changes from the first potential to the second potential for discharge is applied to the scan electrode
  • the sustain electrode drive circuit A voltage that changes from the third potential to the fourth potential is applied to the sustain electrode so that the potential difference between the scan electrode and the sustain electrode becomes larger before the start of the change of the check electrode to the first potential.
  • the data electrode driving circuit is configured so that the potential difference between the scan electrode and each data electrode is reduced in synchronization with the change in the sustain electrode voltage before the start of the change to the first potential of the scan electrode. A voltage changing from the fifth potential to the sixth potential is applied to each data electrode.
  • At least one subfield of the plurality of subfields includes an initialization period in which the wall charges of the plurality of discharge cells are adjusted to a state in which address discharge is possible.
  • this initialization period a ramp voltage that changes from the first potential to the second potential is applied to the scan electrodes by the scan electrode driving circuit.
  • the potential difference between the sustain electrode and each data electrode is increased before the start of the change of the scan electrode to the first potential, and the sustain electrode and each data electrode are A discharge occurs. As a result, wall charges on the sustain electrode and each data electrode are erased or reduced.
  • the voltage between the scan electrode and the sustain electrode is surely set to the discharge start voltage. It is possible to make it higher than S. As a result, a weak initializing discharge is generated between the scan electrode and the sustain electrode. As a result, it is possible to reliably adjust the wall charge of the plurality of discharge cells to the amount necessary for the address discharge.
  • each data electrode becomes the fifth potential so that the potential difference between the scan electrode and each data electrode becomes small, strong discharge may occur between the scan electrode and each data electrode. As well as preventing strong discharge from occurring between the scan electrode and the sustain electrode.
  • the data electrode drive circuit scans after changing the voltage of each data electrode from the sixth potential to the fifth potential before the start of the change of the scan electrode to the first potential.
  • the voltage of each data electrode may be returned to the sixth potential again after the start of the change of the electrode to the first potential.
  • the data electrode drive circuit may maintain the voltage of each data electrode at the sixth potential during the application of the ramp voltage. In this case, it becomes easy to control the voltage applied to each data electrode.
  • the second potential is a positive potential higher than the first potential
  • the third potential is a positive potential higher than the fourth potential
  • the sixth potential is The positive potential may be higher than the fifth potential.
  • the ramp voltage applied to the scan electrode rises from the first potential to the second potential. Further, the voltage applied to the sustain electrode falls from the third potential to the fourth potential before the start of the change of the scan electrode to the first potential. Further, the voltage applied to each data electrode rises from the fifth potential to the sixth potential before the start of the change of the scan electrode to the first potential.
  • the fourth potential and the sixth potential are set such that a first discharge is generated between the sustain electrode and each data electrode, and the lamp voltage is set to be the first potential after the first discharge.
  • the second discharge is set to occur between the scan electrode and the sustain electrode during the change from the potential of 1 to the second potential, and the discharge current during the second discharge is the same as that during the first discharge. It may be smaller than the discharge current.
  • the scan electrode drive circuit applies a pulse voltage having a seventh potential to the scan electrode at the end of the sustain period preceding the initialization period, and the sustain electrode drive circuit performs sustain discharge.
  • a voltage that changes to the fourth potential or the third potential may be applied to the sustain electrode during the period of the pulse voltage.
  • the scan electrode driving circuit has a lamp node having a seventh potential at the end of the sustain period before the initialization period in order to reduce the wall charge of the discharge cell that has performed the sustain discharge.
  • the pulse voltage is applied to the scan electrode, the leading edge of the ramp pulse voltage changes more slowly than the trailing edge, and the sustain electrode driver circuit maintains the sustain electrode at the third potential during the ramp pulse voltage. Good.
  • a method for driving a plasma display device provides a plasma display panel having a plurality of discharge cells at intersections of scan electrodes, sustain electrodes, and a plurality of data electrodes.
  • a driving method of a plasma display device that is driven by a subfield method including a plurality of subfields, and includes a step of driving a scan electrode, a step of driving a sustain electrode, and a step of driving a data electrode, At least one subfield of the plurality of subfields includes an initialization period in which wall charges of the plurality of discharge cells are adjusted to a state where address discharge is possible, and the step of driving the scan electrode is initialized in the initialization period.
  • the step of driving the holding electrode is performed from the third potential to the fourth potential so that the potential difference between the scan electrode and the sustain electrode is increased before the start of the change of the scan electrode to the first potential.
  • a step of applying a voltage changing from the fifth potential to the sixth potential to each data electrode so that a potential difference between each data electrode is small may be included.
  • the wall charges of a plurality of discharge cells can be written and discharged in at least one subfield of the plurality of subfields.
  • An initialization period to adjust to the state is included. During this initialization period, the ramp voltage force that changes from the first potential to the second potential is applied to the scanning electrode.
  • the third potential to the fourth potential so that the potential difference between the scan electrode and the sustain electrode becomes large.
  • a voltage that changes to is applied to the sustain electrode.
  • the potential difference between the scan electrode and each data electrode is small in synchronization with the change of the voltage applied to the sustain electrode before the start of the change of the scan electrode to the first potential during the initialization period.
  • a voltage that changes from the fifth potential to the sixth potential is applied to the data electrode.
  • the potential difference between the sustain electrode and each data electrode is increased before the start of the change of the scan electrode to the first potential, and the sustain electrode and each data electrode are A discharge occurs.
  • wall charges on the sustain electrode and each data electrode are erased or reduced.
  • the voltage between the scan electrode and the sustain electrode is surely set to the discharge start voltage. It is possible to make it higher than S. As a result, a weak initializing discharge is generated between the scan electrode and the sustain electrode. As a result, it is possible to reliably adjust the wall charge of the plurality of discharge cells to the amount necessary for the address discharge.
  • each data electrode becomes the fifth potential so that the potential difference between the scan electrode and each data electrode becomes small, strong discharge may occur between the scan electrode and each data electrode. As well as preventing strong discharge from occurring between the scan electrode and the sustain electrode.
  • the force S is used to adjust the wall charge of multiple discharge cells that cannot be erased to an appropriate value for address discharge.
  • FIG. 1 is an exploded perspective view showing a part of a plasma display panel in a plasma display apparatus according to an embodiment of the present invention.
  • Fig. 2 is an electrode array diagram of a panel according to an embodiment of the present invention.
  • FIG. 3 is a circuit block diagram of a plasma display device according to an embodiment of the present invention.
  • FIG. 4 is a diagram showing an example of a drive waveform applied to each electrode of the plasma display device according to one embodiment of the present invention.
  • Figure 5 is a partially enlarged view of the drive waveform of Figure 4.
  • FIG. 6 is an enlarged view showing another example of a drive waveform applied to each electrode of the plasma display device according to one embodiment of the present invention.
  • FIG. 7 is a view showing still another example of a driving waveform applied to each electrode of the plasma display device according to one embodiment of the present invention.
  • Figure 8 is a partially enlarged view of the drive waveform of Figure 7.
  • FIG. 9 is a circuit diagram showing the configuration of the scan electrode driving circuit of FIG.
  • FIG. 10 is a timing chart of control signals given to the scan electrode drive circuit of FIG. 9 during the initialization period of the first SF of FIG.
  • FIG. 11 is a circuit diagram showing the configuration of the sustain electrode drive circuit of FIG.
  • FIG. 12 is a timing chart of the control signal applied to the sustain electrode driving circuit before and after the initial period of the first SF in FIG.
  • FIG. 13 is a circuit diagram showing the configuration of the data electrode drive circuit of FIG.
  • FIG. 14 is a timing chart of control signals given to the data electrode drive circuit during the initialization period of the first SF in FIG.
  • FIG. 15 is a circuit diagram showing another configuration of the scan electrode driving circuit of FIG.
  • 16 is a timing chart of control signals given to the scan electrode drive circuit of FIG. 15 during the initialization period of the first SF of FIG.
  • FIG. 17 is a circuit diagram showing still another configuration of the scan electrode driving circuit of FIG.
  • FIG. 19 is an example of a panel drive voltage waveform using the panel drive method of Patent Document 2.
  • FIG. 20 shows an example of a panel drive waveform for preventing crosstalk between adjacent discharge cells.
  • FIG. 1 is an exploded perspective view showing a part of a plasma display panel in a plasma display apparatus according to an embodiment of the present invention.
  • a plasma display panel (hereinafter abbreviated as “panel”) 10 includes a glass front substrate 21 and a rear substrate 31 that are arranged to face each other. A discharge space is formed between the front substrate 21 and the rear substrate 31. A plurality of pairs of scan electrodes 22 and sustain electrodes 23 are formed on the front substrate 21 in parallel with each other. Each pair of scan electrode 22 and sustain electrode 23 constitutes a display electrode. A dielectric layer 24 is formed so as to cover the scan electrode 22 and the sustain electrode 23, and a protective layer 25 is formed on the dielectric layer 24.
  • a plurality of data electrodes 32 covered with an insulating layer 33 are provided on the back substrate 31, and a grid-like partition wall 34 is provided on the insulating layer 33.
  • a phosphor layer 35 is provided on the surface of the insulator layer 33 and on the side surfaces of the partition wall 34. Then, the front substrate 21 and the rear substrate 31 are arranged to face each other so that the plurality of pairs of scan electrodes 22 and sustain electrodes 23 and the plurality of data electrodes 32 intersect perpendicularly.
  • a discharge space is formed between them. For example, a mixed gas of neon and xenon is enclosed in the discharge space as a discharge gas. Has been.
  • the structure of the panel is not limited to the above-described one, and for example, a structure having a striped partition wall may be used.
  • FIG. 2 is an electrode array diagram of the panel according to one embodiment of the present invention.
  • N scan electrodes SC;! To SCn (scan electrode 22 in FIG. 1) and n sustain electrodes SU;! To S Un (sustain electrode 23 in FIG. 1) are arranged along the row direction.
  • M data electrodes D;! To Dm (data electrode 32 in FIG. 1) are arranged.
  • n and m are each a natural number of 2 or more.
  • m X n discharge cells are formed in the discharge space! /.
  • FIG. 3 is a circuit block diagram of a plasma display device according to an embodiment of the present invention.
  • This plasma display device includes panel 10, image signal processing circuit 51, data electrode drive circuit 52, scan electrode drive circuit 53, sustain electrode drive circuit 54, timing generation circuit 55, and a power supply circuit (not shown). .
  • the image signal processing circuit 51 converts the image signal sig into image data corresponding to the number of pixels of the panel 10, divides the image data of each pixel into a plurality of bits corresponding to a plurality of subfields, and Is output to the data electrode driving circuit 52.
  • the data electrode driving circuit 52 converts the image data for each subfield into each data electrode D;
  • the signal is converted into a signal corresponding to Dm, and the data electrodes Dl to Dm are driven based on the signal.
  • the timing generation circuit 55 generates timing signals based on the horizontal synchronization signal H and the vertical synchronization signal V, and generates the timing signals from the respective drive circuit blocks (image signal processing circuit 51, data electrode drive circuit 52). And supplied to the scan electrode drive circuit 53 and the sustain electrode drive circuit 54).
  • the scan electrode drive circuit 53 supplies a drive waveform to the scan electrodes SC ;! to SCn based on the timing signal, and the sustain electrode drive circuit 54 is based on the timing signal! /, And the sustain electrode SU ;! to Supply drive waveform to SUn.
  • FIG. 4 is a diagram showing an example of a drive waveform applied to each electrode of the plasma display device according to one embodiment of the present invention.
  • FIG. 5 is a partially enlarged view of the drive waveform of FIG.
  • each field is divided into a plurality of subfields.
  • one field is divided into 10 subfields (hereinafter abbreviated as 1st SF, 2nd SF,..., And 10th SF) on the time axis.
  • a pseudo subfield (hereinafter abbreviated as pseudo SF) is provided in the period from the 10th SF of each field to the next field.
  • FIG. 4 shows the sustain period force of the 10th SF in the previous field and the initialization period of the 3rd SF in the next field.
  • FIG. 5 shows from the sustain period of the 10th SF in FIG. 4 to the write period of the 1st SF in the next field.
  • the voltage generated by the wall charges accumulated on the dielectric layer or phosphor layer covering the electrode is referred to as the wall voltage on the electrode.
  • the voltage of the sustain electrode SUi is set to Vel after a predetermined time (phase difference TR) since the voltage of the scan electrode SCi is raised to Vs at the end of the 10th SF of the previous field.
  • phase difference TR is set small so that the erasing discharge is weakened.
  • the phase difference TR for the erase discharge as described above is about 450 nsec.
  • the phase difference TR is set to 150 nsec, for example.
  • the erasing discharge between the scan electrode SCi and the sustain electrode SUi becomes weak.
  • a lot of positive wall charges remain in the scan electrode SCi, and a lot of negative wall charges remain in the sustain electrode SUi.
  • positive wall charges are accumulated on the data electrode Dj.
  • the sustain electrode SUi is held at the voltage Vel
  • the data electrode Dj is held at the ground potential (reference voltage)
  • the ramp voltage is applied to the scan electrode SCi. This ramp voltage gradually decreases from the positive voltage Vi5, which is slightly higher than the ground potential, toward the negative voltage Vi4, which is lower than the discharge start voltage.
  • the scan electrode SCi is held at the ground potential.
  • the negative wall charges on the sustain electrode SUi are erased, and zero or a small amount of positive wall charges are accumulated on the sustain electrode SUi. Further, the wall charges on the data electrode Dj are erased, and zero or a small amount of negative wall charges are accumulated on the data electrode Dj. At this time, the positive wall charges on the scan electrode SCi are also slightly erased.
  • a ramp voltage is applied to scan electrode SCi.
  • This ramp voltage gradually increases from time t5 to time t6 toward positive voltage Vi2 that exceeds the discharge start voltage from positive voltage Vil that is equal to or lower than the discharge start voltage.
  • the sustain electrode SUi is held at the ground potential.
  • a negative ramp voltage is applied to scan electrode SCi. This ramp voltage falls from the positive voltage Vi3 to the negative voltage Vi4 from time t9 to time tlO. At time t9, the voltage of the data electrode Dj is lowered and held at the ground potential.
  • the negative wall charge accumulated on scan electrode SCi is gradually erased from time t9 to time tlO, and a small amount of negative wall charge remains on scan electrode SCi at time tlO.
  • the positive wall charges accumulated on sustain electrode SUi are gradually erased, and at time point tlO, negative wall charges are accumulated on sustain electrode SUi.
  • positive wall charges are accumulated on the data electrode Dj from time t9 to time tlO.
  • the voltage of the scan electrode SCi is raised to the ground potential. This The initialization period ends, and the wall voltage on scan electrode SCi, the wall voltage on sustain electrode SUi, and the wall voltage on data electrode Dj are adjusted to values suitable for the write operation. Specifically, a small amount of negative wall charge is accumulated on scan electrode SCi, negative wall charge is accumulated on sustain electrode SUi, and positive wall charge is accumulated on data electrode Dj.
  • the voltage Ve2 is applied to the sustain electrode SUi, and the voltage of the scan electrode SCi is held at the ground potential.
  • a scan pulse having a negative voltage Va is applied to the scan electrode SC1 in the first row, and the data electrode Dk (k is 1 to m) of the discharge cell that should emit light in the first row of the data electrodes Dj.
  • the writing noise with positive voltage Vd is applied to any of these forces.
  • the voltage at the intersection of the data electrode Dk and the scan electrode SC1 is a value obtained by adding the wall voltage on the data electrode Dk and the wall voltage on the scan electrode SC1 to the externally applied voltage (Vd-Va).
  • the discharge start voltage is exceeded.
  • an address discharge is generated between data electrode Dk and scan electrode SC1, and between sustain electrode SU1 and scan electrode SC1.
  • the address operation is performed in which the address discharge is generated in the discharge cells DC to emit light in the first row and the wall charges are accumulated on the respective electrodes.
  • the discharge cell DC at the intersection of the data electrode Dh (h ⁇ k) to which the address pulse is not applied and the scan electrode SC1 is applied. Since the voltage at this time does not exceed the discharge start voltage, no address discharge occurs.
  • sustain electrode SUi is returned to the ground potential, and sustain pulse voltage Vs having voltage Vs is applied to scan electrode SCi.
  • the voltage between the scan electrode SCi and the sustain electrode SUi is the sustain pulse voltage Vs to the wall voltage on the scan electrode SCi and the sustain electrode SUi.
  • the wall voltage is added and exceeds the discharge start voltage.
  • a sustain discharge occurs between scan electrode SCi and sustain electrode SUi, and discharge cell DC emits light.
  • negative wall charges are accumulated on scan electrode SCi
  • positive wall charges are accumulated on sustain electrode SUi
  • positive wall charges are accumulated on data electrode Dk.
  • Sustained discharge does not occur in the discharge cell DC that does not generate address discharge during the address period, and the wall charge state at the end of the initialization period is maintained.
  • sustain discharge continues in discharge cell DC in which the address discharge has occurred in the address period. Done.
  • the voltage of the sustain electrode S Ui is held at Vel
  • the data electrode Dj is held at the ground potential
  • the scan electrode SCi Apply a ramp voltage that gradually decreases from positive voltage Vi5 to negative voltage Vi4. Then, a weak initializing discharge is generated in the discharge cell DC in which the sustain discharge occurred in the sustain period of the previous subfield.
  • the wall voltage on the data electrode Dk is also adjusted to a value suitable for the write operation.
  • the selective initialization operation is performed in which the initializing discharge is selectively generated in the discharge cells DC in which the sustain discharge has occurred in the immediately preceding subfield.
  • the address operation is sequentially performed from the discharge cell in the first row to the discharge cell in the nth row, and the address period ends. Since the operation in the subsequent sustain period is the same as the operation in the sustain period of the first SF except for the number of sustain pulses, the description is omitted.
  • the selection initialization operation is performed in the same manner as the initialization period of the second SF.
  • the sustain electrode S is the same as the 2nd SF.
  • the voltage Ve2 is applied to Ui and the write operation is performed.
  • the same sustain operation as that of the first SF is performed except for the number of sustain pulses.
  • FIG. 6 is an enlarged view showing another example of a drive waveform applied to each electrode of the plasma display device according to one embodiment of the present invention.
  • the sustain electrode SUi and the data electrode Dj are held at the ground potential at the end of the 10th SF of the previous fine red to perform a weak erase discharge before selective initialization.
  • a ramp voltage is applied to scan electrode SCi. This ramp voltage rises gradually toward the positive voltage Vs from the ground potential.
  • the selective initialization operation is performed in the subsequent pseudo-SF, and the all-cell initialization operation is performed in the initialization period of the first SF in the next field.
  • the wall voltage on the scan electrode SCi, the wall voltage on the sustain electrode SUi, and the wall voltage on the data electrode Dj are adjusted to values suitable for the write operation.
  • the initialization period is provided at the beginning of the first SF, which is the first subfield of the field.
  • An example in which the initialization period is provided between predetermined subfields in the field will be described below.
  • FIG. 7 is a view showing still another example of the drive waveform applied to each electrode of the plasma display device according to one embodiment of the present invention
  • FIG. 8 is a partially enlarged view of the drive waveform of FIG. It is a figure.
  • the first SF has no initialization period, and the other subfields have an initialization period.
  • the all-cell initialization operation is performed in the initialization period of the second SF.
  • FIG. 7 shows the sustaining period force of the 10th SF in the previous field and the initialization period of the 3rd SF in the next field.
  • the sustain electrode SUi is returned to the ground potential, and the sustain node having the voltage Vs is applied to the scan electrode SCi.
  • an erasing period is provided before the start of the second SF.
  • the voltage of the sustain electrode SUi is raised to Vel after a predetermined set time (phase difference TR) after raising the voltage of the scan electrode SCi to Vs.
  • the third SF to the tenth SF following the second SF have an initialization period, an address period, and a sustain period, respectively, and a selective initialization operation is performed in these initialization periods.
  • the initialization period for performing the all-cell initialization operation may be provided between predetermined subfields in the field.
  • FIG. 9 is a circuit diagram showing a configuration of scan electrode drive circuit 53 of FIG.
  • a negative pulse that discharges when the force falls may be used as an example of a positive pulse that discharges when the drive voltage rises.
  • Scan electrode drive circuit 53 shown in FIG. 9 includes FET (field effect transistor, hereinafter abbreviated as transistor) Q1;! To Q22, recovery capacitor Cl l, capacitors C12 to C15, recovery coil Ll l , L12, power supply terminal VI;! To V14 and diode DDI;! To DD14.
  • FET field effect transistor
  • Transistor Q13 of scan electrode drive circuit 53 is connected between power supply terminal VI1 and node N13, and control signal S13 is input to the gate.
  • the voltage Vil is applied to the power supply terminal VI I.
  • the transistor Q14 is connected between the node N13 and the ground terminal, and the control signal S14 is input to the gate.
  • the recovery capacitor C11 is connected between the node Nil and the ground terminal.
  • Transistor Q11 and diode DD11 are connected in series between node Nil and node N12a.
  • the diode DD12 and the transistor Q12 are directly connected to IJ between the node N12b and the node Nil.
  • the control signal S11 is input to the gate of the transistor Q11, and the control signal S12 is input to the gate of the transistor Q12.
  • the recovery coil L11 is connected between the node N12a and the node N13.
  • the recovery coil L12 is connected between the node N12b and the node N13.
  • Capacitor C12 is connected between nodes N14 and N13.
  • the diode DD13 is connected between the power supply terminal V12 and the node N14.
  • the voltage Vr is applied to the power supply terminal V12.
  • the transistor Q15 is connected between the node N14 and the node N15, and a control signal S15 is input to a gate.
  • Capacitor C13 is connected between node N14 and the gate of transistor Q15.
  • the transistor Q16 is connected between the node N15 and the node N13, and a control signal S16 is input to the gate.
  • the transistor Q17 is connected between the node N15 and the node N16, and the gate has a control signal.
  • the number S 17 is entered.
  • the transistor Q18 is connected between the node N16 and the power supply terminal V13, and a control signal S18 is input to the gate.
  • the voltage Vi4 is applied to the power supply terminal V13.
  • Capacitor C14 is connected between node N16 and the gate of transistor Q18.
  • Capacitor C15 is connected between nodes N16 and N17.
  • the diode DD14 is connected between the power supply terminal V14 and the node N17.
  • the voltage Vs is applied to the power supply terminal V14.
  • the transistor Q19 is connected between the node N17 and the node N18, and the control signal S19 is input to the gate.
  • Transistor Q20 is connected between node N18 and node N16.
  • the control signal S20 is input to the gate.
  • the transistor Q21 is connected between the node N18 and the scan electrode SCi, and the control signal S21 is input to the gate.
  • the transistor Q22 is connected between the node N16 and the scan electrode 12, and a control signal S22 is input to the gate.
  • control signals S11 to S22 are given as timing signals from the timing generation circuit 55 in FIG. 2 to the scan electrode driving circuit 53.
  • FIG. 10 is a timing chart of the control signals S11 to S22 given to the scan electrode drive circuit 53 of FIG. 9 during the initialization period of the first SF of FIG.
  • Each 21 is at a low level. Thereby, transistors Ql l, Q12, Q13,
  • control signals S 14, S16, S17, S20, and S22 are noisy.
  • control signal S11 becomes a low level immediately after the time point t3. This allows the transistor Ql l turns off. At the same time, the control signal S13 is at a high level. This turns on transistor Q13.
  • the control signal S13 becomes low level
  • the control signal S17 becomes low level
  • the control signal S18 becomes high level.
  • the transistor Q13 is turned off
  • the transistor Q17 is turned off
  • the transistor Q18 is turned on.
  • the voltage of the scan electrode SCi gradually decreases and becomes the voltage Vi4 of the power supply terminal V13 at the time tlO.
  • a ramp waveform (not shown) that changes in a curved line may be applied to the scan electrode SCi! /.
  • FIG. 11 is a circuit diagram showing a configuration of sustain electrode drive circuit 54 of FIG.
  • the sustain electrode drive circuit 54 in FIG. 11 includes a sustain driver 540 and a voltage raising circuit 541. including.
  • the sustain driver 540 in FIG. 11 includes an n-channel FET (field effect transistor, hereinafter abbreviated as a transistor) Q10;! To Q104, a recovery capacitor C101, a recovery coil L101, and a diode DD2;! To DD24. Including.
  • a transistor field effect transistor
  • the voltage raising circuit 541 includes an n-channel FET (field effect transistor, hereinafter abbreviated as transistor) Q105a, Q107, Q108, a p-channel FET (field effect transistor, hereinafter abbreviated as transistor) Q105b, a diode DD25 And capacitor C102.
  • transistor field effect transistor
  • the transistor Q101 of the sustain driver 540 is connected between the power supply terminal V101 and the node N101, and the control signal S101 is input to the gate.
  • the voltage Vs is applied to the power supply terminal VI.
  • the transistor Q102 is connected between the node N101 and the ground terminal, and the control signal S102 is input to the gate.
  • Node N101 is connected to sustain electrode SUi in FIG.
  • Recovery capacitor C101 is connected between node N103 and the ground terminal.
  • Transistor Q103 and diode DD21 are connected in series between nodes N103 and N102.
  • Diode DD22 and transistor Q104 are connected in series between nodes N102 and N103.
  • the control signal S103 is input to the gate of the transistor Q103, and the control signal S104 is input to the gate of the transistor Q104.
  • the recovery coil L101 is connected between the node N101 and the node N102.
  • Diode DD23 is connected between node N102 and power supply terminal V101, and diode DD24 is connected between the ground terminal and node N102.
  • Diode DD25 of voltage raising circuit 541 is connected between power supply terminal VI11 and node N104, and voltage Vel is applied to power supply terminal VI11.
  • Transistor Q105a and transistor Q105b are connected in series between node N104 and node N101.
  • a control signal S105a and a control signal S105b are input to the gates of the transistor Q105a and the transistor Q105b, respectively.
  • Capacitor C102 is connected between nodes N104 and N105.
  • the transistor Q107 is connected between the node N105 and the ground terminal, and the control signal S107 is input to the gate.
  • Transistor Q108 is connected between power supply terminal V103 and node N105.
  • the control signal S108 is input to the gate.
  • the voltage V E2 is applied to the power supply terminal V103.
  • control signals S10 ;! to S104, S105a, S105b, S107, and S108 are given as timing signals from the timing generation circuit 55 of FIG. 3 to the sustain electrode drive circuit 54.
  • FIG. 12 is a timing chart of the control signal S10 ;! to S104, S105a, S105b, S107, and S108 given to the sustain electrode drive circuit 54 before and after the initialization period of the first SF in FIG. is there.
  • the control signal S105b has an inverted waveform with respect to the waveform of the control signal S105a.
  • the control signals S 101, S 102, S 103, S 104, S 105 b, and S 108 are respectively reduced to a low level.
  • the transistors Q101, Q102, Q103, Q104, and Q108 are turned off, and the transistor Q105b is turned on.
  • the control signals S105a and S107 are each at a high level. As a result, the transistors Q105a and Q107 are turned on.
  • the transistor Q104 is turned on and the transistors Q105a and Q105b are turned off.
  • control signal S104 becomes low level, and the control signal S102 becomes high. Thereby, node N101 is grounded, and sustain electrode SUi is at the ground potential.
  • the control signal S102 is at a high level from the start time t2 of the first SF of the next field to the time t8 when the voltage of the scan electrode SCi starts to decrease from Vi3 to the voltage Vi4. Thereby, sustain electrode SUi (node N101) is held at the ground potential.
  • the control signal S102 becomes low level
  • the control signal S105a becomes high level
  • the control signal S105b becomes low level.
  • the transistor Q102 is turned off and the transistors Q105a and Q105b are turned on.
  • a current again flows from the power supply terminal VI I 1 to the sustain electrode SUi through the node N104.
  • the voltage of the sustain electrode SUi is held at Vel.
  • FIG. 13 is a circuit diagram showing a configuration of the data electrode driving circuit 52 of FIG.
  • the data electrode drive circuit 52 in FIG. 13 includes a plurality of p-channel FETs (field-effect transistors, hereinafter abbreviated as transistors) Q21;! To Q21m, a plurality of n-channel FETs (field-effect transistors, hereinafter transistors) Abbreviated to include Q221 to Q22m.
  • transistors field-effect transistors
  • the power supply terminal V201 is connected to the node N201.
  • the voltage Vd is applied to the power supply terminal V201.
  • the transistors Q21;! To Q21m are connected between the node N201 and the nodes ND;! To NDm.
  • Transistors Q22;!-Q22m are connected between node ND;!-NDm and the ground terminal. Nodes ND;! To NDm are connected to the data electrode Dj in FIG.
  • Control signals S201 to S20m are input to the gates of the plurality of transistors Q211 to Q21m, respectively.
  • the control signals S20;! To S20m force S are also input to the gates of the transistors Q221 to Q22m, respectively.
  • the control signals S20;! To S20m are given as timing signals from the timing generation circuit 55 of FIG. 2 to the data electrode drive circuit 52.
  • FIG. 14 is a timing chart of the control signals S20;! To S20m supplied to the data electrode driving circuit 52 during the initialization period of the first SF in FIG.
  • both the control signal S20 ;! to S20m force S are at the high level.
  • the transistors Q21;! To Q21m are turned off, and the transistors Q22;! To 22m are turned on.
  • the nodes ND;! To NDm are connected to the ground terminal via the transistors Q22;! To 22m. Thereby, the data electrode Dj becomes the ground potential.
  • the nodes ND;! To NDm are connected to the node N201 via the transistors Q21;! To 21m.
  • a current flows from the power supply terminal V201 to the data electrode Dj through the node N201 and the transistors Q21;! To Q21m.
  • the voltage of the data electrode Dj is held at Vd.
  • the control signals S20;! To S20m are held at a low level from time t4 to time t9. As a result, the voltage of the data electrode Dj is held at Vd.
  • S20m is held at a high level from time t9 to the end of the initialization period.
  • the data electrode Dj is held at the ground potential.
  • FIG. 15 is a circuit diagram showing another configuration of scan electrode drive circuit 53 of FIG. Also in the following description, an example of a positive pulse that discharges when the drive voltage rises is shown! /, Or a negative pulse that discharges when the driving force falls! /.
  • the scan electrode drive circuit 53 of this example is different in configuration from the scan electrode drive circuit 53 of FIG. 9 in the following points.
  • the transistor Q15 is connected between the node N14 and the node N18.
  • the control signal S 15 is input to the gate.
  • the transistor Q14 is connected between the node N15 and the ground terminal, and the control signal S14 is input to the gate.
  • the recovery coil L12 is connected between the node N15 and the node N12b.
  • FIG. 16 is a timing chart of the control signals S11 to S22 given to the scan electrode drive circuit 53 of FIG. 15 during the initialization period of the first SF of FIG.
  • Control signals S11 to S22 given to scan electrode drive circuit 53 in FIG. 15 are the same as control signals S11 to S22 given to scan electrode drive circuit 53 in FIG. 9 except for the following points.
  • the control signal S20 is maintained at the high level until the time point t4.
  • transistor Q20 is on.
  • the transistors Ql 1, Q12, Q14, Q15, Q18, Q19, and Q21 are turned off, and the transistors Q13, Q16, Q17, Q20, and Q22 are turned on. Therefore, a current flows from power supply terminal VI I to scan electrode SCi. As a result, the voltage of scan electrode SCi rises to Vil.
  • the control signal S20 goes low. This turns off transistor Q20.
  • the control signals S15 and S21 are shifted to the control signal S16 and S22. Thereby, the transistors Q15 and Q21 are turned on, and the transistors Q16 and Q22 are turned off.
  • the control signal S15 becomes low level, and the control signals S16, S19 force S become high level.
  • This turns off transistor Q15 and turns on transistors Q16 and Q19.
  • the current flowing from power supply terminal VI2 to scan electrode SCi is interrupted, and the current flows from power supply terminal V14 to scan electrode SCi.
  • the voltage of the scan electrode SCi drops.
  • the voltage of the scanning electrode SCi is held at (Vil + Vs) at time t7a.
  • control signals S19 and S21 are at the low level and the control signals S20 and S22 are at the S low level. Thereby, the transistors Q19 and Q21 are turned on, and the transistors Q20 and Q22 are turned off. As a result, the voltage of the scan electrode SCi becomes almost the ground potential.
  • FIG. 17 is a circuit diagram showing still another configuration of scan electrode drive circuit 53 of FIG.
  • an example of a positive pulse that discharges when the drive voltage rises is shown, but a negative pulse that discharges when the drive voltage falls may be used.
  • the scanning electrode driving circuit 53 of this example is different in configuration from the scanning electrode driving circuit 53 of FIG. 9 in the following points.
  • transistors Q19 and Q20 and a capacitor C12 provided in the scan electrode driving circuit 53 of FIG. 9 are provided. Absent.
  • the transistor Q21 is connected between the node N17 and the scan electrode SCi, and a control signal S21 is input to the gate.
  • the transistor Q22 is connected between the node N16 and the scan electrode SCi, and a control signal S22 is input to the gate.
  • the recovery coil L12 is connected between the node N15 and the node N12b. Power supply terminal V
  • a voltage Vr ′ is applied to 12 instead of the voltage Vr. Note that voltage Vr 'is equal to voltage Vr.
  • FIG. 18 is a timing chart of the control signals S 1;! To S18, S21, and S22 supplied to the scan electrode drive circuit 53 of FIG. 17 during the initialization period of the first SF of FIG.
  • the drive waveform in the initialization period applied to the scan electrode SCi is slightly different from the drive waveform of FIG. First, the drive waveform applied to the scanning electrode SCi of this example will be described.
  • the voltage applied to the scanning electrode SCi rises to Vs from time t3 to time t4 and is held.
  • the voltage applied to SCi drops by voltage Vs and is held at Vil.
  • the scan electrode horse motion circuit 53 of FIG. 17 includes the following control signals S 1;! To S18, S21, Mark S22.
  • control signal S ll, S12, S13, S 15, S18, S19, S Each 21 is at a low level.
  • control signals S14, S16, S17, and S22 are each at a high level. As a result, the transistors Q14, Q16, Q17, and Q22 are turned on. In this case, scan electrode SCi is held at the ground potential.
  • a ramp waveform (not shown) that changes in a curved line may be applied to the scan electrode SCi! /.
  • the time t3 when the scan electrode SCi rises to the positive voltage Vil during the initialization period in which the all-cell initialization operation is performed (FIGS. 5, 6, and 5).
  • the positive voltage Vd is applied to the data electrode Dj.
  • a strong discharge is generated between the sustain electrode SUi and the data electrode Dj.
  • a pulsed positive voltage Vd is applied to the data electrode Dj at the start time t2 of the initialization period. This is the point This is because the data electrode Dj is held at the ground potential when the ramp voltage rising from Vil to Vi2 is applied to the scan electrode SCi in step 3. This prevents ripples from occurring when the lamp voltage rises.
  • an IC integrated circuit having a low withstand voltage can be used for the plasma display device.
  • the positive voltage Vd applied to the data electrode Dj may not be pulsed. That is, the positive voltage Vd may be continuously applied to the data electrode Dj while the ramp voltage is applied to the scan electrode SCi (for example, from the time t2 to the time t9)! /.
  • the n-channel FET and the p-channel FET are used as switching elements! Rena! /
  • a p-channel FET or IGB T may be used instead of the n-channel FET, or an n-channel FET or IGBT ( An insulated gate bipolar transistor) or the like may be used.
  • the voltage Vil and the voltage Vs in FIG. 18 are examples of the first potential
  • the voltage Vi2 and the voltage (Vs + Vr ′) in FIG. 18 are examples of the second potential.
  • the voltage Vel is an example of the third potential
  • the ground potential is an example of the fourth potential
  • the ground potential is an example of the fifth potential
  • the voltage Vd is an example of the sixth potential
  • the voltage Vs is an example of the seventh potential
  • the time point t3 in FIGS. 5, 6, and 8 is an example of the start point of the change of the scan electrode to the first potential.
  • the present invention can be used for a display device that displays various images.

Landscapes

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Abstract

　第１ＳＦ（サブフィールド）の直前の時点ｔ１において、維持電極（ＳＵ１～ＳＵｎ）の電圧をＶｅ１から接地電位に立ち下げる。そして、第１ＳＦの初期化期間の開始時点ｔ２で、データ電極（Ｄ１～Ｄｍ）にパルス状の正の電圧Ｖｄを印加する。この直前において、前記維持電極（ＳＵ１～ＳＵｎ）上には多量の負の壁電荷が蓄積され、前記データ電極（Ｄ１～Ｄｍ）上には正の壁電荷が蓄積されているため、前記データ電極に前記パルス状の正の電圧Ｖｄを印加することにより、前記維持電極（ＳＵ１～ＳＵｎ）と前記データ電極（Ｄ１～Ｄｍ）との間で強放電が発生する。その後、時点ｔ３において、走査電極（ＳＣ１～ＳＣｎ）へのランプ電圧の印加を開始し、前記走査電極（ＳＣ１～ＳＣｎ）と前記維持電極（ＳＵ１～ＳＵｎ）との間で初期化放電を発生させる。

Description

明 細 書
プラズマディスプレイ装置およびその駆動方法
技術分野
[0001] 本発明は、複数の放電セルを選択的に放電させて画像を表示するプラズマデイス プレイ装置およびその駆動方法に関する。
背景技術
[0002] (プラズマディスプレイパネルの構造）
プラズマディスプレイパネル (以下、「パネル」と略記する）として代表的な交流面放 電型パネルは、対向配置された前面板と背面板との間に多数の放電セルを備える。
[0003] 前面板は、前面ガラス基板、複数の表示電極、誘電体層および保護層により構成 される。各表示電極は、一対の走査電極および維持電極からなる。複数の表示電極 は、前面ガラス基板上に互いに平行に形成され、それらの表示電極を覆うように誘電 体層および保護層が形成されている。
[0004] 背面板は、背面ガラス基板、複数のデータ電極、誘電体層、複数の隔壁および蛍 光体層により構成される。背面ガラス基板上に複数のデータ電極が平行に形成され 、それらを覆うように誘電体層が形成されている。その誘電体層上にデータ電極と平 行に複数の隔壁がそれぞれ形成され、誘電体層の表面と隔壁の側面とに R (赤）、 G (緑）および B (青）の蛍光体層が形成されて!/、る。
[0005] そして、表示電極とデータ電極とが立体交差するように前面板と背面板とが対向配 置されて密封され、内部の放電空間には放電ガスが封入されている。表示電極とデ ータ電極とが対向する部分に放電セルが形成される。
[0006] このような構成を有するパネルにおいて、各放電セル内でガス放電により紫外線が 発生し、その紫外線で R、 Gおよび Bの蛍光体が励起されて発光する。それにより、力 ラー表示が行われる。
[0007] パネルを駆動する方法としてはサブフィールド法が用いられている。サブフィールド 法では、 1フィールド期間が複数のサブフィールドに分割され、それぞれのサブフィー ルドで各放電セルを発光または非発光させることにより階調表示が行われる。各サブ フィールドは、初期化期間、書込み期間および維持期間を有する。
[0008] (従来のパネルの駆動方法 1)
初期化期間においては、各放電セルで微弱放電 (初期化放電）が行われ、続く書 込み動作のために必要な壁電荷が形成される。加えて、初期化期間は、放電遅れを 小さくし、書込み放電を安定して発生させるためのプライミングを発生させるという働 きを有する。ここで、プライミングとは、放電のための起爆剤となる励起粒子をいう。
[0009] 書込み期間では、走査電極に順次走査ノ ルスを印加するとともに、データ電極に 表示すべき画像信号に対応した書込みパルスを印加する。それにより、走査電極と データ電極との間で選択的に書込み放電が発生し、選択的な壁電荷形成が行われ
[0010] 続く維持期間では、表示させるべき輝度に応じた所定の回数の維持パルスを走査 電極と維持電極との間に印加する。それにより、書込み放電による壁電荷形成が行 われた放電セルで選択的に放電が起こり、その放電セルが発光する。
[0011] ここで、上記の初期化期間においては、各放電セルで微弱放電を発生させるため に、走査電極、維持電極およびデータ電極の各々に印加する電圧を調整する。
[0012] 具体的には、初期化期間の前半部（以下、上昇期間と呼ぶ）において、データ電極 の電圧を接地電位（基準電圧）に保持した状態で、緩やかに上昇するランプ電圧を 走査電極に印加する。これにより、上昇期間中に、走査電極とデータ電極との間、お よび維持電極とデータ電極との間に微弱放電を発生させる。
[0013] また、初期化期間の後半部（以下、下降期間と呼ぶ）において、データ電極の電圧 を接地電位に保持した状態で、緩やかに下降するランプ電圧を走査電極に印加する 。これにより、下降期間中に、走査電極とデータ電極との間、および維持電極とデー タ電極との間に微弱放電を発生させる。
[0014] このように、初期化期間中、走査電極にランプ電圧または段階的に上昇または下降 する電圧を印加するパネルの駆動方法力 例えば特許文献 1に開示されている。こ れにより、走査電極および維持電極に蓄積された壁電荷が消去され、走査電極、維 持電極およびデータ電極の各々に、書込み動作のために必要な壁電荷が蓄積され [0015] しかしながら、実際には、上昇期間に走査電極とデータ電極との間で強放電が発 生する場合がある。この場合、走査電極と維持電極との間でも強放電が発生し、多量 の壁電荷および多量のプライミングが放電セル内に発生し、下降期間にも強放電が 発生しやすくなる。
[0016] 初期化期間に強放電が発生すると、走査電極、維持電極およびデータ電極に蓄積 された壁電荷が消去される。そのため、各電極に書込み放電のために必要な適切な 量の壁電荷を形成することができなレ、。
[0017] そこで、初期化期間における強放電の発生を防止するパネルの駆動方法が特許 文献 2に開示されている。
[0018] (従来のパネルの駆動方法 2)
図 19は、特許文献 2のパネルの駆動方法を用いたパネルの駆動電圧波形（以下、 駆動波形と呼ぶ）の一例である。図 19では、維持期間、初期化期間および書込み期 間に、走査電極、維持電極およびデータ電極の各々に印加される駆動電圧の波形 が示されている。
[0019] 図 19に示すように、初期化期間の上昇期間にデータ電極が接地電位よりも高い電 圧 Vdに保たれる。
[0020] この場合、走査電極とデータ電極との間の電圧が、データ電極を接地電位に保持 している場合に比べて小さくなる。それにより、走査電極と維持電極との間の電圧が、 走査電極とデータ電極との間の電圧よりも先に放電開始電圧を超える。
[0021] このように、上昇期間においては、先に走査電極と維持電極との間で微弱放電が 起きることによりプライミングが発生する。その後、走査電極とデータ電極との間で微 弱放電が起きることにより、走査電極、維持電極およびデータ電極の各々に書込み 動作のために必要な壁電荷が形成される。
[0022] 例えば、図 19の書込み期間の開始時には、走査電極に負の壁電荷が蓄積され、 データ電極に正の壁電荷が蓄積される。その結果、書込み期間の書込み放電が安 定化する。
特許文献 1：特開 2003— 15599号公報
特許文献 2：特開 2006— 18298号公報 発明の開示
発明が解決しょうとする課題
[0023] ところで、近年では、パネルの大画面化および高精細化に伴い放電セルの数（画 素の増加）が増加するとともに隣接する放電セル間の距離が小さくなる。その結果、 以下に説明するように、隣接する放電セル間でクロストークが発生しやすい。
[0024] 図 19に示すように、前のサブフィールドの最後に走査電極の電圧を Vclに立ち上 げてから所定時間（位相差 TR)後に維持電極の電圧を立ち上げる。それにより、走 查電極と維持電極との間で消去放電が起こり、走査電極に蓄積された正の壁電荷お よび維持電極に蓄積された負の壁電荷が消去または低減される。
[0025] 次に、初期化期間の上昇期間において、データ電極を電圧 Vdに保持した状態で、 緩やかに上昇するランプ電圧を走査電極に印加する。これにより、走査電極と維持 電極との間に微弱放電が発生した後、走査電極とデータ電極との間に微弱放電が発 生する。その結果、走査電極に負の壁電荷が蓄積され、維持電極に正の壁電荷が 蓄積される。このとき、データ電極には正の壁電荷が蓄積されている。
[0026] また、初期化期間の下降期間におレ、て、データ電極を接地電位に保持した状態で 、緩やかに下降するランプ電圧を走査電極に印加する。これにより、走査電極とデー タ電極との間、および維持電極とデータ電極との間に微弱放電が発生する。その結 果、走査電極に蓄積された負の壁電荷が減少し、維持電極に蓄積された正の壁電 荷が減少する。このとき、データ電極には正の壁電荷が蓄積されている。
[0027] このようにして、書込み期間の開始時には、走査電極に負の壁電荷が蓄積され、デ ータ電極に正の壁電荷が蓄積されている。この状態で、書込み期間において走査電 極に負極性の書込みパルスを印加し、データ電極に正極性の書込みパルスを印加 する。この場合、上記の壁電荷により走査電極とデータ電極との間の電圧が高くなり 、走査電極とデータ電極との間で書込み放電が安定に発生する。
[0028] このとき、維持電極には正の壁電荷が蓄積されているため、走査電極と維持電極と の間で大きな書込み放電が発生する。それにより、隣接する放電セル間の距離が小 さい場合には、隣接する放電セル間でクロストークが発生し、誤放電が生じやすい。 そこで、このようなクロストークの発生を防止するために、以下に説明するパネルの駆 動方法が実用化されている。
[0029] (従来のパネルの駆動方法 3)
図 20は、隣接する放電セル間に発生するクロストークを防止するためのパネルの駆 動波形の一例である。なお、本例においても、初期化期間の上昇期間中にデータ電 極が接地電位よりも高!/、電圧 Vdに保たれる。
[0030] 図 20の駆動波形では、消去放電のための位相差 TR力 図 19の駆動波形におけ る消去放電のための位相差 TRよりも小さ!/、。位相差 TRが小さ!/、ほど消去放電は弱 くなる。そのため、図 20の駆動波形では、図 19の駆動波形に比べて消去放電が弱く なり、初期化期間の前に走査電極に正の壁電荷が多く残り、維持電極に負の壁電荷 が多く残る。これにより、書込み期間の書込み放電を弱くすることができる。その結果 、隣接する放電セル間のクロストークを防止することができると考えられる。
[0031] しかしながら、本発明者の実験によると、実際には、次のような現象が生じることが わかった。図 20に示すように、初期化期間の上昇期間においては、電圧 Vmから電 圧 Vset分緩やかに上昇するランプ電圧を走査電極に印加するとともに、維持電極を 接地電位に保ち、データ電極を接地電位よりも高い電圧 Vdに保つ。
[0032] 上記のように、初期化期間の前には、走査電極には多くの正の壁電荷が蓄積され 、維持電極には多くの負の壁電荷が蓄積されている。そのため、走査電極に電圧 V mを印加すると、維持電極とデータ電極との間で強放電が発生し、それに伴って走 查電極と維持電極との間で強放電が発生する。
[0033] このような強放電の発生により走査電極、維持電極およびデータ電極に蓄積されて いた壁電荷が消去される。それにより、走査電極に電圧 Vset分上昇するランプ電圧 を印加しても、走査電極と維持電極との間の電圧が放電開始電圧を超えず、走査電 極と維持電極との間で微弱放電を発生させることができなくなる。
[0034] したがって、走査電極、維持電極およびデータ電極の壁電荷を書込み期間の書込 み放電に必要な量に調整することが困難となる。
[0035] そこで、上記の強放電の発生後、微弱放電を発生させるために、走査電極に印加 するランプ電圧を大きくすることが考えられる。し力もながら、駆動回路のコストが増大 する。 [0036] 本発明の目的は、隣接する放電セル間に発生するクロストークを防止するとともに、 放電セルを構成する複数の電極に所望量の壁電荷を形成することが可能なプラズマ ディスプレイ装置およびその駆動方法を提供することである。
課題を解決するための手段
[0037] (1)本発明の一局面に従うプラズマディスプレイ装置は、走査電極および維持電極 と複数のデータ電極との交差部に複数の放電セルを有するプラズマディスプレイパ ネノレを、 1フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する プラズマディスプレイ装置であって、走査電極を駆動する走査電極駆動回路と、維持 電極を駆動する維持電極駆動回路と、データ電極を駆動するデータ電極駆動回路と を備え、複数のサブフィールドのうち少なくとも 1つのサブフィールドは、複数の放電 セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、走査電極 駆動回路は、初期化期間において初期化放電のために第 1の電位から第 2の電位 に変化するランプ電圧を走査電極に印加し、維持電極駆動回路は、走査電極の第 1 の電位への変化開始時点よりも前に走査電極と維持電極との間の電位差が大きくな るように第 3の電位から第 4の電位に変化する電圧を維持電極に印加し、データ電極 駆動回路は、走査電極の第 1の電位への変化開始時点よりも前に維持電極の電圧 の変化に同期して走査電極と各データ電極との間の電位差が小さくなるように第 5の 電位から第 6の電位に変化する電圧を各データ電極に印加するものである。
[0038] このプラズマディスプレイ装置においては、複数のサブフィールドのうち少なくとも 1 つのサブフィールドに、複数の放電セルの壁電荷を書込み放電が可能な状態に調 整する初期化期間が含まれる。この初期化期間においては、第 1の電位から第 2の 電位に変化するランプ電圧が、走査電極駆動回路により走査電極に印加される。
[0039] 一方、初期化期間における走査電極の第 1の電位への変化開始時点よりも前に、 走査電極と維持電極との間の電位差が大きくなるように第 3の電位から第 4の電位に 変化する電圧が、維持電極駆動回路により維持電極に印加される。また、初期化期 間中の走査電極の第 1の電位への変化開始時点よりも前において、維持電極に印 カロされる電圧の変化に同期して走査電極と各データ電極との間の電位差が小さくな るように第 5の電位から第 6の電位に変化する電圧が、データ電極駆動回路によりデ ータ電極に印加される。
[0040] このように、走査電極の第 1の電位への変化開始時点よりも前に、維持電極と各デ ータ電極との間の電位差が大きくなり、維持電極と各データ電極との間で放電が発 生する。その結果、維持電極上および各データ電極上の壁電荷が消去または低減さ れる。
[0041] また、クロストーク防止のために前の維持期間の最後に微弱な消去放電が行われ た場合、初期化期間の開始前に維持電極上に壁電荷が多く蓄積されている。このよ うな場合でも、維持電極と各データ電極との間の放電により壁電荷が消去または低 減されるので、走査電極の第 1の電位への変化開始時点で、走査電極と維持電極と の間で強放電が発生することが防止される。この場合、走査電極上および維持電極 上に壁電荷が残存する。
[0042] その後、上述のように、走査電極に印加されるランプ電圧が第 1の電位から第 2の 電位に変化する間に、走査電極と維持電極との間の電圧を確実に放電開始電圧より も高くすること力 Sできる。それにより、走査電極と維持電極との間で微弱な初期化放電 が発生する。その結果、複数の放電セルの壁電荷を書込み放電に必要な量に確実 に調整すること力 Sできる。
[0043] また、走査電極と各データ電極との電位差が小さくなるように各データ電極の電圧 が第 5の電位になるので、走査電極と各データ電極との間で強放電が発生することが 防止されるとともに、走査電極と維持電極との間で強放電が発生することが防止され
[0044] その結果、強放電により走査電極上、維持電極上および各データ電極上の壁電荷 が消去されることがなぐ複数の放電セルの壁電荷を書込み放電に適切な値に調整 すること力 Sでさる。
[0045] (2)データ電極駆動回路は、走査電極の第 1の電位への変化開始時点よりも前に 各データ電極の電圧を第 6の電位から第 5の電位に変化させた後、走査電極の第 1 の電位への変化開始時点よりも後に、再度各データ電極の電圧を第 6の電位に戻し てもよい。
[0046] この場合、ランプ電圧の変化時に、各データ電極の電圧にリップルが発生すること が防止される。これにより、データ電極駆動回路に耐圧が低い素子を用いることがで きる。
[0047] (3)データ電極駆動回路は、ランプ電圧の印加中に各データ電極の電圧を第 6の 電位に維持してもよい。この場合、各データ電極に印加する電圧の制御が容易とな
[0048] (4)第 2の電位は、第 1の電位よりも高い正の電位であり、第 3の電位は、第 4の電 位よりも高い正の電位であり、第 6の電位は、第 5の電位よりも高い正の電位であって あよい。
[0049] この場合、走査電極に印加されるランプ電圧は、第 1の電位から第 2の電位に上昇 する。また、維持電極に印加される電圧は、走査電極の第 1の電位への変化開始時 点よりも前に、第 3の電位から第 4の電位に立ち下がる。さらに、各データ電極に印加 される電圧は、走査電極の第 1の電位への変化開始時点よりも前に、第 5の電位から 第 6の電位に立ち上がる。このように、走査電極、維持電極および各データ電極に正 の電圧が印加されるので、電源回路の構成が複雑にならなレ、。
[0050] (5)第 4の電位および第 6の電位は、維持電極と各データ電極との間で第 1の放電 が発生するように設定され、ランプ電圧は、第 1の放電後で第 1の電位から第 2の電 位への変化中に走査電極と維持電極との間で第 2の放電が発生するように設定され 、第 2の放電時の放電電流は第 1の放電時の放電電流よりも小さくてもよい。
[0051] この場合、第 2の放電時の放電電流が第 1の放電時の放電電流よりも小さいので、 走査電極上に蓄積される壁電荷、および維持電極上に蓄積される壁電荷が消去さ れることなく適切な量に調整される。
[0052] (6)走査電極駆動回路は、初期化期間に先行する前の維持期間の最後において 第 7の電位を有するパルス電圧を走査電極に印加し、維持電極駆動回路は、維持放 電を行った放電セルの壁電荷を低減するために、パルス電圧の期間中に第 4の電位 力 第 3の電位に変化する電圧を維持電極に印加してもよい。
[0053] この場合、初期化期間に先行する前の維持期間の最後に、微弱な消去放電により 走査電極上および維持電極上に多くの壁電荷を残すことが可能となる。それにより、 初期化期間後の書込み期間において、書込み放電が弱められ、隣接する放電セル 間に発生するクロストークを防止することが可能となる。
[0054] (7)走査電極駆動回路は、初期化期間に先行する前の維持期間の最後において 、維持放電を行った放電セルの壁電荷を低減するために、第 7の電位を有するラン プノ ルス電圧を走査電極に印加し、ランプパルス電圧の前縁は後縁よりも緩やかに 変化し、維持電極駆動回路は、ランプパルス電圧の期間中に維持電極を第 3の電位 に保持してもよい。
[0055] この場合、初期化期間に先行する前の維持期間の最後において、ランプパルス電 圧の前縁が緩やかに変化するので、微弱な消去放電により走査電極および維持電 極上に多くの壁電荷を残すことが可能となる。それにより、初期化期間後の書込み期 間において、書込み放電が弱められ、隣接する放電セル間に発生するクロストークを 防止することが可能となる。
[0056] (8)本発明の他の局面に従うプラズマディスプレイ装置の駆動方法は、走査電極お よび維持電極と複数のデータ電極との交差部に複数の放電セルを有するプラズマデ イスプレイパネルを、 1フィールド期間が複数のサブフィールドを含むサブフィールド 法で駆動するプラズマディスプレイ装置の駆動方法であって、走査電極を駆動する ステップと、維持電極を駆動するステップと、データ電極を駆動するステップとを備え 、複数のサブフィールドのうち少なくとも 1つのサブフィールドは、複数の放電セルの 壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、走査電極を駆動 するステップは、初期化期間において初期化放電のために第 1の電位から第 2の電 位に変化するランプ電圧を走査電極に印加するステップを含み、維持電極を駆動す るステップは、走査電極の第 1の電位への変化開始時点よりも前に走査電極と維持 電極との間の電位差が大きくなるように第 3の電位から第 4の電位に変化する電圧を 維持電極に印加するステップを含み、データ電極を駆動するステップは、走査電極 の第 1の電位への変化開始時点よりも前に維持電極の電圧の変化に同期して走査 電極と各データ電極との間の電位差が小さくなるように第 5の電位から第 6の電位に 変化する電圧を各データ電極に印加するステップを含んでもよい。
[0057] このプラズマディスプレイ装置の駆動方法においては、複数のサブフィールドのうち 少なくとも 1つのサブフィールドに、複数の放電セルの壁電荷を書込み放電が可能な 状態に調整する初期化期間が含まれる。この初期化期間においては、第 1の電位か ら第 2の電位に変化するランプ電圧力 走査電極に印加される。
[0058] 一方、初期化期間における走査電極の第 1の電位への変化開始時点よりも前に、 走査電極と維持電極との間の電位差が大きくなるように第 3の電位から第 4の電位に 変化する電圧が、維持電極に印加される。また、初期化期間中の走査電極の第 1の 電位への変化開始時点よりも前において、維持電極に印加される電圧の変化に同 期して走査電極と各データ電極との間の電位差が小さくなるように第 5の電位から第 6の電位に変化する電圧が、データ電極に印加される。
[0059] このように、走査電極の第 1の電位への変化開始時点よりも前に、維持電極と各デ ータ電極との間の電位差が大きくなり、維持電極と各データ電極との間で放電が発 生する。その結果、維持電極上および各データ電極上の壁電荷が消去または低減さ れる。
[0060] また、クロストーク防止のために前の維持期間の最後に微弱な消去放電が行われ た場合、初期化期間の開始前に維持電極上に壁電荷が多く蓄積されている。このよ うな場合でも、維持電極と各データ電極との間の放電により壁電荷が消去または低 減されるので、走査電極の第 1の電位への変化開始時点で、走査電極と維持電極と の間で強放電が発生することが防止される。この場合、走査電極上および維持電極 上に壁電荷が残存する。
[0061] その後、上述のように、走査電極に印加されるランプ電圧が第 1の電位から第 2の 電位に変化する間に、走査電極と維持電極との間の電圧を確実に放電開始電圧より も高くすること力 Sできる。それにより、走査電極と維持電極との間で微弱な初期化放電 が発生する。その結果、複数の放電セルの壁電荷を書込み放電に必要な量に確実 に調整すること力 Sできる。
[0062] また、走査電極と各データ電極との電位差が小さくなるように各データ電極の電圧 が第 5の電位になるので、走査電極と各データ電極との間で強放電が発生することが 防止されるとともに、走査電極と維持電極との間で強放電が発生することが防止され
[0063] その結果、強放電により走査電極上、維持電極上および各データ電極上の壁電荷 が消去されることがなぐ複数の放電セルの壁電荷を書込み放電に適切な値に調整 すること力 Sでさる。
発明の効果
[0064] 本発明によれば、隣接する放電セル間に発生するクロストークを防止するとともに、 放電セルを構成する複数の電極に所望量の壁電荷を形成することが可能となる。 図面の簡単な説明
[0065] [図 1]図 1は本発明の一実施の形態に係るプラズマディスプレイ装置におけるプラズ マディスプレイパネルの一部を示す分解斜視図
[図 2]図 2は本発明の一実施の形態におけるパネルの電極配列図
[図 3]図 3は本発明の一実施の形態に係るプラズマディスプレイ装置の回路ブロック 図
[図 4]図 4は本発明の一実施の形態に係るプラズマディスプレイ装置の各電極に印加 される駆動波形の一例を示す図
[図 5]図 5は図 4の駆動波形の一部拡大図
[図 6]図 6は本発明の一実施の形態に係るプラズマディスプレイ装置の各電極に印加 される駆動波形の他の例を示す拡大図
[図 7]図 7は本発明の一実施の形態に係るプラズマディスプレイ装置の各電極に印加 される駆動波形のさらに他の例を示す図
[図 8]図 8は図 7の駆動波形の一部拡大図
[図 9]図 9は図 1の走査電極駆動回路の構成を示す回路図
[図 10]図 10は図 5の第 1SFの初期化期間に図 9の走査電極駆動回路に与えられる 制御信号のタイミングチャート
[図 11]図 11は図 3の維持電極駆動回路の構成を示す回路図
[図 12]図 12は図 5の第 1SFの初期化期間およびその前後に維持電極駆動回路に与 えられる制御信号のタイミングチャート
[図 13]図 13は図 3のデータ電極駆動回路の構成を示す回路図
[図 14]図 14は図 5の第 1SFの初期化期間にデータ電極駆動回路に与えられる制御 信号のタイミングチャート [図 15]図 15は図 3の走査電極駆動回路の他の構成を示す回路図
[図 16]図 16は図 5の第 1SFの初期化期間に図 15の走査電極駆動回路に与えられる 制御信号のタイミングチャート
[図 17]図 17は図 3の走査電極駆動回路のさらに他の構成を示す回路図
[図 18]図 18は図 5の第 1SFの初期化期間に図 17の走査電極駆動回路に与えられる 制御信号のタイミングチャート
[図 19]図 19は特許文献 2のパネルの駆動方法を用いたパネルの駆動電圧波形の一 例
[図 20]図 20は隣接する放電セル間に発生するクロストークを防止するためのパネル の駆動波形の一例
発明を実施するための最良の形態
[0066] 以下、本発明の実施の形態に係るプラズマディスプレイ装置およびその駆動方法 について、図面を用いて詳細に説明する。
[0067] (1)パネルの構成
図 1は本発明の一実施の形態に係るプラズマディスプレイ装置におけるプラズマデ イスプレイパネルの一部を示す分解斜視図である。
[0068] プラズマディスプレイパネル（以下、パネルと略記する） 10は、互いに対向配置され たガラス製の前面基板 21および背面基板 31を備える。前面基板 21および背面基板 31の間に放電空間が形成される。前面基板 21上には複数対の走査電極 22および 維持電極 23が互いに平行に形成されている。各対の走査電極 22および維持電極 2 3が表示電極を構成する。走査電極 22および維持電極 23を覆うように誘電体層 24 が形成され、誘電体層 24上には保護層 25が形成されている。
[0069] 背面基板 31上には絶縁体層 33で覆われた複数のデータ電極 32が設けられ、絶 縁体層 33上に井桁状の隔壁 34が設けられている。また、絶縁体層 33の表面および 隔壁 34の側面に蛍光体層 35が設けられている。そして、複数対の走査電極 22およ び維持電極 23と複数のデータ電極 32とが垂直に交差するように前面基板 21と背面 基板 31とが対向配置され、前面基板 21と背面基板 31との間に放電空間が形成され ている。放電空間には、放電ガスとして、例えばネオンとキセノンとの混合ガスが封入 されている。なお、パネルの構造は上述したものに限られず、例えばストライプ状の隔 壁を備えた構造を用いてもょレ、。
[0070] 図 2は本発明の一実施の形態におけるパネルの電極配列図である。行方向に沿つ て n本の走査電極 SC；!〜 SCn (図 1の走査電極 22)および n本の維持電極 SU；!〜 S Un (図 1の維持電極 23)が配列され、列方向に沿って m本のデータ電極 D；!〜 Dm ( 図 1のデータ電極 32)が配列されている。 nおよび mはそれぞれ 2以上の自然数であ る。そして、 1対の走査電極 SCi (i= l〜！ )および維持電極 SUi (i= l〜！ )と 1つの データ電極 Dj (j = l〜m)とが交差した部分に放電セル DCが形成されている。それ により、放電空間内に m X n個の放電セルが形成されて!/、る。
[0071] (2)プラズマディスプレイ装置の構成
図 3は本発明の一実施の形態に係るプラズマディスプレイ装置の回路ブロック図で ある。
[0072] このプラズマディスプレイ装置は、パネル 10、画像信号処理回路 51、データ電極 駆動回路 52、走査電極駆動回路 53、維持電極駆動回路 54、タイミング発生回路 55 および電源回路（図示せず）を備える。
[0073] 画像信号処理回路 51は、画像信号 sigをパネル 10の画素数に応じた画像データ に変換し、各画素の画像データを複数のサブフィールドに対応する複数のビットに分 割し、それらをデータ電極駆動回路 52に出力する。
[0074] データ電極駆動回路 52は、サブフィールド毎の画像データを各データ電極 D；!〜
Dmに対応する信号に変換し、その信号に基づいて各データ電極 Dl〜Dmを駆動 する。
[0075] タイミング発生回路 55は、水平同期信号 Hおよび垂直同期信号 Vに基づいてタイミ ング信号を発生し、それらのタイミング信号をそれぞれの駆動回路ブロック（画像信号 処理回路 51、データ電極駆動回路 52、走査電極駆動回路 53および維持電極駆動 回路 54)へ供給する。
[0076] 走査電極駆動回路 53は、タイミング信号に基づいて走査電極 SC；!〜 SCnに駆動 波形を供給し、維持電極駆動回路 54はタイミング信号に基づ!/、て維持電極 SU；!〜 SUnに駆動波形を供給する。 [0077] (3)パネルの駆動方法
本実施の形態におけるパネルの駆動方法について説明する。図 4は本発明の一実 施の形態に係るプラズマディスプレイ装置の各電極に印加される駆動波形の一例を 示す図である。また、図 5は、図 4の駆動波形の一部拡大図である。
[0078] 図 4および図 5では、走査電極 SC；!〜 SCnのうち 1本の走査電極に印加される駆動 波形、維持電極 SU；!〜 SUnのうち 1本の駆動波形、およびデータ電極 Dl〜Dnのう ち 1本の駆動波形が示されている。
[0079] 本実施の形態において、各フィールドは、複数のサブフィールドに分割される。本 実施の形態では、 1フィールドが時間軸上で 10個のサブフィールド（以下、第 1SF、 第 2SF、 · · ·、および第 10SFと略記する）に分割されている。また、各フィールドの第 10SFの後で次のフィールドまでの期間に擬似サブフィールド（以下、擬似 SFと略記 する）が設けられている。
[0080] 図 4には、前のフィールドの第 10SFの維持期間力、らその次のフィールドの第 3SF の初期化期間までが示されている。図 5には、図 4の第 10SFの維持期間からその次 のフィールドの第 1SFの書込み期間までが示されている。
[0081] 以下の説明において、電極を覆う誘電体層または蛍光体層上等に蓄積した壁電荷 により生じる電圧を電極上の壁電圧と!/、う。
[0082] 図 4および図 5に示すように、前のフィールドの第 10SFの最後に走査電極 SCiの電 圧を Vsに立ち上げてから所定時間（位相差 TR)後に維持電極 SUiの電圧を Velに 立ち上げる。それにより、走査電極 SCiと維持電極 SUiとの間で消去放電が起こり、 走査電極 SCiに蓄積される正の壁電荷および維持電極 SUiに蓄積される負の壁電 荷が低減される。本実施の形態では、消去放電が弱くなるように位相差 TRを小さく 設定する。一般に、上記のような消去放電のための位相差 TRは、約 450nsecである 。これに対して、本例では位相差 TRを例えば 150nsecに設定する。
[0083] このように、位相差 TRを小さく設定することにより、走査電極 SCiと維持電極 SUiと の間の消去放電が弱くなる。これにより、走査電極 SCiに正の壁電荷が多く残り、維 持電極 SUiに負の壁電荷が多く残る。このとき、データ電極 Dj上には正の壁電荷が 蓄積される。 [0084] 擬似 SFの前半部では、維持電極 SUiを電圧 Velに保持するとともに、データ電極 Djを接地電位（基準電圧）に保持し、走査電極 SCiにランプ電圧を印加する。このラ ンプ電圧は、接地電位よりもわずかに高い正の電圧 Vi5から、放電開始電圧以下の 負の電圧 Vi4に向かって緩やかに下降する。
[0085] これにより、走査電極 SCiとデータ電極 Djとの間および走査電極 SCiと維持電極 S Uiとの間で微弱な放電が発生する。その結果、走査電極 SCi上の正の壁電荷がや や増加し、維持電極 SUi上の負の壁電荷がやや増加する。また、データ電極 Dj上に は正の壁電荷が蓄積されている。このようにして、全ての放電セル DCの壁電荷がほ ぼ均一に調整される。
[0086] 擬似 SFの後半部では、走査電極 SCiを接地電位に保持する。
[0087] このようにして、擬似 SFの終了時には、走査電極 SCiには多量の正の壁電荷が蓄 積され、維持電極 SUiには多量の負の壁電荷が蓄積されている。
[0088] その後、図 5に示すように、次のフィールドの第 1SFの直前の時点 tlにおいて、維 持電極 SUiの電圧を Vel力 接地電位に立ち下げる。そして、第 1SFの初期化期間 の開始時点 t2で、データ電極 Djにパルス状の正の電圧 Vdを印加する。
[0089] 時点 t2の直前において、維持電極 SUi上には多量の負の壁電荷が蓄積され、デ ータ電極 Dj上には正の壁電荷が蓄積されている。データ電極 Djの電圧が Vdに立ち 上がると、維持電極 SUiとデータ電極 Djとの間の電圧は、電圧 Vdにデータ電極 Dj上 の壁電圧および維持電極 SUi上の壁電圧が加算された値となる。その結果、維持電 極 SUiとデータ電極 Djとの間の電圧が放電開始電圧を超えることにより、維持電極 S Uiとデータ電極 Djとの間で強放電が発生する。
[0090] この強放電により、維持電極 SUi上の負の壁電荷が消去され、維持電極 SUi上に は 0または少量の正の壁電荷が蓄積される。また、データ電極 Dj上の壁電荷が消去 され、データ電極 Dj上には 0または少量の負の壁電荷が蓄積される。このとき、走査 電極 SCi上の正の壁電荷もわずかに消去される。
[0091] その後、時点 t3において、走査電極 SCiの電圧を立ち上げた後、時点 t4で走查電 極 SCiを正の電圧 Vilに保持する。また、この時点 t4でデータ電極 Djの電圧を Vdに 立ち上げる。このとき、維持電極 SUi上には 0または少量の正の壁電圧が蓄積されて いるので、走査電極 SCiと維持電極 SUiとの間で強放電は発生しない。
[0092] 時点 t4で走査電極 SCiにランプ電圧を印加する。このランプ電圧は、時点 t5から時 点 t6にかけて、放電開始電圧以下の正の電圧 Vilから放電開始電圧を超える正の 電圧 Vi2に向かって緩やかに上昇する。このとき、データ電極 Djは電圧 Vdに保持さ れているので、走査電極 SCiとデータ電極 Djとの間では強放電が発生することが防 止される。また、維持電極 SUiは接地電位に保持されている。
[0093] ランプ電圧の上昇とともに、走査電極 SCiと維持電極 SUiとの間の電圧が放電開始 電圧を超えると、全ての放電セル DCにおいて走査電極 SCiと維持電極 SUiとの間で 微弱な初期化放電が起こる。
[0094] それにより、走査電極 SCi上に蓄積された正の壁電荷が徐々に消去され、走査電 極 SCi上には負の壁電荷が蓄積される。一方、維持電極 SUi上に正の壁電荷が蓄 積される。
[0095] 時点 t7において、走査電極 SCiの電圧を立ち下げ、時点 t8において、走査電極 S Ciを電圧 Vi3に保持する。このとき、維持電極 SUiに正の電圧 Velを印加する。
[0096] 時点 t9で走査電極 SCiに負のランプ電圧を印加する。このランプ電圧は、時点 t9 から時点 tlOにかけて、正の電圧 Vi3から負の電圧 Vi4へと下降する。また、時点 t9 において、データ電極 Djの電圧を立ち下げ、接地電位に保持する。
[0097] 時点 t9から時点 tlOにおいて、維持電極 SUiの電圧は正の電圧 Velに保持されて いる。これにより、ランプ電圧の下降とともに、走査電極 SCiと維持電極 SUiとの間の 電圧が放電開始電圧を超えると、全ての放電セル DCにおいて微弱な初期化放電が 起こる。
[0098] それにより、時点 t9から時点 tlOにかけて、走査電極 SCi上に蓄積された負の壁電 荷が徐々に消去され、時刻 tlOにおいて、走査電極 SCi上に少量の負の壁電荷が 残る。一方、時点 t9から時点 tlOにかけて、維持電極 SUi上に蓄積された正の壁電 荷が徐々に消去され、時点 tlOにおいて、維持電極 SUi上に負の壁電荷が蓄積され る。さらに、時点 t9から時点 tlOにかけて、データ電極 Djには正の壁電荷が蓄積され
[0099] 時点 tlOにおいては、走査電極 SCiの電圧を接地電位に立ち上げる。これにより、 初期化期間が終了し、走査電極 SCi上の壁電圧、維持電極 SUi上の壁電圧および データ電極 Dj上の壁電圧が、それぞれ書込み動作に適した値に調整される。具体 的には、走査電極 SCiに少量の負の壁電荷が蓄積され、維持電極 SUiに負の壁電 荷が蓄積され、データ電極 Djに正の壁電荷が蓄積される。
[0100] 以上のように、第 1SFの初期化期間では、全ての放電セル DCで初期化放電を発 生させる全セル初期化動作が行われる。
[0101] 図 4に戻り、第 1SFの書込み期間では、維持電極 SUiに電圧 Ve2を印加し、走査 電極 SCiの電圧を接地電位に保持する。次に、 1行目の走査電極 SC1に負の電圧 V aを有する走査ノ ルスを印加するとともに、データ電極 Djのうち 1行目において発光 すべき放電セルのデータ電極 Dk(kは l〜mのいずれ力 に正の電圧 Vdを有する書 込みノ ルスを印加する。
[0102] すると、データ電極 Dkと走査電極 SC1との交差部の電圧は、外部印加電圧（Vd— Va)にデータ電極 Dk上の壁電圧および走査電極 SC1上の壁電圧が加算された値 となり、放電開始電圧を超える。それにより、データ電極 Dkと走査電極 SC1との間お よび維持電極 SU1と走査電極 SC1との間で書込み放電が発生する。
[0103] ここで、本実施の形態においては、上述のように、書込み期間の開始時に、走査電 極 SCiおよび維持電極 SUiに負の壁電荷が蓄積され、データ電極 Djに正の壁電荷 が蓄積されている。そのため、維持電極 SU1と走査電極 SC1との間の書込み放電が 弱められる。
[0104] これにより、図 1のパネルにおいて、隣接する放電セル間の距離が小さく設定され ている場合でも、隣接する放電セル DC間でクロストークが発生することが防止される
〇
[0105] 上記の書込み放電により、その放電セル DCの走査電極 SC1上に正の壁電荷が蓄 積され、維持電極 SU1上に負の壁電荷が蓄積され、データ電極 Dk上にも負の壁電 荷が蓄積される。
[0106] このようにして、 1行目において発光すべき放電セル DCで書込み放電が発生して 各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスが印 加されなかったデータ電極 Dh (h≠k)と走査電極 SC1との交差部の放電セル DCに おける電圧は放電開始電圧を超えないので、書込み放電は発生しない。
[0107] 以上の書込み動作を 1行目の放電セル DCから n行目の放電セルに至るまで順次 行い、書込み期間が終了する。
[0108] 続く維持期間では、維持電極 SUiを接地電位に戻し、走査電極 SCiに電圧 Vsを有 する維持パルス電圧 Vsを印加する。このとき、書込み期間で書込み放電が発生した 放電セル DCにおいては、走査電極 SCiと維持電極 SUiとの間の電圧は、維持パル スの電圧 Vsに走査電極 SCi上の壁電圧および維持電極 SUi上の壁電圧が加算され た値となり、放電開始電圧を超える。
[0109] それにより、走査電極 SCiと維持電極 SUiとの間で維持放電が起こり、放電セル D Cが発光する。その結果、走査電極 SCi上に負の壁電荷が蓄積され、維持電極 SUi 上に正の壁電荷が蓄積され、データ電極 Dk上に正の壁電荷が蓄積される。書込み 期間で書込み放電が発生しな力、つた放電セル DCでは維持放電は起こらず、初期化 期間の終了時における壁電荷の状態が保持される。
[0110] 続いて、走査電極 SCiを接地電位に戻し、維持電極 SUiに電圧 Vsを有する維持パ ノレスを印加する。すると、維持放電が起こった放電セル DCでは、維持電極 SUiと走 查電極 SCiとの間の電圧が放電開始電圧を超えるので、再び維持電極 SUiと走查電 極 SCiとの間で維持放電が起こり、維持電極 SUi上に負の壁電荷が蓄積され、走査 電極 SCi上に正の壁電荷が蓄積される。
[0111] 以降同様に、走査電極 SCiと維持電極 SUiとに予め定められた数の維持パルスを 交互に印加することにより、書込み期間において書込み放電が発生した放電セル D Cでは維持放電が継続して行われる。
[0112] 維持期間終了前には、走査電極 SCiに印加される電圧が Vsに立ち上がつてから所 定時間（位相差 TR)後に維持電極 SUiに印加される電圧を Velに立ち上げる。それ により、図 5を参照して説明した第 10SFの終了時と同様に、走査電極 SCiと維持電 極 SUiとの間で弱い消去放電が起こる。
[0113] 第 2SFの初期化期間では、図 5を参照して説明した擬似 SFと同様に、維持電極 S Uiの電圧を Velに保持し、データ電極 Djを接地電位に保持し、走査電極 SCiに正 の電圧 Vi5から負の電圧 Vi4に向かって緩やかに下降するランプ電圧を印加する。 すると、前のサブフィールドの維持期間で維持放電が起こった放電セル DCでは微弱 な初期化放電が発生する。
[0114] それにより、走査電極 SCi上の壁電圧および維持電極 SUi上の壁電圧が弱められ
、データ電極 Dk上の壁電圧も書込み動作に適した値に調整される。
[0115] 一方、前のサブフィールドで書込み放電および維持放電が起こらなかった放電セ ル DCにおいては、放電が発生することはなぐ前のサブフィールドの初期化期間の 終了時における壁電荷の状態がそのまま保たれる。
[0116] このように、第 2SFの初期化期間では、直前のサブフィールドで維持放電が起こつ た放電セル DCで選択的に初期化放電を発生させる選択初期化動作を行う。
[0117] 第 2SFの書込み期間では、第 1 SFの書込み期間と同様にして、書込み動作を 1行 目の放電セルから n行目の放電セルに至るまで順次行い、書込み期間が終了する。 続く維持期間の動作は、維持ノ ルス数を除いて第 1SFの維持期間の動作と同様で あるため説明を省略する。
[0118] 続く第 3SF〜第 10SFの初期化期間では、第 2SFの初期化期間と同様に選択初 期化動作を行う。第 3SF〜第 10SFの書込み期間では、第 2SFと同様に維持電極 S
Uiに電圧 Ve2を印加して書込み動作を行う。第 3SF〜第 10SFの維持期間では、維 持パルス数を除いて第 1SFの維持期間と同様の維持動作を行う。
[0119] (4)駆動波形の他の例
(4 a)壁電荷の調整に関して
擬似 SFの開始前における走査電極 SCiおよび維持電極 SUiの壁電荷の調整は以 下の駆動波形を各電極に印加することにより行ってもよい。図 6は、本発明の一実施 の形態に係るプラズマディスプレイ装置の各電極に印加される駆動波形の他の例を 示す拡大図である。
[0120] 図 6に示すように、本例では、選択初期化前に微弱な消去放電を行うために、前の フィーノレドの第 10SFの最後に、維持電極 SUiおよびデータ電極 Djを接地電位に保 持した状態で、走査電極 SCiにランプ電圧を印加する。このランプ電圧は、接地電位 力、ら正の電圧 Vsに向かって緩やかに上昇する。
[0121] ここで、維持放電が起こった放電セル DCでは、走査電極 SCiに正の壁電荷が蓄積 され、維持電極 SUiに負の壁電荷が蓄積されている。したがって、上記のように、走 查電極 SCiにランプ電圧が印加されると、維持放電が起こった放電セル DCにおいて は、走査電極 SCiと維持電極 SUiとの間の電圧が放電開始電圧を超えるので、再び 維持電極 SUiと走査電極 SCiとの間で微弱な消去放電が発生する。
[0122] その結果、走査電極 SCiに蓄積される正の壁電荷および維持電極 SUiに蓄積され る負の壁電荷がやや低減され、走査電極 SCiに正の壁電荷が多く残り、維持電極 S Uiに負の壁電荷が多く残る。このとき、データ電極 Dj上には正の壁電荷が蓄積され
[0123] これにより、図 4および図 5の例と同様に、その後の擬似 SFで選択初期化動作を行 い、次のフィールドにおける第 1SFの初期化期間で全セル初期化動作を行うことによ り、走査電極 SCi上の壁電圧、維持電極 SUi上の壁電圧およびデータ電極 Dj上の 壁電圧が、それぞれ書込み動作に適した値に調整される。
[0124] (4 b)フィールドにおける初期化期間の設定に関して
図 4の例では、フィールドの最初のサブフィールドである第 1SFの最初に初期化期 間が設けられている。以下に、初期化期間がフィールド内の所定のサブフィールド間 に設けられる例を説明する。
[0125] 図 7は本発明の一実施の形態に係るプラズマディスプレイ装置の各電極に印加さ れる駆動波形のさらに他の例を示す図であり、図 8は図 7の駆動波形の一部拡大図 である。
[0126] 図 7および図 8に示される駆動波形について、図 4および図 5に示した駆動波形と 異なる点を説明する。図 7に示すように、本例の駆動波形においては、前のフィール ドの擬似 SFの後、次のフィールドの第 1SFで全セル初期化が行われない。
[0127] すなわち、第 1SFは初期化期間を有さず、それ以外のサブフィールドは初期化期 間を有する。また、第 1SFで消去動作が行われた後、第 2SFの初期化期間で全セル 初期化動作が行われる。
[0128] 図 7には、前のフィールドの第 10SFの維持期間力、らその次のフィールドの第 3SF の初期化期間までが示されている。
[0129] 第 1SFの書込み期間では、図 4を参照して説明した書込み期間と同様に、維持電 極 SUiに負の電圧 Vaを有する走査パルスを印加するとともに、データ電極 Dkに正の 電圧 Vdを有する書込みノ ルスを印加する。
[0130] これにより、データ電極 Dkと走査電極 SC1との間および維持電極 SU1と走査電極
SC1との間で書込み放電が発生する。この書込み動作を 1行目の放電セル DCから n行目の放電セルに至るまで順次行い、書込み期間が終了する。
[0131] 続く維持期間でも、図 4を参照して説明した維持期間と同様に、維持電極 SUiを接 地電位に戻し、走査電極 SCiに電圧 Vsを有する維持ノ^レスを印加する。
[0132] これにより、書込み期間で書込み放電が発生した放電セル DCにおいては、走查電 極 SCiと維持電極 SUiとの間で維持放電が起こり、放電セル DCが発光する。以降同 様に、走査電極 SCiと維持電極 SUiとに予め定められた数の維持パルスを交互に印 加することにより、書込み期間において書込み放電が発生した放電セル DCでは維 持放電が継続して行われる。
[0133] ここで、図 8に示すように、この第 1SFにおいては、維持期間の終了後、第 2SFの 開始前に消去期間が設けられている。
[0134] 消去期間においては、図 4および図 5を参照して説明した前のフィールドの第 10S
Fの維持期間の最後と同様に、走査電極 SCiの電圧を Vsに立ち上げてから小さく設 定された所定時間（位相差 TR)後に維持電極 SUiの電圧を Velに立ち上げる。
[0135] これにより、走査電極 SCiと維持電極 SUiとの間で微弱な消去放電を発生させる。
それにより、走査電極 SCiに正の壁電荷を多く残し、維持電極 SUiに負の壁電荷を 多く残すことができる。この状態で、第 1の SFが終了する。
[0136] その後、図 8に示すように、第 2SFの初めに設定された初期化期間において、図 4 および図 5の例と同様の全セル初期化動作を行う。さらにその後、第 2SFにおける書 込み期間および維持期間においては、図 4および図 5の例と同様の書込み動作およ び維持動作を行う。
[0137] 第 2SFに続く第 3SFから第 10SFは、それぞれ初期化期間、書込み期間および維 持期間を有するが、これらの初期化期間には選択初期化動作が行われる。
[0138] このように、本実施の形態に係るプラズマディスプレイ装置においては、全セル初 期化動作を行う初期化期間をフィールド内の所定のサブフィールド間に設けてもよい 〇
[0139] (5)走査電極駆動回路 53の回路構成および動作制御
(5— a)回路構成
図 9は、図 3の走査電極駆動回路 53の構成を示す回路図である。以下の説明では 、駆動電圧の立ち上がり時に放電を行う正極性のパルスの例を示している力 立ち 下がり時に放電を行う負極性のパルスを用いてもよい。
[0140] 図 9に示す走査電極駆動回路 53は、 FET (電界効果型トランジスタ、以下トランジ スタと略記する） Q1；!〜 Q22、回収コンデンサ Cl l、コンデンサ C12〜C15、回収コ ィル Ll l , L12、電源端子 VI；!〜 V14およびダイオード DDI；!〜 DD14を含む。
[0141] 走査電極駆動回路 53のトランジスタ Q 13は、電源端子 VI 1とノード N13との間に 接続され、ゲートには制御信号 S 13が入力される。電源端子 VI Iには、電圧 Vilが 印加される。トランジスタ Q 14は、ノード N13と接地端子との間に接続され、ゲートに は制御信号 S 14が入力される。
[0142] 回収コンデンサ C11は、ノード Ni lと接地端子との間に接続される。トランジスタ Q1 1およびダイオード DD11は、ノード Ni lとノード N12aとの間に直列に接続される。 ダイオード DD12およびトランジスタ Q12は、ノード N12bとノード Ni lとの間に直歹 IJ に接続される。トランジスタ Q11のゲートには、制御信号 S11が入力され、トランジス タ Q12のゲートには、制御信号 S12が入力される。回収コイル L11は、ノード N12aと ノード N13との間に接続される。回収コイル L12は、ノード N12bとノード N13との間 に接続される。
[0143] コンデンサ C12は、ノード N14とノード N13との間に接続される。ダイオード DD13 は、電源端子 V12とノード N14との間に接続される。電源端子 V12には、電圧 Vrが 印加される。
[0144] トランジスタ Q15は、ノード N14とノード N15との間に接続され、ゲートには制御信 号 S 15が入力される。コンデンサ C13は、ノード N14とトランジスタ Q15のゲートとの 間に接続される。トランジスタ Q16は、ノード N15とノード N13との間に接続され、ゲ 一トには制御信号 S16が入力される。
[0145] トランジスタ Q17は、ノード N15とノード N16との間に接続され、ゲートには制御信 号 S 17が入力される。トランジスタ Q18は、ノード N16と電源端子 V13との間に接続 され、ゲートには制御信号 S 18が入力される。電源端子 V13には、電圧 Vi4が印加さ れる。コンデンサ C14は、ノード N16とトランジスタ Q18のゲートとの間に接続される。
[0146] コンデンサ C15は、ノード N16とノード N17との間に接続される。ダイオード DD14 は、電源端子 V14とノード N17との間に接続される。電源端子 V14には、電圧 Vsが 印加される。
[0147] トランジスタ Q19は、ノード N17とノード N18との間に接続され、ゲートには制御信 号 S 19が入力される。トランジスタ Q20は、ノード N18とノード N16との間に接続され
、ゲートには制御信号 S20が入力される。
[0148] トランジスタ Q21は、ノード N18と走査電極 SCiとの間に接続され、ゲートには制御 信号 S21が入力される。トランジスタ Q22は、ノード N16とスキャン電極 12との間に接 続され、ゲートには制御信号 S22が入力される。
[0149] 上記の制御信号 S11〜S22は、図 2のタイミング発生回路 55から走査電極駆動回 路 53にタイミング信号として与えられる。
[0150] (5— b)動作制御
図 10は、図 5の第 1SFの初期化期間に図 9の走査電極駆動回路 53に与えられる 制御信号 S 11〜S22のタイミングチャートである。
[0151] 第 1SFの開台日寺点 t2において、制卸信号 S l l , S12, S13, S 15, S18, S19, S
21がそれぞれローレベルになっている。それにより、トランジスタ Ql l , Q12, Q13,
Q15, Q18, Q19, Q21はそれぞれオフしている。
[0152] また、制卸信号 S 14, S16, S17, S20, S22カそれぞれノヽィレべノレとなっている。
これにより、トランジスタ Q14, Q16, Q17, Q20, Q22カそれぞれオンして!/、る。この 場合、走査電極 SCiの電圧は接地電位になって!/、る。
[0153] 時点 t3において、制御信号 S11がハイレベルになり制御信号 S14がローレベルに
、回収コンデンサ C11から走査電極 SCiに電流が流れ、走査電極 SCiの電圧が上昇 する。
[0154] さらに、制御信号 S 11は時点 t3の直後にローレベルとなる。これにより、トランジスタ Ql lがオフする。同時に、制御信号 S 13がハイレベルとなっている。これにより、トラ ンジスタ Q 13がオンする。
[0155] この場合、回収コンデンサ C 11から走査電極 SCiに流れる電流が遮断され、電源 端子 VI Iから走査電極 SCiに電流が流れる。それにより、走査電極 SCiの電圧が上 昇し、時点 t4で Vilとなる。
[0156] 次に、時点 t5において、制御信号 S15がハイレベルになり、制御信号 S16がローレ ベノレとなる。これにより、トランジスタ Q 15がオンし、トランジスタ Q 16がオフする。
[0157] この場合、電源端子 VI Iから走査電極 SCiに流れる電流が遮断されるとともに、電 源端子 VI 2から走査電極 SCiに電流が流れる。このとき、ノード N15の電圧は Vilに 保持されているので、走査電極 SCiの電圧が緩やかに上昇し、時点 t6で Vi2すなわ ち（Vil +Vr)となる。
[0158] 次に、時点 t7において、制御信号 S15がローレベルになり、制御信号 S 16がハイレ ベノレとなる。これにより、トランジスタ Q 15がオフし、トランジスタ Q 16がオンする。それ により、走査電極 SCiの電圧が下降し、時点 t8で電源端子 VI Iの電圧 Vil (上述の 電圧 Vi3)となる。
[0159] 次に、時点 t9において、制御信号 S13がローレベルになり、制御信号 S 17がローレ ベルになり、制御信号 S 18がハイレベルとなる。これにより、トランジスタ Q13がオフし 、トランジスタ Q17がオフし、トランジスタ Q 18がオンする。この場合、走査電極 SCiの 電圧は緩やかに下降し、時点 tlOで電源端子 V13の電圧 Vi4となる。
[0160] 時点 tlOにおいて、制御信号 S 19がハイレベルとなり、トランジスタ Q 19がオンする 。それにより、走査電極 SCiに電源端子 V14の電圧 Vsが印加されることにより、走査 電極 SCiの電圧はほぼ接地電位となる。
[0161] 上記構成においては、例えばコンデンサ C13の静電容量を調整することにより、曲 線状に変化するランプ波形（図示せず）を走査電極 SCiに与えてもよ!/、。
[0162] (6)維持電極駆動回路 54の回路構成および動作制御
(6— a)回路構成
図 11は図 3の維持電極駆動回路 54の構成を示す回路図である。
[0163] 図 11の維持電極駆動回路 54は、サスティンドライバ 540および電圧上昇回路 541 を含む。
[0164] 図 11のサスティンドライバ 540は、 nチャネル FET (電界効果型トランジスタ、以下ト ランジスタと略記する） Q10；!〜 Q104、回収コンデンサ C101、回収コイル L101およ びダイオード DD2；!〜 DD24を含む。
[0165] 電圧上昇回路 541は、 nチャネル FET (電界効果型トランジスタ、以下トランジスタと 略記する） Q105a, Q107, Q108、 pチャネル FET (電界効果型トランジスタ、以下ト ランジスタと略記する） Q105b、ダイオード DD25およびコンデンサ C102を含む。
[0166] サスティンドライバ 540のトランジスタ Q101は、電源端子 V101とノード N101との 間に接続され、ゲートには制御信号 S101が入力される。電源端子 VIには、電圧 Vs が印加される。
[0167] トランジスタ Q102は、ノード N101と接地端子との間に接続され、ゲートには制御 信号 S 102が入力される。ノード N101は、図 2の維持電極 SUiに接続される。
[0168] 回収コンデンサ C101は、ノード N103と接地端子との間に接続される。トランジスタ Q103およびダイオード DD21は、ノード N103とノード N102との間に直列に接続さ れる。ダイオード DD22およびトランジスタ Q104は、ノード N102とノード N103との 間に直列に接続される。
[0169] トランジスタ Q103のゲートには制御信号 S103が入力され、トランジスタ Q104のゲ 一トには制御信号 S104が入力される。回収コイル L101は、ノード N101とノード N1 02との間に接続される。ダイオード DD23はノード N102と電源端子 V101との間に 接続され、ダイオード DD24は接地端子とノード N102との間に接続される。
[0170] 電圧上昇回路 541のダイオード DD25は、電源端子 VI 11とノード N104との間に 接続され、電源端子 VI 11には、電圧 Velが印加される。
[0171] トランジスタ Q105aおよびトランジスタ Q105bは、ノード N104とノード N101との間 に直列に接続される。トランジスタ Q105aおよびトランジスタ Q105bのゲートにはそ れぞれ制御信号 S105aおよび制御信号 S105bが入力される。コンデンサ C102は、 ノード N104とノード N105との間に接続される。
[0172] トランジスタ Q107は、ノード N105と接地端子との間に接続され、ゲートには制御 信号 S 107が入力される。トランジスタ Q108は、電源端子 V103とノード N105との間 に接続され、ゲートには制御信号 S108が入力される。電源端子 V103には、電圧 V E2が印加される。なお、電圧 VE2は、 VE2=Ve2— Velの関係を満たし、例えば V E2 = 5 [V]である。
[0173] 上記の制卸信号 S10；!〜 S104, S 105a, S 105b, S107, S108は、図 3のタイミン グ発生回路 55から維持電極駆動回路 54にタイミング信号として与えられる。
[0174] (6— b)動作制御
図 12は、図 5の第 1SFの初期化期間およびその前後に維持電極駆動回路 54に与 えられる制卸信号 S 10；!〜 S104, S105a, S105b, S 107, S108のタイミングチヤ ートである。制御信号 S105bは制御信号 S 105aの波形に対して反転した波形を有 する。
[0175] 初めに、前のフィールドの擬似 SFの時点 tOにおいて、制御信号 S 101 , S102, S1 03, S104, S 105b, S108カそれぞれローレべノレになってレヽる。それにより、卜ランジ スタ Q101 , Q102, Q103, Q104, Q108はそれぞれオフし、トランジスタ Q105bは オンしている。また、制御信号 S105a, S107がそれぞれハイレベルになっている。そ れにより、トランジスタ Q105a, Q107はそれぞれオンしている。
[0176] この場合、電源端子 VI 11からノード N104を通じて維持電極 SUiに電流が流れる 。それにより、維持電極 SUiの電圧が Velに保持されている。
[0177] 次に、擬似 SFの終了直前の時点 tl、すなわち次のフィールドの第 1SFの直前の 時点 tlにおいて、制御信号 S104がハイレベルになり、制御信号 S105aがローレべ ノレになり、制御信号 S 105bがハイレベルになっている。
[0178] これにより、トランジスタ Q104がオンし、トランジスタ Q105a, Q105bがオフする。
それにより、維持電極 SUi (ノード N101)から回収コイル L101、ダイオード DD22お よびトランジスタ Q104を通して回収コンデンサ C101に電流が流れる。このとき、パネ ル容量の電荷が回収コンデンサ C101に回収される。その結果、維持電極 SUi (ノー ド N101)の電圧が下降する。
[0179] さらに、時点 tlの直後に、制御信号 S 104がローレベルとなり、制御信号 S102がハ る。それにより、ノード N101が接地され、維持電極 SUiが接地電位となる。 [0180] 次のフィールドの第 1SFの開始時点 t2から、走査電極 SCiの電圧が Vi3から電圧 V i4へと下降を開始する時点 t8までの間では、制御信号 S102がハイレベルになって いる。これにより、維持電極 SUi (ノード N101)が接地電位に保持される。
[0181] ここで、時点 t8において、制御信号 S102がローレベルとなり、制御信号 S105aが ハイレベルとなり、制御信号 S105bがローレベルとなる。これにより、トランジスタ Q10 2がオフし、トランジスタ Q105a, Q105bがオンする。それにより、再び電源端子 VI I 1からノード N104を通じて維持電極 SUiに電流が流れる。それにより、維持電極 SUi の電圧が Velに保持される。
[0182] その後、初期化期間が経過した後、書込み期間開始直後の時点 ti lにおいて、制 御信号 S 107がローレベルとなり、制御信号 S108がハイレベルとなる。これにより、ト ランジスタ Q107がオフし、トランジスタ Q108がオンする。それにより、電源端子 V10 3からトランジスタ Q108を通してノード N105に電流が流れる。その結果、ノード N10 5の電圧が VE2まで上昇する。この場合、維持電極 SUiの電圧 Velに電圧 VE2が加 算される。それにより、維持電極 SUi (ノード N101)の電圧が Ve2まで上昇する。
[0183] (7)データ電極駆動回路 52の回路構成および動作制御
(7— a)回路構成
図 13は図 3のデータ電極駆動回路 52の構成を示す回路図である。
[0184] 図 13のデータ電極駆動回路 52は、複数の pチャネル FET (電界効果型トランジス タ、以下トランジスタと略記する） Q21；!〜 Q21m、複数の nチャネル FET (電界効果 型トランジスタ、以下トランジスタと略記する） Q221〜Q22mを含む。
[0185] ノード N201に電源端子 V201が接続されている。電源端子 V201には、電圧 Vdが 印加されている。
[0186] トランジスタ Q21；!〜 Q21mは、ノード N201とノード ND；!〜 NDmとの間に接続さ れている。トランジスタ Q22；!〜 Q22mは、ノード ND；!〜 NDmと接地端子との間に接 続されている。ノード ND；!〜 NDmは、図 2のデータ電極 Djに接続されている。
[0187] 複数のトランジスタ Q211〜Q21mのゲートには、それぞれ制御信号 S201〜S20 mが入力される。また、トランジスタ Q221〜Q22mのゲートにも、それぞれ制御信号 S20；!〜 S20m力 S入力される。 [0188] 上記の制御信号 S20；!〜 S20mは、図 2のタイミング発生回路 55からデータ電極駆 動回路 52にタイミング信号として与えられる。
[0189] (7— b)動作制御
図 14は、図 5の第 1SFの初期化期間にデータ電極駆動回路 52に与えられる制御 信号 S20；!〜 S20mのタイミングチャートである。
[0190] 図 14に示すように、第 1SFの直前の時点 tlにおいて、制御信号 S20；!〜 S20m力 S ともにハイレベルになっている。これにより、トランジスタ Q21；!〜 Q21mはオフし、トラ ンジスタ Q22；!〜 22mはオンしている。
[0191] この場合、ノード ND；!〜 NDmがトランジスタ Q22；!〜 22mを介して接地端子と接続 される。それにより、データ電極 Djが接地電位となる。
[0192] 次に、第 1SFの開始時点 t2において、制御信号 S201〜S20mがともにローレべ ノレになる。これにより、トランジスタ Q21；!〜 Q21mはオンし、トランジスタ Q22；!〜 22 mはオフする。
[0193] この場合、ノード ND；!〜 NDmがトランジスタ Q21；!〜 21mを介してノード N201と 接続される。これにより、電源端子 V201からノード N201およびトランジスタ Q21；!〜 Q21mを通じてデータ電極 Djに電流が流れる。それにより、データ電極 Djの電圧が Vdに保持される。
[0194] 時点 t2から時点 t3までの間で、時点 t2から所定時間の経過後、制御信号 S20；!〜 S 20mがハイレベルになる。この場合、上述のようにデータ電極 Djが接地電位となる
〇
[0195] その後、時点 t4において、再び制御信号 S20；!〜 S20mがともにローレベルになる
。制御信号 S20；!〜 S20mは、時点 t4から時点 t9までローレベルに保持される。それ により、データ電極 Djの電圧が Vdに保持される。
[0196] 時点 t9において、制御信号 S20；!〜 S20mがハイレベルとなる。制御信号 S20；!〜
S20mは、時点 t9から初期化期間の終了時までハイレベルに保持される。それにより
、データ電極 Djが接地電位に保持される。
[0197] (8)走査電極駆動回路 53の他の回路構成および動作制御
(8— a)回路構成 本実施の形態においては、以下の構成を有する走査電極駆動回路 53を用いても よい。図 15は、図 3の走査電極駆動回路 53の他の構成を示す回路図である。以下 の説明においても、駆動電圧の立ち上がり時に放電を行う正極性のパルスの例を示 して!/、る力 立ち下がり時に放電を行う負極性のパルスを用いてもよ!/、。
[0198] 本例の走査電極駆動回路 53は、以下の点で図 9の走査電極駆動回路 53と構成が 異なる。
[0199] 図 15に示すように、本例の走査電極駆動回路 53において、トランジスタ Q15は、ノ ード N14とノード N18との間に接続されている。図 9の例と同様に、ゲートには制御信 号 S 15が入力される。
[0200] また、トランジスタ Q14は、ノード N15と接地端子との間に接続され、ゲートには制 御信号 S 14が入力される。回収コイル L12は、ノード N15とノード N12bとの間に接 続されている。
[0201] (8— b)動作制御
図 16は、図 5の第 1SFの初期化期間に図 15の走査電極駆動回路 53に与えられる 制御信号 S 11〜S22のタイミングチャートである。
[0202] 図 15の走査電極駆動回路 53に与えられる制御信号 S11〜S22は、以下の点を除 き図 9の走査電極駆動回路 53に与えられる制御信号 S11〜S22と同じである。
[0203] 図 16の例によれば、制御信号 S20は、時点 t4までハイレベルに維持されている。こ の場合、トランジスタ Q20はオンしている。時点 t4の直前には、トランジスタ Ql l , Q1 2, Q14, Q15, Q18, Q19, Q21はオフし、トランジスタ Q13, Q16, Q17, Q20, Q22はオンしている。したがって、電源端子 VI Iから走査電極 SCiに電流が流れる。 それにより、走査電極 SCiの電圧が Vilまで上昇する。
[0204] 時点 t4で制御信号 S20がローレベルになる。これにより、トランジスタ Q20がオフす る。また、時点 t5において、制御信号 S 15, S21カ 、ィレべノレになり、制御信号 S16 , S22カ ローレべノレとなる。これにより、トランジスタ Q15, Q21がオンし、トランジスタ Q16, Q22がオフする。
[0205] この場合、電源端子 VI Iから走査電極 SCiに流れる電流が遮断されるとともに、電 源端子 V12から走査電極 SCiに電流が流れる。このとき、ノード N16の電圧は Vilに 保持されているので、走査電極 SCiの電圧が緩やかに上昇し、時点 t6で Vi2すなわ ち（Vil +Vr)となる。
[0206] 次に、時点 t7において、制御信号 S15がローレベルになり、制御信号 S 16, S19力 S ハイレベルとなる。これにより、トランジスタ Q15がオフし、トランジスタ Q16, Q19がォ ンする。この場合、電源端子 VI 2から走査電極 SCiに流れる電流が遮断されるととも に、電源端子 V14から走査電極 SCiに電流が流れる。それにより、走査電極 SCiの 電圧は下降する。このとき、ノード N16の電圧は Vilに保持されているので、走查電 極 SCiの電圧は、時点 t7aで（Vil +Vs)に保持される。
[0207] 次に、時点 t7bにおいて、制御信号 S 19, S21力 Sローレべノレになり、制御信号 S20 , S22カ 、ィレベルとなる。これにより、トランジスタ Q19, Q21がオフし、トランジスタ Q20, Q22がオンする。この場合、電源端子 V14から走査電極 SCiに流れる電流が 遮断されるとともに、電源端子 VI Iから走査電極 SCiに電流が流れる。それにより、 時点 t8で走査電極 SCiの電圧は Vilまで下降する。
[0208] 次に、時点 t9において、制御信号 S13, S 17力 Sローレべノレになり、制御信号 S18が ハイレベルとなる。これにより、トランジスタ Q13, Q17がオフし、トランジスタ Q18がォ ンする。この場合、走査電極 SCiの電圧は緩やかに下降し、時点 tlOで電源端子 VI 3の電圧 Vi4となる。
[0209] 時点 tlOにおいて、制御信号 S 19, S21カ ヽィレベルとなり、制御信号 S20, S22 力 Sローレベルとなる。それにより、トランジスタ Q19, Q21がオンし、トランジスタ Q20, Q22がオフする。それにより、走査電極 SCiの電圧はほぼ接地電位となる。
[0210] (9)走査電極駆動回路 53のさらに他の回路構成および動作制御
(9 a)回路構成
図 17は、図 3の走査電極駆動回路 53のさらに他の構成を示す回路図である。以下 の説明においても、駆動電圧の立ち上がり時に放電を行う正極性のパルスの例を示 しているが、立ち下がり時に放電を行う負極性のパルスを用いてもよい。 本例の走 查電極駆動回路 53は、以下の点で図 9の走査電極駆動回路 53と構成が異なる。
[0211] 図 17に示すように、本例の走査電極駆動回路 53においては、図 9の走査電極駆 動回路 53に設けられるトランジスタ Q19, Q20およびコンデンサ C12が設けられてい ない。
[0212] また、トランジスタ Q21は、ノード N17と走査電極 SCiとの間に接続され、ゲートには 制御信号 S21が入力される。トランジスタ Q22は、ノード N16と走査電極 SCiとの間 に接続され、ゲートには制御信号 S22が入力される。
[0213] 回収コイル L12は、ノード N15とノード N12bとの間に接続されている。電源端子 V
12には、電圧 Vrに代えて電圧 Vr'が印加される。なお、電圧 Vr'は、電圧 Vrに電圧
(Vil -Vs)を加算したものである。
[0214] (9 b)動作制御
図 18は、図 5の第 1SFの初期化期間に図 17の走査電極駆動回路 53に与えられる 制御信号 S 1；!〜 S18, S21 , S22のタイミングチャートである。
[0215] 図 18に示すように、図 17の走査電極駆動回路 53において、走査電極 SCiに印加 される初期化期間の駆動波形は、図 5の駆動波形とはやや異なる。先に、本例の走 查電極 SCiに印加される駆動波形について説明する。
[0216] 図 18の駆動波形によれば、初期化期間の開始後、時点 t3から時点 t4にかけて走 查電極 SCiに印加される電圧は Vsまで上昇し、保持される。
[0217] 続いて、時点 t5から時点 t6にかけて、走査電極 SCiに電圧 Vsから電圧 Vr'分緩や かに上昇するランプ電圧が印加される。そして、時点 t6から時点 t7にかけて、走査電 極 SCiに印加される電圧は（Vs + Vr' )に保持される。
[0218] 時点 t7から時点 t7aにかけては、走査電極 SCiに印加される電圧が電圧 Vr'分下 降し、（Vs + Vil)に保持される。その後、時点 t7bから時点 t8にかけては、走査電極
SCiに印加される電圧が電圧 Vs分下降し、 Vilに保持される。
[0219] 次に、時点 t9から時点 tlOにかけて、走査電極 SCiに電圧 Vilから負の電圧 Vi4に かけて下降するランプ電圧が印加される。最後に、時点 10において、走査電極 SCi の電圧が Vi4からほぼ接地電位となるように立ち上げられ、保持される。この状態で、 初期化期間が終了する。
[0220] 上記のように、走査電極 SCiに印加する駆動波形を得るために、図 17の走査電極 馬区動回路 53には、以下のような制卸信号 S 1；!〜 S18, S21 , S22を印カロする。
[0221] 第 1SFの開台日寺点 t2において、制卸信号 S l l , S12, S13, S 15, S18, S19, S 21がそれぞれローレベルになっている。それにより、トランジスタ Ql l , Q12, Q13,
Q15, Q18, Q21はそれぞれオフしている。
[0222] また、制御信号 S 14, S16, S17, S22がそれぞれハイレベルとなっている。これに より、トランジスタ Q14, Q16, Q17, Q22がそれぞれオンしている。この場合、走査 電極 SCiは接地電位に保持される。
[0223] 時点 t3において、制御信号 S21がハイレベルになり、制御信号 S14, S22がローレ ベルになる。これにより、トランジスタ Q21がオンし、トランジスタ Q14, Q22がオフす る。それにより、走査電極 SCiの電圧が Vsまで上昇する。
[0224] 時点 t5において、制御信号 S15がハイレベルになり、制御信号 S16がローレベル り、走査電極 SCiの電圧が Vsから電圧 Vr'分緩やかに上昇し、時点 t6で (Vs + Vr' ) となる。また、時点 t6においては、制御信号 S 13がハイレベルになる。これにより、トラ ンジスタ Q 13がオンする。時点 t5から時点 t6にかけて、走査電極 SCiの電圧が（Vs + Vr' )に保持される。
[0225] 次に、時点 t7において、制御信号 S15がローレベルになり、制御信号 S 16がハイレ ベノレとなる。これにより、トランジスタ Q 15がオフし、トランジスタ Q 16がオンする。それ により、走査電極 SCiの電圧が Vr'分下降し、時点 t7aで (Vs + Vil)となる。時点 t7a 力、ら時点 17bにかけて、走査電極 SCiの電圧は (Vs + Vil)に保持される。
[0226] 時点 17bにおいては、制御信号 S21がローレベルになり、制御信号 S22がハイレべ 合、走査電極 SCiの電圧が Vs分下降し、時点 t8で Vilとなる。時点 t8から時点 t9に 力、けて、走査電極 SCiの電圧は Vilに保持される。
[0227] 時点 t9において、制御信号 S13, S17力 Sローレべノレになり、制御信号 S 18がハイレ ベノレとなる。これにより、トランジスタ Q13, Q17がオフし、トランジスタ Q18がオンする 。この場合、走査電極 SCiの電圧は緩やかに下降し、時点 tlOで電源端子 V13の電 圧 Vi4となる。
[0228] 時点 tlOにおいて、制御信号 S21がハイレベルとなり、トランジスタ Q21がオンする 。それにより、走査電極 SCiに電源端子 V14の電圧 Vsが印加されることにより、走査 電極 SCiの電圧はほぼ接地電位となる。
[0229] 上記構成においては、例えばコンデンサ C13の静電容量を調整することにより、曲 線状に変化するランプ波形（図示せず）を走査電極 SCiに与えてもよ!/、。
[0230] (10)効果
本実施の形態に係るプラズマディスプレイ装置にお!/、ては、全セル初期化動作が 行われる初期化期間において、走査電極 SCiが正の電圧 Vilへ立ち上がる時点 t3 ( 図 5、図 6、図 8)の前にデータ電極 Djに正の電圧 Vdが印加される。これにより、維持 電極 SUiとデータ電極 Djとの間で強放電が発生する。
[0231] そのため、全セル初期化前の微弱な消去放電により維持電極 SUiに負の壁電荷が 多く残っている場合でも、走査電極 SCiへのランプ電圧の印加時に走査電極 SCiと 維持電極 SUiとの間で強放電が発生することが防止される。
[0232] それにより、走査電極 SCiに適量の壁電荷が残存するので、ランプ電圧の上昇とと もに走査電極 SCiと維持電極 SUiとの間の電圧が確実に放電開始電圧を超える。そ の結果、初期化期間にお!、て走査電極 SCiと維持電極 SUiとの間で微弱な初期化 放電が発生し、各電極 SCi, SUi上の壁電荷が確実に所望量に調整される。
[0233] また、ランプ電圧が緩やかに上昇する間、データ電極 Djは電圧 Vdに保持されてい るので、走査電極 SCiとデータ電極 Djとの間で強放電が発生することも防止される。
[0234] さらに、初期化期間の開始前に、走査電極 SCiと維持電極 SUiとの間で微弱な消 去放電により走査電極 SCi上の壁電荷および維持電極 SUi上の壁電荷が低減され る。それにより、走査電極 SCiに正の壁電荷を多く残し、維持電極 SUiに負の壁電荷 を多く残すこと力できる。したがって、初期化期間後の書込み期間において、走査電 極 SCiとデータ電極 Diとの間および維持電極 SUiと走査電極 SCiとの間の書込み放 電が弱められる。その結果、隣接する放電セル DC間の距離力 S小さい場合でも、隣接 する放電セル DC間でクロストークが発生することが防止される。
[0235] (11)その他
(11 a)
例えば図 5に示すように、このプラズマディスプレイ装置においては、初期化期間の 開始時点 t2でデータ電極 Djにパルス状の正の電圧 Vdが印加される。これは、時点 3で走査電極 SCiへ Vilから Vi2に上昇するランプ電圧を印加する際に、データ電極 Djを接地電位に保持するためである。これにより、ランプ電圧の立ち上がり時にリップ ルの発生が防止される。それにより、プラズマディスプレイ装置に耐圧が低い IC (集 積回路）を用いることができる。
[0236] したがって、プラズマディスプレイ装置を構成する IC (集積回路）の耐圧が高!/、場合 には、データ電極 Djに印加する正の電圧 Vdをパルス状にしなくてもよい。すなわち、 走査電極 SCiへランプ電圧を印加する間（例えば、時点 t2から時点 t9の間）、データ 電極 Djに継続して正の電圧 Vdを印加してもよ!/、。
[0237] (11 -b)
上記実施の形態では、データ電極駆動回路 52、走査電極駆動回路 53および維持 電極駆動回路 54において、スイッチング素子として nチャネル FETおよび pチャネル FETが用いられて!/、る力 スイッチング素子はこれらに限られな!/、。
[0238] 例えば、上記各回路において、 nチャネル FETに代えて pチャネル FETまたは IGB T (絶縁ゲート型バイポーラトランジスタ）等を用いてもよいし、 pチャネル FETに代え て、 nチャネル FETまたは IGBT (絶縁ゲート型バイポーラトランジスタ）等を用いても よい。
[0239] (12)請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明す るが、本発明は下記の例に限定されない。
[0240] 上記実施の形態では、電圧 Vilおよび図 18の電圧 Vsが第 1の電位の例であり、電 圧 Vi2および図 18の電圧（Vs + Vr' )が第 2の電位の例であり、電圧 Velが第 3の電 位の例であり、接地電位が第 4の電位の例であり、接地電位が第 5の電位の例であり 、電圧 Vdが第 6の電位の例であり、電圧 Vsが第 7の電位の例であり、図 5、図 6およ び図 8の時点 t3が走査電極の第 1の電位への変化開始時点の例である。
産業上の利用可能性
[0241] 本発明は、種々の画像を表示する表示装置に利用することができる。

Claims

請求の範囲
[1] 走査電極および維持電極と複数のデータ電極との交差部に複数の放電セルを有す るプラズマディスプレイパネルを、 1フィールド期間が複数のサブフィールドを含むサ ブフィールド法で駆動するプラズマディスプレイ装置であって、
前記走査電極を駆動する走査電極駆動回路と、
前記維持電極を駆動する維持電極駆動回路と、
前記データ電極を駆動するデータ電極駆動回路とを備え、
前記複数のサブフィールドのうち少なくとも 1つのサブフィールドは、前記複数の放 電セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、 前記走査電極駆動回路は、前記初期化期間において初期化放電のために第 1の 電位から第 2の電位に変化するランプ電圧を前記走査電極に印加し、
前記維持電極駆動回路は、前記走査電極の前記第 1の電位への変化開始時点よ りも前に前記走査電極と前記維持電極との間の電位差が大きくなるように第 3の電位 から第 4の電位に変化する電圧を前記維持電極に印加し、
前記データ電極駆動回路は、前記走査電極の前記第 1の電位への変化開始時点 よりも前に前記維持電極の電圧の変化に同期して前記走査電極と各データ電極との 間の電位差が小さくなるように第 5の電位から第 6の電位に変化する電圧を各データ 電極に印加する、プラズマディスプレイ装置。
[2] 前記データ電極駆動回路は、前記走査電極の前記第 1の電位への変化開始時点よ りも前に各データ電極の電圧を前記第 6の電位から前記第 5の電位に変化させた後 、前記走査電極の前記第 1の電位への変化開始時点よりも後に、再度各データ電極 の電圧を前記第 6の電位に戻す、請求項 1記載のプラズマディスプレイ装置。
[3] 前記データ電極駆動回路は、前記ランプ電圧の印加中に各データ電極の電圧を前 記第 6の電位に維持する、請求項 1記載のプラズマディスプレイ装置。
[4] 前記第 2の電位は、前記第 1の電位よりも高い正の電位であり、
前記第 3の電位は、前記第 4の電位よりも高い正の電位であり、
前記第 6の電位は、前記第 5の電位よりも高い正の電位である、請求項 1記載のプ ラズマディスプレイ装置。
[5] 前記第 4の電位および前記第 6の電位は、前記維持電極と各データ電極との間で第 1の放電が発生するように設定され、
前記ランプ電圧は、前記第 1の放電後で前記第 1の電位から前記第 2の電位への 変化中に前記走査電極と前記維持電極との間で第 2の放電が発生するように設定さ れ、
前記第 2の放電時の放電電流は前記第 1の放電時の放電電流よりも小さい、請求 項 1記載のプラズマディスプレイ装置。
[6] 前記走査電極駆動回路は、前記初期化期間に先行する前の維持期間の最後にお いて第 7の電位を有するノ ルス電圧を前記走査電極に印加し、
前記維持電極駆動回路は、維持放電を行った放電セルの壁電荷を低減するため に、前記パルス電圧の期間中に前記第 4の電位から前記第 3の電位に変化する電圧 を前記維持電極に印加する、請求項 1記載のプラズマディスプレイ装置。
[7] 前記走査電極駆動回路は、前記初期化期間に先行する前の維持期間の最後にお いて、維持放電を行った放電セルの壁電荷を低減するために、第 7の電位を有する ランプパルス電圧を前記走査電極に印加し、
前記ランプパルス電圧の前縁は後縁よりも緩やかに変化し、
前記維持電極駆動回路は、前記ランプパルス電圧の期間中に前記維持電極を前 記第 3の電位に保持する、請求項 1記載のプラズマディスプレイ装置。
[8] 走査電極および維持電極と複数のデータ電極との交差部に複数の放電セルを有す るプラズマディスプレイパネルを、 1フィールド期間が複数のサブフィールドを含むサ ブフィールド法で駆動するプラズマディスプレイ装置の駆動方法であって、
前記走査電極を駆動するステップと、
前記維持電極を駆動するステップと、
前記データ電極を駆動するステップとを備え、
前記複数のサブフィールドのうち少なくとも 1つのサブフィールドは、前記複数の放 電セルの壁電荷を書込み放電が可能な状態に調整する初期化期間を含み、 前記走査電極を駆動するステップは、前記初期化期間において初期化放電のため に第 1の電位から第 2の電位に変化するランプ電圧を前記走査電極に印加するステ ップを含み、
前記維持電極を駆動するステップは、前記走査電極の前記第 1の電位への変化開 始時点よりも前に前記走査電極と前記維持電極との間の電位差が大きくなるように第
3の電位から第 4の電位に変化する電圧を前記維持電極に印加するステップを含み 前記データ電極を駆動するステップは、前記走査電極の前記第 1の電位への変化 開始時点よりも前に前記維持電極の電圧の変化に同期して前記走査電極と各デー タ電極との間の電位差が小さくなるように第 5の電位から第 6の電位に変化する電圧 を各データ電極に印加するステップを含む、プラズマディスプレイ装置の駆動方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009013862A1 (ja) * 2007-07-25 2009-01-29 Panasonic Corporation プラズマディスプレイ装置およびその駆動方法
WO2009034681A1 (ja) * 2007-09-11 2009-03-19 Panasonic Corporation 駆動装置、駆動方法およびプラズマディスプレイ装置
WO2010029666A1 (ja) * 2008-09-11 2010-03-18 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5275244B2 (ja) 2007-09-26 2013-08-28 パナソニック株式会社 駆動装置、駆動方法およびプラズマディスプレイ装置
US20100188386A1 (en) * 2007-11-19 2010-07-29 Panasonic Corporation Plasma display device and plasma display panel drive method
WO2009081511A1 (ja) * 2007-12-26 2009-07-02 Panasonic Corporation プラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置
JPWO2009107341A1 (ja) * 2008-02-27 2011-06-30 パナソニック株式会社 プラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置
JPWO2010029665A1 (ja) * 2008-09-11 2012-02-02 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
CN103903555A (zh) * 2014-03-31 2014-07-02 四川虹欧显示器件有限公司 等离子体显示器复位期的斜坡上升波形驱动方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000148083A (ja) * 1998-01-22 2000-05-26 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
JP2002351383A (ja) * 2001-05-28 2002-12-06 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
WO2002099778A1 (en) * 2001-05-30 2002-12-12 Matsushita Electric Industrial Co., Ltd. Plasma display panel display device and its driving method
JP2003015599A (ja) 1998-01-22 2003-01-17 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
JP2003248455A (ja) * 2002-02-26 2003-09-05 Fujitsu Ltd プラズマディスプレイパネルの駆動方法
JP2003255887A (ja) * 2002-03-07 2003-09-10 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置
JP2005338784A (ja) * 2004-05-28 2005-12-08 Samsung Sdi Co Ltd プラズマ表示装置とプラズマパネルの駆動方法
JP2006018298A (ja) 2004-06-30 2006-01-19 Samsung Sdi Co Ltd プラズマ表示パネルの駆動方法
JP2006317811A (ja) * 2005-05-13 2006-11-24 Pioneer Electronic Corp プラズマ表示装置及び該プラズマ表示装置に用いられる駆動方法
WO2007069598A1 (ja) * 2005-12-13 2007-06-21 Matsushita Electric Industrial Co., Ltd. プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
WO2007129641A1 (ja) * 2006-05-01 2007-11-15 Panasonic Corporation プラズマディスプレイパネルの駆動方法および画像表示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101819747A (zh) * 1998-09-04 2010-09-01 松下电器产业株式会社 等离子体显示板驱动方法及离子体显示板装置
JP2994632B1 (ja) * 1998-09-25 1999-12-27 松下電器産業株式会社 発光中心変動防止のためのｐｄｐ表示の駆動パルス制御装置
US6900781B1 (en) * 1999-11-12 2005-05-31 Matsushita Electric Industrial Co., Ltd. Display and method for driving the same
JP2002351387A (ja) * 2001-05-22 2002-12-06 Pioneer Electronic Corp プラズマディスプレイパネルの駆動方法
JP3640622B2 (ja) * 2001-06-19 2005-04-20 富士通日立プラズマディスプレイ株式会社 プラズマディスプレイパネルの駆動方法
US7450274B2 (en) * 2003-05-07 2008-11-11 Ricoh Company, Ltd. Optical scanning apparatus, image forming apparatus, and beam positioning method
CN1898717A (zh) * 2004-06-02 2007-01-17 松下电器产业株式会社 等离子体显示屏驱动装置及等离子体显示器
US20060244685A1 (en) * 2005-04-27 2006-11-02 Lg Electronics Inc. Plasma display apparatus and image processing method thereof
US20070115219A1 (en) * 2005-11-22 2007-05-24 Matsushita Electric Industrial Co., Ltd. Apparatus for driving plasma display panel and plasma display
US20070188416A1 (en) * 2006-02-16 2007-08-16 Matsushita Electric Industrial Co., Ltd. Apparatus for driving plasma display panel and plasma display

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000148083A (ja) * 1998-01-22 2000-05-26 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
JP2003015599A (ja) 1998-01-22 2003-01-17 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
JP2002351383A (ja) * 2001-05-28 2002-12-06 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
WO2002099778A1 (en) * 2001-05-30 2002-12-12 Matsushita Electric Industrial Co., Ltd. Plasma display panel display device and its driving method
JP2003248455A (ja) * 2002-02-26 2003-09-05 Fujitsu Ltd プラズマディスプレイパネルの駆動方法
JP2003255887A (ja) * 2002-03-07 2003-09-10 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置
JP2005338784A (ja) * 2004-05-28 2005-12-08 Samsung Sdi Co Ltd プラズマ表示装置とプラズマパネルの駆動方法
JP2006018298A (ja) 2004-06-30 2006-01-19 Samsung Sdi Co Ltd プラズマ表示パネルの駆動方法
JP2006317811A (ja) * 2005-05-13 2006-11-24 Pioneer Electronic Corp プラズマ表示装置及び該プラズマ表示装置に用いられる駆動方法
WO2007069598A1 (ja) * 2005-12-13 2007-06-21 Matsushita Electric Industrial Co., Ltd. プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
WO2007129641A1 (ja) * 2006-05-01 2007-11-15 Panasonic Corporation プラズマディスプレイパネルの駆動方法および画像表示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009013862A1 (ja) * 2007-07-25 2009-01-29 Panasonic Corporation プラズマディスプレイ装置およびその駆動方法
US8570248B2 (en) 2007-07-25 2013-10-29 Panasonic Corporation Plasma display device and method of driving the same
WO2009034681A1 (ja) * 2007-09-11 2009-03-19 Panasonic Corporation 駆動装置、駆動方法およびプラズマディスプレイ装置
US8471785B2 (en) 2007-09-11 2013-06-25 Panasonic Corporation Driving device, driving method and plasma display apparatus
WO2010029666A1 (ja) * 2008-09-11 2010-03-18 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JPWO2010029666A1 (ja) * 2008-09-11 2012-02-02 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法

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