[go: up one dir, main page]

WO2008056435A1 - Piezoelectric transformer drive circuit - Google Patents

Piezoelectric transformer drive circuit Download PDF

Info

Publication number
WO2008056435A1
WO2008056435A1 PCT/JP2007/001157 JP2007001157W WO2008056435A1 WO 2008056435 A1 WO2008056435 A1 WO 2008056435A1 JP 2007001157 W JP2007001157 W JP 2007001157W WO 2008056435 A1 WO2008056435 A1 WO 2008056435A1
Authority
WO
WIPO (PCT)
Prior art keywords
piezoelectric transformer
circuit
current
full
dead time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2007/001157
Other languages
English (en)
French (fr)
Inventor
Yuji Hayashi
Akira Mizutani
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tamura Corp
Original Assignee
Tamura Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tamura Corp filed Critical Tamura Corp
Priority to JP2008542986A priority Critical patent/JPWO2008056435A1/ja
Priority to US12/513,162 priority patent/US20100066204A1/en
Priority to DE112007002621T priority patent/DE112007002621T5/de
Publication of WO2008056435A1 publication Critical patent/WO2008056435A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B41/00—Circuit arrangements or apparatus for igniting or operating discharge lamps
    • H05B41/14—Circuit arrangements
    • H05B41/26—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC
    • H05B41/28—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters
    • H05B41/282—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices
    • H05B41/2825—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices by means of a bridge converter in the final stage
    • H05B41/2827—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices by means of a bridge converter in the final stage using specially adapted components in the load circuit, e.g. feed-back transformers, piezoelectric transformers; using specially adapted load circuit configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/802—Circuitry or processes for operating piezoelectric or electrostrictive devices not otherwise provided for, e.g. drive circuits
    • H10N30/804—Circuitry or processes for operating piezoelectric or electrostrictive devices not otherwise provided for, e.g. drive circuits for piezoelectric transformers
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/4815—Resonant converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a drive circuit for a piezoelectric transformer used as a backlight inverter for a personal computer display or a liquid crystal television, and more particularly, a pressure that reduces switching loss of a full bridge circuit that drives the piezoelectric transformer.
  • the present invention relates to an electric transformer drive circuit.
  • Piezoelectric inverters used as backlight inverters for notebook PCs, etc. use the frequency characteristics (resonance characteristics) of piezoelectric transformers to make the output frequency variable by making the drive frequency variable. Can be controlled. Therefore, even when the input voltage changes, by making the drive frequency variable, it is possible to absorb input fluctuations and keep the output current constant.
  • the conversion efficiency of a piezoelectric transformer is maximized in a specific region near the resonance point, and the conversion efficiency gradually decreases when it is outside this region. Therefore, when the input voltage changes, the frequency changes accordingly. As a result, the frequency range where the maximum efficiency of the piezoelectric transformer is obtained is deviated, and the efficiency of the inverter is lowered. Therefore, in a backlight inverter using a piezoelectric transformer, it is necessary to control the change of the input voltage at the previous stage of the piezoelectric transformer and to input a constant voltage to the piezoelectric transformer.
  • inverter circuits as shown in Patent Document 1 and Patent Document 2 have been proposed.
  • This prior art makes the output voltage variable by controlling the duty of a full-bridge circuit (full-wave bridge circuit) having a pair of switches, and the voltage applied to the piezoelectric transformer even when the input voltage changes. It keeps constant.
  • a piezoelectric transformer drive circuit using such a full bridge circuit has four FETs (Field Effect Transistors) Q1 to Q4 (hereinafter referred to as Connected to the filter circuit 3 and the filter circuit 3 for converting the rectangular wave output from the full bridge circuit 1 to the sine wave.
  • FETs Field Effect Transistors
  • One or a plurality of piezoelectric transformers 4 are formed, and a cold cathode tube 5 serving as a backlight is connected to a secondary terminal of each piezoelectric transformer 4.
  • the full bridge circuit 1 is connected to an input voltage source (not shown).
  • FIG. 5 is a diagram showing the relationship between the ON / OFF state of each of Q 1 to Q 4 driven by the drive circuit 2 and the output voltage waveform when the output voltage is + _400 V as an example.
  • FIG. 5 shows the relationship between the ON / OFF state of each of Q 1 to Q 4 driven by the drive circuit 2 and the output voltage waveform when the output voltage is + _400 V as an example.
  • Q 1 and Q 4 are ON, + 400V, Q 3, (0 when 34 is 01 ⁇ 1, and ⁇ 400 V when Q 2 and Q 3 are ON. Is output.
  • both FETs are turned on for a moment at the timing when each FET is turned on / off (Q 1 and Q 3 are simultaneously turned on or Q 2 and In order to prevent Q4 from being turned on at the same time, a dead time is provided, and all the FETs except for the FET that is turned on before and after switching are all turned off.
  • Patent Document 2 the same function as the dead time is provided by providing a simultaneous ON blocking means including a first resistor and a second resistor at the gate of each FET. It has also been proposed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-233158
  • Patent Document 2 Japanese Patent Laid-Open No. 2003 -1 641 63
  • FIG. 6 shows the conduction state of Q1 to Q4 in the case where the output voltage changes from the state 3 of OV to the state 5 of 40 OV through the dead time state 4 in FIG. In this case, it is assumed that load 6 of the full bridge is capacitive.
  • the condition for generating a through current at the time of transition from OF F to ON is that a current flows in the forward direction through the diode of F E T that may pass through.
  • the current that flows through the load immediately before turning on is the forward current for the FET (the positive direction in which the applied voltage to the load and the direction of the flowing current are the same), that is, the load from the output voltage of the full bridge.
  • a through current is generated when the current flowing through is in the advance phase. The same can be said for Q3 and Q4.
  • FIG. 9 is a graph showing the relationship between the duty 1D and the load impedance 0, and no through current flows in the region indicated as OK in the figure. As can be seen from Fig. 9, when the load impedance angle 0 ⁇ 0, There is a possibility that a through current always flows.
  • FIG. 10 is a graph showing the relationship between the duty 1D and the load impedance 0, and no through current flows in the region indicated as OK in the figure.
  • the load impedance is inductive ( ⁇ 0)
  • no through-current flows at any value of the duty, but when the load impedance is capacitive (0 ⁇ 0), The duty is limited.
  • FIG. 11 shows changes in the output current of the full bridge circuit 1 depending on the presence or absence of this through current.
  • current flows in the opposite polarity to the voltage as shown in FIG.
  • Fig. 11 (b) which is the limit condition of Fig. 11
  • the current flows in the same polarity as the voltage as shown in Fig. 11 (c). This means that because the current is in leading phase and the load is capacitive, a forward current flows through the body diode and, as a result, a through current flows.
  • the present invention has been proposed in order to solve the above-described problems of the prior art, and its purpose is "0! ⁇ 1/0"" Podida
  • the present invention provides a drive circuit for a piezoelectric transformer that prevents a reverse bias current from flowing in a diode and reduces a switching loss caused by a through current.
  • the present invention provides a plurality of devices connected to an input voltage source.
  • an inductance is inserted in parallel with the switching circuit or the piezoelectric transformer.
  • the switch impedance of the switching circuit is made inductive. In this case, a full bridge circuit can be used as the switching circuit.
  • a filter circuit is provided between the switching circuit and the piezoelectric transformer to shape a harmonic component of the rectangular wave output from the switching circuit into a substantially sine wave, and the filter An inductance is inserted in the circuit portion in parallel with the switching circuit or the piezoelectric transformer.
  • the inductance is inserted such that the angle of the input impedance is 0> 0. It is desirable that
  • the load impedance of the full bridge circuit is made inductive,
  • the current phase can be the “late phase”. As a result, it is possible to prevent the generation of a through current that occurs during the lead phase.
  • FIG. 1 is a block diagram showing a configuration of a first embodiment of the present invention.
  • FIG. 2 is a graph showing the characteristics of the low-pass filter according to the first embodiment and the prior art.
  • FIG. 3 In the first embodiment, a circuit showing the conduction state of Q 1 to Q 4 when the output voltage changes from OV state 3 to dead time state 4 to 4 0 OV state 5 Figure.
  • FIG. 4 is a block diagram showing an example of a drive circuit for a conventional format ⁇ .
  • FIG. 5 is a graph showing the relationship between the ON / OFF state of each FET and the output voltage of the full bridge circuit in the prior art.
  • FIG. 6 is a circuit diagram showing the conduction state of Q 1 to Q 4 when the output voltage changes from the state 3 of OV to the state 5 of 40 OV through the dead time state 4 in the prior art.
  • FIG. 7 is a graph showing the voltage and load impedance angle, which explains the condition that no through current flows through Q 1 and Q 2.
  • FIG. 8 A graph showing the voltage and load inductance angle, which explains the conditions under which no through current flows through Q 3 and Q 4.
  • FIG. 9 A graph showing the relationship between the duty and the load impedance angle at which no through current flows through Q 1 and Q 2.
  • FIG. 10 A graph showing the relationship between the duty impedance at which no through current flows through Q 3 and Q 4 and the angle of load impedance.
  • FIG. 1 1 Graph showing change in output current of full bridge circuit with and without through current.
  • the filter circuit 3 connected to the output side of the full-bridge circuit 1 in FIG. 1 is a single-pass filter having a resonance circuit composed of a capacitor C, an inductance L, and a load R, as shown in an equivalent circuit thereof. It is configured.
  • the capacitor C is constituted by the primary side capacitance of the piezoelectric transformer 4 and the inductance L is externally attached.
  • the inductance L 1 force for adjusting the current phase of the full bridge load L 1 force The output of the full bridge circuit 1 or the piezoelectric circuit Connected in parallel with transformer 4.
  • the operation of the filter circuit 3 having such a configuration is as follows. First, the equivalent circuit of a conventional low-pass filter that does not have the current phase adjustment inductance L 1 is as shown in (c). The transmission characteristics and frequency characteristics are as shown in (a) of Fig. 2.
  • the angle of the input impedance is close to + 90 °
  • the load impedance of the full bridge circuit 1 becomes inductive
  • the output current phase of the full bridge circuit 1 becomes the “lag phase” .
  • FIG. 3 corresponds to states 4 and 5 in which the through current flows in FIG.
  • Q 4 is the effect of the output current resulting from the lagging phase when the state 4 shifts from the OV state 3 to the dead time state 4, and the body diode D 4 There is no conduction in the direction. Therefore, the current flows in the order of Q 3 ⁇ full bridge load 6 ⁇ podoid diode D 2 (forward current) of Q 2 in the 0 FF state.
  • the present invention is not limited to the configuration of the first embodiment, and can restrict the flow of current during the dead time with respect to the FET body diode shifted from ON to OFF. If so, other configurations can be employed.
  • the load is made inductive by inserting the inductance L 1 into the filter circuit 3 provided in the subsequent stage of the full bridge circuit 1, but the inductance is completely separate from the filter circuit 3. May be provided on the output side of the full bridge circuit.
  • the present invention is based on the FET diode in a piezoelectric inverter drive circuit using a herb bridge circuit or other switching circuit. Therefore, it can also be applied when a through current is generated.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)
  • Circuit Arrangements For Discharge Lamps (AREA)
  • Dc-Dc Converters (AREA)

Description

明 細 書
圧電トランスの駆動回路
技術分野
[0001 ] 本発明は、 パソコンのディスプレイや液晶テレビのバックライ トインバ一 タとして使用される圧電トランスの駆動回路に関するものであって、 特に、 圧電トランスを駆動するフルブリッジ回路のスィッチング損失を低減した圧 電トランスの駆動回路に係る。
背景技術
[0002] ノートパソコン用などのバックライ トインバ一タとして使用されている圧 電インバータは、 圧電トランスの周波数特性 (共振特性）を利用して、 駆動周 波数を可変とすることにより、 その出力電流を制御することができる。 従つ て、 入力電圧が変化した場合も、 駆動周波数を可変とすることにより、 入力 変動を吸収して、 出力電流を一定に保つことが可能である。
[0003] しかしながら、 圧電トランスの変換効率は、 共振点近傍の特定の領域で効 率最大となり、 その領域から外れると徐々に変換効率が低下するため、 入力 電圧が変化すると、 それに伴い周波数も変化し、 圧電トランスの最高効率を 得る周波数範囲から外れてしまい、 ひいてはインバータの効率が低下する。 従って、 圧電トランスを使用したバックライ トインバ一タにおいては、 入力 電圧の変化を圧電トランスの前段で制御し、 一定の電圧を圧電トランスに入 力することが必要となる。
[0004] このような要請に伴い、 特許文献 1や特許文献 2に示すようなインバータ 回路が提案されている。 この従来技術は、 一対のスィッチを有するフルブリ ッジ回路 (全波ブリッジ回路）のデューティ一を制御することでその出力電圧 を可変とし、 入力電圧が変化しても圧電トランスに印加される電圧を一定に 保つものである。
[0005] このようなフルブリッジ回路を使用した圧電トランスの駆動回路は、 図 4 に示すように、 4個の F E T (電界効果トランジスタ） Q 1〜Q 4 (以下、 Q 1〜Q4と略す） によって構成されたフルブリッジ回路 1 と、 そのドライ ブ回路 2、 フルブリッジ回路 1から出力された矩形波を正弦波に変換するフ ィルタ回路 3及びこのフィルタ回路 3に接続された 1個あるいは複数個の圧 電トランス 4によって構成され、 各圧電トランス 4の 2次端子にバックライ トとなる冷陰極管 5が接続されている。 なお、 フルブリッジ回路 1は、 図示 しない入力電圧源に接続されている。
[0006] 図 5は、 一例として出力電圧を + _400 Vとした場合に、 前記ドライブ 回路 2が駆動する各 Q 1〜Q4の ON/O F F状態と出力電圧波形との関係 を示す図である。 この図 5から明らかなように、 Q 1 , Q 4が ONの場合に + 400V、 Q 3, (34が01\1の場合に0 、 Q 2, Q 3が ONの場合に— 400 Vが出力される。
[0007] また、 このフルブリッジ回路 1には、 前記各 FETの ON/O F Fが切り 替わるタイミングで、 一瞬だけ両方の FETが ONになってしまう （Q 1 と Q 3の同時 ONまたは Q 2と Q 4の同時 ON) のを防止するためにデットタ ィムを持たせてあり、 切替の前後が共に O Nとなる F E T以外は全て O F F となるように制御している。
[0008] また、 特許文献 2においては、 各 FETのゲートに、 第 1及び第 2の抵抗 とダイォ一ドとから成る同時オン阻止手段を設けることで、 前記デットタイ ムと同様な機能を持たせることも提案されている。
[0009] 特許文献 1 ：特開 2002 _ 2331 58号公報
特許文献 2：特開 2003 _ 1 641 63号公報
発明の開示
発明が解決しょうとする課題
[0010] しかし、 前記のようなデットタイムを設けた従来技術や、 特許文献 2のよ うに同時オン阻止手段を設けた従来技術では、 各 F E Tに寄生するボディダ ィォ一ドによって生ずる貫通電流を阻止することはできず、 これによるスィ ツチング損失が生ずることは避けられなかった。 以下、 このボディダイォ一 ドに起因する貫通電流の問題について、 詳述する。 [0011] 一般に、 FETには、 その構造上ソースからドレインに流れる方向、 つま りソースとアノード、 ドレインと力ソ一ドを接続した形で、 ダイォ一ドが並 列に接続されている。 このダイオードは、 寄生ダイオードとかボディダイォ -ドと力、 P乎ばれ、 このダイォ一ドがあるため電流をドレインからソース方向 に流したり、 止めたりする形のスィッチング素子として F E Tは使用される
[0012] このボディダイオードには、 その特性上、 「£丁のゲ_ト電圧を0 とし て F E Tを O F Fとした場合に、 そのリカバリ一時間△ tの間、 逆バイアス 電流が流れる。 そのため、 フルブリッジ回路を構成する F E Tにおいて、 ス ィツチング動作の切替時に貫通電流が流れ、 スィツチング損失を増加させる 原因となる。
[0013] この点を図 6によって具体的に説明する。 この図 6は、 前記図 5において 、 出力電圧が OVの状態 3からデットタイムの状態 4を介して一 40 OVの 状態 5に変化する場合の Q 1〜Q4の導通状態を示す。 なお、 この場合、 フ ルブリッジの負荷 6は、 容量性であると仮定する。
[0014] 図 6の左側に示す状態 4において、 各 FETの状態 3からの変化は、 Q 1 は O F F→O F F、 Q2は O F F→O F F、 Q3は ON、 Q4は ON→O F Fであり、 Q 4のボディダイオード D 4が導通しているため、 ボディダイォ ード D 4→フルブリッジの負荷 6→Q 3の循環電流が流れる。
[0015] このデットタイムの状態 4から一 400 Vの状態 5に移行すると、 状態 5 で O Nとなるべき Q 2が O F F→0 Nに移行する直前 （状態 4) において、 Q 4のボディダイオード D 4が導通しているため、 そのリカバリー時間△ t の間、 ポディダイオード D 4は逆/くィァス電流による導通状態となる。
[0016] その結果、 Q 2が ONとなった状態 5の初期において、 図 6の右側の点線 に示すように、 Q 2→ポディダイオード D 4という貫通電流が流れ、 一方、 フルブリッジの負荷 6には、 Q 2→フルブリッジの負荷 6→Q 3のル一卜で — 400Vが印加される。 このとき、 負荷に流れる電流は、 負荷に印加され た電圧と同じ極性に流れる。 負荷ィンピーダンスが容量性のため電流が電圧 より進み位相となるためである。
[0017] この現象は、 ボディダイオード D 4のリカバリー時間の間継続することか ら、 その間スィッチの切替が行われないことになり、 スィッチ損失の原因と なる。 この現象は、 図 6の Q 4についてのみ発生するものではなく、 他の F E Tにおいても同様に発生する。
[0018] Q 1 , Q 2について、 その O F F→ONへの移行時に貫通電流の発生する 条件は、 貫通する可能性のある F E Tのダイォ一ドに順方向に電流の流れて いる場合である。 換言すれば、 ONする直前に負荷に流れる電流がその F E Tにとつての順電流 （負荷への印加電圧と流れる電流の向きが同じ正方向） であるとき、 すなわち、 フルブリッジの出力電圧より負荷に流れる電流が進 み位相のとき、 貫通電流が発生する。 また、 Q 3, Q 4についても、 同様の こと力《言える。
[0019] 更に、 この貫通電流の発生と、 電圧■電流の方向及びフルブリッジ回路の デューティ一との関係を、 Q 1 , Q 2の場合を示す図 7と、 Q 3, Q4を示 す図 8によって、 具体的に説明する。
[0020] すなわち、 図 7及び図 8は、 フルブリッジ回路 1のデューティ一 D= 1 _ 2 φΖπ、 フルブリッジ回路 1のインピーダンスの角度 = Θとした場合のフ ルブリッジ回路 1の出力電圧と負荷に流れる電流の基本波成分の関係を示す ものである。
[0021] Q 1 , Q 2の場合を示す図 7において、 電圧と電流の方向が（a) のときに 、 貫通電流が流れない条件は、
π 2 + φ≤π 2 + Θ…… （1 ) 式
であり、 また、 D= 1 _20/πであるから 0 = π ( 1 -D) /2、 これを ( 1 ) 式に代入してデューティ一 Dと 0の関係をみると次の通りである。 D≥- 2 Θ π+ 1
[0022] このデューティ一 Dと負荷インピーダンス 0の関係をグラフ化して示した ものが図 9であり、 図中 O Kと記載した領域については貫通電流が流れない 。 この図 9から判るように、 負荷インピーダンスの角度 0 <0の場合には、 常に貫通電流が流れる可能性がある。
[0023] —方、 Q3, Q 4の場合を示す図 8において、 電圧と電流の方向が（b) の ときに、 貫通電流が流れない条件は、
7Γ/2 -0≤π/2 + Θ…… (2) 式
であり、 また、 D= 1 _20/πであるから 0 = π ( 1 -D) /2、 これを (2) 式に代入してデューティ一 Dと 0の関係をみると次の通りである。 D≤- 2 Θ π + 1
[0024] このデューティ一 Dと負荷インピーダンス 0の関係をグラフ化して示した ものが図 1 0であり、 図中 O Kと記載した領域については貫通電流が流れな し、。 この図 1 0から判るように、 負荷インピーダンスが誘導性 ( θ≥ 0) の 場合は、 デューティーがどの値でも貫通電流は流れないが、 負荷インピーダ ンスが容量性 （0<0) のときは、 デューティ一に制約が生じる。
[0025] —例として、 最大デューティ一 D = 0. 8とすると、 負荷インピーダンス の角度 0は、 + 90 d e g≥ 0 >_ 20 d e g
であれば、 貫通電流が流れない。
[0026] 図 1 1に、 この貫通電流の有無によって、 フルブリッジ回路 1の出力電流 の変化を示す。 前記図 9及び図 1 0において OKと示した貫通電流のない領 域においては、 図 1 1の（a) に示すように、 電圧と逆極性に電流が流れてい るのに対して、 貫通電流の限界条件である図 1 1の（b) を越えて、 貫通電流 が生じた領域においては、 図 1 1の（c) のように電圧と同じ極性に電流が流 れることになる。 このことは、 電流が進み位相で、 負荷が容量性であるため 、 ボディーダイオードに順電流が流れ、 結果として、 貫通電流が流れること を意味する。
[0027] 以上述べたように、 負荷ィンピーダンスの角度 Θ≥ 0で負荷が誘導性の場 合には、 Q 1 , Q2及び Q3, Q4のいずれにおいても、 貫通電流が流れな いが、 負荷が容量性の場合には、 貫通電流の発生が避けられなかった。
[0028] 本発明は前記のような従来技術の問題点を解決するために提案されたもの であって、 その目的は、 「£丁の0!\1/0「「切替時にぉぃてそのポディダ ィォードに逆バイアス電流が流れないようにして、 貫通電流に起因するスィ ツチング損失の低減を可能とした圧電トランスの駆動回路を提供するもので 課題を解決するための手段
[0029] 前記の目的を達成するために、 本発明は、 入力電圧源に接続された複数の
F Ε Τから成るスィツチング回路の出力を圧電トランスに印加し、 この圧電 トランスの出力によって負荷を動作させる圧電トランスの駆動回路において 、 前記スイッチング回路または圧電トランスと並列にインダクタンスを揷入 し、 このインダクタンスによってスィッチング回路の負荷ィンピ一ダンスを 誘導性としたことを特徴とする。 この場合、 スイッチング回路としては、 フ ルブリッジ回路が使用できる。
[0030] また、 本発明の他の態様は、 前記スイッチング回路と圧電トランスとの間 に、 スィツチング回路から出力された矩形波の高調波成分を略正弦波に整形 するフィルタ回路を設け、 このフィルタ回路部分に、 前記スイッチング回路 または圧電トランスと並列にインダクタンスを揷入したことを特徴とする。
[0031 ] この場合、 前記フィルタ回路が、 少なくともスイッチング回路からの高調 波成分の出力波形の整形に使用する周波数帯域においては、 入力インピーダ ンスの角度 0 > 0となるような前記インダクタンスが揷入されていることが 望ましい。
[0032] 前記のような構成を有する本発明の圧電トランスの駆動回路では、 圧電ト ランスの入力側にィンダクタンスを挿入することにより、 フルブリッジ回路 の負荷インピーダンスを誘導性として、 フルブリッジ負荷の電流位相を 「遅 れ位相」 とすることができる。 その結果、 進み位相の際に生じる貫通電流の 発生を防止できる。
発明の効果
[0033] 本発明によれば、 圧電トランスの入力側にインダクタンスを揷入するとい う簡単な構成により、 F Ε Τのボディダイォ一ドに流れる逆バイアス電流に 起因する貫通電流の発生を防止して、 F Ε Τのスィツチング損失を低減する ことが可能になる。
図面の簡単な説明
[0034] [図 1 ]本発明の第 1実施形態の構成を示すブロック図。
[図 2]第 1実施形態と従来技術におけるローパスフィルタの特性を示すグラフ
[図 3]第 1実施形態において、 出力電圧が O Vの状態 3からデットタイムの状 態 4を介して— 4 0 O Vの状態 5に変化する場合の Q 1〜Q 4の導通状態を 示す回路図。
[図 4]従来技術のフォーマツ卜の駆動回路の一例を示すプロック図。
[図 5]従来技術における各 F E Tの O N / O F F状態とフルブリッジ回路の出 力電圧の関係を示すグラフ。
[図 6]従来技術において、 出力電圧が O Vの状態 3からデットタイムの状態 4 を介して一 4 0 O Vの状態 5に変化する場合の Q 1〜Q 4の導通状態を示す 回路図。
[図 7] Q 1 , Q 2に貫通電流が流れない条件を説明する電圧と負荷インピーダ ンスの角度を示すグラフ。
[図 8] Q 3 , Q 4に貫通電流が流れない条件を説明する電圧と負荷ィンビーダ ンスの角度を示すグラフ。
[図 9] Q 1 , Q 2に貫通電流が流れないデューティーと負荷インピーダンスの 角度の関係を示すグラフ。
[図 10] Q 3 , Q 4に貫通電流が流れないデューティーと負荷ィンピーダンス の角度の関係を示すグラフ。
[図 1 1 ]貫通電流の有無によるフルブリッジ回路の出力電流の変化を示すグラ フ。
符号の説明
[0035] 1…フルブリッジ回路
2 - -ドライブ回路
3…フィルタ回路 4…圧電トランス
5…冷陰極管
6…フルブリッジの負荷
L 1…インダクタンス
発明を実施するための最良の形態
[0036] ( 1 ) 第 1実施形態
以下、 本発明の第 1実施形態を図 1に従って具体的に説明する。 なお、 図
1において、 前記図 4に示した部分と同一の構成については、 同一の符号を 付し、 説明は省略する。
[0037] 図 1のフルブリッジ回路 1の出力側に接続されたフィルタ回路 3は、 その 等価回路に示すように、 コンデンサ C、 インダクタンス L及び負荷 Rからな る共振回路を有する口一パスフィルタによって構成されている。 この場合、 コンデンサ Cは圧電トランス 4の 1次側容量により、 インダクタンス Lは外 付けのものから成る。
[0038] 本実施形態において、 このフィルタ回路 3として、 等価回路の（a) または（ b) に示すように、 フルブリッジ負荷の電流位相調整用のインダクタンス L 1 力 フルブリッジ回路 1の出力または圧電トランス 4と並列に接続されてい る。
[0039] このような構成を有するフィルタ回路 3の作用は次の通りである。 まず、 電流位相調整用のインダクタンス L 1を持たない従来のローパスフィルタの 等価回路は、 （c) の通りであって、 この伝送特性と周波数特性は図 2の（a) に示すとおりである。
[0040] この従来の口一パスフィルタでは、 圧電トランス 4に印加する高調波成分 の減衰帯域として使用する周波数帯域では、 入力インピーダンスの角度は一 9 0 ° に近く、 フルブリッジ回路 1の負荷インピーダンスは容量性の負荷で あるといえる。 この従来技術のようにフルブリッジ回路 1の負荷インピーダ ンスが容量性の場合、 フルブリッジ回路 1の出力電流位相は 「進み位相」 と なる。 [0041 ] —方、 本実施形態のように、 フルブリッジ出力または圧電トランス 4にィ ンダクタンス L 1を並列に接続した口一パスフィルタの特性は、 図 2の（b) に示すように、 その使用する周波数帯域においては、 入力インピーダンスの 角度が + 9 0 ° に近くなり、 フルブリッジ回路 1の負荷インピーダンスは誘 導性となって、 フルブリッジ回路 1の出力電流位相は 「遅れ位相」 となる。
[0042] このようにして、 デットタイムの間、 O F Fとなった F E Tに電流が流れ ない状態における電流経路を図 3により説明する。 この図 3は、 前記図 6の 貫通電流が流れる状態 4及び 5に対応するものである。
[0043] この図 3において、 Q 4は、 O Vであった状態 3からデットタイムである 状態 4に移行した場合に、 起因する出力電流が遅れ位相となる影響で、 その ボディダイオード D 4は順方向に導通することがない。 そのため、 電流は、 Q 3→フルブリッジの負荷 6→0 F F状態にある Q 2のポディダイォ一ド D 2 (順方向電流） の順序で流れる。
[0044] デットタイムが過ぎ、 状態 5に移行すると、 もともと導通していたボディ ダイォ一ド D 2の端子間が Q 2により O Nになるので、 電流の経路は変化す ることなく、 Q 3→フルブリッジの負荷 6→0 N状態にある Q 2の順序で流 れ、 フルブリッジの負荷 6には電圧と逆極性に電流が流れる。 このように、 本実施形態によれば、 スイッチングが無理なく行われるので、 スイッチング 損失を低減できる。
[0045] ( 2 ) 他の実施形態
本発明は、 前記第 1実施形態の構成に限定されるものではなく、 O Nから O F Fに移行した F E Tのボディダイオードに対して、 デットタイムの間、 電流が流れることを制限することのできるものであれば、 他の構成を採用す ることが可能である。
[0046] すなわち、 第 1実施形態では、 フルブリッジ回路 1の後段に設けたフィル タ回路 3にインダクタンス L 1を挿入することで、 負荷を誘導性としたが、 フィルタ回路 3とは全く別にインダクタンスをフルブリッジ回路の出力側に 設けても良い。 また、 第 1実施形態はフルブリッジ回路を対象とするものであるが、 本発 明は、 ハーブプリッジ回路その他のスイッチング回路を使用した圧電インバ —タの駆動回路において、 F E Tのポディダイォ一ドに起因して貫通電流が 発生する場合にも適用可能である。

Claims

請求の範囲
[1 ] 入力電圧源に接続された複数の F E Tから成るスィツチング回路の出力を 圧電トランスに印加し、 この圧電トランスの出力によって負荷を動作させる 圧電トランスの駆動回路において、
前記スイッチング回路または圧電トランスと並列にインダクタンスを揷入 し、 このインダクタンスによってスィッチング回路の負荷ィンピ一ダンスを 誘導性としたことを特徴とする圧電トランスの駆動回路。
[2] 前記スイッチング回路が、 フルブリッジ回路である請求項 1に記載の圧電 トランスの駆動回路。
[3] 前記スイッチング回路と圧電トランスとの間に、 スイッチング回路から出 力された矩形波の高調波成分を略正弦波に整形するフィルタ回路を設け、 こ のフィルタ回路部分に、 前記スィッチング回路または圧電トランスと並列に ィンダクタンスを挿入したことを特徴とする請求項 1に記載の圧電トランス の駆動回路。
[4] 前記フィルタ回路が、 少なくともスイッチング回路からの高調波成分の出 力波形の整形に使用する周波数帯域においては、 入力インピーダンスの角度
0 > 0となるような前記ィンダクタンスが挿入されていることを特徴とする 請求項 3に記載の圧電トランスの駆動回路。
[5] 前記スイッチング回路が、 複数の F E Tの切替時にデットタイムを有し、 デットタイム以前に O N状態にある F E Tを、 デットタイムを挟んで O F F 状態に切り替えるものであって、
前記デットタイムの間、 O F F状態にある前記 F E Tのボディダイォ一ド に順方向電流を流さないことを特徴とする請求項 1に記載の圧電トランスの 駆動回路。
[6] 前記複数の F E Tのうち、 デットタイムにおいて O F Fとなっている他の
F E Tのボディダイォ一ドに電流を流すことにより、 デットタイム以前に O N状態にあり、 デットタイムを挟んで O F F状態となる前記 F E Tを回避し た経路で電流を流すことを特徴とする請求項 5に記載の圧電トランスの駆動
°剁回
ZV
.SllOO/.OOZdf/X3d
PCT/JP2007/001157 2006-11-07 2007-10-24 Piezoelectric transformer drive circuit Ceased WO2008056435A1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008542986A JPWO2008056435A1 (ja) 2006-11-07 2007-10-24 圧電トランスの駆動回路
US12/513,162 US20100066204A1 (en) 2006-11-07 2007-10-24 Piezoelectric transformer driving circuit
DE112007002621T DE112007002621T5 (de) 2006-11-07 2007-10-24 Treiberschaltung für einen piezoelektrischen Transformator

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006301635 2006-11-07
JP2006-301635 2006-11-07

Publications (1)

Publication Number Publication Date
WO2008056435A1 true WO2008056435A1 (en) 2008-05-15

Family

ID=39364264

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/001157 Ceased WO2008056435A1 (en) 2006-11-07 2007-10-24 Piezoelectric transformer drive circuit

Country Status (4)

Country Link
US (1) US20100066204A1 (ja)
JP (1) JPWO2008056435A1 (ja)
DE (1) DE112007002621T5 (ja)
WO (1) WO2008056435A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012505626A (ja) * 2008-10-08 2012-03-01 ホルディップ リミテッド 電源アダプタに関する改良
CN104640708A (zh) * 2012-05-15 2015-05-20 艾诺维亚股份有限公司 喷射器设备、方法、驱动器及用于其的电路
JP2016136172A (ja) * 2015-01-23 2016-07-28 株式会社沖データ ヒータ制御装置及び画像形成装置
JP2017522850A (ja) * 2014-07-16 2017-08-10 フェルメス マイクロディスペンシング ゲゼルシャフト ミット ベシュレンクテル ハフツンク 圧電アクチュエータの位相角制御
US9736894B2 (en) 2013-12-12 2017-08-15 Verdi Vision Limited Improvements relating to power adaptors
CN110401375A (zh) * 2019-07-29 2019-11-01 西南科技大学 一种高压压电陶瓷驱动电源及控制方法
US10790762B2 (en) 2013-05-23 2020-09-29 Adp Corporate Limited Relating to power adaptors
US12029682B2 (en) 2012-04-10 2024-07-09 Eyenovia, Inc. Spray ejector mechanisms and devices providing charge isolation and controllable droplet charge, and low dosage volume ophthalmic administration

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010015660B4 (de) * 2010-04-20 2023-02-09 Austriamicrosystems Ag Verfahren zum Schalten einer elektrischen Last in einem Brückenzweig einer Brückenschaltung und Brückenschaltung
EP2961056A4 (en) * 2013-02-22 2016-10-26 Fuji Machine Mfg AC POWER POWER SOURCE DEVICE
KR102283082B1 (ko) * 2015-11-09 2021-07-30 삼성전기주식회사 전원 공급 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000312474A (ja) * 1999-04-23 2000-11-07 Matsushita Electric Ind Co Ltd 電源装置
JP2002165444A (ja) * 2000-11-21 2002-06-07 Densei Lambda Kk 共振型スイッチング電源装置
JP2006280120A (ja) * 2005-03-30 2006-10-12 Daihen Corp インバータ電源装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0758159B1 (en) * 1995-08-07 2002-04-10 Nec Corporation Converter wherein a piezoelectric transformer input signal is frequency modulated by a pulse width modulated signal
JP2002233158A (ja) 1999-11-09 2002-08-16 O2 Micro Internatl Ltd 高効率適応型ｄｃ／ａｃコンバータ
JP2003164163A (ja) 2001-11-20 2003-06-06 Hitachi Metals Ltd 圧電トランス駆動回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000312474A (ja) * 1999-04-23 2000-11-07 Matsushita Electric Ind Co Ltd 電源装置
JP2002165444A (ja) * 2000-11-21 2002-06-07 Densei Lambda Kk 共振型スイッチング電源装置
JP2006280120A (ja) * 2005-03-30 2006-10-12 Daihen Corp インバータ電源装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9888533B2 (en) 2008-10-08 2018-02-06 Holdip Limited Power adaptors
US9124193B2 (en) 2008-10-08 2015-09-01 Holdip Limited Power adaptors
CN105591560A (zh) * 2008-10-08 2016-05-18 霍尔迪普有限公司 与功率适配器有关的改进
CN105591560B (zh) * 2008-10-08 2020-01-10 霍尔迪普有限公司 用于一个或更多个固态光源的功率适配器
KR101835847B1 (ko) * 2008-10-08 2018-04-19 홀딥 리미티드 파워 어댑터의 향상된 구조
JP2012505626A (ja) * 2008-10-08 2012-03-01 ホルディップ リミテッド 電源アダプタに関する改良
US12029682B2 (en) 2012-04-10 2024-07-09 Eyenovia, Inc. Spray ejector mechanisms and devices providing charge isolation and controllable droplet charge, and low dosage volume ophthalmic administration
CN104640708A (zh) * 2012-05-15 2015-05-20 艾诺维亚股份有限公司 喷射器设备、方法、驱动器及用于其的电路
US9539604B2 (en) 2012-05-15 2017-01-10 Eyenovia, Inc. Ejector devices, methods, drivers, and circuits therefor
US11260416B2 (en) 2012-05-15 2022-03-01 Eyenovia, Inc. Ejector devices, methods, drivers, and circuits therefor
CN104640708B (zh) * 2012-05-15 2017-11-07 艾诺维亚股份有限公司 喷射器设备、方法、驱动器及用于其的电路
US10790762B2 (en) 2013-05-23 2020-09-29 Adp Corporate Limited Relating to power adaptors
US9736894B2 (en) 2013-12-12 2017-08-15 Verdi Vision Limited Improvements relating to power adaptors
US10491141B2 (en) 2014-07-16 2019-11-26 Vermes Microdispensing GmbH Phase-chopping control of piezoelectric actuators
JP2017522850A (ja) * 2014-07-16 2017-08-10 フェルメス マイクロディスペンシング ゲゼルシャフト ミット ベシュレンクテル ハフツンク 圧電アクチュエータの位相角制御
JP2016136172A (ja) * 2015-01-23 2016-07-28 株式会社沖データ ヒータ制御装置及び画像形成装置
CN110401375A (zh) * 2019-07-29 2019-11-01 西南科技大学 一种高压压电陶瓷驱动电源及控制方法

Also Published As

Publication number Publication date
DE112007002621T5 (de) 2009-09-17
JPWO2008056435A1 (ja) 2010-02-25
US20100066204A1 (en) 2010-03-18

Similar Documents

Publication Publication Date Title
WO2008056435A1 (en) Piezoelectric transformer drive circuit
JP6477220B2 (ja) 共振コンバータおよびスイッチング電源装置
US7112929B2 (en) Full-bridge and half-bridge compatible driver timing schedule for direct drive backlight system
US7193866B1 (en) Half-bridge LLC resonant converter with a synchronous rectification function
JP5761206B2 (ja) 共振型スイッチング電源装置
US7796404B2 (en) LLC converter synchronous FET controller and method of operation thereof
TWI306359B (en) Phase shift modulation-based control of amplitude of ac voltage output produced by double-ended dc-ac converter circuitry for powering high voltage load such as cold cathode fluorescent lamp
US10686361B2 (en) Synchronous rectifier gate driver with active clamp
JPH04159804A (ja) 高効率ｄ級電圧スイッチング電力増幅器用駆動装置
EP1499166B1 (en) Inverter circuit for discharge lamps with a voltage step-up circuit for supplying the gate driver of the inverter switches
TW200822519A (en) A DC/AC inverter with adjustable gate-source voltage and LCD device thereof
US8258823B2 (en) Method of and driver circuit for operating a semiconductor power switch
EP2740164B1 (en) Intrinsic adaptive and autonomic piezotransformer circuits
US7200012B1 (en) Circuit utilizing a push-pull pulse width modulator to control a full-bridge inverter
US10075055B2 (en) Zero-voltage-switching scheme for phase shift converters
CN110112894B (zh) 功率开关器件驱动电路及电力电子设备
US20120081020A1 (en) Apparatus and method for driving fluorescent lamp
KR20000040964A (ko) 입력조정이 가능한 압전소자 구동회로
WO2019202352A1 (ja) 共振型電力変換装置を制御する制御方法及び共振型電力変換装置
CN115603586B (zh) 双有源桥变换电路、电路工作方法及电子装置
WO2014115553A1 (ja) ハーフブリッジ回路及びハーフブリッジ回路から構成されるフルブリッジ回路及び３相インバータ回路
CN116491056B (zh) 共振型电力变换装置
JP5398458B2 (ja) スイッチング電源装置
US7279822B2 (en) Transformer level driving circuit
JPH11136959A (ja) インバータ装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07827936

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2008542986

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 1120070026219

Country of ref document: DE

WWE Wipo information: entry into national phase

Ref document number: 12513162

Country of ref document: US

RET De translation (de og part 6b)

Ref document number: 112007002621

Country of ref document: DE

Date of ref document: 20090917

Kind code of ref document: P

122 Ep: pct application non-entry in european phase

Ref document number: 07827936

Country of ref document: EP

Kind code of ref document: A1