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WO2007037017A1 - 消費電力解析方法及び消費電力解析装置 - Google Patents

消費電力解析方法及び消費電力解析装置 Download PDF

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WO2007037017A1
WO2007037017A1 PCT/JP2005/018034 JP2005018034W WO2007037017A1 WO 2007037017 A1 WO2007037017 A1 WO 2007037017A1 JP 2005018034 W JP2005018034 W JP 2005018034W WO 2007037017 A1 WO2007037017 A1 WO 2007037017A1
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WO
WIPO (PCT)
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operations
power consumption
circuit block
feature signal
circuit
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Ceased
Application number
PCT/JP2005/018034
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English (en)
French (fr)
Inventor
Junichi Niitsuma
Ryuji Fujita
Kazuhide Tamaki
Takayuki Sasaki
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Ceased legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R21/00—Arrangements for measuring electric power or power factor
    • G01R21/133—Arrangements for measuring electric power or power factor by using digital technique

Definitions

  • the present invention relates to a power consumption analysis method and a power consumption analysis device, and more particularly to a power consumption analysis method and a power consumption analysis device that analyze power consumption of a semiconductor integrated circuit.
  • a logic simulation capability is a method that measures the number of operations (number of signal changes) of combinational circuits and registers, and calculates power consumption from the load capacitance and the current formula of the basic circuit (for example, Patent Documents 1 and 2). And power consumption analysis methods using hardware such as FPGA (Field Programmable Gate Array) (for example, see Patent Documents 3 and 4).
  • FPGA Field Programmable Gate Array
  • Patent Document 1 JP-A-2-136755
  • Patent Document 2 Japanese Patent Laid-Open No. 2-171861
  • Patent Document 3 Japanese Patent Laid-Open No. 2002-288257
  • Patent Document 4 Japanese Unexamined Patent Application Publication No. 2004-62238
  • Patent Document 5 Japanese Patent Laid-Open No. 2002-92065
  • the present invention has been made in view of these points, and an object of the present invention is to provide a power consumption analysis method capable of reducing the power consumption analysis time.
  • Another object of the present invention is to provide a power consumption analysis device capable of shortening the power consumption analysis time.
  • the present invention provides a design having a feature signal that defines an operation mode of a circuit block, as shown in FIG. Based on the first operation frequency measurement step (S2) for measuring the number of operation times of the feature signal for each unit analysis section for analyzing power consumption, and the measurement result of the number of operation times of the feature signal.
  • the determination step (S3) for determining whether or not to measure the number of operations of the circuit block whose operation mode is defined by the feature signal, the number of operations of the circuit block is measured in the determination step (S3). Only when it is determined, there is provided a power consumption analysis method comprising a second operation frequency measurement step (S4) for measuring the operation frequency of the circuit block.
  • the design circuit having the characteristic signal that defines the operation mode of the circuit block is analyzed for each unit analysis interval for analyzing the power consumption.
  • the decision step (S3) whether the power of measuring the number of operation of the circuit block whose operation mode is defined by the feature signal is determined based on the measurement result of the number of operation of the feature signal.
  • the circuit block operation frequency is measured only when it is determined in the determination step (S3) that the circuit block operation frequency is measured.
  • the present invention measures the number of operation times of a feature signal for each unit analysis interval for analyzing power consumption for a design circuit having a feature signal that defines the operation mode of the circuit block. Based on the measurement results of the circuit block, it is determined whether or not it is possible to measure the number of operations of the circuit block whose operation mode is defined by the feature signal, and only when it is determined that the number of operations of the circuit block is measured. Since the number of operations is measured, the number of times of measuring the number of circuit block operations can be reduced. As a result, the time for analyzing the power consumption of the semiconductor integrated circuit can be reduced.
  • FIG. 1 is a diagram for explaining a power consumption analysis method according to a first embodiment.
  • FIG. 2 is a diagram illustrating an example of a circuit using a gated clock.
  • FIG. 3 is a diagram illustrating an example of grouped design circuits.
  • FIG. 4 is a diagram showing an example of measurement of the number of operations of a gated clock signal.
  • FIG. 5 is a diagram showing an example of measuring the number of circuit block operations.
  • FIG. 6 is a diagram for explaining a power consumption analysis method according to the second embodiment.
  • FIG. 7 is a diagram showing an application example of an emulator device.
  • FIG. 1 is a diagram for explaining a power consumption analysis method according to the first embodiment.
  • the power consumption analysis method of the first embodiment is executed by a power consumption analysis apparatus la as shown in FIG.
  • the power consumption analyzer la includes, for example, a database 10 that stores design data of a design circuit to be analyzed, a circuit configuration information extraction unit 11 that extracts circuit configuration information from the design data, and an operation count that counts the number of circuit block operations. It has a totaling unit 12a and a power consumption calculation unit 13 that calculates power consumption based on the total number of operations.
  • the database 10 stores design data of a design circuit that analyzes power consumption.
  • the design circuit to be analyzed is a circuit having a characteristic signal that defines an operation mode. Operation mode Examples of the characteristic signal that defines the clock include a signal when the above-described gated clock is used.
  • FIG. 2 is a diagram illustrating an example of a circuit using a gated clock.
  • the gated clock is a method of reducing power consumption by stopping clock input to the register 20a in the circuit block 20 when the circuit block 20 does not operate. Stopping the clock input to the register 20a means that the combinational circuit 2 Ob connected to the register 20a does not operate.
  • the clock input to one of the AND circuits 21 is sent to the register 20a by a control signal (hereinafter referred to as a gated clock signal).
  • a gated clock signal hereinafter referred to as a gated clock signal.
  • the circuit configuration information extraction unit 11 extracts feature signals and circuit blocks whose operation mode is defined by the feature signals.
  • the number-of-operations counting unit 12a has a function of measuring the number of operations of the circuit block by logic simulation.
  • the circuit for each unit analysis section for analyzing power consumption is used.
  • the number of feature signal operations in the analysis interval is measured.
  • the number of operations is the number of times the characteristic signal or the signal waveform of each gate circuit in the circuit block changes from L level to H level or H level to L level.
  • the power consumption calculation unit 13 calculates the power consumption to the load of each gate circuit in the circuit block based on the number of times of operation of the circuit block for each unit analysis interval of power consumption (sometimes referred to as an operation rate). Calculate by referring to the capacity.
  • the power consumption analysis device la as described above is realized by a computer, for example.
  • the circuit stored in the storage medium (not shown) is executed by a CPU (Central Processing Unit) (not shown), so that the circuit configuration information extraction unit 11, the operation frequency collection is performed.
  • the processing performed by the measuring unit 12a and the power consumption calculating unit 13 is realized.
  • the database 10 is, for example, a hard disk.
  • the database 10 may be another computer connected to the computer via a network.
  • a part or all of the database other than the database 10 may be integrated in the LSI.
  • a gated clock signal as shown in FIG. 2 is used as the feature signal.
  • the circuit configuration information extraction unit 11 extracts a gated clock signal and inputs a clock using the gated clock signal. Grouping of the register controlled and the combinational circuit connected to the register.
  • FIG. 3 is a diagram illustrating an example of a grouped design circuit.
  • register double 22-1 which uses the basic clock directly without using a gated clock signal
  • register group 22-2 where the basic clock is input or stopped by a different gated clock signal.
  • 22 Grouped by n.
  • the gated clock units 23-1,..., 23-n 1 1 that control the input of the basic clock using different gated clock signals are configured by an AND circuit, for example, as shown in FIG.
  • Each register group 22 1 1, 22 1 2, ... ⁇ 22 1 n Thread and combination circuit connected to 24 1 1, 24 1 2, ... ⁇ 24 1 n are also doubling 0
  • circuit configuration information grouped in this way is input to the operation count totaling unit 12a together with the design data.
  • the operation count totaling unit 12a executes a logic simulation for each unit analysis section for analyzing power consumption (step S1).
  • the unit time of the logic simulation is determined by the clock cycle.
  • the clock cycle is 500 MHz
  • 2 nanoseconds is the unit time.
  • the clock cycle is 500 MHz
  • the unit analysis interval is 150,000 clock intervals.
  • step S2 The number of operations of a certain gated clock signal is measured from the result of the logic simulation in the unit analysis section (step S2).
  • FIG. 4 is a diagram illustrating an example of measuring the number of operations of the gated clock signal.
  • step S2 a measured value of the number of operations of the gated clock signal for each unit analysis section is obtained.
  • step S3 based on the measurement result of the number of operations of the gated clock signal, the number of operations of the circuit block (the grouped registers and combinational circuits described above) whose operation mode is specified by the gated clock signal is measured. Whether or not (step S3). Examples of this determination method include the following.
  • the number of circuit block operations Measure the circuit block operation count if it is less than the specified value.
  • the operating rate of the gated clock signal is below a certain operating rate, the operating rate is not measured. In that case, the operating rate of the part that is not measured is set to 0, and the operating rate of the gated clock signal is multiplied by a predetermined coefficient.
  • FIG. 5 is a diagram illustrating an example of measuring the number of operations of a circuit block. [0031] Here, based on the measurement result of the operation number of the gated clock signal shown in FIG. 4, the operation number of the circuit block obtained when the first method is used in the determination process of step S3. A measurement example is shown. The arrows in the figure indicate the unit analysis interval for measuring the number of circuit block operations. In Fig.
  • the circuit blocks (register groups 22-2 to 22-n, combinational circuits 24-2 to n) whose operation modes are defined by different gated clock units 23-l to 23-n-l If there is 24-n), the processing of steps S1 to S4 is performed for each circuit block in each unit analysis section.
  • the number of operations is measured in all unit analysis intervals as before.
  • step S3 If it is determined in step S3 that the circuit block operation count is not to be measured, and after step S4, it is determined whether the power consumption analysis process has been completed for all analysis sections. (Step S5). If the power consumption analysis process for all analysis sections has been completed, the process ends. If an unprocessed analysis section remains, step S1 is performed to process the next unit analysis section. Repeat the process from.
  • the number of times of measuring the number of circuit block operations necessary to calculate power consumption can be reduced. Time spent on analysis can be reduced. Also, memorize the number of movements It is possible to reduce the amount of data of the logic simulation result.
  • FIG. 6 is a diagram for explaining a power consumption analysis method according to the second embodiment.
  • the power consumption analysis method according to the second embodiment is executed by a power consumption analysis device lb as shown in FIG.
  • the operation count totaling unit 12b of the power consumption analysis device lb performs the following processing, unlike the operation count totaling unit 12a of the power consumption analysis device la of the first embodiment.
  • the operation count totaling unit 12b measures the number of operations of the characteristic signal (gated clock signal) in all analysis sections by logical simulation (step S10). ). Based on the measurement result, an analysis section in which the number of circuit block operations needs to be measured is determined (step S11).
  • step S11 the above-described determination methods 1 and 2 can be applied.
  • the determination that the circuit block operation count is not measured may be applied.
  • step S12 the number of circuit block operations is measured by logic simulation.
  • the number of operations of the gated clock signal in the entire analysis section needs to be maintained, so the amount of data increases, but the number of circuit block operations is measured.
  • There is an advantage that whether or not it is possible to determine whether or not it is possible to do so can be determined in consideration of the overall accuracy with reference to the number of operation of the gated clock signal in the entire analysis section.
  • an emulator device is used to speed up a logic simulation for measuring the number of operations of feature signals or the number of operations of circuit blocks. It is desirable to use it.
  • FIG. 7 is a diagram showing an application example of the emulator device.
  • the host computer 25 which is a computer that performs the power consumption analysis process described above, transmits the design data of the design circuit to the emulator device 26 to execute the logic simulation.
  • the host computer 25 which is a computer that performs the power consumption analysis process described above, transmits the design data of the design circuit to the emulator device 26 to execute the logic simulation.
  • an additional circuit for counting the number of node operations is added to a circuit under test (for example, see Patent Documents 3 and 4). See .;).
  • a counting circuit is added for each node, so the circuit scale becomes several tens of times.
  • the emulator device can output the result of the circuit under test as waveform data. The time required to dump the data becomes enormous.
  • the emulator device 26 uses a counting circuit to measure the number of operation times of the characteristic signal, and outputs waveform data for the measurement of the number of operation times of the circuit block. Used to send the emulation result to the host computer 25.
  • the host computer 25 measures the number of circuit block operations based on the waveform data.
  • the number of operation times of the characteristic signal that is always measured can be measured by a high-speed counting circuit, and the measurement of the circuit block that performs intermittent measurement can be performed by low-speed waveform data output.
  • the tradeoff of increasing circuit scale is optimal.
  • an enable signal for operating the circuit block the circuit block power may be an external interface signal such as a read request signal or a write request signal to the input / output bus or an access request signal to the memory as the feature signal.

Landscapes

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Abstract

　消費電力の解析時間を短縮する。 　回路ブロックの動作モードを規定する特徴信号を有する設計回路に対し、消費電力を解析する単位解析区間ごとに特徴信号の動作回数を計測し（ステップＳ２）、特徴信号の動作回数の計測結果をもとに、特徴信号によって動作モードが規定される回路ブロックの動作回数を計測するか否かを判定し（ステップＳ３）、回路ブロックの動作回数を計測すると判定された場合のみ、回路ブロックの動作回数を計測する（ステップＳ４）。

Description

明 細 書
消費電力解析方法及び消費電力解析装置
技術分野
[0001] 本発明は消費電力解析方法及び消費電力解析装置に関し、特に半導体集積回 路の消費電力を解析する消費電力解析方法及び消費電力解析装置に関する。 背景技術
[0002] システム LSI (Large Scale Integrated circuit)の設計時にお!、て、製造の前にチッ プ全体の消費電力が制限値以下であることを確かめる必要があり、高い精度の消費 電力解析を行う必要がある。消費電力を計算する装置及び方法は、今まで多く開発 されてきている。
[0003] 例えば、論理シミュレーション力 組合せ回路やレジスタなどの動作回数 (信号の変 化回数)を計測し、負荷容量や基本回路の電流式より消費電力を計算する手法 (例 えば特許文献 1、 2参照。）や、 FPGA (Field Programmable Gate Array)などのハー ドウエアを用いた消費電力解析手法 (例えば特許文献 3、 4参照。）が知られている。
[0004] また、論理シミュレーションをノヽードウエアで高速に行うためのエミュレータ装置が各 種市販されている。例えば、 Cadence社の Palladiumシステム、 Aptix社の System Explorerシステム、 Menter社の Celaroシステムなどがある。
[0005] また、消費電力を削減するため、組合せ回路やレジスタなど力もなる、ある回路プロ ックが動作していないときに、その回路ブロック内のレジスタへのクロック入力を停止 するゲーテドクロックという手法が知られている（例えば特許文献 5参照。；)。
[0006] 上記のような従来の消費電力解析手法では、チップ全体の消費電力を評価するた めに、チップの全ゲート回路の動作率 (単位時間当たりの動作回数)を集計する必要 かあつた。
特許文献 1 :特開平 2— 136755号公報
特許文献 2：特開平 2— 171861号公報
特許文献 3：特開 2002— 288257号公報
特許文献 4：特開 2004— 62238号公報 特許文献 5：特開 2002— 92065号公報
発明の開示
発明が解決しょうとする課題
[0007] しかし、従来の消費電力解析手法では、解析対象が例えば数千万ゲート回路から 構成されるような大規模回路のときには、動作率集計の際のシミュレーション結果の データ量が膨大なものとなり、データ収集や処理時間が長くなつて消費電力の解析 に時間が力かるという問題があった。
[0008] 本発明はこのような点に鑑みてなされたものであり、消費電力の解析時間を短縮可 能な消費電力解析方法を提供することを目的とする。
また、本発明の他の目的は、消費電力の解析時間を短縮可能な消費電力解析装 置を提供することである。
課題を解決するための手段
[0009] 本発明では上記問題を解決するために、半導体集積回路の消費電力を解析する 消費電力解析方法において、図 1に示すように、回路ブロックの動作モードを規定す る特徴信号を有する設計回路に対し、消費電力を解析する単位解析区間ごとに前 記特徴信号の動作回数を計測する第 1の動作回数計測ステップ (S2)と、前記特徴 信号の動作回数の計測結果をもとに、前記特徴信号によって前記動作モードが規定 される回路ブロックの動作回数を計測するか否かを判定する判定ステップ (S3)と、前 記判定ステップ (S3)にて、前記回路ブロックの動作回数を計測すると判定された場 合のみ、前記回路ブロックの動作回数を計測する第 2の動作回数計測ステップ (S4) と、を有することを特徴とする消費電力解析方法が提供される。
[0010] 上記の方法によれば、第 1の動作回数計測ステップ (S2)では、回路ブロックの動 作モードを規定する特徴信号を有する設計回路に対し、消費電力を解析する単位 解析区間ごとに特徴信号の動作回数を計測し、判定ステップ (S3)では、特徴信号 の動作回数の計測結果をもとに、特徴信号によって動作モードが規定される回路ブ ロックの動作回数を計測する力否かを判定し、第 2の動作回数計測ステップ (S4)で は、判定ステップ (S3)にて、回路ブロックの動作回数を計測すると判定された場合の み、回路ブロックの動作回数を計測する。 発明の効果
[0011] 本発明は、回路ブロックの動作モードを規定する特徴信号を有する設計回路に対 し、消費電力を解析する単位解析区間ごとに特徴信号の動作回数を計測し、特徴信 号の動作回数の計測結果をもとに、特徴信号によって動作モードが規定される回路 ブロックの動作回数を計測する力否かを判定し、回路ブロックの動作回数を計測する と判定された場合のみ、回路ブロックの動作回数を計測するので、回路ブロックの動 作回数を計測する回数を削減できる。これにより、半導体集積回路の消費電力の解 析時間を削減することができる。
[0012] 本発明の上記および他の目的、特徴および利点は本発明の例として好ま U、実施 の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図面の簡単な説明
[0013] [図 1]第 1の実施の形態の消費電力解析方法を説明する図である。
[図 2]ゲーテドクロックを用いた回路の一例を示す図である。
[図 3]グループ化された設計回路の一例を示す図である。
[図 4]ゲーテドクロック信号の動作回数の計測例を示す図である。
[図 5]回路ブロックの動作回数の計測例を示す図である。
[図 6]第 2の実施の形態の消費電力解析方法を説明する図である。
[図 7]エミュレータ装置の適用例を示した図である。
発明を実施するための最良の形態
[0014] 以下、本発明の実施の形態を図面を参照して詳細に説明する。
図 1は、第 1の実施の形態の消費電力解析方法を説明する図である。
第 1の実施の形態の消費電力解析方法は、図 1のような消費電力解析装置 laにて 実行される。消費電力解析装置 laは、例えば、解析する設計回路の設計データを記 憶したデータベース 10、設計データから回路の構成情報を抽出する回路構成情報 抽出部 11、回路ブロックの動作回数を集計する動作回数集計部 12a、集計された動 作回数をもとに消費電力を算出する消費電力算出部 13を有する。
[0015] データベース 10は、消費電力を解析する設計回路の設計データを記憶する。解析 対象の設計回路は、動作モードを規定する特徴信号を有した回路である。動作モー ドを規定する特徴信号には、例えば、前述したゲーテドクロックを用いる際の信号が 挙げられる。
[0016] 図 2は、ゲーテドクロックを用いた回路の一例を示す図である。
ゲーテドクロックは、回路ブロック 20が動作しないときに、回路ブロック 20内のレジス タ 20aへのクロック入力を停止することで、消費電力を削減する方法である。レジスタ 20aへのクロック入力を停止することは、そのレジスタ 20aに接続された組合せ回路 2 Obが動作しないことを意味する。図 2の例では、 AND回路 21の一方に入力されるク ロックのレジスタ 20aへの送出を、制御信号 (以下ゲーテドクロック信号という。 )により 制御する構成としている。ここでは、ゲーテドクロック信号が H (High)レベルのときに は、クロックがレジスタ 20aに入力され、 L (Low)レベルのときには、クロックのレジスタ 20aへの入力が停止される。
[0017] 図 1に戻り、回路構成情報抽出部 11は、特徴信号の抽出や特徴信号により動作モ ードが規定される回路ブロックの抽出を行う。
動作回数集計部 12aは、論理シミュレーションにより、回路ブロックの動作回数を計 測する機能を有するが、第 1の実施の形態の消費電力解析方法では、消費電力を解 析する単位解析区間ごとの回路ブロックの動作回数を計測する前に、その解析区間 における特徴信号の動作回数を計測することを特徴としている。そして、計測結果を もとに、その特徴信号によって動作モードが規定される回路ブロックの動作回数を計 測する力否かを判定し、計測すると判定された場合のみ、その回路ブロックの動作回 数を計測する。なお、動作回数とは、特徴信号または回路ブロック内の各ゲート回路 などの信号波形にぉ 、て、 Lレベルから Hレベルまたは Hレベルから Lレベルに変化 した回数である。
[0018] 消費電力算出部 13は、消費電力の単位解析区間ごとの回路ブロックの動作回数（ 動作率という場合もある。）をもとに、消費電力を回路ブロック内の各ゲート回路の負 荷容量などを参照して算出する。
[0019] 上記のような消費電力解析装置 laは、例えば、コンピュータにより実現される。その 場合、図示しない記憶媒体に記憶されたプログラムを図示しない CPU (Central Proc essing Unit)が実行することによって、上記の回路構成情報抽出部 11、動作回数集 計部 12a、消費電力算出部 13で行われる処理が実現される。データベース 10は、 例えば、ハードディスクである。また、データベース 10は、ネットワークを介してコンビ ユータに接続する他のコンピュータであってもよい。
[0020] なお、データベース 10以外の一部または全てを LSIに集積ィ匕するようにしてもよい
以下、上記のような消費電力解析装置 laの動作を説明するとともに、第 1の実施の 形態の消費電力解析方法を具体的に説明する。なお、以下では、特徴信号として図 2で示したようなゲーテドクロック信号を用いた場合にっ 、て説明する。
[0021] データベース 10より設計回路の設計データが回路構成情報抽出部 11に入力され ると、回路構成情報抽出部 11は、ゲーテドクロック信号の抽出を行うとともに、そのゲ ーテドクロック信号によってクロックの入力が制御されるレジスタ及びそのレジスタに 接続された、組合せ回路のグループ化を行う。
[0022] 図 3は、グループ化された設計回路の一例を示す図である。
例えば、ゲーテドクロック信号を用いず、基本クロックが直接入力されるレジスタダル ープ 22— 1と、異なるゲーテドクロック信号により基本クロックの入力または停止が決 まるレジスタグループ 22— 2、 · ··、 22— nごとにグループ化される。異なるゲーテドク ロック信号により基本クロックの入力を制御するゲーテドクロック部 23— 1、 · ··、 23— n 一 1は、例えば前述した図 2のように AND回路にて構成される。各レジスタグループ 22一 1、 22一 2、 …ゝ 22一 nに接続された糸且合せ回路 24一 1、 24一 2、 …ゝ 24一 nも ダル一プ化される 0
[0023] このようにグループ化された回路構成情報は、設計データとともに動作回数集計部 12aに入力される。
第 1の実施の形態の消費電力解析方法において、動作回数集計部 12aは、消費 電力を解析する単位解析区間ごとに、論理シミュレーションを実行する (ステップ S1)
[0024] なお、論理シミュレーションの単位時間はクロックサイクルによって決まり、クロックサ イタルが 500MHzの場合、 2ナノ秒が単位時間となる。アプリケーション実行時の消 費電力を解析する単位時間は、一般的に論理シミュレーションの単位時間と大きく異 なる。例えば、 1Z30秒で 1画面を処理するテレビ画像の表示処理を行うような場合 の消費電力を解析する際、 1画面処理を 1Z100の精度で解析するように指定した場 合、 1/3000秒 =約 300マイクロ秒が単位時間となる。その場合、クロックサイクルが 500MHzとすると、 150, 000クロック区間を単位解析区間とする。
[0025] 単位解析区間の論理シミュレーションの結果より、あるゲーテドクロック信号の動作 回数を計測する (ステップ S2)。
図 4は、ゲーテドクロック信号の動作回数の計測例を示す図である。
[0026] ステップ S2の処理により、単位解析区間ごとのゲーテドクロック信号の動作回数の 計測値が得られる。
その後、ゲーテドクロック信号の動作回数の計測結果をもとに、そのゲーテドクロッ ク信号で動作モードを規定される回路ブロック (前述のグループィ匕されたレジスタ及 び組合せ回路)の動作回数を計測するか否かを判定する (ステップ S3)。この判定方 式には例えば以下のようなものがある。
[0027] 1.前の単位解析区間でのゲーテドクロック信号の動作回数と、今回の単位解析区 間での動作回数 (動作率)の差が所定値以上であれば、回路ブロックの動作回数を 計測し、所定値以下であれば回路ブロックの動作回数を計測しな 、。
[0028] 2.ゲーテドクロック信号の動作率が一定の動作率以下の場合、動作率は測定しな い。その場合、測定しない部分の動作率は 0にする力、ゲーテドクロック信号の動作 率に所定の係数をかけた値にする。
[0029] 3.上記 1、 2の方式において、 1解析区間前のゲーテドクロック信号の動作回数の 情報をもとに、現在の単位解析区間における回路ブロックの動作回数を計測するか 否かを判定する。上記 2の方式ではゲーテドクロック信号の動作回数を計測する ための論理シミュレーションと、回路ブロックの動作回数を計測するための論理シミュ レーシヨンの 2回必要であるが、この方式では精度は落ちるが、論理シミュレーション 力 回で済む。
[0030] ステップ S3の判定の結果、回路ブロックの動作回数を計測すると判定された場合、 論理シミュレーションにより、回路ブロックの動作回数を計測する（ステップ S4)。 図 5は、回路ブロックの動作回数の計測例を示す図である。 [0031] ここでは、図 4で示したゲーテドクロック信号の動作回数の計測結果をもとに、ステツ プ S3の判定処理において 1番目の方式を用いた場合に得られる回路ブロックの動作 回数の計測例を示している。図中の矢印は、回路ブロックの動作回数を計測する単 位解析区間を示している。図 4において、解析区間 1〜2、 2〜3において計測された ゲーテドクロック信号の動作回数の差は大き 、ので、そのゲーテドクロック信号で動 作モードが規定される回路ブロックの動作回数も大きく異なる可能性がある。そのた め、解析区間 1、 2、 3では、論理シミュレーションにより回路ブロックの動作回数を計 測する。一方、図 4において、解析区間 3〜8では計測されたゲーテドクロック信号の 動作回数の差は小さい。よって解析区間 4〜8では、回路ブロックの動作回数は解析 区間 3のものとほぼ同一であるとし、動作回数の計測を行わない。以下の解析区間に ついても同様に処理することで、回路ブロックの動作回数を計測する回数を削減する ことができる。
[0032] ステップ S4の処理で計測された回路ブロックの動作回数は、消費電力算出部 13に 入力され、その現在の単位解析区間における消費電力が算出される。
なお、図 3のように異なる複数のゲーテドクロック部 23— l〜23—n—lによって動 作モードが規定される回路ブロック（レジスタグループ 22— 2〜22—n、組合せ回路 24— 2〜24— n)がある場合には、各単位解析区間において、それぞれの回路ブロ ックに対してステップ S 1〜S4の処理が行われる。ゲーテドクロック信号を用いない回 路ブロック（レジスタグループ 22— 1、組合せ回路 24— 1)に対しては、従来通り、全 ての単位解析区間において動作回数を計測する。
[0033] ステップ S3の処理で、回路ブロックの動作回数を計測しないと判定された場合及び 、ステップ S4の処理の後、消費電力の解析処理が全解析区間について終了したか 否かの判定を行う（ステップ S5)。ここで、全ての解析区間についての消費電力の解 析処理が終了していれば終了し、未処理の解析区間が残っている場合には次の単 位解析区間の処理を行うためにステップ S1からの処理を繰り返す。
[0034] 以上のように、第 1の実施の形態の消費電力解析方法によれば、消費電力を算出 するのに必要な回路ブロックの動作回数を計測する回数を削減できるので、消費電 力の解析に力かる時間を削減することができる。また、動作回数を計測する際に記憶 する論理シミュレーション結果のデータ量も削減できる。
[0035] 次に第 2の実施の形態の消費電力解析方法を説明する。
図 6は、第 2の実施の形態の消費電力解析方法を説明する図である。
図 1で示した第 1の実施の形態の消費電力解析方法を説明する図と同一の構成要 素については同一符号とし、説明を省略する。
[0036] 第 2の実施の形態の消費電力解析方法は、図 6のような消費電力解析装置 lbにて 実行される。消費電力解析装置 lbの動作回数集計部 12bは、第 1の実施の形態の 消費電力解析装置 laの動作回数集計部 12aと異なり、以下のような処理を行う。
[0037] 第 2の実施の形態の消費電力解析方法において、動作回数集計部 12bは、論理シ ミュレーシヨンにより、全解析区間の特徴信号 (ゲーテドクロック信号)の動作回数を計 測する (ステップ S10)。そして、その計測結果より、回路ブロックの動作回数を計測 する必要のある解析区間を判定する (ステップ S11)。
[0038] このステップ S 11の処理では、前述した判定方式の 1、 2を適用可能である。また、 集計したゲーテドクロック信号の動作率が指定割合 (例えば、上位 80%)以下となる 解析区間では、回路ブロックの動作回数を計測しない、という判定を適用してもよい。
[0039] そして、計測が必要であると判定された解析区間において、論理シミュレーションに よって回路ブロックの動作回数を計測する（ステップ S 12)。
以上のような第 2の実施の形態の消費電力解析方法によれば、全解析区間のゲー テドクロック信号の動作回数を保持する必要があるためデータ量が増えるが、回路ブ ロックの動作回数を計測する力否かを、全解析区間のゲーテドクロック信号の動作回 数を参照して全体の精度などを考慮して決定することができるという利点がある。
[0040] なお、第 1及び第 2の実施の形態の消費電力解析方法において、特徴信号の動作 回数または回路ブロックの動作回数を計測するための論理シミュレーションを高速ィ匕 するために、エミュレータ装置を用いることが望ましい。
[0041] 図 7は、エミュレータ装置の適用例を示した図である。
前述した消費電力解析処理を行うコンピュータであるホスト計算機 25は、設計回路 の設計データをエミュレータ装置 26に送信することで、論理シミュレーションを実行さ せる。 [0042] ところで、一般のエミュレータ装置を使った消費電力解析には、被測定回路に、ノ ードの動作回数を計数する付カ卩回路を加える方法がある（例えば、特許文献 3、 4参 照。；)。しかし、この場合、計数回路は 1ノードごとに付加するので、回路規模が数十 倍になってしまう。また、エミュレータ装置は、被測定回路の結果を波形データで出 力することができる力 データのダンプに力かる時間が膨大になる。
[0043] そこで、本実施の形態におけるエミュレータ装置 26は、特徴信号の動作回数の計 測の際には計数回路を用いて計測し、回路ブロックの動作回数の計測については、 波形データの出力を用い、エミユレーシヨン結果をホスト計算機 25に送出する。ホスト 計算機 25は、波形データをもとに、回路ブロックの動作回数を計測する。
[0044] これにより、常に測定する特徴信号の動作回数の計測は、高速な計数回路により 行え、間欠的な計測を行う回路ブロックの計測については、低速な波形データ出力 により行えるので、実行速度と回路規模の増加のトレードオフが最適なものになる。
[0045] なお、上記の説明では、特徴信号としてゲーテドクロック信号を用いた場合につ!ヽ て説明したが、これに限定されない。例えば、回路ブロックを動作するためのイネ一 ブル信号、回路ブロック力も入出力バスへのリードリクエスト信号またはライトリクエスト 信号、メモリへのアクセスリクエスト信号などの外部インターフェース信号を特徴信号 として用いてもよい。
[0046] 上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が 当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用 例に限定されるものではなぐ対応するすべての変形例および均等物は、添付の請 求項およびその均等物による本発明の範囲とみなされる。
符号の説明
[0047] la 消費電力解析装置
10 データベース
11 回路構成情報抽出部
12a 動作回数集計部
13 消費電力算出部

Claims

請求の範囲
[1] 半導体集積回路の消費電力を解析する消費電力解析方法において、
回路ブロックの動作モードを規定する特徴信号を有する設計回路に対し、消費電 力を解析する単位解析区間ごとに前記特徴信号の動作回数を計測する第 1の動作 回数計測ステップと、
前記特徴信号の動作回数の計測結果をもとに、前記特徴信号によって前記動作モ ードが規定される前記回路ブロックの動作回数を計測するか否かを判定する判定ス テツプと、
前記判定ステップにて、前記回路ブロックの動作回数を計測すると判定された場合 のみ、前記回路ブロックの動作回数を計測する第 2の動作回数計測ステップと、 を有することを特徴とする消費電力解析方法。
[2] 前記判定ステップでは、前記単位解析区間ごとに前記特徴信号の動作回数の計 測結果をもとに前記回路ブロックの動作回数を計測する力否かを判定することを特徴 とする請求の範囲第 1項記載の消費電力解析方法。
[3] 前記判定ステップでは、全解析区間の前記特徴信号の動作回数の計測結果をもと に、前記回路ブロックの動作回数を計測する解析区間を判定することを特徴とする請 求の範囲第 1項記載の消費電力解析方法。
[4] 前記判定ステップでは、ある単位解析区間における前記特徴信号の動作回数と、 該単位解析区間の 1つ前の単位解析区間における前記特徴信号の動作回数との差 が所定値以上であれば、前記回路ブロックの動作回数を計測し、所定値以下であれ ば前記回路ブロックの動作回数を計測しないと判定することを特徴とする請求の範囲 第 1項記載の消費電力解析方法。
[5] 前記判定ステップでは、前記特徴信号の動作率が一定の動作率以下の場合、前 記回路ブロックの動作回数を計測しないと判定することを特徴とする請求の範囲第 1 項記載の消費電力解析方法。
[6] 前記判定ステップでは、ある単位解析区間の前記回路ブロックの動作回数を計測 するか否かを、該単位解析区間の 1つ前の単位解析区間における前記特徴信号の 動作回数の情報を用いて判定することを特徴とする請求の範囲第 1項記載の消費電 力解析方法。
[7] 前記特徴信号はゲーテドクロック信号であることを特徴とする請求の範囲第 1項記 載の消費電力解析方法。
[8] 前記特徴信号の動作回数の計測または、前記回路ブロックの動作回数の計測のた めの論理シミュレーションを、エミュレータ装置を用いて行うことを特徴とする請求の範 囲第 1項記載の消費電力解析方法。
[9] 前記エミュレータ装置は、前記設計回路に前記特徴信号の動作回数を計測するた めの計数回路を付加し、前記特徴信号の動作回数は前記計数回路にて計測し、前 記回路ブロックの動作回数を計測する場合のみ波形データをエミユレーシヨン結果と して出力することを特徴とする請求の範囲第 8項記載の消費電力解析方法。
[10] 半導体集積回路の消費電力を解析する消費電力解析装置において、
回路ブロックの動作モードを規定する特徴信号を有する設計回路に対し、消費電 力を解析する単位解析区間ごとに前記特徴信号の動作回数を計測し、前記特徴信 号の動作回数の計測結果をもとに、前記特徴信号によって前記動作モードが規定さ れる前記回路ブロックの動作回数を計測する力否かを判定し、前記回路ブロックの動 作回数を計測すると判定された場合のみ、前記回路ブロックの動作回数を計測する 動作回数集計部を有することを特徴とする消費電力解析装置。
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