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WO2007033692A1 - Hochvolttransistor und verfahren zu seiner herstellung - Google Patents

Hochvolttransistor und verfahren zu seiner herstellung Download PDF

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WO2007033692A1
WO2007033692A1 PCT/EP2005/010138 EP2005010138W WO2007033692A1 WO 2007033692 A1 WO2007033692 A1 WO 2007033692A1 EP 2005010138 W EP2005010138 W EP 2005010138W WO 2007033692 A1 WO2007033692 A1 WO 2007033692A1
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WO
WIPO (PCT)
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well
voltage transistor
substrate
drain
voltage
Prior art date
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Ceased
Application number
PCT/EP2005/010138
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English (en)
French (fr)
Inventor
Martin Knaipp
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram AG
Original Assignee
Austriamicrosystems AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems AG filed Critical Austriamicrosystems AG
Priority to PCT/EP2005/010138 priority Critical patent/WO2007033692A1/de
Priority to US11/992,172 priority patent/US8129782B2/en
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Definitions

  • the invention relates to a high-voltage transistor having a well of a first conductivity type, which is arranged in a substrate of a second conductivity type, with a source, a drain and a gate electrode above a channel region formed between source and drain. Furthermore, the invention relates to a method for its production and a method for the common production of a high-voltage transistor and a low-voltage transistor.
  • high-voltage transistors field effect transistors
  • a typical application is the automotive industry, in which in addition to logic circuit elements also switches for the battery voltage levels and for the control of bursts must be provided (bursts).
  • These high-voltage transistors can basically be produced using processes such as those used for CMOS circuits with operating ranges of 3.3 volts and 5 volts, respectively.
  • this production is complicated and expensive because a plurality of additional masks and process steps are necessary and / or a large space requirement of the high-voltage transistor results.
  • Vertical high-voltage transistors are often produced by means of an epitaxial layer whose thickness and concentration must be optimized for the desired voltage range.
  • the used layer thicknesses can be fast at 10 ⁇ m or lie about what can only be achieved with a very complex epitaxial deposition.
  • the necessary buried layer, its doping and contacting through the epitaxial layer (sinker) require a number of process steps that are especially necessary for the high-voltage transistor.
  • the thickness of the epitaxial layer has to be adapted to the desired voltage level.
  • a lateral high-voltage transistor which requires less space because the electric field strength occurring at the highly doped drain is reduced by means of a less doped drain extension and a field plate.
  • the described transistor can also be used for CMOS processes with a structure width of less than 1 ⁇ m.
  • the document argues that the withstand voltage of the transistor is limited because the retrograde implant profile in the edge regions of the drain extension results in a poorly suited doping pattern.
  • a further HV transistor is known, which has a drift zone, within which the concentration of the majority charge carriers continuously increases in a lateral direction through a combination of different doped wells to the drain region.
  • a plurality of staggered wells of the same conductivity type extend from the source or the drain toward the substrate such that the doping concentrations of the wells substantially decrease with increasing depth and have a smoothed concentration profile.
  • Staggered means in this context that the lowest-lying tub has the largest lateral extent and that in it the next higher well of the same conductivity type is embedded.
  • a further well of the same conductivity type is embedded in the latter well if necessary, or else the p + or n + regions for the source or drain for the PMOS or NMOS transistors.
  • the well next to source or drain has a lower doping than the source or drain, as well as each subsequent deeper and wider well has a lower doping than the respective higher and narrower, wherein
  • the lowest-lying tub has the least doping.
  • the trough directly adjoining the source region or the drain region is designed as a flat trough.
  • Thermal steps which are inevitably required in the manufacture of the integrated circuit, cause the dopants of the staggered wells to diffuse out. In this case, large dopant differences are compensated, which then leads in the vertical and lateral direction to a more uniform concentration profile of the dopants and thus to a more uniform field distribution at the transistor applied to the operating voltage.
  • the uniform field distribution guarantees a maximum breakdown voltage, since breakthroughs occur only at locations with high potential gradients and those in the transistor according to the invention do not occur.
  • the intended range of operating voltage not only determines the overall lateral dimensions, but also the number of staggered wells.
  • tubs each with a deep n- or p-tub and a correspondingly embedded flat n- or p-tub, it is possible in the same process in addition to low-voltage transistors of both types of channels and high-voltage transistors of both Kanalapen manufacture.
  • lithography masks and troughs in different uses for other types of transistors can be reused (reuse) or produced with the same step similar wells for different types of components and can be manufactured together in the same mask step.
  • the small number of lithography masks is a key factor in reducing process steps, increasing the quality of the product to be manufactured and reducing costs. This also increases the acceptance of the described high-voltage process.
  • FIG. 1 shows a schematic cross section through a high-voltage transistor according to the invention with n-channel
  • FIG. 2 shows selected process stages in the production of the high-voltage transistor of FIG. 1 in schematic cross section; 3 shows a schematic cross section through a high-voltage transistor according to the invention with p-channel,
  • FIG. 4 shows selected process stages in the production of the high-voltage transistor of FIG. 3
  • FIG. 5 shows a schematic cross section through a high-voltage transistor according to the invention with n-channel and increased dielectric strength
  • FIG. 6 shows selected process stages in the production of the high-voltage transistor of FIG. 5
  • FIG. 7 shows a schematic cross section through a high-voltage transistor according to the invention with n-channel and insulation against the substrate
  • FIG. 8 shows selected process stages in the production of the high-voltage transistor of FIG. 7,
  • FIG. 10 shows a schematic cross section through a low-voltage transistor according to the invention
  • FIG. 11 shows selected process steps in the production of the low-voltage transistor of FIG. 1
  • FIG. 12 shows a schematic cross section through a
  • the exemplary embodiments relate to a 0.35 ⁇ m CMOS technology, as is known per se for low-voltage arrangements.
  • This transistor technology requires, in contrast to process technologies with larger structures, a comparatively high surface concentration for the transistor elements.
  • an n-doped well 21 in an e.g. arranged with boron p-doped substrate 10, an n-doped well 21.
  • the n-well 21 is mid-deep and extends below a field oxide region 20a and 20b. In the exemplary embodiment, the n-well even extends beyond the field oxide region on both sides.
  • the n-well corresponds to the n-well of the low voltage process and can be made with the same mask as the latter.
  • the field oxide region 20 is interrupted by a first window AA, in which the drain diffusion 12 is a highly doped n-type region of conventional high dopant concentration of about 10 20 cm -3 .
  • the drain diffusion 12 is a flat n-doped well 13 (SN well), which is doped lower than the drain diffusion 12th
  • the boron-doped substrate typically has a concentration of about 3 to 9 * 10 14 cm -3 .
  • the n-well 21 is typically doped with phosphorus at a dose of about 10 13 cm -2 by implantation with the energy of generated about 300 keV.
  • a long thermal driving step of, for example, more than 180 minutes and especially more than 200 minutes at more than 1050 ° C.
  • the depth of the pn junction becomes to the substrate at about 3 microns below the field oxide 20 set.
  • the long outdiffusion creates a comparatively low volume concentration of the n-well 21.
  • This tub then sees the largest thermal budget and must therefore be driven as the first tub in the process flow. In addition, she also sees the thermal processes of all other later produced tubs.
  • the shallow n-well 13 is typically implemented as a retrograde well with phosphorus as a dopant at an energy of about 500 keV and a dose of approximately 5 * 10 12 cm "2.
  • the protected area of the silicon surface is about 0.5 microns deep.
  • the dopant is short ieeg driven, less than 50 minutes at below 1050 0 C. Basically, a further conductive n-type dopant of arsenic is possible. the local concentration of dopant exceeds the shallow n-well that of the deep n-well.
  • the source diffusion 14 is arranged as a highly doped, n-conductive region of conventional concentration of about 10 20 cm -3 .
  • the source region 14 lies in a deep p-doped well 15 (FIG. DP wall), which adjoins the substrate 10 and in which a flat p-well 17 (SP waveguide) is embedded, in addition to the source region 14, a highly doped region 16 with p-conductivity is arranged, which as well the source extends from the surface of the substrate into the shallow p-well 17 and is provided for contacting the substrate (body connection).
  • the deep p-well 15 is typically produced with boron as a dopant and a concentration of about 10 13 cm -3 by implantation with about 300 keV, followed by a medium-length thermal driving step of, for example, more than 100 minutes at more than 1100 0 C.
  • the shallow p-well 17 is typically implemented as a retrograde well with boron and an energy of less than 150 keV and a concentration of about 10 13 cm -3 .
  • a short ⁇ intreib Colour is carried out with the conditions described.
  • the p-well region 17 ends approximately 0.5 ⁇ m below the silicon surface.
  • the gate electrode 18 On a gate oxide 19, which extends from the source terminal 14 to the field oxide 20a in the direction of the drain terminal 12, and on a part of the adjoining field oxide 20a, the gate electrode 18 is arranged.
  • the gate electrode 18 forms the gate in the region between the source 14 and the field oxide 20a, below which the n-channel KN of the high-voltage transistor is located in the p-well 15 or 17.
  • the gate electrode 18 acts as a field plate and serves to control the electric field in the drift path of the n-well 21, which is located below the field oxide.
  • the gate electrode comprises a polysilicon layer, to which in the case of high-voltage transistors a spaced-apart metal layer used as a field plate is electrically conductively connected (see, for example, Fig. 5).
  • n-well 21 and the flat n-well 13 act in their area below the field oxide as a drain extension and as a drift path for the charge carriers from the channel region. With the field plate takes place here in the lateral direction between the source and drain control of the electric field.
  • the length of the drift path from n-well 21 and shallow n-well 13 is adapted to the desired operating voltage of the transistor.
  • FIG. 9 shows the dependence of the doping concentration, expressed as a logarithmic value, on the depth T of the substrate.
  • the shallow n-well 13 causes the doping concentration from the drain 12 to the n-well 21, shown in phantom by itself, to be dotted with the help of the flat n-well 13 alone is indicated, is significantly raised in the transition area.
  • the flat n-well 13 contributes to even out the electric field strength (adaptive RESURF or adaptive REduced SURface Field).
  • the shallow p-well 17 below the source 14 allows the deep p-well 15 to be doped lower than without the well 17, so as to smoothly adjust the p-concentration of the wells 17 and 15 towards the substrate 10, see Figure 9, profile BB.
  • the illustrated transistor is e.g. suitable for use up to 50V.
  • FIG. 1B shows a variant in which, in contrast to the uniform doping according to FIG. 1A, the flat n-well 13 has a step-shaped profile and extends further below the field oxide regions 20a and 20b than in FIG. 1A.
  • the medium-deep n-well 21 is here replaced by a deep n-well 11.
  • the drift zone is formed by the deep n-well 11 and the shallow n-well 13.
  • FIG. 2 shows sections of selected method steps on the basis of corresponding schematic sections through the transistor.
  • FIG. 2A shows the implantation for producing the n-doped well 21 (N well).
  • a resist mask directly on the p-doped substrate 10 does not cover areas to be implanted.
  • the mask is patterned in the region to be doped into a preferably regular pattern of openings which form, for example, a striped pattern.
  • two openings of the resist mask are shown, correspondingly initially separate implanted areas are generated.
  • the implantation can be carried out as an oblique implantation. In this case, the substrate during the implantation or in each case between two implantation steps by a rotation angle of e.g. each 90 ° is rotated.
  • FIG. 2B shows the n-doped well 21 after the removal of the resist mask.
  • FIG. 2C shows the implantation of the deep p-doped well 15 by means of a further resist mask. Because of their lesser lateral extent, a single opening in the resist mask is sufficient here. Subsequently, the mask is removed, and thereafter field oxide regions 20a to 20c are generated by local oxidation. In parallel, the driving in of the doping can take place, with the deep p-doped well 15 increasing to its desired lateral and vertical extent.
  • openings for implanting dopant for the flat n-well 13 (FIG. 2E) and the flat p-well 17 (FIG. 2F) are generated and the corresponding dose is implanted.
  • the resist mask has a larger opening than the underlying field oxide areas, so that the projecting ends of the field oxide areas lead to a partial shading, which due to the resulting lower penetration depth or implanted dose in this area in the total shown in the figure stepped profile for the flat n-well 13 expresses.
  • the finished transistor with this profile is also shown in Figure IB.
  • FIG. 3 shows a high-voltage transistor with a p-channel. Compared with FIG. 1, corresponding functional regions are increased by one hundred without consideration of the doping type Reference numeral.
  • a deep n-well 111 (DN-well) is located below the source and drain regions and isolates them from the substrate. For this reason, the body terminal 116 can not be connected to the substrate. The channel can therefore assume a higher potential than the substrate, in contrast to the non-insulated transistors without insulating well. Thus, this insulated transistor is operable as a PMOS and can be switched to the highest potential.
  • the deep n-well 111 is typically generated with phosphorus as a dopant and a dose of about 10 13 cm "2 by implantation with about 300 keV.
  • the depth of the pn junction to the substrate will In the deep n-well 111, the shallow n-well 113 (SN-waveguide) is arranged, which accommodates the highly p-doped source region 114.
  • the highly n-doped region 116 is provided In the window CC of the field oxide is the highly p-doped drain 112, below which a flat p-well 117 is implanted in the p-well 115.
  • the wells are made together with the corresponding wells of the same conductivity type according to Figure 1, since their production under the same conditions and thus in the same step can take place nn.
  • a polysilicon gate electrode 118 is arranged above the p-channel region KP and isolated therefrom by a gate oxide 119.
  • the gate electrode extends as a field plate except for the gate oxide 20d.
  • the thickness of the gate oxide may be in this and other embodiments in Depending on the desired dielectric strength can be selected, with voltage strengths compared to the lying on 0 V source of, for example, a maximum of 3.3 V, 5.5 V and 20 V can result.
  • the concentration profile in the vertical direction to the substrate surface is shown for the drain connection 112 and the source connection 114 with reference to FIG. 9, profiles C-C and D-D in corresponding scaling.
  • C-C represents a cross-section through the drain zone
  • D-D represents a cross-section through the source zone, the corresponding regions and troughs being designated.
  • the double-well arrangement below the drain leads to a smoothing of the concentration profile of the doping.
  • FIG. 4 shows selected process stages in the production of the high-voltage transistor with p-channel described in FIG.
  • FIG. 4A shows the implantation of the deep n-well 111, which, as shown and described in connection with FIG. 2A, takes place via a resist mask with a pattern, for example strip-shaped openings.
  • the advantages already described are achieved. Because of the larger lateral extent of the deep n-well 111, a larger number of openings is provided here. This results in a particularly uniform doping of the deep n-well, which is shown in Figure 4A after driving and removing the resist mask.
  • the implantation for the deep p-well 115 occurs, again via a resist mask and shown in FIG. 4C.
  • FIG. 4C shows the implantation for the deep p-well 115
  • FIG. 4D shows the arrangement after the driving in of the deep p-well 115 and after the generation of the field oxide regions 20.
  • the implantation of the flat p-well 117 takes place, whereby again a Resist mask is used.
  • Field oxide protrusions protruding into the mask opening ensure a stepped doping profile through greater shading of the implantation.
  • a shallow n-well 113 is implanted (FIG. 4F) and driven in.
  • Fig. 5 it is shown how the concept of multiple wells for respectively source and drain embedding on transistors for even higher voltages, e.g. for voltages up to 150 volts, expandable.
  • an n-well 221 (N-wave) is arranged in a simple manner between the deep n-well 211 and the flat n-well 213 of the n-channel transistor.
  • the concentration and thus the field strength reduction can be further smoothed vertically and parallel to the substrate surface and avoid a field strength increase in the vertical and in the lateral direction.
  • elements corresponding to FIG. Element 2xy of FIG. 3 corresponds to element xy of FIG. 1.
  • the corresponding concentration curve below the drain zone as a function of the substrate depth is shown in FIG. 9 on the basis of the cross-sectional profile E-E.
  • the basic idea of the invention namely to arrange, scale and apply a plurality of differently doped wells under the drain and the source connection in each case, can be applied to arrangements for different voltage requirements.
  • further advantageous embodiments can be developed with process steps that are available from the low-voltage process.
  • the embodiment of Figure 5 completely from the substrate isolated when only the deep n-well 211 extends below the deep p-well 215 and embeds it.
  • the principle low-voltage process with only appropriately trained masks must be made.
  • the width of the field oxide regions 20 is increased from, for example, 4 .mu.m to 10 .mu.m, as in the example according to FIG. 1 or 3, so that substantially higher breakdown voltages can be achieved.
  • FIG. 6 shows sections of selected method steps in the manufacture of the high-voltage transistor of FIG. 5 on the basis of corresponding schematic sections through the transistor.
  • Fig. 5A the implantation for the deep n-well 211 is shown with a resist mask provided in the region of the well to be generated with a pattern of openings. Because of the larger lateral extent of the deep n-well, more openings are provided in the resist mask than in FIG. 2A.
  • Fig. 6B the originally separated implanted regions are grown together into a deep n-well 211 with a uniformly extending doping.
  • FIG. 6C shows the implantation for the n-well 221 (N-wave).
  • FIG. 7 shows a detail of a schematic cross section through an n-channel high-voltage transistor which is completely embedded in a deep n-well 311 and thus insulated from the p-doped substrate 310 by a semiconductor junction.
  • the drain 312 is embedded in a shallow n-well 313.
  • the source is embedded in a shallow p-well 317 and this deep p-well 315.
  • the deep p tub 315 extends below the drift area where it is compensated by the shallow n-tub.
  • the n-channel KN forms directly under the gate 318 in the region of the deep and shallow p-well 315/317.
  • the gate oxide is not shown separately.
  • FIGS. 8A and 8B show implantation and driving in of the deep N-type well 311 for the transistor shown in FIG. Again a resist mask with a pattern of openings is chosen. In this case, it must again be taken into consideration that shadowing takes place during implantation through the resist ribs arranged above the doping region and the dose to be set is set correspondingly higher than would be necessary for a mask with only one opening.
  • Figures 8C and 8D show implantation and driving of the deep p-well 315 and the corresponding parallel generated field oxide regions 320.
  • Figure 8E shows the implantation for a shallow n-well 313 under the drain region 314 and a drift region in the gate or N-channel direction. Feldoxidabschattungen lead corresponding places to lower penetration or lower implanted dose.
  • FIG. 8F shows the implantation for the flat p-well 317 below the source.
  • FIG. 9 shows the doping profiles along the indicated sections of components, which have already been referred to together with FIGS. 1, 3 and 5.
  • Figure 10 shows a detail in schematic cross-section of a low-voltage transistor (NV transistor), the wells can be prepared with the same process steps as that of the described high-voltage transistors.
  • Source and drain for the NV-PMOS are embedded in the well known n-wells 411 (DN) and 413 (SN).
  • the source and drain for the NV NMOS are embedded in the shallow p-well 417 (SP) and these in turn are embedded in a deep p-well 415 (DP).
  • SP shallow p-well 417
  • DP deep p-well 415
  • the deep n-well 411 extends under NV-NMOS and NV PMOS and isolates the low-voltage transistor from the p-substrate.
  • the gates 418 can be manufactured for NMOS and PMOS in the same process step and thus at a reduced cost. But it is also possible to choose the gate thicknesses for both channels differently, so that separate process steps are required.
  • the gate oxides are not shown separately in the figure.
  • FIG. 11 shows sections of selected method steps in the production of the low-voltage transistor on the basis of corresponding schematic sections through the transistor.
  • Fig. IIA shows the implantation of the deep N-well 411, which occurs prior to implantation and drive-in of all shallower wells.
  • FIG. IIB shows the arrangement after driving in the doping and thus the finished deep n-well 411. Subsequently, according to FIG. 1C, the implantation of the deep p-well 415 takes place under the entire NV-NMOS region.
  • Figure HD shows the arrangement after generating field oxide regions 20 (FOX) and after driving in the deep p-well 415.
  • FOX field oxide regions 20
  • Figure HE shows the implantation of the shallow n-well 413 in the regions to be protected or not to be implanted with a resist mask are covered.
  • Figure HF shows the corresponding implantation of the flat p-well 417.
  • the gates are generated via corresponding gate oxide regions and source and drain are implanted separately for NV-PMOS and NV-NMOS transistor (not shown in the figure).
  • Figure 12 shows schematically the composition of a low-voltage transistor and a high-voltage transistor of the type described for different conductivity types.
  • the n-channel high-voltage transistor described in FIG. 1 is designated HVN
  • the p-channel high-voltage transistor described in FIG. 3 is designated HVP.
  • the n-channel low-voltage transistor is arranged as LVN with drain 412, source 414 and gate 418 in a deep p-well 415.
  • a flat p-well 417 is provided here.
  • the channel zones are uniformly labeled KN for the n-channel type and KP for the p-channel type.
  • a deep n-well 411 of the p-channel low-voltage transistor LVP is arranged.
  • a shallow n-well 413 is provided as the body, in which drain 412, source 414 and gate 418 are arranged.
  • the field oxide ranges are given as unity 20.
  • the (middle-depth) n-well 21, 221, the deep n-wells 11, 111, 211, 311, 411, the shallow n-wells 13, 113, 313 and 413, the deep p-wells 15, 115, 315 and 415 and the flat p-wells 17 and 117 are each manufactured with the same process steps of the low-voltage process.
  • the deep n- or p-doped wells are first implanted by means of appropriate masks and then implanted the shallow n- or p-doped wells. Only then are the other structures of the semiconductor device such as field oxides and source or drain Connections made.
  • implantation of a (medium-deep) n-doped or p-doped well can take place between a deep and a shallow well, if this should be necessary for the later intended use at very high operating voltages.
  • the so-called reuse of the tubs or their masks allows a very cost-effective production process.
  • n-well 413 forms the channel region (body) for the low-voltage PMOS transistor and at the same time the body 113 of the high-voltage PMOS transistor.
  • the n-well 13 or 213 and 221 for the field strength reduction (drain engineering) is used below the drain 12 of the high-voltage NMOS transistor and 212 of the high-voltage transistor.
  • the low-doped deep n-well 11 or 111, 211 or 411 generally acts as an insulating element with respect to the substrate 10 or 110 or 210.
  • the deep n-well 111 serves as insulation of the drift path 115 of the high-voltage PMOS transistor with respect to FIG Substrate or serves as a body of the high-voltage PMOS transistors.
  • the deep n-well 211 serves as a drift path for the high-voltage NMOS transistor.
  • the deep p-well 115 together with the flat p-well 117, the drift path of the high-voltage PMOS transistor according to Figure 2.
  • the deep p-well 15 and 215 serves as the channel region of the high-voltage NMOS transistor or the maximum volt NMOS transistor ( Figures 1 and 5).
  • the flat p-well 17 or 217 serves as a channel region of the high-voltage NMOS transistor or of the high-voltage NMOS transistor according to FIGS. 1 and 3, respectively p-well 117 for field strength reduction in the drain region in the high-voltage PMOS transistor.
  • the flat p-well 417 is used as a channel stopper in the LVN.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Es ist ein Hochvolttransistor vorgesehen mit einer Wanne eines ersten Leitfähigkeitstyps, die in inem Substrat (10) eines zweiten Leitfähigkeitstyps angeordnet ist, mit einer Source (14), einer Drain (12) und einer Gateelektrode (18) oberhalb einer zwischen der Source und der Drain gebildeten Kanalzone (KN, KP), wobei jeweils mehrere gestaffelte und ineinander verschachtelte Wannen (21, 13, 15, 17) gleichen Leitfähigkeitstyps sich von der Source (14) bzw. der Drain (12) in das Substrat (10) erstrecken und wobei die Dotierungskonzentration (log c) der Wannen von der Substratoberfläche mit zunehmender Tiefe (T) als auch lateral im Wesentlichen abnimmt und geglättet ist. Damit werden Feldstärkeüberhöhungen sowie ein unbeabsichtigter Durchbruch vermieden. Ferner wird ein Herstellungsverfahren angegeben.

Description

Beschreibung
Hochvolttransistor und Verfahren zu seiner Herstellung
Die Erfindung betrifft einen Hochvolttransistor mit einer Wanne eines ersten Leitfähigkeitstyps, die in einem Substrat eines zweiten Leitfähigkeitstyps angeordnet ist, mit einer Source, einer Drain und einer Gateelektrode oberhalb einer zwischen Source und Drain gebildeten Kanalzone. Ferner betrifft die Erfindung ein Verfahren zu seiner Herstellung und ein Verfahren zur gemeinsamen Herstellung eines Hochvolttransistors und eines Niedervolttransistors.
Die an sich bekannte Herstellung von Hochvolttransistoren (Feldeffekttransistoren) in integrierten Schaltungen führt regelmäßig zu optimierten Transistoren für den gewünschten Spannungsbereich. Dieser kann sich von mehr als 10 Volt bis zu 150 Volt und darüber hinaus erstrecken. Typische Anwendung ist die Automobiltechnik, in der neben logischen Schaltungselementen auch Schalter für die Batteriespannungsebenen und für die Beherrschung von Störpulsen (bursts) vorgesehen werden müssen. Diese Hochvolttransistoren sind grundsätzlich mit Prozessen herstellbar, wie sie für CMOS-Schaltungen mit Einsatzbereichen von 3,3 Volt bzw. 5 Volt verwendet werden. Allerdings ist diese Herstellung aufwendig und teuer, weil eine Mehrzahl zusätzlicher Masken und Prozessschritte notwendig sind und/oder ein großer Platzbedarf des Hochvolttransistors resultiert.
Vertikale Hochvolttransistoren werden oftmals mit Hilfe einer Epitaxieschicht erzeugt, deren Dicke und Konzentration für den gewünschten Spannungsbereich optimiert werden muss. Die verwendeten Schichtdicken können schnell bei 10 μm oder darüber liegen, was nur mit einer sehr aufwändigen Epitaxieabscheidung realisierbar ist. Die notwendige vergrabene Schicht (buried layer) , ihre Dotierung und Kontaktierung durch die Epitaxieschicht (sinker) erfordern etliche speziell für den Hochvolttransistor notwendige Prozessschritte. Um die Transistorfläche, d.h. seine laterale Ausdehnung zu optimieren, muss die Dicke der Epitaxieschicht an die gewünschte Spannungsebene angepasst werden.
Der Versuch, Hochvolttransistoren als laterale Transistoren in Verbindung mit einem Niedervoltprozess für Logiktransistoren herzustellen, führt zu anderen Schwierigkeiten. So müssen die elektrischen Feldstärken so beherrscht werden, dass an den Stellen höchster Feldstärkekonzentration kein Durchbruch auftritt, der zu Fehlfunktionen oder zur Zerstörung des integrierten Schaltkreises führen kann. In der Regel führt diese Anforderung zu einem großen Platzbedarf für die Hochvolttransistoren und damit zu hohen Chipkosten.
Aus der US 6,455,893 Bl ist ein lateraler Hochvolttransistor bekannt, der einen geringeren Platz benötigt, weil die am hochdotierten Drain auftretende elektrische Feldstärke mittels einer geringer dotierten Drain-Erweiterung und einer Feldplatte reduziert wird. Der beschriebene Transistor ist auch für CMOS-Prozesse mit weniger als 1 μm Strukturbreite einsetzbar. Jedoch führt das Dokument an, dass die Spannungsfestigkeit des Transistors eingeschränkt ist, weil das retrograde Implantationsprofil in den Randbereichen der Drain-Erweiterung zu einem wenig geeigneten Dotierungsmuster führt. Aus der US 6 677 210 Bl ist ein weiterer HV Transistor bekannt, der eine Driftzone aufweist, innerhalb der die Konzentration der Majoritätsladungsträger durch eine Kombination verschiedener dotierter Wannen zum Drainbereich hin in lateraler Richtung kontinuierlich ansteigt.
Es ist Aufgabe der Erfindung, einen verbesserten lateralen Hochvolttransistor und ein Herstellverfahren für eine Submikron-Technologie anzugeben, die auf einem Herstellprozess für Niedervolttransistoren beruhen.
Diese Aufgabe löst die Erfindung mit den Merkmalen der unabhängigen Patentansprüche. Ausgestaltungen der Erfindung sind in weiteren Ansprüchen gekennzeichnet.
Bei dem erfindungsgemäßen Hochvolttransistor erstrecken sich jeweils mehrere gestaffelte Wannen gleichen Leitfähigkeitstyps von der Source bzw. der Drain ausgehend derart zum Substrat hin, dass die Dotierungskonzentrationen der Wannen mit zunehmender Tiefe im Wesentlichen abnimmt und einen geglätteten Konzentrationsverlauf hat. Gestaffelt meint in diesem Zusammenhang, dass die tiefstgelegene Wanne die größte laterale Ausdehnung hat und dass in ihr die nächsthöher gelegene Wanne gleichen Leitfähigkeitstyps eingebettet ist. In der letzteren Wanne wiederum ist bei Bedarf eine weitere Wanne gleichen Leitfähigkeitstyps eingebettet oder aber gleich die p+- oder n+-Zonen für Source bzw. Drain für die PMOS oder NMOS Transistoren.
Die an Source bzw. Drain nächstanschließende Wanne hat eine geringere Dotierung als die Source bzw. Drain, ebenso hat jede anschließende tiefere und breitere Wanne eine geringere Dotierung als die jeweils höhere und schmälere, wobei
ό schließlich die tiefstgelegene Wanne die geringste Dotierung aufweist.
Es ist vorteilhaft, wenn die an den Sourcebereich oder den Drainbereich unmittelbar anschließende Wanne als flache Wanne ausgebildet ist.
Wenn die vorgenannte flache Wanne als retrograde Wanne hergestellt ist, liegt das Maximum der
Dotierstoffkonzentration nicht an der Wannenoberfläche, sondern tiefer.
Durch thermische Schritte, die bei der Herstellung der integrierten Schaltung zwangsläufig erforderlich sind, diffundieren die Dotierstoffe der gestaffelten Wannen aus . Dabei werden große Dotierstoffunterschiede ausgeglichen, was dann in vertikaler als auch lateraler Richtung zu einem gleichmäßigeren Konzentrationsverlauf der Dotierstoffe führt und damit zu einer gleichmäßigeren Feldverteilung bei am Transistor anliegender Betriebsspannung. Die gleichmäßige Feldverteilung garantiert eine maximale Durchbruchspannung, da Durchbrüche nur an Stellen mit hohen Potentialgradienten erfolgen und solche beim erfindungsgemäßen Transistor nicht auftreten.
Man kann bei der Erfindung von einem Technologiekonzept für einen spannungs-skalierbaren lateralen Hochvolttransistor bzw. Hochvoltprozess sprechen. Dabei bestimmt letztlich der vorgesehene Bereich der Betriebsspannung nicht nur die lateralen Abmessungen insgesamt, sondern auch die Zahl der gestaffelten Wannen. Bereits mit vier Wannen, jeweils einer tiefen n- bzw. p-Wanne und einer darin entsprechend eingebetteten flachen n- bzw. p-Wanne ist es möglich, im gleichen Prozess neben Niedervolttransistoren beider Kanaltypen auch Hochvolttransistoren beider Kanaltypen herzustellen.
Vorteilhaft ist gemäß der Erfindung, dass Lithographiemasken und Wannen in unterschiedlichen Verwendungen für andere Transistortypen wieder eingesetzt werden können (reuse) bzw. mit dem gleichen Schritt gleichartige Wannen für unterschiedliche Bauelementtypen hergestellt und so gemeinsam im selben Maskenschritt gefertigt werden können. Die geringe Anzahl der Lithographiemasken ist ein entscheidender Faktor, um die Prozessschritte zu verringern, die Qualität des herzustellenden Produkts zu erhöhen und die Kosten zu reduzieren. Dadurch wird auch die Akzeptanz des beschriebenen Hochvoltprozesses erhöht.
Im folgenden wird die Erfindung anhand von
Ausführungsbeispielen und den dazu gehörigen Figuren näher erläutert. Die Figuren und die Parameterangaben dienen allein der Veranschaulichung der Erfindung und sind daher nur schematisch und nicht maßstabsgetreu ausgeführt. Der besseren Übersichtlichkeit halber sind Grenzbereiche aller beschriebenen Wannen mit durchgezogenen Linien dargestellt; es versteht sich jedoch, dass keine scharfen Grenzen auftreten. Gleiche oder gleich wirkende Elemente mit gleichen Bezugszeichen versehen. Es zeigen:
Figur 1 einen schematischen Querschnitt durch einen erfindungsgemäßen Hochvolttransistor mit n-Kanal,
Figur 2 ausgewählte Verfahrensstufen bei der Herstellung des Hochvolttransistors von Figur 1 im schematischen Querschnitt, Figur 3 einen schematischen Querschnitt durch einen erfindungsgemäßen Hochvolttransistor mit p-Kanal,
Figur 4 ausgewählte Verfahrensstufen bei der Herstellung des Hochvolttransistors von Figur 3
Figur 5 einen schematischen Querschnitt durch einen erfindungsgemäßen Hochvolttransistor mit n-Kanal und gesteigerter Spannungsfestigkeit,
Figur 6 ausgewählte Verfahrensstufen bei der Herstellung des Hochvolttransistors von Figur 5,
Figur 7 einen schematischen Querschnitt durch einen erfindungsgemäßen Hochvolttransistor mit n-Kanal und Isolation gegen das Substrat,
Figur 8 ausgewählte Verfahrensstufen bei der Herstellung des Hochvolttransistors von Figur 7,
Figur 9 Dotierungsprofile für einen erfindungsgemäßen
Hochvolttransistor gemäß Figur 1, 3 und 5 entlang der dort eingezeichneten Schnitte,
Figur 10 einen schematischen Querschnitt durch einen erfindungsgemäßen Niedervolttransistor,
Figur 11 ausgewählte Verfahrensstufen bei der Herstellung des Niedervolttransistors von Figur 1, Figur 12 einen schematisehen Querschnitt durch ein
Halbleitersubstrat mit zwei Niedervolttransistoren und zwei erfindungsgemäßen Hochvolttransistoren.
Die Ausführungsbeispiele beziehen sich auf eine 0,35 μm CMOS- Technologie, wie sie an sich für Niedervoltanordnungen bekannt ist. Diese Transistortechnologie erfordert im Gegensatz zu Prozesstechnologien mit größeren Strukturen eine vergleichsweise hohe Oberflächenkonzentration für die Transistorelemente .
Gemäß Figur 1 ist in einem z.B. mit Bor p-dotierten Substrat 10 eine n-dotierte Wanne 21 angeordnet. Die n-Wanne 21 ist mitteltief und erstreckt sich unterhalb eines Feldoxidgebietes 20a und 20b. Im Ausführungsbeispiel reicht die n-Wanne sogar beidseitig über das Feldoxidgebiet hinaus. Die n-Wanne entspricht der n-Wanne des Niedervoltprozesses und kann mit derselben Maske wie letztere hergestellt werden.
Das Feldoxidgebiet 20 ist unterbrochen durch ein erstes Fenster A-A, in dem die Draindiffusion 12 als hoch dotiertes n-leitendes Gebiet üblicher hoher Dotierstoffkonzentration von ca. 1020 cm-3 liegt. Unterhalb der Draindiffusion 12 liegt eine flache n-dotierte Wanne 13 (SN Well) , die niedriger dotiert ist als die Draindiffusion 12.
Das Bor-dotierte Substrat hat typischerweise eine Konzentration von ca. 3 bis 9*1014 cm"3. Die n-Wanne 21 wird typischerweise mit Phosphor als Dotierstoff und einer Dosis von ca. 1013 cm"2 durch Implantation mit der Energie von ca. 300 keV erzeugt. Mit einem langen thermischen Eintreibschritt von z.B. mehr als 180 Minuten und insbesondere mehr als 200 Minuten bei mehr als 1050 0C wird die Tiefe des pn-Übergangs zum Substrat bei etwa 3 μm unterhalb des Feldoxids 20 eingestellt. Durch die lange Ausdiffusion entsteht eine vergleichsweise niedrige Volumenkonzentration der n-Wanne 21. Möglich ist es jedoch auch, eine zusätzliche n-Wanne noch tiefer einzutreiben, z.B. bei einer Temperatur von mehr 1100° für mehr als 600 Minuten. Man erhält eine sog. DN-WeIl. Diese Wanne sieht dann das größte thermische Budget und muss daher als erste Wanne im Prozessfluss eingetrieben werden. Zusätzlich sieht sie dann auch die thermischen Prozesse aller anderen später erzeugten Wannen.
Die flache n-Wanne 13 wird typischerweise als retrograde Wanne mit Phosphor als Dotierstoff und einer Energie von ca. 500 keV sowie einer Dosis von ca. 5*1012 cm"2 ausgeführt. Der geschützte Bereich unter der Siliziumoberfläche ist etwa 0,5 μm tief. Der Dotierstoff wird kurz, d.h. z.B. weniger als 50 Minuten bei unter 1050 0C eingetrieben. Grundsätzlich ist als weiterer n-leitfähiger Dotierstoff Arsen möglich. Die lokale Konzentration an Dotierstoff übersteigt bei der flachen n- Wanne diejenige der tiefen n-Wanne.
In einem zweiten Fenster B-B zwischen dem Feldoxid 20a und dem Feldoxid 20c ist die Sourcediffusion 14 als hoch dotiertes, n-leitfähiges Gebiet üblicher Konzentration von ca. 1020 cm"3 angeordnet. Der Sourcebereich 14 liegt in einer tiefen p-dotierten Wanne 15 (DP-WeIl) , die sich an das Substrat 10 anschließt und in die ihrerseits eine flache p- Wanne 17 (SP-WeIl) eingebettet ist. Zusätzlich ist neben dem Sourcebereich 14 ein hoch dotiertes Gebiet 16 mit p- Leitfähigkeit angeordnet, das ebenso wie die Source von der Oberfläche des Substrats bis in die flache p-Wanne 17 reicht und für die Kontaktierung des Substrats (body-Anschluss) vorgesehen ist. Die tiefe p-Wanne 15 wird typischerweise mit Bor als Dotierstoff und einer Konzentration von ca. 1013 cm"3 durch Implantation mit ca. 300 keV erzeugt. Danach folgt ein mittellanger thermischer Eintreibschritt von z.B. mehr als 100 Minuten bei mehr als 1100 0C. Die flache p-Wanne 17 wird typischerweise als retrograde Wanne mit Bor und einer Energie von unter 150 keV sowie einer Konzentration von ca. 1013 cm"3 ausgeführt. Es wird ein kurzer Ξintreibschritt mit den beschriebenen Bedingungen ausgeführt. Der p-Wannenbereich 17 endet ca. 0,5 μm unter der Siliziumoberfläche.
Auf einem Gateoxid 19, das sich von dem Sourceanschluss 14 bis zum Feldoxid 20a in Richtung auf den Drainanschluss 12 ausdehnt, sowie auf einem Teil des sich daran anschließenden Feldoxids 20a ist die Gateelektrode 18 angeordnet. Die Gateelektrode 18 bildet im Bereich zwischen Source 14 und Feldoxid 20a das Gate, unter dem sich in der p-Wanne 15 bzw. 17 der n-Kanal KN des Hochvolttransistors befindet. Oberhalb des Feldoxids 20a wirkt die Gateelektrode 18 als Feldplatte und dient zur Steuerung des elektrischen Feldes in der Driftstrecke der n-Wanne 21, die sich unter dem Feldoxid befindet. Die Gateelektrode umfasst eine Polysiliziumschicht, mit der bei Höchstvolttransistoren eine im Abstand darüber angeordnete als Feldplatte verwendete Metallschicht elektrisch leitend verbunden ist (siehe z.B. Fig. 5).
Die n-Wanne 21 und die flache n-Wanne 13 wirken in ihrem Bereich unterhalb des Feldoxids als Drain-Erweiterung und als Driftstrecke für die Ladungsträger aus dem Kanalbereich. Mit der Feldplatte erfolgt hierbei in lateraler Richtung zwischen Source und Drain eine Steuerung des elektrischen Feldes. Die Länge der Driftstrecke aus n-Wanne 21 und flacher n-Wanne 13 ist an die gewünschte Betriebsspannung des Transistors angepasst .
In vertikaler Richtung, d.h. von der Substratoberfläche des Drainanschlusses 12 oder des Sourceanschlusses 14 in Richtung auf das Substrat wird die Wirkung der jeweiligen tiefen und flachen Wannen aus den Querschnitten A-A bzw. B-B gemäß Figur 9 deutlich. Figur 9 zeigt die Abhängigkeit der Dotierungskonzentration, angegeben als logarithmischer Wert, von der Tiefe T des Substrats. Wie in Figur 9 A-A ersichtlich wird, bewirkt die flache n-Wanne 13, dass die Dotierungskonzentration von der Drain 12 zur n-Wanne 21, die für sich gestrichelt dargestellt ist, mit Hilfe der flachen n-Wanne 13, die für sich allein punktiert angedeutet ist, im Übergangsbereich deutlich angehoben wird. Damit ergibt sich ein geglätteter Verlauf der Dotierungskonzentration der Drain 12 hin zur n-Wanne 21 und damit ein gleichmäßigerer Verlauf der elektrischen Feldstärke. Auch in lateraler Richtung trägt die flache n-Wanne 13 zur Vergleichmäßigung der elektrischen Feldstärke bei (adaptive RESURF bzw. adaptive REduced SURface Field) .
In ähnlicher Weise ermöglicht die flache p-Wanne 17 unterhalb der Source 14, dass die tiefe p-Wanne 15 niedriger dotiert sein kann als ohne Wanne 17, so dass die p-Konzentration der Wannen 17 und 15 zum Substrat 10 hin geglättet angepasst wird, siehe Figur 9, Profil B-B. Der dargestellte Transistor ist z.B. für den Einsatz bis 50V geeignet.
Figur IB zeigt eine Variante, bei der die flache n-Wanne 13 im Gegensatz zur gleichförmigen Dotierung gemäß Fig. IA ein stufenförmiges Profil aufweist und sich weiter unter die Feldoxidbereiche 20 a und 20b erstreckt als in Figur IA. Die mitteltiefe n-Wanne 21 ist hier durch eine tiefe n-Wanne 11 ersetzt. Die Driftzone wird durch die tiefe n-Wanne 11 und die flache n-Wanne 13 gebildet.
Figur 2 zeigt ausschnittsweise ausgewählte Verfahrenschritte anhand entsprechender schematischer Schnitte durch den Transistor. In Fig. 2A ist die Implantation zur Herstellung der n-dotierten Wanne 21 (N Well) gezeigt. Eine Resistmaske direkt auf dem p-dotierten Substrat 10 deckt nicht zu implantierende Bereiche ab. Die Maske ist im zu dotierenden Bereich in ein vorzugsweise regelmäßiges Muster von Öffnungen strukturiert, die beispielsweise ein Streifenmuster bilden. In der Figur sind zwei Öffnungen der Resistmaske dargestellt, entsprechend werden zunächst voneinander getrennte implantierte Gebiete erzeugt. Die Implantation kann dabei als Schrägimplantation durchgeführt werden. Dabei kann das Substrat während der Implantation oder jeweils zwischen zwei Implantationsschritten um einen Drehwinkel von z.B. je 90° gedreht wird. Es können sich weitere Drehungen und weitere Implantationsschritte anschließen. Mit dieser Maßnahme lassen sich Abschattungseffekte der Resistmaske mit ihrem regelmäßigen Muster von Öffnungen ausnützen, um je nach Maskenmuster mit unterschiedlicher wirksamer Dosis zu implantieren. So kann mit einem gemeinsamen Implantationsverfahren in unterschiedlichen Bereichen mit unterschiedlich wirksamer Dosis implantiert werden. Das Drehen des Substrats dient auch dazu, innerhalb einer Maskenöffnung die Homogenität der Dotierung zu optimieren.
Nach der Implantation erfolgt das Eintreiben mittels eines geeigneten Temperaturbudgets zur verbreiterten und tieferen Wanne. Dabei wachsen die vorher getrennten implantierten Gebiete zu einem einzigen zusammenhängenden dotierten Gebiet der n-Wanne 21 zusammen, das eine einheitliche Dotierstärke aufweist. Auch werden so parallel zur Substratoberfläche verlaufende Höhenlinien des Dotierprofils erhalten. Figur 2B zeigt die n-dotierte Wanne 21 nach der Entfernung der Resistmaske .
Figur 2C zeigt die Implantation der tiefen p-dotierten Wanne 15 mittels einer weiteren Resistmaske. Wegen deren geringerer lateralen Ausdehnung genügt hier eine einzige Öffnung in der Resistmaske. Anschließend wird die Maske entfernt, und danach werden mittels lokaler Oxidation Feldoxidbereiche 20a bis 20c erzeugt. Parallel dazu kann das Eintreiben der Dotierung erfolgen, wobei sich die tiefe p-dotierte Wanne 15 bis zu ihrer gewünschten lateralen und vertikalen Ausdehnung vergrößert.
Mit weiteren Resistmasken werden Öffnungen zur Implantation von Dotierstoff für die flache n-Wanne 13 (Fig.2E) und die flache p-Wanne 17 (Fig.2F) erzeugt und die entsprechende Dosis implantiert. In Fig. 2E weist die Resistmaske eine größere Öffnung auf als die darunter liegenden Feldoxidbereiche, so dass die überstehenden Enden der Feldoxidbereiche zu einer Teilabschattung führen, die sich wegen der dadurch geringeren Eindringtiefe bzw. implantierten Dosis in diesem Bereich in dem in der Figur dargestellten insgesamt stufenförmigen Profil für die flache n-Wanne 13 äußert. Der fertige Transistor mit diesem Profil ist auch in Figur IB dargestellt. Für die flache p-Wanne 17 (Fig. 2F) wird hier kein entsprechendes Profil erzeugt.
Figur 3 zeigt einen Hochvolttransistor mit p-Kanal . Gegenüber Figur 1 sind entsprechende funktionale Gebiete ohne Berücksichtigung des Dotierungstyps mit um hundert erhöhten Bezugszeichen bezeichnet. Oberhalb des Substrats 110 ist eine tiefe n-Wanne 111 (DN-WeIl) angeordnet, die unterhalb der Source- und Drainbereiche liegt und diese gegen das Substrat isoliert. Aus diesem Grund kann der Body-Anschluss 116 keine Verbindung zum Substrat haben. Der Kanal kann daher ein höheres Potential als das Substrat annehmen, im Gegensatz zu den nicht isolierten Transistoren ohne isolierende Wanne. Damit ist dieser isolierte Transistor wie ein PMOS betreibbar und kann auf dem obersten Potential geschaltet werden. Die tiefe n-Wanne 111 wird typischerweise mit Phosphor als Dotierstoff und einer Dosis von ca. 1013 cm"2 durch Implantation mit ca. 300 keV erzeugt. Mit einem langen thermischen Eintreibschritt, wie beschrieben, wird die Tiefe des pn-Übergangs zum Substrat bei etwa 6 μm eingestellt. In der tiefen n-Wanne 111 ist die flache n-Wanne 113 (SN-WeIl) angeordnet, die den hoch p-dotierten Sourcebereich 114 aufnimmt. Zusätzlich ist das hoch n-dotierte Gebiet 116 vorgesehen. An die flache n-Wanne. 113 schließt sich in lateraler Richtung die tiefe p-dotierte Wanne 115 an, die sich unterhalb des Feldoxidgebiets 2Od, 2Oe erstreckt. In dem Fenster C-C des Feldoxids befindet sich die hoch p-dotierte Drain 112, unterhalb der eine flache p-Wanne 117 in der p- Wanne 115 implantiert ist. Die Wannen sind zusammen mit den jeweils entsprechenden Wannen gleichen Leitfähigskeitstyps gemäß Figur 1 hergestellt, da deren Herstellung unter den gleichen Bedingungen und damit im gleichen Schritt erfolgen kann.
Wie in Figur 1 ist eine Polysilizium-Gateelektrode 118 über dem p-Kanal-Gebiet KP und von diesem durch ein Gateoxid 119 isoliert angeordnet. Die Gateelektrode erstreckt sich als Feldplatte bis auf das Gateoxid 2Od. Die Dicke des Gateoxid kann in diesem und in anderen Ausführungsbeispielen in Abhängigkeit von der gewünschten Spannungsfestigkeit gewählt werden, wobei sich Spannungsfestigkeiten gegenüber der auf 0 V liegenden Source von z.B. maximal 3,3 V, 5,5 V und 20 V ergeben können.
Der Konzentrationsverlauf in vertikaler Richtung zur Substratoberfläche ist für den Drainanschluss 112 und den Sourceanschluss 114 anhand von Figur 9, Profile C-C und D-D in entsprechender Skalierung dargestellt. C-C stellt einen Querschnitt durch die Drainzone und D-D einen Querschnitt durch die Sourcezone dar, wobei die entsprechenden Bereiche und Wannen bezeichnet sind. Wie zu erkennen ist, führt die Doppel-Wannen-Anordnung unterhalb von Drain zu einer Glättung des Konzentrationsverlaufs der Dotierung.
In Figur 4 sind ausgewählte Verfahrensstufen bei der Herstellung des in Figur 3 beschriebenen Hochvolttransistors mit p-Kanal dargestellt. Figur 4A zeigt die Implantation der tiefen n-Wanne 111, die wie bei Figur 2A gezeigt und beschrieben über eine Resistmaske mit einem Muster z.B. streifenförmiger Öffnungen erfolgt. Dabei werden die bereits beschriebenen Vorteile erzielt. Wegen der größeren lateralen Ausdehnung der tiefen n-Wanne 111 ist hier eine größere Anzahl von Öffnungen vorgesehen. Es ergibt sich eine besonders gleichmäßige Dotierung der tiefen n-Wanne, die in Figur 4A nach dem Eintreiben und dem Entfernen der Resistmaske dargestellt ist. Als nächstes erfolgt die Implantation für die tiefe p-Wanne 115, die wieder über eine Resistmaske erfolgt und in Figur 4C dargestellt ist. Figur 4D zeigt die Anordnung nach dem Eintreiben der tiefen p-Wanne 115 und nach dem Erzeugen der Feldoxidbereiche 20. Vor allem in einem Bereich zwischen zwei Feldoxidbereichen erfolgt die Implantation der flachen p-Wanne 117, wobei wieder eine Resistmaske verwendet wird. In die Maskenöffnung überstehende Feldoxidausläufer sorgen durch stärkere Abschattung der Implantation für ein gestuftes Dotierprofil. Mit einer weiteren Resistmaske wird neben der tiefen p-Wanne 115 eine flache n-Wanne 113 implantiert (Fig.4F) und eingetrieben.
Gemäß Figur 5 ist anhand eines n-Kanal-Höchstvolttransistors gezeigt, wie das Konzept der Mehrfachwannen für jeweils die Source- und die Drain-Einbettung auf Transistoren für noch höhere Spannungen, z.B. für Spannungen bis 150 Volt, erweiterbar ist. Zum Abbau der hohen elektrischen Feldstärken an der Drain wird in einfacher Weise zwischen der tiefen n- Wanne 211 und der flachen n-Wanne 213 des n-Kanal-Transistors eine n-Wanne 221 (N-WeIl) angeordnet. Dadurch lässt sich der Konzentrations- und damit der Feldstärkeabbau senkrecht und parallel zur Substratoberfläche weiter glätten und eine Feldstärkeüberhöhung in vertikaler und in lateraler Richtung vermeiden. Im übrigen sind in Figur 5 Elemente, die Figur 1 entsprechen, durch Erhöhung um zweihundert gekennzeichnet, d.h. Element 2xy der Figur 3 entspricht Element xy der Figur 1. Den entsprechenden Konzentrationsverlauf unterhalb der Drainzone in Abhängigkeit von der Substrattiefe zeigt Figur 9 anhand des Querschnittprofils E-E.
Wie am Ausführungsbeispiel der Figur 5 klar wird, lässt sich der grundlegende Gedanke der Erfindung, nämlich unter dem Drain- und dem Sourceanschluss jeweils mehrere unterschiedlich dotierte Wannen anzuordnen, skalieren und auf Anordnungen für unterschiedliche Spannungsanforderungen anwenden. Dabei lassen sich mit Prozessschritten, die aus dem Niedervoltprozess zur Verfügung stehen, weitere vorteilhafte Ausführungsformen entwickeln. So kann z.B. die Ausführungsform nach Figur 5 vollständig vom Substrat isoliert werden, wenn nur die tiefe n-Wanne 211 sich auch unter der tiefen p-Wanne 215 erstreckt und diese einbettet. Auch für diese Ausführung eignet sich der prinzipielle Niedervoltprozess, wobei nur entsprechend ausgebildete Masken hergestellt werden müssen. Zum Beispiel ist im Hochvolttransistor gemäß Fig. 5 die Breite der Feldoxidbereiche 20 von z.B. 4μm wie im Beispiel gemäß Fig.l oder 3 auf lOμm vergrößert, womit wesentlich höhere Durchbruchspannungen erzielt werden können.
Figur 6 zeigt ausschnittsweise ausgewählte Verfahrenschritte bei der Herstellung des Hochvolttransistor von Figur 5 anhand entsprechender schematischer Schnitte durch den Transistor. In Fig.βA ist die Implantation für die tiefe n-Wanne 211 mit einer im Bereich der zu erzeugenden Wanne mit einem Muster an Öffnungen versehenen Resistmaske gezeigt. Wegen der größeren lateralen Ausdehnung der tiefen n-Wanne sind mehr Öffnungen in der Resistmaske vorgesehen als in Fig. 2A. In Fig. 6B sind die ursprünglich getrennten implantierten Gebiete zu einer tiefen n-Wanne 211 mit einer gleichmäßig verlaufenden Dotierung zusammengewachsen. Figur 6C ist die Implantation für die n-Wanne 221 (N-WeIl) gezeigt. Die Implantation erfolgt pro Transistor über eine einzige Öffnung in der Resistmaske mit einer Dosis 5*1012 bis l*1013 cm"2. Eingetrieben wird z.B. bei einer Temperatur von unter 115O0C für weniger als 250 Minuten. Es ergibt sich eine Eindringtiefe für die in Fig. 6D dargestellte Wanne von ca. 3μm. Daran kann sich mit den bereits anhand von Fig. 2C bis 2F beschriebenen Verfahrensschritten das Erzeugen einer tiefen p-Wanne 215, von Feldoxidbereichen 220 und von einer flachen n-Wanne 213 und einer flachen p-Wanne 217 anschließen. Figur 7 zeigt ausschnittsweise einen schematischen Querschnitt durch einen Hochvolttransistor mit n-Kanal, der vollständig in eine tiefe n-Wanne 311 eingebettet und so durch eine Halbleiterübergang gegen das p-dotierte Substrat 310 isoliert ist. Die Drain 312 ist in eine flache n-Wanne 313 eingebettet. Die Source ist in eine flache p-Wanne 317 und diese tiefe p-Wanne 315 eingebettet. Die tiefe p Wanne 315 reicht bis unter das Driftgebiet und ist dort durch die flache n-Wanne kompensiert. Der n-Kanal KN bildet sich direkt unter dem Gate 318 im Bereich der tiefen und flachen p-Wanne 315/317 aus. Das Gateoxid ist nicht extra dargestellt.
Figuren 8A und 8B zeigen Implantation und Eintreiben der tiefen n-Wanne 311 für den in Fig. 7 dargestellten Transistor. Es wird wieder eine Resistmaske mit einem Muster von Öffnungen gewählt. Dabei ist wieder zu berücksichtigen, dass durch die über dem Dotierungsgebiet angeordneten Resiststege eine Abschattung bei der Implantation erfolgt und die einzustellende Dosis entsprechend höher einzustellen ist, als es für eine Maske mit nur einer Öffnung erforderlich wäre. Figuren 8C und 8D zeigen Implantation und Eintreiben der tiefen p-Wanne 315 und die entsprechend parallel erzeugten Feldoxidbereiche 320. Figur 8E zeigt die Implantation für eine flache n-Wanne 313 unter dem Draingebiet 314 sowie ein Driftgebiet in Richtung Gate bzw. N-Kanal. Feldoxidabschattungen führen entsprechenden Stellen zu geringerer Eindringtiefe bzw. geringerer implantierter Dosis. Figur 8F zeigt die Implantation für die flache p-Wanne 317 unterhalb der Source.
Figur 9 zeigt die Dotierprofile entlang durch die angezeigten Schnitte von Bauelementen, auf die bereits zusammen mit den Figuren 1, 3 und 5 Bezug genommen wurde. Figur 10 zeigt ausschnittsweise im schematischen Querschnitt einen Niedervolttransistor (NV-Transistor) , dessen Wannen mit den gleichen Verfahrensschritten wie die der beschriebenen Hochvolttransistoren hergestellt werden können. Source und Drain für den NV-PMOS sind in die bekannten n-Wannen 411 (DN) und 413 (SN) eingebettet. Source und Drain für den NV-NMOS sind in die flache p-Wanne 417 (SP) und diese wiederum in eine tiefe p-Wanne 415 (DP) eingebettet. Die tiefe n-Wanne 411 erstreckt sich unter NV-NMOS und NV PMOS und isoliert den Niedervolttransistor gegen das p-Substrat. Die Gates 418 können für NMOS und PMOS im gleichen Verfahrensschritt und somit mit verringertem Aufwand hergestellt werden. Möglich ist es aber auch, die Gatedicken für beide Kanäle unterschiedlich zu wählen, so dass getrennte Verfahrensschritte erforderlich sind. Die Gateoxide sind in der Figur nicht extra dargestellt.
Figur 11 zeigt ausschnittsweise ausgewählte Verfahrenschritte bei der Herstellung des Niedervolttransistor anhand entsprechender schematischer Schnitte durch den Transistor. Fig. IIA zeigt die Implantation der tiefen n-Wanne 411, die vor Implantation und Eintreiben aller flacheren Wannen erfolgt. Figur IIB zeigt die Anordnung nach dem Eintreiben der Dotierung und somit die fertige tiefe n-Wanne 411. Anschließend erfolgt gemäß Fig. HC die Implantation der tiefen p-Wanne 415 unter dem gesamten NV-NMOS Gebiet. Figur HD zeigt die Anordnung nach dem Erzeugen von Feldoxidbereichen 20 (FOX) und nach dem Eintreiben der tiefen p-Wanne 415. Figur HE zeigt die Implantation der flachen n- Wanne 413, bei der zu schützende bzw. nicht zu implantierende Bereiche mit einer Resistmaske abgedeckt sind. Figur HF zeigt die entsprechende Implantation der flachen p-Wanne 417. Abschließend werden noch die Gates über entsprechenden Gateoxidbereichen erzeugt und Source und Drain getrennt für NV-PMOS und NV-NMOS Transistor implantiert (in der Figur nicht dargestellt) .
Figur 12 zeigt in schematischer Weise die Zusammenstellung eines Niedervolttransistors und eines Hochvolttransistors der beschriebenen Art für unterschiedliche Leitfähigkeitstypen. Der in Figur 1 beschriebene n-Kanal Hochvolttransistor ist mit HVN bezeichnet, während der in Figur 3 beschriebene p- Kanal Hochvolttransistor als HVP bezeichnet ist. Entsprechend sind der n-Kanal Niedervolttransistor als LVN mit Drain 412, Source 414 und Gate 418 in einer tiefen p-Wanne 415 angeordnet. Zusätzlich ist hier eine flache p-Wanne 417 vorgesehen. Die Kanalzonen sind einheitlich mit KN für den n- Kanal-Typ und KP für den p-Kanal-Typ bezeichnet .
In einer tiefen n-Wanne 411 ist der p-Kanal Niedervolttransistor LVP angeordnet. In der tiefen n-Wanne 411 ist eine flache n-Wanne 413 als body vorgesehen, in der Drain 412, Source 414 und Gate 418 angeordnet sind. Die Feldoxidbereiche sind einheitlich mit 20 angegeben.
Wie aus den Figuren zu erkennen ist, können die (mitteltiefe) n-Wanne 21, 221, die tiefen n-Wannen 11, 111, 211, 311, 411, die flachen n-Wannen 13, 113, 313 und 413, die tiefen p- Wannen 15, 115, 315 und 415 sowie die flachen p-Wannen 17 und 117 mit jeweils den gleichen Prozessschritten des Niedervoltprozesses hergestellt werden. Dabei werden mittels entsprechender Masken zuerst die tiefen n- bzw. p- dotierten Wannen implantiert und danach die flachen n- bzw. p-dotierten Wannen implantiert. Erst danach werden die anderen Strukturen der Halbleiteranordnung wie Feldoxide und Source- bzw. Drain- Anschlüsse hergestellt. Zwischen einer tiefen und einer flachen Wanne kann darüber hinaus die Implantation einer (mitteltiefen) n-dotierten bzw. p-dotierten Wanne erfolgen, wenn dies für den späteren Einsatzzweck bei sehr hohen Betriebsspannungen notwendig sein sollte. Die sogenannte Wiederverwendung (reuse) der Wannen bzw. deren Masken ermöglicht einen äußerst kostengünstigen Herstellprozess .
Die n-Wanne 413 bildet standardmäßig den Kanalbereich (body) für den Niedervolt-PMOS-Transistor und zugleich den body 113 des Hochvolt-PMOS-Transistors . Zugleich wird die n-Wanne 13 bzw. 213 und 221 für den Feldstärkeabbau (drain engineering) unterhalb der Drain 12 des Hochvolt-NMOS-Transistors bzw. 212 des Höchstvolttransistors eingesetzt.
Die niedrig dotierte tiefe n-Wanne 11 bzw. 111, 211 oder 411 wirkt allgemein als Isolationselement gegenüber dem Substrat 10 bzw. 110 oder 210. Zugleich dient die tiefe n-Wanne 111 als Isolation der Driftstrecke 115 des Hochvolt-PMOS- Transistors gegenüber dem Substrat bzw. dient als body der Hochvolt-PMOS-Transistoren. Im Ausführungsbeispiel der Figur 3 dient die tiefe n-Wanne 211 als Driftstrecke für den Höchstvolt-NMOS-Transistor .
Die tiefe p-Wanne 115 bildet zusammen mit der flachen p-Wanne 117 die Driftstrecke des Hochvolt-PMOS-Transistors gemäß Figur 2. Zugleich dient die tiefe p-Wanne 15 bzw. 215 als Kanalbereich des Hochvolt-NMOS-Transistors bzw. des Höchstvolt-NMOS-Transistors (Figuren 1 bzw. 5) .
Die flache p-Wanne 17 bzw. 217 dient als Kanalbereich des Hochvolt-NMOS-Transistors bzw. des Höchstvolt-NMOS- Transistors gemäß Figuren 1 bzw. 3. Weiter dient die flache p-Wanne 117 zum Feldstärkeabbau im Drainbereich beim Hochvolt-PMOS-Transistor . Zusätzlich wird die flache p-Wanne 417 bei den LVN als Kanalstopper eingesetzt.
Die beschriebene funktionale Mehrfachnutzung der dargestellten Wannen für verschiedene Transistoren bildet einen erheblichen Effizienzgewinn bei der Herstellung derartiger Hochvoltbauelemente mittels eines
Niedervoltprozesses. Mit nur 4 Wannen, nämlich einer flachen und einer tiefen n-Wanne sowie einer flachen und einer tiefen p-Wanne lassen sich sowohl Niedervolt- als auch Hochvolttransistoren gleichzeitig herstellen. Auf diese Weise sind gegenüber anderen Herstellverfahren derartiger gemischter Bauelemente eine bedeutende Zahl an Masken und an Lithographieschritten und somit an Prozesskosten einzusparen. Gleichzeitig können die Hochvolttransistoren und die Niedervolttransistoren unabhängig voneinander optimiert werden. Auch dadurch lässt sich insbesondere bei den lateralen Hochvolttransistoren Silizium- bzw. Substratfläche sparen, was sich ebenfalls kostengünstig auswirkt.
Bezugszeichenliste
(x)10 Substrat
(x) 11 tiefe n-Wanne
(x) 12 Drain
(x)13 flache n-Wanne
(x)14 Source
(x) 15 tiefe p-Wanne
(x) 16 Substratanschluss
(x) 17 flache p-Wanne
(x)18 Gateelektrode
(x)19 Gateoxid
20 Feldoxid
(x)21 (mitteltiefe) n-Wanne
KN n-Kanalbereich
KP p-Kanalbereich
mit (x)= 0, 1, 2, 3, 4

Claims

Patentansprüche
1. Hochvolttransistor mit einer Wanne eines ersten Leitfähigkeitstyps, die in einem Substrat eines zweiten Leitfähigkeitstyps angeordnet ist, mit einer Source, einer Drain und einer Gateelektrode oberhalb einer zwischen Source und Drain gebildeten Kanalzone, bei dem jeweils mehrere gestaffelte und ineinander verschachtelte Wannen
(11, 13; 15, 17; 111, 113; 115, 117) gleichen Leitfähigkeitstyps sich von der Source (14; 114) oder der Drain (12; 112) ausgehend zum Substrat (10) hin erstrecken, wobei die Dotierungskonzentration (log c) der Wannen sowohl mit zunehmender Tiefe (T) als auch lateral im Wesentlichen abnimmt und geglättet ist.
2. Hochvolttransistor nach Anspruch 1, bei dem bei einem n- Kanal-Typ (HVN) unterhalb der Drain (12) zunächst eine flache n-Wanne (13) mit niedrigerer
Dotierungskonzentration als die Drain gebildet ist, dass die flache n-Wanne in einer tiefen n-Wanne (11) oder einer n-Wanne (221) so gebildet ist, dass die Dotierungskonzentration in lateraler Richtung und zum Substrat hin abnimmt, dass unterhalb der Source (14) eine flache p-Wanne (17) mit höherer Dotierungskonzentration als eine die flache p-Wanne einbettende tiefe p-Wanne (15) vorgesehen ist, und dass die tiefe p-Wanne höher dotiert ist als das Substrat.
3. Hochvolttransistor nach Anspruch 2, bei dem unterhalb der flachen n-Wanne (213) zunächst eine n-Wanne (221) und dann eine diese einbettende tiefe n-Wanne (211) so vorgesehen sind, dass die Dotierungskonzentration mit zunehmender Tiefe zum Substrat hin im Wesentlichen abnimmt.
4. Hochvolttransistor nach einem der Ansprüche 1 bis 3, bei dem bei einem p-Kanal-Typ (HVP) unterhalb der Drain (112) zunächst eine flache p-Wanne (117) mit niedrigerer Dotierungskonzentration als die Drain gebildet ist, dass die flache p-Wanne in einer tiefen p-Wanne (115) so gebildet ist, dass die Dotierungskonzentration mit zunehmender Tiefe zum Substrat hin abnimmt, und dass unterhalb der Source (114) eine flache n-Wanne (113) mit höherer Dotierungskonzentration als eine unterhalb der flachen n-Wanne (113) angeordnete n-Wanne oder tiefe n- Wanne (111) vorgesehen ist.
5. Hochvolttransistor nach einem der Ansprüche 1 bis 4, bei dem die tiefste im Substrat liegende n-dotierte Wanne (xll) eine Isolation gegenüber dem Substrat bildet und tiefer als die tiefe p-Wanne (xl5) liegt.
6. Hochvolttransistor nach einem der Ansprüche 2 bis 5, bei dem die flache n-Wanne beziehungsweise p-Wanne (13, 113, 213; 17, 117, 217) als retrograde Wanne durch Ionenimplantation gebildet ist.
7. Hochvolttransistor nach einem der Ansprüche 1 bis 6, bei dem die n-Dotierung durch Phosphor oder Arsen und die p- Dotierung durch Bor erfolgt.
8. Hochvolttransistor nach einem der Ansprüche 1 bis 7, bei dem die Dotierungskonzentration der Wannen von Source bzw. Drain ausgehend in lateraler Richtung abnimmt.
9. Verfahren zur Herstellung eines Hochvolttransistors nach einem der Ansprüche 1 bis 8, bei dem der Hochvolttransistor mittels Prozessschritten eines an sich bekannten Niedervoltprozesses hergestellt wird.
10. Verfahren zur Herstellung eines Hochvolttransistors nach Anspruch 9, bei dem die jeweils gestaffelten Wannen gleichen Leitfähigkeitstyps zusammen mit Wannen eines jeweils entsprechenden Leitfähigkeitstyps des Niedervoltprozesses hergestellt werden.
11. Verfahren zur Herstellung eines Hochvolttransistors nach einem der Ansprüche 9 oder 10, bei dem die Dotierung der Wannen durch Ionenimplantation und Temperaturschritte so eingestellt wird, dass jeweils die Dotierungskonzentration der gestaffelten Wannen eines Leitfähigkeitstyps ab einer bestimmten Tiefe zum Substrat hin geglättet abnimmt.
12. Verfahren zur gemeinsamen Herstellung eines Hochvolttransistors und eines Niedervolttransistors, bei dem der Hochvolttransistor mittels Prozessschritten eines an sich bekannten Niedervoltprozesses hergestellt wird, wobei bei dem Hochvolttransistor jeweils gestaffelte Wannen gleichen Leitfähigkeitstyps unterhalb des Source- bzw. Drainbereichs zusammen mit Wannen eines jeweils entsprechenden Leitfähigkeitstyps des Niedervoltprozesses hergestellt werden.
13. Verfahren zur gemeinsamen Herstellung eines Hochvolttransistors und eines Niedervolttransistors nach Anspruch 12, bei dem die Dotierung der Wannen durch Ionenimplantation und Temperaturschritte so eingestellt wird, dass jeweils die Dotierungskonzentration der gestaffelten Wannen eines Leitfähigkeitstyps ab einer bestimmten Tiefe zum Substrat hin geglättet abnimmt.
14. Verfahren nach einem der Ansprüche 9 bis 13, bei dem zumindest eine der Wannen in größerer lateraler Ausdehnung als beim Niedervolttransistor erzeugt wird, wobei zur Implantation eine Maske mit einem regelmäßigen Muster von Öffnungen verwendet wird.
15. Verfahren nach Anspruch 14, bei dem bei der Implantation zur Definition der zu implantierenden und damit zu dotierenden Gebiete ein Resist zu einer Maske strukturiert wird, bei der der Bereich der zu implantierenden Fläche ein regelmäßiges Muster streifenförmiger zueinander paralleler Öffnungen aufweist.
16. Verfahren nach Anspruch 14 oder 15, bei dem das Substrat während der Implantation gedreht wird.
17. Verfahren nach Anspruch 16, bei dem die Implantation als Schrägimplantation durchgeführt wird und bei dem das Substrat während der Implantation oder jeweils zwischen zwei Implantationsschritten um einen Drehwinkel von je 90° gedreht wird.
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