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WO2006115208A1 - メモリ装置および半導体集積回路 - Google Patents

メモリ装置および半導体集積回路 Download PDF

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WO2006115208A1
WO2006115208A1 PCT/JP2006/308433 JP2006308433W WO2006115208A1 WO 2006115208 A1 WO2006115208 A1 WO 2006115208A1 JP 2006308433 W JP2006308433 W JP 2006308433W WO 2006115208 A1 WO2006115208 A1 WO 2006115208A1
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WO
WIPO (PCT)
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state change
electrode
memory device
voltage
pulse voltage
Prior art date
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Ceased
Application number
PCT/JP2006/308433
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English (en)
French (fr)
Inventor
Shunsaku Muraoka
Koichi Osano
Satoru Mitani
Hiroshi Seki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US11/883,653 priority patent/US7525832B2/en
Priority to KR1020077017586A priority patent/KR101317808B1/ko
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    • G11C2213/72—Array wherein the access device being a diode

Definitions

  • the present invention relates to a memory device and a semiconductor integrated circuit using a state change material whose resistance value changes according to a given pulse voltage.
  • Patent Document 1 This is disclosed in US Pat. No. 6,204,139 (Patent Document 1).
  • the technique disclosed in Patent Document 1 gives a predetermined electric pulse to these materials (hereinafter referred to as variable resistance materials) to increase or decrease the resistance value, and as a result, the resistance value changed as a result.
  • variable resistance materials materials
  • Patent Document 2 discloses a method of changing the resistance value of a variable resistance material by changing the pulse width of an electric pulse. Furthermore, Patent Document 2 describes an example of configuring a 1D1R (1-diode Z1 register) type memory array cell using these variable resistance materials as memory cells and using a diode as a memory cell selection element. . This configuration has a feature that the memory cell size is smaller than when a transistor is used as the memory cell selection element.
  • FIG. 21 shows a memory device (1D1R type nonvolatile memory device) 900 using the conventional variable resistance material disclosed in Patent Document 2.
  • a PZN junction diode N-type Si region 902, P-type Si region 903-1, 903-2
  • Electrode 904-1 is formed
  • lower electrode 904-2 is formed on P-type Si region 90 3-2 of the diode
  • contact plug is formed on N-type Si region 902 of the diode.
  • the lug 905 is formed, the variable resistance material 906 is formed on the lower electrodes 904-1 and 904-2, and the upper electrodes 907-1 and 907-2 are formed on the variable changeable material 906.
  • the lower electrode 904-1, 904-2 and the upper electrode 907-1, 907-2 both use Pt, and the variable resistance material 906 uses P Ca MnO.
  • the upper electrode 907-1 of the variable resistance material 906 is The resistance value of the region (variable region 906 a) sandwiched between the lower electrode 904-1 changes.
  • the variable resistance material 906 is sandwiched between the upper electrode 907-2 and the lower electrode 904-2.
  • 8) changes. That is, in this memory device, each of the variable region 90 06 a and the variable region 906 ⁇ is used as one memory cell.
  • a ⁇ / ⁇ junction diode formed on the substrate 901 is used as a diode for selecting a memory cell. Therefore, the upper electrode 907 1 (907-2) force is also directed toward the lower electrode 904-1 (904-2) in the direction (forward direction), but the lower electrode 904-1 (904-2) force No current flows between electrodes 907-1 (907-2) in the direction of force (reverse direction) or between upper electrode 907-1 and upper electrode 907-2
  • FIG. 22 shows an equivalent circuit of the memory device 900 shown in FIG.
  • the word line W1 corresponds to the upper electrode 907-1
  • the word line W2 corresponds to the upper electrode 907-2
  • the bit line B1 corresponds to the contact plug 905.
  • the memory cell MC911 corresponds to the variable resistance region 9 06 a
  • the diode D911 corresponds to the diode (N-type Si region 902, P-type Si region 903-1)
  • the memory cell MC912 corresponds to the variable resistance region 906 ⁇ .
  • the diode D912 corresponds to a diode (a vertical Si region 902, a P-type Si region 903-2).
  • the resistance value of the memory cell MC911 changes to a low resistance state (reset) or a high resistance state (set).
  • the resistance value of the memory cell MC911 changes to a low resistance state in addition to a high resistance state force
  • a pulse voltage with a voltage value of “+2.5 V” and a pulse width of “10 ⁇ sec” is applied, the resistance value of the memory cell 911 changes from the low resistance state to the high resistance state.
  • the word line W2 and the bit line B1 are dropped to the ground, and a predetermined reproduction voltage (for example, a voltage having a voltage value of “+0.5 V”) is applied to the word line W1.
  • a predetermined reproduction voltage for example, a voltage having a voltage value of “+0.5 V”
  • the current flowing through the memory cell MC911 flows out to the bit line B1.
  • the diode D912 in FIG. 21, the N-type Si region 902 and the P-type Si region 903-2
  • no current flows from the word line W1 to the word line W2. Therefore, only the resistance value of the memory cell MC911 can be detected.
  • the conventional memory device (1D1R type nonvolatile memory device) 900 performs recording Z reproduction to each memory cell.
  • US Pat. No. 6,531,371 realizes a large capacity memory device by configuring a cross-point type memory device using a variable resistance material. . Specifically, as shown in FIG. 23, memory cells 90 ⁇ 11, 90 ⁇ 12, 90 ⁇ 21, 90 at each of the intersections (cross points) between the word lines Wl, W2 and the bit lines Bl, B2 — By providing 22, a cross-point type memory device has been realized.
  • the memory cells 90-11 to 90-22 are formed of a variable resistance material.
  • variable resistance material 90—11, 90-12, 90—22 adjacent to the memory cell (for example, variable resistance material 90-21) from which information is to be read is stored. If the resistance value is low, current flows not only through the memory cell from which information is to be read, but also through adjacent memory cells as shown in FIG. 23. is there. Therefore, as disclosed in Japanese translation of PCT publication No. 2002-530850 (Patent Document 4)! /, A state change part that becomes a memory cell and a diode called a steering part are used. A cross-point type memory device is also proposed which is configured by connecting a serial connection with a memory card.
  • Patent Document 1 US Pat. No. 6,204,139
  • Patent Document 2 US Patent No. 6,673,691
  • Patent Document 3 U.S. Pat.No. 6,531,371
  • Patent Document 4 Japanese Translation of Special Publication 2002-530850
  • Non-Patent Document 1 2002 IEDM, Paper No. 7.5, Dec. 2002
  • a diode having a PZN bonding force must be formed on a substrate 901 as shown in FIG.
  • Such a configuration is complicated in the manufacturing process and is not suitable for practical use.
  • the memory device 900 shown in FIG. 21 since the diode is formed, it is “one” with respect to the upper electrode 907-1 (907-2) and the lower electrode 904-1 (90 4 -2). A given pulse voltage is not applied to the variable region 906 a (906 ⁇ ). That is, in the memory device 900 shown in FIG.
  • the upper electrode 907-1 (90 7 -2) is changed to the lower electrode 904-1 (904- It is necessary to apply a pulse voltage that becomes “+” for 2).
  • the polarity of the pulse voltage applied to the variable resistance material is limited.
  • a memory device includes a first electrode layer, a state change layer, and a second electrode layer.
  • the first electrode layer includes a plurality of first electrode lines extending in parallel with each other.
  • the state change layer includes a plurality of state change bodies (state change portions) formed on the first electrode layer and exhibiting diode characteristics and variable resistance characteristics.
  • the second electrode layer includes a plurality of second electrode lines formed on the state change layer and extending in parallel with each other.
  • the plurality of first electrode lines and the plurality of second electrode lines intersect each other across the state change layer when viewed from the stacking direction.
  • Each of the plurality of state change bodies has a first position at a position where any one of the plurality of first electrode lines intersects any one of the plurality of second electrode lines. It is formed between the electrode line and the second electrode line.
  • Each of the plurality of state change bodies exhibits a diode characteristic in which one of the first electrode line and the second electrode line has a forward direction in the direction of the force and a reverse direction in the other direction.
  • Each of the plurality of state change bodies has a resistance value in the forward direction of the state change body in accordance with a predetermined pulse voltage applied between the first electrode line and the second electrode line. Increases Z decreases and shows variable resistance characteristics.
  • the memory device further includes a plurality of first electrodes and a plurality of second electrodes corresponding to the plurality of state change bodies.
  • Each of the plurality of first electrodes is interposed between a state change body corresponding to the first electrode and a first electrode line corresponding to the state change body.
  • Each of the plurality of second electrodes is interposed between a state change body corresponding to the second electrode and a second electrode line corresponding to the state change body.
  • Each of the plurality of state change bodies exhibits a diode characteristic in which the direction from one of the corresponding first electrode and second electrode toward the other is the forward direction and the other is the reverse direction.
  • Each of the plurality of state change bodies increases in resistance value in the forward direction of the state change body in accordance with a predetermined pulse voltage applied between the corresponding first electrode and the second electrode. Z decrease The variable resistance characteristic is shown.
  • a memory device includes a first electrode layer, a state change layer, and a second electrode layer.
  • the first electrode layer includes a plurality of first electrode lines extending in parallel with each other.
  • the state change layer is formed on the first electrode layer and is made of a state change material exhibiting diode characteristics and variable resistance characteristics.
  • the second electrode layer includes a plurality of second electrode lines formed on the state change layer and extending in parallel with each other. The plurality of first electrode lines and the plurality of second electrode lines cross each other across the state change layer when viewed from the stacking direction.
  • variable region sandwiched between one of the plurality of first electrode wires and one of the plurality of second electrode wires Shows a diode characteristic in which the direction from one of the first electrode line and the second electrode line to the other is the forward direction and the other is the reverse direction.
  • the variable region has a variable resistance characteristic in which the resistance value in the forward direction of the region increases and decreases according to a predetermined pulse voltage applied between the first electrode line and the second electrode line. Indicates.
  • a work function of each of the plurality of first electrode lines is different from a work function of each of the plurality of second electrode lines.
  • the state change material exhibits diode characteristics and variable resistance characteristics. Therefore, if the work function of the first electrode and the work function of the second electrode are made different from each other, the state change material can constitute a state change portion exhibiting “diode characteristics” and “variable resistance characteristics”. it can.
  • a work function of each of the plurality of first electrodes is different from a work function of each of the plurality of second electrodes.
  • the crystallinity of the state change material in each of the plurality of state change bodies is non-uniform.
  • the state change material in the state change layer has non-uniform crystallinity.
  • the memory device applies a predetermined voltage to the plurality of first electrode lines, a first electrode line driving unit that applies a predetermined voltage to the plurality of first electrode lines, and a plurality of second electrode lines.
  • the state change section since the state change section has “diode characteristics”, no current flows through the first electrode line with a certain first electrode line force. In this way, a memory device can be configured without a separate diode element.
  • the first electrode line driving unit when storing information in any one of the plurality of state change units, stores the information among the plurality of first electrode lines.
  • a first pulse voltage is applied to the first electrode line corresponding to the state change part.
  • the second electrode line driving unit applies a second pulse voltage to a second electrode line corresponding to a state changing unit that stores the information among the plurality of second electrode lines.
  • the first electrode line driving unit when reproducing the information stored in any one of the plurality of state change units, includes the first electrode line out of the plurality of first electrode lines. Regenerative voltage is applied to the first electrode line corresponding to the state change section from which information is to be read.
  • the second electrode line driving unit applies the reproduction voltage to a second electrode line that does not correspond to a state change unit from which the information is to be read out of the plurality of second electrode lines.
  • a current flows in the forward direction in the state change unit from which information is to be read. Force No current flows in the forward direction in other state change parts. As a result, only the current flowing through the state change section from which information is to be read can be read. That is, it is possible to select an arbitrary state change unit and read information stored in the selected state change unit.
  • a semiconductor integrated circuit includes the memory device and a logic circuit that performs a predetermined operation.
  • the logic circuit has a storage mode and a processing mode.
  • the logic circuit stores bit data in the memory device in the storage mode.
  • the logic circuit reads the bit data stored in the memory device in the processing mode.
  • a semiconductor integrated circuit includes the memory device, and a processor having a program execution mode and a program rewrite mode.
  • the processor operates in accordance with a program stored in the memory device in the program execution mode.
  • the processor rewrites the program stored in the memory device with another new program that also receives an external force.
  • the state change material is a metal oxide having a spinel structure.
  • the state change material is an oxide ferroelectric material to which a metal is added.
  • the oxide ferroelectric has an ilmenite structure.
  • the state change material is a metal oxide having a belobskite structure.
  • the metal oxide is a material having at least one of CMR (Colossal Magneto-Resistance) characteristics and high-temperature superconducting characteristics.
  • CMR Colossal Magneto-Resistance
  • the state change material does not include an alkali metal and an alkaline earth metal.
  • the state change section has “diode characteristics”, it is possible to define the current direction without using a separate diode element. Furthermore, since the state change section has “variable resistance characteristics”, it can be used as, for example, a 1R1D type nonvolatile memory element. When used in this manner, the manufacturing process can be simplified because it is not necessary to provide a diode as compared with the configuration of the conventional 1R1D type nonvolatile memory element.
  • the conventional pulse signal is used in the method of changing the resistance value depending on the polarity of the pulse voltage.
  • the pulse width of the applied pulse voltage is shorter than the application method (method of changing the resistance value of the variable resistance material by adjusting the pulse width of the pulse voltage). In other words, the time required for the memory Z reset can be shortened.
  • FIG. 1 is a diagram showing a basic configuration of an electric element.
  • FIG. 2 is a waveform diagram showing a pulse voltage to be applied.
  • FIG. 3A is a diagram showing a change in resistance value due to a pulse voltage having a different polarity when a measurement voltage having one polarity is applied to an electric element.
  • FIG. 3B is a diagram showing a change in resistance value due to a pulse voltage having a different polarity when a measurement voltage indicating the other polarity is applied to the electric element.
  • FIG. 4A is a diagram showing a current-voltage characteristic after a pulse voltage indicating one polarity is applied to an electric element.
  • FIG. 4B is a graph showing the current-voltage characteristics after a pulse voltage having the other polarity is applied to the electric element.
  • FIG. 5A is a diagram showing a current-voltage characteristic after a pulse voltage indicating one polarity is applied to an electric element.
  • FIG. 5B is a graph showing the current-voltage characteristics after a pulse voltage having the other polarity is applied to the electric element.
  • FIG. 6 is a diagram showing a change in resistance value due to pulse voltages having different polarities when a measurement voltage is applied to an electric element.
  • FIG. 7A is a diagram showing a current-voltage characteristic after a pulse voltage indicating one polarity is applied to an electric element.
  • FIG. 7B is a diagram showing the current-voltage characteristics after applying a pulse voltage indicating the other polarity to the electric element.
  • FIG. 8A is a diagram showing a change in resistance value due to a pulse voltage having a different polarity when a measurement voltage having one polarity is applied to the electric element.
  • FIG. 8B is a diagram showing a change in resistance value due to a pulse voltage having a different polarity when a measurement voltage indicating the other polarity is applied to the electric element.
  • FIG. 9 is a diagram showing a change in resistance value when a pulse voltage is applied to the electric element.
  • Fig. 10 is a diagram showing circuit symbols of the electric element.
  • FIG. 11 is a diagram showing an overall configuration of a memory device according to a second embodiment of the present invention.
  • FIG. 12 is a diagram showing an overall configuration of a semiconductor integrated circuit according to a third embodiment of the present invention.
  • FIG. 13 is a diagram showing an overall configuration of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
  • FIG. 14 is a diagram showing a structure of a memory device according to a fifth embodiment of the present invention.
  • FIG. 15 is a diagram showing an equivalent circuit of the memory device shown in FIG. 14.
  • FIG. 16 is a diagram showing an equivalent circuit of the memory device shown in FIG.
  • FIG. 17 is a diagram showing a structure of a memory device according to a sixth embodiment of the present invention.
  • FIG. 18 is a diagram showing an equivalent circuit of the memory device shown in FIG.
  • FIG. 19 is a view showing a modification of the memory device according to the sixth embodiment of the present invention.
  • FIG. 20 is a view showing a modification of the memory device according to the sixth embodiment of the present invention.
  • FIG. 21 is a diagram showing a structure of a conventional memory device.
  • FIG 22 is a diagram showing an equivalent circuit of the memory device shown in FIG. 21 c
  • FIG. 23 is a diagram showing a conventional cross-point type memory device.
  • FIG. 1 shows a basic configuration of an electric element.
  • the lower electrode 3 is formed on the substrate 4
  • the state change material 2 is formed on the lower electrode 3
  • the upper electrode 1 is formed on the state change material 2.
  • the power source 5 applies a predetermined voltage between the upper electrode 1 and the lower electrode 3.
  • the state change material 2 used for the electric element of the present invention is characterized in that a current easily flows in the forward direction but a current hardly flows in the reverse direction (diode characteristic) and a predetermined pulse voltage is applied. It shows the characteristic that the resistance value increases and the Z value decreases (variable resistance characteristic).
  • State change material 2 is a material with a perovskite structure having at least one of a spinel-structured metal oxide material, an oxide ferroelectric with a metal with a ilmenite structure, CMR characteristics and high-temperature superconductivity characteristics. Specifically, CoFe 0, CuFe O, NiCr ⁇ ,
  • Sample ( ⁇ ) An electric element in which the work function of the upper electrode 1 is smaller than that of the lower electrode 3.
  • Sample ( ⁇ ) An electric element in which the work function of the upper electrode 1 is larger than that of the lower electrode 3.
  • the pulse voltage (voltage value: + 3V, pulse width: 10 sec (microsecond) when the upper electrode 1 becomes “+” with respect to the lower electrode 3
  • the resistance value was set to about one order of magnitude lower than the resistance value immediately after formation (about 1 M ⁇ ), and the resistance value was set as the initial resistance value (this initialization was performed in Japanese Patent Application No. 2003). The method was the same as that described in -421374 etc.).
  • a pulse voltage at which the upper electrode 1 becomes “+” with respect to the lower electrode 3 (hereinafter referred to as “pulse voltage (+ polarity)”) and a pulse at which the upper electrode 1 becomes “one” with respect to the lower electrode 3
  • a voltage (hereinafter referred to as “pulse voltage (unipolar)”) is applied alternately once (see Fig. 2).
  • the voltage at which the upper electrode 1 becomes “+” with respect to the lower electrode 3 hereinafter, “ Apply measurement voltage (+ polarity).
  • Pulse voltage (+ polarity) and “pulse voltage (unipolarity)” are applied alternately one by one (see Figure 2).
  • the voltage at which the upper electrode 1 becomes “one” with respect to the lower electrode 3 hereinafter referred to as “measurement voltage”.
  • Pulse voltage (+ polarity) and “pulse voltage (unipolarity)” are applied alternately one by one (see Figure 2). Here, each time the application of the pulse voltage is completed, the current-voltage characteristics of the state change material 2 are measured.
  • FIGS. 3A and 3B the vertical axis indicates the value obtained by standardizing the measured value R by the resistance value RO immediately after initialization (the same applies to FIGS. 6, 8A, 8B, and 9).
  • Lower electrode 3 Pt (film thickness approx. 0.2 ⁇ , work function 5.7 eV)
  • Figure 4A shows the current-voltage characteristics measured after applying the pulse voltage (+ polarity).
  • the pulse voltage (+ polarity when the measurement voltage (+ polarity) is applied, the flowing current value increases as the absolute value of the measurement voltage (+ polarity) increases. I was convinced that the current was easy to flow.
  • the current value when a measured voltage (unipolar) is applied, the current value does not increase even if the absolute value of the measured voltage (unipolar) is increased, and the absolute value of the flowing current is 20 A or less within the experimental range. As a result, it was difficult for current to flow.
  • the current (current flowing through the state change material 2) flows from the upper electrode 1 to the lower electrode 3 in the direction of the current, and immediately from the lower electrode 3 to the upper electrode. It was found that current does not flow easily toward electrode 1 in the direction of the force.
  • Fig. 4B the current-voltage characteristics measured after applying the pulse voltage (unipolar) are shown in Fig. 4B. Show. As shown in Fig. 4B, after applying the pulse voltage (unipolar), the current did not flow easily even when the measurement voltage (+ polarity) was applied. In this way, after applying the pulse voltage (unipolar), compared to after applying the pulse voltage (+ polarity), current flows in the direction of force from the upper electrode 1 to the lower electrode 3. I was strong. That is, in the sample (A), when a voltage is applied in the forward direction from the upper electrode 1 to the lower electrode 3, the flowing current increases exponentially (in FIG.
  • a characteristic in which the resistance value in the forward direction increases or decreases depending on the applied pulse voltage (variable resistance characteristic). Specifically, the resistance value in the forward direction decreases when the pulse voltage (+ polarity) is applied, and increases when the pulse voltage (-polarity) is applied.
  • Lower electrode 3 Ti (film thickness about 0.2 ⁇ , work function 4.3 eV)
  • Figure 5A shows the current-voltage characteristics measured after applying the pulse voltage (+ polarity). As shown in Fig. 5A, after applying the pulse voltage (+ polarity), when the measured voltage (+ polarity) is applied, the current flows easily when the measured voltage (unipolar) is applied. It was. Thus, after applying a pulse voltage (+ polarity), current (current flowing through the state change material 2) is difficult to flow in the direction from the upper electrode 1 to the lower electrode 3. In the direction toward 1, the current flowed more easily.
  • a characteristic in which the resistance value in the forward direction increases or decreases depending on the applied pulse voltage (variable resistance characteristic). Specifically, the resistance value in the forward direction decreases when the pulse voltage (+ polarity) is applied, and increases when the pulse voltage (unipolarity) is applied.
  • Lower electrode 3 Pt (film thickness approx. 0.2 ⁇ ⁇ , work function 5.7 eV)
  • a characteristic that the resistance value decreases when a pulse voltage (+ polarity) is applied, and the resistance value increases when a pulse voltage (-polarity) is applied (variable resistance characteristic).
  • a characteristic in which the resistance value in the forward direction increases or decreases depending on the applied pulse voltage (variable resistance characteristic). Specifically, the resistance value in the forward direction decreases when a pulse voltage is applied to the lower electrode 3 so that the upper electrode 1 becomes “+”, and the upper electrode 1 force against the lower electrode 3 ⁇ — ” It increases when a pulse voltage is applied.
  • the resistance value of state-changing material 2 was set to about one order of magnitude lower than the resistance value immediately after formation (about 1 M ⁇ ) and the resistance value by applying it after formation (such a sample (A) to (C) are sample ( ⁇ '), sample ( ⁇ ,), and sample (C,)).
  • Figure 9 shows the results of Experiment 1 and Experiment 2 of the sample (C ').
  • the resistance value in the direction toward the upper electrode 1 from the lower electrode 3 or the resistance value in the direction toward the upper electrode 1 from the lower electrode 3 is selected. It was also found that Z increased and Z decreased.
  • Figure 7B shows the measured current-voltage characteristics after applying the pulse voltage (+ polarity). Also, the current-voltage characteristics measured after applying the pulse voltage (-polarity) are as shown in Fig. 7A.
  • a characteristic in which the resistance value in the forward direction increases or decreases depending on the applied pulse voltage (variable resistance characteristic). Specifically, the resistance value in the forward direction increases when a pulse voltage is applied to the lower electrode 3 so that the upper electrode 1 becomes “+”, and the upper electrode 1 force ⁇ — against the lower electrode 3 ”. Decreases when a pulse voltage is applied.
  • the direction (first direction) is the forward direction and the second direction (first Diode characteristics with the reverse direction).
  • the resistance value for the forward direction of the diode characteristics is Increase z Decrease characteristic (variable resistance characteristic).
  • the pulse width of the pulse voltage in this embodiment (50 nsec) is higher than the pulse width of the conventional pulse voltage (1 ⁇ sec or more).
  • an electrical element was configured using two materials having different work functions as the upper electrode 1 and the lower electrode 3 shown in FIG.
  • the electric element of FIG. 1 was configured using the state change material 2 having non-uniform crystallinity. The reason will be described.
  • the temperature of the substrate 4 on which the lower electrode 3 was formed was raised to near the crystallization temperature of the state change material 2 (for example, about 600 ° C. for CuFe 0) to form the state change material 2. Formed in this way
  • the state change material 2 was subjected to X-ray diffraction, and the distortion of the crystal structure was investigated. As a result, the state change material 2 was found to have a diffraction peak (intensity distribution) having a sharp distribution at a position indicating the crystal lattice spacing D. It has a strong diffraction peak. That is, it was found that the crystallinity of the state change material 2 formed in this way is basically uniform in the film thickness direction.
  • the state change material 2 was formed without raising the temperature of the substrate 4 on which the lower electrode 3 was formed to near the crystallization temperature of the state change material 2.
  • the state change material 2 formed in this way was subjected to X-ray diffraction to investigate the distortion of the crystal structure, the state change material 2 had a variation in the crystal structure plane spacing (low strength). (It has a broad diffraction peak). In other words, the state-change material 2 formed in this way was distorted by the distortion of the crystal structure.
  • the state change material 2 was formed while the temperature of the substrate 4 on which the lower electrode 3 was formed was gradually lowered by about 600 ° C., and the upper electrode 1 was formed on the state change material 2. like this
  • the state change material 2 near the lower electrode 3 has good crystallinity and an electron diffraction pattern showing the state (spots in a certain period) A pattern) was observed, and in the state-changing material 2 near the upper electrode 1, an electron diffraction pattern (halo pattern) showing a poorly crystalline state (close to an amorphous state) was observed.
  • the state change material 2 in the vicinity of the lower electrode 2 shows a substantially uniform numerical value of the crystal lattice spacing, and has a good crystallinity with little crystal structure distortion.
  • the state change material 2 near the upper electrode 1 has a distribution in which the crystal lattice spacing is more varied than the vicinity of the lower electrode 3, and the poor crystallinity V with a large distortion of the crystal structure. It became a state, and it was powerful.
  • the crystal grain size of the state change material 2 near the lower electrode 3 was measured. Shows a value more than twice the crystal grain size of the state-changing material 2 in the vicinity of the upper electrode 1. Thus, it was confirmed that the crystallinity of the state change material 2 near the lower electrode 3 was better than the crystallinity of the state change material 2 near the upper electrode 1.
  • the state-changing material 2 is formed while the temperature of the substrate 4 on which the lower electrode 3 is formed is gradually reduced by about 600 ° C, the crystallinity is good in the vicinity of the lower electrode 3. Is near the upper electrode 1 and is poorly crystallized, and thus the non-uniform crystallinity state change material 2 (that is, the crystallinity uniformity from the lower electrode 3 to the upper electrode 1) As a result, it was possible to form a state change material 2) in which
  • the state change material 2 was formed on the lower electrode 3 and the upper electrode 1 was formed on the state change material 2 to prepare “Sample (D)”.
  • Lower electrode 3 Pt (film thickness approx. 0.2 ⁇ ⁇ , work function 5.7 eV)
  • Example 1 Example 1 to Experiment 3
  • Example 1 A
  • FIGS. 3A, 3B, Fig. 4A and Fig. 4B From the experimental result of the sample (D), it was found that the state change material 2 exhibits the following characteristics.
  • Region force with poor crystallinity Diode characteristics with the direction toward the region with good crystallinity as the forward direction and the region with good crystallinity as the direction opposite to the direction toward the region with poor crystallinity.
  • a characteristic in which the resistance value in the forward direction increases or decreases depending on the applied pulse voltage (variable resistance characteristic). Specifically, the resistance value in the forward direction decreases when a pulse voltage is applied to the lower electrode 3 so that the upper electrode 1 becomes “+”, and the upper electrode 1 force against the lower electrode 3 ⁇ — ” It increases when a pulse voltage is applied.
  • Region force with poor crystallinity Diode characteristics with the direction toward the region with good crystallinity as the forward direction and the region with good crystallinity as the direction opposite to the direction toward the region with poor crystallinity.
  • the direction from the one electrode to the other is the forward direction (first direction) and the second direction (opposite to the first direction) ) Is the reverse direction.
  • the pulse width of the pulse voltage in this embodiment (50 nsec) is higher than the pulse width of the conventional pulse voltage (1 ⁇ sec or more).
  • the electrical element shown in Fig. 1 was constructed using the state change material 2 having non-uniform crystallinity.
  • fluoride materials oxide ferroelectrics with added metal of ilmenite structure
  • CMR materials with perovskite structure CMR materials with perovskite structure
  • high-temperature superconducting materials Specifically, for example, CoFe 0, NiCr 2 O 3, Fe 2 O 3, Cr-SrTiO 3, Sr-LiNbO
  • the material of the upper electrode 1 and the lower electrode 3 another electrode material may be used.
  • FIG. 10 An electrical element according to a first embodiment of the present invention will be described.
  • the circuit symbols of the electric elements used in this embodiment are defined as shown in FIG.
  • the resistance value of the electric element 102 decreases and
  • the resistance value of the electric element 102 increases.
  • the electrical element 102 has a diode characteristic in which the direction of force from the terminal 101-1 to the terminal 101-2 is “forward” and the direction of force from the terminal 101-2 to the terminal 101-1 is “reverse”. Show.
  • the electric element 102 is used as a memory and processes 1-bit data. It is assumed that the resistance value of electric element 102 (the resistance value of state change material 2) is initialized to a high resistance state. Further, “0” is set when the resistance value of the electric element 102 is “high resistance state”, and “1” is set when the resistance value of the electric element 102 is “low resistance state”.
  • the storage voltage is, for example, a pulse voltage (pulse voltage (+ polarity)) having a voltage value of “+3 VJ and a pulse width of“ 50 nsec ”. Since a pulse voltage (+ polarity) is applied to the electric element 102, the resistance value of the electric element 102 (the resistance value of the state change material) becomes a low resistance state. Thus, the electric element 102 stores 1-bit data indicating “1”.
  • the reset voltage is, for example, a pulse voltage (pulse voltage (unipolar)) having a voltage value of “ ⁇ 3 V” and a pulse width of “50 nsec”. Since a nors voltage (-polarity) is applied to the electric element 102, the resistance value of the electric element 102 returns to the high resistance state. Thus, the storage state of the electrical element 102 has returned to the initial state.
  • the electric element 102 can be used as a memory.
  • the electric element has “diode characteristics”, the direction of the current can be defined without using a diode element. Furthermore, since the electric element has “variable resistance characteristics”, it can be used as, for example, a 1R1D type nonvolatile memory element. When used in this way, the manufacturing process can be simplified because there is no need to provide a diode as compared to the conventional 1R1D nonvolatile memory element configuration.
  • the polarity of the pulse voltage applied to the state change material is not limited. Therefore, pulse voltages with both “+” and “one” polarity can be applied to the state change material.
  • a conventional pulse application method a method of changing the resistance value of the variable resistance material by adjusting the pulse width of the pulse voltage. In comparison with, the pulse width of the applied pulse voltage is short (in this embodiment, 50 nsec). In other words, the time required for memory Z reset can be shortened.
  • oxide ferroelectrics CMR materials with a perovskite structure
  • high-temperature superconducting materials Cr- SrTiO, Sr- LiNbO, Mg-LiNb
  • the temperature during film formation be 450 ° C or lower in order to prevent destruction due to high temperature.
  • the substrate temperature may be about 400 ° C. Therefore, by using a material having a spinel structure as the state change material 2 in FIG. 1, the temperature during film formation can be lowered.
  • the material having a spinel structure is The compatibility with the semiconductor process is better than that of the material having the site structure.
  • high-temperature superconducting materials and CMR materials are oxides containing alkali metals and Z or alkaline earth metals.
  • the electrical element shown in FIG. 1 is formed using such a material, the alkali metal and Z or alkaline earth metal contained in the leverage material are eluted during the cleaning process of the semiconductor process. As a result, the characteristics will deteriorate.
  • the state change material 2 including alkali metals and alkaline earth metals.
  • FIG. 11 shows an overall configuration of the memory device 200 according to the second embodiment of the present invention.
  • the device 200 includes a memory array 201, an address notifier 202, a U controller 203, a row decoder 204, a word line driver 205, a column decoder 206, and a bit line driver 207.
  • the memory array 201 is provided with word lines Wl and W2, bit lines Bl and B2, and memory cells MC211 to MC222.
  • Each of memory cells MC211 to MC222 is electric element 102 shown in FIG.
  • One end of the memory cell MC211 is connected to the word line W1, and the other end of the memory cell MC211 is connected to the bit line B1 (forward direction: W1 ⁇ B1).
  • One end of the memory cell MC212 is connected to the word line W2, and the other end of the memory cell MC212 is connected to the bit line B1 (forward direction: W2 ⁇ B1).
  • One end of the memory cell MC221 is connected to the word line W1, and the other end of the memory cell MC221 is connected to the bit line B2 (forward direction: W1 ⁇ B2).
  • One end of memory cell MC222 is connected to word line W2, and the other end of memory cell MC222 is connected to bit line B2 (forward direction: W2 ⁇ B2).
  • the address buffer 202 receives an external address signal ADDRESS, outputs a row address signal ROW to the row decoder 204, and outputs a column address signal COLUMN to the column decoder 206.
  • Address signal ADDRESS is applied to memory cells MC211 to MC22. 2 indicates the address of the memory cell selected.
  • the row address signal ROW indicates a row address among the addresses indicated by the address signal ADDRESS.
  • the column address COLUMN indicates a column address among the addresses indicated by the address signal ADDRESS.
  • the control unit 203 is in one of a storage mode, a reset mode, and a reproduction mode in accordance with an external mode selection signal MODE.
  • the control unit 203 In the storage mode, the control unit 203 outputs a control signal CONT instructing “application of storage voltage” to the word line driver 205 and the bit line driver 207 in accordance with external input data Din.
  • the control unit 203 In the reproduction mode, the control unit 203 outputs a control signal CONT instructing “application of the reproduction voltage” to the word line driver 205 and the bit line driver 207. Further, in the reproduction mode, output data Dout indicating a bit value corresponding to the signal I from the bit line driver 207 is output to the outside.
  • Signal I In the storage mode, the control unit 203 outputs a control signal CONT instructing “application of storage voltage” to the word line driver 205 and the bit line driver 207 in accordance with external input data Din.
  • the control unit 203 outputs a control signal CONT instructing “application of the reproduction voltage”
  • the control unit 203 confirms the storage state of the memory cells MC211 to MC222, and sends a control signal CONT instructing “reset voltage applied power!” To the word line driver 205 and the bit line driver 207 according to the storage state. Output.
  • the row decoder 204 selects one of the power lines Wl and W2 according to the row address signal ROW from the address buffer 202.
  • the word line driver 205 When the word line driver 205 receives a control signal CONT instructing “application of storage voltage” from the control unit 203, the word line driver 205 applies the storage voltage VI to the word line selected by the row decoder 204.
  • the word line driver 205 when the word line driver 205 receives a control signal CONT instructing “apply reproduction voltage” from the control unit 203, the word line driver 205 applies the reproduction voltage VI to the word line selected by the row decoder 204. Further, the word line driver 205 receives a “reset voltage sign” from the control unit 203.
  • the reset voltage VI is applied to the lead line selected by the row decoder 204.
  • the column decoder 206 selects one of the bit lines Bl and B2 according to the column address signal COLUMN from the address buffer 202.
  • bit line driver 207 When the bit line driver 207 receives a control signal CONT instructing “application of storage voltage” from the control unit 203, the bit line driver 207 applies the storage voltage V 2 to the bit line selected by the column decoder 206.
  • bit line driver 207 instructs “apply reproduction voltage” from the control unit 203.
  • the signal I indicating the current value of the current flowing through the bit lines Bl and B2 is applied after the regeneration voltage V2 is applied to the bit line not selected by the column decoder 206.
  • bit line driver 207 When the bit line driver 207 receives a control signal CONT instructing “application of reset voltage” from the control unit 203, the bit line driver 207 applies the reset voltage V 2 to the bit line selected by the column decoder 206.
  • the storage voltage VI is, for example, a voltage value of "+ 1.5V” and a pulse width of "50nsec.”
  • the storage voltage V2 is, for example, a voltage value of ⁇ -1.5V ''.
  • the pulse voltage has a pulse width of “50 nsec”.
  • the reproduction voltages VI and V2 are, for example, voltages indicating a voltage value of "+0.5 V".
  • reproduction voltages VI and V2 are equal to each other.
  • the reset voltage VI is, for example, a voltage value of "-1.5V" and a pulse width of "50ns.
  • the reset voltage V2 is, for example, a voltage value of ⁇ + 1.5V ''
  • the potential difference with the set voltage V2 is “3V”.
  • the operation by the device 200 includes a storage mode in which input data Din is written to the memory cell, a reset mode in which information written in the memory cell is reset, and information written in the memory cell is output as output data Dout. There is a playback mode for (playback). It is assumed that memory cells MC21 1 to MC222 are initialized to a high resistance state. Address signal AD DRESS indicates the address of memory cell MC211.
  • control unit 203 When the input data Din force “1” is indicated, the control unit 203 outputs a control signal CONT indicating “storage voltage application” to the word line driver 205 and the bit line driver 207. The control unit 203 does not output the control signal CONT when the input data Din indicates “0”.
  • the bit line driver 207 receives a control signal C indicating "memory voltage applied power! From the control unit 203.
  • the storage voltage V2 is applied to the bit line B1 selected by the column decoder 206.
  • bit line B2 (the bit line that is not selected) is dropped to the ground.
  • the word line driver 205 when the word line driver 205 receives the control signal CONT indicating “storage voltage imprint” from the control unit 203, the word line driver 205 applies the storage voltage VI to the word line W1 selected by the row decoder 204.
  • a pulse voltage (pulse voltage (+ polarity)) having a voltage value of “+3 V” and a pulse width of “50 nsec” is applied, so the resistance of the memory cell MC211 The resistance value becomes a low resistance state.
  • a pulse voltage (pulse voltage (one polarity)) having a voltage value of "11.5V” and a pulse width of "50nsec” is applied. Since the predetermined level (“ ⁇ 3V” in this example) has not been reached, the resistance state of the memory cell MC212 does not change.
  • a pulse voltage (pulse voltage (+ polarity)) having a voltage value of "+1.5 V” and a pulse width of "50 nsec” is applied. Since the predetermined level (here, “+ 3V”) is not reached, the resistance state of the memory cell MC221 does not change.
  • the control unit 203 sends the control signal CONT instructing “applying the reproduction voltage” to the word line driver 20
  • the bit line driver 207 receives a control signal C indicating "applied regeneration voltage" from the control unit 203.
  • the reproduction voltage V 2 is applied to the bit line B2 which is not selected by the column decoder 206, and the other bit line B1 (selected bit line) is dropped to the ground.
  • the word line driver 205 when the word line driver 205 receives the control signal CONT indicating “applied reproduction voltage” from the control unit 203, the word line driver 205 applies the reproduction voltage VI to the word line W1 selected by the row decoder 204.
  • the current flows to the current force memory cell MC211 having a current value corresponding to the resistance value of the memory cell MC211, and the current flows to the bit line. It flows out to B1.
  • bit line driver 207 measures the current value of the current flowing through the bit lines Bl and B2, and outputs a signal I indicating the measured value to the control unit 203.
  • control unit 203 the control unit 203
  • control unit 203 If it is the current value of the current flowing in the resistance state, the control unit 203 outputs the output data Dout indicating “1”.
  • control unit 203 examines the storage state of memory cell MC211 by performing processing in the reproduction mode.
  • control unit 203 determines that the memory cell MC211 stores bit data indicating “1” (when it is determined that the memory cell MC211 is in the low resistance state)
  • the “control voltage 203 Is output to the word line driver 205 and the bit line driver 207.
  • Control unit 203 does not output control signal CONT when memory cell NC211 stores bit data indicating “0” (when memory cell MC211 is in a high resistance state).
  • bit line driver 207 when the bit line driver 207 receives a control signal CONT indicating “reset voltage imprint” from the control unit 203, the bit line driver 207 applies a reset voltage V2 to the bit line B1 selected by the column decoder 206.
  • bit line B2 (the bit line that is not selected) is dropped to the ground.
  • the word line driver 205 when the word line driver 205 receives the control signal CONT indicating “reset voltage application” from the control unit 203, the word line driver 205 applies the reset voltage V 1 to the word line W1 selected by the row decoder 204, Drop word line W2 (word line with no force selected) to ground.
  • a pulse voltage (pulse voltage (unipolarity)) having a voltage value of "-3V” and a pulse width of "50nsec” is applied.
  • the resistance value becomes a high resistance state.
  • a force voltage value that is a pulse voltage (pulse voltage (+ polarity)) having a voltage value of "+1.5 V” and a pulse width of "50 nsec” is predetermined. This level (here, “+ 3V”) is not reached, so the resistance state of the memory cell MC212 does not change.
  • a force voltage value obtained by applying a pulse voltage (pulse voltage (unipolarity)) having a voltage value of "-1.5V” and a pulse width of "50nsec” is predetermined. This level (here, “-3V”) is not reached, so the resistance state of the memory cell MC221 does not change.
  • a force to which a predetermined pulse voltage is applied to an electric element that wants to store information is applied to an electric element that wants to store information.
  • a predetermined pulse voltage is not applied to other electric elements. Thereby, it is possible to change only the resistance state of the electrical element for which information is to be stored. That is, an arbitrary electric element can be selected and information can be stored in the selected electric element.
  • an electric current flows in a forward direction in an electric element from which information is to be read, but no electric current flows in a forward direction in other electric elements.
  • only the current flowing through the electrical element from which information is to be read can be read. That is, it is possible to select an arbitrary electric element and read information stored in the selected electric element.
  • FIG. 11 only memory cell strength exists, but the present invention is not limited to this, and five or more memory cells can be arranged in a matrix.
  • FIG. 12 shows the configuration of a semiconductor integrated circuit (Embedded-RAM) 300 according to the third embodiment of the present invention.
  • This circuit 300 includes the memory device 200 and the logic circuit 301 shown in FIG. 11, and is formed on one semiconductor chip.
  • the memory device 200 shown in FIG. 11 is used as data RAM.
  • the logic circuit 301 is a circuit that performs a predetermined operation (for example, encoding / decoding of audio data'image data), and the memory device 200 is used for the operation.
  • the logic circuit 301 controls the address signal ADDRESS and the mode selection signal MODE to the memory device 200 to perform data writing to the memory device 200 and Z reading. [0166] ⁇ Operation>
  • the operation by the circuit 300 includes a write process for writing predetermined data (bit data) to the memory device 200, a read process for reading data written to the memory device 200, and a reset for resetting the data written to the memory device 200. There exists a process.
  • the logic circuit 301 outputs a mode selection signal MODE indicating “storage mode” to the control unit 203 of the memory circuit 200 in order to write predetermined data (for example, encoded moving image data) in the memory device 200. To do.
  • the logic circuit 301 sequentially outputs the address signal ADDRESS to the address buffer 202 of the memory device 200 in order to select a memory cell to which the predetermined data is written. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the logic circuit 301 outputs the predetermined data to the control unit 203 of the memory device 200 as 1-bit data Din bit by bit.
  • the predetermined data is written to the memory device 200 bit by bit.
  • the logic circuit 301 outputs a mode selection signal MODE indicating “reproduction mode” to the control unit 203 of the memory circuit 200 in order to read data written in the memory device 200.
  • the logic circuit 301 sequentially outputs the address signal ADDRESS to the address buffer 202 of the memory device 200 in order to select the memory cell from which the written data is read. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the memory device 200 an operation similar to that in the playback mode of the second embodiment is performed. As a result, the data stored in the memory device 200 becomes the output data Dout bit by bit. Read out.
  • the logic circuit 301 outputs a mode selection signal MODE indicating “reset mode” to the control unit 203 of the memory circuit 200 in order to reset the data stored in the memory device 200.
  • the logic circuit 301 sequentially outputs the address signal ADDRESS to the address buffer 202 of the memory device 200 in order to select a memory cell for resetting the data stored in the memory device 200. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the memory device 200 an operation similar to that in the reset mode of the second embodiment is performed. As a result, the data stored in the memory device 200 is reset bit by bit.
  • FIG. 13 shows the configuration of a semiconductor integrated circuit (reconfigurable LSI) 400 according to the fourth embodiment of the present invention.
  • the circuit 400 includes the memory device 200 shown in FIG. 11, a processor 401, and an interface 402, and is formed on one semiconductor chip.
  • the memory device 200 shown in FIG. 11 is used as a program ROM, and stores a program necessary for the operation of the processor 401.
  • the processor 401 operates in accordance with a program stored in the memory device 200 and controls the memory device 200 and the interface 402.
  • the interface 402 sequentially outputs programs input from the outside to the memory device 200.
  • the operation by the circuit 400 includes a program execution process that operates according to a stored program, and a program rewrite process that rewrites the program stored in the memory device 200 to another new program.
  • the processor 401 outputs a mode selection signal MODE indicating “playback mode” to the control unit 203 of the memory circuit 200 in order to read the program stored in the memory device 200.
  • the processor 401 sequentially outputs an address signal ADDRESS indicating the memory cell in which the necessary program is written to the address buffer 202 of the memory device 200. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the program stored in the memory device 200 is read bit by bit as the output data Dout.
  • the processor 401 performs a predetermined calculation according to the read program.
  • the processor 401 sends a mode selection signal MODE indicating “reset mode” to the memory device 2 in order to erase the program (program to be rewritten) stored in the memory device 200.
  • the processor 401 sequentially outputs the address signal ADDRESS indicating the position of the memory cell storing the program to be rewritten to the address buffer 202 of the memory device 200. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the processor 401 outputs a mode selection signal MODE indicating “storage mode” to the control unit 203 of the memory device 200 in order to write a new program.
  • the processor 401 sequentially outputs an address signal ADDRESS indicating the position of the memory cell in which a new program is to be stored to the address buffer 202 of the memory device 200. This Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the processor 401 outputs the data to the control unit 203 of the memory device 200 bit by bit from the outside via the interface 402.
  • the memory device 200 processing similar to that in the storage mode of the second embodiment is performed.
  • the new program power memory device 200 stores the data one bit at a time.
  • the memory device 200 is a rewritable nonvolatile memory
  • the contents of the stored program can be rewritten. That is, the function realized in the processor 501 can be changed. Further, a plurality of programs can be stored in the memory device 200, and the function realized by the processor 401 can be changed according to the program to be read.
  • FIG. 14 shows the structure of a memory device 500 according to the fifth embodiment of the present invention.
  • a lower electrode 502 is formed on a substrate 501
  • a state change material 503 and a contact plug 504 are formed on the lower electrode 502
  • upper electrodes 505—1, 505— are formed on the state change material 503. 2 is formed.
  • Pt (work function: 5.7 eV) is used as the lower electrode 502! /
  • Ag work function: 4.3 eV
  • State change CuFe 0 film thickness: 0 .: L m
  • FIG. 15 shows an equivalent circuit of the memory device 500 shown in FIG.
  • the word line W1 corresponds to the upper electrode 505-1
  • the word line W2 corresponds to the upper electrode 505-2
  • the lower electrode 502 and the contact plug 504 correspond to the bit line B1.
  • Memory cell MC511 corresponds to state change region 503a
  • memory cell MC512 corresponds to state change region 503 ⁇ .
  • the operation by the memory device 500 shown in FIG. 14 includes a storage mode in which 1-bit data is stored in the memory cell, a reset mode in which 1-bit data stored in the memory cell is reset, and a 1 stored in the memory cell. There is a playback mode that plays back bit data.
  • the bit line B1 (lower electrode 502 and contact plug 504) and the word line W2 (upper electrode 505-2) are dropped to the ground, and the storage voltage is applied to the word line W1 (upper electrode 505-1).
  • the storage voltage is, for example, a pulse voltage having a voltage value of “+3 V” and a pulse width of “50 nsec”.
  • the resistance state of the memory cell MC511 changes from the “high resistance state” to the “low resistance state”.
  • the bit line Bl and the word line W2 are dropped to the ground, and a reset voltage is applied to the word line W1.
  • the reset voltage is, for example, a pulse voltage having a voltage value of “ ⁇ 3V” and a pulse width of “50 nsec”. As a result, the resistance state of the memory cell MC511 changes from the “low resistance state” to the “high resistance state”.
  • bit line B1 and the word line W2 are dropped to the ground, and a reproduction voltage is applied to the word line W1.
  • the reproduction voltage is a voltage whose voltage value indicates “+0.5 V”, for example.
  • a current corresponding to the resistance state of memory cell MC511 flows out from bit line B1.
  • the direction of force from bit line B1 to word line W2 is “reverse”, so bit line B1 to word line W2 (upper electrode 505-1 to lower electrode 502 through upper electrode 505 — No current flows to 2)! /.
  • the state change material force ⁇ diode characteristic since it has the “state change material force ⁇ diode characteristic”, it is possible to define the direction of the current without forming a diode. Furthermore, since the state change material has “variable resistance characteristics”, it can be used as, for example, a 1R1D type nonvolatile memory device. When used in this manner, the manufacturing process can be simplified because it is not necessary to form a diode as compared with the configuration of the conventional 1R1D nonvolatile memory device.
  • the polarity of the pulse voltage applied to the state change material is not limited. Therefore, pulse voltages with both “+” and “one” polarity can be applied to the state change material.
  • a conventional pulse application method a method of changing the resistance value of the variable resistance material by adjusting the pulse width of the pulse voltage. In comparison with, the pulse width of the applied pulse voltage is short (in this embodiment, 50 nsec). In other words, the time required for memory Z reset can be shortened.
  • a memory voltage having a voltage value of “1 3V” and a pulse width of “5 OnsecJ” is applied to the word line W1
  • the voltage value is “+ 3VJ and the pulse width is“
  • the same effect can be obtained by applying a reset voltage of “50 nsec” to the word line W1 and applying a reproduction voltage indicating a voltage value of “0.5 V” to the word line W1 in the reproduction mode.
  • FIG. 1 The structure of the memory device according to the sixth embodiment of the present invention is shown in FIG.
  • a state change body 60—11, 60-12, 60—21, 60—22 force S is formed on the bit lines Bl, B2, and a state change body 60—11 to 60—22.
  • Word lines Wl and W2 are formed on the top.
  • the bit lines Bl and B2 extend in parallel to each other.
  • the word lines Wl and W2 extend in parallel to each other.
  • the bit lines Bl and B2 and the word lines Wl and W2 intersect each other, and a state change body is disposed at each of the intersecting positions (cross points).
  • Each of the state change bodies 60-11 to 60-22 is the state change material 2 shown in FIG.
  • Each of the word lines Wl and W2 corresponds to the upper electrode 1 in FIG.
  • Each of the bit lines Bl and B2 corresponds to the lower electrode 3 in FIG.
  • This device uses the resistance change of each of the state change bodies 60-11 to 60-22 to make one bit. Or store and play back multi-bit data.
  • Ag (work function: 4.3 eV) is used as the word lines Wl and W2
  • Pt (work function: 5.7 eV) is used as the bit lines B1 and B2
  • the state change body 60-11 CuFe 0 (film thickness 0 .: m) is used as ⁇ 60-22.
  • the operation of the memory device shown in FIG. 17 will be described using the equivalent circuit shown in FIG.
  • an example of executing storage, reset, and playback for the state change body 60-11 will be described.
  • the resistance state of the state change bodies 60-11 to 60-22 is set to the “high resistance state”.
  • the storage voltage VI is, for example, a pulse whose voltage value is “+1.5 V” and whose pulse width is “50 nsec”.
  • the memory voltage V2 is, for example, a voltage value of ⁇ -1.5 V '' and a pulse width of ⁇ 5
  • the pulse voltage is “Onsec”.
  • the reproduction voltages VI and V2 are, for example, voltage values
  • the reset voltage VI has a voltage value of “1”.
  • the voltage value is “+1.5 V” and the pulse width is “50 nsec”.
  • the storage voltage V 1 is applied to the word line W1 connected to the state change body 60-11 to be processed, and the data is stored on the bit line B1 connected to the state change body 60-11 to be processed.
  • Storage voltage V2 is applied. Also connected to state change body 60-11!
  • Line W2 and bit line B2 are dropped to ground.
  • the resistance state of 60-11 becomes a low resistance state.
  • the reset voltage VI is applied to the word line Wl connected to the state change body 60-11 to be processed, and the bit line B1 connected to the state change body 60-11 to be processed is connected.
  • Memory voltage V2 is applied. Also connected to state change body 60-11!
  • the resistance state of 60-11 becomes a high resistance state.
  • the reproduction voltage V is applied to the word line W1 connected to the state change body 60-11 to be processed.
  • the regeneration voltage V2 is applied to 2. Also, the state change body 60-11 is not connected.
  • bit line B2 is dropped to ground.
  • the state change body since the state change body has a diode characteristic, even if the resistance value of the cell adjacent to the cell to be processed is low, no extra current flows in the adjacent cell. Thereby, the resistance value of a desired cell can be determined.
  • the memory device of the present embodiment has a single-layer two-dimensional structure, but it is also possible to adopt a three-dimensional structure that is not limited to a two-dimensional structure.
  • a single memory device is formed by a layer consisting of bit lines Bl and B2, a layer consisting of state change bodies 60-11 to 60-22, and a layer consisting of word lines Wl and W2. If an insulating layer is formed on this layer, a new memory device can be formed on the insulating layer. Even when the insulating layer is not formed, a new memory device can be formed on the layer composed of the word lines Wl and W2 by devising a method for applying the reproduction voltage, the storage voltage, and the reset voltage.
  • the memory device according to this embodiment has a simple structure, and thus the manufacturing process is easy. Thereby, a large capacity of the memory device can be realized.
  • the force in which the state change bodies are individually formed at the points where the word lines Wl, W2 and the bit lines Bl, B2 intersect, as shown in FIG. The same effect can be obtained when a memory cell composed of electrode 1, state change material 2, and lower electrode 3 is formed.
  • a memory cell composed of electrode 1, state change material 2, and lower electrode 3 is formed.
  • Cu is used as the word lines Wl and W2 and the bit lines B1 and B2
  • Ag is used as the upper electrode 1
  • Pt is used as the CuFeO lower electrode 3 as the state change material 2.
  • the state change material 2 may be formed of a solid film between the word lines Wl and W2 and the bit lines Bl and B2.
  • the region located at each crosspoint (state change region) 60 ⁇ —11, 60 ⁇ —12, 60 ⁇ —21, 60 ⁇ —22 force S operates as a memory memory.
  • the memory device of this embodiment naturally has the memory array shown in FIG. 11, FIG. 12, and FIG. It can be used as
  • the value (RZRO) obtained by standardizing the resistance change is not necessarily the same as the value in the figure.
  • the memory device according to the present invention is useful as a next generation nonvolatile memory capable of low power, high-speed writing and erasing, and large capacity.

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Abstract

　第１電極層は、互いに平行に延びる複数の第１の電極線（Ｗ１，Ｗ２）を含む。状態変化層は、第１電極層の上に形成され、かつ、ダイオード特性と可変抵抗特性とを示す複数の状態変化体（60-11,60-12,60-21,60-22）を含む。第２電極層は、状態変化層の上に形成され、かつ、互いに平行に延びる複数の第２の電極線（Ｂ１，Ｂ２）を含む。複数の第１の電極線と複数の第２の電極線とは、積層方向から見たときに状態変化層を挟んで互いに交差している。状態変化体（60-11）は、第１の電極線（Ｗ１）と第２の電極線（Ｂ１）とが交差する位置において、その第１の電極線と第２の電極線との間に形成される。

Description

明 細 書
メモリ装置および半導体集積回路
技術分野
[0001] 本発明は、与えられるパルス電圧に応じてその抵抗値が変化する状態変化材料を 用いたメモリ装置および半導体集積回路に関する。
背景技術
[0002] 近年、電子機器におけるデジタル技術の進展に伴 ヽ、画像などのデータを保存す るために、不揮発性記憶素子の要望が大きくなつてきており、さらに記憶素子の大容 量化、書き込み電力の低減、書き込み Z読み出し時間の高速化、長寿命化の要求 力 Sますます高まりつつある。こうした要求に対し、与えられる電気的パルスに応じてそ の抵抗値が変化するぺロブスカイト材料（例えば、 Pr Ca MnO (PCMO)、 LaSrMnO
(l-X) X 3
(LSMO)、 GdBaCo O (GBCO)など）を用いて不揮発性記憶素子を構成する技術が、
3 X Y
米国特許第 6,204,139号公報 (特許文献 1)に開示されている。この特許文献 1に開 示された技術は、これらの材料 (以下、可変抵抗材料と記す。 )に所定の電気的パル スを与えてその抵抗値を増大もしくは減少させ、その結果変化した抵抗値を異なる数 値の記憶に用いることにより、記憶素子として用いると 、うものである。
[0003] また、米国特許第 6,673,691号公報 (特許文献 2)には電気的パルスのパルス幅を 変えることにより、可変抵抗材料の抵抗値を変化させる方法が開示されている。さら に、特許文献 2には、これらの可変抵抗材料をメモリセルとして用い、メモリセル選択 素子としてダイオードを用いた 1D1R(1ダイオード Z1レジスタ）タイプのメモリアレイ セルを構成する例が記載されている。この構成は、メモリセル選択素子としてトランジ スタを用いる場合に比べ、メモリセルサイズが小さくなる特徴を有している。
[0004] ここで、特許文献 2に開示された従来の可変抵抗材料を用いたメモリ装置（1D1R 型不揮発性記憶装置） 900を図 21に示す。この従来例では、基板 901上に PZN接 合のダイオード（N型 Si領域 902, P型 Si領域 903— 1, 903— 2)を形成し、ダイォー ドの P型 Si領域 903— 1上に下部電極 904— 1を形成し、ダイオードの P型 Si領域 90 3— 2上に下部電極 904— 2を形成し、ダイオードの N型 Si領域 902上にコンタクトプ ラグ 905を形成し、下部電極 904—1, 904— 2上に可変抵抗材料 906を形成し、可 変変化材料 906上に上部電極 907— 1, 907— 2を形成している。この従来例の場 合、下咅電極 904—1, 904— 2および上咅電極 907—1, 907— 2はともに Ptを用 い、可変抵抗材料 906としては P Ca MnOを用いている。
0.7 0.3 3
[0005] 図 21に示したメモリ装置 900では、上部電極 907—1と下部電極 904—1との間に 所定のパルス電圧が印加されると、可変抵抗材料 906のうち上部電極 907— 1と下 部電極 904— 1との間に挟まれた領域 (可変領域 906 a )の抵抗値が変化する。また 、上部電極 907— 2と下部電極 904— 2との間に所定のパルス電圧が印加されると、 可変抵抗材料 906のうち上部電極 907— 2と下部電極 904— 2との間に挟まれた領 域 (可変領域 906 |8 )の抵抗値が変化する。つまり、このメモリ装置では、可変領域 9 06 aおよび可変領域 906 βの各々は、 1つのメモリセルとして利用される。
[0006] また、図 21に示したメモリ装置 900では、メモリセル選択用のダイオードとして基板 901上に形成した Ρ/Ν接合のダイオードを使用している。そのため、上部電極 907 1 (907— 2)力も下部電極 904— 1 (904— 2)へ向力 方向（順方向）には電流は 流れるが、下部電極 904— 1 (904— 2)力ら上部電極 907— 1 (907— 2)へ向力う方 向（逆方向）または上部電極 907— 1と上部電極 907— 2との間には電流は流れない
[0007] 図 21に示したメモリ装置 900の等価回路を図 22に示す。図 22において、ワード線 W1は上部電極 907—1に対応し、ワード線 W2は上部電極 907— 2に対応し、ビット 線 B1はコンタクトプラグ 905に対応する。また、メモリセル MC911は可変抵抗領域 9 06 aに対応し、ダイオード D911はダイオード（N型 Si領域 902, P型 Si領域 903— 1 )に対応し、メモリセル MC912は可変抵抗領域 906 βに対応し、ダイオード D912は ダイオード (Ν型 Si領域 902, P型 Si領域 903— 2)に対応する。
[0008] <動作 >
次に、図 21に示したメモリ装置 900による動作について図 22を参照しつつ説明す る。ここでは、メモリセル MC911に対する処理について説明する。
[0009] 〔セット (記憶) Zリセット〕
記憶時では、ワード線 W2およびビット線 B1をグランドに落とし、ワード線 W1に所定 の電気的パルスを印加する。これにより、メモリセル MC911の抵抗値は、低抵抗状 態 (リセット)あるいは高抵抗状態 (セット）に変化する。例えば、特許文献 2によると、 電圧値が「 +4V」でありパルス幅が「100nsec」であるパルス電圧を印加するとメモリ セル MC911の抵抗値は高抵抗状態力ゝら低抵抗状態に変化し、電圧値が「 + 2. 5V 」でありパルス幅が「10 μ sec」であるパルス電圧を印加するとメモリセル 911の抵抗 値は低抵抗状態から高抵抗状態に変化する。
[0010] 〔再生〕
再生時では、ワード線 W2およびビット線 B1をグランドに落とし、ワード線 W1に所定 の再生電圧 (例えば、電圧値が「 + 0. 5V」である電圧）を印加する。これにより、メモ リセル MC911に流れる電流がビット線 B1に流出する。一方、メモリセル MC912に は電流が流れない。また、メモリセル MC912に対してダイオード D912 (図 21では、 N型 Si領域 902, P型 Si領域 903— 2)が設けられているので、ワード線 W1からヮー ド線 W2へ電流は流れない。よって、メモリセル MC911の抵抗値だけを検出すること ができる。
[0011] このような手法により、従来のメモリ装置（1D1R型不揮発性記憶装置） 900は、各 々のメモリセルへの記録 Z再生を行って 、る。
[0012] さらに、米国特許第 6,531,371号公報 (特許文献 3)には、可変抵抗材料を用いてク ロスポイントタイプのメモリ装置を構成することにより、メモリ装置の大容量ィ匕を実現し ている。具体的には、図 23のように、ワード線 Wl, W2とビット線 Bl, B2とが交差す る箇所（クロスポイント）の各々にメモリセル 90— 11, 90- 12, 90- 21, 90— 22を 設けることによって、クロスポイント型のメモリ装置を実現している。メモリセル 90— 11 〜90— 22は、可変抵抗材料によって形成される。
[0013] しかし、図 23のメモリ装置では、情報を読み出したいメモリセル (例えば、可変抵抗 材料 90— 21)に隣接するメモリセル（可変抵抗材料 90— 11, 90- 12, 90— 22)の 抵抗値が低い場合、図 23のように情報を読み出したいメモリセルだけでなく隣接する メモリセルを介して電流が流れてしま 、、情報を読み出した 、メモリセルの抵抗状態 を判別できない可能性がある。そこで、特表 2002-530850号公報 (特許文献 4)に開 示されて!/、るように、メモリセルとなる状態変化部とステアリング部と呼ばれるダイォー ドとを直列に接続することによって構成されるクロスポイント型のメモリ装置も提案され ている。
特許文献 1：米国特許第 6,204, 139号公報
特許文献 2 :米国特許第 6,673,691号公報
特許文献 3 :米国特許第 6,531 ,371号公報
特許文献 4：特表 2002-530850号公報
非特許文献 1 : 2002 IEDM,論文番号 7.5,Dec.2002
発明の開示
発明が解決しょうとする課題
[0014] し力しながら、ダイオードを用いるタイプ (1D1R型不揮発性記憶装置)においては、 図 21のように、基板 901上に PZN接合力もなるダイオードを形成しなければならず 、さらにメモリセルを構成するために下部電極 904— 1 , 904— 2および可変抵抗材 料 906をそのダイオード上に形成する必要がある。このような構成は、製造プロセス 上複雑であり、実用化に適していない。また、図 21に示したメモリ装置 900では、ダイ オードが形成されているので、上部電極 907— 1 (907— 2)力下部電極 904— 1 (90 4 - 2)に対して「一」になるパルス電圧を与えても可変領域 906 a (906 β )に所定の パルス電圧が印加されたことにはならない。つまり、図 21に示したメモリ装置 900では 、可変領域 906 α (906 j8 )の抵抗値を変化させるためには、上部電極 907— 1 (90 7 - 2)が下部電極 904 - 1 (904 - 2)に対して「 +」になるパルス電圧を印加する必 要がある。このように、可変抵抗材料に印加するパルス電圧の極性が制限される。
[0015] また、図 21に示したメモリ装置では、メモリセルの抵抗状態を高抵抗状態力も低抵 抗状態に変化させる（セットする）ためには「100nsec」の期間を要し、メモリセルの抵 抗状態を低抵抗状態力 高抵抗状態に変化させる（リセットする)ためには「10 sec 」の期間を要する。このメモリセルへのセット Zリセットを素早く実行するためには、印 加するパルス電圧のパルス幅を短くする必要がある。
[0016] さらに、特許文献 4に示されたクロスポイント型のメモリ装置は、製造プロセスが非常 に複雑であり、また、多層化して 3次元構造にする上でも製造プロセスが複雑である。 課題を解決するための手段 [0017] この発明の 1つの局面に従うと、メモリ装置は、第 1電極層と、状態変化層と、第 2電 極層とを備える。第 1電極層は、互いに平行に延びる複数の第 1の電極線を含む。状 態変化層は、上記第 1電極層の上に形成され、かつ、ダイオード特性と可変抵抗特 性とを示す複数の状態変化体 (状態変化部)を含む。第 2電極層は、上記状態変化 層の上に形成され、かつ、互いに平行に延びる複数の第 2の電極線を含む。上記複 数の第 1の電極線と上記複数の第 2の電極線とは、積層方向から見たときに上記状 態変化層を挟んで互いに交差している。上記複数の状態変化体の各々は、上記複 数の第 1の電極線のうちいずれ力 1つと上記複数の第 2の電極線のうちいずれか 1つ とが交差する位置において、その第 1の電極線とその第 2の電極線との間に形成され る。上記複数の状態変化体の各々は、その第 1の電極線およびその第 2の電極線の うちいずれか一方力 他方へ向力 方向を順方向とし他方を逆方向とするダイオード 特性を示す。上記複数の状態変化体の各々は、その第 1の電極線とその第 2の電極 線との間に印加される所定のパルス電圧に応じて、その状態変化体の順方向におけ る抵抗値が増加 Z減少する可変抵抗特性を示す。
[0018] 上記メモリ装置では、従来の 1R1D型不揮発性記憶素子の構成と比較すると、ダイ オードを設ける必要がないので、製造プロセスを簡単にすることができる。また、状態 変化体が「ダイオード特性」を有して!/ヽるので、処理対象の状態変化体に隣接する状 態変化体の抵抗値が低くても、その隣接する状態変化体には余計な電流が流れな い。これにより、処理対象の状態変化体の抵抗値を正確に判別することができる。
[0019] 好ましくは、上記メモリ装置は、前記複数の状態変化体に対応する複数の第 1の電 極および複数の第 2の電極とをさらに備える。前記複数の第 1の電極の各々は、当該 第 1の電極に対応する状態変化体と当該状態変化体に対応する第 1の電極線との 間に介在する。前記複数の第 2の電極の各々は、当該第 2の電極に対応する状態変 化体と当該状態変化体に対応する第 2の電極線との間に介在する。前記複数の状 態変化体の各々は、対応する第 1の電極および第 2の電極のうちいずれか一方から 他方へ向かう方向を順方向とし他方を逆方向とするダイオード特性を示す。前記複 数の状態変化体の各々は、対応する第 1の電極と第 2の電極との間に印加される所 定のパルス電圧に応じて、当該状態変化体の順方向における抵抗値が増加 Z減少 する可変抵抗特性を示す。
[0020] この発明のもう 1つの局面に従うと、メモリ装置は、第 1電極層と、状態変化層と、第 2電極層とを備える。第 1電極層は、互いに平行に延びる複数の第 1の電極線を含む 。状態変化層は、上記第 1電極層の上に形成され、かつ、ダイオード特性と可変抵抗 特性とを示す状態変化材料からなる。第 2電極層は、上記状態変化層の上に形成さ れ、かつ、互いに平行に延びる複数の第 2の電極線を含む。上記複数の第 1の電極 線と上記複数の第 2の電極線とは、積層方向から見たときに上記状態変化層を挟ん で互いに交差している。上記複数の状態変化層のうち、上記複数の第 1の電極線の うちいずれ力 1つと上記複数の第 2の電極線のうちいずれ力 1つとの間に挟まれた可 変領域 (状態変化部）は、その第 1の電極線およびその第 2の電極線のうちいずれか 一方から他方へ向かう方向を順方向とし他方を逆方向とするダイオード特性を示す。 上記可変領域は、その第 1の電極線とその第 2の電極線との間に印加される所定の パルス電圧に応じて、その領域の順方向における抵抗値が増加 Z減少する可変抵 抗特性を示す。
[0021] 上記メモリ装置では、従来の 1R1D型不揮発性記憶素子の構成と比較すると、ダイ オードを設ける必要がないので、製造プロセスを簡単にすることができる。また、状態 変化層が「ダイオード特性」を有しているので、処理対象の可変領域に隣接する可変 領域の抵抗値が低くても、その隣接する可変領域には余計な電流が流れない。これ により、処理対象の可変領域の抵抗値を正確に判別することができる。
[0022] 好ましくは、前記複数の第 1の電極線の各々の仕事関数は、前記複数の第 2の電 極線の各々の仕事関数と異なる。
[0023] 上記メモリ装置では、第 1の電極の仕事関数と第 2の電極の仕事関数とが互いに異 なる場合、状態変化材料はダイオード特性および可変抵抗特性を示すことがわかつ た。したがって、第 1の電極の仕事関数と第 2の電極の仕事関数とが互いに異なるよ うにすれば、状態変化材料が「ダイオード特性」および「可変抵抗特性」を示す状態 変化部を構成することができる。
[0024] 好ましくは、前記複数の第 1の電極の各々の仕事関数は、前記複数の第 2の電極 の各々の仕事関数と異なる。 [0025] 好ましくは、前記複数の状態変化体の各々における状態変化材料の結晶性は、不 均一である。
[0026] 上記メモリ装置では、状態変化材料の結晶性が不均一である場合、状態変化材料 はダイオード特性および可変抵抗特性を示すことがわ力つた。したがって、状態変化 材料の結晶性を不均一にすれば、状態変化材料が「ダイオード特性」および「可変 抵抗特性」を示す状態変化部を構成することができる。
[0027] 好ましくは、前記状態変化層における状態変化材料の結晶性は、不均一である。
[0028] 好ましくは、上記メモリ装置は、前記複数の第 1の電極線に所定の電圧を印加する 第 1の電極線駆動部と、前記複数の第 2の電極線に所定の電圧を印加する第 2の電 極線駆動部とをさらに備える。
[0029] 上記メモリ装置では、状態変化部が「ダイオード特性」を有しているので、ある第 1の 電極線力 別の第 1の電極線に電流が流れることはない。このように、ダイオード素子 を別に設けることなぐメモリ装置を構成することができる。
[0030] 好ましくは、前記複数の状態変化部のうちいずれか 1つに情報を記憶するときには 、前記第 1の電極線駆動部は、前記複数の第 1の電極線のうち前記情報を記憶しょう とする状態変化部に対応する第 1の電極線に第 1のパルス電圧を印加する。前記第 2の電極線駆動部は、前記複数の第 2の電極線のうち前記情報を記憶しょうとする状 態変化部に対応する第 2の電極線に第 2のパルス電圧を印加する。
[0031] 上記メモリ装置では、情報を記憶した!/、状態変化部には所定のパルス電圧が印加 される力 他の状態変化部には所定のパルス電圧が印加されない。これにより、情報 を記憶したい状態変化部の抵抗状態のみを変化させることができる。つまり、任意の 状態変化部を選択して、その選択した状態変化部に情報を記憶することができる。
[0032] 好ましくは、前記複数の状態変化部のうちいずれか 1つに記憶された情報を再生す るときには、前記第 1の電極線駆動部は、前記複数の第 1の電極線のうち前記情報を 読み出そうとする状態変化部に対応する第 1の電極線に再生電圧を印加する。前記 第 2の電極線駆動部は、前記複数の第 2の電極線のうち前記情報を読み出そうとす る状態変化部に対応しない第 2の電極線に前記再生電圧を印加する。
[0033] 上記メモリ装置では、情報を読み出したい状態変化部では順方向に電流が流れる 力 他の状態変化部では順方向に電流が流れない。これにより、情報を読み出した い状態変化部に流れる電流のみを読み取ることができる。つまり、任意の状態変化部 を選択して、その選択した状態変化部に記憶された情報を読み出すことができる。
[0034] この発明のさらにもう 1つの局面に従うと、半導体集積回路は、上記メモリ装置と、所 定の演算を行う論理回路とを備える。上記論理回路は、記憶モードおよび処理モー ドを有する。論理回路は、上記記憶モードのときにはビットデータを上記メモリ装置に 記憶する。論理回路は、上記処理モードのときには上記メモリ装置に記憶されたビッ トデータを読み出す。
[0035] この発明のさらにもう 1つの局面に従うと、半導体集積回路は、上記メモリ装置と、プ ログラム実行モードとプログラム書換モードとを有するプロセッサとを備える。上記プロ セッサは、上記プログラム実行モードでは上記メモリ装置に記憶されたプログラムに 従って動作する。プロセッサは、上記プログラム書換モードでは上記メモリ装置に記 憶されたプログラムを外部力も入力した別の新たなプログラムに書き換える。
[0036] 好ましくは、上記状態変化材料は、スピネル構造を有する金属酸化物である。
[0037] 好ましくは、上記状態変化材料は、金属が添加された酸ィ匕物強誘電体である。
[0038] 好ましくは、上記酸化物強誘電体は、ィルメナイト構造を有する。
[0039] 好ましくは、上記状態変化材料は、ベロブスカイト構造を有する金属酸化物である。
[0040] 好ましくは、上記金属酸化物は、 CMR (Colossal Magneto-Resistance：巨大磁気抵 抗)特性あるいは高温超伝導特性のうち少なくとも 1つの特性を有する材料である。
[0041] 好ましくは、上記状態変化材料は、アルカリ金属およびアルカリ土類金属を含まな い。
発明の効果
[0042] 以上のように、状態変化部が「ダイオード特性」を有して!/ヽるので、別にダイオード 素子を用いることなく電流の向きを規定することができる。さらに状態変化部が「可変 抵抗特性」を有しているので、例えば、 1R1D型不揮発性記憶素子として利用するこ とができる。このように利用した場合、従来の 1R1D型不揮発性記憶素子の構成と比 較すると、ダイオードを設ける必要がないので、製造プロセスを簡単にすることができ る。また、パルス電圧の極性によって抵抗値を変化させる方法では、従来のパルス印 加方法 (パルス電圧のパルス幅を調整することによって可変抵抗材料の抵抗値を変 化させる方法）と比較すると、印加するパルス電圧のパルス幅が短い。つまり、記憶 Z リセットに要する時間を短縮することができる。
図面の簡単な説明
[図 1]図 1は、電気素子の基本構成を示す図である。
[図 2]図 2は、印加するパルス電圧を示す波形図である。
[図 3]図 3Aは、電気素子に一方の極性を示す測定電圧を印加したときの、極性の異 なるパルス電圧による抵抗値の変化を示す図である。図 3Bは、電気素子に他方の極 性を示す測定電圧を印加したときの、極性の異なるパルス電圧による抵抗値の変化 を示す図である。
[図 4]図 4Aは、電気素子に一方の極性を示すパルス電圧を印加した後の電流 電 圧特性を示す図である。図 4Bは、電気素子に他方の極性を示すパルス電圧を印加 した後の電流 電圧特性を示す図である。
[図 5]図 5Aは、電気素子に一方の極性を示すパルス電圧を印加した後の電流 電 圧特性を示す図である。図 5Bは、電気素子に他方の極性を示すパルス電圧を印加 した後の電流 電圧特性を示す図である。
[図 6]図 6は、電気素子に測定電圧を印加したときの、極性の異なるパルス電圧による 抵抗値の変化を示す図である。
[図 7]図 7Aは、電気素子に一方の極性を示すパルス電圧を印加した後の電流 電 圧特性を示す図である。図 7Bは、電気素子に他方の極性を示すパルス電圧を印加 した後の電流 電圧特性を示す図である。
[図 8]図 8Aは、電気素子に一方の極性を示す測定電圧を印加したときの、極性の異 なるパルス電圧による抵抗値の変化を示す図である。図 8Bは、電気素子に他方の極 性を示す測定電圧を印加したときの、極性の異なるパルス電圧による抵抗値の変化 を示す図である。
[図 9]図 9は、電気素子にパルス電圧を印加したときの抵抗値の変化を示す図である [図 10]図 10は、電気素子の回路記号を示す図である。 [図 11]図 11は、この発明の第 2の実施形態によるメモリ装置の全体構成を示す図で ある。
[図 12]図 12は、この発明の第 3の実施形態による半導体集積回路の全体構成を示 す図である。
[図 13]図 13は、この発明の第 4の実施形態による半導体集積回路の全体構成を示 す図である。
[図 14]図 14は、この発明の第 5の実施形態によるメモリ装置の構造を示す図である。
[図 15]図 15は、図 14に示したメモリ装置の等価回路を示す図である。
[図 16]図 16は、図 14に示したメモリ装置の等価回路を示す図である。
[図 17]図 17は、この発明の第 6の実施形態によるメモリ装置の構造を示す図である。
[図 18]図 18は、図 17に示したメモリ装置の等価回路を示す図である。
[図 19]図 19は、この発明の第 6の実施形態によるメモリ装置の変形例を示す図である
[図 20]図 20は、この発明の第 6の実施形態によるメモリ装置の変形例を示す図である
[図 21]図 21は 従来のメモリ装置の構造を示す図である。
[図 22]図 22は 図 21に示したメモリ装置の等価回路を示す図である c
[図 23]図 23は 従来のクロスポイント型のメモリ装置を示す図である。
符号の説明
1 上部電極
2 状態変化材料
3 下部電極
4
5
101 - 1, 101 - 2 端子
102 電気素子
200, 500 メモジ装置
201 メモリアレイ 202 アドレスバッファ
203 制御部
204 行デコーダ
205 ワード線ドライバ
206 列デコーダ
207 ビット線ドライバ
MC211, MC212, MC221, MC222, MC511, MC512 メモジセル
Wl, W2 ワード線
Bl, B2 ビット線
300 半導体集積回路
301 論理回路
400 半導体集積回路
401 プロセッサ
402 インターフェイス
501 基板
502 下部電極
503 状態変化材料
503 α , 503 |8 状態変化領域
504 コンタクトプラグ
505- 1, 505- 2 上部電極
60— 11〜60— 22 状態変化体
60 α— 11〜60 α— 22 状態変化領域
発明を実施するための最良の形態
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一ま たは相当部分には同一の符号を付しその説明は繰り返さない。
(電気素子の基本構成および基本特性）
まず、本発明の実施形態において用いられる電気素子の基本構成および基本特 性について説明する。 [0046] 電気素子の基本構成を図 1に示す。電気素子では、基板 4上に下部電極 3が形成 され、下部電極 3上に状態変化材料 2が形成され、状態変化材料 2上に上部電極 1 が形成される。電源 5は、上部電極 1および下部電極 3間に所定の電圧を印加する。
[0047] 本発明の電気素子に用いられる状態変化材料 2は、順方向には電流が流れやす いが逆方向には電流が流れにくい特性 (ダイオード特性）と、所定のパルス電圧が印 カロされることによって抵抗値が増加 Z減少する特性 (可変抵抗特性)とを示す。状態 変化材料 2は、スピネル構造の金属酸ィ匕物材料，ィルメナイト構造の金属が添加され た酸化物強誘電体， CMR特性および高温超伝導特性のうち少なくとも 1つの特性を 有するぺロブスカイト構造の材料であり、具体的には、 CoFe 0 , CuFe O , NiCr Ο ,
2 4 2 4 2 4
Fe Ο , Cr-SrTiO , Sr- LiNbO , Mg-LiNbO , Pr Ca ΜηΟ (0<Χ<0.5), LaSrMnO ,
3 4 3 3 3 (1-Χ) X 3 3
GdBaCo Ο (0<Χ<2, 0〈Υ〈7)等である。
X Υ
[0048] 次に、上記特性 (可変抵抗特性およびダイオード特性)を示す状態変化材料 2を実 現する方法にっ 、て説明する。
[0049] (実施例 1)
上記特性 (可変抵抗特性およびダイオード特性)を有する状態変化材料 2を実現す るために、互いに仕事関数が異なる 2つの材料を図 1に示した上部電極 1および下部 電極 3として用いて電気素子を構成した。以下に、その理由について説明する。
[0050] <実験対象 >
ここでは、次の 3種類の電気素子に対して実験を行った。
試料 (Α) :上部電極 1の仕事関数が下部電極 3の仕事関数よりも小さい電気素子。 試料 (Β)：上部電極 1の仕事関数が下部電極 3の仕事関数よりも大き 、電気素子。 試料 (C)：上部電極 1の仕事関数と下部電極 3の仕事関数とが等 ヽ電気素子。
[0051] なお、試料 (Α)〜試料 (C)を形成した後に、上部電極 1が下部電極 3に対して「 +」 になるパルス電圧（電圧値： + 3V,パルス幅： 10 sec (マイクロセカンド） )を印加す ること〖こよって、形成直後の抵抗値 (約 1M Ω )よりも約一桁強低 、抵抗値を初期の抵 抗値として設定した (この初期化は、特願 2003-421374等に記載の方法と同様の方法 により行った)。
[0052] <実験内容 > 本実施例では、試料 (A)〜試料 (C)の各々に対して次のような実験を行った。
[0053] 〔実験 1〕
上部電極 1が下部電極 3に対して「 +」になるパルス電圧（以下、「パルス電圧（+極 性)」と記す。）と上部電極 1が下部電極 3に対して「一」になるパルス電圧（以下、「パ ルス電圧（一極性)」と記す。）とを 1回ずつ交互に印加する（図 2参照)。ここで、パル ス電圧の印加が 1回終了する毎に、状態変化材料 2の抵抗値を測定するために、上 部電極 1が下部電極 3に対して「 +」になる電圧（以下、「測定電圧（ +極性)」と記す 。）を印加する。
[0054] 〔実験 2〕
「パルス電圧（+極性)」と「パルス電圧（一極性)」とを 1回ずつ交互に印加する（図 2 参照)。ここで、パルス電圧の印加が 1回終了する毎に、状態変化材料 2の抵抗値を 測定するために、上部電極 1が下部電極 3に対して「一」になる電圧（以下、「測定電 圧（一極性)」と記す。）を印加する。
[0055] 〔実験 3〕
「パルス電圧（+極性)」と「パルス電圧（一極性)」とを 1回ずつ交互に印加する（図 2 参照)。ここで、パルス電圧の印加が 1回終了する毎に、状態変化材料 2の電流ー電 圧特性を測定する。
[0056] なお、ここでは、
ノ ルス電圧（+極性）：電圧値「 + 3V」，パルス幅「50nsec」
ノ ルス電圧（一極性）：電圧値「— 3V」，パルス幅「50nsec」
測定電圧（+極性）：電圧値「 + 0. 5V」
測定電圧（一極性）：電圧値「ー0. 5V」
とした。
[0057] <試料 (A)に対する実験 >
まず、試料 (A)に対する実験について図 3A,図 3B,図 4A,図 4Bを参照しつつ説 明する。なお、図 3A,図 3Bにおいて、縦軸は、測定値 Rを初期化直後の抵抗値 RO によって規格ィ匕した値を示す（図 6,図 8A,図 8B,図 9においても同様)。
[0058] 〔用いた材料〕 上部電極 l : Ag (膜厚約 0. 2 μ ηι,仕事関数 4. 3eV(=electron volt)) 状態変化材料 2 : CuFe O (膜厚約 0. l ^ m)
2 4
下部電極 3 : Pt (膜厚約 0. 2 μ ΐη,仕事関数 5. 7eV)
〔実験 1の結果〕
試料 (A)に対して実験 1を行った。その実験結果を図 3Aに示す。測定値は、パル ス電圧（+極性）が印加された後では高抵抗状態 (抵抗値が他方の状態に比べて高 V、状態)から低抵抗状態 (抵抗値が他方の状態に比べて低 、状態)へと変化し、パ ルス電圧（一極性)が印加された後では低抵抗状態力ゝら高抵抗状態へと変化した。こ のように、印加されるパルス電圧に応じて、上部電極 1から下部電極 3へ向かう方向 に対する抵抗値 (状態変化材料 2の抵抗値)が増加 Z減少することがゎカゝつた。
[0059] 〔実験 2の結果〕
また、試料 (A)に対して実験 2を行った。その実験結果を図 3Bに示す。測定値は、 パルス電圧（+極性)を印加した後でも、低抵抗状態には変化せず高抵抗状態であ つた。このように、印加されるパルス電圧にかかわらず、下部電極 3から上部電極 1へ 向カゝぅ方向に対する抵抗値 (状態変化材料 2の抵抗値）は常に高抵抗状態であること がわかった。
[0060] 〔実験 3の結果〕
また、試料 (A)に対して実験 3を行った。パルス電圧（+極性)を印加した後に測定 された電流 電圧特性を図 4Aに示す。図 4Aのように、パルス電圧（+極性)を印加 した後では、測定電圧（+極性)を印加するとその測定電圧（+極性)の絶対値が大 きくなるのに従って流れる電流値は増加し、電流が流れやすいことがわ力つた。一方 、測定電圧（一極性)を印加するとその測定電圧（一極性)の絶対値を大きくしても流 れる電流値は増加せず、実験を行った範囲では流れる電流の絶対値は 20 A以下 であり、電流が流れにくい結果となった。このように、パルス電圧（+極性)を印加した 後では、上部電極 1から下部電極 3へ向カゝぅ方向へは電流 (状態変化材料 2を流れる 電流）が流れやすぐ下部電極 3から上部電極 1へ向力 方向へは電流が流れにくく なることがわかった。
[0061] 一方、パルス電圧（一極性)を印加した後に測定された電流 電圧特性を図 4B〖こ 示す。図 4Bのように、パルス電圧（一極性)を印加した後では、測定電圧（+極性)を 印加したときでも電流が流れにくくなつた。このように、パルス電圧（一極性)を印加し た後では、パルス電圧（+極性)を印加した後と比較すると、上部電極 1から下部電 極 3へ向力 方向へ電流が流れに《なることがわ力つた。すなわち、試料 (A)は上 部電極 1から下部電極 3へ向力 順方向に電圧を印加すると、流れる電流が指数関 数的に増大するが（図 4Aでは横軸の右方向）、下部電極 3から上部電極 1へ向かう 逆方向に電圧を印加しても電流がほとんど流れな 、（図 4Aでは横軸の左方向）。換 言すると、上部電極 1から下部電極 3へ向力 順方向において、下部電極 3から上部 電極 1へ向力う逆方向よりも十分に大きな電流が流れるという、一方向にのみ電流が 流れる整流作用を有するダイオード特性を示すことがわ力つた。
[0062] 〔検証結果〕
以上の実験により、試料 (A)は、次のような特性を示すことがわ力つた。
( 1)上部電極 1から下部電極 3へ向力 方向を順方向とし、下部電極 3から上部電極 1へ向カゝぅ方向を逆方向とするダイオード特性。
(2)印加されるパルス電圧に応じてその順方向における抵抗値が増減する特性 (可 変抵抗特性)。詳しくは、その順方向における抵抗値は、パルス電圧（+極性)が印 カロされると減少し、パルス電圧（-極性）が印加されると増加する。
[0063] <試料 (B)に対する実験 >
次に、試料 (B)に対する測定結果について図 3A,図 3B,図 5A,図 5Bを参照しつ つ説明する。
[0064] <用いた材料 >
上部電極 l : Pt (膜厚約 0. 仕事関数 5. 7eV)
状態変化材料 2 : CuFe O (膜厚約 0. l ^ m)
2 4
下部電極 3 : Ti (膜厚約 0. 2 μ ΐη,仕事関数 4. 3eV)
<実験結果 >
〔実験 1の結果〕
試料 (B)に対して実験 1を行った。その実験結果は、図 3Bのようになった。測定値 は、パルス電圧（ +極性)を印加した後でもパルス電圧（-極性)を印加した後でも、 低抵抗状態に変化せず高抵抗状態であった。このように、印加されるパルス電圧に かかわらず、上部電極 1から下部電極 3へ向力う方向に対する抵抗値 (状態変化材 料 2の抵抗値）は常に高抵抗状態であることがわ力つた。
[0065] 〔実験 2の結果〕
また、試料 (B)に対して実験 2を行った。その実験結果は、図 3Aのようになった。測 定値は、パルス電圧（+極性)が印加された後では高抵抗状態 (抵抗値が他方の状 態に比べて高 、状態)から低抵抗状態 (抵抗値が他方の状態に比べて低 、状態)へ と変化し、パルス電圧（一極性)が印加された後では低抵抗状態力ゝら高抵抗状態へと 変化した。このように、印加されるパルス電圧に応じて、下部電極 3から上部電極 1へ 向カゝぅ方向に対する抵抗値 (状態変化材料 2の抵抗値)が増加 Z減少することがわか つた o
[0066] 〔実験 3の結果〕
また、試料 (B)に対して実験 3を行った。パルス電圧（+極性)を印加した後に測定 された電流 電圧特性を図 5Aに示す。図 5Aのように、パルス電圧（+極性)を印加 した後では、測定電圧（+極性)を印加したときには電流が流れにくぐ測定電圧（一 極性)を印加したときには電流が流れやすい結果となった。このように、パルス電圧（ +極性)を印加した後では、上部電極 1から下部電極 3へ向力う方向へは電流 (状態 変化材料 2を流れる電流）が流れにくぐ下部電極 3から上部電極 1へ向かう方向へ は電流が流れやすくなることがわ力つた。
[0067] 一方、パルス電圧（一極性)を印加した後に測定された電流 電圧特性を図 5B〖こ 示す。図 5Bのように、パルス電圧（-極性)を印加した後では、測定電圧（—極性)を 印加したときでも電流が流れにくくなつた。このように、パルス電圧（一極性)を印加し た後では、パルス電圧（+極性)を印加した後と比較すると下部電極 3から上部電極 1 へ向力 方向へ電流が流れに《なることがわ力つた。
[0068] 〔検証結果〕
以上の実験により、試料 ）は、次のような特性を示すことがわ力つた。
(1)下部電極 3から上部電極 1へ向力 方向を順方向とし、上部電極 1から下部電極 3へ向かう方向を逆方向とするダイオード特性。 (2)印加されるパルス電圧に応じてその順方向における抵抗値が増減する特性 (可 変抵抗特性)。詳しくは、その順方向における抵抗値は、パルス電圧（+極性)が印 カロされる減少し、パルス電圧（一極性）が印加されると増加する。
[0069] <試料 (C)に対する実験 >
次に、試料 (C)に対する実験結果について図 6,図 7A,図 7Bを参照しつつ説明す る。
[0070] <用いた材料 >
上部電極 l : Pt (膜厚約 0. 仕事関数 5. 7eV)
状態変化材料 2 : CuFe O (膜厚約 0. l ^ m)
2 4
下部電極 3 : Pt (膜厚約 0. 2 μ να,仕事関数 5. 7eV)
<実験結果 >
〔実験 1の結果〕
試料 (C)に対して実験 1を行った。その実験結果は図 6のようになった。測定値は、 パルス電圧（+極性）が印加された後では高抵抗状態力ゝら低抵抗状態へと変化し、 パルス電圧（一極性)が印加された後では低抵抗状態から高抵抗状態へと変化した 。このように、印加されるパルス電圧に応じて、上部電極 1から下部電極 3へ向かう方 向に対する抵抗値 (状態変化材料 2の抵抗値)が増加 Z減少した。
[0071] 〔実験 2の結果〕
また、試料 (C)に対して実験 2を行った。その実験結果は図 6のようになった。このよ うに、印加されるパルス電圧に応じて、下部電極 3から上部電極 1へ向カゝぅ方向に対 する抵抗値 (状態変化材料 2の抵抗値)が増加 Z減少した。
[0072] 〔実験 3の結果〕
また、試料 (C)に対して実験 3を行った。パルス電圧（+極性)を印加した後に測定 された電流 電圧特性を図 7Aに示し、パルス電圧（一極性)を印加した後に測定さ れた電流 電圧特性を図 7Bに示す。図 7Aと図 7Bとを比較すると、パルス電圧（+ 極性)を印加した後の方がパルス電圧（一極性)を印加した後よりも電流が流れやす Vヽ (状態変化材料 2の抵抗値が小さ 、)ことがわ力つた。
[0073] 〔検証結果〕 以上の実験により、試料 (C)は、次のような特性を示すことがわ力つた。
(1)パルス電圧（+極性）が印加されると抵抗値が減少し、パルス電圧（-極性）が印 加されると抵抗値が増加する特性 (可変抵抗特性)。
[0074] くまとめ〉
試料 (A)では、上部電極 1の仕事関数は、下部電極 3の仕事関数よりも小さい。一 方、試料 (B)では、上部電極 1の仕事関数は、下部電極 3の仕事関数よりも大きい。 試料 A〜試料 Cの実験結果より、状態変化材料 2は、次のような特性を示すことがわ かった。
(1)仕事関数の小さ 、電極力 仕事関数の大き 、電極へ向力 方向を順方向とし、 仕事関数の大きい電極力 仕事関数の小さい電極へ向力う方向を逆方向とするダイ オード特性。
(2)印加されるパルス電圧に応じてその順方向における抵抗値が増減する特性 (可 変抵抗特性)。詳しくは、その順方向における抵抗値は、下部電極 3に対して上部電 極 1が「 +」になるパルス電圧が印加されると減少し、下部電極 3に対して上部電極 1 力^—」になるパルス電圧が印加されると増加する。
[0075] また、試料 (A)〜試料 (C)では、上部電極 1が下部電極 3に対して「 +」になるノ ル ス電圧を各々の試料を形成した後に印加することによって、状態変化材料 2の抵抗 値を形成直後の抵抗値 (約 1M Ω )よりも約一桁強低 ヽ抵抗値に初期化した。しかし 、試料 (A)〜（C)の中には、上部電極 1が下部電極 3に対して「―」になるパルス電 圧 (電圧値：— 3V,パルス幅 10 sec)を各々の試料を形成した後に印加することに よって、状態変化材料 2の抵抗値を形成直後の抵抗値 (約 1M Ω )よりも約一桁強低 V、抵抗値に設定したものもあった (このような試料 (A)〜試料 (C)を試料 (Α' ) ,試料 (Β，），試料 (C，）とする)。
[0076] 試料 (A)〜試料 (C)と同様の実験 (実験 1〜実験 3)を試料 (Α' )〜試料 (C )に対 して行った。
[0077] <試料 (Α' )に対する実験 >
試料 (Α' )に対する実験について図 8Α,図 8Β,図 4Α,図 4Βを参照しつつ説明す る。 [0078] 〔実験 1の結果〕
試料 (Α' )に対する実験 1の結果は、図 8Αのようになった。測定値は、パルス電圧（ +極性）が印加された後では低抵抗状態から高抵抗状態へと変化し、パルス電圧（ —極性)が印加された後では高抵抗状態力 低抵抗状態へと変化した。このように、 印加されるパルス電圧に応じて、上部電極 1から下部電極 3へ向力う方向に対する抵 抗値 (状態変化材料 2の抵抗値)が増加 Ζ減少することがわ力つた。
[0079] 〔実験 2の結果〕
試料 (Α' )に対する実験 2の結果は、図 8Βのようになった。測定値は、パルス電圧（ —極性)を印カロした後でも、低抵抗状態に変化せず高抵抗状態であった。このように 、印加されるパルス電圧にかかわらず、下部電極 3から上部電極 1へ向力 方向に対 する抵抗値は常に高抵抗状態であることがわ力 た。
[0080] 〔実験 3の結果〕
試料 (Α' )に対する実験 3の結果について述べる。パルス電圧（+極性)を印加した 後に測定された電流 電圧特性は図 4Βのようになった。また、パルス電圧（一極性） を印加した後に測定された電流 電圧特性は図 4Αのようになった。
[0081] <試料 (Β' )に対する実験 >
試料 (Β' )に対する実験について図 8Α,図 8Β,図 5Α,図 5Βを参照しつつ説明す る。
[0082] 〔実験 1の結果〕
試料 (Β' )に対する実験 1の結果は、図 8Βのようになった。このように、印加される パルス電圧にかかわらず、上部電極 1から下部電極 3へ向カゝぅ方向に対する抵抗値 は、常に高抵抗状態であることがわ力つた。
[0083] 〔実験 2の結果〕
試料 (Β' )に対する実験 2の結果は、図 8Αのようになった。このように、印加される パルス電圧に応じて、下部電極 3から上部電極 1へ向カゝぅ方向に対する抵抗値が増 加 Ζ減少することがわ力つた。
[0084] 〔実験 3の結果〕
試料 (Β' )に対する実験 3の結果について述べる。パルス電圧（+極性)を印加した 後に測定された電流—電圧特性は、図 5Bのようになった。また、パルス電圧（一極性 )を印加した後に測定された電流 電圧特性は、図 5Aのようになった。
[0085] <試料 (C ' )に対する実験 >
〔実験 1,実験 2の結果〕
また、試料 (C' )の実験 1,実験 2の結果は図 9のようになった。このように、印加され るパルス電圧に応じて、上部電極 1から下部電極 3へ向カゝぅ方向に対する抵抗値およ び下部電極 3から上部電極 1へ向カゝぅ方向に対する抵抗値のどちらも増加 Z減少す ることがわかった。
[0086] 〔実験 3の結果〕
試料 (C ' )の実験 3の結果につ ヽて述べる。パルス電圧（ +極性)を印加した後に 測定された電流—電圧特性は、図 7Bのようになった。また、パルス電圧（-極性)を 印加した後に測定された電流 電圧特性は、図 7Aのようになった。
[0087] くまとめ〉
つまり、試料 (Α' )〜試料 (C )の実験結果より、状態変化材料 2は、次のような特性 を示すことがわ力つた。
(1)仕事関数の小さ 、電極力 仕事関数の大き 、電極へ向力 方向を順方向とし、 仕事関数の大きい電極力 仕事関数の小さい電極へ向力う方向を逆方向とするダイ オード特性。
(2)印加されるパルス電圧に応じてその順方向における抵抗値が増減する特性 (可 変抵抗特性)。詳しくは、その順方向における抵抗値は、下部電極 3に対して上部電 極 1が「 +」になるパルス電圧が印加されると増加し、下部電極 3に対して上部電極 1 力^—」になるパルス電圧が印加されると減少する。
[0088] 以上の試料 (試料 (Α)〜試料 (C) ,試料 (Α' )〜試料 (C' ) )の実験結果より、状態 変化材料 2は、次のような特性を示すことがわ力つた。
(1)上部電極 1の仕事関数と下部電極 2の仕事関数とが互いに異なる場合、一方の 電極力 他方の電極へ向力 方向（第 1の方向）を順方向とし第 2の方向（第 1の方向 に対して逆向き）を逆方向とするダイオード特性。
(2)所定のパルス電圧が印加されると、ダイオード特性の順方向に対する抵抗値が 増加 z減少する特性 (可変抵抗特性)。
[0089] また、抵抗値を変化させるために印加するパルス電圧に関しては、従来のパルス電 圧のパルス幅（1 μ sec以上）よりも本実施例におけるパルス電圧のパルス幅（50nsec
)の方が短 、ことが確認できた。
[0090] 以上のような特性を確認することができたので、互いに仕事関数が異なる 2つの材 料を図 1に示した上部電極 1および下部電極 3として用いて電気素子を構成した。
[0091] (実施例 2)
また、上記特性 (可変抵抗特性およびダイオード特性)を有する状態変化材料を実 現するために、結晶性が不均一である状態変化材料 2を用いて図 1の電気素子を構 成した。その理由について説明する。
[0092] <状態変化材料 2の結晶性 >
〔状態変化材料の形成方法 1〕
下部電極 3を形成した基板 4の温度を状態変化材料 2の結晶化温度付近 (例えば、 CuFe 0では約 600°C付近)まで上げて状態変化材料 2を形成した。このように形成さ
2 4
れた状態変化材料 2に対して X線回折を行 、結晶構造の歪みを調査したところ、そ の状態変化材料 2は、結晶格子面間隔 Dを示す位置に鋭い分布を有する回折ピー ク（強度の大きい回折ピーク）を有していることがわ力つた。つまり、このように形成され た状態変化材料 2の結晶性は、基本的に、膜厚方向で均一になることがわ力つた。
[0093] 〔状態変化材料の形成方法 2〕
一方、下部電極 3を形成した基板 4の温度を状態変化材料 2の結晶化温度付近ま で上げずに状態変化材料 2を形成した。このように形成された状態変化材料 2に対し て X線回折を行い結晶構造の歪みを調査したところ、その状態変化材料 2は、結晶 構造の面間隔がバラツキを有している（強度の小さいブロードな回折ピークを有して いる）ことがわ力つた。つまり、このように形成された状態変化材料 2には、結晶構造の 歪が発生して 、ることがわ力つた。
[0094] 〔状態変化材料の形成方法 3〕
そこで、下部電極 3を形成した基板 4の温度を 600°C位力 徐々に低下させながら 状態変化材料 2を形成し、さらに状態変化材料 2上に上部電極 1を形成した。このよう に形成された状態変化材料 2に透過電子顕微鏡による電子線回折を行うと、下部電 極 3近傍の状態変化材料 2では結晶性の良 、状態を示す電子線回折図形 (ある周 期での斑点模様)が観測され、上部電極 1近傍の状態変化材料 2では結晶性の悪い 状態 (アモルファスに近 、状態)を示す電子線回折図形 (ハローパターン)が観察さ れた。つまり、下部電極 2近傍の状態変化材料 2では、結晶格子面間隔がほぼ均一 な数値を示しており、結晶構造の歪の少ない結晶性の良い状態となっている。一方、 上部電極 1近傍の状態変化材料 2では、結晶格子面間隔が下部電極 3近傍と比較 するとバラツキを持った分布を有しており、結晶構造の歪みが多くなつた結晶性の悪 V、状態となって 、ることがわ力つた。
[0095] さらに、この状態変化材料 2に対して透過電子顕微鏡による断面 TEM観察を行つ て状態変化材料 2の結晶粒径を測定した結果、下部電極 3近傍の状態変化材料 2の 結晶粒径は、上部電極 1近傍の状態変化材料 2の結晶粒径の 2倍以上の値を示して いた。このように、下部電極 3近傍の状態変化材料 2の結晶性の方が上部電極 1近傍 の状態変化材料 2の結晶性よりも良いことが確認できた。
[0096] 以上より、下部電極 3を形成した基板 4の温度を 600°C位力も徐々に低下させながら 状態変化材料 2を形成すれば、下部電極 3近傍にお ヽては結晶性が良 ヽが上部電 極 1近傍にぉ 、ては結晶性が悪 、と 、つた結晶性が不均一な状態変化材料 2 (すな わち下部電極 3から上部電極 1に向力つて結晶性の均一性が減少する状態変化材 料 2)を形成できることがわ力つた。
[0097] <試料 (D)に対する実験 >
上記〔状態変化材料の形成方法 3〕に従って、下部電極 3上に状態変化材料 2を形 成しさらに状態変化材料 2上に上部電極 1を形成して「試料 (D)」を作成した。
[0098] 〔試料 (D)〕
上部電極 l : Pt (膜厚約 0. 仕事関数 5. 7eV)
状態変化材料 2 : CuFe O (膜厚約 0. l ^ m)
2 4
下部電極 3 : Pt (膜厚約 0. 2 μ να,仕事関数 5. 7eV)
なお、試料 (D)を形成した後、上部電極 1が下部電極 3に対して「 +」になるパルス 電圧（電圧値： + 3V,パルス幅： 10 sec)を試料 (D)に印加することによって、形成 直後の抵抗値 (約 1M Ω )よりも約一桁強低 、抵抗値に初期化した。
[0099] 〔実験 1〜実験 3〕
次に、この試料 (D)に対して実施例 1と同様の実験 (実験 1〜実験 3)を行ったところ 、実施例 1の試料 (A)と同様の実験結果（図 3A,図 3B,図 4A,図 4B)になった。試 料 (D)の実験結果より、状態変化材料 2は、次のような特性を示すことがわ力つた。
(1)結晶性の悪い領域力 結晶性の良い領域へ向力う方向を順方向とし、結晶性の 良い領域力 結晶性の悪い領域へ向力う方向を逆方向とするダイオード特性。
(2)印加されるパルス電圧に応じてその順方向における抵抗値が増減する特性 (可 変抵抗特性)。詳しくは、その順方向における抵抗値は、下部電極 3に対して上部電 極 1が「 +」になるパルス電圧が印加されると減少し、下部電極 3に対して上部電極 1 力^—」になるパルス電圧が印加されると増加する。
[0100] また、試料 (D)の中には、形成後に、上部電極 1が下部電極 3に対して「一」になる パルス電圧（電圧値： 3V,パルス幅 10 sec)を印加することによって、形成直後の 抵抗値 (約 1M Ω )よりも約一桁強低 、抵抗値に初期化したものもあった (このような 試料 (D)を試料 (D' )とする)。
[0101] 試料 (D)と同様の実験 (実験 1〜実験 3)を試料 (D' )に対して行った。
[0102] <試料 (D' )に対する実験 >
試料 (D' )の実験 1の結果は図 8Aのようになり、試料 (D' )の実験 2の結果は図 8B のようになった。さらに、試料 (D' )の実験 3の結果 (電流 電圧特性）は、パルス電 圧（+極性)を印加した後では図 4Bのようになりパルス電圧（一極性)を印加した後で は図 4Aのようになることが確認できた。試料 (D' )の実験結果より、状態変化材料 2 は、次のような特性を示すことがわ力つた。
(1)結晶性の悪い領域力 結晶性の良い領域へ向力う方向を順方向とし、結晶性の 良い領域力 結晶性の悪い領域へ向力う方向を逆方向とするダイオード特性。
(2)印加されるパルス電圧に応じてその順方向における抵抗値が増減する特性 (可 変抵抗特性)。詳しくは、その順方向における抵抗値は、下部電極 3に対して上部電 極 1が「 +」になるパルス電圧が印加されると増加し、下部電極 3に対して上部電極 1 力^—」になるパルス電圧が印加されると減少する。 [0103] 以上の試料 (試料 (D) ,試料 (D' ) )の実験結果より、状態変化材料 2は、次のような 特性を示すことがわ力つた。
(1)状態変化材料 2の結晶性が均一でない場合、一方の電極から他方の電極へ向 力 方向（第 1の方向）を順方向とし第 2の方向（第 1の方向に対して逆向き）を逆方向 とするダイオード特性。
(2)所定のパルス電圧が印加されると、ダイオード特性の順方向に対する抵抗値が 増加 Z減少する特性 (可変抵抗特性)。
[0104] また、抵抗値を変化させるために印加するパルス電圧に関しては、従来のパルス電 圧のパルス幅（1 μ sec以上）よりも本実施例におけるパルス電圧のパルス幅（50nsec
)の方が短 、ことが確認できた。
[0105] 以上のような特性を確認することができたので、結晶性が不均一である状態変化材 料 2を用いて図 1の電気素子を構成した。
[0106] また、実施例 1,実施例 2にお 、て、状態変化材料 2として、スピネル構造の金属酸 化物材料である CuFe 0を用いた例を示したが、それ以外のスピネル構造の金属酸
2 4
化物材料や、ィルメナイト構造の金属が添加された酸化物強誘電体、あるいはぺロ ブスカイト構造の CMR材料、高温超伝導材料でも、同様の特性を確認することがで きた。具体的に述べると、例えば、 CoFe 0、 NiCr O , Fe O , Cr- SrTiO , Sr- LiNbO
2 4 2 4 3 4 3 3
, Mg-LiNbO , Pr Ca MnO , LaSrMnO , GdBaCo Oでも同様の特性を確認するこ
3 (1-X) X 3 3 X Y
とができた。
[0107] また、上部電極 1および下部電極 3の材料として別の電極材料を用いても構わない
(第 1の実施形態）
<回路記号の定義 >
この発明の第 1の実施形態による電気素子について説明する。なお、本実施形態 で用いられる電気素子の回路記号を図 10のように定義する。図 10に示した電気素 子 102では、端子 101— 2に対して端子 101— 1が「 +」になるパルス電圧を印加す ると電気素子 102の抵抗値は減少し、端子 101— 2に対して端子 101— 1が「―」に なるパルス電圧を印加すると電気素子 102の抵抗値は増加する。また、図 10に示し た電気素子 102は、端子 101— 1から端子 101— 2へ向力 方向を「順方向」とし、端 子 101— 2から端子 101— 1へ向力 方向を「逆方向」とするダイオード特性を示す。
[0108] <動作 >
次に、図 10に示した電気素子 102による動作について説明する。ここでは、電気素 子 102は、メモリとして使用され、 1ビットデータの処理を行う。なお、電気素子 102の 抵抗値 (状態変化材料 2の抵抗値)は、高抵抗状態に初期化されているものとする。 また、電気素子 102の抵抗値が「高抵抗状態」であるときを「0」とし、電気素子 102の 抵抗値が「低抵抗状態」であるときを「1」とする。
[0109] 〔記憶〕
電気素子 102に「1」を示す 1ビットデータを書き込む場合、端子 101— 2をグランド に落とし、端子 101— 1に記憶電圧を印加する。記憶電圧は、例えば、電圧値が「 + 3VJでありパルス幅が「50nsec」であるパルス電圧（パルス電圧（ +極性））である。電 気素子 102にはパルス電圧（+極性）が印加されるので、電気素子 102の抵抗値 (状 態変化材料の抵抗値）は、低抵抗状態になる。このように、電気素子 102は「1」を示 す 1ビットデータを記憶したことになる。
[0110] 〔リセット〕
電気素子 102の記憶状態を初期の状態に戻す場合、端子 101— 2をグランドに落 とし、端子 101— 1にリセット電圧を印加する。リセット電圧は、例えば、電圧値が「― 3 V」でありパルス幅が「50nsec」であるパルス電圧（パルス電圧（一極性） )である。電 気素子 102にはノルス電圧（—極性）が印加されるので、電気素子 102の抵抗値は 、高抵抗状態に戻る。このように、電気素子 102の記憶状態は初期状態に戻ったこと になる。
[0111] 〔再生〕
次に、端子 101— 2をグランドに落とし、端子 101— 1に再生電圧を印加する。再生 電圧は、例えば、電圧値が「 + 0. 5V」を示す電圧である。電気素子 102には再生電 圧（=測定電圧（+極性) )が印加されるので、電気素子 102の抵抗値に応じた電流 値を有する電流が端子 101— 1から端子 101— 2へ向力 方向（順方向）に流れる。 ここで、電気素子 102の抵抗値が「高抵抗状態」であるときに流れる電流を「0」とし、 電気素子 102の抵抗値が「低抵抗状態」であるときに流れる電流を「1」とすれば、電 気素子 102から 1ビットデータを再生したことになる。
[0112] このように、電気素子 102をメモリとして利用することができる。
[0113] <効果>
以上のように、電気素子が「ダイオード特性」を有しているので、特別にダイオード 素子を用いることなく電流の向きを規定することができる。さらに電気素子が「可変抵 抗特性」を有しているので、例えば、 1R1D型不揮発性記憶素子として利用すること ができる。このように利用した場合、従来の 1R1D型不揮発性記憶素子の構成と比較 すると、ダイオードを設ける必要がないので、製造プロセスを簡単にすることができる
[0114] また、ダイオードが設けられて 、な 、ので、状態変化材料に印加するパルス電圧の 極性が制限されない。よって、状態変化材料に「 +」， 「一」の両方の極性のパルス電 圧を印加することができる。このようなパルス印加方法 (パルス電圧の極性によって抵 抗値を変化させる方法)では、従来のパルス印加方法 (パルス電圧のパルス幅を調 整することによって可変抵抗材料の抵抗値を変化させる方法)と比較すると、印加す るパルス電圧のパルス幅が短い (本実施形態では、 50nsec)。つまり、記憶 Zリセット に要する時間を短縮することができる。
[0115] また、本実施形態において電気素子 102の状態変化材料 2としては、スピネル構造 である CuFe 0 , CoFe O , NiCr Ο , Fe Οや、ィルメナイト構造の金属が添カ卩された
2 4 2 4 2 4 3 4
酸化物強誘電体、さらには、ぺロブスカイト構造の CMR材料および高温超伝導材料 等でも同様な効果を得ることができる。具体的には Cr- SrTiO , Sr- LiNbO , Mg-LiNb
3 3
O , Pr Ca MnO , LaSrMnO , GdBaCo O等でも同様の効果が得られる。
3 (1-X) X 3 3 X Y
[0116] また、 CMOSプロセスにおいて、高温による破壊等を防ぐために成膜時の温度は 4 50°C以下であることが望ま 、。ぺロブスカイト構造を有する材料を成膜するために は、通常、基板の温度を 700°C以上にする必要がある。一方、スピネル構造を有する 材料を成膜するためには基板の温度が約 400°C程度であればよい。したがって、ス ピネル構造を有する材料を図 1の状態変化材料 2として用いることによって、成膜時 の温度を低くすることができる。このように、スピネル構造を有する材料は、ぺロブス力 イト構造を有する材料よりも半導体プロセスとの整合性が良好である。
[0117] また、一般的に、高温超伝導材料や CMR材料は、アルカリ金属および Zまたはァ ルカリ土類金属を含む酸ィ匕物である。このような材料を用いて図 1の電気素子を形成 する場合、半導体プロセスの洗浄工程にぉ 、てこの材料に含まれるアルカリ金属お よび Zまたはアルカリ土類金属が溶出してしまうので、記憶素子としての特性が劣化 する。このような特性劣化を防ぐためには、アルカリ金属およびアルカリ土類金属を含 まな 、材料を状態変化材料 2として用いることが好ま 、。
[0118] また、本実施形態では 1ビットデータを高抵抗状態と低抵抗状態の 2個の状態とし て保持することによりメモリとして動作させている力 電気的パルスの幅および振幅を 変えることにより、 4個もしくはそれ以上の抵抗状態を 2ビットもしくは 3ビット以上の情 報として記憶させる不揮発性記憶素子として動作させることも可能である。
(第 2の実施形態）
<全体構成 >
この発明の第 2の実施形態によるメモリ装置 200の全体構成を図 11に示す。この装 置 200は、メモリアレイ 201と、アドレスノッファ 202と、帘 U御咅 203と、行デコーダ 20 4と、ワード線ドライバ 205と、列デコーダ 206と、ビット線ドライバ 207とを備える。
[0119] メモリアレイ 201には、ワード線 Wl, W2と、ビット線 Bl, B2と、メモリセル MC211 〜MC222とが設けられている。メモリセル MC211〜MC222の各々は、図 10に示 した電気素子 102である。メモリセル MC211の一端はワード線 W1に接続され、メモ リセル MC 211の他端はビット線 B 1に接続される（順方向： W1→B 1 )。メモリセル M C212の一端はワード線 W2に接続され、メモリセル MC212の他端はビット線 B1に 接続される（順方向： W2→B1)。メモリセル MC221の一端はワード線 W1に接続さ れ、メモリセル MC221の他端はビット線 B2に接続される（順方向： W1→B2)。メモリ セル MC222の一端はワード線 W2に接続され、メモリセル MC222の他端はビット線 B2に接続される (順方向： W2→B2)。
[0120] アドレスバッファ 202は、外部からのアドレス信号 ADDRESSを入力して、行ァドレ ス信号 ROWを行デコーダ 204に出力するとともに、列アドレス信号 COLUMNを列 デコーダ 206に出力する。アドレス信号 ADDRESSは、メモリセル MC211〜MC22 2のうち選択されるメモリセルのアドレスを示す。行アドレス信号 ROWは、アドレス信 号 ADDRESSに示されたアドレスのうち行のアドレスを示す。列アドレス COLUMN は、アドレス信号 ADDRESSに示されたアドレスのうち列のアドレスを示す。
[0121] 制御部 203は、外部からのモード選択信号 MODEに応じて、記憶モード，リセット モード，および再生モードのうちいずれか 1つになる。記憶モードでは、制御部 203 は、外部からの入力データ Dinに応じて、「記憶電圧印加」を指示する制御信号 CO NTをワード線ドライバ 205およびビット線ドライバ 207に出力する。再生モードでは、 制御部 203は、「再生電圧印加」を指示する制御信号 CONTをワード線ドライバ 205 およびビット線ドライバ 207に出力する。さらに、再生モードでは、ビット線ドライバ 20 7からの信号 I に応じたビット値を示す出力データ Doutを外部へ出力する。信号 I
READ
は、ビット線 Bl, B2を流れる電流の電流値を示す。また、リセットモードでは、制
READ
御部 203は、メモリセル MC211〜MC222の記憶状態を確認し、その記憶状態に応 じて、「リセット電圧印力！]」を指示する制御信号 CONTをワード線ドライバ 205および ビット線ドライバ 207に出力する。
[0122] 行デコーダ 204は、アドレスバッファ 202からの行アドレス信号 ROWに応じて、ヮー ド線 Wl, W2のうちいずれ力 1つを選択する。
[0123] ワード線ドライバ 205は、制御部 203から「記憶電圧印加」を指示する制御信号 CO NTを受けると、行デコーダ 204によって選択されたワード線に記憶電圧 VI を印
WRITE
加する。また、ワード線ドライバ 205は、制御部 203から「再生電圧印加」を指示する 制御信号 CONTを受けると、行デコーダ 204によって選択されたワード線に再生電 圧 VI を印加する。また、ワード線ドライバ 205は、制御部 203から「リセット電圧印
READ
カロ」を指示する制御信号 CONTを受けると、行デコーダ 204によって選択されたヮー ド線にリセット電圧 VI を印加する。
RESET
[0124] 列デコーダ 206は、アドレスバッファ 202からの列アドレス信号 COLUMNに応じて 、ビット線 Bl, B2のうちいずれか 1つを選択する。
[0125] ビット線ドライバ 207は、制御部 203から「記憶電圧印加」を指示する制御信号 CO NTを受けると、列デコーダ 206によって選択されたビット線に記憶電圧 V2 を印
WRITE
加する。また、ビット線ドライバ 207は、制御部 203から「再生電圧印加」を指示する 制御信号 CONTを受けると、列デコーダ 206によって選択されな力つたビット線に再 生電圧 V2 を印加した後、ビット線 Bl, B2を流れる電流の電流値を示す信号 I
READ READ
を制御部 203に出力する。また、ビット線ドライバ 207は、制御部 203から「リセット電 圧印加」を指示する制御信号 CONTを受けると、列デコーダ 206によって選択された ビット線にリセット電圧 V2 を印加する。
RESET
[0126] なお、記憶電圧 VI は、例えば、電圧値が「 + 1. 5V」でありパルス幅が「50nsec
WRITE
」であるパルス電圧であり、記憶電圧 V2 は、例えば、電圧値が「ー1. 5V」であり
WRITE
パルス幅が「50nsec」であるパルス電圧である。ここでは、記憶電圧 VI と記憶電
WRITE
圧 V2 との電位差は「3V」である。
WRITE
[0127] また、再生電圧 VI , V2 は、例えば、電圧値が「 + 0. 5V」を示す電圧である
READ READ
。ここでは、再生電圧 VI , V2 は、互いに等しい電圧である。
READ READ
[0128] また、リセット電圧 VI は、例えば、電圧値が「― 1. 5V」でありパルス幅が「50ns
RESET
ec」であるパルス電圧であり、リセット電圧 V2 は、例えば、電圧値が「 + 1. 5V」で
RESET
ありパルス幅が「50nsec」であるパルス電圧である。ここでは、リセット電圧 VI とリ
RESET
セット電圧 V2 との電位差は「3V」である。
RESET
[0129] <動作 >
次に、図 11に示したメモリ装置 200による動作について説明する。この装置 200に よる動作には、メモリセルに入力データ Dinを書き込む記憶モードと、メモリセルに書 き込まれた情報をリセットするリセットモードと、メモリセルに書き込まれた情報を出力 データ Doutとして出力（再生）する再生モードとが存在する。なお、メモリセル MC21 1〜MC222は、高抵抗状態に初期化されているものとする。また、アドレス信号 AD DRESSは、メモリセル MC211のアドレスを示すものとする。
[0130] 〔記憶モード〕
まず、記憶モードにおける動作にっ 、て説明する。
[0131] 制御部 203は、入力データ Din力「1」を示す場合、「記憶電圧印加」を示す制御信 号 CONTをワード線ドライバ 205およびビット線ドライバ 207に出力する。また、制御 部 203は、入力データ Dinが「0」を示す場合、制御信号 CONTを出力しない。
[0132] 次に、ビット線ドライバ 207は、制御部 203から「記憶電圧印力！]」を示す制御信号 C ONTを受けると、列デコーダ 206によって選択されたビット線 B1に記憶電圧 V2
WRITE
を印加し、他のビット線 B2 (選択されな力つたビット線)をグランドに落とす。
[0133] 一方、ワード線ドライバ 205は、制御部 203から「記憶電圧印カロ」を示す制御信号 C ONTを受けると、行デコーダ 204によって選択されたワード線 W1に記憶電圧 VI
WRIT
を印加し、他のワード線 W2 (選択されな力つたワード線)をグランドに落とす。
E
[0134] メモリセル MC211では、電圧値が「 + 3V」でありパルス幅が「50nsec」であるパル ス電圧 (パルス電圧（+極性) )が印加されたことになるので、メモリセル MC211の抵 抗値は低抵抗状態になる。
[0135] メモリセル MC212では、電圧値が「一 1. 5V」でありパルス幅が「50nsec」であるパ ルス電圧 (パルス電圧（一極性) )が印加されたことになる力 その電圧値が所定のレ ベル（ここでは、「― 3V」）に達していないのでメモリセル MC212の抵抗状態は変化 しない。
[0136] メモリセル MC221では、電圧値が「 + 1. 5V」でありパルス幅が「50nsec」であるパ ルス電圧 (パルス電圧（+極性) )が印加されたことになる力 その電圧値が所定のレ ベル（ここでは、「 + 3V」）に達していないのでメモリセル MC221の抵抗状態は変化 しない。
[0137] メモリセル MC222では、メモリセル MC222の両端の電位差は「0V」であるので、メ モリセル MC222の抵抗状態は変化しな 、。
[0138] このように、メモリセル MC211の抵抗状態だけが「低抵抗状態」に変化するので、メ モリセル MC211に「1」を示す 1ビットデータが書き込まれたことになる。
[0139] 次に、メモリセル MC211への書き込みが完了すると、アドレスバッファ 202に新た なアドレス信号 ADDRESSが入力されて、上述の記憶モードにおける動作が繰り返 される。
[0140] 〔再生モード〕
次に、再生モードにおける動作について説明する。
[0141] 制御部 203は、「再生電圧印加」を指示する制御信号 CONTをワード線ドライバ 20
5およびビット線ドライバ 207に出力する。
[0142] 次に、ビット線ドライバ 207は、制御部 203から「再生電圧印加」を示す制御信号 C ONTを受けると、列デコーダ 206によって選択されな力つたビット線 B2に再生電圧 V 2 を印加し、他のビット線 B1 (選択されたビット線)をグランドに落とす。
READ
[0143] 一方、ワード線ドライバ 205は、制御部 203から「再生電圧印加」を示す制御信号 C ONTを受けると、行デコーダ 204によって選択されたワード線 W1に再生電圧 VI
READ
を印加し、他のワード線 W2 (選択されなカゝつたワード線)をグランドに落とす。
[0144] メモリセル MC211では、測定電圧（+極性）が印加されたことになるので、メモリセ ル MC211の抵抗値に応じた電流値を有する電流力メモリセル MC211に流れ、そ の電流がビット線 B1に流出する。
[0145] メモリセル MC212の両端の電位差は「0V」であるので、メモリセル MC212には電 流が流れない。また、メモリセル MC212においてビット線 B1からワード線 W2へ向か う方向は「逆方向」であるので、ビット線 B 1を流れる電流がワード線 W2に流れ込むこ とはない。
[0146] メモリセル MC221の両端の電位差は「0V」になるので、メモリセル MC221には電 流が流れない。
[0147] メモリセル MC222では、測定電圧（一極性）が印加されたことになるので、メモリセ ル MC222には電流が流れない。
[0148] 次に、ビット線ドライバ 207は、ビット線 Bl, B2を流れる電流の電流値を測定し、そ の測定値を示す信号 I を制御部 203に出力する。次に、制御部 203は、その信号
READ
I に示された電流値に応じた出力データ Doutを外部に出力する。例えば、低抵
READ
抗状態のときに流れる電流の電流値であるならば、制御部 203は、「1」を示す出力 データ Doutを出力する。
[0149] このように、メモリセル MC211にのみ電流が流れ、その電流がビット線 B1に流出す るので、メモリセル MC211から 1ビットデータを読み出したことになる。
[0150] 次に、メモリセル MC211からの読み出しが完了すると、アドレスバッファ 202に新た なアドレス信号 ADDRESSが入力されて、上述の再生モードにおける動作が繰り返 される。
[0151] 〔リセットモード〕
次に、リセットモードにおける動作について説明する。 [0152] まず、制御部 203は、再生モードにおける処理を行うことによってメモリセル MC21 1の記憶状態を調べる。
[0153] 次に、制御部 203は、メモリセル MC211が「1」を示すビットデータを記憶していると 判断すると (メモリセル MC211が低抵抗状態であると判断すると）、「リセット電圧印 カロ」を示す制御信号 CONTをワード線ドライバ 205およびビット線ドライバ 207に出力 する。また、制御部 203は、メモリセル NC211が「0」を示すビットデータを記憶してい る場合 (メモリセル MC211が高抵抗状態である場合）には、制御信号 CONTを出力 しない。
[0154] 次に、ビット線ドライバ 207は、制御部 203から「リセット電圧印カロ」を示す制御信号 CONTを受けると、列デコーダ 206によって選択されたビット線 B1にリセット電圧 V2
R
を印加し、他のビット線 B2 (選択されな力つたビット線)をグランドに落とす。
ESET
[0155] 一方、ワード線ドライバ 205は、制御部 203から「リセット電圧印加」を示す制御信号 CONTを受けると、行デコーダ 204によって選択されたワード線 W1にリセット電圧 V 1 を印加し、他のワード線 W2 (選択されな力つたワード線)をグランドに落とす。
RESET
[0156] メモリセル MC211では、電圧値が「― 3V」でありパルス幅が「50nsec」であるパル ス電圧 (パルス電圧（一極性) )が印加されたことになるので、メモリセル MC211の抵 抗値は高抵抗状態になる。
[0157] メモリセル MC212では、電圧値が「 + 1. 5V」でありパルス幅が「50nsec」であるパ ルス電圧 (パルス電圧（+極性) )が印加されたことになる力 電圧値が所定のレベル (ここでは、「 + 3V」）に達していないのでメモリセル MC212の抵抗状態は変化しな い。
[0158] メモリセル MC221では、電圧値が「― 1. 5V」でありパルス幅が「50nsec」であるパ ルス電圧 (パルス電圧（一極性) )が印加されたことになる力 電圧値が所定のレベル (ここでは、「— 3V」）に達していないのでメモリセル MC221の抵抗状態は変化しな い。
[0159] メモリセル MC222では、メモリセル MC222の両端の電位差は「0V」であるので、メ モリセル MC222の抵抗状態は変化しな 、。
[0160] このように、メモリセル MC211の抵抗状態だけが「高抵抗状態」に変化するので、メ モリセル MC211に記憶された 1ビットデータをリセットしたことになる。
[0161] 次に、メモリセル MC211のリセットが完了すると、アドレスバッファ 202に新たなアド レス信号 ADDRESSが入力されて、上述のリセットモードにおける動作が繰り返され る。
[0162] <効果 >
以上のように、電気素子 (メモリセル）が「ダイオード特性」を有して ヽるので、あるヮ ード線力 別のワード線に電流が流れることはない。このように、ダイオード素子を別 に設けることなぐメモリ装置を構成することができるので、製造プロセスを簡単にする ことができる。
[0163] また、情報を記憶したい電気素子には所定のパルス電圧が印加される力 他の電 気素子には所定のパルス電圧が印加されない。これにより、情報を記憶したい電気 素子の抵抗状態のみを変化させることができる。つまり、任意の電気素子を選択して 、その選択した電気素子に情報を記憶することができる。
[0164] また、情報を読み出したい電気素子では順方向に電流が流れるが、他の電気素子 では順方向に電流が流れない。これにより、情報を読み出したい電気素子に流れる 電流のみを読み取ることができる。つまり、任意の電気素子を選択して、その選択し た電気素子に記憶された情報を読み出すことができる。
[0165] なお、図 11では、メモリセル力 つしか存在しないがこれに限らず、 5つ以上のメモ リセルをマトリックス状に配置することも可能である。
(第 3の実施形態）
<構成>
この発明の第 3の実施形態による半導体集積回路 (Embedded-RAM) 300の構成を 図 12に示す。この回路 300は、図 11に示したメモリ装置 200と、論理回路 301とを備 え、 1つの半導体チップ上に形成される。図 11に示したメモリ装置 200は、データ RA Mとして使用される。論理回路 301は、所定の演算（例えば、音声データ'画像デー タの符号化 Z復号化)を行う回路であり、その演算の際に、メモリ装置 200を利用す る。論理回路 301は、メモリ装置 200にアドレス信号 ADDRESSおよびモード選択信 号 MODEを制御して、メモリ装置 200へのデータの書き込み Z読み出しを行う。 [0166] <動作 >
次に、図 12に示した半導体集積回路（Embedded-RAM) 300による動作について 説明する。この回路 300による動作には、メモリ装置 200に所定のデータ（ビットデー タ）を書き込む書込処理と、メモリ装置 200に書き込んだデータを読み出す読出処理 と、メモリ装置 200に書き込んだデータをリセットするリセット処理とが存在する。
[0167] 〔書込処理〕
まず、書込処理について説明する。
[0168] 論理回路 301は、メモリ装置 200に所定のデータ (例えば、符号化動画像データ等 )を書き込むために、「記憶モード」を示すモード選択信号 MODEをメモリ回路 200 の制御部 203に出力する。
[0169] 次に、論理回路 301は、その所定のデータを書き込むメモリセルを選択するために 、アドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202に順次出力する。 これにより、メモリ装置 200では、アドレス信号 ADDRESSに応じたメモリセルが順次 選択される。
[0170] 次に、論理回路 301は、その所定のデータを 1ビットずつ 1ビットデータ Dinとしてメ モリ装置 200の制御部 203に出力する。
[0171] 次に、メモリ装置 200では、第 2の実施形態の記憶モードと同様の動作が行われる
。これにより、メモリ装置 200にその所定のデータが 1ビットずつ書き込まれる。
[0172] 〔読出処理〕
次に、読出処理について説明する。
[0173] 論理回路 301は、メモリ装置 200に書き込んだデータを読み出すために、「再生モ ード」を示すモード選択信号 MODEをメモリ回路 200の制御部 203に出力する。
[0174] 次に、論理回路 301は、書き込まれたデータを読み出すメモリセルを選択するため に、アドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202に順次出力す る。これにより、メモリ装置 200では、アドレス信号 ADDRESSに応じたメモリセルが 順次選択される。
[0175] 次に、メモリ装置 200では、第 2の実施形態の再生モードと同様の動作が行われる 。これにより、メモリ装置 200に記憶されたデータが 1ビットずつ出力データ Doutとし て読み出される。
[0176] 〔リセット処理〕
次に、リセット処理について説明する。
[0177] 論理回路 301は、メモリ装置 200に記憶されたデータをリセットすために、「リセット モード」を示すモード選択信号 MODEをメモリ回路 200の制御部 203に出力する。
[0178] 次に、論理回路 301は、メモリ装置 200に記憶されたデータをリセットするメモリセル を選択するために、アドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202 に順次出力する。これにより、メモリ装置 200では、アドレス信号 ADDRESSに応じ たメモリセルが順次選択される。
[0179] 次に、メモリ装置 200では、第 2の実施形態のリセットモードと同様の動作が行われ る。これにより、メモリ装置 200に記憶されたデータが 1ビットずつリセットされる。
[0180] <効果 >
以上のように、メモリ装置 200に大量の情報を高速に記憶することが可能となる。 (第 4の実施形態）
<構成>
この発明の第 4の実施形態による半導体集積回路 (reconfigurable LSI) 400の構 成を図 13に示す。この回路 400は、図 11に示したメモリ装置 200と、プロセッサ 401 と、インターフェイス 402を備え、 1つの半導体チップ上に形成される。図 11に示した メモリ装置 200は、プログラム ROMとして使用され、プロセッサ 401の動作に必要な プログラムを記憶する。プロセッサ 401は、メモリ装置 200に記憶されたプログラムに 従って動作し、メモリ装置 200およびインターフェイス 402を制御する。インターフェイ ス 402は、外部から入力されたプログラムをメモリ装置 200に順次出力する。
[0181] <動作 >
次に、図 13に示した半導体集積回路 (reconfigurable LSI) 400による動作につい て説明する。この回路 400による動作には、記憶されたプログラムに従って動作する プログラム実行処理と、メモリ装置 200に記憶されたプログラムを別の新たなプロダラ ムに書き換えるプログラム書換処理とが存在する。
[0182] 〔プログラム実行処理〕 まず、プログラム実行処理について説明する。
[0183] プロセッサ 401は、メモリ装置 200に記憶されたプログラムを読み出すために、「再 生モード」を示すモード選択信号 MODEをメモリ回路 200の制御部 203に出力する
[0184] 次に、プロセッサ 401は、その必要なプログラムが書き込まれたメモリセルを示すァ ドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202に順次出力する。こ れにより、メモリ装置 200では、アドレス信号 ADDRESSに応じたメモリセルが順次選 択される。
[0185] 次に、メモリ装置 200では、第 2の実施形態の再生モードと同様の動作が行われる 。これにより、メモリ装置 200に記憶されたプログラムが出力データ Doutとして 1ビット ずつ読み出される。
[0186] 次に、プロセッサ 401は、読み出したプログラムに従って、所定の演算を行う。
[0187] 〔プログラム書換処理〕
次に、プログラム書換処理について説明する。
[0188] プロセッサ 401は、メモリ装置 200に記憶されたプログラム（書換対象となるプロダラ ム）を消去するために、「リセットモード」を示すモード選択信号 MODEをメモリ装置 2
00の制御部 203に出力する。
[0189] 次に、プロセッサ 401は、書換対象となるプログラムを記憶するメモリセルの位置を 示すアドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202に順次出力す る。これにより、メモリ装置 200では、アドレス信号 ADDRESSに応じたメモリセルが 順次選択される。
[0190] 次に、メモリ装置 200では、第 2の実施形態のリセットモードと同様の動作が行われ る。これにより、メモリセルに記憶されたプログラムが 1ビットずつリセットされる。
[0191] 次に、プロセッサ 401は、メモリセルのリセットが完了すると、新たなプログラムを書き 込むために、「記憶モード」を示すモード選択信号 MODEをメモリ装置 200の制御部 203に出力する。
[0192] 次に、プロセッサ 401は、新たなプログラムを記憶すべきメモリセルの位置を示すァ ドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202に順次出力する。こ れにより、メモリ装置 200では、アドレス信号 ADDRESSに応じたメモリセルが順次選 択される。
[0193] 次に、プロセッサ 401は、外部からインターフェイス 402を介して 1ビットずつメモリ装 置 200の制御部 203に出力する。メモリ装置 200では、第 2の実施形態の記憶モード と同様の処理が行われる。これにより、新たなプログラム力メモリ装置 200に 1ビットず つ記憶される。
[0194] このように、メモリ装置 200は書き換え可能な不揮発性メモリであるため、記憶する プログラムの内容を書き換えることが可能である。つまり、プロセッサ 501において実 現される機能を代えることができる。また、複数のプログラムをメモリ装置 200に記憶し ておき、読み出すプログラムに応じてプロセッサ 401で実現される機能を代えることも できる。
[0195] <効果 >
以上のように、 1つの LSIで異なる機能を実現することが可能（ 、わゆる re- configura ble)となる。
(第 5の実施形態）
<構造 >
この発明の第 5の実施形態によるメモリ装置 500の構造を図 14に示す。このメモリ 装置 500では、基板 501上に下部電極 502が形成され、下部電極 502上に状態変 化材料 503およびコンタクトプラグ 504が形成され、状態変化材料 503上に上部電 極 505— 1, 505— 2が形成されている。ここでは、下部電極 502として Pt (仕事関数： 5. 7eV)を用!/、、上咅電極 505— 1, 505— 2として Ag (仕事関数： 4. 3eV)を用!/、、 状態変化材料 503として CuFe 0 (膜厚: 0.： L m)を用いている。また、コンタクトプ
2 4
ラグ 504には A1を用いて!/、る。
[0196] <状態変化材料 >
ここで、図 14に示した上部電極 505— 1と下部電極 502との間に所定のパルス電 圧を印加すると、状態変化材料 503のうち上部電極の直下に存在する領域 (状態変 化領域 503ひ）の抵抗値が変化する。また、図 14に示した上部電極 505— 2と下部 電極 502との間に所定のパルス電圧を印加すると、状態変化材料 503のうち上部電 極 505— 2の直下に存在する領域 (状態変化領域 503 β )の抵抗値が変化する。
[0197] また、図 14に示した上部電極 505— 1と下部電極 502との間に測定電圧（+極性） を印加すると、コンタクトプラグ 504からは、状態変化領域 503 αの抵抗値に応じた 電流値を有する電流が流れる。また、図 14に示した上部電極 505— 1と下部電極 50 2との間に測定電圧（一極性)を印加しても、電流は流れない。同様に、図 14に示し た上部電極 505— 2と下部電極 502との間に測定電圧（+極性)を印加すると、コン タクトプラグ 504からは、状態変化領域 503 βの抵抗値に応じた電流値を有する電 流が流れる。また、図 14に示した上部電極 505— 2と下部電極 502との間に測定電 圧（一極性)を印加しても、電流は流れない。
[0198] <等価回路 >
図 14に示したメモリ装置 500の等価回路を図 15に示す。図 15では、ワード線 W1 は上部電極 505— 1に対応し、ワード線 W2は上部電極 505— 2に対応し、下部電極 502およびコンタクトプラグ 504はビット線 B1に対応する。また、メモリセル MC511は 状態変化領域 503 aに対応し、メモリセル MC512は状態変化領域 503 βに対応す る。
[0199] <動作 >
次に、図 14に示したメモリ装置 500による動作について、図 15に示した等価回路 を用いて説明する。図 14に示したメモリ装置 500よる動作には、メモリセルに 1ビット データを記憶する記憶モードと、メモリセルに記憶された 1ビットデータをリセットするリ セットモードと、メモリセルに記憶された 1ビットデータを再生する再生モードとが存在 する。
[0200] 〔記憶モード〕
まず、ビット線 B1 (下部電極 502およびコンタクトプラグ 504)およびワード線 W2 (上 部電極 505— 2)をグランドに落とし、ワード線 W1 (上部電極 505— 1)に記憶電圧を 印加する。記憶電圧は、例えば、電圧値が「 + 3V」でありパルス幅が「50nsec」である パルス電圧である。これにより、メモリセル MC511 (状態変化領域 503 a )の抵抗状 態が「高抵抗状態」から「低抵抗状態」に変化する。
[0201] 〔リセットモード〕 次に、ビット線 Blおよびワード線 W2をグランドに落とし、ワード線 W1にリセット電圧 を印加する。リセット電圧は、例えば、電圧値が「― 3V」でありパルス幅が「50nsec」で あるパルス電圧である。これにより、メモリセル MC511の抵抗状態が「低抵抗状態」 から「高抵抗状態」に変化する。
[0202] 〔再生モード〕
次に、ビット線 B1およびワード線 W2をグランドに落とし、ワード線 W1に再生電圧を 印加する。再生電圧は、例えば、電圧値が「 + 0. 5V」を示す電圧である。これにより 、メモリセル MC511の抵抗状態に応じた電流がビット線 B1から流出する。一方、メモ リセル MC512においてビット線 B1からワード線 W2へ向力 方向は「逆方向」である ので、ビット線 B1からワード線 W2 (上部電極 505— 1から下部電極 502を介して上 部電極 505— 2)へは電流は流れな！/、。
[0203] <効果 >
以上のように、状態変化材料力 ^ダイオード特性」を有しているので、特別にダイォ ードを形成することなく電流の向きを規定することができる。さらに状態変化材料が「 可変抵抗特性」を有しているので、例えば、 1R1D型不揮発性記憶装置として利用 することができる。このように利用した場合、従来の 1R1D型不揮発性記憶装置の構 成と比較すると、ダイオードを形成する必要がないので、製造プロセスを簡単にする ことができる。
[0204] また、ダイオードが形成されて!ヽな 、ので、状態変化材料に印加するパルス電圧の 極性が制限されない。よって、状態変化材料に「 +」， 「一」の両方の極性のパルス電 圧を印加することができる。このようなパルス印加方法 (パルス電圧の極性によって抵 抗値を変化させる方法)では、従来のパルス印加方法 (パルス電圧のパルス幅を調 整することによって可変抵抗材料の抵抗値を変化させる方法)と比較すると、印加す るパルス電圧のパルス幅が短い (本実施形態では、 50nsec)。つまり、記憶 Zリセット に要する時間を短縮することができる。
[0205] なお、本実施形態では、上部電極 505— 1, 505— 2の仕事関数と下部電極 502の 仕事関数とが互いに異なる場合について説明したが、実施例 2において説明したよう に、状態変化材料 503の結晶性が不均一である場合も同様の効果を得ることができ ることは言うまでもない。
[0206] なお、本実施形態では、下部電極 502が上部電極 505 - 1 (505 - 2)に対して「 + 」になるノ ルス電圧を印加すると状態変化領域 503 a (503 β )の抵抗状態が「低抵 抗状態」に変ィ匕し、かつ、上部電極 505— 1 (505— 2)力ら下部電極 502へ向力う方 向を「順方向」とする状態変化材料について説明したが、実施例 1 ,実施例 2で説明 したように、下部電極 502が上部電極 505 - 1 (505 - 2)に対して「 」になるパルス 電圧を印加すると状態変化領域 503 a (503 β )の抵抗状態が「低抵抗状態」に変化 し、かつ、上部電極 505— 1 (505— 2)から下部電極 502へ向力う方向を「逆方向」と する状態変化材料も存在する (例えば、実施例 1の「試料 (Α' )等」）。状態変化材料 503がこのような特性を示す場合、図 14に示したメモリ装置 500の等価回路は図 16 のようになる。また、この場合、記憶モードでは電圧値が「一 3V」でありパルス幅が「5 OnsecJである記憶電圧をワード線 W1に印加し、リセットモードでは電圧値が「 + 3VJ でありパルス幅が「50nsec」であるリセット電圧をワード線 W1に印カロし、再生モードで は電圧値が「一 0. 5V」を示す再生電圧をワード線 W1に印加すれば、同様の効果を 得ることができる。
[0207] また、本実施形態では、上部電極が 2つ形成されて 、る例にっ 、て説明した力 上 部電極が 3つ以上形成されている場合も同様の効果を得ることが可能である。
(第 6の実施形態）
<構造 >
この発明の第 6の実施形態によるメモリ装置の構造を図 17に示す。この装置は、ビ ッ卜線 Bl , B2の上に状態変ィ匕体 60— 1 1 , 60 - 12, 60— 21 , 60— 22力 S形成され、 状態変化体 60— 11〜60— 22の上にワード線 Wl , W2が形成されている。ビット線 Bl , B2は、互いに平行に延びている。ワード線 Wl , W2は、互いに平行に延びてい る。ビット線 Bl , B2とワード線 Wl , W2とは互いに交差しており、その交差する位置（ クロスポイント）の各々に状態変化体が配置されている。状態変化体 60— 11〜60— 22の各々は、図 1に示した状態変化材料 2である。ワード線 Wl , W2の各々は、図 1 の上部電極 1に相当する。ビット線 Bl , B2の各々は図 1の下部電極 3に相当する。こ の装置では、状態変化体 60— 11〜60— 22の各々の抵抗変化を利用して、 1ビット または多ビットのデータを記憶，再生する。
[0208] なお、ここでは、ワード線 Wl, W2として Ag (仕事関数： 4. 3eV)を用い、ビット線 B1 , B2として Pt (仕事関数： 5. 7eV)を用い、状態変化体 60— 11〜60— 22として CuFe 0を (膜厚 0. ： m)用いている。
2 4
[0209] <動作 >
次に、図 17に示したメモリ装置による動作について、図 18に示した等価回路を用 いて説明する。なお、ここでは、状態変化体 60— 11に対して記憶，リセット，再生を 実行する例について説明する。また、状態変化体 60— 11〜60— 22の抵抗状態は「 高抵抗状態」に設定されているものとする。なお、第 2の実施の形態と同様、記憶電 圧 VI は、例えば、電圧値が「 + 1. 5V」でありパルス幅が「50nsec」であるパルス
WRITE
電圧であり、記憶電圧 V2 は、例えば、電圧値が「― 1. 5V」でありパルス幅が「5
WRITE
Onsec」であるパルス電圧とする。また、再生電圧 VI ， V2 は、例えば、電圧値
READ READ
力 S「+0. 5VJを示す電圧とする。また、リセット電圧 VI は、例えば、電圧値が「一
RESET
1. 5V」でありパノレス幅が「50nsec」であるパノレス電圧であり、リセット電圧 V2 は、
RESET
例えば、電圧値が「 + 1. 5V」でありパルス幅が「50nsec」であるパルス電圧とする。
[0210] 〔記憶〕
まず、処理対象である状態変化体 60— 11に接続されたワード線 W1に記憶電圧 V 1 が印加され、処理対象である状態変化体 60— 11に接続されたビット線 B1に記
WRITE
憶電圧 V2 が印加される。また、状態変化体 60— 11に接続されて!ヽな ヽワード
WRITE
線 W2およびビット線 B2はグランドに落とされる。
[0211] このとき、状態変化体 60— 11では、電圧値が「 + 3V」でありパルス幅が「50nsec」 であるパルス電圧 (パルス電圧（+極性) )が印加されたことになるので、状態変化体
60— 11の抵抗状態は低抵抗状態になる。
[0212] また、状態変化体 60— 12, 60- 21, 60— 22の各々では、抵抗変化を生じさせる のに十分なパルス電圧 (ここでは、「 + 3V」）が印加されな 、ので、抵抗状態は変化し ない。
[0213] このように、状態変化体 60— 11の抵抗状態だけが「低抵抗状態」に変化するので、 状態変化体 60— 11に「1」を示す 1ビットデータが書き込まれたことになる。 [0214] 〔リセット〕
次に、処理対象である状態変化体 60— 11に接続されたワード線 Wlにリセット電圧 VI が印加され、処理対象である状態変化体 60— 11に接続されたビット線 B1〖こ
RESET
記憶電圧 V2 が印加される。また、状態変化体 60— 11に接続されて!、な 、ヮー
RESET
ド線 W2およびビット線 B2はグランドに落とされる。
[0215] このとき、状態変化体 60— 11では、電圧値が「― 3V」でありパルス幅が「50nsec」 であるパルス電圧 (パルス電圧（一極性) )が印加されたことになるので、状態変化体
60— 11の抵抗状態は高抵抗状態になる。
[0216] また、状態変化体 60— 12, 60- 21, 60— 22の各々では、抵抗変化を生じさせる のに十分なパルス電圧が印加されな 、ので、抵抗状態は変化しな!、。
[0217] このように、状態変化体 60— 11の抵抗状態だけが「高抵抗状態」に変化するので、 状態変化体 60— 11に記憶された 1ビットデータをリセットしたことになる。
[0218] 〔再生モード〕
次に、処理対象である状態変化体 60— 11に接続されたワード線 W1に再生電圧 V
1 が印加され、処理対象である状態変化体 60— 11が接続されて ヽな ヽビット線 B
READ
2に再生電圧 V2 が印加される。また、状態変化体 60— 11が接続されていないヮ
READ
ード線 W2および状態変化体 60— 11に接続されて!、な 、ビット線 B2をグランドに落 とす。
[0219] このとき、状態変化体 60— 11では、測定電圧（+極性）が印加されたことになるの で、状態変化体 60— 11の抵抗値に応じた電流値を有する電流が状態変化体 60— 11に流れ、その電流がビット線 B1に流出する。
[0220] 状態変化体 60— 12の両端の電位差は「OV」であるので、状態変化体 60— 12に は電流が流れない。また、状態変化体 60— 12においてビット線 B1からワード線 W2 へ向力う方向は「逆方向」であるので、状態変化体 60— 11を経由してビット線 B 1を 流れる電流がワード線 W2に流れ込むことはな 、。
[0221] 状態変化体 60— 21の両端の電位差は「OV」になる力 ビット線 B2からワード線 W 2へ向かう方向は「逆方向」であるので、状態変化体 60— 21には電流が流れな 、。
[0222] 状態変化体 60— 22では、測定電圧（—極性）が印加されたことになるので、状態 変化体 60 - 22には電流が流れな ヽ。
[0223] このように、状態変化体 60— 11にのみ電流が流れ、その電流がビット線 B1に流出 するので、状態変化体 60— 11から 1ビットデータを読み出したことになる。
[0224] <効果 >
以上のように、状態変化体がダイオード特性を有しているので、処理対象のセルに 隣接するセルの抵抗値が低くてもその隣接セルに余計な電流が流れな ヽ。これによ り、所望のセルの抵抗値を判別することができる。
[0225] また、本実施形態のメモリ装置は、単層の 2次元構造であるが、 2次元構造だけに 特定するものではなぐ 3次元構造にすることも可能である。つまり、ビット線 Bl, B2 からなる層，状態変化体 60— 11〜60— 22からなる層，ワード線 Wl, W2からなる層 によって 1つのメモリ装置が形成されている力 ワード線 Wl, W2からなる層の上に絶 縁層を形成すれば、その絶縁層の上に新たなメモリ装置を形成することができる。ま た、絶縁層を形成しない場合でも、再生電圧、記憶電圧、リセット電圧の印加方法を 工夫することによって、ワード線 Wl, W2からなる層の上に新たなメモリ装置を形成 することができる。この場合、特表 2002-530850号公報に開示されているような 3次元 構造のメモリ装置と比較すると、本実施形態のメモリ装置は構造が容易であるので製 造プロセスが容易である。これにより、メモリ装置の大容量ィ匕を実現することができる。
[0226] なお、本実施形態では、ワード線 Wl, W2とビット線 Bl, B2とが交差するポイントに 状態変化体が個別に形成されている力 図 19のように、各々のクロスポイントに上部 電極 1,状態変化材料 2,下部電極 3からなるメモリセルが形成されている場合も同様 の効果を得ることができる。この場合、例えば、ワード線 Wl, W2およびビット線 B1, B2として Cuが用いられ、上部電極 1として Agが用いられ、状態変化材料 2として CuFe 0下部電極 3として Ptが用いられる。
2 4
[0227] また、図 20のように、ワード線 Wl, W2とビット線 Bl, B2との間に状態変化材料 2 がベタ膜で形成されていても良い。この場合、各々のクロスポイントに位置する領域（ 状態変ィ匕領域） 60 α— 11, 60 α - 12, 60 α— 21, 60 α— 22力 Sメモリセノレとして動 作する。
[0228] さらに、本実施形態のメモリ装置は、当然、図 11,図 12,図 13に示したメモリアレイ として使用することが可能である。
[0229] 以上の説明において、この電気素子の抵抗状態を変化させるためには、印加する パルス電圧が所定の条件を満たせば良い。よって、記憶時 Zリセット時にその条件を 満たすパルス電圧が電気素子に印加されるようにし、再生時にはその条件を満たさ ない電圧が電気素子に印加されるようにすれば、同様の効果を得ることができる。つ まり、電圧値が「 + 3VJでありパルス幅が「50nsec」であるパルス電圧を印加すると電 気素子の抵抗状態が「高抵抗状態」力も「低抵抗状態」に変化する例につ 、て説明し た力 このパルス電圧の電圧値およびパルス幅が他の数値であっても同様の効果を 得ることは可會である。
[0230] また、実施例の説明において、抵抗変化を規格ィ匕した値 (RZRO)は、必ずしも図 中の値と同一の値になるとは限らない。
産業上の利用可能性
[0231] 本発明にかかるメモリ装置は、低電力、高速書き込み '消去、大容量化が可能であ る次世代の不揮発性メモリ等として有用である。

Claims

請求の範囲
[1] 互いに平行に延びる複数の第 1の電極線を含む第 1電極層と、
前記第 1電極層の上に形成され、かつ、ダイオード特性と可変抵抗特性とを示す状 態変化材料力 なる複数の状態変化体である複数の状態変化部を含む状態変化層 と、
前記状態変化層の上に形成され、かつ、互いに平行に延びる複数の第 2の電極線 を含む第 2電極層とを備え、
前記複数の第 1の電極線と前記複数の第 2の電極線とは、積層方向から見たときに 前記状態変化層を挟んで互いに交差しており、
前記複数の状態変化体の各々は、前記積層方向から見たときに前記複数の第 1の 電極線のうちいずれか 1つと前記複数の第 2の電極線のうちいずれ力 1つとが交差す る位置において当該第 1の電極線と当該第 2の電極線との間に形成され、且つ、当 該第 1の電極線および当該第 2の電極線のうちいずれか一方力 他方へ向力う方向 を順方向とし他方を逆方向とするダイオード特性を示すとともに、当該第 1の電極線と 当該第 2の電極線との間に印加される所定のパルス電圧に応じて当該状態変化体 の順方向における抵抗値が増加 Z減少する可変抵抗特性を示す
ことを特徴とするメモリ装置。
[2] 請求項 1において、
前記複数の状態変化体に対応する複数の第 1の電極および複数の第 2の電極とを さらに備え、
前記複数の第 1の電極の各々は、当該第 1の電極に対応する状態変化体と当該状 態変化体に対応する第 1の電極線との間に介在し、
前記複数の第 2の電極の各々は、当該第 2の電極に対応する状態変化体と当該状 態変化体に対応する第 2の電極線との間に介在し、
前記複数の状態変化体の各々は、対応する第 1の電極および第 2の電極のうちい ずれか一方から他方へ向かう方向を順方向とし他方を逆方向とするダイオード特性 を示すとともに、当該第 1の電極と当該第 2の電極との間に印加される所定のパルス 電圧に応じて当該状態変化体の順方向における抵抗値が増加 Z減少する可変抵 抗特性を示す
ことを特徴とするメモリ装置。
[3] 互 、に平行に延びる複数の第 1の電極線を含む第 1電極層と、
前記第 1電極層の上に形成され、かつ、ダイオード特性と可変抵抗特性とを示す状 態変化材料力 なる状態変化層と、
前記状態変化層の上に形成され、かつ、互いに平行に延びる複数の第 2の電極線 を含む第 2電極層とを備え、
前記複数の第 1の電極線と前記複数の第 2の電極線とは、積層方向から見たときに 前記状態変化層を挟んで互いに交差しており、
前記複数の状態変化層のうち、前記複数の第 1の電極線のうち!、ずれか 1つと前記 複数の第 2の電極線のうちいずれか 1つとの間に挟まれた可変領域である状態変化 部は、当該第 1の電極線および当該第 2の電極線のうちいずれか一方力 他方へ向 カゝぅ方向を順方向とし他方を逆方向とするダイオード特性を示すとともに、当該第 1の 電極線と当該第 2の電極線との間に印加される所定のパルス電圧に応じて当該領域 の順方向における抵抗値が増加 Z減少する可変抵抗特性を示す
ことを特徴とするメモリ装置。
[4] 請求項 1または請求項 3において、
前記複数の第 1の電極線の各々の仕事関数は、前記複数の第 2の電極線の各々 の仕事関数と異なる
ことを特徴とするメモリ装置。
[5] 請求項 2において、
前記複数の第 1の電極の各々の仕事関数は、前記複数の第 2の電極の各々の仕 事関数と異なる
ことを特徴とするメモリ装置。
[6] 請求項 1または請求項 2において、
前記複数の状態変化体の各々における状態変化材料の結晶性は、不均一である ことを特徴とするメモリ装置。
[7] 請求項 3において、 前記状態変化層における状態変化材料の結晶性は、不均一である ことを特徴とするメモリ装置。
[8] 請求項 1, 2, 3のうちいずれ力 1つにおいて、
前記複数の第 1の電極線に所定の電圧を印加する第 1の電極線駆動部と、 前記複数の第 2の電極線に所定の電圧を印加する第 2の電極線駆動部とをさら〖こ 備える
ことを特徴とするメモリ装置。
[9] 請求項 8において、
前記複数の状態変化部のうち 、ずれか 1つに情報を記憶するときには、 前記第 1の電極線駆動部は、前記複数の第 1の電極線のうち前記情報を記憶しょう とする状態変化部に対応する第 1の電極線に第 1のパルス電圧を印加し、
前記第 2の電極線駆動部は、前記複数の第 2の電極線のうち前記情報を記憶しょう とする状態変化部に対応する第 2の電極線に第 2のパルス電圧を印加する ことを特徴とするメモリ装置。
[10] 請求項 8において、
前記複数の状態変化部のうちいずれか 1つに記憶された情報を再生するときには、 前記第 1の電極線駆動部は、前記複数の第 1の電極線のうち前記情報を読み出そ うとする状態変化部に対応する第 1の電極線に再生電圧を印加し、
前記第 2の電極線駆動部は、前記複数の第 2の電極線のうち前記情報を読み出そ うとする状態変化部に対応しない第 2の電極線に前記再生電圧を印加する ことを特徴とするメモリ装置。
[11] 請求項 8に記載のメモリ装置と、
所定の演算を行う論理回路とを備え、
前記論理回路は、記憶モードおよび処理モードを有し、前記記憶モードのときには ビットデータを前記メモリ装置に記憶し、前記処理モードのときには前記メモリ装置に 記憶されたビットデータを読み出す
ことを特徴とする半導体集積回路
[12] 請求項 8に記載のメモリ装置と、 プログラム実行モードとプログラム書換モードとを有するプロセッサとを備え、 前記プロセッサは、前記プログラム実行モードでは前記メモリ装置に記憶されたプ ログラムに従って動作し、前記プログラム書換モードでは前記メモリ装置に記憶され たプログラムを外部力も入力した別の新たなプログラムに書き換える
ことを特徴とする半導体集積回路。
[13] 請求項 1, 2, 3のうちいずれ力 1つにおいて、
前記状態変化材料は、スピネル構造を有する金属酸化物である
ことを特徴とするメモリ装置。
[14] 請求項 1, 2, 3のうちいずれ力 1つにおいて、
前記状態変化材料は、金属が添加された酸ィ匕物強誘電体である
ことを特徴とするメモリ装置。
[15] 請求項 14において、
前記酸化物強誘電体は、ィルメナイト構造を有する
ことを特徴とするメモリ装置。
[16] 請求項 1, 2, 3のうちいずれ力 1つにおいて、
前記状態変化材料は、ベロブスカイト構造を有する金属酸ィ匕物である ことを特徴とするメモリ装置。
[17] 請求項 16において、
前記金属酸化物は、 CMR特性あるいは高温超伝導特性のうち少なくとも 1つの特 性を有する材料である
ことを特徴とするメモリ装置。
[18] 請求項 1, 2, 3のうちいずれ力 1つにおいて、
前記状態変化材料は、アルカリ金属およびアルカリ土類金属を含まな 、 ことを特徴とするメモリ装置。
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