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WO2006035572A1 - データインタリーブ装置 - Google Patents

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Publication number
WO2006035572A1
WO2006035572A1 PCT/JP2005/016221 JP2005016221W WO2006035572A1 WO 2006035572 A1 WO2006035572 A1 WO 2006035572A1 JP 2005016221 W JP2005016221 W JP 2005016221W WO 2006035572 A1 WO2006035572 A1 WO 2006035572A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
address
write
read
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/016221
Other languages
English (en)
French (fr)
Inventor
Daigo Senoo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to CN200580033098XA priority Critical patent/CN101032085B/zh
Priority to US11/663,969 priority patent/US20070266187A1/en
Priority to JP2006537658A priority patent/JP4197034B2/ja
Publication of WO2006035572A1 publication Critical patent/WO2006035572A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11B20/10—Digital recording or reproducing
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    • G11B2020/1075—Data buffering arrangements, e.g. recording or playback buffers the usage of the buffer being restricted to a specific kind of data
    • G11B2020/10796—Data buffering arrangements, e.g. recording or playback buffers the usage of the buffer being restricted to a specific kind of data address data
    • G—PHYSICS
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    • G11B2220/20—Disc-shaped record carriers
    • G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
    • G11B2220/2537—Optical discs
    • G11B2220/2541—Blu-ray discs; Blue laser DVR discs

Definitions

  • the present invention relates to a data interleaving apparatus that performs dingtering at the time of playback and transfer of large-capacity data such as AV data and computer data on a large-capacity optical disk typified by a Blu-ray Disc.
  • an error correction code such as a Reed-Solomon code has been used to correct an error caused by a medium defect, dust or scratches attached to the disk surface, and the like. It was done.
  • an error correction code such as a Reed-Solomon code
  • Patent Document 1 proposes a method of interleaving and recording two types of error correction codes as an error correction method for improving correction capability for burst errors. Based on this interleaving method, Blu-ray Disc has been completed.
  • FIG. 1 shows a conventional apparatus that performs interleaving and dingtering during data transfer.
  • the DMA device 1100 includes an interleave address calculator that calculates an address for deinterleaving.
  • Reference numeral 1700 denotes SRAM that temporarily holds data when the interleave data 1001 is deinterleaved.
  • the DMA device 1100 outputs a write request 1102 for requesting data writing to the SRAM 1700 and a write address 1103 for data to be written to the SRA M1700, and receives a write knowledge 1101 indicating the end of writing. Shake. Since Blu-ray Disc is interleaved every IByte, the DMA device 1100 issues address information once per IByte.
  • DMA device 1200 includes an address calculator that calculates an address for obtaining data after dingtering.
  • the DMA device 1200 outputs a read request 1202 for reading the recorded data from the SRAM 1700 and a read address 1203 for storing the SRAM 1700, and performs a handshake to receive the read acknowledge 1201 indicating the end of reading. Do. Assume that the DMA device 1200 in this example issues an address once every 4 bytes.
  • the FIFO device 1300 receives the interleave data 1001 and outputs the FIFO data 1301 in accordance with the return request of the DMA device 1100.
  • the FIFO device 1400 receives the FIFO data 1401 obtained by the request 1202 of the DMA device 1200, and outputs the deinterleave data 1002.
  • the arbitration circuit 1500 receives a write request 1102 from the DMA device 1100 and a read request 1202 from the DMA device 1200, and selects a request side having a high priority. In this example, it is assumed that the request 1102 of the DMA device 1100 has priority over the request 1202 of the DMA device 1200.
  • the SRAM interface (hereinafter abbreviated as IZF) 1600 is in accordance with the SRAM protocol (specification) when request 1501, address information 1502, write enable 1503, and write data 1504 are input from the arbitration circuit 1500.
  • chip select 1601, byte enable 1602, write enable 1603, address 1604 and write data 1605 are output.
  • the chip select 1601, byte enable 1602, write enable 1603 and address 1604 are output, read data 1606 is received, and read data 1506 and end notification 1505 are output to the arbitration circuit 1500.
  • the DMA device 1100 performs a ding-termination operation from time T01 to time T02.
  • the DMA device 1200 performs an operation of extracting data recorded between the time T02 and the time T03 after the dingtering.
  • the DMA device 1100 performs ding interleaving for the next data from time T03 to time T04.
  • the dingering unit by the DMA device 1100 is completed, the DMA device 1200
  • the data after tally is extracted from time T04 to time T05. By repeating such an operation, it is possible to perform dimples.
  • the interleave data 1001 is often continuously transferred.
  • the DMA device described above The 1100 may not be allowed to stop. In that case, it is possible to perform pipeline processing by preparing a capacity of the storage device more than twice the amount of dingtering, and using a plurality of storage devices with a two-side configuration or more.
  • Figure 2 (B) shows the time-series operation of the two-plane configuration.
  • the DMA device 1100 performs ding interleaving from time Tl 1 to time T12.
  • the DMA device 1200 performs an operation of extracting data after dingtering from time T12.
  • the DMA device 1100 uses the other side to perform dingtering from time T12. Repeat until T13. By repeating the above operations, dingtering can be performed at high speed.
  • Patent Document 1 Japanese Translation of Special Publication 2002-521789
  • the transfer capability can be improved by widening the bandwidth, such as changing lByte access to 4Byte access.
  • interleaving which is a precondition of this example, is applied every lByte. Address of non-continuous data Cannot be extracted, and this makes it impossible to access more than 2 bytes.
  • the present invention solves the above-described conventional problems, and an object thereof is to minimize an increase in circuit frequency and to enable a high speed speed.
  • the present invention focuses on the fact that specific bits of individual interleave data addresses have periodicity in interleaved data that is input in a series of discontinuous address data. Based on the periodicity, 2 bytes of interleaved data are specified at the same time, two storage areas are set in the storage device, and the processing speed is increased by processing these 2Byte interleaved data simultaneously.
  • the address of the input interleaved data is divided into two ranges, and the two storage areas corresponding to these two division addresses are stored in the storage device from a viewpoint different from the above two storage areas.
  • the processing speed is further increased by performing parallel processing for processing interleaved data corresponding to the other address at the same time while processing interleaved data corresponding to the address of one section.
  • the data interleaving device of the present invention is a data interleaving device that receives interleaved interleaved data and outputs deinterleaved data that has been deinterleaved. And simultaneously transmitting two addresses obtained based on a predetermined rule and a storage device having two storage areas of the storage area and the addressing power of the interleaved data input continuously.
  • a first DMA that issues a write request for simultaneously writing one of the corresponding interleaved data to the first storage area of the storage device and the other to the second storage area of the storage device.
  • Device, the write request sent by the first DMA device, and the two Based on the less characterized by comprising a first and a second storage device interfaces, respectively in the storage area simultaneously write control to write data that corresponds to the two addresses of the storage device.
  • the present invention provides the data interleaving device, wherein the input interleaved data is stored in the first and second storage areas of the storage device.
  • a second DMA device that transmits two addresses of two read data that simultaneously read data from each of the first and second storage areas and a read request for reading the two read data
  • the first and second storage area forces of the storage device correspond to the two addresses, respectively, based on the read request sent by the second DMA device and the addresses of the two read data.
  • a storage device interface that controls reading of the two read data simultaneously.
  • the present invention provides the data interleaving device, wherein the first storage area and the second storage area of the storage device are respectively associated with the first half area and the second half area of the address of the write data, A first request for allocating the write data to either the first half area or the second half area of the first and second storage areas based on the write request and the address of the write data transmitted by the first DMA device.
  • An allocation circuit a second DMA device that transmits an address for reading the plurality of write data stored in the storage device together with a read request; and a first storage area and a second storage device of the storage device The storage areas are respectively associated with the first half area and the second half area of the address of the read data, and the read that is transmitted by the second DMA device
  • a second request allocation circuit that allocates the read data to either the first half or the second half of the first and second storage areas based on a request and the address of the read data.
  • the predetermined rule is an even-numbered and odd-numbered alternating arrangement rule generated in the least significant bit of the address of the interleaved data according to the Blu-ray Disc interleaving law.
  • the two addresses are characterized in that the least significant bits are two addresses composed of consecutive even and odd pairs in the even and odd alternating arrangement.
  • the present invention provides the data interleaving device, wherein, among the input interleaved data, an address of read data to be read from write data stored in the storage device, and a read request for reading the read data
  • a second DMA device that transmits and the write request that the first DMA device transmits
  • An arbiter device that receives the read request transmitted from the second DMA device and performs an arbitration operation for determining the priority of the write and read requests, and the operating frequency of the storage device interface is the same as that of the arbiter device. It is characterized by at least n times the operating frequency (n is an integer of 2 or more).
  • the present invention provides the data interleaving device, wherein the address of the write data stored in the storage device among the addresses of the input interleave data and the write request for writing the write data are transmitted.
  • An arbitration operation that receives the write request sent by the first DMA device, the write request sent by the first DMA device, and the read request sent by the second DMA device, and determines the priority order of the write and read requests.
  • the operating frequency of the storage device interface is not less than n times the operating frequency of the arbiter device (n is an integer equal to or greater than 2).
  • the present invention in the data interleaving device, receives the write request and the read request transmitted from the first DMA device and the second DMA device, and determines the priority of the write and read requests. And an arbiter device that performs an arbitration operation, wherein an operating frequency of the storage device interface is not less than n times (n is an integer of 2 or more) an operating frequency of the arbiter device.
  • the present invention is characterized in that, in the data interleave device, the arbiter device processes the write data transfer request for the two addresses transmitted from the first DMA device at the same timing.
  • the present invention is characterized in that, in the data interleaving device, the arbiter device processes a transfer request of the read data for the two addresses transmitted from the second DMA device at the same timing. To do.
  • the present invention is characterized in that, in the data interleaving device, the storage device is DRAM or SRAM.
  • the DMA device that specifies the address of the write data can specify two addresses at the same time for the input interleave data address based on a predetermined rule. And set two storage areas in the storage device. This makes it possible to simultaneously write two interleaved data to these two storage areas.
  • the addresses to be processed are divided into the first half and the second half, and two storage areas are set in the storage device corresponding to this division, so that data is stored in one storage area. At the same time as writing, the other storage area can be read.
  • the DMA device that transmits the address of the write data can simultaneously transmit two addresses at a time, so the operation clock is increased. It is possible to increase the processing speed without any problem.
  • the address of data to be processed is divided into the first half and the second half, and each is stored in two different storage areas, so writing and reading to the storage device are performed independently and simultaneously. Therefore, it is possible to increase the processing speed without increasing the operating clock.
  • FIG. 1 is a block diagram of a conventional data interleaving apparatus.
  • Fig. 2 is a time-series operation diagram of a conventional data interleaving device with a single recording area
  • Fig. 2 (B) is a time series of a data interleaving device with a recording area.
  • FIG. 3 is a block diagram of a data interleaving apparatus according to an embodiment of the present invention.
  • SRAMIZF storage device interface
  • SRAM first storage area, first half area
  • FIG. 3 shows an embodiment of a data interleaving apparatus for performing dingtering according to the present invention.
  • dingtery in the pipeline processing shown in (B) of Fig. 2 is taken.
  • interleave data in a Blu-ray Disc will be described as an example.
  • the data interleaving device shown in FIG. 3 inputs interleaved data 1 via the FIFO device 300, deinterleaves this interleaved data 1, stores the subsequent data in SRAM, and this interleaving is solved. Then, the SRAM data is read out and output as Dinterleave data 2 through the FIFO device 400.
  • the SRAM is obtained by dividing the SRAM 700, which is the conventional storage device shown in FIG. 1, into four parts, that is, SRAM 700, SRAM 710, SRAM 720, and SRAM 730. One quarter of that. If the conventional SRAM is divided into 4 Kbytes using the same capacity, the capacity of the SRAM 700, SRAM 710, SRAM 720, and SRAM 730 in this embodiment is 1 KByte.
  • the 4K bytes corresponding to the capacity of the conventional example is divided into the first half address (000 to 7FF) and the second half address (800 to FFF).
  • the first half of the SRAM corresponding to the first half of the divided addresses is assigned to the area consisting of SRAM700 and SRAM710
  • the second half of the SRAM corresponding to the second half is assigned to the area consisting of SRAM720 and SRAM730. Assigned.
  • [0041] 100 is a DMA device (first DMA device) that includes an interleave address calculator (not shown) that calculates an address for deinterleaving the interleaved data 1 that is input. Two addresses 103 and 104 are calculated. This Here, according to the law of interleaving used in Blu-ray Disc, the least significant bits of continuous interleaved data are alternately arranged with even and odd numbers (predetermined rule). The interleave address calculator of the DMA device 100 calculates the address as a set of two consecutive even and odd addresses, that is, every 2 bytes.
  • [0042] 800 is an SRAM allocation circuit, and addresses 103 and 104 calculated by the DMA device 100, and a request (write request) 102 for requesting to write data corresponding to these two addresses to the SRAM, Is received from the DMA device 100, and when the writing is completed, an acknowledgment 101 indicating the completion of the writing is transmitted to the DMA device 100.
  • the SRAM allocation circuit 800 performs such a handshake with the DMA device 100.
  • the SRAM allocation circuit 800 receives FIFO data 301 and 302 corresponding to the addresses 103 and 104 output from the DMA device 100 from the FIFO 300. According to whether the address 104 of the first half area of the SRAM or the address of the second half area of the SRAM is output, the addresses 803 and 804 and the write destinations of the write data 805 and 806 corresponding to these two addresses are allocated. Allocate write request 10 2.
  • [0044] 200 is an address calculation in which two addresses 203 and 204 of data to be output as deinterleaved data 2 are internally stored in the same manner as the DMA device 100 from the data stored in the SRAM after the interleaving is released.
  • This is a DMA device (second DMA device) that performs calculations using a device (not shown).
  • [0045] 810 is an SRAM allocating circuit, and addresses 203 and 204 calculated by the DMA device 200, and a request (read request) 202 for requesting to read the data corresponding to these two addresses as well as the SRAM power, Is received from the DMA device 200, and when reading is completed, an acknowledgment 201 indicating the completion of reading is transmitted to the DMA device 200.
  • the SRAM allocation circuit 810 performs such a handshake with the DMA device 200.
  • the SRAM allocation circuit (second request allocation circuit) 810 outputs FIFO data 401 and 402 corresponding to the addresses 203 and 204 output from the DMA device 200 from the FIFO 400.
  • 204 is the address power of the first half area of the SRAM or the second half
  • the addresses 803 and 804 to be output depending on the address of the area and the read destination of the read data 817 and 818 corresponding to these two addresses are allocated, that is, the read request 202 is allocated.
  • 500 is an arbitration circuit (arbiter device) that arbitrates data input / output to 3! ⁇ ⁇ 1 ⁇ 700 and 710 (one of the two divided storage areas or the first half area) among the four areas of the SRAM.
  • 510 is an arbitration circuit (arbiter device) that arbitrates the priority of data input / output with respect to SRAM7203 ⁇ 4tJ ⁇ 730 among the four areas of the SRAM.
  • the SRAM allocation circuit 800 outputs a request 801 when the addresses 103 and 104 output from the DMA device 100 are in the first half area of the SRAM and distributes the request to the arbitration circuit 500, and when the address is in the second half area.
  • the request 802 is output and distributed to the arbitration circuit 520.
  • the SRAM distribution circuit 810 outputs a request 811 and distributes the request to the arbitration circuit 500 when the addresses 203 and 204 output from the DMA device 200 are addresses in the first half of the SRAM. In the case of, the request 812 is output and distribution to the arbitration circuit 520 is performed.
  • 600 is SRAMIZF, which is based on request 5001, addresses 502 and 507, write enable 503, and data 504 and 508 corresponding to addresses 502 and 507, which are output as a result of the arbitration operation of the arbitration circuit 500. Then, write or read from / to SRAM700 and SRAM710 at the same time.
  • 620 is SRAMIZF, which is based on the request 521, the addresses 5202 and 527, the write enable 523, and the data 524 and 528 corresponding to the addresses 522 and 527 output as a result of the arbitration operation of the arbitration circuit 520! / Then, write or read simultaneously to SRA M720 and SRAM730 respectively.
  • the interleave data 001 that is interleaved for each lByte is input, and the FIFO device 300 that holds the interleave data 1 in the internal flip-flop indicates the lByte FIFO data 301 and the next data value.
  • the DMA device 100 sends the request 102, which is a write request to the SRAM, the address 103 to the SRAM, and the address 104 to the next data to the SRAM allocation circuit 800.
  • the address 103 corresponds to the FIFO data 301 and the address 104 corresponds to the FIFO data 302.
  • the SRAM allocation circuit 800 that has received the FIFO data 301, the FIFO data 302, the request 102, the address 103, and the address 104 has an address indicated by the address 103 and the address 104 of the first half address (4K bytes of SRAM) ( 000 to 7FF), request 801 is asserted, 11-bit address 803 excluding upper 1 bit from address 103, 11-bit address 804 excluding upper 1 bit from address 104, FIFO data 3 01 is output to the arbitration circuit 500 as lByte write data 805 corresponding to the address 803, and the FIFO data 302 is output as lByte write data 806 corresponding to the address 804.
  • the request 801 and the request 802 are simultaneously asserted. There is no.
  • the arbitration circuit 500 receives the request 801, the address 803, the address 804, the write data 805, and the write data 806, and performs arbitration with the request information from the DMA device 200.
  • the pipeline processing (B) in FIG. 2 also has the feature that the correspondence between the first half address and the second half address of the address power 4 KByte between the DMA device 100 and the DMA device 200 is exclusive. . Therefore, the request 801 has an address 502 that does not take a wait, and a lByte write corresponding to this address 502. Output data 504 and address 507 and lByte write data 508 corresponding to this address 507 are output at the same timing, and request 501 and write enable 503 are asserted.
  • the SRAM I / F (storage device interface) 600 selects the received address 502 and the address 507. If the address is an even address, the SRAM I / F (storage device interface) 600 stores the address 604, byte enable 602, and write data 605 for the SRAM 700. Issued and asserts chip select 601 and write enable 602. If the address is an odd number, address 614, byte enable 612, and write data 615 are issued to SRAM 710, and chip select 611 and write enable 612 are asserted. According to the interleaving law, all the consecutive addresses are even numbers and odd numbers, and are always exclusive. In Blu-rayDisc dating, the addresses 502 and 507 (two addresses) are exclusively SRAM700 (first storage area). And SRAM710 (second storage area) is selected, and both accesses are completed simultaneously in one cycle.
  • the operating frequency of SRAMIZF600 is at least n (n is an integer of 2 or more) times the operating frequency of arbitration circuit 500.
  • the arbitration circuit 520 receives the request 802, the address 803, the address 804, the write data 805, and the write data 806, and performs arbitration with the request information from the DMA device 200. Like the first half address, the request 802 does not take a wait, and the address 522, lByte write data 524 corresponding to the address 522, address 527, and lByte write data corresponding to the address 527 528 is output at the same timing, and request 521 and write enable 523 are asserted.
  • the SRAMIZF 620 selects the received address 522 and the address 527, and if it is an even address, issues an address 624, byte enable 622, write data 625 to the SRAM 720, chip select 621, write Assert enable 622. If the address is an odd number, address 634, byte enable 632, and write data 635 are issued to SRAM 730, and chip select 631 and write enable 632 are asserted. Similarly, both accesses are completed within one cycle.
  • the operation of the DMA device 100 is not affected by the DMA device 200 and can perform a dingtering operation at twice the speed of the conventional method. As with the conventional example, if the circuit frequency is X (MHz), 2 bytes can be processed in one cycle, and since it is not affected by the DMA200, it is purely 2x (Mbps), and more than twice the performance can be obtained. it can.
  • the DMA device 200 that extracts dinarily data is also increased in speed.
  • the FIFO device 400 simultaneously receives the 4-byte FIFO data 401 and the next FIFO data 402, which are the data after ding, and stores them in a flip-flop, and outputs the 4-byte ding data 002 after ding.
  • the DMA device 200 outputs a request 202 that is a read request to the SRAM, an address 203 for the SRAM, and an address 204 for the next data, and receives the acknowledge 201 as the transfer completion.
  • the address 203 corresponds to the FIFO data 401
  • the address 204 corresponds to the FIFO data 402.
  • the SRA M distribution circuit 800 that has received the request 202, the address 203, and the address 204 from the DMA device 200 has the first half address (000 to 7FF) of the address power KBy te indicated by the address 203 and the address 204. If there is, the request 811 is asserted, and an 11-bit address 813 obtained by removing the upper 1 bit from the address 203 and an 11-bit address 814 obtained by removing the upper 1 bit from the address 204 are output to the arbitration circuit 500.
  • Read data 807 is obtained as data 401 and read data 808 is obtained as FIFO data 402.
  • the DMA device 200 like the DMA device 100, is configured so that the address 203 and the address 204, which are continuous in pipeline processing, exclusively indicate the first half address or the second half address of 4 KBytes. 811 and request 812 are the same Sometimes not asserted.
  • the arbitration circuit 500 receives the request 801, the address 803, and the address 804, and arbitrates with the request information from the DMA device 200.
  • the address power between the DMA device 100 and the DMA device 200 is between the first half address and the second half address of 4 Kbytes. It has the characteristic of being exclusive. Therefore, the request 801 of the DMA device 100 outputs the address 502 and the address 507 to the SRAM IZF 600 without applying a wait, and writes the lByte write data 504 corresponding to the address 502 and the lByte corresponding to the address 507. Data 508 is output. Request 501 and write enable 503 are asserted.
  • the SRAMIZF 600 selects the received address 502 and the address 507, and if it is an even address, issues an address 604, byte enable 602, and write data 605 to the SRAM 700, chip select 601 and write Enable Enable 602. If the address is an odd number, address 614, byte enable 612, and write data 615 are issued to SRAM 710, and chip select 611 and write enable 612 are asserted. As an interleaving law, one of even two consecutive addresses is an even number, the other is an odd number, and is always in an exclusive relationship. In Blu-ray Disc dingering, the address 502 and the address 507 are exclusive. When SRAM700 and SRAM710 are selected and both accesses are completed within one cycle, it has the!
  • the arbitration circuit 520 receives the request 802, the address 803, and the address 804, and performs arbitration with the request information from the DMA device 200. In this case as well, since the first half address and the second half address of the 4 KByte address power of the DMA device 100 and the DMA device 200 are exclusive, as in the case where the first half address is indicated.
  • the request 802 outputs an address 522 that does not take a wait and lByte write data 524 corresponding to the address 522, and also addresses the address 527 and the address 527.
  • the corresponding lByte write data 528 is output to SRAMIZF620, and request 521 and write enable 523 are asserted.
  • the SRAMIZF 620 selects the received address 522 and the address 527, and if it is an even address, issues an address 624, byte enable 622, and write data 625 to the SRAM 720, and chip select 621 Assert write enable 622. If the address is an odd number, address 634, byte enable 632, and write data 635 are issued to SRAM 730, and chip select 631 and write enable 632 are asserted. Similarly, both accesses are completed within one cycle.
  • the data interleaving apparatus has the effect of improving the processing speed without increasing the operation clock, and thus has a large capacity such as a Blu-ray Disc. This is useful for deinterleaving during playback when transferring large amounts of data on optical discs.

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Abstract

　データインターリーブ装置において、ＤＭＡ装置１００が発信するインターリーブを解くためのアドレス情報が、記憶領域ＳＲＡＭ７００～７３０の前半（ＳＲＡＭ７００、７１０）か後半（ＳＲＡＭ７２０、７３０）の何れであるかをＳＲＡＭ振分回路８００により判断し、振分ける。また、ＤＭＡ装置１００は２つずつのアドレスを発信し、一方のアドレスに対応するデータは上記とは別の分割による第１の記憶領域（ＳＲＡＭ７００及び７２０の何れか）に書込まれ、同時に、他方のアドレスに対応するデータは第２の記憶領域（ＳＲＡＭ７１０及び７３０の何れか）に書込まれる。インターリーブデータを引抜くためのアドレスを発信するＤＭＡ装置２００にはＳＲＡＭ振分回路８１０が対応し、同様に、記憶領域ＳＲＡＭにおける前半及び後半領域の同時処理と第１及び第２の記憶領域の同時処理とを行う。従って、周波数を増加することなく処理速度が向上する。

Description

明 細 書
データインタリーブ装置
技術分野
[0001] 本発明は、 Blu-ray Discを代表とする大容量光ディスクにおいて AVデータ、コン ピュータデータ等大容量データの転送時、再生時にディンタリーブするデータインタ 一リーブ装置に関する。
背景技術
[0002] 従来、 DVD等の記録媒体にお 、て、媒体の欠陥、ディスク面上に付着した埃や傷 等に起因するエラーを訂正するために、 Reed— Solomon符号等の誤り訂正符号が 用いられていた。さらに近年、従来の DVDよりさらに、高密度化、大容量化を目指し た次世代のデジタルビデオレコーディングの研究が進められて!/、る。このような研究 において、記録媒体の高密度化に伴い、埃や傷に起因するバーストエラーの影響を 少なくすることが求められている。
[0003] このような要望に対し、例えば、特許文献 1には、バーストエラーに対する訂正能力 を向上させるための誤り訂正方法として、 2種類の誤り訂正符号をインターリーブして 記録する方式が提案されており、このインタリーブ方式を基本として Blu— ray Disc は出来上がつている。
[0004] データ転送時にインタリーブ、ディンタリーブを行う従来の装置を図 1に示す。
[0005] 本例では、 Blu-ray Discのディンタリーブについて説明する。
[0006] DMA装置 1100は、インターリーブを解くためのアドレスを演算するインタリーブァ ドレス演算器を備える。また、 1700は、インターリーブデータ 1001のディンターリー ブを行う際に、一時的にデータを保持する SRAMである。前記 DMA装置 1100は、 SRAM1700へのデータ書き込みを要求する書込（Write)リクエスト 1102及び SRA M1700へ書き込むデータの書込アドレス 1103を出力し、書込終了を示す書込ァク ノレッジ 1101を受けるハンドシェイクを行う。 Blu-ray Discは、 IByteごとにインタリ ーブがかかっているため、前記 DMA装置 1100は IByteにっき 1回アドレス情報を 発行する。 [0007] DMA装置 1200は、ディンタリーブ後のデータを取得するためのアドレスを演算す るアドレス演算器を備える。この DMA装置 1200は、記録されたデータの SRAM17 00からの読み出しを要求する読出（Read)リクエスト 1202及び SRAM1700〖こおけ る読出アドレス 1203を出力し、読出終了を示す読出ァクノレッジ 1201を受けるハン ドシェイクを行う。本例における DMA装置 1200では 4Byteにっき 1回アドレス発行 するものとする。
[0008] FIFO装置 1300は、インタリーブデータ 1001を入力し、前記 DMA装置 1100のリ タエストにあわせて FIFOデータ 1301を出力する。
[0009] FIFO装置 1400は、前記 DMA装置 1200のリクエスト 1202によって得られた FIF Oデータ 1401を入力し、ディンタリーブデータ 1002を出力する。
[0010] 調停回路 1500は、前記 DMA装置 1100からの書込リクエスト 1102及び前記 DM A装置 1200から読出リクエスト 1202を入力し、優先順位の高いリクエスト側をセレク トする。本例では、前記 DMA装置 1200のリクエスト 1202より前記 DMA装置 1100 のリクエスト 1102が優先されるものとする。
[0011] SRAMインターフェイス（以後 IZFと略す） 1600は、前記調停回路 1500から、リク ェスト 1501、アドレス情報 1502、ライトイネーブル 1503及び書込データ 1504を入 力されると、 SRAMプロトコル (仕様）に沿って、書込み時には、チップセレクト 1601 、バイトイネーブル 1602、ライトイネーブル 1603、アドレス 1604及び書込データ 16 05を出力する。また、読出し時には、チップセレクト 1601、バイトイネーブル 1602、 ライトイネーブル 1603及びアドレス 1604を出力し、読出データ 1606を受け、調停 回路 1500へ読出データ 1506及び終了通知 1505を出力する。
[0012] 次に、図 1に示すデータインタリーブ装置の時系列における動作を図 2を使用して 説明する。図 2 (A)に示すように、前記 DMA装置 1100はディンタリーブ動作を時刻 T01から時刻 T02まで行う。この DMA装置 1100によるディンタリーブ単位が終了し たとき、前記 DMA装置 1200はディンタリーブ後データを時刻 T02から時刻 T03の 間において記録されたデータを抜き取る動作を行う。次に、前記 DMA装置 1100は 次のデータに対してディンタリーブを時刻 T03から時刻 T04まで行う。再び、 DMA 装置 1100によるディンタリーブ単位が終了したとき、前記 DMA装置 1200はディン タリーブ後データを時刻 T04から時刻 T05の間において抜き取る動作を行う。このよ うな動作を繰り返し行うことで、ディンタリーブを行うことができる。
[0013] 実際の Blu— ray Discなどのデータ転送においては、前記インタリーブデータ 100 1が絶えず転送されていることが多ぐ図 2 (A)中の時刻 T02から時刻 T03のように前 記 DMA装置 1100が停止している状態を許容しないことがある。その場合、記憶装 置の容量をディンタリーブ量の 2倍以上用意し、複数の記憶装置により 2面構成以上 にすることでパイプライン処理することが可能である。 2面構成の時系列における動作 を図 2 (B)に示す。
[0014] 先ず、前記 DMA装置 1100はディンタリーブを時刻 Tl 1から時刻 T12まで行う。こ のディンタリーブ単位が終了したとき、前記 DMA装置 1200はディンタリーブ後デ一 タを時刻 T12から抜き取る動作を行うが、この時、もう 1面を利用して前記 DMA装置 1100がディンタリーブを時刻 T12から時刻 T13まで行う。以上の動作を繰り返し行う ことで、高速にディンタリーブを行うことが出来る。
[0015] このように、近年、光ディスク分野の高倍速ィ匕が必須となっている。この回路におけ る最大転送速度は、回路周波数を X (MHz)とすると、前記 DMA装置 1100が lByt eアクセス、前記 DMA装置 1200が 4Byteアクセスで、転送総量は同じであるから、 0 . 8x(MBps)となる。よって、倍速性能を向上させるには前記回路周波数 Xをあげる 必要がある。
特許文献 1 :特表 2002— 521789号公報
発明の開示
発明が解決しょうとする課題
[0016] し力しながら、回路の周波数を上げると、タイミング制約が厳しくなることから、これを 保障するための回路規模増大により消費電力増加を生じたり、また、半導体装置など では放熱板が必要になるなどのコスト面の問題や、ノートパソコンなどスリムドライブ用 途で使用できな ヽなどのデメリットが生じる。
[0017] また、通常の DMA装置においては、 lByteアクセスを 4Byteアクセスに変更する などバンド幅を広げることで転送能力を向上させることができるが、本例の前提条件 であるインタリーブが lByteごとにかかっているため、連続性のないデータのアドレス を抽出することはできず、これにより 2Byte以上のアクセスは不可能である。
[0018] 本発明は、上記従来の問題点を解決するものであり、回路周波数の増加を最小限 に留め、し力も、高倍速ィ匕を可能とすることを目的とする。
課題を解決するための手段
[0019] 上記目的を達成するために、本発明では、不連続なアドレスのデータが連なり入力 されるインターリーブデータにおいて、個々のインターリーブデータのアドレスの特定 ビットが周期性を有することに着目し、この周期性に基づいて同時に 2Byteのインタ 一リーブデータを指定すると共に、記憶装置内に記憶領域を 2つ設定し、これら 2By teのインターリーブデータを同時に処理することにより処理速度を上げる。
[0020] また、入力されるインターリーブデータのアドレスを 2つの範囲に区分すると共に、こ れら 2区分のアドレスに対応する 2つの記憶領域を上記の 2つの記憶領域とは異なる 観点から記憶装置内に設定し、一方の区分のアドレスに対応するインターリーブデ ータを処理しながら、同時に、他方のアドレスに対応するインターリーブデータの処 理を行う並行処理を行うことにより、更に、処理速度を上げる。
[0021] すなわち、本発明のデータインターリーブ装置は、インターリーブがかかっているィ ンターリーブデータを入力し、インターリーブを解いたディンターリーブデータを出力 するデータインターリーブ装置において、第 1の記憶領域及び第 2の記憶領域の 2つ の記憶領域を有する記憶装置と、連続して入力される前記インターリーブデータのァ ドレス力 所定の規則に基づいて得られる 2つのアドレスを同時に発信すると共に、 前記 2つのアドレスに対応したインターリーブデータの一方を前記記憶装置の有する 前記第 1の記憶領域に、他方を前記記憶装置の有する前記第 2の記憶領域にそれ ぞれ同時に書き込むための書き込みリクエストを発信する第 1の DMA装置と、前記 第 1の DMA装置が発信した前記書き込みリクエストと、前記 2つのアドレスとに基づき 、前記記憶装置の第 1及び第 2の記憶領域にそれぞれ前記 2つのアドレスに対応す る書き込みデータを同時に書き込む制御を行う記憶装置インターフェイスとを備えた ことを特徴とする。
[0022] 本発明は、前記データインターリーブ装置において、前記入力されたインターリー ブデータから前記記憶装置の前記第 1及び第 2の記憶領域へ記憶された書き込み データを、前記第 1及び第 2の記憶領域のそれぞれから同時に読み出す 2つの読み 出しデータの 2つのアドレスと、前記 2つの読み出しデータを読み出すための読み出 しリクエストとを発信する第 2の DMA装置と、前記第 2の DMA装置が発信した前記 読み出しリクエストと、前記 2つの読み出しデータのアドレスとに基づき、前記記憶装 置の第 1及び第 2の記憶領域力 それぞれ前記 2つのアドレスに対応する 2つの読み 出しデータを同時に読み出す制御を行う記憶装置インターフェイスとを備えたことを 特徴とする。
[0023] 本発明は、前記データインターリーブ装置において、前記記憶装置の第 1の記憶 領域及び第 2の記憶領域を、各々、前記書き込みデータのアドレスの前半領域と後 半領域とに対応付け、前記第 1の DMA装置が発信した前記書き込みリクエスト及び 前記書き込みデータのアドレスに基づいて、前記書き込みデータを前記第 1及び第 2 の記憶領域の前半領域と後半領域との何れかに割り振る第 1のリクエスト割振り回路 と、前記記憶装置に記憶された複数の前記書き込みデータの読み出しを行うための アドレスを、読み出しリクエストと共に発信する第 2の DMA装置と、前記記憶装置の 第 1の記憶領域及び第 2の記憶領域を、各々、前記読み出しデータのアドレスの前 半領域と後半領域とに対応付け、前記第 2の DMA装置が発信した前記読み出しリク ェスト及び前記読み出しデータのアドレスに基づいて、前記読み出しデータを前記 第 1及び第 2の記憶領域の前半領域と後半領域との何れかに割り振る第 2のリクエス ト割振り回路とを備えることを特徴とする。
[0024] 本発明は、前記データインターリーブ装置において、前記所定の規則は、 Blu-ra y Discのインターリーブ法則により、前記インターリーブデータのアドレスの最下位 ビットに生じる偶数及び奇数の交互配列規則であり、前記 2つのアドレスは、前記最 下位ビットが前記偶数及び奇数の交互配列における連続する偶数及び奇数の組か らなる 2つのアドレスであることを特徴とする。
[0025] 本発明は、前記データインターリーブ装置において、前記入力されたインターリー ブデータのうち前記記憶装置へ記憶された書き込みデータから読み出す読み出しデ ータのアドレスと、前記読み出しデータを読み出すための読み出しリクエストとを発信 する第 2の DMA装置と、前記第 1の DMA装置が発信する前記書き込みリクエストと 、前記第 2の DMA装置が発信する前記読み出しリクエストとを受け、これら書き込み 及び読み出しリクエストの優先順位を決める調停動作を行うアービタ装置とを備え、 前記記憶装置インターフェイスの動作周波数は、前記アービタ装置の動作周波数の n倍 (nは 2以上の整数)以上であることを特徴とする。
[0026] 本発明は、前記データインターリーブ装置において、前記入力されたインターリー ブデータのアドレスのうち前記記憶装置へ記憶する書き込みデータのアドレスと、前 記書き込みデータを書き込むための書き込みリクエストを発信する第 1の DMA装置 と、前記第 1の DMA装置が発信する前記書き込みリクエストと、前記第 2の DMA装 置が発信する前記読み出しリクエストとを受け、これら書き込み及び読み出しリクエス トの優先順位を決める調停動作を行うアービタ装置とを備え、前記記憶装置インター フェイスの動作周波数は、前記アービタ装置の動作周波数の n倍 (nは 2以上の整数 )以上であることを特徴とする。
[0027] 本発明は、前記データインターリーブ装置において、前記第 1の DMA装置及び前 記第 2の DMA装置の発信する前記書き込みリクエスト及び前記読み出しリクエストを 受け、これら書き込み及び読み出しリクエストの優先順位を決める調停動作を行うァ ービタ装置とを備え、前記記憶装置インターフェイスの動作周波数は、前記アービタ 装置の動作周波数の n倍 (nは 2以上の整数)以上であることを特徴とする。
[0028] 本発明は、前記データインターリーブ装置において、前記アービタ装置は、前記第 1の DMA装置から発信される前記 2つのアドレスに対する前記書込データの転送要 求を同一タイミングにより処理することを特徴とする。
[0029] 本発明は、前記データインターリーブ装置において、前記アービタ装置は、前記第 2の DMA装置力 発信される前記 2つのアドレスに対する前記読出データの転送要 求を同一タイミングにより処理することを特徴とする。
[0030] 本発明は、前記データインターリーブ装置において、前記記憶装置は DRAM又は SRAMであることを特徴とする。
[0031] 以上により、本発明では、入力されるインターリーブデータのアドレスについて、所 定の規則に基づいて、書込データのアドレスを指定する DMA装置が 2つのアドレス を同時に指定することができ、これと共に、記憶装置内に 2つの記憶領域を設定する ことにより、これら 2つの記憶領域に対して、 2つのインターリーブデータを同時に書 込みすることが可能となる。
[0032] 特に、本発明では、処理するアドレスを前半及び後半に区分し、この区分に対応さ せて記憶装置内にも 2つの記憶領域を設定することにより、一方の記憶領域に対して データの書込みを行うと同時に他方の記憶領域に対しては読み出しの処理を行うこ とが可能となる。
発明の効果
[0033] 以上に説明したように、本発明のデータインターリーブ装置によれば、書込データ のアドレスを発信する DMA装置力 同時に 2つずつのアドレスを発信することができ るので、動作クロックを上げることなく処理速度を上げることが可能である。
[0034] 特に、本発明によれば、処理するデータのアドレスについて前半及び後半に区分 し、それぞれを異なる 2つの記憶領域に記憶するので、記憶装置に対する書込みと 読出しとを独立して、同時に行うことができるので、動作クロックを上げることなく処理 速度を上げることが可能である。
図面の簡単な説明
[0035] [図 1]図 1は従来のデータインターリーブ装置のブロック図である。
[図 2]図 2 (A)は記録領域が 1面構成の従来のデータインターリーブ装置の時系列に おける動作図、同図（B)は記録領域が 2面構成のデータインターリーブ装置の時系 列における動作図である。
[図 3]図 3は本発明の実施の形態におけるデータインターリーブ装置のブロック図で ある。
符号の説明
[0036] 100 DMA装置（第 1の DMA装置）
200 DMA装置（第 2の DMA装置）
500 調停回路 (アービタ装置）
520 調停回路 (アービタ装置）
600 SRAMIZF (記憶装置インターフェイス）
620 SRAMIZF (記憶装置インターフェイス） 700 SRAM (第 1の記憶領域、前半領域）
710 SRAM (第 2の記憶領域、前半領域）
720 SRAM (第 1の記憶領域、後半領域）
730 SRAM (第 2の記憶領域、後半領域）
発明を実施するための最良の形態
[0037] 以下、本発明の実施の形態のデータインターリーブ装置を図面に基づいて説明す る。
[0038] 本発明のディンタリーブを行うデータインターリーブ装置における実施の形態を図 3 に示す。ここでは、図 2の（B)に示したパイプライン処理におけるディンタリーブを例と する。また、本実施の形態においては、 Blu—ray Discにおけるインターリーブデー タを例として説明する。
[0039] 図 3に示したデータインターリーブ装置は、 FIFO装置 300を介してインターリーブ データ 1を入力し、このインターリーブデータ 1のインターリーブを解 、た後のデータ を SRAMに記憶し、このインターリーブが解かれた後のデータを、 SRAM力 読出し 、 FIFO装置 400を介してディンターリーブデータ 2として出力する。
[0040] 本実施の形態において、前記 SRAMは、図 1に示した従来例の記憶装置である S RAM700を、 SRAM700, SRAM710, SRAM720, SRAM730と 4分割したもの であり、これにより各容量は SRAMの 4分の 1となる。従来例の SRAMを 4KByteとし 、これと同じ容量を用いて 4分割した場合、本実施の形態における SRAM700、 SR AM710、 SRAM720、 SRAM730の容量は 1KByteとなる。ここで、従来例の容量 に相当する 4KByteを前半アドレス（000〜7FF)と後半アドレス（800〜FFF)とに分 割する。このように 2つに分割したアドレスのうちの前半アドレスに対応する SRAMの 前半領域を SRAM700及び SRAM710からなる領域に割り当て、また、後半アドレ スに対応する SRAMの後半領域を SRAM720及び SRAM730からなる領域に割り 当てる。
[0041] 100は、入力されるインターリーブデータ 1のインターリーブを解くためのアドレスを 演算するインターリーブアドレス演算器（図示せず)を備える DMA装置 (第 1の DMA 装置）であり、インターリーブを解くための 2つのアドレス 103及び 104を演算する。こ こで、 Blu— ray Discに用いられるインターリーブの法則によれば、連続するインタ 一リーブデータの最下位ビットは偶数と奇数とが交互に配列 (所定の規則）されてい る力 本実施の形態における DMA装置 100のインターリーブアドレス演算器は、こ の連続する 2つの偶数及び奇数のアドレスを 1組として、すなわち、 2Byteごとにアド レスを演算する。
[0042] 800は SRAM振分回路であり、 DMA装置 100が演算したアドレス 103及び 104と 、これら 2つのアドレスに対応するデータを前記 SRAMに書き込むための要求をする リクエスト（書込リクエスト） 102とを DMA装置 100から受け、書込みが終了した場合 には、書込終了を示すァクノレッジ 101を DMA装置 100に発信する。 SRAM振分 回路 800は、 DMA装置 100との間でこのようなハンドシェイクを行う。
[0043] ここで、 SRAM振分回路（第 1のリクエスト割振回路） 800は、 DMA装置 100が出 力したアドレス 103及び 104に応じた FIFOデータ 301及び 302を FIFO300から受 けるが、アドレス 103及び 104が前記 SRAMの前半領域のアドレス力、又は後半領 域のアドレスかによつて出力するアドレス 803及び 804と、これら 2つのアドレスに対 応する書込データ 805及び 806の書込み先の振り分け、すなわち、書込リクエスト 10 2の割り振りを行う。
[0044] 200は、インターリーブが解かれ、前記 SRAMに記憶されたデータから、デインタ 一リーブデータ 2として出力するためのデータの 2つのアドレス 203及び 204を DMA 装置 100と同様に内部に備えるアドレス演算器（図示せず）により演算する DMA装 置（第 2の DMA装置）である。
[0045] 810は SRAM振分回路であり、 DMA装置 200が演算したアドレス 203及び 204と 、これら 2つのアドレスに対応するデータを、前記 SRAM力も読み出すための要求を するリクエスト (読出リクエスト） 202とを DMA装置 200から受け、読出しが終了した場 合には、読出終了を示すァクノレッジ 201を DMA装置 200に発信する。 SRAM振 分回路 810は、 DMA装置 200との間でこのようなハンドシェイクを行う。
[0046] ここで、 SRAM振分回路（第 2のリクエスト割振回路） 810は、 DMA装置 200が出 力したアドレス 203及び 204に応じた FIFOデータ 401及び 402を FIFO400から出 力するが、アドレス 203及び 204が前記 SRAMの前半領域のアドレス力 又は後半 領域のアドレスかによつて出力するアドレス 803及び 804と、これら 2つのアドレスに 対応する読出データ 817及び 818の読出し先の振り分け、すなわち、読出リクエスト 2 02の割り振りを行う。
[0047] 500は、前記 SRAMの 4つの領域のうち、 3!^\1^700及び710 (2分割された記憶 領域の一方又は前半領域）に対するデータの入出力を調停する調停回路 (アービタ 装置）であり、 510は、前記 SRAMの 4つの領域のうち、 SRAM720¾tJ^730 割された記憶領域の他方又は後半領域）に対するデータの入出力の優先順位を調 停する調停回路 (アービタ装置)である。前記 SRAM振分回路 800は、 DMA装置 1 00が出力するアドレス 103及び 104が SRAMの前半領域であるときには、リクエスト 801を出力すると共に調停回路 500への振り分けを行い、後半領域のアドレスである ときには、リクエスト 802を出力すると共に調停回路 520への振り分けを行う。また、 S RAM振分回路 810は、 DMA装置 200が出力するアドレス 203及び 204が SRAM の前半領域のアドレスであるときには、リクエスト 811を出力すると共に調停回路 500 への振り分けを行い、後半領域のアドレスであるときには、リクエスト 812を出力すると 共に調停回路 520への振り分けを行う。
[0048] 600は SRAMIZFであり、調停回路 500の調停動作の結果出力されたリクエスト 5 01、アドレス 502及び 507、ライトイネーブノレ 503と、アドレス 502及び 507に対応す るデータ 504及び 508とに基づ!/ヽて、 SRAM700及び SRAM710に対してそれぞ れ同時に書込み又は読出しを行う。また、 620は SRAMIZFであり、調停回路 520 の調停動作の結果出力されたリクエスト 521、アドレス 5202及び 527、ライトイネーブ ノレ 523と、アドレス 522及び 527に対応するデータ 524及び 528とに基づ!/ヽて、 SRA M720及び SRAM730に対してそれぞれ同時に書込み又は読出しを行う。
[0049] 以下に、図 3のデータインターリーブ装置について動作説明を行う。
[0050] lByteごとにインタリーブがかかったインタリーブデータ 001を入力し、このインター リーブデータ 1を内部のフリップフロップに保持する FIFO装置 300は、 lByteの FIF Oデータ 301及び、その次のデータ値を示す lByteの FIFOデータ 302を出力する。
[0051] DMA装置 100は、 SRAMに対する書込要求であるリクエスト 102、 SRAMに対す るアドレス 103、そしてその次のデータに対するアドレス 104を SRAM振分回路 800 へ出力し、転送完了として SRAM振分回路 800からァクノレッジ 101を受信する。こ こで、前記アドレス 103は前記 FIFOデータ 301に対応し、前記アドレス 104は前記 F IFOデータ 302に対応する。
[0052] 前記 FIFOデータ 301、 FIFOデータ 302、リクエスト 102、アドレス 103、アドレス 10 4を受信した SRAM振分回路 800は、前記アドレス 103及び前記アドレス 104の示 すアドレスが SRAMの 4KByteの前半アドレス（000〜7FF)であればリクエスト 801 をアサートし、前記アドレス 103から上位 1ビットを除いた 11ビットのアドレス 803、前 記アドレス 104から上位 1ビットを除いた 11ビットのアドレス 804、前記 FIFOデータ 3 01を前記アドレス 803に対応する lByteの書込データ 805として、前記 FIFOデータ 302を前記アドレス 804に対応する lByteの書込データ 806として調停回路 500へ 出力する。
[0053] 前記アドレス 103及び前記アドレス 104の示すアドレス力 KByteの後半アドレス（ 800〜FFF)であればリクエスト 802をアサートし、前記アドレス 103から上位 1ビット を除 、た 11ビットのアドレス 803、前記アドレス 104から上位 1ビットを除 、た 11ビット のアドレス 804、前記 FIFOデータ 301を前記アドレス 803に対応する書込データ 80 5として、前記 FIFOデータ 302を前記アドレス 804に対応する書込データ 806として 調停回路 520に出力する。
[0054] 前記 DMA装置 100は、パイプライン処理において連続する前記アドレス 103及び 前記アドレス 104は、双方ともに 4KByteの前半アドレスか後半アドレスを示すため、 前記リクエスト 801及び前記リクエスト 802が同時にアサートされることはない。
[0055] 次に前記アドレス 103及び前記アドレス 104が前半アドレスを指していた場合を説 明する。
[0056] 調停回路 500は前記リクエスト 801、前記アドレス 803、前記アドレス 804、前記書 込データ 805、前記書込データ 806を受信し、 DMA装置 200からのリクエスト情報と 調停を行う。しかし、本実施の形態においては図 2のパイプライン処理 (B)において も、 DMA装置 100と DMA装置 200とのアドレス力 4KByteの前半アドレスと後半 アドレスとの対応について排他的であるという特徴を持つ。よって、前記リクエスト 801 はウェイトがかかることなぐアドレス 502と、このアドレス 502に対応した lByteの書 込データ 504、アドレス 507と、このアドレス 507に対応した lByteの書込データ 508 を同一タイミングにて出力し、リクエスト 501及びライトイネーブル 503をアサートする
[0057] SRAMI/F (記憶装置インターフェイス） 600は、受信した前記アドレス 502、及び 前記アドレス 507を選別し、偶数アドレスであれば、 SRAM700に対してアドレス 604 、バイトイネーブル 602、書込データ 605を発行し、チップセレクト 601、ライトイネ一 ブル 602をアサートする。また、奇数アドレスであれば、 SRAM710に対してアドレス 614、バイトイネーブル 612、書込データ 615を発行し、チップセレクト 611、ライトイ ネーブル 612をアサートする。インタリーブ法則として、連続するアドレスがすべて偶 数、奇数となり必ず排他となる Blu— rayDiscのディンタリーブにおいては、前記アド レス 502及びアドレス 507 (2つのアドレス）は排他的に SRAM700 (第 1の記憶領域 )及び SRAM710 (第 2の記憶領域）を選択し、 1サイクル内において両方のアクセス が同時に完了するという特徴を持つ。ここで、 SRAMIZF600の動作周波数は、調 停回路 500の動作周波数の n (nは 2以上の整数)倍以上である。
[0058] 同様に、前記アドレス 103、前記アドレス 104が後半アドレスを指していた場合を説 明する。
[0059] 調停回路 520は、前記リクエスト 802、前記アドレス 803、前記アドレス 804、前記書 込データ 805、前記書込データ 806を受信し、 DMA装置 200からのリクエスト情報と の調停を行う。前記前半アドレス同様に、前記リクエスト 802はウェイトがかかることな く、アドレス 522と、このアドレス 522に対応した lByteの書込データ 524、アドレス 52 7と、このアドレス 527に対応した lByteの書込データ 528とを同一タイミングにて出 力し、リクエスト 521及びライトイネーブル 523をアサートする。
[0060] SRAMIZF620は、受信した前記アドレス 522、及び前記アドレス 527を選別し、 偶数アドレスであれば、 SRAM720に対してアドレス 624、バイトイネーブル 622、書 込データ 625を発行し、チップセレクト 621、ライトイネーブル 622をアサートする。ま た、奇数アドレスであれば、 SRAM730に対してアドレス 634、バイトイネーブル 632 、書込データ 635を発行し、チップセレクト 631、ライトイネーブル 632をアサートする 。同様に、これらアクセスは 1サイクル内において両方のアクセスが完了する。 [0061] 以上の動作により、前記 DMA装置 100の動作は前記 DMA装置 200の影響を受 けることなぐかつ従来の 2倍の速度でディンタリーブ動作を行うことができる。従来例 と同様に回路周波数を X (MHz)とすると、 1サイクルに 2Byte処理でき、前記 DMA2 00の影響を受けないことから、純粋に 2x (Mbps)となり、 2倍以上の性能を得ることが できる。
[0062] 本実施の形態では、ディンタリーブデータの抜き取りを行う前記 DMA装置 200の 高速化も行っている。
[0063] FIFO装置 400は、ディンタリーブ後データである 4Byteの FIFOデータ 401及び その次の FIFOデータ 402を同時に受け取り、フリップフロップに蓄え、ディンタリー ブ後の 4Byteのディンタリーブデータ 002を出力する。
[0064] DMA装置 200は、 SRAMに対する読出要求であるリクエスト 202、 SRAMに対す るアドレス 203、そしてその次のデータに対するアドレス 204を出力し、転送完了とし てァクノレッジ 201を受信する。ここで、前記アドレス 203は前記 FIFOデータ 401に 対応し、前記アドレス 204は前記 FIFOデータ 402に対応する。
[0065] 前記 DMA装置 200力らリクエスト 202、アドレス 203、アドレス 204を受信した SRA M振分回路 800は、前記アドレス 203及び前記アドレス 204の示すアドレス力 KBy teの前半アドレス（000〜7FF)であればリクエスト 811をアサートし、前記アドレス 20 3から上位 1ビットを除いた 11ビットのアドレス 813、前記アドレス 204から上位 1ビット を除いた 11ビットのアドレス 814を調停回路 500に出力し、前記 FIFOデータ 401と して読出データ 807及び前記 FIFOデータ 402として読出データ 808を得る。
[0066] 前記アドレス 203及び前記アドレス 204の示すアドレス力 KByteの後半アドレス（ 800〜 ？）でぁればリクェスト812をァサートし、前記アドレス 203から上位 1ビット を除 、た 11ビットのアドレス 813、前記アドレス 204から上位 1ビットを除 、た 11ビット のアドレス 814を調停回路 520に出力し、前記 FIFOデータ 401として読出データ 81 7及び前記 FIFOデータ 402として読出データ 818を得る。
[0067] 前記 DMA装置 200は、前記 DMA装置 100と同様にパイプライン処理において連 続する前記アドレス 203及び前記アドレス 204は、双方ともに 4KByteの前半アドレス か後半アドレスを排他的に示すため、前記リクエスト 811及び前記リクエスト 812が同 時にアサートされることはな 、。
[0068] 次に前記アドレス 103、前記アドレス 104が前半アドレスを指していた場合を説明す る。
[0069] 調停回路 500は前記リクエスト 801、前記アドレス 803、前記アドレス 804を受信し、 DMA装置 200からのリクエスト情報との調停を行う。しかし、本実施の形態において は図 2のパイプライン処理（B)の同時処理にも示されるように、 DMA装置 100と DM A装置 200とのアドレス力 4KByteの前半アドレスと後半アドレスとの間において排 他的であるという特徴を持つ。よって、 DMA装置 100のリクエスト 801はウェイトがか 力ることなく、アドレス 502とアドレス 507とを SRAMIZF600へ出力し、アドレス 502 に対応した lByteの書込データ 504及びアドレス 507に対応した lByteの書込デー タ 508を出力する。また、リクエスト 501及びライトイネーブル 503をアサートする。
[0070] SRAMIZF600は、受信した前記アドレス 502及び前記アドレス 507を選別し、偶 数アドレスであれば、 SRAM700に対してアドレス 604、バイトイネーブル 602、書込 データ 605を発行し、チップセレクト 601、ライトイネーブル 602をアサートする。また 、奇数アドレスであれば、 SRAM710に対してアドレス 614、バイトイネーブル 612、 書込データ 615を発行し、チップセレクト 611、ライトイネーブル 612をアサートする。 インタリーブ法則として、任意の連続する 2つのアドレスのうち一方は偶数、他方は奇 数となり必ず排他的関係となる Blu— ray Discのディンタリーブにおいては、前記ァ ドレス 502と前記アドレス 507とは排他的に SRAM700及び SRAM710を選択し、 1 サイクル内にぉ 、て両方のアクセスが完了すると!/、う特徴を持つ。
[0071] 同様に前記アドレス 103、前記アドレス 104が後半アドレスを指していた場合を説明 する。
[0072] 調停回路 520は前記リクエスト 802、前記アドレス 803、前記アドレス 804、を受信し 、 DMA装置 200からのリクエスト情報との調停を行う。この場合においても、前半アド レスを指していた場合と同様に、 DMA装置 100と DMA装置 200とのアドレス力 4 KByteの前半アドレスと後半アドレスとの間において排他的であるという特徴から、前 記リクエスト 802はウェイトがかかることなぐアドレス 522と、このアドレス 522に対応し た lByteの書込データ 524を出力すると共に、アドレス 527と、このアドレス 527に対 応した lByteの書込データ 528を SRAMIZF620へ出力し、リクエスト 521及びライ トイネーブル 523をアサートする。
[0073] SRAMIZF620は、受信した前記アドレス 522、及び前記アドレス 527を選別し、 偶数アドレスであれば、 SRAM720に対してアドレス 624、バイトイネーブル 622、及 び書込データ 625を発行し、チップセレクト 621、ライトイネーブル 622をアサートする 。また、奇数アドレスであれば、 SRAM730に対してアドレス 634、バイトイネーブル 6 32、及び書込データ 635を発行し、チップセレクト 631、ライトイネーブル 632をアサ ートする。同様に、これらアクセスは 1サイクル内において両方のアクセスが完了する
[0074] このように、 SRAMに記憶されたディンターリーブ後のデータの引き抜きを行う DM A装置 200に対しても、 DMA装置 100の動作力排他的に行われることから、高速ィ匕 が図られる。
[0075] 尚、本実施の形態においては、インターリーブを解いた後のデータを記憶する記憶 装置として SRAMを用いる例を示した力 これは DRAMでも構わな!/、。
産業上の利用可能性
[0076] 以上説明したように、本発明に係るデータインターリーブ装置は、動作クロックを上 げることなく、処理速度を向上させることができる効果を有するので、 Blu—ray Disc を代表とする大容量光ディスクにおける大容量データを転送する際の、再生時のデ インターリーブ等に有用である。

Claims

請求の範囲
[1] インターリーブがかかって!/、るインターリーブデータを入力し、インターリーブを解!、 たディンターリーブデータを出力するデータインターリーブ装置において、
第 1の記憶領域及び第 2の記憶領域の 2つの記憶領域を有する記憶装置と、 連続して入力される前記インターリーブデータのアドレス力 所定の規則に基づい て得られる 2つのアドレスを同時に発信すると共に、前記 2つのアドレスに対応したィ ンターリーブデータの一方を前記記憶装置の有する前記第 1の記憶領域に、他方を 前記記憶装置の有する前記第 2の記憶領域にそれぞれ同時に書き込むための書き 込みリクエストを発信する第 1の DMA装置と、
前記第 1の DMA装置が発信した前記書き込みリクエストと、前記 2つのアドレスとに 基づき、前記記憶装置の第 1及び第 2の記憶領域にそれぞれ前記 2つのアドレスに 対応する書き込みデータを同時に書き込む制御を行う記憶装置インターフェイスとを 備えた
ことを特徴とするデータインターリーブ装置。
[2] 前記請求項 1記載のデータインターリーブ装置において、
前記入力されたインターリーブデータから前記記憶装置の前記第 1及び第 2の記憶 領域へ記憶された書き込みデータを、前記第 1及び第 2の記憶領域のそれぞれから 同時に読み出す 2つの読み出しデータの 2つのアドレスと、前記 2つの読み出しデー タを読み出すための読み出しリクエストとを発信する第 2の DMA装置と、
前記第 2の DMA装置が発信した前記読み出しリクエストと、前記 2つの読み出しデ ータのアドレスとに基づき、前記記憶装置の第 1及び第 2の記憶領域からそれぞれ前 記 2つのアドレスに対応する 2つの読み出しデータを同時に読み出す制御を行う記 憶装置インターフェイスとを備えた
ことを特徴とするデータインターリーブ装置。
[3] 前記請求項 1記載のデータインターリーブ装置において、
前記記憶装置の第 1の記憶領域及び第 2の記憶領域を、各々、前記書き込みデー タのアドレスの前半領域と後半領域とに対応付け、前記第 1の DMA装置が発信した 前記書き込みリクエスト及び前記書き込みデータのアドレスに基づいて、前記書き込 みデータを前記第 1及び第 2の記憶領域の前半領域と後半領域との何れかに割り振 る第 1のリクエスト割振り回路と、
前記記憶装置に記憶された複数の前記書き込みデータの読み出しを行うためのァ ドレスを、読み出しリクエストと共に発信する第 2の DMA装置と、
前記記憶装置の第 1の記憶領域及び第 2の記憶領域を、各々、前記読み出しデー タのアドレスの前半領域と後半領域とに対応付け、前記第 2の DMA装置が発信した 前記読み出しリタエスト及び前記読み出しデータのアドレスに基づ 、て、前記読み出 しデータを前記第 1及び第 2の記憶領域の前半領域と後半領域との何れかに割り振 る第 2のリクエスト割振り回路とを備える
ことを特徴とするデータインターリーブ装置。
[4] 前記請求項 1記載のデータインターリーブ装置において、
前記所定の規則は、 Blu-ray Discのインターリーブ法則により、前記インターリ ーブデータのアドレスの最下位ビットに生じる偶数及び奇数の交互配列規則であり、 前記 2つのアドレスは、前記最下位ビットが前記偶数及び奇数の交互配列における 連続する偶数及び奇数の組からなる 2つのアドレスである
ことを特徴とするデータインターリーブ装置。
[5] 前記請求項 1記載のデータインターリーブ装置において、
前記入力されたインターリーブデータのうち前記記憶装置へ記憶された書き込み データ力 読み出す読み出しデータのアドレスと、前記読み出しデータを読み出すた めの読み出しリクエストとを発信する第 2の DMA装置と、
前記第 1の DMA装置が発信する前記書き込みリクエストと、前記第 2の DMA装置 が発信する前記読み出しリクエストとを受け、これら書き込み及び読み出しリクエスト の優先順位を決める調停動作を行うアービタ装置とを備え、
前記記憶装置インターフェイスの動作周波数は、前記アービタ装置の動作周波数 の n倍 (nは 2以上の整数）以上である
ことを特徴とするデータインターリーブ装置。
[6] 前記請求項 2記載のデータインターリーブ装置にお 、て、
前記入力されたインターリーブデータのアドレスのうち前記記憶装置へ記憶する書 き込みデータのアドレスと、前記書き込みデータを書き込むための書き込みリクエスト を発信する第 1の DMA装置と、
前記第 1の DMA装置が発信する前記書き込みリクエストと、前記第 2の DMA装置 が発信する前記読み出しリクエストとを受け、これら書き込み及び読み出しリクエスト の優先順位を決める調停動作を行うアービタ装置とを備え、
前記記憶装置インターフェイスの動作周波数は、前記アービタ装置の動作周波数 の n倍 (nは 2以上の整数）以上である
ことを特徴とするデータインターリーブ装置。
[7] 前記請求項 3記載のデータインターリーブ装置において、
前記第 1の DMA装置及び前記第 2の DMA装置の発信する前記書き込みリクエス ト及び前記読み出しリクエストを受け、これら書き込み及び読み出しリクエストの優先 順位を決める調停動作を行うアービタ装置とを備え、
前記記憶装置インターフェイスの動作周波数は、前記アービタ装置の動作周波数 の n倍 (nは 2以上の整数）以上である
ことを特徴とするデータインターリーブ装置。
[8] 前記請求項 5記載のデータインターリーブ装置において、
前記アービタ装置は、前記第 1の DMA装置から発信される前記 2つのアドレスに 対する前記書込データの転送要求を同一タイミングにより処理する
ことを特徴とするデータインターリーブ装置。
[9] 前記請求項 6記載のデータインターリーブ装置にお 、て、
前記アービタ装置は、前記第 2の DMA装置から発信される前記 2つのアドレスに 対する前記読出データの転送要求を同一タイミングにより処理する
ことを特徴とするデータインターリーブ装置。
[10] 前記請求項 1〜9の何れか 1項に記載のデータインターリーブ装置において、 前記記憶装置は DRAM又は SRAMである
ことを特徴とするデータインターリーブ装置。
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