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WO2006030522A1 - 薄膜半導体装置及びその製造方法 - Google Patents

薄膜半導体装置及びその製造方法 Download PDF

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WO2006030522A1
WO2006030522A1 PCT/JP2004/013676 JP2004013676W WO2006030522A1 WO 2006030522 A1 WO2006030522 A1 WO 2006030522A1 JP 2004013676 W JP2004013676 W JP 2004013676W WO 2006030522 A1 WO2006030522 A1 WO 2006030522A1
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WO
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thin film
gate electrode
film
semiconductor device
manufacturing
Prior art date
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PCT/JP2004/013676
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English (en)
French (fr)
Inventor
Kenichi Yoshino
Akito Hara
Michiko Takei
Takuya Hirano
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Priority to PCT/JP2004/013676 priority patent/WO2006030522A1/ja
Priority to US11/663,057 priority patent/US20080185667A1/en
Priority to TW093128711A priority patent/TWI258861B/zh
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    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species

Definitions

  • the present invention relates to a thin film semiconductor device and a method for manufacturing the same, and particularly to thin film transistors (TFTs) used as data drivers, gate drivers, pixel switching elements, and the like of active matrix liquid crystal display devices and EL panel display devices. Therefore, it is a suitable technique.
  • TFTs thin film transistors
  • TFT for example, a higher mobility is required to realize a seat computer or the like.
  • a technique for realizing this high mobility an increase in the crystal grain size of a polysilicon thin film, an improvement in crystallinity, and an improvement in device structure are being promoted.
  • it is considered effective to cover the polysilicon thin film in which the channel region is formed, and a method of forming a sidewall that exerts stress on the polysilicon thin film (patented) Document 1) and a method of depositing a film having stress on the gate electrode (see Patent Document 2) have already been proposed.
  • Patent Documents 1 and 2 it is necessary to add a process for forming a structure to cover the polysilicon thin film to a normal TFT manufacturing process.
  • the manufacturing process is complicated, resulting in an increase in cost.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-203925
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-60691
  • the present invention has been made in view of the above-described problems, and easily and reliably gives a desired strain to a semiconductor thin film without adding a further step for imparting strain to the semiconductor thin film.
  • An object of the present invention is to provide a highly reliable thin film semiconductor device and a method for manufacturing the same that can improve the temperature.
  • the thin film semiconductor device of the present invention includes an insulating substrate and a pattern formed on the insulating substrate. And a gate electrode formed on the semiconductor thin film through a gate insulating film.
  • the gate electrode has a thickness in a range of lOOnm ⁇ 500 nm, It has a residual stress of 300 MPa or more in the direction of increasing the lattice constant inward.
  • the semiconductor thin film is subjected to tensile stress due to the residual stress of the gate electrode, and the lattice constant in the plane direction is increased as compared with the state without the tensile stress.
  • the gate electrode has a thickness within a range of lOOnm-300 nm.
  • a method of manufacturing a thin film semiconductor device of the present invention includes a step of patterning a semiconductor thin film on an insulating substrate, and a step of patterning a gate electrode on the semiconductor thin film via a gate insulating film. Then, the gate electrode is formed so that its film thickness is adjusted to a value within the range of lOOnm-500 nm so that its residual stress increases in the in-plane direction and becomes 30 OMPa or more in the direction of increasing the lattice constant. Then, a tensile stress resulting from the residual stress is applied to the semiconductor thin film, and the lattice constant in the plane direction is controlled to be in a state of increasing tl as compared with the state without the tensile stress.
  • the film thickness of the gate electrode is adjusted to a value within the range of lOOnm-300 nm, and the residual stress is increased in the in-plane direction to increase the lattice constant to 300 MPa or more. Prefer to form, so that.
  • the gate electrode is adjusted to have a film thickness within a range of lOOnm-300nm and an environmental temperature during film formation to a value within a range of 25 ° C-300 ° C. It is more preferable to form the residual stress in the in-plane direction so as to be 300 MPa or more in the direction of increasing the lattice constant.
  • FIG. 1 is a characteristic diagram showing measurement results obtained by examining the relationship between the thickness (nm) of a deposited Mo film and the residual stress (MPa).
  • FIG. 2 shows the relationship between the film thickness (nm) of the gate electrode made of Mo and the Raman peak (Zcm) in a state where the gate electrode made of Mo is patterned on the polysilicon thin film. It is a characteristic view which shows a measurement result.
  • FIG. 3 is a characteristic diagram showing the measurement results of examining the relationship between the film thickness (nm) of the Mo film formed at each film formation temperature and the residual stress (MPa).
  • Fig. 4A shows characteristics of n-channel TFTs showing the measurement results of the relationship between the film thickness (nm) and mobility (cm 2 ZV's) of the gate electrode made of Mo.
  • FIG. 4A shows characteristics of n-channel TFTs showing the measurement results of the relationship between the film thickness (nm) and mobility (cm 2 ZV's) of the gate electrode made of Mo.
  • Fig. 4B shows characteristics of p-channel TFTs that show the measurement results of the relationship between the film thickness (nm) and mobility (cm 2 ZV's) of the gate electrode made of Mo.
  • FIG. 4B shows characteristics of p-channel TFTs that show the measurement results of the relationship between the film thickness (nm) and mobility (cm 2 ZV's) of the gate electrode made of Mo.
  • FIG. 5A is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the first embodiment in the order of steps.
  • FIG. 5B is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the first embodiment in the order of steps.
  • FIG. 5C is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the first embodiment in the order of steps.
  • FIG. 5D is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the first embodiment in the order of steps.
  • FIG. 5E is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the first embodiment in the order of steps.
  • FIG. 5F is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the first embodiment in the order of steps.
  • FIG. 6A is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the second embodiment in the order of steps.
  • FIG. 6B is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the second embodiment in the order of steps.
  • FIG. 6C is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the second embodiment in the order of steps.
  • FIG. 6D is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the second embodiment in the order of steps.
  • FIG. 6E is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the second embodiment in the order of steps.
  • FIG. 6F is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the second embodiment in the order of steps.
  • FIG. 6G is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the second embodiment in the order of steps.
  • FIG. 6H is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the second embodiment in the order of steps.
  • FIG. 61 is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the second embodiment in the order of steps.
  • FIG. 7A is a schematic cross-sectional view showing the main steps of a modification of the method of manufacturing a CMOS TFT according to the second embodiment.
  • FIG. 7B is a schematic cross-sectional view showing the main steps of a modification of the CMOS TFT manufacturing method according to the second embodiment.
  • FIG. 8A is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the third embodiment in the order of steps.
  • FIG. 8B is a schematic cross-sectional view showing the method of manufacturing the CMOS TFT according to the third embodiment in the order of steps.
  • FIG. 8C is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the third embodiment in the order of steps.
  • FIG. 8D is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the third embodiment in the order of steps.
  • FIG. 8E is a schematic cross-sectional view showing the method of manufacturing the CMOS TFT according to the third embodiment in the order of steps.
  • FIG. 8F is a schematic cross-sectional view showing the method of manufacturing the CMOS TFT according to the third embodiment in the order of steps.
  • FIG. 8G is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the third embodiment in the order of steps.
  • FIG. 8H is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the third embodiment in the order of steps.
  • FIG. 81 is a schematic cross-sectional view showing the method of manufacturing the CMOSTFT according to the third embodiment in the order of steps.
  • FIG. 9A is a schematic cross-sectional view showing the main steps of a modification of the CMOS TFT manufacturing method according to the third embodiment.
  • FIG. 9B is a schematic cross-sectional view showing the main steps of a modification of the CMOS TFT manufacturing method according to the third embodiment.
  • the present inventor forms a gate electrode without adding a process for applying a strain (a strain increasing the lattice constant in the plane direction of the polysilicon thin film) to a semiconductor thin film such as a polysilicon thin film.
  • a strain a strain increasing the lattice constant in the plane direction of the polysilicon thin film
  • a semiconductor thin film such as a polysilicon thin film.
  • the degree differs slightly depending on the film forming conditions, it is known that the refractory metal film has a strong residual stress, and the degree increases as the film thickness decreases.
  • the present inventor pays attention to this point, and uses Mo, W, Ti, Nb, Re, Ru, etc., which are high melting point metals, as the material of the gate electrode, and the film thickness as a main parameter, and other components.
  • the film conditions (including the film formation temperature described later) were set the same, and the quantitative relationship between the film thickness and the tensile stress exerted on the polysilicon thin film was considered.
  • Mo was taken as an example of the refractory metal, and the relationship between the film thickness (nm) of the formed Mo film and the residual stress (MPa) was examined.
  • Figure 1 shows the measurement results. In this way, the film thickness of Mo film and the residual stress have a substantially linear relationship in which the latter decreases as the former increases.
  • a TFT can form a polysilicon thin film on a transparent insulating substrate such as a glass substrate. Spectroscopy was adopted. Then, a polysilicon thin film was formed on the glass substrate, and a gate electrode made of Mo was patterned on the gate insulating film on the polysilicon thin film. In this state, the relationship between the film thickness (nm) of the gate electrode made of Mo film and the Raman peak (Zcm) was investigated. Figure 2 shows the measurement results.
  • the distortion amount of the polysilicon thin film due to the residual stress of the gate electrode is large and the Raman peak shifts to the low wavenumber side, the distortion amount of the polysilicon thin film increases as the gate electrode film thickness decreases.
  • the relationship between the gate electrode film thickness and the Raman peak is not linear.
  • the Raman peak gradually approaches a value of about 517 Zcm. This means that if the thickness of the gate electrode is large to some extent, the Raman peak hardly changes in force by about 517 Zcm even if the thickness changes.
  • the gate electrode thickness is approximately 500 nm or less that the decrease in Raman peak is significant, that is, the increase in the amount of strain in the polysilicon thin film is significant. .
  • the thickness of the gate electrode may be set to about 30 Onm or less, for example.
  • the gate electrode be lOOnm or more.
  • the residual stress at which the film thickness of the gate electrode made of Mo is about 500 nm or less is about 300 MPa or more in FIG.
  • This numerical relationship is considered to be the same for other refractory metals other than Mo described above. That is, in order to give a large strain to the polysilicon thin film by the gate electrode, considering the influence of the gate electrode thin film, the gate electrode has a film thickness of lOOnm to 500nm, preferably lOOnm to 300nm. A residual stress of 300 MPa or more should be secured as a value within the range.
  • the wave number of the Raman peak by the Raman spectroscopy of the polysilicon thin film is smaller than the wave number before the gate electrode is formed. Shift 0.2Zcm or more to the low wavenumber side.
  • the main parameter that determines the amount of strain applied to the polysilicon thin film is the film thickness of the gate electrode. As a parameter that has a particularly large effect on the amount of strain other than the film thickness, the film formation temperature of the metal film of the gate electrode (In this case, the ambient temperature in the chamber) is considered to be important.
  • the film deposition temperature was used as a parameter in addition to the gate electrode film thickness, and the relationship between the film thickness (nm) and the residual stress (MPa) of the Mo film deposited at each film deposition temperature was investigated.
  • Figure 3 shows the measurement results.
  • an index that can give sufficient distortion to the polysilicon thin film is that the residual stress of the gate electrode should be 300 MPa or more.
  • the deposition temperature is added as a parameter of residual stress, and the deposition temperatures shown in Fig. 3 are experimentally supported, and the deposition temperature is a value within the range of 25 ° C to 300 ° C, and the gate electrode
  • the film thickness may be adjusted to a value in the range of lOOnm to 500nm, preferably in the range of lOOnm to 300 ⁇ m, to ensure a residual stress of 300MPa or more in the gate electrode.
  • the parameters are clearly defined in two types, the film thickness of the gate electrode and the film formation temperature, and by appropriately adjusting these within the above ranges, various finer film formation environments can be obtained.
  • the gate electrode residual stress can be reliably controlled to a desired value of 300 MPa or more.
  • the crystal grain diameter is small in the portion that becomes the channel region of the polysilicon thin film, the crystal grain boundary increases, and the residual stress of the gate electrode force is alleviated. Therefore, a sufficient distortion of the polysilicon thin film can be ensured by increasing the crystal grain size of the portion that becomes the channel region of the polysilicon thin film to a specific size of about 400 nm or more.
  • the present inventor has determined the film thickness of the gate electrode made of Mo for each of the n-channel TFT having the source Z / drain force type and the p-channel TFT having the source Z / drain force 3 ⁇ 4 type ( nm) and mobility (mobility: (cm 2 ZV's)).
  • the measurement results are shown in Figs. 4A and 4B.
  • the thickness of the gate electrode is reduced for n-channel TFTs. The thinner the thickness, the more specifically, the mobility is improved by setting it to about 500 nm or less.
  • the mobility of p-channel TFTs does not depend much on the thickness of the gate electrode.
  • boron (B) which is used as a p-type impurity, penetrates the gate electrode when B is ion-implanted if the gate electrode is lighter than phosphorus (P), which is used as an n-type impurity. If there is a risk of reaching the channel area, there is a problem!
  • the present invention when the present invention is applied to a CMOS type TFT including a p-channel TFT and an n-channel TFT, the mobility is improved as the gate electrode is made thinner. Yes The gate electrode thickness of the n-channel TFT is made thinner than that of the p-channel TFT. As a result, the performance of the n-channel TFT can be improved particularly without causing any particular inconvenience in the p-channel TFT.
  • CMOS type polysilicon TFT hereinafter simply referred to as CMOSTFT
  • an amorphous silicon is formed by plasma CVD through a buffer layer 2 having a SiO force of about 400 nm on a transparent insulating substrate, for example, a glass substrate 1.
  • the thin film 3 is formed to a thickness of about 65 nm, for example.
  • boron (B) is added to the amorphous silicon thin film 3 by mixing, for example, B H gas into the film formation chamber during film formation.
  • the amorphous silicon layer 3 is dehydrogenated after being subjected to a thermal treatment at about 550 ° C for about 2 hours in a nitrogen atmosphere. Then, photolithography and dry etching are applied to the pair of amorphous silicon thin films 3a and 3b each having a predetermined ribbon pattern.
  • the amorphous silicon thin films 3a, 3b are formed by laser annealing. Crystallize. Specifically, for example, an Nd: YVO laser that is an energy beam that outputs energy continuously over time, in this case a solid-state laser (DPSS laser) with semiconductor excitation (LD excitation).
  • DPSS laser solid-state laser
  • LD excitation semiconductor excitation
  • the amorphous silicon layers 3a and 3b are crystallized by irradiating the amorphous silicon thin films 3a and 3b with laser light under the conditions of an output of 6.5 W and a scanning speed of 20 cmZ seconds to form the polysilicon thin films 4a and 4b. Convert. Then, the ribbon-patterned polysilicon thin films 4a and 4b are subjected to photolithography and dry etching, and each is covered with a predetermined island pattern.
  • a SiO film 5 is formed on the entire surface to a thickness of about 30 nm so as to cover the polysilicon thin films 4a and 4b by plasma CVD. And by sputtering, Si
  • a refractory metal film to be a gate electrode here, a Mo film 6 is formed.
  • the residual stress is controlled in the in-plane direction so that the lattice constant is increased to a predetermined value of 300 MPa or more.
  • the Mo film 6 is formed at a film thickness of lOOnm-500 nm (more preferably lOOnm-300 nm) under the condition of about 175 ° C., here about lOOnm.
  • the Mo film 6 and the SiO film 5 are processed by photolithography and dry etching so as to have electrode shapes on the polysilicon thin films 4a and 4b,
  • the gate electrodes 8a and 8b are formed by controlling the film thickness and the film formation temperature as main parameters as described above, and the residual of 300 MPa or more in the direction of increasing the lattice constant in the in-plane direction.
  • the stress here about 630MPa. Due to this residual stress, tensile stress is applied to the polysilicon thin films 4a and 4b at least in the channel regions of the polysilicon thin films 4a and 4b, which are the formation sites of the gate electrodes 8a and 8b, and the lattice constant in the plane direction is reduced. It becomes a state of increased calorie compared to the state without tensile stress.
  • a resist mask (not shown) is formed so as to cover the polysilicon thin film 4a side, and the gate electrode 8b in the polysilicon thin film 4b is formed using the gate electrode 8b as a mask.
  • An n-type impurity, here phosphorus (P) is ion-implanted on both sides to form an n-type source, Z-drain 9b To do.
  • the main configuration of the n-channel TFT 10b in which the gate electrode 8b is formed on the polysilicon thin film 4b via the gate insulating film 7 and the source Z drain 9b is formed on both sides of the gate electrode 8b is completed.
  • a resist mask (not shown) is formed so as to cover the polysilicon thin film 4b side, and the gate electrode 8a is used as a mask.
  • a p-type impurity here boron (B)
  • B boron
  • CMOS TFT of this embodiment After that, through formation of an interlayer insulating film covering the p-channel TFTlOa and the n-channel TFTlOb, formation of contact holes and various wiring layers conducting to the gate electrodes 8a and 8b and the source Z drains 9a and 9b, etc.
  • the CMOS TFT of this embodiment is completed.
  • the polysilicon thin films 4a and 4b can be easily and reliably obtained without adding a further process for imparting distortion to the polysilicon thin films 4a and 4b. It is possible to improve the mobility by applying distortion, and a high-performance CMOS TFT will be realized.
  • CMOS TFT substantially similar to that of the first embodiment are disclosed, but the difference is that the film thickness of the gate electrode of the n-channel TFT is made thinner than that of the p-channel TFT.
  • 6A to 6G are schematic cross-sectional views showing a method of manufacturing a CMOS type polysilicon TFT (hereinafter simply referred to as CMOSTFT) according to the second embodiment in the order of steps. Note that the same reference numerals are given to components and the like common to the first embodiment.
  • amorphous silicon is formed by plasma CVD through a buffer layer 2 having a SiO force of about 400 nm on a transparent insulating substrate such as a glass substrate 1.
  • the thin film 3 is formed to a thickness of about 65 nm, for example.
  • boron (B) is added to the amorphous silicon thin film 3 by mixing, for example, B H gas into the film formation chamber during film formation.
  • the amorphous silicon thin films 3a and 3b are crystallized by laser annealing.
  • an energy beam that outputs energy continuously with respect to time here an Nd: YVO laser, which is a solid-state laser (DPSS laser) with semiconductor excitation (LD excitation), is used for output 6.
  • DPSS laser solid-state laser
  • LD excitation semiconductor excitation
  • the thin silicon films 3a and 3b are irradiated with laser light to crystallize the amorphous silicon layers 3a and 3b and convert them into polysilicon thin films 4a and 4b. Then, the ribbon-patterned polysilicon thin films 4a and 4b are subjected to photolithography and dry etching, and each is covered with a predetermined island pattern.
  • a SiO film 5 is formed to a thickness of about 30 nm on the entire surface by plasma CVD so as to cover the polysilicon thin films 4a and 4b. And by sputtering, Si
  • a refractory metal film to be a gate electrode here, a Mo film 11 is formed.
  • the residual stress is controlled in the in-plane direction so that the lattice constant is increased to a predetermined value of 300 MPa or more.
  • the Mo film 11 is formed to a thickness of lOOnm-500 nm (more preferably, lOOnm to 300 nm), here about 300 nm under the condition of about 175 ° C.
  • the Mo film 11 and the SiO film 5 are processed by photolithography and dry etching so as to have electrode shapes on the polysilicon thin films 4a and 4b, respectively.
  • a resist mask 13 covering only the polysilicon thin film 4a side on the left side in the figure is formed, and only the Mo film 11 on the polysilicon thin film 4b is dry-etched.
  • the Mo film 11 is thinned to a thickness of about lOOnm.
  • a gate electrode 12a having a thickness of about 300 nm made of Mo through the gate insulating film 7 is formed on the polysilicon thin film 4a, and a film made of Mo through the gate insulating film 7 is formed on the polysilicon thin film 4b. Thickness of about lOOnm Each of the gate electrodes 12b is formed.
  • the gate electrodes 12a and 12b are formed by controlling the film thickness and the film formation temperature as main parameters, and are 300 MPa in the direction of increasing the lattice constant in the in-plane direction.
  • the above residual stress here, the gate electrode 12a is about 470 MPa, and the gate electrode 12b is about 630 MPa due to the effect of the above-mentioned thin film electrode. Due to this residual stress, tensile stress is applied to the polysilicon thin films 4a and 4b at least in the channel regions of the polysilicon thin films 4a and 4b, which are the formation sites of the gate electrodes 12a and 12b, and the lattice constants in the plane direction thereof. Is in a state of increased calorie compared to the state without tensile stress.
  • the resist mask 13 is used as it is as an ion implantation mask
  • the gate electrode 12b is used as a mask on the polysilicon thin film 4b side, and n on both sides of the gate electrode 12b in the polysilicon thin film 4b.
  • a type impurity, here phosphorus (P) is ion-implanted to form n-type source / drain 9b.
  • P phosphorus
  • the main configuration of the n-channel TFT 14b in which the gate electrode 12b is formed on the polysilicon thin film 4b via the gate insulating film 7 and the source Z drain 9b is formed on both sides of the gate electrode 12b is completed.
  • a resist mask 15 is formed so as to cover the polysilicon thin film 4b side, and the gate electrode is formed on the polysilicon thin film 4a side.
  • a p-type impurity here boron (B)
  • B boron
  • a gate electrode 12a is formed on the polysilicon thin film 4a via the gate insulating film 7 as shown in FIG. 61, and is formed on both sides of the gate electrode 12a.
  • the main structure of the p-channel TFT14a formed with the source Z drain 9a is completed.
  • the polysilicon thin films 4a and 4b can be easily and reliably obtained without adding a further process for imparting distortion to the polysilicon thin films 4a and 4b. Distortion, especially the mobility of n-channel TFT14b can be improved, High-performance CMOS TFT will be realized.
  • FIG. 7A and FIG. 7B are schematic cross-sectional views showing the main steps of this modification.
  • a resist mask 13 covering only the polysilicon thin film 4a side on the left side in the figure is formed, and the polysilicon thin film 4b is formed on the polysilicon thin film 4b side using the Mo film 11 as a mask.
  • An n-type impurity, here phosphorus (P) is ion-implanted on both sides of the Mo film 11 to form an n-type source Z drain 9b.
  • the polysilicon thin films 4a and 4b can be easily and reliably obtained without adding a further process for imparting distortion to the polysilicon thin films 4a and 4b. Distortion is given, and in particular the mobility of the n-channel TFT14b can be improved, realizing a high-performance CMOS TFT.
  • n-channel TFT14b can be used without increasing the number of processes, and without worrying about the occurrence of impurity penetration without increasing the number of processes by implanting ions with the thickness of the Mo film 11 still as a mask. Can be formed.
  • FIG. 8A—FIG. 8G are schematic cross-sectional views showing a method of manufacturing a CMOS type polysilicon TFT (hereinafter simply referred to as CMOST FT) according to the third embodiment in the order of steps. Note that the same reference numerals are used for structural members that are the same as those in the second embodiment.
  • amorphous silicon is formed by plasma CVD through a buffer layer 2 having a SiO force of about 400 nm on a transparent insulating substrate such as a glass substrate 1.
  • the thin film 3 is formed to a thickness of about 65 nm, for example.
  • boron (B) is added to the amorphous silicon thin film 3 by mixing, for example, B H gas into the film formation chamber during film formation.
  • the amorphous silicon layer 3 was dehydrogenated after being subjected to a heat treatment at about 550 ° C for about 2 hours in a nitrogen atmosphere. Then, photolithography and dry etching are applied to the pair of amorphous silicon thin films 3a and 3b each having a predetermined ribbon pattern.
  • the amorphous silicon thin films 3a and 3b are crystallized by laser annealing.
  • an energy beam that outputs energy continuously with respect to time here an Nd: YVO laser, which is a solid-state laser (DPSS laser) with semiconductor excitation (LD excitation), is used for output 6.
  • DPSS laser solid-state laser
  • LD excitation semiconductor excitation
  • the thin silicon films 3a and 3b are irradiated with laser light to crystallize the amorphous silicon layers 3a and 3b and convert them into polysilicon thin films 4a and 4b. Then, the ribbon-patterned polysilicon thin films 4a and 4b are subjected to photolithography and dry etching, and each is covered with a predetermined island pattern.
  • the polysilicon thin films 4a and 4b are formed on the polysilicon thin films 4a and 4b by plasma CVD.
  • a SiO film 5 is formed on the entire surface to a thickness of about 30 nm so as to cover it. And by sputtering, Si
  • a refractory metal film, which is a gate electrode, here Mo film 21 and Ti film 22 are laminated on O film 5.
  • the residual stress increases in the in-plane direction and reaches a predetermined value of 30 OMPa or more in the direction of increasing the lattice constant.
  • the Mo film 21 the pressure 2 X 10- 3 Torr, an input power (RF power) 3. 5 kW, the flow rate 20sccm the sputtering gas as Ar gas, the chamber first temperature 25 ° C-300
  • the film thickness of the Mo film 21 and the Ti film 22 is lOOnm-500 nm (more preferably lOOnm-300 nm) under the condition of ° C, here about 175 ° C. Deposit 1 o
  • the pressure 2 X 10- 3 Torr an input power (DC power) 2. OKW, flow rate 125sccm the sputtering gas as Ar gas, the chamber first temperature 25 ° C- 300 ° C,
  • the Ti film 22 is formed to about 200 nm so that the laminated film thickness of the Mo film 21 and the Ti film 22 is lOOnm ⁇ 500 nm (more preferably lOOnm ⁇ 300 nm) under the condition of about 125 ° C. Film.
  • the Ti film 22, the Mo film 21, and the SiO film 5 are formed by photolithography and dry etching so as to have electrode shapes on the polysilicon thin films 4a and 4b, respectively.
  • a resist mask 13 covering only the polysilicon thin film 4a side on the left side in the figure is formed, and the Ti film 22 is formed using the Mo film 21 on the polysilicon thin film 4b as an etching stopper. Only the Mo film 21 is left.
  • the Mo film 21 is used as an etching stopper by utilizing the difference in etching rate between Mo and Ti, for example, compared with the case where the film thickness is controlled by dry etching of a single refractory metal film, It is possible to easily achieve the desired film thickness (here about lOOnm) with only the Mo film 21 left.
  • a gate electrode 23a having a thickness of about 300 nm formed by laminating Mo and Ti via the gate insulating film 7 is formed on the polysilicon thin film 4a, and the gate insulating film 7 is formed on the polysilicon thin film 4b.
  • a gate electrode 23b with a film thickness of about lOOnm is formed respectively. It is.
  • the gate electrodes 23a and 23b are formed by controlling the film thickness and the film formation temperature as main parameters, and are 300 MPa in the direction of increasing the lattice constant in the in-plane direction.
  • the above residual stress, in particular here the gate electrode 23b is about 630 MPa in addition to the effect of the thin film. Due to this residual stress, tensile stress is applied to the polysilicon thin films 4a and 4b at least in the channel region of the polysilicon thin films 4a and 4b, which are the formation sites of the gate electrodes 23a and 23b, and the lattice constant in the plane direction is reduced. It will be in an increased state compared to the state without tensile stress.
  • the resist mask 13 is used as it is as an ion implantation mask
  • the gate electrode 23b is used as a mask on the polysilicon thin film 4b side, and n on both sides of the gate electrode 23b in the polysilicon thin film 4b.
  • a type impurity, here phosphorus (P) is ion-implanted to form n-type source / drain 9b.
  • P phosphorus
  • a resist mask 15 is formed so as to cover the polysilicon thin film 4b side, and the gate electrode is formed on the polysilicon thin film 4a side.
  • a p-type impurity here boron (B)
  • B boron
  • the gate electrode 23a is formed on the polysilicon thin film 4a via the gate insulating film 7 as shown in FIG. 81, and is formed on both sides of the gate electrode 23a.
  • the main structure of the p-channel TFT24a formed with the source Z drain 9a is completed.
  • CMOS TFT of the embodiment After that, through formation of an interlayer insulating film covering the p-channel TFT 24a and the n-channel TFT 24b, formation of contact holes and various wiring layers electrically connected to the gate electrodes 23a, 23b and the source Z drains 9a, 9b, etc.
  • the CMOS TFT of the embodiment is completed.
  • the polysilicon thin films 4a and 4b can be easily and reliably obtained without adding a further process for imparting distortion to the polysilicon thin films 4a and 4b. Distortion, especially the mobility of n-channel TFT24b can be improved, High-performance CMOS TFT will be realized.
  • FIG. 9A and FIG. 9B are schematic cross-sectional views showing the main steps of this modification.
  • a resist mask 13 that covers only the polysilicon thin film 4a side on the left side in the figure is formed, and the Ti film 22 and the Mo film 21 are used as masks on the polysilicon thin film 4b side.
  • An n-type impurity, here phosphorus (P) is ion-implanted on both sides of the Mo film 11 in the polysilicon thin film 4b to form an n-type source / drain 9b.
  • the resist mask 13 is used as it is as an ion implantation mask, and only the Ti film 22 is dry-etched using the Mo film 21 on the polysilicon thin film 4b as an etching stopper. Leave only membrane 21.
  • the difference in etching rate between Mo and Ti is used, and the Mo film 21 is used as an etching stopper. Therefore, it is easier than controlling the film thickness by dry etching a single refractory metal film, for example.
  • a gate electrode 23b having a thickness of about lOOnm and made of Mo is formed.
  • the polysilicon thin films 4a and 4b can be easily and reliably obtained without adding a further step for imparting distortion to the polysilicon thin films 4a and 4b. Distortion is given, and in particular the mobility of the n-channel TFT24b can be improved, realizing a high-performance CMOS TFT.
  • the Ti film 22 is still etched away on the n-channel TFT 24b side.
  • P is ion-implanted using the thick (here, about 300 nm) Ti film 22 and Mo film 21 as a mask.
  • the n-channel TFT does not have the problem of impurity penetration during ion implantation as much as the p-channel TFT.
  • the gate electrode 23b is as thin as lOOnm, impurity penetration is a problem when the gate electrode 23b is used as a mask. The fear of being done cannot be denied.
  • ion implantation is performed in the state of the thick Ti film 22 and Mo film 21 as a mask, thereby increasing the number of processes and preventing the occurrence of impurity penetration.
  • An n-channel TFT12b can be formed without concern.
  • the present invention is not limited to the first to third embodiments and the various modifications described above.
  • the thickness of the gate electrode of the p-channel TFT may be made thinner than the thickness of the gate electrode of the n-channel TFT (that is, in this case) 6A—61, FIG. 7A, FIG. 7B, FIG. 8A—FIG. 81, FIG. 9A, FIG. 9B, the left and right illustrations are reversed.)

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Abstract

　特に膜厚及び成膜温度（スパッタチャンバー内の環境温度）を主要なパラメータとして、膜厚を１００ｎｍ～５００ｎｍ（更に好ましくは１００ｎｍ～３００ｎｍ）、成膜温度を２５°C～３００°Cの範囲内で調節して、残留応力が面内方向において格子定数を増加させる方向に３００ＭＰａ以上の所定値となるように制御し、ＳｉＯ２膜（５）上にＭｏ膜（６）を成膜する。これにより、シリコン薄膜に歪みを与えるための更なる工程を付加することなく、容易且つ確実にポリシリコン薄膜（４ａ，４ｂ）に所望の歪みを与えて移動度を向上させることを実現する信頼性の高いＣＭＯＳＴＦＴを得ることができる。

Description

明 細 書
薄膜半導体装置及びその製造方法
技術分野
[0001] 本発明は、薄膜半導体装置及びその製造方法に関し、特にアクティブマトリクス型 の液晶表示装置や ELパネル表示装置のデータドライバ、ゲートドライバ及び画素ス イッチング素子等として用いられる薄膜トランジスタ (TFT)に適用して好適な技術で ある。
背景技術
[0002] 近年、半導体装置の更なる高性能化の要請が益々高まっており、薄膜トランジスタ
(TFT)においても、例えばシートコンピュータ等の実現へ向けて、更なる高移動度化 が要求されている。この高移動度化を実現する手法として、ポリシリコン薄膜の結晶 粒径の拡大や結晶性の向上、デバイス構造の改良等が進められている。デバイス構 造の改良については、チャネル領域が形成されるポリシリコン薄膜に歪みをカ卩えるこ とが有効であると考えられており、ポリシリコン薄膜に応力を及ぼすサイドウォールを 形成する方法 (特許文献 1参照)やゲート電極上に応力を有する膜を堆積する方法（ 特許文献 2参照)などが既に提案されている。
[0003] し力しながら、特許文献 1, 2で開示された方法では、通常の TFTの製造プロセスに ポリシリコン薄膜に歪みをカ卩えるための構造物を形成する工程を追加する必要があり 、製造プロセスが煩雑ィ匕し、結果としてコスト増を招くという問題がある。
[0004] 特許文献 1：特開 2003— 203925号公報
特許文献 2：特開 2001 - 60691号公報
発明の開示
[0005] 本発明は、上述の課題に鑑みてなされたものであり、半導体薄膜に歪みを与えるた めの更なる工程を付加することなぐ容易且つ確実に半導体薄膜に所望の歪みを与 えて移動度を向上させることを実現する信頼性の高い薄膜半導体装置及びその製 造方法を提供することを目的とする。
[0006] 本発明の薄膜半導体装置は、絶縁基板と、前記絶縁基板にパターン形成されてな る半導体薄膜と、前記半導体薄膜上にゲート絶縁膜を介してパターン形成されてな るゲート電極とを含み、前記ゲート電極は、その膜厚が lOOnm— 500nmの範囲内 の値であり、その面内方向にぉ 、て格子定数を増加させる方向に 300MPa以上の 残留応力を有している。このとき、前記半導体薄膜は、前記ゲート電極の前記残留応 力に起因して引張り応力を受け、その面方向の格子定数が前記引張り応力のない状 態に比して増加した状態となる。
[0007] ここで、前記ゲート電極は、その膜厚が lOOnm— 300nmの範囲内の値とされてな ることが好ましい。
[0008] 本発明の薄膜半導体装置の製造方法は、絶縁基板上に半導体薄膜をパターン形 成する工程と、前記半導体薄膜上にゲート絶縁膜を介してゲート電極をパターン形 成する工程とを含み、前記ゲート電極を、その膜厚を lOOnm— 500nmの範囲内の 値に調節して、その残留応力が面内方向にぉ 、て格子定数を増加させる方向に 30 OMPa以上となるように形成し、前記半導体薄膜に前記残留応力に起因した引張り 応力を与え、その面方向の格子定数を前記引張り応力のない状態に比して増力 tlした 状態に制御する。
[0009] ここで、前記ゲート電極を、その膜厚を lOOnm— 300nmの範囲内の値に調節して 、その残留応力が面内方向にぉ 、て格子定数を増カロさせる方向に 300MPa以上と なるように形成することが好ま 、。
[0010] 更に、前記ゲート電極を、その膜厚を lOOnm— 300nmの範囲内の値に、成膜時 の環境温度を 25°C— 300°Cの範囲内の値にそれぞれ調節して、その残留応力が面 内方向にお 、て格子定数を大きくする方向に 300MPa以上となるように形成すること がより好適である。
図面の簡単な説明
[0011] [図 1]図 1は、成膜された Mo膜の膜厚 (nm)と残留応力（MPa)との関係について調 ベた測定結果を示す特性図である。
[図 2]図 2は、ポリシリコン薄膜上に Moからなるゲート電極をパターン形成した状態で 、 Mo膜からなるゲート電極の膜厚 (nm)とラマンピーク (Zcm)との関係について調 ベた測定結果を示す特性図である。 [図 3]図 3は、各成膜温度において成膜された Mo膜の膜厚 (nm)と残留応力（MPa) との関係について調べた測定結果を示す特性図である。
[図 4A]図 4Aは、 nチャネル TFTにおいて、 Moを材料とするゲート電極の膜厚（nm) と移動度（cm2ZV' s)との関係にっ 、て調べた測定結果を示す特性図である。
[図 4B]図 4Bは、 pチャネル TFTにおいて、 Moを材料とするゲート電極の膜厚（nm) と移動度（cm2ZV' s)との関係にっ 、て調べた測定結果を示す特性図である。
[図 5A]図 5Aは、第 1の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 5B]図 5Bは、第 1の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 5C]図 5Cは、第 1の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 5D]図 5Dは、第 1の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 5E]図 5Eは、第 1の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 5F]図 5Fは、第 1の実施形態による CMOSTFTの製造方法を工程順に示す概略 断面図である。
[図 6A]図 6Aは、第 2の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 6B]図 6Bは、第 2の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 6C]図 6Cは、第 2の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 6D]図 6Dは、第 2の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 6E]図 6Eは、第 2の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。 [図 6F]図 6Fは、第 2の実施形態による CMOSTFTの製造方法を工程順に示す概略 断面図である。
[図 6G]図 6Gは、第 2の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 6H]図 6Hは、第 2の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 61]図 61は、第 2の実施形態による CMOSTFTの製造方法を工程順に示す概略 断面図である。
[図 7A]図 7Aは、第 2の実施形態による CMOSTFTの製造方法の変形例の主要ェ 程を示す概略断面図である。
[図 7B]図 7Bは、第 2の実施形態による CMOSTFTの製造方法の変形例の主要ェ 程を示す概略断面図である。
[図 8A]図 8Aは、第 3の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 8B]図 8Bは、第 3の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 8C]図 8Cは、第 3の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 8D]図 8Dは、第 3の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 8E]図 8Eは、第 3の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 8F]図 8Fは、第 3の実施形態による CMOSTFTの製造方法を工程順に示す概略 断面図である。
[図 8G]図 8Gは、第 3の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。
[図 8H]図 8Hは、第 3の実施形態による CMOSTFTの製造方法を工程順に示す概 略断面図である。 [図 81]図 81は、第 3の実施形態による CMOSTFTの製造方法を工程順に示す概略 断面図である。
[図 9A]図 9Aは、第 3の実施形態による CMOSTFTの製造方法の変形例の主要ェ 程を示す概略断面図である。
[図 9B]図 9Bは、第 3の実施形態による CMOSTFTの製造方法の変形例の主要ェ 程を示す概略断面図である。
発明を実施するための最良の形態
[0012] 一本発明の基本骨子
本発明者は、 TFTを製造するに際して、半導体薄膜、例えばポリシリコン薄膜に歪 み (ポリシリコン薄膜の面方向の格子定数を増加させる歪み）を加えるための工程を 付加することなぐゲート電極の形成工程のみにより、即ちゲート電極を形成すること により当該ゲート電極の残留応力（面内方向にぉ 、て格子定数を増加させる方向の 残留応力）を利用してポリシリコン薄膜に歪みを加えることに想到し、これを実現すベ く具体的手法にっ 、て鋭意検討した。
[0013] 一般的に、成膜条件により程度は若干異なるものの、高融点金属膜は強い残留応 力を有することが知られており、その程度は膜厚が減少するにつれて増加する。本発 明者はこの点に着眼して、高融点金属である Moや W、 Ti、 Nb、 Re、 Ru等をゲート 電極の材料として利用し、その膜厚を主要なパラメータとして、他の成膜条件 (後述 の成膜温度を含む)を同一に設定し、当該膜厚とポリシリコン薄膜に及ぼされる引張 り応力との定量的な関係について考察した。
[0014] ここでは上記の高融点金属として Moを例に採り、成膜された Mo膜の膜厚 (nm)と 残留応力（MPa)との関係について調べた。測定結果を図 1に示す。このように、 Mo 膜の膜厚と残留応力とは、前者が増加するにつれて後者が減少する略線形の関係 にあることが半 Uる。
[0015] 他方、ゲート電極の形成されたポリシリコン薄膜の歪み量を測定する手法として、 T FTではガラス基板等の透明絶縁基板にポリシリコン薄膜を形成することから、基板裏 面力も測定できるラマン分光法を採用した。そして、ガラス基板上にポリシリコン薄膜 を形成し、その上にゲート絶縁膜を介して Moからなるゲート電極をパターン形成した 状態で、 Mo膜からなるゲート電極の膜厚 (nm)とラマンピーク (Zcm)との関係につ いて調べた。測定結果を図 2に示す。上記したように、膜厚以外の他の成膜条件 (後 述の成膜温度を含む）は図 1の実験と同一に設定している。このように、ゲート電極の 膜厚とラマンピークとは、前者が増加するにつれて後者も増加する関係にあることが 判る。
[0016] ゲート電極の残留応力に起因するポリシリコン薄膜の歪み量が大き 、ラマンピーク は低波数側にシフトするため、ゲート電極の膜厚が薄いほどポリシリコン薄膜の歪み 量が増加することになる。図 2のように、ゲート電極の膜厚とラマンピークとの関係は 線形ではなぐ膜厚を増加させるにつれてラマンピークは 517Zcm程度の値に漸近 する。これは、ゲート電極の膜厚がある程度大きいと、当該膜厚が変化してもラマンピ ークは殆ど 517Zcm程度力も変動しないことを意味する。図 2から判断するに、ラマ ンピークの減少が顕著となる、即ちポリシリコン薄膜の歪み量の増加が顕著となるの はゲート電極の膜厚が概ね 500nm程度以下であると見なすのが妥当である。
[0017] ポリシリコン薄膜の更なる大きな歪み量を得るには、ゲート電極の膜厚を例えば 30 Onm程度以下とすれば良い。また、ゲート電極の薄膜ィ匕による影響 (剥離等の虞れ） を防止する観点からは、ゲート電極を lOOnm以上とすることが望まし 、。
[0018] 然るに、 Moからなるゲート電極の膜厚が 500nm程度以下となる残留応力は、図 1 力も 300MPa程度以上であることが判る。この数値関係は、 Mo以外の上記した他の 高融点金属でも同様であると考えられる。即ち、ゲート電極によりポリシリコン薄膜に 大きな歪みを与えるには、上記したゲート電極の薄膜ィ匕による影響も考慮すれば、ゲ ート電極を膜厚 lOOnm以上 500nm以下、好ましくは lOOnm以上 300nm以下の範 囲内の値として、 300MPa以上の残留応力を確保すれば良いことになる。
[0019] このような成膜条件でゲート電極を形成することにより、他の工程を付加することなく 確実にポリシリコン薄膜に十分な歪みを与え、大きな移動度が得られる TFTが実現 する。
[0020] なお、ゲート電極による 300MPa以上の残留応力がポリシリコン薄膜に印加される 場合、ポリシリコン薄膜のラマン分光法によるラマンピークの波数が、ゲート電極の形 成される前の波数に対して低波数側に 0. 2Zcm以上シフトする。 [0021] ポリシリコン薄膜に与えられる歪み量を決定する主要なパラメータはゲート電極の膜 厚であるが、膜厚以外で歪み量に対する特に影響の大きなパラメータとして、ゲート 電極の金属膜の成膜温度 (ここではチャンバ一内の環境温度）が重要であると考えら れる。そこで、ゲート電極の膜厚に加えて成膜温度をパラメータとして採用し、各成膜 温度において成膜された Mo膜の膜厚 (nm)と残留応力（MPa)との関係について調 ベた。測定結果を図 3に示す。このように、成膜温度が低くなるほど、所定膜厚にお ける残留応力が大きくなる傾向にあることが判る。但し、成膜温度を変えても、 Mo膜 の膜厚と残留応力とは、前者が増加するにつれて後者が減少する略線形の関係を 保つ。
[0022] 上記の考察から、 TFTの大きな移動度を得るために、ポリシリコン薄膜に十分な歪 みを与え得る指標としては、ゲート電極の残留応力を 300MPa以上に確保すること であると考えられる。然るに、成膜温度を残留応力のパラメータとして加え、図 3で開 示した各成膜温度を実験的裏付けとして、成膜温度を 25°C以上 300°C以下の範囲 内の値、ゲート電極を膜厚 lOOnm以上 500nm以下、好ましくは lOOnm以上 300η m以下の範囲内の値にそれぞれ調節し、ゲート電極における 300MPa以上の残留 応力を確保すれば良いことになる。
[0023] このように、ノ ラメータをゲート電極の膜厚及び成膜温度の 2種類に明確ィ匕し、これ らを上記の範囲内で適宜調節することにより、更にきめ細かぐ様々な成膜環境に応 じて確実にゲート電極残留応力を 300MPa以上の所望値に制御することができる。
[0024] 更にこの場合、ポリシリコン薄膜のチャネル領域となる部位にぉ 、て、その結晶粒 径が小さいと結晶粒界が多くなり、ゲート電極力 の残留応力が緩和されてしまうこと になる。従って、ポリシリコン薄膜のチャネル領域となる部位の結晶粒径を大きぐ具 体的には 400nm程度以上に形成することにより、ポリシリコン薄膜の十分な歪みが 確保される。
[0025] 続いて、本発明者は、ソース Zドレイン力 型とされた nチャネル TFT及びソース Z ドレイン力 ¾型とされた pチャネル TFTの各々について、 Moを材料とするゲート電極 の膜厚 (nm)と移動度 (mobility: (cm2ZV' s))との関係にっ 、て調べた。測定結果を 図 4A,図 4Bに示す。図 4Aに示すように、 nチャネル TFTではゲート電極の膜厚を 薄くするほど、具体的には 500nm程度以下とすることにより移動度が向上する。その 一方で、図 4Bに示すように、 pチャネル TFTでは移動度はゲート電極の膜厚にはさ ほど依存しない。 pチャネル TFTでは、例えば p型不純物として用いられるホウ素（B) は、例えば n型不純物として用いられるリン (P)よりも軽ぐゲート電極が薄いと Bをィ オン注入した際にゲート電極を突き抜け、チャネル領域に達してしまう虞れがあると!/ヽ う問題がある。
[0026] そこで、上記の事情を考慮して、本発明を pチャネル TFT及び nチャネル TFTを備 えてなる CMOS型の TFTに適用するに際して、ゲート電極の膜厚を薄くするほど移 動度が向上する nチャネル TFTのゲート電極の膜厚を pチャネル TFTのそれよりも薄 く形成する。これにより、 pチャネル TFTに格別の不都合を生ぜしめることなぐ nチヤ ネル TFTにおいて特に性能向上を図ることができる。
[0027] 一本発明を適用した具体的な諸実施形態
以下、本発明をポリシリコン TFTの構成及び製造方法に適用した具体的な諸実施 形態について、図面を参照しながら詳細に説明する。なお説明の便宜上、ポリシリコ ン TFTの構成をその製造方法と共に述べる。
[0028] (第 1の実施形態）
図 5A—図 5Fは、第 1の実施形態による CMOS型のポリシリコン TFT (以下、単に CMOSTFTと記す)の製造方法を工程順に示す概略断面図である。
先ず、図 5Aに示すように、透明絶縁基板、例えばガラス基板 1上に膜厚 400nm程 度の SiO力もなるバッファ一層 2を介して、プラズマ CVD法によりアモルファスシリコ
2
ン薄膜 3を例えば膜厚 65nm程度に成膜する。ここで、成膜時に成膜チャンバ一内 に例えば B H ガスを混入させることにより、アモルファスシリコン薄膜 3中にホウ素（B
2 6
)をドープしている。
[0029] 続いて、図 5Bに示すように、窒素雰囲気中において 550°C程度で 2時間程度の熱 処理を施し、アモルファスシリコン層 3の脱水素化処理を行った後、このアモルファス シリコン薄膜 3にフォトリソグラフィー及びドライエッチングを施し、各々所定のリボンパ ターンの一対のアモルファスシリコン薄膜 3a, 3bに加工する。
[0030] 続いて、図 5Cに示すように、レーザァニールによりアモルファスシリコン薄膜 3a, 3b を結晶化する。具体的には、例えば時間に対して連続的にエネルギーを出力するェ ネルギービーム、ここでは半導体励起 (LD励起）の固体レーザ (DPSSレーザ)であ る Nd:YVOレ
4 ーザを用いて、出力 6. 5W、スキャン速度 20cmZ秒の条件でァモル ファスシリコン薄膜 3a, 3bにレーザ光を照射し、アモルファスシリコン層 3a, 3bを結晶 化してポリシリコン薄膜 4a, 4bに変換する。そして、リボンパターンのポリシリコン薄膜 4a, 4bにフォトリソグラフィー及びドライエッチングを施し、各々所定のアイランドパタ ーンにカ卩ェする。
[0031] 続いて、図 5Dに示すように、プラズマ CVD法により、ポリシリコン薄膜 4a, 4b上を 覆うように全面に膜厚 30nm程度に SiO膜 5を成膜する。そして、スパッタ法により Si
2
O膜 5上にゲート電極となる高融点金属膜、ここでは Mo膜 6を成膜する。ここでは、
2
特に膜厚及び成膜温度 (スパッタチャンバ一内の環境温度)を主要なパラメータとし て残留応力が面内方向にぉ 、て格子定数を増加させる方向に 300MPa以上の所 定値となるように制御する。具体的には、圧力 2 X 10— 3Torr、投入パワー (RFパワー ) 3. 5kW、スパッタガスを Arガスとして流量 20sccm、チャンバ一温度を 25°C— 300 。C、ここでは 175°C程度の条件で、膜厚 lOOnm— 500nm (更に好ましくは lOOnm 一 300nm)、ここでは lOOnm程度に Mo膜 6を成膜する。
[0032] 続いて、図 5Eに示すように、ポリシリコン薄膜 4a, 4b上でそれぞれ電極形状となる ように Mo膜 6及び SiO膜 5をフォトリソグラフィー及びドライエッチングにより加工し、
2
SiO膜 5からなるゲート絶縁膜 7を介した Mo膜 6からなるゲート電極 8a, 8bをパター
2
ン形成する。ゲート電極 8a, 8bは、上述のように特に膜厚及び成膜温度を主要なパ ラメータとして制御することにより形成されたものであり、面内方向において格子定数 を増加させる方向に 300MPa以上の残留応力、ここでは 630MPa程度とされている 。この残留応力により、少なくとも、これらゲート電極 8a, 8bの形成部位であるポリシリ コン薄膜 4a, 4bのチャネル領域では、ポリシリコン薄膜 4a, 4bに引張り応力が印加さ れ、その面方向の格子定数が引張り応力のない状態に比して増カロした状態となる。
[0033] 続いて、図 5Fに示すように、ポリシリコン薄膜 4a側を覆うようにレジストマスク（不図 示）を形成し、ゲート電極 8bをマスクとして、ポリシリコン薄膜 4bにおけるゲート電極 8 bの両側に n型不純物、ここではリン（P)をイオン注入し、 n型ソース Zドレイン 9bを形 成する。ここで、ポリシリコン薄膜 4b上にゲート絶縁膜 7を介してゲート電極 8bが形成 され、ゲート電極 8bの両側にソース Zドレイン 9bが形成されてなる nチャネル TFT10 bの主要構成が完成する。
[0034] 他方、レジストマスクを灰化処理等により除去した後、図 5Fに示すように、ポリシリコ ン薄膜 4b側を覆うようにレジストマスク（不図示）を形成し、ゲート電極 8aをマスクとし て、ポリシリコン薄膜 4aにおけるゲート電極 8aの両側に p型不純物、ここではホウ素（ B)をイオン注入し、 p型ソース/ドレイン 9aを形成する。ここで、ポリシリコン薄膜 4a上 にゲート絶縁膜 7を介してゲート電極 8aが形成され、ゲート電極 8aの両側にソース/ ドレイン 9aが形成されてなる pチャネル TFTlOaの主要構成が完成する。
[0035] しかる後、 pチャネル TFTlOa及び nチャネル TFTlObを覆う層間絶縁膜の形成や 、ゲート電極 8a, 8b及びソース Zドレイン 9a, 9bと導通するコンタクト孔及び各種配 線層の形成等を経て、本実施形態の CMOSTFTを完成させる。
[0036] 以上説明したように、本実施形態によれば、ポリシリコン薄膜 4a, 4bに歪みを与える ための更なる工程を付加することなぐ容易且つ確実にポリシリコン薄膜 4a, 4bに所 望の歪みを与えて移動度を向上させることが可能となり、高性能の CMOSTFTが実 現する。
[0037] (第 2の実施形態）
本実施形態では、第 1の実施形態とほぼ同様の CMOSTFTの構成及び製造方法 を開示するが、 nチャネル TFTのゲート電極の膜厚を pチャネル TFTのそれよりも薄く 形成する点で相違する。図 6A—図 6Gは、第 2の実施形態による CMOS型のポリシ リコン TFT (以下、単に CMOSTFTと記す)の製造方法を工程順に示す概略断面図 である。なお、第 1の実施形態と共通する構成部材等については同符号を記す。
[0038] 先ず、図 6Aに示すように、透明絶縁基板、例えばガラス基板 1上に膜厚 400nm程 度の SiO力もなるバッファ一層 2を介して、プラズマ CVD法によりアモルファスシリコ
2
ン薄膜 3を例えば膜厚 65nm程度に成膜する。ここで、成膜時に成膜チャンバ一内 に例えば B H ガスを混入させることにより、アモルファスシリコン薄膜 3中にホウ素（B
2 6
)をドープしている。
[0039] 続いて、図 6Bに示すように、窒素雰囲気中において 550°C程度で 2時間程度の熱 処理を施し、アモルファスシリコン層 3の脱水素化処理を行った後、このアモルファス シリコン薄膜 3にフォトリソグラフィー及びドライエッチングを施し、各々所定のリボンパ ターンの一対のアモルファスシリコン薄膜 3a, 3bに加工する。
[0040] 続いて、図 6Cに示すように、レーザァニールによりアモルファスシリコン薄膜 3a, 3b を結晶化する。具体的には、例えば時間に対して連続的にエネルギーを出力するェ ネルギービーム、ここでは半導体励起 (LD励起）の固体レーザ (DPSSレーザ)であ る Nd:YVOレーザを用いて、出力 6. 5W、スキャン速度 20cmZ秒の条件でァモル
4
ファスシリコン薄膜 3a, 3bにレーザ光を照射し、アモルファスシリコン層 3a, 3bを結晶 化してポリシリコン薄膜 4a, 4bに変換する。そして、リボンパターンのポリシリコン薄膜 4a, 4bにフォトリソグラフィー及びドライエッチングを施し、各々所定のアイランドパタ ーンにカ卩ェする。
[0041] 続いて、図 6Dに示すように、プラズマ CVD法により、ポリシリコン薄膜 4a, 4b上を 覆うように全面に膜厚 30nm程度に SiO膜 5を成膜する。そして、スパッタ法により Si
2
O膜 5上にゲート電極となる高融点金属膜、ここでは Mo膜 11を成膜する。ここでは
2
、特に膜厚及び成膜温度 (スパッタチャンバ一内の環境温度)を主要なパラメータとし て残留応力が面内方向にぉ 、て格子定数を増加させる方向に 300MPa以上の所 定値となるように制御する。具体的には、圧力 2 X 10— 3Torr、投入パワー (RFパワー ) 3. 5kW、スパッタガスを Arガスとして流量 20sccm、チャンバ一温度を 25°C— 300 。C、ここでは 175°C程度の条件で、膜厚 lOOnm— 500nm (更に好ましくは lOOnm 一 300nm)、ここでは 300nm程度に Mo膜 11を成膜する。
[0042] 続いて、図 6Eに示すように、ポリシリコン薄膜 4a, 4b上でそれぞれ電極形状となる ように Mo膜 11及び SiO膜 5をフォトリソグラフィー及びドライエッチングにより加工す
2
る。
[0043] 続、て、図 6Fに示すように、図中左側であるポリシリコン薄膜 4a側のみを覆うレジス トマスク 13を形成し、ポリシリコン薄膜 4b上の Mo膜 11のみをドライエッチングし、当 該 Mo膜 11を膜厚 lOOnm程度に薄膜ィ匕する。この状態において、ポリシリコン薄膜 4 a上にはゲート絶縁膜 7を介した Moからなる膜厚 300nm程度のゲート電極 12aが、 ポリシリコン薄膜 4b上にはゲート絶縁膜 7を介した Moからなる膜厚 lOOnm程度のゲ ート電極 12bがそれぞれ形成されている。
[0044] ゲート電極 12a, 12bは、上述のように特に膜厚及び成膜温度を主要なパラメータ として制御することにより形成されたものであり、面内方向において格子定数を増加さ せる方向に 300MPa以上の残留応力、ここではゲート電極 12aが 470MPa程度、ゲ ート電極 12bが上記の薄膜ィ匕による効果が加わって 630MPa程度とされている。こ の残留応力により、少なくとも、これらゲート電極 12a, 12bの形成部位であるポリシリ コン薄膜 4a, 4bのチャネル領域では、ポリシリコン薄膜 4a, 4bに引張り応力が印加さ れ、その面方向の格子定数が引張り応力のない状態に比して増カロした状態となる。
[0045] 続いて、図 6Gに示すように、レジストマスク 13をそのままイオン注入のマスクとして 用い、ポリシリコン薄膜 4b側においてゲート電極 12bをマスクとして、ポリシリコン薄膜 4bにおけるゲート電極 12bの両側に n型不純物、ここではリン（P)をイオン注入し、 n 型ソース/ドレイン 9bを形成する。ここで、ポリシリコン薄膜 4b上にゲート絶縁膜 7を 介してゲート電極 12bが形成され、ゲート電極 12bの両側にソース Zドレイン 9bが形 成されてなる nチャネル TFT14bの主要構成が完成する。
[0046] 他方、レジストマスク 13を灰化処理等により除去した後、図 6Hに示すように、ポリシ リコン薄膜 4b側を覆うようにレジストマスク 15を形成し、ポリシリコン薄膜 4a側におい てゲート電極 12aをマスクとして、ポリシリコン薄膜 4aにおけるゲート電極 12aの両側 に p型不純物、ここではホウ素（B)をイオン注入し、 p型ソース Zドレイン 9aを形成す る。そして、レジストマスク 15を灰化処理等により除去することにより、図 61に示すよう に、ポリシリコン薄膜 4a上にゲート絶縁膜 7を介してゲート電極 12aが形成され、ゲー ト電極 12aの両側にソース Zドレイン 9aが形成されてなる pチャネル TFT14aの主要 構成が完成する。
[0047] しかる後、 pチャネル TFT14a及び nチャネル TFT14bを覆う層間絶縁膜の形成や 、ゲート電極 12a, 12b及びソース Zドレイン 9a, 9bと導通するコンタクト孔及び各種 配線層の形成等を経て、本実施形態の CMOSTFTを完成させる。
[0048] 以上説明したように、本実施形態によれば、ポリシリコン薄膜 4a, 4bに歪みを与える ための更なる工程を付加することなぐ容易且つ確実にポリシリコン薄膜 4a, 4bに所 望の歪みを与え、特に nチャネル TFT14bの移動度を向上させることが可能となり、 高性能の CMOSTFTが実現する。
[0049] (変形例）
ここで、第 2の実施形態の変形例について説明する。
図 7A,図 7Bは、本変形例の主要工程を示す概略断面図である。
先ず、図 6A—図 6Eと同様の諸工程を実行する。
[0050] 続いて、図 7Aに示すように、図中左側であるポリシリコン薄膜 4a側のみを覆うレジ ストマスク 13を形成し、ポリシリコン薄膜 4b側において Mo膜 11をマスクとして、ポリシ リコン薄膜 4bにおける Mo膜 11の両側に n型不純物、ここではリン (P)をイオン注入し 、 n型ソース Zドレイン 9bを形成する。
[0051] 続いて、図 7Bに示すように、レジストマスク 13をそのままイオン注入のマスクとして 用い、ポリシリコン薄膜 4b上の Mo膜 11のみをドライエッチングし、当該 Mo膜 11を膜 厚 lOOnm程度に薄膜ィ匕する。この状態において、ポリシリコン薄膜 4a上にはゲート 絶縁膜 7を介した Moからなる膜厚 300nm程度のゲート電極 12aが、ポリシリコン薄 膜 4b上にはゲート絶縁膜 7を介した Moからなる膜厚 lOOnm程度のゲート電極 12b がそれぞれ形成されている。
[0052] しかる後、図 6H,図 61と同様の諸工程を実行した後、 pチャネル TFT14a及び nチ ャネル TFT14bを覆う層間絶縁膜の形成や、ゲート電極 12a, 12b及びソース Zドレ イン 9a, 9bと導通するコンタクト孔及び各種配線層の形成等を経て、本変形例の C MOSTFTを完成させる。
[0053] 以上説明したように、本実施形態によれば、ポリシリコン薄膜 4a, 4bに歪みを与える ための更なる工程を付加することなぐ容易且つ確実にポリシリコン薄膜 4a, 4bに所 望の歪みを与え、特に nチャネル TFT14bの移動度を向上させることが可能となり、 高性能の CMOSTFTが実現する。
[0054] 更に本変形例では、 nチャネル TFT14b側にお!、て、 Mo膜 11を未だゲート電極 1 2bに加工する前に、厚い（ここでは 300nm程度） Mo膜 11をマスクとして Pをイオン注 入する。 nチャネル TFTは、 pチャネル TFTほどイオン注入時の不純物突き抜けの問 題は深刻ではないが、ゲート電極 12bは lOOnm程度と薄いため、ゲート電極 12bを マスクとした場合に不純物突き抜けが問題視される虞れは否定できな 、。そこで本変 形例のように、未だ厚 、Mo膜 11の状態でこれをマスクとしてイオン注入することによ り、工程数を増カロ'煩雑化させることなぐ不純物突き抜けの発生を懸念することなく n チャネル TFT14bを形成することができる。
[0055] (第 3の実施形態）
本実施形態では、第 2の実施形態とほぼ同様の CMOSTFTの構成及び製造方法 を開示するが、 nチャネル TFTのゲート電極の膜厚を pチャネル TFTのそれよりも薄く するに際して、 pチャネル TFTのゲート電極を 2層に形成する点で相違する。図 8A— 図 8Gは、第 3の実施形態による CMOS型のポリシリコン TFT (以下、単に CMOST FTと記す)の製造方法を工程順に示す概略断面図である。なお、第 2の実施形態と 共通する構成部材等については同符号を記す。
[0056] 先ず、図 8Aに示すように、透明絶縁基板、例えばガラス基板 1上に膜厚 400nm程 度の SiO力もなるバッファ一層 2を介して、プラズマ CVD法によりアモルファスシリコ
2
ン薄膜 3を例えば膜厚 65nm程度に成膜する。ここで、成膜時に成膜チャンバ一内 に例えば B H ガスを混入させることにより、アモルファスシリコン薄膜 3中にホウ素（B
2 6
)をドープしている。
[0057] 続いて、図 8Bに示すように、窒素雰囲気中において 550°C程度で 2時間程度の熱 処理を施し、アモルファスシリコン層 3の脱水素化処理を行った後、このアモルファス シリコン薄膜 3にフォトリソグラフィー及びドライエッチングを施し、各々所定のリボンパ ターンの一対のアモルファスシリコン薄膜 3a, 3bに加工する。
[0058] 続いて、図 8Cに示すように、レーザァニールによりアモルファスシリコン薄膜 3a, 3b を結晶化する。具体的には、例えば時間に対して連続的にエネルギーを出力するェ ネルギービーム、ここでは半導体励起 (LD励起）の固体レーザ (DPSSレーザ)であ る Nd:YVOレーザを用いて、出力 6. 5W、スキャン速度 20cmZ秒の条件でァモル
4
ファスシリコン薄膜 3a, 3bにレーザ光を照射し、アモルファスシリコン層 3a, 3bを結晶 化してポリシリコン薄膜 4a, 4bに変換する。そして、リボンパターンのポリシリコン薄膜 4a, 4bにフォトリソグラフィー及びドライエッチングを施し、各々所定のアイランドパタ ーンにカ卩ェする。
[0059] 続いて、図 8Dに示すように、プラズマ CVD法により、ポリシリコン薄膜 4a, 4b上を 覆うように全面に膜厚 30nm程度に SiO膜 5を成膜する。そして、スパッタ法により Si
2
O膜 5上にゲート電極となる高融点金属膜、ここでは Mo膜 21及び Ti膜 22を積層成
2
膜する。ここでは、特に膜厚及び成膜温度 (スパッタチャンバ一内の環境温度)を主 要なパラメータとして残留応力が面内方向にぉ 、て格子定数を増加させる方向に 30 OMPa以上の所定値となるように制御する。
[0060] 具体的には、 Mo膜 21については、圧力 2 X 10— 3Torr、投入パワー（RFパワー） 3 . 5kW、スパッタガスを Arガスとして流量 20sccm、チャンバ一温度を 25°C— 300°C 、ここでは 175°C程度の条件で、 Mo膜 21及び Ti膜 22の積層膜厚が lOOnm— 500 nm (更に好ましくは lOOnm— 300nm)となるように、ここでは lOOnm程度に Mo膜 2 1を成膜する o
[0061] 他方、 Ti膜 22については、圧力 2 X 10— 3Torr、投入パワー（DCパワー） 2. OkW、 スパッタガスを Arガスとして流量 125sccm、チャンバ一温度を 25°C— 300°C、ここで は 125°C程度の条件で、 Mo膜 21及び Ti膜 22の積層膜厚が lOOnm— 500nm (更 に好ましくは lOOnm— 300nm)となるように、ここでは 200nm程度に Ti膜 22を成膜 する。
[0062] 続いて、図 8Eに示すように、ポリシリコン薄膜 4a, 4b上でそれぞれ電極形状となる ように Ti膜 22、 Mo膜 21及び SiO膜 5をフォトリソグラフィー及びドライエッチングによ
2
り加工する。
[0063] 続いて、図 8Fに示すように、図中左側であるポリシリコン薄膜 4a側のみを覆うレジス トマスク 13を形成し、ポリシリコン薄膜 4b上の Mo膜 21をエッチングストッパーとして T i膜 22のみをドライエッチングし、当該 Mo膜 21のみを残す。この場合、 Moと Tiのェ ツチング速度の相違を利用し、 Mo膜 21をエッチングストッパーとして用いるため、例 えば単層の高融点金属膜をドライエッチングして膜厚制御する場合に比して、より容 易に Mo膜 21のみを残した所期の膜厚 (ここでは lOOnm程度）を達成することが可 能となる。
[0064] この状態において、ポリシリコン薄膜 4a上にはゲート絶縁膜 7を介した Mo及び Tiが 積層してなる膜厚 300nm程度のゲート電極 23aが、ポリシリコン薄膜 4b上にはゲート 絶縁膜 7を介した Moからなる膜厚 lOOnm程度のゲート電極 23bがそれぞれ形成さ れている。
[0065] ゲート電極 23a, 23bは、上述のように特に膜厚及び成膜温度を主要なパラメータ として制御することにより形成されたものであり、面内方向において格子定数を増加さ せる方向に 300MPa以上の残留応力、ここでは特にゲート電極 23bが上記の薄膜 ィ匕による効果が加わって 630MPa程度とされている。この残留応力により、少なくとも 、これらゲート電極 23a, 23bの形成部位であるポリシリコン薄膜 4a, 4bのチャネル領 域では、ポリシリコン薄膜 4a, 4bに引張り応力が印加され、その面方向の格子定数 が引張り応力のない状態に比して増加した状態となる。
[0066] 続いて、図 8Gに示すように、レジストマスク 13をそのままイオン注入のマスクとして 用い、ポリシリコン薄膜 4b側においてゲート電極 23bをマスクとして、ポリシリコン薄膜 4bにおけるゲート電極 23bの両側に n型不純物、ここではリン（P)をイオン注入し、 n 型ソース/ドレイン 9bを形成する。ここで、ポリシリコン薄膜 4b上にゲート絶縁膜 7を 介してゲート電極 12bが形成され、ゲート電極 12bの両側にソース Zドレイン 9bが形 成されてなる nチャネル TFT24bの主要構成が完成する。
[0067] 他方、レジストマスク 13を灰化処理等により除去した後、図 8Hに示すように、ポリシ リコン薄膜 4b側を覆うようにレジストマスク 15を形成し、ポリシリコン薄膜 4a側におい てゲート電極 23aをマスクとして、ポリシリコン薄膜 4aにおけるゲート電極 23aの両側 に p型不純物、ここではホウ素（B)をイオン注入し、 p型ソース Zドレイン 9aを形成す る。そして、レジストマスク 15を灰化処理等により除去することにより、図 81に示すよう に、ポリシリコン薄膜 4a上にゲート絶縁膜 7を介してゲート電極 23aが形成され、ゲー ト電極 23aの両側にソース Zドレイン 9aが形成されてなる pチャネル TFT24aの主要 構成が完成する。
[0068] しかる後、 pチャネル TFT24a及び nチャネル TFT24bを覆う層間絶縁膜の形成や 、ゲート電極 23a, 23b及びソース Zドレイン 9a, 9bと導通するコンタクト孔及び各種 配線層の形成等を経て、本実施形態の CMOSTFTを完成させる。
[0069] 以上説明したように、本実施形態によれば、ポリシリコン薄膜 4a, 4bに歪みを与える ための更なる工程を付加することなぐ容易且つ確実にポリシリコン薄膜 4a, 4bに所 望の歪みを与え、特に nチャネル TFT24bの移動度を向上させることが可能となり、 高性能の CMOSTFTが実現する。
[0070] (変形例）
ここで、第 3の実施形態の変形例について説明する。
図 9A,図 9Bは、本変形例の主要工程を示す概略断面図である。
先ず、図 8A—図 8Eと同様の諸工程を実行する。
[0071] 続いて、図 9Aに示すように、図中左側であるポリシリコン薄膜 4a側のみを覆うレジ ストマスク 13を形成し、ポリシリコン薄膜 4b側において Ti膜 22及び Mo膜 21をマスク として、ポリシリコン薄膜 4bにおける Mo膜 11の両側に n型不純物、ここではリン (P) をイオン注入し、 n型ソース/ドレイン 9bを形成する。
[0072] 続いて、図 9Bに示すように、レジストマスク 13をそのままイオン注入のマスクとして 用い、ポリシリコン薄膜 4b上の Mo膜 21をエッチングストッパーとして Ti膜 22のみをド ライエッチングし、当該 Mo膜 21のみを残す。この場合、 Moと Tiのエッチング速度の 相違を利用し、 Mo膜 21をエッチングストッパーとして用いるため、例えば単層の高 融点金属膜をドライエッチングして膜厚制御する場合に比して、より容易に Mo膜 21 のみを残した所期の膜厚 (ここでは lOOnm程度)を達成することが可能となる。
[0073] この状態において、ポリシリコン薄膜 4a上にはゲート絶縁膜 7を介した Mo及び Tiが 積層してなる膜厚 300nm程度のゲート電極 23aが、ポリシリコン薄膜 4b上にはゲート 絶縁膜 7を介した Moからなる膜厚 lOOnm程度のゲート電極 23bがそれぞれ形成さ れている。
[0074] しかる後、図 6H,図 61と同様の諸工程を実行した後、 pチャネル TFT24a及び nチ ャネル TFT24bを覆う層間絶縁膜の形成や、ゲート電極 23a, 23b及びソース Zドレ イン 9a, 9bと導通するコンタクト孔及び各種配線層の形成等を経て、本変形例の C MOSTFTを完成させる。
[0075] 以上説明したように、本実施形態によれば、ポリシリコン薄膜 4a, 4bに歪みを与える ための更なる工程を付加することなぐ容易且つ確実にポリシリコン薄膜 4a, 4bに所 望の歪みを与え、特に nチャネル TFT24bの移動度を向上させることが可能となり、 高性能の CMOSTFTが実現する。
[0076] 更に本変形例では、 nチャネル TFT24b側にぉ 、て、未だ Ti膜 22をエッチング除 去してゲート電極 23bを形成する前に、厚い（ここでは 300nm程度) Ti膜 22及び Mo 膜 21をマスクとして Pをイオン注入する。 nチャネル TFTは、 pチャネル TFTほどィォ ン注入時の不純物突き抜けの問題は深刻ではないが、ゲート電極 23bは lOOnm程 度と薄いため、ゲート電極 23bをマスクとした場合に不純物突き抜けが問題視される 虞れは否定できない。そこで本変形例のように、未だ厚い Ti膜 22及び Mo膜 21の状 態でこれをマスクとしてイオン注入することにより、工程数を増カロ'煩雑ィ匕させることな く、不純物突き抜けの発生を懸念することなく nチャネル TFT12bを形成することがで きる。
[0077] なお、本発明は上記の第 1一第 3の実施形態や諸変形例に限定されるものではな い。例えば、第 2及び第 3の実施形態やこれらの変形例において、 pチャネル TFTの ゲート電極の膜厚を nチャネル TFTのゲート電極の膜厚よりも薄く形成するようにして も良い（即ちこの場合、図 6A—図 61、図 7A,図 7B、図 8A—図 81、図 9A,図 9Bに おいて、左右の図示が逆となる。 ) o特に、図 7A,図 7B、図 9A,図 9Bの各変形例に 対応して、 ρチャネル TFTのゲート電極の膜厚を nチャネル TFTのゲート電極の膜厚 よりも薄く形成する場合、 pチャネル TFTではイオン注入時の不純物突き抜けの問題 は深刻である。この場合に、厚い高融点金属膜 (Mo膜、または Mo膜及び Ti膜)が 電極形状に形成された状態でイオン注入することにより、工程数を増加'煩雑化させ ることなく、不純物突き抜けの発生を懸念することなく pチャネル TFTを形成すること ができる。
産業上の利用可能性
[0078] 本発明によれば、半導体薄膜に歪みを与えるための更なる工程を付加することなく 、容易且つ確実に半導体薄膜に所望の歪みを与えて移動度を向上させることを実現 する信頼性の高!、薄膜半導体装置が実現する。

Claims

請求の範囲
[1] 絶縁基板と、
前記絶縁基板にパターン形成されてなる半導体薄膜と、
前記半導体薄膜上にゲート絶縁膜を介してパターン形成されてなるゲート電極と を含み、
前記ゲート電極は、その膜厚が lOOnm— 500nmの範囲内の値であり、その面内 方向にお 、て格子定数を増加させる方向に 300MPa以上の残留応力を有してなる ことを特徴とする薄膜半導体装置。
[2] 前記ゲート電極は、その膜厚が lOOnm— 300nmの範囲内の値とされてなることを 特徴とする請求項 1に記載の薄膜半導体装置。
[3] 前記半導体薄膜は、少なくともそのチャネル領域における結晶粒径力 OOnm以上 であるシリコン膜からなることを特徴とする請求項 2に記載の薄膜半導体装置。
[4] 前記半導体薄膜は、シリコン膜からなり、少なくともそのチャネル領域におけるラマ ン散乱法によるラマンピークの波数が 517Zcm以下であることを特徴とする請求項 2 に記載の薄膜半導体装置。
[5] 前記半導体薄膜は、シリコン膜からなり、少なくともそのチャネル領域におけるラマ ン分光法によるラマンピークの波数が、前記ゲート電極の形成される前の前記波数 に対して低波数側に 0. 2Zcm以上シフトしていることを特徴とする請求項 2に記載 の薄膜半導体装置。
[6] 前記ゲート電極は、 Mo、 W、 Ti、 Nb、 Re及び Ruの金属群から選ばれた 1種の金 属、前記金属群から選ばれた複数の金属の合金、又は前記金属群から選ばれた複 数の金属の積層構造を含むものであることを特徴とする請求項 2に記載の薄膜半導 体装置。
[7] 一対の前記半導体薄膜を備え、前記各半導体薄膜上に前記ゲート絶縁膜を介し て前記各ゲート電極がそれぞれ形成されており、
一方の前記ゲート電極は他方の前記ゲート電極よりも薄く形成されてなることを特 徴とする請求項 2に記載の薄膜半導体装置。
[8] 前記他方の前記ゲート電極は前記一方の前記ゲート電極よりも多層に形成されて いることを特徴とする請求項 7に記載の薄膜半導体装置。
[9] 絶縁基板上に半導体薄膜をパターン形成する工程と、
前記半導体薄膜上にゲート絶縁膜を介してゲート電極をパターン形成する工程と を含み、
前記ゲート電極を、その膜厚を lOOnm— 500nmの範囲内の値に調節して、その 残留応力が面内方向にぉ 、て格子定数を増加させる方向に 300MPa以上となるよ うに形成し、前記半導体薄膜に前記残留応力に起因した引張り応力を与え、その面 方向の格子定数を前記引張り応力のない状態に比して増カロした状態に制御すること を特徴とする薄膜半導体装置の製造方法。
[10] 前記ゲート電極を、その膜厚を lOOnm— 300nmの範囲内の値に調節して、その 残留応力が面内方向にぉ 、て格子定数を増加させる方向に 300MPa以上となるよ うに形成することを特徴とする請求項 9に記載の薄膜半導体装置の製造方法。
[11] 前記ゲート電極を、その膜厚を lOOnm— 300nmの範囲内の値に、成膜時の環境 温度を 25°C— 300°Cの範囲内の値にそれぞれ調節して、その残留応力が面内方向 にお 、て格子定数を大きくする方向に 300MPa以上となるように形成することを特徴 とする請求項 9に記載の薄膜半導体装置の製造方法。
[12] 前記絶縁基板上に非晶質状態の前記半導体薄膜をパターン形成した後、前記半 導体薄膜にレーザ光を照射して、当該半導体薄膜を結晶化することを特徴とする請 求項 11に記載の薄膜半導体装置の製造方法。
[13] 前記半導体薄膜をシリコン膜として、少なくともそのチャネル領域における結晶粒径 を 400nm以上とすることを特徴とする請求項 11に記載の薄膜半導体装置の製造方 法。
[14] 前記ゲート電極を、 Mo、 W、 Ti、 Nb、 Re及び Ruの金属群から選ばれた 1種の金 属、前記金属群から選ばれた複数の金属の合金、又は前記金属群から選ばれた複 数の金属の積層構造を含む材料により形成することを特徴とする請求項 11に記載の 薄膜半導体装置の製造方法。
[15] 前記絶縁基板上に一対の前記半導体薄膜を同時形成し、
前記各半導体薄膜上にゲート絶縁膜を介して前記各ゲート電極を、一方の前記ゲ ート電極を他方の前記ゲート電極よりも薄くなるように形成することを特徴とする請求 項 11に記載の薄膜半導体装置の製造方法。
[16] 前記各ゲート電極を、前記他方の前記ゲート電極の膜厚に同時形成した後、前記 一方の前記ゲート電極のみをエッチングして薄く加工することを特徴とする請求項 15 に記載の薄膜半導体装置の製造方法。
[17] 前記各ゲート電極を、前記他方の前記ゲート電極の膜厚に同時形成し、前記一方 の前記ゲート電極の形成された前記半導体薄膜に不純物を導入した後、前記一方 の前記ゲート電極のみをエッチングして薄く加工することを特徴とする請求項 15に記 載の薄膜半導体装置の製造方法。
[18] 前記各ゲート電極を、前記他方の前記ゲート電極の膜厚となるように複数の金属層 を積層して同時形成した後、前記一方の前記ゲート電極のみについて少なくとも最 上層の前記金属層をエッチングして、前記一方の前記ゲート電極を薄く加工すること を特徴とする請求項 15に記載の薄膜半導体装置の製造方法。
[19] 前記各ゲート電極を、前記他方の前記ゲート電極の膜厚となるように複数の金属層 を積層して同時形成し、前記一方の前記ゲート電極の形成された前記半導体薄膜 に不純物を導入した後、前記一方の前記ゲート電極のみについて少なくとも最上層 の前記金属層をエッチングして、前記一方の前記ゲート電極を薄く加工することを特 徴とする請求項 15に記載の薄膜半導体装置の製造方法。
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