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WO2005076369A1 - 高耐電圧ワイドギャップ半導体装置及び電力装置 - Google Patents

高耐電圧ワイドギャップ半導体装置及び電力装置 Download PDF

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WO2005076369A1
WO2005076369A1 PCT/JP2005/001705 JP2005001705W WO2005076369A1 WO 2005076369 A1 WO2005076369 A1 WO 2005076369A1 JP 2005001705 W JP2005001705 W JP 2005001705W WO 2005076369 A1 WO2005076369 A1 WO 2005076369A1
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WO
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junction
semiconductor
layer
semiconductor region
electrode
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Application number
PCT/JP2005/001705
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English (en)
French (fr)
Inventor
Yoshitaka Sugawara
Original Assignee
The Kansai Electric Power Co., Inc.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by The Kansai Electric Power Co., Inc. filed Critical The Kansai Electric Power Co., Inc.
Priority to EP05709770A priority Critical patent/EP1713130A4/en
Priority to US10/588,523 priority patent/US20070170436A1/en
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Definitions

  • the present invention relates to a wide gap semiconductor device, and more particularly to a high withstand voltage side gap semiconductor device having a high withstand voltage and a power device having the same.
  • Wide-gap semiconductor materials such as silicon carbide (SiC) have excellent properties such as a dielectric breakdown electric field strength of about 10 times higher than silicon (Si). It is attracting attention as a material suitable for high withstand voltage power semiconductor devices having withstand voltage characteristics.
  • Bipolar semiconductor devices such as pin diodes, bipolar transistors, and GTOs using wide gap semiconductor materials have higher built-in voltages than bipolar semiconductor devices such as Schottky diodes and MOSFETs.
  • the loss is small because the on-resistance is greatly reduced due to conductivity modulation of the drift layer due to the injection of minority carriers. For this reason, in applications that handle high voltages and large currents, such as power applications, bipolar semiconductor elements are often used to reduce loss.
  • the forward voltage of a SiC pin diode is about 1Z3 of that of a Si pin diode, and the speed at turn-off
  • the reverse recovery time corresponding to is as fast as about 1Z20 or less. From these points, the power loss of the SiC pin diode is reduced to about 1Z5 or less of Si, which can greatly contribute to energy saving.
  • SiC-pin diodes SiC-npn transistors, SiC-SIAFETs, SiC-S1JFETs, SiC-IGBTs, etc.
  • Non-Patent Documents SiC-GTO and the like using a p-type semiconductor layer having a polarity opposite to that of a pin diode as a drift layer have been developed (for example, Non-Patent Document 2).
  • a main junction an end of a pn junction (hereinafter, referred to as a main junction) that forms an active region serving as a main path of a current flowing through the bipolar semiconductor element. It is necessary to reduce the electric field concentration in the part. In order to reduce this electric field concentration, the conventional SiC bipolar semiconductor device uses an electric field so that it contacts the end of the main junction. A relaxation region and an electric field relaxation layer are provided. A conventional SiC-pin diode having an electric field relaxation layer will be described with reference to FIG.
  • FIG. 7 is a cross-sectional view of a planar type high withstand voltage pin diode disclosed in Non-Patent Document 3.
  • a drift layer 105 is formed on an upper surface of a substrate 103 (anode region) of a p + type SiC semiconductor having an anode electrode 101 on a lower surface by epitaxy growth of a p ⁇ type SiC semiconductor.
  • a cathode region 109 of an n + type SiC semiconductor is formed in the central portion of the drift layer 105 by ion implantation.
  • a JTE (Junction Termination Extension) layer 107 of an n-type SiC semiconductor serving as an electric field relaxation layer is provided so as to be in contact with the end 112 of the force source region 109.
  • JTE Joint Termination Extension
  • the junction between the force sword region 109 and the drift layer 105 is the main junction 110.
  • a force source electrode 113 is provided in contact with the force source region 109, and a surface protective film 111 is provided on the remaining surface. It is desired that the JTE layer 107 has a lower impurity concentration than that of the force sword region 109.
  • an electric field relaxation layer also called RESURF (Reduced surface field) in the art.
  • RESURF Reduced surface field
  • a layer having a lower concentration than that of the JTE layer 107 is provided at the end of the main junction 110 so that a depletion layer spreads inside RESURF when a reverse voltage is applied.
  • RESURF When a reverse voltage close to the withstand voltage is applied, RESURF is almost completely depleted, and the electric field inside RESURF becomes almost even, sharing the applied voltage.
  • the electric field concentration in and around the main junction 110 is reduced, and a high withstand voltage is realized.
  • Non-Patent Document 1 edited by Hiroyuki Matsunami, “Semiconductor SiC Technology and Applications”, Nikkan Kogyo Shimbun, March 31, 2003, pp. 218-221
  • Non-Patent Document 2 A.K.Agarwal et.al, Materials Science Forum, Volume 389-393, 2002, 1349-1352
  • Non-Patent Document 3 K. Chatty et.al, Materials Science Forum, Volume 338-342, 2000 Year, pp. 1331-1334
  • the wide gap bipolar semiconductor device having the above-described conventional configuration has a conduction time (time of use) as reported in Materia Norezu Science Forum, Vol. 389-393, pages 1259-1264, published in 2002.
  • this phenomenon is referred to as “forward voltage degradation phenomenon”.
  • the root cause of the forward voltage degradation phenomenon is a linear crystal defect caused by crystal dislocation called a “basal plane dislocation” propagating from the substrate 103 to the drift layer 105. Numerous planar defects called stacking faults are generated from these dislocations.
  • This stacking fault easily causes the recombination of electrons and holes, and consequently increases the resistance of the drift layer 105 and increases the forward voltage.
  • the stacking fault grows so as to be spread in the drift layer 105 by being stimulated by the energy released during the recombination and the heat generated by the forward current. Since the power source region 109 and the JTE layer 107 are formed by ion implantation, there are many crystal defects at the junction with the drift layer 105.
  • stacking faults which are crystal defects originating from the basal plane dislocations of the substrate 103 and the drift layer 105, are generated and expanded as described above.
  • stacking faults are expanded in the drift region 105 below the force source region 109 and the JTE layer 107 based on the crystal defects, and deterioration proceeds.
  • the stacking faults that have expanded into the drift layer 105 below the JTE layer 107 also enter the drift layer 105 between the force sword region 109 and the substrate 103, and expand the stacking faults throughout the drift layer 105.
  • the density of stacking faults is increased by tl. As the density of stacking faults increases and the forward voltage increases, the heat generated inside the diodes increases, which further promotes the growth of stacking faults.
  • the forward voltage at a forward current density lOOAZcm 2 of 3.5V is brand new when it is new.
  • Shikakashi forward voltage after energization for 1 hour at a current density LOOAZcm 2 is increases to 20V.
  • the degree of increase of the forward voltage shows a tendency to be saturated, but still increases gradually.
  • Forward direction The power loss generated inside the pin diode increases significantly due to the increase in voltage, and the heat generated by the pin diode may destroy the element.
  • a wide-gap bipolar semiconductor device such as SiC has very excellent initial characteristics as compared with a Si semiconductor device, but deteriorates quickly and has extremely low reliability. Therefore, it has been difficult to realize a highly reliable power converter such as an inverter capable of operating for a long time with a small power loss by using a wide gap bipolar semiconductor element.
  • a forward voltage degradation occurs due to a defect generated below the JTE layer 107.
  • the forward current does not flow through only the main junction 110, the force sword region 109, the JTE layer 107 of the electric field relaxation layer, and the It also flows through the drift layer 105. For this reason, stacking faults also occur in the drift layer 105 below the JTE layer 107, which expands. Therefore, forward voltage deterioration is further promoted.
  • JTE layer 107 Since JTE layer 107 is formed around main junction 110, it occupies a relatively large area. When the area of the JTE layer 107 is relatively large compared to the area of the main junction 110, the influence on the forward voltage degradation is increased. In addition, since the withstand voltage is high and the pin diode has a higher drift layer 105 force S thickness, stacking faults generated from a defect at the bottom of the JTE layer 107 also occur in the drift layer 105 below the main junction 110. Invading. Therefore, there is a possibility that the forward voltage deterioration is further accelerated.
  • a substrate of a wide-gap bipolar semiconductor such as SiC is usually formed so that its surface has a predetermined angle with respect to a crystal plane.
  • This angle is referred to in the art as the off angle and is typically less than 15 degrees.
  • the off angle is typically less than 15 degrees.
  • the above-mentioned line defect called basal plane dislocation is formed and propagated in an epitaxial growth layer such as a drift layer at the same angle as the off-angle with respect to the substrate surface.
  • a plane defect called a stacking fault is generated based on this. Therefore, stacking faults exist on a two-dimensional plane obliquely blocking the current flowing between the element surface and the substrate. And the forward voltage deterioration is increased.
  • a line defect called a basal plane dislocation is formed and propagates in the epitaxial growth layer in a direction perpendicular to the substrate surface.
  • a plane defect called a stacking fault generated based on this is present in parallel to a current flowing between the element surface and the substrate. For this reason, the degree of blocking the current flow is small compared to stacking faults having an off angle that obliquely blocks the current.
  • electrons and holes flow in the crystal while performing Brownian motion, recombination of electrons and holes occurs even in stacking faults perpendicular to the substrate, causing deterioration of the forward voltage.
  • the wide gap semiconductor device of the present invention has p-type and n-type conductive semiconductor regions that operate as bipolar semiconductor elements.
  • the wide gap semiconductor device is provided in a first pn junction forming a current path in the semiconductor region, and in one of the semiconductor regions of the semiconductor region so as to be separated from an end of the first pn junction.
  • An electric field relaxation layer having a conductivity type different from a conductivity type of a surrounding semiconductor region in one semiconductor region and forming a second pn junction with the surrounding semiconductor region is provided.
  • a first electrode serving as a current path of the bipolar semiconductor device is electrically connected to the other semiconductor region forming the first pn junction, and is connected to the first pn junction and the second pn junction.
  • the semiconductor region is opposed to the semiconductor region between the two via the electric insulating film.
  • the one semiconductor region is provided with a second electrode.
  • the forward current flows only through the first pn junction, and the electric field relaxation layer and the second pn junction force. Very little current flows through the junction. Therefore, stacking faults due to the forward current are formed in the region where the forward current flows in the semiconductor region facing the first pn junction, and stacking faults hardly occur in the semiconductor region facing the electric field relaxation layer. As a result, in the semiconductor region opposed to the first pn junction, the growth and growth of stacking faults are suppressed, and the deterioration of the semiconductor element is small.
  • a first electrode electrically connected to a semiconductor region forming a first pn junction is connected to a semiconductor region between the first pn junction and the electric field relaxation layer via an insulating film. And are configured to face each other.
  • a wide gap semiconductor device includes P-type and n-type conductive semiconductor regions that operate as bipolar semiconductor elements.
  • the wide-gap semiconductor device is provided in a first pn junction forming a current path in the semiconductor region, and in one of the semiconductor regions of the semiconductor region apart from an end of the first pn junction;
  • An electric field relaxation layer having a conductivity type different from the conductivity type of the surrounding semiconductor region in one semiconductor region and forming a second pn junction with the surrounding semiconductor region is provided.
  • a first electrode serving as a current path of the bipolar semiconductor element is electrically connected to the other semiconductor region forming the first pn junction, and is connected to the first pn junction and the second pn junction.
  • the semiconductor region is opposed to the semiconductor region between the junction through the electric insulating film.
  • a second electrode is provided in the one semiconductor region.
  • the first electrode is connected to the first electrode via the electric insulating film.
  • An electric field effect is applied to the semiconductor region between the pn junction and the second pn junction. Due to this electric field effect, the first pn junction and the second pn junction are electrically connected.
  • the forward current flows only through the first pn junction, and the electric field relaxation layer and the second pn junction Very little current flows through the junction. Therefore, stacking faults due to the forward current are formed in the region where the forward current flows in the semiconductor region facing the first pn junction, and stacking faults hardly occur in the semiconductor region facing the electric field relaxation layer. As a result, growth and expansion of stacking faults in the semiconductor region facing the first pn junction are suppressed, and deterioration of the semiconductor element is reduced. Absent.
  • a first electrode electrically connected to a semiconductor region forming a first pn junction is connected to a semiconductor region between the first pn junction and the electric field relaxation layer via an insulating film. And are configured to face each other. Therefore, when a reverse voltage is applied to the first electrode, a charge having a polarity opposite to the polarity of the applied voltage is applied to the semiconductor region between the end of the first pn junction and the electric field relaxation layer due to an electric field effect. That is, electrons or holes gather. As a result, the first pn junction and the second pn junction are electrically connected, and a high withstand voltage can be realized.
  • the depletion layer expands in the semiconductor region including the first pn junction and the second pn junction, electric field concentration on the end of the first pn junction is avoided, and the electric field relaxation layer is formed by the first pn junction. An electric field relaxation effect equivalent to the configuration in contact with the end is obtained. Thus, a wide-gap semiconductor device having high withstand voltage characteristics and a long life can be realized.
  • a wide gap semiconductor device includes a semiconductor layer of a first conductivity type, and a second conductivity type forming a first pn junction with the semiconductor layer of the first conductivity type. It has a mesa-type semiconductor layer.
  • An electric field relaxation layer of a second conductivity type is formed in the semiconductor layer of the first conductivity type at a distance from the first pn junction.
  • the first electrode is opposed to the semiconductor layer between the first pn junction and the electric field relaxation layer via an electric insulating film, and is connected to the mesa semiconductor layer.
  • the second electrode is provided on the semiconductor layer of the first conductivity type.
  • the first electrode reverses the semiconductor device due to the electric field effect applied to the semiconductor layer between the first pn junction and the electric field relaxation layer via the electric insulating film.
  • the first pn junction and the electric field relaxation layer are electrically connected, and at the time of forward bias, they are electrically separated from each other. This prevents the forward current from flowing through the electric field relaxation layer, reduces the deterioration of the forward voltage characteristics without deteriorating the high withstand voltage characteristics, and realizes both high withstand voltage and high reliability.
  • a wide-gap semiconductor device includes a semiconductor layer of a first conductivity type and a planar layer of a second conductivity type forming a first pn junction with the semiconductor layer of the first conductivity type.
  • An electric field relaxation layer of a second conductivity type is formed in the semiconductor layer of the first conductivity type at a distance of a first pn junction force.
  • the first electrode is connected to the first pn junction.
  • the semiconductor layer is opposed to the semiconductor layer between the electric field relaxation layer via an electric insulating film, and is connected to the planar semiconductor layer.
  • the second electrode is connected to the semiconductor layer of the first conductivity type.
  • the semiconductor is formed by the electric field effect that the first electrode gives to the semiconductor layer between the first pn junction and the electric field relaxation layer via the electric insulating film.
  • the first pn junction and the electric field relaxation layer are electrically connected, and when forward biased, they are electrically separated from each other.
  • the forward current is prevented from flowing through the electric field relaxation layer, the deterioration of the forward voltage characteristics is reduced without deteriorating the high withstand voltage characteristics, and both high withstand voltage and high reliability can be realized.
  • a wide-gap semiconductor device includes P-type and n-type conductive semiconductor regions that operate as bipolar semiconductor elements.
  • the wide gap semiconductor device includes a first pn junction forming a current path in the semiconductor region, and a second semiconductor forming the first pn junction apart from an end of the first pn junction.
  • An electric field relaxation layer provided in the region and having a conductivity type different from that of the second semiconductor region and forming a second pn junction.
  • the wide gap semiconductor device may further include a third semiconductor region having a conductivity type different from at least one of the first semiconductor regions formed on the first semiconductor region forming the first pn junction. Have.
  • the first electrode is electrically connected to the third semiconductor region, and an end is electrically insulated in a second semiconductor region between the first pn junction and the second pn junction. They face each other via the membrane.
  • the second electrode is electrically connected to a first semiconductor region forming the first pn junction.
  • the wide gap semiconductor device further includes a fourth semiconductor region of a conductivity type different from that of the second semiconductor region, provided on a surface of the second semiconductor region opposite to a surface having the first pn junction; and A third electrode provided in the fourth semiconductor region.
  • the first electrode when a high bias voltage is applied to the wide gap semiconductor device, the first electrode is connected to the first pn junction and the second pn junction via the electrical insulating film.
  • the first pn junction and the second pn junction are electrically connected by the electric field effect applied to the second semiconductor region between them, and when a low forward bias voltage is applied, they are electrically separated from each other. You. This prevents current from flowing through the electric field relaxation layer.
  • high withstand voltage While maintaining this, it is possible to reduce forward voltage deterioration, deterioration of on-gate current characteristics and controllable current characteristics, and achieve both high withstand voltage and high reliability.
  • a wide-gap semiconductor device has P-type and n-type conductive semiconductor regions that operate as a bipolar semiconductor element.
  • the wide-gap semiconductor device includes at least two first pn junctions forming a current path in the semiconductor region, and a first pn junction forming an end force of the first pn junction apart from the first pn junction.
  • An electric field relaxation layer having a conductivity type different from that of the first semiconductor region and forming a second pn junction.
  • the wide gap semiconductor device further has at least one third semiconductor region of a conductivity type different from that of the second semiconductor region formed in one of the second semiconductor regions forming the first pn junction. .
  • the first electrode is electrically connected to the third semiconductor region, and an end of the first electrode faces a semiconductor region between the first pn junction and the second pn junction via an electrical insulating film. ing.
  • the second electrode is electrically connected to the other fourth semiconductor region forming the first pn junction.
  • the third electrode faces a semiconductor region between the at least two first pn junctions via an insulating film.
  • the fourth electrode is provided in the fourth semiconductor region.
  • the first electrode when the forward bias voltage of the wide gap semiconductor device is high, the first electrode is connected between the first pn junction and the second pn junction via the electric insulating film. Due to the electric field effect applied to the semiconductor region, the first pn junction and the second pn junction are electrically connected.
  • the forward bias voltage is low, the two are electrically separated from each other, and the current flows through the electric field relaxation layer. Avoid flowing. As a result, a forward voltage degradation is reduced while maintaining a high withstand voltage, and an increase in power loss can be suppressed, and a semiconductor device having both high withstand voltage and high reliability can be realized.
  • the power device of the present invention includes a wide gap semiconductor device as a control element.
  • the wide gap semiconductor device has at least two first pn junctions having p-type and n-type conductive semiconductor regions operating as bipolar semiconductor elements and forming a current path in the semiconductor regions; and A second pn junction is formed in a first semiconductor region that is separated from an end of the pn junction and forms the first pn junction and has a different conductivity type from the first semiconductor region. It has an electric field relaxation layer.
  • the wide gap semiconductor device further comprises: The at least one third semiconductor region having a conductivity type different from that of the second semiconductor region formed in the one second semiconductor region forming the first pn junction and the third semiconductor region are electrically connected to each other.
  • the wide-gap semiconductor device further includes a second electrode electrically connected to the other fourth semiconductor region forming the first pn junction, and a semiconductor between the at least two first pn junctions. In the region, a third electrode facing through an insulating film and a fourth electrode connected to the fourth semiconductor region are provided.
  • the first electrode when the forward bias voltage is high, the first electrode is connected to the first pn junction and the second pn junction via the electric insulating film.
  • the first pn junction and the second pn junction are electrically connected by the electric field effect on the semiconductor region between them, and when the forward bias voltage is low, the two are electrically separated from each other, and Make sure that no current flows through.
  • the wide gap semiconductor device can reduce forward voltage degradation while maintaining high withstand voltage, and can suppress an increase in power loss. Therefore, in the power device including the wide gap semiconductor device of the present invention, power loss can be suppressed, and both high withstand voltage and high reliability can be realized.
  • stacking faults that occur when a forward current flows through a wide gap semiconductor device are mainly formed in a portion of the semiconductor region where a forward current flows, so that the stacking faults Growth expansion is suppressed, and an increase in forward voltage due to an increase in stacking faults can be suppressed.
  • FIG. 1 is a cross-sectional view of a mesa-structured SiC-pin diode which is a wide gap semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a planar-structured SiC pin diode that is a wide-gap semiconductor device according to a second embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of a mesa-structured SiC-GTO which is a wide gap semiconductor device according to a third embodiment of the present invention.
  • FIG. 4 is a sectional view of a mesa-structure SiC-MOSFET which is a wide-gap semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 5 is a circuit diagram of an inverter using a SiC-MOSFET according to a fourth embodiment.
  • FIG. 6 is a cross-sectional view showing a configuration example in which a stopper 3 is provided in a gap between both ends of an ohmic contact layer 8 and an insulating film 17 in the SiC pin diode shown in FIG. 1 of the present invention. It is a figure.
  • FIG. 7 is a cross-sectional view of a SiC-pin diode having a planar structure, which is a conventional wide gap semiconductor device.
  • FIGS. 1 to 6 preferred embodiments of the high withstand voltage wide gap semiconductor device and the power device of the present invention will be described with reference to FIGS. 1 to 6.
  • the high withstand voltage wide gap semiconductor device of each embodiment is not shown, the plan view is circular, square, rectangular, or the like.
  • FIG. 1 is a cross-sectional view of an SiC-pin junction diode having a mesa structure, which is a high withstand voltage wide gap semiconductor device according to a first embodiment of the present invention.
  • an impurity concentration of IX 10 14 cm ⁇ 3 and a thickness of 75 ⁇ m are placed on an n + type SiC semiconductor substrate 11 acting as a force source with an impurity concentration of l X 10 19 cm to a thickness of 400 / zm.
  • the drift layer 12 of an ⁇ -type SiC semiconductor is formed by an epitaxy growth technique.
  • a force source electrode 19 (second electrode) made of gold, copper, or the like is provided via an ohmic contact layer 10 for maintaining a good electrical connection state.
  • a contact layer 14 of 0.2 ⁇ m ⁇ + type SiC semiconductor is sequentially formed by an epitaxy growth technique.
  • Junction 2 (first pn junction) is formed between drift layer 12 and anode layer 13.
  • etching is performed leaving a central portion of the element surface to form a mesa structure.
  • the height of the mesa is about 2 m.
  • the forces at both ends of the anode layer 13 are also separated from the drift layer 12 exposed by the etching by about 3 ⁇ m, respectively, so that the impurity concentration is 3.5 ⁇ 10 17 cm ⁇ 3 , the thickness is 0.7 m,
  • a JTE (Junction Termination Extension) layer 15 that is an electric field relaxation layer of a ⁇ -type SiC semiconductor having a length of about 150 ⁇ m is formed by ion implantation technology. Even if the distance of 3 ⁇ m, which separates the JTE layer 15 from both ends of the anode layer 13, was about 0.5 ⁇ m, no problem occurred.
  • junction 4 (second pn junction) is formed between JTE layer 15 and drift layer 12. Further, at an impurity concentration of 8 ⁇ 10 18 cm- 3 at a distance of about 30 ⁇ m from the JTE layer 15, n
  • the channel stopper layer 16 of the type SiC semiconductor is formed by an ion implantation technique.
  • the lower portion surrounding the mesa, the side surfaces of the mesa, and both end portions of the upper surface of the mesa are covered with an insulating film 17 of silicon dioxide for surface protection having a thickness of about 0.5 ⁇ m.
  • the fixed charge density at the coating interface is about 1 ⁇ 10 12 cm 2 .
  • An anode electrode 18 (first electrode) made of gold, copper, or the like is provided on the contact layer 14 via an ohmic contact layer 8.
  • the ohmic contact layer 8 is generally formed of a metal material containing titanium and nickel.
  • the SiC-pin diode of this embodiment may be heated to a high temperature of 400 ° C. to 700 ° C. in the process of forming the ohmic contact layer 8.
  • the ohmic contact layer 8 When heated to the above high temperature, the ohmic contact layer 8 becomes soft and becomes liquid, and the interface between the insulating film 17 and the contact layer 14 and the mesa slope of the anode layer 13 and the insulating film 17 May invade interface between layers and cause damage.
  • a gap is provided between both ends of the ohmic contact layer 8 and the insulating layer 17, and the projection 18 a of the anode electrode 18 is inserted into the gap to form the ohmic contact layer. 8 does not contact the insulating film 17.
  • the protrusion 18a is in direct contact with the contact layer 14.
  • an insert called a stopper 3 may be provided in this gap as shown in FIG.
  • the material of the stopper 3 should be a material that does not easily react with the metal material of the ohmic contact layer 8, for example, a high heat-resistant insulator such as aluminum nitride or polyimide resin, or a metal different from the anode electrode 18 such as aluminum. Can be done.
  • the anode electrode 18 is also formed on the insulating film 17, and extends on the JTE layer 15 to a position about 10 ⁇ m from the outer peripheral portion or the end of the TE layer 15. That is, both ends of the anode electrode 18 are opposed to the JTE layer 15 with the insulating film 17 interposed therebetween.
  • Junction 2 which is the first pn junction is formed between drift layer 12 and anode layer 13.
  • the SiC-pin junction diode is mounted on a can type knock, covered with insulating resin, and filled with an inert gas to construct a semiconductor device.
  • the withstand voltage was measured. It was 6750V. This withstand voltage was almost the same as the withstand voltage of a diode of the same size having a conventional structure in which the JTE layer 15 was in contact with the anode layer 13. This is The inventor has confirmed that this is the case.
  • the SiC-pin junction diode of this embodiment when the SiC-pin junction diode of this embodiment is reverse-biased, the potential of the anode electrode 18 becomes lower than that of the drift layer 12. Therefore, due to the electric field effect in which both ends of the anode electrode 18 are applied via the insulating film 17, the drift layer 12 (between the first pn junction and the second pn junction) between the anode layer 13 and the iJTE layer 15 is formed. A large number of holes indicated by “+” are induced in a portion called a portion 12a. The hole density is high near the surface near the insulating film 17.
  • the n-type SiC semiconductor is inverted to the n-type SiC semiconductor near the insulating film 17 and in the vicinity of the surface in the canyon 12a, so that the conventional structure in which the JTE layer 15 is provided in contact with the anode layer 13 is substantially achieved. Is equivalent to The portion of the gorge 12a far from the insulating film 17 is depleted.
  • the voltage applied to the anode electrode 18 that is sufficient to invert the n-type SiC semiconductor layer near the surface of the canyon 12a to the p-type SiC semiconductor layer may be lower than the breakdown voltage at which the junction 2 avalanches and breaks down. is necessary.
  • the insulating film 17 and the SiC semiconductor layer are changed by changing the material and thickness of the insulating film 17 or changing the amount of ions in the insulating film 17 to adjust the charge. It is necessary to adjust the fixed charge at the interface.
  • the inventor of the present invention concluded that the anode electrode 18 was opposed to the end of the JTE layer 15 and the valley 12a extending to the position shown by the dotted line 6 in FIG. We prototyped and tested it. As a result, the withstand voltage was 4600V, which was about 2150V lower than the above 6750V.
  • forward bias When a forward voltage was applied to the new SiC-pin junction diode of this example (hereinafter referred to as forward bias) and current was applied for 1 hour at a current density of lOOAZcm 2 , 4.IV The forward voltage was about 4.9 V after 1 hour of energization. When the energization time is further increased, the increase in the forward voltage shows a tendency to saturate, and thereafter increases gradually but slightly.
  • the anode electrode 18 has a high potential with respect to the drift layer 12, so that not the holes but the electrons are induced in the valley 12a of the drift layer 12 by the electric field effect of the anode electrode 18. Therefore, the anode layer 13iJTE layer 15 is completely separated electrically. As a result, the forward current flows only through the junction 2 of the anode layer 13 and does not flow through the junction 4 (the second pn junction) of the JTE layer 15 and the drift layer 12! /.
  • the length of both ends of the anode electrode 18, which overlap with and face the JTE layer 15, is too long. Then, the potential difference between the end of the anode electrode 18 and the JTE layer 15 increases, and the insulating film 17 may be insulated. Therefore, the length of the anode electrode 18 is set so that the insulation film 17 in contact with the anode electrode 18 does not break down even if a voltage close to the voltage at which the junction 2 causes avalanche breakdown is applied to the anode electrode 18. Is desirable. Alternatively, the thickness of the insulating film 17 near the end of the anode electrode 18 may be larger than other portions.
  • the junction 2 ⁇ JTE layer 15 are electrically connected.
  • the junction 2 is electrically separated from the JTE layer 15 so that no forward current flows through the junction 4 between the JTE layer 15 and the drift layer 12.
  • FIG. 2 is a sectional view of a planar-structured SiC-pin junction diode which is a semiconductor device according to a second embodiment of the present invention.
  • the impurity concentration is 1 X Epitaxial growth technology of ⁇ -type SiC drift layer 22 with impurity concentration of 5 ⁇ 10 14 cm 3 and thickness of 50 ⁇ m on n + type SiC substrate 21 with thickness force of 00 ⁇ m and acting as force source It is formed by.
  • the central region of the drift layer 22 has an impurity concentration of 1 ⁇ 10 18 cm— 3 , a 0.5 ⁇ m thick ⁇ + type SiC anode layer 23, and an impurity concentration of 1 ⁇ 10 19 cm— 3.
  • the contact layer 24 of ⁇ + type SiC having a thickness of 0.2 ⁇ m is sequentially formed by ion implantation.
  • a junction 20 (first pn junction) is formed between the anode layer 23 and the drift layer 22.
  • An impurity concentration of 8 ⁇ 10 17 cm " 3 A ⁇ -type SiC JTE layer 25 with a thickness of 0.8 m and a length of about 25 ⁇ m in the left-right direction is provided. Even if the distance of about 5 m, which separates the JTE layer 25 from both ends of the anode layer 23, is about 22 / zm, there is no problem. As a result, the canyon 22a is formed.
  • the impurity concentration is 2.0 X
  • a p-type SiC RESURF (Reduced surface field) layer 26 with a thickness of 0.7 m and a length of about 75 ⁇ m in the left-right direction and serving as an electric field relaxation layer is formed by ion implantation.
  • a junction 20a (second pn junction) is formed between the drift layer 22 and the JTE layer 25 and the RESURF layer 26.
  • An n-type SiC channel stopper layer 27 is formed at both ends apart from the RESURF layer 26 by ion implantation.
  • the anode electrode 28 (first electrode) is connected to the contact layer 24 via the ohmic contact layer 28a.
  • a gap is provided between both ends of the ohmic contact layer 28a and the insulating film 29.
  • a convex portion 28b projecting from the lower surface of the anode electrode 28 enters to separate the ohmic contact layer 28a from the insulating film 29.
  • a stopper (not shown) may be provided in the gap.
  • the surface of the element is covered with an insulating film 29 of an oxide film having a thickness of about 0.3 ⁇ m except for a portion to which the anode electrode 28 is connected.
  • the anode electrode 28 is also formed on the insulating film 29, and both ends thereof are opposed to the JTE layer 25 by about 5 / zm via the insulating film 29.
  • a force source electrode 30 is provided via an ohmic contact layer 30a (second electrode).
  • the SiC-pin junction diode is mounted on a can type package, covered with an insulating resin, and filled with an inert gas to constitute a semiconductor device.
  • the vicinity of the surface of the drift layer 22 of n-type SiC is This is substantially the same as the case where the JTE layer 25 is formed so as to be partially inverted to the p-type SiC and in contact with the anode layer 23. Depletion occurs in the distant part of the gorge 22a.
  • a prototype SiC pin diode with both ends of the anode electrode 28 not extending above the JTE layer 25 was tested and tested. The withstand voltage was 2600 V, which was about 1500 V lower than the above about 4100 V. Power.
  • the forward voltage was 4.6V immediately after the energization was started, and after 1 hour, It was about 5.2V, but the increment was 0.6V, which is relatively small.
  • the increase in the forward voltage shows a tendency to saturate, and thereafter gradually increases slightly.
  • the anode electrode 28 has a high potential with respect to the drift layer 22 at the time of forward bias, so that the anode electrode 28 applies an electric field to the drift layer 22 via the insulating film 29. Due to the effect, the electrons are attracted to the gorge 22a and gathered (not shown). As a result, the anode layer 23 and the TE layer 25 are completely separated electrically.
  • the forward current flows through the drift layer 22 where the anode layer 23 contacts the anode layer 23, and is electrically separated from the anode layer 23.No current flows through the JTE layer 25 and the RESURF layer 26! / ⁇ .
  • stacking faults mainly occur in the drift layer 22 between the anode layer 23 and the substrate 21, and stacking faults hardly occur in the drift layer 22 between the JTE layer 25 and the RESURF layer 26 and the substrate 21.
  • the forward voltage after energization for one hour is relatively small and increases to about 0.6 V as described above.
  • the end force of the anode electrode 28 of the planar SiC pin diode is also applied to the valley 22 a of the drift layer 22 between the anode layer 23 and the JTE layer 25 via the insulating film 29. Due to the electric field effect, the junction 20 ⁇ JTE layer 25 is electrically connected at the time of reverse bias. In addition, at the time of forward bias, the anode layer 23 and the JTE layer 25 are electrically separated from each other at the valley portion 22a so that no forward current flows through the JTE layer 25. As a result, a high withstand voltage pin junction diode with a high withstand voltage and a suppressed forward voltage increase due to forward voltage deterioration can be obtained while maintaining a high withstand voltage.
  • FIG. 3 is a cross-sectional view of a mesa-structured SiC-GTO, which is a high withstand voltage wide gap semiconductor device according to a third embodiment of the present invention.
  • a p-type SiC buffer region 33 is formed on an upper surface of a substrate 32 constituting a n + type SiC emitter region having a force source electrode 31 (second electrode) on the lower surface.
  • a p-type SiC base region 34 is formed, and in a central region of the base region 34, a mesa-type n-type SiC base layer 35 is formed.
  • a junction 30 (first pn junction) is formed between the base region 34 and the base layer 35.
  • Four gate electrodes 40 are provided on the base layer 35. The four gate electrodes 40 are connected to one another at portions not shown.
  • An emitter layer 36 of p-type SiC is formed between each gate electrode 40.
  • the n-type SiC substrate 32 has an impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 and a thickness of 300 ⁇ m.
  • the buffer region 33 has an impurity concentration of 3 ⁇ 10 17 cm— 3 and a thickness of 2.5 ⁇ m.
  • the base region 34 has an impurity concentration of 5 ⁇ 10 13 cm— 3 and a thickness of 150 m.
  • the base layer 35 has an impurity concentration of 1 ⁇ 10 18 cm— 3 and a thickness of 1.8 ⁇ m.
  • the emitter layer 36 has an impurity concentration of 1 ⁇ 10 19 cm 3 and a thickness of 1. Both the base layer 35 and the emitter layer 36 are formed by an epitaxial growth technique.
  • the end of the base layer 35 is shaped like a mesa, and the height of the mesa is about 3. ⁇ m.
  • the edge force of the base layer 35 is about 4.0 m away, the impurity concentration is 3.5 x 10 17 cm— 3 , the thickness is 0.7 m, and the length force is about 250 ⁇ m.
  • the JTE layer 38 which is an electric field relaxation layer of ⁇ -type SiC, is formed by ion implantation.
  • a junction 30a (second pn junction) is formed between JTE layer 38 and base region 34.
  • the lower surface surrounding the mesa, the slope of the mesa and The surface excluding the center of the upper surface of the emitter layer 36 on the upper surface of the mesa is covered with an insulating film 39 which is a surface protection oxide film having a thickness of about 0.6 m.
  • An anode electrode 37 (first electrode) electrically connected to each emitter layer 36 is provided on the insulating film 39.
  • the end of the anode electrode 37 is extended so as to face the region about 15 m of the slope of the mesa and the slope of the mesa of the JTE layer 38 via the insulating film 39.
  • a channel stopper layer 27 of p + type SiC is formed.
  • the semiconductor device is configured by mounting the SiC-GTO having the above structure in a can-type package, covering it with an insulating resin to a thickness of about lmm, and then filling an inert gas.
  • the gate electrode 40 was connected to the anode electrode 37, a forward voltage was applied between the anode electrode 37 and the force source electrode 31, and the withstand voltage was measured. Met. This withstand voltage was almost the same as the withstand voltage of the SiC-GTO having the conventional structure in which the TE layer 38 was in contact with the end of the base layer 35.
  • a forward voltage is applied between the anode electrode 37 and the force source electrode 31 as described above, and when the forward bias voltage exceeds a predetermined threshold value, the voltage is applied from both ends of the anode electrode 37. Electrons are induced in the p-type SiC base region 34a between the end portion of the base layer 35 and the iJTE layer 38 by the electric field effect provided through the insulating film 39 so as to indicate "1". Therefore, the vicinity of the surface near the insulating film 39 is inverted to n-type SiC, and a state equivalent to the state where the n-type SiC base layer 35 and the n-type SiC JTE layer 38 are bonded in the inverted n-type SiC region is obtained. Become. The portion far from the insulating film 39 is depleted. Therefore, the electric field concentration at the end of the base layer 35 is reduced, and a high withstand voltage can be obtained.
  • the positional relationship between the base layer 35 and the JTE layer 38 is the same as that of the present embodiment, and the end of the anode electrode 37 is only up to the position of the dotted line 37a in FIG.
  • a prototype was fabricated and its forward withstand voltage was measured to be 7400 V. This withstand voltage was 5700 V lower than the withstand voltage of GTO of the present embodiment of 13100 V. From this comparison, it was confirmed that the withstand voltage can be significantly increased by extending the anode electrode 37 to the position facing the JTE layer 38 in the GTO of this example.
  • a forward voltage is applied between the SiC-GTO anode electrode 37 and the force source electrode 31 of the present embodiment, and a gate current having a current density of about 5 AZcm 2 flows from the anode electrode 37 to the gate electrode 40. Then, the SiC-GTO turns on and forward current flows.
  • a forward current was applied for 100 hours at a current density of lOOAZcm 2
  • the forward voltage was 4.6 V at the start of energization and became approximately 5.3 V after 100 hours of energization.
  • the increase in the forward voltage shows a tendency to saturate, and thereafter gradually increases, though slightly.
  • the SiC-GTO of this embodiment has a forward voltage in the ON state of about several volts as described above, which is lower than the threshold voltage. This is because the electric field effect applied through the film 39 does not cause the base region 34a between the base layer 35 and the JTE layer 38 to be inverted to the n-type. Therefore, the base layer 35 and the iJTE layer 38 are not electrically connected, and the current flows only through the base layer 35, and the forward voltage deterioration mainly proceeds in the base region 34 between the base layer 35 and the substrate 32.
  • the SiC-GTO conventional SiC-GTO
  • the forward current flows through almost the entire base region 34 between the base layer 35 and the JTE layer 38 and the substrate 32. Since the JTE layer 38 is formed by ion implantation, the junction 3 Oa with the base region 34 has many defects.
  • a current flows through the junction 30a having many defects as described above a stacking fault is generated from the above-described defect, and the fault expands and penetrates into the base region 34 between the base layer 35 and the substrate 32.
  • a forward voltage deterioration phenomenon occurs in a wide range of the base region 34, and the forward voltage increases.
  • the stacking faults grow and expand in the base region 34, thereby increasing the recombination of electrons and holes.
  • the on-gate current required to turn on the SiC-GTO also increased.
  • the current is relatively uniformly distributed in each part of the element of the GTO, and the device is turned off in a state where the current flows.
  • the stacking faults grow and expand as degradation progresses, resulting in uneven current distribution at turn-off inside the GTO device.
  • the residual current is excessively concentrated in a portion where stacking faults do not exist, so that the current interruption may fail and the GTO element may be destroyed.
  • the controllable current that can be turned off even in the event of destruction is low.
  • the growth expansion of stacking faults is suppressed, so that the deterioration phenomenon in which the controllable current decreases with use time can be suppressed. Further, it is possible to suppress a deterioration phenomenon in which an on-gate current increases.
  • the power for electrically connecting the base layer 35 ⁇ JTE layer 38 by the electric field effect of the anode electrode is low.
  • the two are electrically separated so that no current flows through the JTE layer 38.
  • FIG. 4 is a cross-sectional view of a SiC-MOS FET which is a high withstand voltage wide gap semiconductor device according to a fourth embodiment of the present invention.
  • an impurity concentration of 9 ⁇ 10 14 cm 3 and a thickness force of 0 ⁇ m are formed on a substrate 41 of n + type SiC having an impurity concentration of l ⁇ 10 19 cm— 3 and a thickness of 350 / zm, which is a force source.
  • An n-type SiC drift layer 42 of m is formed by epitaxial growth technology!
  • the upper surface of the drift layer 42 is formed into a mesa shape, and the mesa has four body layers 51, 52, 53 of p-type SiC having an impurity concentration of 1 ⁇ 10 18 cm 3 and a thickness of 1.5 / zm. 54 are formed by ion implantation technology. Junction 75a, 75b (first pn junction) force S is formed between body layers 51, 52, 53, 54 and drift layer 42.
  • two source layers 61 and 62 of ⁇ + type SiC having an impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 and a thickness of 0.6 ⁇ m are formed by ion implantation. I have.
  • two source layers 63 and 64 are formed in the body layer 52.
  • the body layers 53 and 54 each have a source layer 6 5, 66 are formed.
  • the source electrodes 73 and 74 which are the first electrodes, respectively, are in contact with approximately half the surfaces of the source layers 65 and 66, respectively.
  • a source electrode 71 is provided so as to be in contact with about half of each of the source layers 61 and 62, and to be in contact with about half of each of the source layers 63 and 64.
  • An electrode 72 is provided.
  • Gate insulating films 91, 92 and 93 made of a thin oxide film are provided on the surface of the drift layer 42 except for the connection between the source electrodes 71-74 and the body layers 51-54.
  • the source electrodes 71-74 are connected to one source terminal 80.
  • a gate electrode 81 whose both ends face the source layers 61 and 66, respectively, is provided.
  • a gate electrode 82 whose both ends face the source layers 62 and 63, respectively, is provided.
  • a gate electrode 83 whose both ends face the source layers 64 and 65, respectively, is provided.
  • the gate electrodes 81, 82, 83 are connected to one gate terminal 90.
  • the height of the mesa is about 2 m.
  • the impurity concentration is 3.5 ⁇ 10 17 cm 3
  • the thickness is 0.7 m
  • the length in the left and right direction is about 90 ⁇ , about 6 m from the body layers 53 and 54, respectively.
  • the JTE layers 48a and 48b which are the electric field relaxation layers of m- ⁇ -type SiC, are formed by the ion implantation technique. Even if the distance of 6 ⁇ m separating the JTE layers 48a and 48b from the body layers 53 and 54 was about 0.3 ⁇ m, no particular problem occurred.
  • a junction 85 (second pn junction) is formed between the JTE layers 48a and 48b and the drift layer 42.
  • channel stopper layers 49a and 49b of n + type SiC having an impurity concentration of 8 ⁇ 10 18 cm 3 are formed by ion implantation technology at a distance of about 25 ⁇ m from the JTE layers 48a and 48b, respectively.
  • the lower portion around the mesa including the upper surfaces of the JTE layers 48a and 48b, the mesa side surface 59a and a part of the upper surface of the mesa each have a thickness much larger than that of the gate insulating film 91-93, about 0.25 m. It is covered with insulating films 50a and 50b including an oxide film.
  • the ends of the source electrodes 73 and 74 are extended so as to face a range of about 15 m from the end forces of the JTE layers 48a and 48b via the insulating films 50a and 50b, respectively.
  • a drain electrode 79 is provided on the lower surface of the substrate 41.
  • the SiC-MOSFET is mounted in a can-type package, covered with an insulating resin, and then filled with an inert gas to constitute a semiconductor device.
  • the withstand voltage was measured by applying a forward voltage between the source terminal 80 and the drain electrode 79 of this semiconductor device, and it was about 3650 V. This withstand voltage is J
  • the breakdown voltage was almost the same as that of the SiC-MOSFET of the conventional structure formed by contacting the TE layers 48a and 48b.
  • the source electrodes 73 and 74 have a lower potential than the drift layer 42. Therefore, it is provided to the drift layer portion 42a between the body layers 53 ⁇ JTE layer 48a and the drift layer portion 42b between the body layer 54 ⁇ JTE layer 48b from the source electrodes 73 and 74 via the insulating films 50a and 50b.
  • a large number of holes indicated by “+” are induced in the drift layer portions 42a and 42b by the electric field effect. These holes reverse the near-surface force near the insulating films 50a and 50b of the n-type SiC drift layer portions 42a and 42b to 3 ⁇ 4-type SiC, and the body layer 53 ⁇ JTE layer 48a and the body layer 54iJTE layer 48b respectively.
  • the state is equivalent to being electrically connected. Portions far from the surface are depleted. As a result, the electric field concentration on the drift layer portions 42a and 42b is reduced, and a high withstand voltage is obtained.
  • the source electrodes 73 and 74 are not formed outward from the dotted lines 73a and 74a, respectively, and the drift layer portions 42a and A prototype was made and tested so as not to face 42b.
  • the withstand voltage when a forward voltage was applied between the source terminal 80 and the drain electrode 79 was 2300V. This withstand voltage is 1350V lower than 3650V of the MOSFET of this embodiment!
  • FIG. 5 is a well-known circuit diagram of an inverter that converts the DC of the DC power supply 96 into a three-phase AC output.
  • the six switching elements 98 are the SiC-MOSFET of the present embodiment.
  • the drain electrodes 79 of the switching elements 98a, 98b, 98c are connected to the positive terminal of the DC power supply 96, and the source terminal 80 is connected to the drain electrodes 79 of the switching elements 98d, 98e, 98f.
  • the source terminals 80 of the switching elements 98d, 98e, 98f are connected to the negative terminal of the DC power supply 96.
  • the gate terminal 90 is connected to a known control circuit not shown.
  • Three output lines 97 are led out of the source terminals 80 of the switching elements 98a, 98b, 98c.
  • a pin diode (hereinafter referred to as an internal diode) is formed at the pn junction between the body layers 51 to 54, the drift layer 42, and the substrate 41 serving as a force source. Is configured.
  • This internal diode is substantially internally connected in anti-parallel to the MOSFET as shown by pin diode 99 in FIG. Therefore, the internal diode is Functions as a diode.
  • the switching elements 98a to 98f perform known on / off operations at predetermined timings under the control of the control circuit.
  • a forward current flows through the diode 99 as a flywheel diode at each timing.
  • the current flowing in the forward direction through the diode 99 passes through the internal diode formed by the source electrode 71-74, the body layer 51-54, the junction 75a, 75b, and the drain electrode 79 in the SiC-MOSFET of FIG. It flows from the source terminal 80 to the drain electrode 79.
  • SiC-MOSFET of this embodiment constructed the inverter shown in FIG. 5, where the peak value of the current density was operated for 100 hours in a state in which the LOOAZcm 2, forward voltage 4. 4V immediately after operation start However, the voltage increased to 4.9 V after 100 hours of operation, and the forward voltage slightly deteriorated.
  • This forward voltage deterioration is caused by stacking faults generated in the pin diode 99 serving as a flywheel diode during the operation of the inverter, that is, the internal diode in the drift layer 42 due to the current flowing through the internal diode in FIG.
  • a prototype was constructed, and the same inverter as that of Fig. 5 was constructed, and the forward voltage was measured under the same conditions as in this example.
  • the forward voltage which was 4.4 V immediately after the start of operation, increased to 10.5 V after 100 hours of operation.
  • This forward voltage of 10.5 V was 5.6 V higher than the 4.9 V in the case of the SiC-MOSFET of the present example.
  • the body layer 53 ⁇ JTE layer 48a is connected and the body layer 54iJTE layer 48b is connected, so that the forward current can be reduced by the body layer 51-54 and the JTE layers 48a and 48b and the substrate 41.
  • an external diode Schottky diode or pin diode
  • the switching element 98 not shown.
  • the reverse current flowing through the internal diode decreases. Since the reverse current flowing through the SiC-MOSFET is reduced, the growth of stacking faults can be reduced. Even in this case, the degree of deterioration was low, but similar deterioration occurred. This is because when the inverter was driven at a high current density, a part of the current flowed not only through the external diode but also through the internal diode of the SiC-MOSFET, causing forward voltage degradation.
  • the forward bias voltage of the SiC-MOSFET when the forward bias voltage of the SiC-MOSFET is large, the electric field effect given by the source electrodes 73 and 74 via the insulating films 50a and 50b as the surface protective films is provided.
  • the forward bias voltage is small, the body layers 53 and 54 are electrically separated from each other to prevent the current from flowing through the JTE layers 48a and 48b. .
  • the wide gap semiconductor device of the present invention has been described in detail for each embodiment, but the present invention is not limited to the above embodiments.
  • the dimensions such as the impurity concentration of each part of the semiconductor device and the thickness and length of each part can be changed so that the function of each part can be satisfactorily achieved.
  • the present invention is applicable to various wide-gap bipolar semiconductor devices such as a semiconductor device having a polarity opposite to that of each embodiment (for example, a pnp transistor versus an npn transistor).
  • Examples include IGBT, SIAFET, S1JFET, thyristor, GTO, MCT (MOS controlled Thyristor), GTi GT (biC Commutated uate Tnynstor), E3 ⁇ 4 ⁇ (Emitter Switched Thyristor), BRT (Base Resistance cotrolled Thyristor), etc.
  • SiC Neupolar Switching Semiconductor Device-High withstand voltage SiC light emitting diode, high withstand voltage SiC half Deformation application to a conductor laser or the like is possible.
  • the present invention relates to a wide-gap semiconductor device including a portion operating as a bipolar semiconductor device, such as a MOSFET having a portion operating as a bipolar semiconductor device shown in the fourth embodiment. It can also be applied to wide-gap semiconductor switching semiconductor devices, such as MPS (Marged Pin / Schottky) diodes and JBS (Junction Barrier Controlled Schottky) diode devices.
  • MPS Marged Pin / Schottky
  • JBS Joint Barrier Controlled Schottky
  • the present invention relates to a wide-gap semiconductor device including an operating portion of a bipolar semiconductor device composed of other wide-gap semiconductors such as GaN and diamond other than SiC ⁇ High-withstand voltage wide-gap semiconductor light emitting diode ⁇ high-withstand voltage wide-gap semiconductor laser And so on.
  • a wide-gap semiconductor device including an operating portion of a bipolar semiconductor device composed of other wide-gap semiconductors such as GaN and diamond other than SiC ⁇ High-withstand voltage wide-gap semiconductor light emitting diode ⁇ high-withstand voltage wide-gap semiconductor laser And so on.
  • the SiC-MOSFET which is the wide gap semiconductor device of the present invention, is applied to an inverter has been described.
  • the wide gap semiconductor device of the present invention includes a switching power supply device, a high-power high-frequency oscillator, It is also applicable to power devices such as power amplifiers.
  • a force not mentioned in each embodiment may be provided with a P + contact layer and an ohmic contact layer between the first electrode and the anode layer as necessary in each embodiment.
  • Good V The space between the ohmic contact layer and the oxide film for surface protection, as shown in the figure, is due to penetration of the contact layer between the oxide film for surface protection and the wide gap semiconductor.
  • a stopper member may be provided to prevent the ingress of the material for forming the emitter contact layer where the anode electrode is in direct contact with the space portion.
  • the present invention can be used for wide-gap semiconductor devices and power devices that require high withstand voltage and high reliability.

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Abstract

　高耐電圧半導体装置の順方向電圧劣化を低減し、長寿命かつ信頼性の高い半導体装置を提供すること。 　バイポーラ半導体素子のドリフト層とアノード層との接合と、電界緩和層とを離隔して形成し、前記接合と電界緩和層との間の半導体領域に、アノード電極の端部を絶縁膜を介して対向させる。逆バイアス時には、絶縁膜を介して電極から前記接合と電界緩和層の間のドリフト層に与えられる電界効果により接合と電界緩和層は電気的に接続され、接合の端部の電界集中が緩和される。順バイアス時には、接合と電界緩和層を電気的にも離隔して順方向電流が接合のみを通って流れるようにする。

Description

明 細 書
高耐電圧ワイドギャップ半導体装置及び電力装置
技術分野
[0001] 本発明は、ワイドギャップ半導体装置に関し、特に高い耐電圧を有する高耐電圧ヮ イドギャップ半導体装置及びこれを有する電力装置に関する。
背景技術
[0002] 炭化珪素（SiC)などのワイドギャップ半導体材料は、シリコン（Si)に比べて絶縁破 壊電界強度が約 10倍高 、等の優れた特性を有して 、ることから、高 、耐電圧特性を 有する高耐電圧パワー半導体素子に好適な材料として注目されている。
[0003] ワイドギャップ半導体材料を用いた pinダイオード、バイポーラトランジスタ、 GTOな どのバイポーラ半導体素子は、ショットキーダイオードや MOSFETなどのュ-ポーラ 半導体素子に比べるとビルトイン電圧が高い。しかし少数キャリアの注入によるドリフ ト層の伝導度変調によりオン抵抗が大幅に小さくなるので損失が少ない。このため電 力用途などの高電圧大電流を扱う用途では、損失を小さくするためバイポーラ半導 体素子が多く用いられて 、る。 SiCのバイポーラ半導体素子を Siのバイポーラ半導体 素子と比べると、例えば、 SiCの pinダイオードは、 10kVの高耐電圧素子の場合、順 方向電圧が Siの pinダイオードの約 1Z3であり、ターンオフ時の速度に相当する逆 回復時間は約 1Z20以下と高速である。これらの点から SiCの pinダイオードの電力 損失は Siの約 1Z5以下に低減され、省エネルギー化に大きく貢献できる。 SiC— pin ダイオード以外にも、 SiC— npnトランジスタ、 SiC— SIAFET、 SiC— S1JFET、 SiC— I GBTなどが開発されており、それぞれ電力損失低減効果が大きいことが報告されて いる（例えば非特許文献 1)。また、ドリフト層として pinダイオードとは反対極性の p型 半導体層を用いた SiC— GTOなども開発されて ヽる（例えば非特許文献 2)。
[0004] SiCのバイポーラ半導体素子にぉ 、ては、高耐電圧を実現するために、バイポーラ 半導体素子を流れる電流の主たる経路となる活性領域を形成する pn接合 (以下、主 接合という）の端部における電界集中を緩和する必要がある。この電界集中を緩和す るため従来の SiCのバイポーラ半導体素子では、主接合の端部に接するように電界 緩和領域や電界緩和層を設けて 、る。電界緩和層を有する従来の SiC - pinダイォ ードについて図 7を参照して説明する。
[0005] 図 7は非特許文献 3に示されているプレーナ型の高耐電圧 pinダイオードの断面図 である。図において、下面にアノード電極 101を有する p+型 SiC半導体の基板 103 ( アノード領域）の上面に、 p—型 SiC半導体のェピタキシャル成長によりドリフト層 105を 形成している。ドリフト層 105の中央部分にイオン打込みにより n+型 SiC半導体のカソ ード領域 109を形成して 、る。力ソード領域 109の端部 112にそれぞれ接するように 、電界緩和層として働く n型 SiC半導体の JTE (Junction Termination Extension)層 1 07が設けられて ヽる。力ソード領域 109とドリフト層 105との接合部が主接合 110で ある。力ソード領域 109に接して力ソード電極 113が設けられ、残る表面には表面保 護膜 111が設けられて 、る。 JTE層 107は力ソード領域 109よりも低不純物濃度にす るのが望ましぐ同濃度の場合は厚さを力ソード領域 109より厚くしている。
[0006] この pinダイオードに逆方向電圧を印加すると、 JTE層 107の接合端部 106に電界 が集中する。しかし、 JTE層 107は主接合 110の端部 112に比べると低濃度もしくは 厚くなされているので電界の集中が抑制され、電界の値を低くおさえることができる。 これにより接合端部 106の電界の値が絶縁破壊電界に達する印加電圧を高くするこ とができるので高耐電圧にできる。
[0007] 別の方法として、当技術分野で RESURF (Reduced surface field)と呼ばれて!/、る 電界緩和層も用いられる。これ «JTE層 107よりも更に低濃度にした層を主接合 110 の端部に設け、逆電圧が印加されると RESURF内部にも空乏層が拡がるようにした ものである。耐電圧に近い逆電圧が印加されると RESURFはほぼ完全に空乏化し、 RESURF内部の電界がほぼ均等になって印加電圧を分担する。これにより主接合 1 10及びその近傍の電界集中を緩和し高耐電圧を実現している。
非特許文献 1 :松波弘之編著、「半導体 SiC技術と応用」、日刊工業新聞社、 2003年 3月 31 0、 218— 221頁
非特許文献 2 :A.K.Agarwal et.al、 Materials Science Forum, Volume 389—393、 20 02年、 1349— 1352頁
非特許文献 3 : K.Chatty et.al、 Materials Science Forum, Volume 338—342、 2000 年、 1331— 1334頁
発明の開示
発明が解決しょうとする課題
[0008] 前記従来の構成のようなワイドギャップバイポーラ半導体素子には、 2002年発刊 のマテリアノレズ サイエンス フォーラム 389— 393卷、第 1259— 1264頁で報告さ れているように、通電時間 (使用時間）の増大にともなって順方向電圧が増大すると いう劣化現象がある。以下、この現象を「順方向電圧劣化現象」と呼ぶ。順方向電圧 劣化現象は、基板 103からドリフト層 105に伝搬するべーサルプレーン転位と呼ばれ る結晶の転位による線状の結晶欠陥が根本原因とされている。この転位を起点として 積層欠陥と呼ばれる多数の面状の欠陥が発生する。この積層欠陥は電子と正孔を 再結合させやすいので、結果的にドリフト層 105の抵抗を高くし順方向電圧を増大さ せる。積層欠陥は、この再結合時に放出されるエネルギーや、順方向電流により生 ずる熱に刺激されてドリフト層 105内に拡がるように成長する。力ソード領域 109及び JTE層 107はイオン打ち込みで形成されて 、るために、ドリフト層 105との接合部に 多くの結晶欠陥が存在する。
[0009] 発明者は以下の点に注目した。順方向電流は力ソード領域 109を流れるがその一 部 ίお TE層 107をも経てドリフト層 105に流れる。このとき上記のように基板 103とドリ フト層 105のべーサルプレーン転位を起点とする結晶欠陥である積層欠陥が生成さ れ拡大する。さらに、この結晶欠陥を源にして力ソード領域 109及び JTE層 107の下 方のドリフト層 105に積層欠陥が拡大し劣化が進行する。 JTE層 107の下方のドリフト 層 105内に拡大した積層欠陥は、力ソード領域 109と基板 103との間のドリフト層 10 5内にも進入してゆき、ドリフト層 105全域に積層欠陥を拡大させるとともに積層欠陥 の密度を増力 tlさせる。積層欠陥の密度が増大して順方向電圧が増大すると、ダイォ ード内部での発生熱が増大するので益々積層欠陥の成長が促進される。
[0010] 例えば、耐電圧 5kVの SiC— pinダイオードの場合、新品のときは順方向電流密度 lOOAZcm2での順方向電圧が 3. 5Vである。しカゝし、電流密度 lOOAZcm2で 1時 間通電した後では順方向電圧は 20Vに増大してしまう。通電時間を更に長くすると、 順方向電圧の増大の度合は飽和傾向を示すが、それでも徐々に増大する。順方向 電圧の増大により pinダイオードの内部で発生する電力損失が著しく増大し、それに よる発熱により素子が破壊してしまう場合がある。このように SiC等のワイドギャップバ ィポーラ半導体素子は Siの半導体素子に比べて大変優れた初期特性を有している にもかかわらず劣化がはやくて信頼性が著しく低い。従って、電力損失が少なく長時 間の運転が可能な信頼性の高いインバーター等の電力変換装置をワイドギャップバ ィポーラ半導体素子を用いて実現することが困難であった。
[0011] 図 7の従来例に示すような、主接合 110の端部 112に電界緩和層の JTE層 107が 接して設けられた従来の高耐電圧半導体素子は、高耐電圧を実現する点では効果 がある。し力 前記のように JTE層 107の下方に生じる欠陥により順方向電圧劣化現 象が生じる点では好ましくない。図 7に示す pinダイオードに順方向の電圧を印加し た場合、順方向電流は主接合 110のみを通って流れるのではなぐ力ソード領域 10 9、電界緩和層の JTE層 107、及びその下のドリフト層 105をも通って流れる。このた めに JTE層 107の下方のドリフト層 105内でも積層欠陥が発生し、これが成長拡大す る。そのため更に順方向電圧劣化が促進される。 JTE層 107は主接合 110の周囲に 形成されるので比較的大きな面積を占める。主接合 110の面積に比べて JTE層 107 の面積が相対的に大きい場合、順方向電圧劣化へ与える影響は大きくなる。また、 耐電圧が高!、pinダイオードほどドリフト層 105力 S厚 、ので、 JTE層 107の下部の欠 陥が起点になって発生した積層欠陥が主接合 110の下方のドリフト層 105内にも侵 入してゆく。そのため、順方向電圧劣化を更に加速させるおそれがある。
[0012] SiC等のワイドギャップバイポーラ半導体の基板は通常その表面が結晶面に対して 所定の角度を持つように形成される。この角度は当技術分野ではオフ角と呼ばれ通 常 15度以下である。オフ角を設けることにより、基板表面にドリフト層などをェピタキ シャル成長で形成する場合、表面に局部的に基板とは異なる結晶面の領域が成長 するのを防ぐことができ、成長層に発生する結晶欠陥を減らすことができる。しかしォ フ角を有する基板を用いると、上記のベーサルプレーン転位と呼ばれる線欠陥は基 板表面に対してオフ角と同じ角度をもってドリフト層等のェピタキシャル成長層内に 形成されて伝搬する。またこれを基点に積層欠陥と呼ばれる面欠陥が発生する。従 つて、積層欠陥は素子表面と基板間を流れる電流を斜めに遮る 2次元の面上に存在 することになり順方向電圧劣化を大きくする。
[0013] 一方、オフ角を 90度にした場合はべーサルプレーン転位と呼ばれる線欠陥は基板 表面に垂直な方向にェピタキシャル成長層内に形成されて伝搬する。またこれを基 点に発生する積層欠陥と呼ばれる面欠陥は素子表面と基板間を流れる電流に平行 に存在することになる。このため、電流を斜めに遮るオフ角を持った積層欠陥に比べ ると電流の流れを遮る程度が軽微である。しかし、電子や正孔は結晶内をブラウン運 動をしながら流れているので、基板に垂直な積層欠陥でも電子と正孔の再結合が発 生し順方向電圧の劣化を生じる。
本発明は、上記の点を解消し、高耐電圧ワイドギャップ半導体素子の順方向電圧 劣化を低減し長寿命で信頼性の高!ヽ半導体装置を提供することを目的とする。 課題を解決するための手段
[0014] 本発明のワイドギャップ半導体装置は、バイポーラ半導体素子として動作する p型 及び n型の導電型の半導体領域を有する。前記ワイドギャップ半導体装置は、前記 半導体領域に電流路を形成する第 1の pn接合、及び前記第 1の pn接合の端部から 離隔して前記半導体領域の一方の半導体領域内に設けられ、前記一方の半導体領 域内で周囲の半導体領域の導電型とは異なる導電型を有し、前記周囲の半導体領 域との間に第 2の pn接合を形成する電界緩和層を有する。前記バイポーラ半導体素 子の電流通路となる第 1の電極は、前記第 1の pn接合を形成する他方の半導体領域 に電気的に接続されるとともに、前記第 1の pn接合と前記第 2の pn接合との間の半 導体領域に、電気絶縁膜を介して対向している。前記一方の半導体領域には第 2の 電極が設けられている。
[0015] この発明によると、電界緩和層を第 1の pn接合力 離隔して形成しているので、順 方向電流は第 1の pn接合のみを通って流れ、電界緩和層と第 2の pn接合とを通って 流れる電流はほとんどない。そのため順方向電流による積層欠陥は、第 1の pn接合 に対向する半導体領域内の順方向電流が流れる領域に形成され、電界緩和層に対 向する半導体領域内には積層欠陥がほとんど発生しない。その結果第 1の pn接合 に対向する半導体領域内では積層欠陥の成長拡大が抑制され半導体素子の劣化 が少ない。 [0016] また第 1の pn接合を形成する半導体領域に電気的に接続される第 1の電極を、前 記第 1の pn接合と前記電界緩和層との間の半導体領域に絶縁膜を介して対向する ように構成している。この構成により、前記第 1の電極に逆電圧を印加したとき、電界 効果により前記第 1の pn接合の端部と電界緩和層との間の半導体領域に前記印加 電圧の極性とは逆極性の電荷、すなわち電子又は正孔が集まる。その結果前記第 1 の pn接合と前記第 2の pn接合とが電気的に接続された状態となり、高耐電圧を実現 できる。これにより高耐電圧特性を有しかつ長寿命のワイドギャップ半導体装置を実 現できる。
[0017] 本発明の他の観点のワイドギャップ半導体装置は、ノ ィポーラ半導体素子として動 作する P型及び n型の導電型の半導体領域を有する。前記ワイドギャップ半導体装置 は、前記半導体領域に電流路を形成する第 1の pn接合、及び前記第 1の pn接合の 端部から離隔して前記半導体領域の一方の半導体領域内に設けられ、前記一方の 半導体領域内で周囲の半導体領域の導電型とは異なる導電型を有し、前記周囲の 半導体領域との間に第 2の pn接合を形成する電界緩和層を有する。前記バイポーラ 半導体素子の電流通路となる第 1の電極は、前記第 1の pn接合を形成する他方の半 導体領域に電気的に接続されるとともに、前記第 1の pn接合と前記第 2の pn接合と の間の半導体領域に、電気絶縁膜を介して対向している。前記一方の半導体領域 には第 2の電極が設けられている。前記第 1の pn接合を含む半導体領域に空乏層が 生じるように前記電極と前記半導体領域間に電圧を印カロしたとき、前記第 1の電極が 、前記電気絶縁膜を介して前記第 1の pn接合と第 2の pn接合との間の前記半導体 領域に電界効果を与える。この電界効果により前記第 1の pn接合と第 2の pn接合と を電気的接続状態にする。
[0018] この発明によると、電界緩和層を第 1の pn接合力 離隔して形成しているので、順 方向電流は第 1の pn接合のみを通って流れ、電界緩和層と第 2の pn接合とを通って 流れる電流はほとんどない。そのため順方向電流による積層欠陥は第 1の pn接合に 対向する半導体領域内の順方向電流が流れる領域に形成され、電界緩和層に対向 する半導体領域内には積層欠陥がほとんど発生しない。その結果第 1の pn接合に 対向する半導体領域内の積層欠陥の成長拡大が抑制され半導体素子の劣化が少 ない。
[0019] また第 1の pn接合を形成する半導体領域に電気的に接続される第 1の電極を、前 記第 1の pn接合と前記電界緩和層との間の半導体領域に絶縁膜を介して対向する ように構成している。そのため前記第 1の電極に逆電圧を印加したとき、電界効果に より前記第 1の pn接合の端部と電界緩和層との間の半導体領域に前記印加電圧の 極性とは逆極性の電荷、すなわち電子又は正孔が集まる。その結果前記第 1の pn接 合と前記第 2の pn接合とが電気的に接続された状態となり、高耐電圧が実現できる。 第 1の pn接合と第 2の pn接合を含む半導体領域に空乏層が拡がるので、第 1の pn 接合の端部への電界集中が回避され、前記電界緩和層が前記第 1の pn接合の端部 に接して ヽる構成と同等の電界緩和効果が得られる。これにより高耐電圧特性を有し かつ長寿命のワイドギャップ半導体装置を実現できる。
[0020] 本発明の他の観点のワイドギャップ半導体装置は、第 1の導電型の半導体層、及 び前記第 1の導電型の半導体層と第 1の pn接合を形成する第 2の導電型のメサ型の 半導体層を有する。前記第 1の導電型の半導体層内に第 1の pn接合から離隔して第 2の導電型の電界緩和層が形成されている。第 1の電極は、前記第 1の pn接合と前 記電界緩和層との間の半導体層に電気絶縁膜を介して対向し、前記メサ型の半導 体層に接続されている。第 2の電極は、前記第 1の導電型の半導体層に設けられて いる。
この発明によれば、メサ型の半導体装置において、第 1の電極が電気絶縁膜を介し て第 1の pn接合と電界緩和層との間の半導体層に与える電界効果により、半導体装 置の逆バイアス時には第 1の pn接合と電界緩和層とを電気的に接続し、順バイアス 時には両者を電気的に離隔する。これにより順方向電流が電界緩和層を経て流れな いようにし、高耐電圧特性を損ねることなく順方向電圧特性劣化を低減し、高耐電圧 と高信頼性を共に実現できる。
[0021] 本発明の他の観点のワイドギャップ半導体装置は、第 1の導電型の半導体層及び 前記第 1の導電型の半導体層と第 1の pn接合を形成する第 2の導電型のプレーナ型 の半導体層を有する。前記第 1の導電型の半導体層内に第 1の pn接合力 離隔して 第 2の導電型の電界緩和層が形成されている。第 1の電極は、前記第 1の pn接合と 前記電界緩和層との間の半導体層に電気絶縁膜を介して対向し、前記プレーナ型 の半導体層に接続されている。第 2の電極は、前記第 1の導電型の半導体層に接続 されている。
[0022] この発明によれば、プレーナ型の半導体装置において、第 1の電極が電気絶縁膜 を介して第 1の pn接合と電界緩和層との間の半導体層に与える電界効果により、半 導体装置の逆バイアス時には第 1の pn接合と電界緩和層とを電気的に接続し、順バ ィァス時には両者を電気的に離隔する。これにより順方向電流が電界緩和層を経て 流れないようにし、高耐電圧特性を損ねることなく順方向電圧特性劣化を低減し、高 耐電圧と高信頼性を共に実現できる。
[0023] 本発明の他の観点のワイドギャップ半導体装置は、ノ ィポーラ半導体素子として動 作する P型及び n型の導電型の半導体領域を有して ヽる。前記ワイドギャップ半導体 装置は、前記半導体領域に電流路を形成する第 1の pn接合、及び前記第 1の pn接 合の端部から離隔して前記第 1の pn接合を形成する第 2の半導体領域内に設けられ 、前記第 2の半導体領域と異なる導電型を有して第 2の pn接合を形成する電界緩和 層を有する。前記ワイドギャップ半導体装置はさらに、前記第 1の pn接合を形成する 前記第 1の半導体領域上に形成された、少なくとも 1つの前記第 1の半導体領域と異 なる導電型の第 3の半導体領域を有する。第 1の電極は前記第 3の半導体領域に電 気的に接続され、端部が前記第 1の pn接合と前記第 2の pn接合との間の第 2の半導 体領域に、電気絶縁膜を介して対向している。第 2の電極は、前記第 1の pn接合を 形成する第 1の半導体領域に電気的に接続されて ヽる。前記ワイドギャップ半導体 装置はさらに、前記第 2の半導体領域の、前記第 1の pn接合を有する面の対向面に 設けた、前記第 2の半導体領域と異なる導電型の第 4の半導体領域、及び前記第 4 の半導体領域に設けた第 3の電極を有する。
[0024] この発明によれば、ワイドギャップ半導体装置に、高 、順バイアス電圧が印加され たときには、電気絶縁膜を介して第 1の電極が、第 1の pn接合と第 2の pn接合との間 の第 2の半導体領域に与える電界効果により、第 1の pn接合と第 2の pn接合を電気 的に接続し、低い順バイアス電圧が印加されたときには、両者間は電気的に離隔す る。これにより電界緩和層を経て電流が流れないようにする。その結果、高耐電圧を 保ちつつ、順方向電圧劣化、オンゲート電流特性及び可制御電流特性の劣化を低 減し、高耐電圧と高信頼性をともに実現できる。
[0025] 本発明の他の観点のワイドギャップ半導体装置は、ノ ィポーラ半導体素子として動 作する P型及び n型の導電型の半導体領域を有して ヽる。前記ワイドギャップ半導体 装置は前記半導体領域に電流路を形成する少なくとも 2つの第 1の pn接合、及び前 記第 1の pn接合の端部力 離隔して前記第 1の pn接合を形成する第 1の半導体領 域内に設けられ、前記第 1の半導体領域と異なる導電型を有して第 2の pn接合を形 成する電界緩和層を有する。前記ワイドギャップ半導体装置はさらに、前記第 1の pn 接合を形成する一方の第 2の半導体領域に形成された、少なくとも 1つの前記第 2の 半導体領域と異なる導電型の第 3の半導体領域を有する。第 1の電極は、前記第 3 の半導体領域に電気的に接続され、端部が前記第 1の pn接合と前記第 2の pn接合 との間の半導体領域に電気絶縁膜を介して対向している。第 2の電極は、前記第 1の pn接合を形成する他方の第 4の半導体領域に電気的に接続されている。第 3の電極 は、前記少なくとも 2つの第 1の pn接合の間の半導体領域に絶縁膜を介して対向し ている。第 4の電極は、前記第 4の半導体領域に設けられている。
[0026] この発明によれば、ワイドギャップ半導体装置の順バイアス電圧が高 、ときは、第 1 の電極が、電気絶縁膜を介して第 1の pn接合と第 2の pn接合との間の半導体領域に 与える電界効果により、第 1の pn接合と第 2の pn接合とを電気的に接続し、順バイァ ス電圧が低いときには両者間を電気的に離隔して電界緩和層を経て電流が流れな いようにする。これにより、高耐電圧を保ちつつ順方向電圧劣化を低減して、電力損 失の増大を抑制できるとともに高耐電圧と高信頼性をともに有する半導体装置を実 現できる。
[0027] 本発明の電力装置は、ワイドギャップ半導体装置を制御素子として備える。前記ワイ ドギャップ半導体装置は、バイポーラ半導体素子として動作する p型及び n型の導電 型の半導体領域を有し前記半導体領域に電流路を形成する少なくとも 2つの第 1の p n接合、及び前記第 1の pn接合の端部から離隔して前記第 1の pn接合を形成する第 1の半導体領域内に設けられ、前記第 1の半導体領域と異なる導電型を有して第 2の pn接合を形成する電界緩和層を有する。前記ワイドギャップ半導体装置はさらに、前 記第 1の pn接合を形成する一方の第 2の半導体領域に形成された、少なくとも 1つの 前記第 2の半導体領域と異なる導電型の第 3の半導体領域、及び前記第 3の半導体 領域に電気的に接続され、端部が前記第 1の pn接合と前記第 2の pn接合との間の 半導体領域に、電気絶縁膜を介して対向する第 1の電極を有する。前記ワイドギヤッ プ半導体装置はさらに、前記第 1の pn接合を形成する他方の第 4の半導体領域に電 気的に接続された第 2の電極、前記少なくとも 2つの第 1の pn接合の間の半導体領 域に、絶縁膜を介して対向する第 3の電極、及び前記第 4の半導体領域に接続され た第 4の電極を有する。
[0028] この発明によれば、電力装置内のワイドギャップ半導体装置は、順バイアス電圧が 高いときは、第 1の電極が、電気絶縁膜を介して第 1の pn接合と第 2の pn接合との間 の半導体領域に与える電界効果により、第 1の pn接合と第 2の pn接合とを電気的に 接続し、順バイアス電圧が低 ヽときには両者間を電気的に離隔して電界緩和層を経 て電流が流れないようにする。これにより、ワイドギャップ半導体装置は高耐電圧を保 ちつつ順方向電圧劣化を低減して、電力損失の増大を抑制できる。従って、本発明 のワイドギャップ半導体装置を備える電力装置では、電力損失を抑制でき高耐電圧 と高信頼性をともに実現できる。
発明の効果
[0029] 本発明によれば、ワイドギャップ半導体装置に順方向電流が流れているときに生じ る積層欠陥が、主に半導体領域の順方向電流が流れる部分に形成されるので、積 層欠陥の成長拡大が抑制され、積層欠陥の増大による順方向電圧の上昇を抑制す ることがでさる。
図面の簡単な説明
[0030] [図 1]図 1は本発明の第 1実施例のワイドギャップ半導体装置であるメサ構造の SiC— pinダイオードの断面図である。
[図 2]図 2は本発明の第 2実施例のワイドギャップ半導体装置であるプレーナ構造の S iC pinダイオードの断面図である。
[図 3]図 3は本発明の第 3実施例のワイドギャップ半導体装置であるメサ構造の SiC— GTOの断面図である。 [図 4]図 4は本発明の第 4実施例のワイドギャップ半導体装置であるメサ構造の SiC— MOSFETの断面図である。
[図 5]図 5は第 4実施例の SiC— MOSFETを用いたインバータの回路図である。
[図 6]図 6は本発明の図 1に示す SiC— pinダイオードにおいて、ォーミックコンタクト層 8の両端部と、絶縁膜 17との間の隙間にストッパー 3を設けた構成例を示す断面図で ある。
[図 7]図 7は従来例のワイドギャップ半導体装置であるプレーナ構造の SiC— pinダイ オードの断面図である。
符号の説明
3 ストッノ 一
8、 10、 28a、 才ーミックコンタクト層
13、 23 アノード層
12、 22、 42、 105 ドリフト層
12a, 22a 峡間部
42a, 42b ドリフト層部分
17、 29、 39、 91、 92、 93、 50a、 50b
14、 24、 30a コンタクト層
40、 81、 82、 83 ゲート電極
71、 72、 73、 74 ソース電極
61、 62、 63、 64、 65、 66 ソース層
51、 52、 53、 54 ボディ層
11、 21、 32、 41、 103 基板
19、 30、 31、 113 力ソード電極
18、 28、 37、 101 アノード電極
33 バッファー領域
34、 34a ベース領域
35 ベ ~" -ス
36 ェミッタ層 16、 27、 49a、 49b チャネルストッノ 一層
15、 17、 25、 38、 48a、 48b、 107 JTE層
110 主接合
26 RESURF層
109 力ソード領域
発明を実施するための最良の形態
[0032] 以下本発明の高耐電圧ワイドギャップ半導体装置及び電力装置の好適な実施例 を図 1から図 6を参照して説明する。各実施例の高耐電圧ワイドギャップ半導体装置 は、図示を省略したが平面図が円形、四角形、長方形などである
[0033] 《第 1実施例》
図 1は本発明の第 1実施例の高耐電圧ワイドギャップ半導体装置である、メサ構造 の SiC— pin接合ダイオードの断面図である。図において、不純物濃度が l X 1019cm ~ 厚さが 400 /z mの力ソードとして働く n+型 SiC半導体の基板 11上に、不純物濃度 が I X 1014cm— 3、厚さが 75 μ mの η—型 SiC半導体のドリフト層 12をェピタキシャル成 長技術で形成している。基板 11の下面には、電気的接続状態を良好に保っための ォーミックコンタクト層 10を介して、金や銅等による力ソード電極 19 (第 2の電極）が設 けられている。ドリフト層 12の上に不純物濃度が 1 X 1018cm— 3、厚さが 1. 5 μ mの ρ+ 型 SiC半導体のアノード層 13と、不純物濃度が 1 X 1019cm 3、厚さが 0. 2 μ mの ρ+型 SiC半導体のコンタクト層 14を順次ェピタキシャル成長技術で形成して 、る。ドリフト 層 12とアノード層 13との間に接合 2 (第 1の pn接合)が形成される。
[0034] 次に素子表面の中央部を残してエッチングし、メサ構造にする。メサの高さは約 2 mである。エッチングにより露出したドリフト層 12に、アノード層 13の両端部力もそれ ぞれ約 3 μ m離して、不純物濃度が 3. 5 X 1017cm— 3、厚さが 0. 7 m、左右方向の 長さが約 150 μ mの ρ型 SiC半導体の、電界緩和層である JTE ( Junction Termination Extension)層 15をイオン打ち込み技術で形成して!/、る。 JTE層 15をアノード層 13の 両端部から離す、前記 3 μ mの距離は、約 0. 5 μ mでも特に問題はな力つた。これに より峡間部 12aが形成される。 JTE層 15とドリフト層 12との間に接合 4 (第 2の pn接合 )が形成される。更に JTE層 15から約 30 μ m離して不純物濃度が 8 X 1018cm— 3の n 型 SiC半導体のチャネルストッパー層 16をイオン打ち込み技術で形成して 、る。
[0035] メサを囲む低部、メサ側面、メサ上面の両端部は厚さ約 0. 5 μ mの表面保護用の 2 酸ィ匕シリコンの絶縁膜 17で被覆してある。被覆界面の固定電荷密度は約 1 X 1012c m 2である。コンタクト層 14の上にォーミックコンタクト層 8を介して金や銅等によるァノ ード電極 18 (第 1の電極）が設けられている。ォーミックコンタクト層 8は、一般にチタ ンとニッケルを含む金属材料で形成される。本実施例の SiC— pinダイオードは、ォー ミックコンタクト層 8の形成過程で 400°C— 700°Cの高温度に加熱されることがある。 上記の高温度に加熱されたとき、ォーミックコンタクト層 8が軟ィ匕して液状になり絶縁 膜 17とコンタクト層 14との間の界面、及びアノード層 13のメサ斜面と絶縁膜 17との間 の界面に侵入し障害を起こすことがある。
[0036] 本実施例では、ォーミックコンタクト層 8の両端部と絶縁層 17との間に隙間を設ける とともに、その隙間にアノード電極 18の凸部 18aを挿入して、ォーミックコンタクト層 8 が絶縁膜 17に接触しな 、ように構成して 、る。凸部 18aは直接コンタクト層 14に接し ている。アノード電極 18に凸部 18aを設ける代わりに、図 6に示すようにこの隙間にス トッパー 3と呼ばれる挿入物を設けてもよい。ストッパー 3の材料は、ォーミツタコンタク ト層 8の金属材料と反応しにくい物質、例えば窒化アルミニウム、ポリイミド榭脂などの 高耐熱の絶縁物、又はアルミニウム等のアノード電極 18と異なる金属を用いることが できる。
[0037] アノード電極 18は絶縁膜 17の上にも形成され、その外周部又は端部〖 TE層 15 の内側端から約 10 μ mの位置まで JTE層 15の上に延在している。すなわちアノード 電極 18の両端部は絶縁膜 17を介して JTE層 15に重なって対向している。第 1の pn 接合である接合 2はドリフト層 12とアノード層 13との間に形成される。この SiC— pin接 合ダイオードをキャンタイプのノ ッケージに実装して絶縁樹脂で被覆し、不活性ガス を封入して半導体装置を構成する。
[0038] 上記のように構成した本実施例の SiC-pin接合ダイオードのアノード電極 18とカソ ード電極 19間に逆電圧を印加して（以下、逆バイアスという）耐電圧を測定したところ 約 6750Vであった。この耐電圧は、アノード層 13に JTE層 15が接するように構成し た従来構造の同サイズのダイオードの耐電圧とほぼ同じであった。これは以下の理 由によるものであることを発明者は確認した。
[0039] すなわち、本実施例の SiC— pin接合ダイオードを逆バイアスすると、アノード電極 1 8がドリフト層 12に対して低電位になる。そのため絶縁膜 17を介してアノード電極 18 の両端部力も与えられる電界効果により、アノード層 13iJTE層 15との間のドリフト層 12 (第 1の pn接合と第 2の pn接合との間）の峡間部 12aと呼ぶ部分に「 +」で示す多 数の正孔が誘起される。正孔の密度は絶縁膜 17に近い表面近傍で高い。その結果 峡間部 12aの、絶縁膜 17に近 、表面近傍では n型の SiC半導体力 ¾型の SiC半導体 に反転するので、アノード層 13に JTE層 15を接して設けた従来の構成と実質的に同 等になる。峡間部 12aの絶縁膜 17から遠い部分は空乏化する。峡間部 12aの前記 表面近傍の n型 SiC半導体層を p型 SiC半導体層に反転させるに十分なアノード電 極 18の印加電圧は、接合 2がなだれ降伏する降伏電圧よりも低い電圧であることが 必要である。前記印加電圧を降伏電圧より低くするためには、絶縁膜 17の材質や厚 さを変えたり、絶縁膜 17のイオン量を変えて電荷を調節したりして絶縁膜 17と SiC半 導体層の界面の固定電荷を調節する必要がある。アノード電極 18による前記の電界 効果を確かめるため、発明者は、アノード電極 18が図 1に点線 6で示す位置までしか なぐ峡間部 12a及び JTE層 15の端部に対向して 、な 、pinダイオードを試作して試 験をした。その結果、耐電圧は 4600Vであり前記の 6750Vよりも約 2150V低かった
[0040] 本実施例の新品の SiC— pin接合ダイオードに順方向の電圧を印加し (以下、順バ ィァスという） lOOAZcm2の電流密度で 1時間通電したところ、通電開始直後には 4 . IVであった順方向電圧力 1時間通電後には約 4. 9Vになった。更に通電時間を 長くすると、順方向電圧の増加は飽和傾向を示し、その後はわずかではあるが徐々 に増加する。順バイアス時にはアノード電極 18がドリフト層 12に対して高電位になる ので、アノード電極 18による電界効果によりドリフト層 12の峡間部 12aには正孔では なく電子が誘起される。そのためアノード層 13iJTE層 15は電気的に完全に分離さ れる。その結果順方向電流はアノード層 13の接合 2のみを通って流れ、 JTE層 15と ドリフト層 12の接合 4 (第 2の pn接合)を通って流れることはな!/、。
[0041] アノード電極 18の両端部の、 JTE層 15と重なって対向する部分の長さを長くし過ぎ ると、アノード電極 18の端部 ^JTE層 15との間の電位差が大きくなり、絶縁膜 17が絶 縁破壊を起こすおそれがある。そこで、接合 2がなだれ降伏を起こす電圧に近い電 圧を前記アノード電極 18に印加してもアノード電極 18が接する絶縁膜 17が絶縁破 壊しないように、アノード電極 18の長さを設定するのが望ましい。また別法としてァノ ード電極 18の端部近傍の絶縁膜 17の厚さを他の部分より厚くしてもよい。
[0042] 本実施例の SiC— pin接合ダイオードにおいても順方向電流が流れると、接合 2と基 板 11との間のドリフト層 12内で積層欠陥が生じ、順方向電圧劣化が進行する。この 順方向電圧劣化により前記のように順方向電圧が 4. IVから 4. 9Vに上昇したもの である。しかし、アノード層 13に JTE層 15を接して形成した従来構造の pin接合ダイ オードの場合では、 lOOAZcm2の電流密度で 1時間通電したところ、順方向電圧は 4. IVから約 8. 4Vになり、本実施例の pin接合ダイオードに比べてより順方向電圧 劣化が激し 、ことを示して 、る。
[0043] 以上のように、本実施例によれば、逆バイアス時には、 SiC— pinダイオードの表面 保護の絶縁膜 17を介して作用するアノード電極 18の電界効果により、接合 2^JTE 層 15とが電気的に接続される。また、順バイアス時には接合 2^JTE層 15とを電気的 に分離し、 JTE層 15とドリフト層 12との接合 4を通って順方向電流が流れな 、ように する。これにより、高耐電圧特性を保ちつつ順方向電圧劣化を低減し、長寿命で高 い信頼性を有する SiC— pin接合ダイオードが得られる。
[0044] 《第 2実施例》
図 2は本発明の第 2実施例の半導体装置であるプレーナ構造の SiC— pin接合ダイ オードの断面図である。図において、不純物濃度が 1 X
Figure imgf000017_0001
厚さ力 00 μ mの 、力ソードとして働く n+型 SiCの基板 21上に、不純物濃度が 5 X 1014cm 3、厚さが 50 μ mの η型 SiCのドリフト層 22をェピタキシャル成長技術で形成している。ドリフト層 2 2の中央領域には、不純物濃度が 1 X 1018cm— 3、厚さが 0. 5 μ mの ρ+型 SiCのァノー ド層 23と、不純物濃度が 1 X 1019cm— 3、厚さが 0. 2 μ mの ρ+型 SiCのコンタクト層 24 を順次イオン打ち込み技術で形成している。アノード層 23とドリフト層 22の間に接合 20 (第 1の pn接合)が形成される。
[0045] アノード層 23の両端部からそれぞれ約 5 μ m離隔して、不純物濃度が 8 X 1017cm"3 、厚さが 0. 8 m、左右方向の長さが約 25 μ mの ρ—型 SiCの JTE層 25をそれぞれ設 けている。 JTE層 25をアノード層 23の両端部力も離す前記約 5 mの距離は、約 22 /z mでも特に問題はな力つた。これにより峡間部 22aが形成される。各 JTE層 25に連 結して、不純物濃度が 2. 0 X
Figure imgf000018_0001
厚さが 0. 7 m、左右方向の長さが約 75 μ mの、電界緩和層として働く p—型 SiCの RESURF (Reduced surface field)層 26をィ オン打ち込み技術で形成している。 JTE層 25及び RESURF層 26と、ドリフト層 22と の間に接合 20a (第 2の pn接合）が形成される。 RESURF層 26から離れた両端部に 、 n型 SiCのチャネルストッパー層 27をイオン打ち込み技術で形成している。コンタク ト層 24にォーミックコンタクト層 28aを介してアノード電極 28 (第 1の電極）が接続され ている。
[0046] 図 1に示す前記第 1実施例と同様に、ォーミックコンタクト層 28aの両端部と、絶縁 膜 29との間には隙間が設けられている。その隙間に、アノード電極 28の下面に突出 した凸部 28bが入り込んでォーミックコンタクト層 28aと絶縁膜 29を隔離している。前 記アノード電極 28の凸部 28bの代わりに、前記隙間にストッパー（図示省略)を設け てもよい。素子の表面は、アノード電極 28が接続される部分を除いて、厚さ約 0. 3 μ mの酸ィ匕膜の絶縁膜 29で被覆している。アノード電極 28は絶縁膜 29の上にも形成 されており、その両端は、絶縁膜 29を介して JTE層 25に約 5 /z m重なって対向するよ うになされている。基板 21の下面にはォーミックコンタクト層 30a (第 2の電極)を介し て力ソード電極 30が設けられて!/、る。
[0047] この SiC— pin接合ダイオードをキャンタイプのパッケージに実装して絶縁樹脂で被 覆し、不活性ガスを封入して半導体装置を構成する。
アノード電極 28と力ソード電極 30間に逆電圧を印加し耐電圧を測定したところ約 4 100Vであった。この耐電圧はアノード層 23に JTE層 25が接している従来構造の同 サイズの SiC— pin接合ダイオードの耐電圧とほぼ同じである。これは以下の理由によ る。すなわち前記第 1実施例と同様に、本実施例の SiC-pin接合ダイオードを逆ノィ ァスしたとき、アノード電極 28が、アノード層 23^JTE層 25の間の峡間部 22aの表面 近傍に絶縁膜 29を介して与える電界効果により、峡間部 22aのドリフト層 22の表面 近傍に「 +」で示す正孔が誘起される。このため n型 SiCのドリフト層 22の表面近傍が 部分的に p型 SiCに反転し、アノード層 23に接するように JTE層 25を形成した場合と 実質的に同等になる。峡間部 22aの表面力 離れた部分では空乏化する。比較のた めにアノード電極 28の両端部を JTE層 25の上方にまで延ばさない構成の SiC— pin ダイオードを試作して試験したところ、耐電圧が 2600Vであり、前記の約 4100Vより 約 1500V低力 た。
[0048] 本実施例の新品の SiC— pin接合ダイオードに順方向に lOOAZcm2の電流密度で 1時間通電したところ、通電開始直後には 4. 6Vであった順方向電圧が 1時間通電 後には約 5. 2Vになったが、その増分は 0. 6Vで比較的小さいと言える。更に通電 時間を長くすると、順方向電圧の増加は飽和傾向を示し、その後はわずかではある 力 徐々に増加する。
[0049] 本実施例の SiC— pin接合ダイオードでは、順バイアス時にはアノード電極 28がドリ フト層 22に対して高電位になるので、アノード電極 28が絶縁膜 29を介してドリフト層 22に与える電界効果により、峡間部 22aに電子が引き寄せられて集まる（図示省略） 。その結果アノード層 23 TE層 25は電気的に完全に分離される。順方向電流はァ ノード層 23を経て、アノード層 23が接するドリフト層 22の領域を通って流れ、アノード 層 23から電気的に分離され^ JTE層 25及び RESURF層 26には電流が流れな!/ヽ。 そのため積層欠陥は主としてアノード層 23と基板 21との間のドリフト層 22内に発生し 、JTE層 25及び RESURF層 26と、基板 21との間のドリフト層 22内には積層欠陥が ほとんど発生しない。その結果として、 1時間通電後の順方向電圧は上記の 0. 6V程 度の比較的少な 、増加にとどまって 、る。
[0050] 本実施例の SiC— pin接合ダイオードと比較するために、従来構造の、アノード層 23 に JTE層 25を接して形成した SiC— pin接合ダイオードに順方向に lOOAZcm2の電 流密度で 1時間通電したところ、順方向電圧は 4. 6Vから約 10. 6Vに大きく増大した 。これ ίお TE層 25がイオン打ち込みで形成されているためにドリフト層 22との接合部 に欠陥が多く存在し、この欠陥カゝら通電時に積層欠陥が生長し、接合 20aと基板 21 との間のドリフト層 22に拡大するのみならず、アノード層 23と基板 21との間のドリフト 層 22にも浸入して欠陥密度が増大し順方向電圧劣化が進行したことによる。順方向 電圧劣化の進行により順方向電圧が増大すると、 pin接合ダイオード内部での発熱 が増大し積層欠陥の成長が更に促進される。
[0051] 本実施例によれば、プレーナ構造の SiC— pinダイオードのアノード電極 28の端部 力も絶縁膜 29を介してアノード層 23^JTE層 25の間のドリフト層 22の峡間部 22aに 与える電界効果により、逆バイアス時には接合 20^JTE層 25を電気的に接続する。 また順バイアス時には、前記アノード層 23^JTE層 25とを峡間部 22aで電気的に切り 離して、 JTE層 25を経て順方向電流が流れないようにしている。これにより、高耐電 圧を維持しつつ順方向電圧劣化による順方向電圧の上昇を抑制して信頼性の高い 高耐電圧 pin接合ダイオードが得られる。
[0052] 《第 3実施例》
図 3は本発明の第 3実施例の高耐電圧ワイドギャップ半導体装置である、メサ構造 の SiC— GTOの断面図である。図において、下面に力ソード電極 31 (第 2の電極）を 有する、 n+型 SiCのェミッタ領域を構成する基板 32の上面に、 p型 SiCのバッファー 領域 33が形成されている。バッファー領域 33の上に、 p—型 SiCのベース領域 34が形 成され、ベース領域 34の中央領域にメサ型の n型 SiCのベース層 35が形成されてい る。ベース領域 34とベース層 35との間に接合 30 (第 1の pn接合）が形成される。ベ ース層 35には、 4つのゲート電極 40が設けられている。 4つのゲート電極 40は、図示 しな 、部分で 1つに接続されて 、る。各ゲート電極 40の間に p型 SiCのェミッタ層 36 が形成されている。
[0053] n型 SiCの基板 32は不純物濃度が 1 X 1019cm— 3、厚さが 300 μ mである。バッファ 一領域 33は不純物濃度が 3 X 1017cm— 3、厚さが 2. 5 μ mである。ベース領域 34は 不純物濃度が 5 X 1013cm— 3、厚さ 150 mである。ベース層 35は不純物濃度が 1 X 1018cm— 3、厚さが 1. 8 μ mである。ェミッタ層 36は不純物濃度が 1 X 1019cm 3、厚さ が 1. である。ベース層 35とェミッタ層 36はいづれもェピタキシャル成長技術で 形成している。ベース層 35の端部はメサ状に整形されており、メサの高さは約 3. Ί ιχ mである。メサを囲む低部にはベース層 35の端部力 約 4. 0 m離れて不純物濃度 が 3. 5 X 1017cm— 3、厚さが 0. 7 m、長さ力約 250 μ mの η型 SiCの電界緩和層で ある JTE層 38がイオン打ち込み技術で形成されている。 JTE層 38とベース領域 34と の間に接合 30a (第 2の pn接合）が形成される。メサを囲む低部の面、メサの斜面及 びメサの上面のェミッタ層 36の上面中央部分を除く面は、厚さ約 0. 6 mの表面保 護用酸ィ匕膜である絶縁膜 39で被覆して 、る。各ェミッタ層 36に電気的に接続された アノード電極 37 (第 1の電極）が前記絶縁膜 39の上に設けられている。アノード電極 37の端部は、メサの斜面及び JTE層 38のメサの斜面側の端部の約 15 mの領域に 絶縁膜 39を介して対向するように延長されている。各 JTE層 38から離れた両端部に 、 p+型 SiCのチャネルストッパー層 27が形成されて!、る。
[0054] 上記の構造の SiC— GTOをキャンタイプのパッケージに実装し、絶縁榭脂で約 lm m程度の厚さで被覆したのち不活性ガスを封入して半導体装置を構成する。
本実施例の SiC— GTOにおいて、ゲート電極 40をアノード電極 37に接続して、ァノ ード電極 37と力ソード電極 31間に順方向の電圧を印加し耐電圧を測定したところ、 約 13100Vであった。この耐電圧 ίお TE層 38をベース層 35の端部に接するように構 成した従来の構造の SiC— GTOの耐電圧とほぼ同じであった。
[0055] 本実施例の GTOでは上記のようにアノード電極 37と力ソード電極 31間に順方向の 電圧を印加し、順バイアス電圧が所定のしき 、値を超えるときアノード電極 37の両端 部から絶縁膜 39を介して与えられる電界効果により、ベース層 35の端部 iJTE層 38 との間の p—型 SiCのベース領域 34aに「一」で表示するように電子が誘起される。その ため絶縁膜 39に近い表面近傍が n型 SiCに反転し、 n型 SiCのベース層 35と n型 Si Cの JTE層 38が、反転した n型 SiCの領域で結合されたと同等の状態になる。絶縁膜 39から遠い部分は空乏化する。そのためベース層 35の端部での電界集中が緩和さ れて高 ゝ耐電圧が得られる。
[0056] 本実施例の GTOと比較するため、ベース層 35^JTE層 38との位置関係は本実施 例と同じで、アノード電極 37の端部が図 3の点線 37aの位置までしかないものを試作 し、順方向の耐電圧を測定したところ、 7400Vであった。この耐電圧は本実施例の G TOの耐電圧 13100Vより 5700V低力つた。この比較から、本実施例の GTOでァノ ード電極 37を JTE層 38に対向する位置まで延長することにより耐電圧を大幅に高く できることが確認された。
[0057] 本実施例の SiC— GTOのアノード電極 37と力ソード電極 31間に順方向の電圧を印 加し電流密度が約 5AZcm2のゲート電流をアノード電極 37からゲート電極 40に流 すと、 SiC— GTOはオンとなり順方向電流が流れる。順方向電流を lOOAZcm2の電 流密度で 100時間通電したところ、通電開始時には 4. 6Vであった順方向電圧が 10 0時間の通電後には約 5. 3Vになった。更に通電時間を長くすると、順方向電圧の 増加は飽和傾向を示し、その後はわずかではあるが徐々に増加する。このように順 方向電圧の上昇が少ないのは、本実施例の SiC— GTOでは、オン状態の順方向電 圧が上記のように数 V程度としきい値電圧より低ぐ従ってアノード電極 37が絶縁膜 3 9を介して与える電界効果により、ベース層 35^JTE層 38の間のベース領域 34aが n 型に反転することはないからである。このためベース層 35iJTE層 38は電気的に接 続されず、電流はベース層 35のみを経て流れ、主としてベース層 35と基板 32との間 のベース領域 34において順方向電圧劣化が進行する。
[0058] 図 3に示すようにベース層 35^JTE層 38との間にすき間を設けずに、両者を接して 形成した SiC— GTO (従来の SiC— GTO)について図 3を借りて説明すると、順方向 電流はベース層 35及び JTE層 38と、基板 32との間のベース領域 34のほぼ全域を 流れる。 JTE層 38はイオン打ち込み法で形成されるのでベース領域 34との接合部 3 Oaには多くの欠陥を有する。このように欠陥の多い接合部 30aを電流が流れると前 記欠陥から積層欠陥が発生し、ベース層 35と基板 32で挟まれた部分のベース領域 34にも拡大し侵入する。その結果ベース領域 34の広範囲に順方向電圧劣化現象が 生じて順方向電圧が上昇する。
[0059] この従来の GTOを試作して、電流密度 lOOAZcm2の順方向電流を 20時間流す 試験をした。その結果、通電直後 4. 6Vであった順方向電圧が 20時間後には 11. 4 Vに増大した。これは、接合 30aに多くの欠陥を有する JTE層 38の下部に生じた積 層欠陥と、ベース層 35の下部に生じた積層欠陥とが相互に侵入し合って欠陥密度 が増大し、順方向電圧劣化が進行したことによる。積層欠陥の密度が高くなると順方 向電圧劣化が増大し、 SiC— GTO内部での発熱が増力!]して積層欠陥の成長が更に 促進される。
このように従来の SiC— GTOはベース領域 34内で積層欠陥が成長拡大するため、 これによる電子と正孔の再結合が増加する。そのため SiC— GTOをターンオンさせる ために必要なオンゲート電流も増大するという現象も発生した。 [0060] また、従来の SiC— GTOでは積層欠陥が少ない使用初期には、 GTOの素子内の 各部分で比較的均等に電流が分布して 、る状態でターンオフして 、る。しかし劣化 の進行に伴って積層欠陥部分が成長拡大するので、 GTOの素子内部でターンオフ 時の電流分布が不均等になってしまう。このため、ターンオフ動作時に積層欠陥の存 在しない箇所に残存電流が過度に集中して電流遮断に失敗し GTO素子が破壊され ることがある。破壊に至らな 、場合でもターンオフ可能な可制御電流が低くなつてし まつ。
[0061] 本発明の SiC— GTOでは積層欠陥の成長拡大が抑制されるので可制御電流が使 用時間とともに低くなつてゆくという劣化現象を抑えることができる。また、オンゲート 電流が増加するという劣化現象を抑えることができる。
[0062] 以上のように、本実施例によれば、 SiC— GTOに高い順方向電圧を印加した時に は、アノード電極による電界効果によりベース層 35^JTE層 38を電気的に接続する 力 低い順方向電圧を印加した時には両者を電気的に切り離して JTE層 38を経て電 流が流れないようにしている。これにより、高耐電圧を維持しつつ、順方向電圧ゃォ ンゲート電流の増加及び可制御電流の減少等の経時劣化を低減し、高信頼性と高 耐電圧を同時に有する GTOを実現することができた。
[0063] 《第 4実施例》
図 4は本発明の第 4実施例の高耐電圧ワイドギャップ半導体装置である、 SiC— MO SFETの断面図である。図において、不純物濃度が l X 1019cm— 3、厚さが 350 /z mの n+型 SiCの、力ソードとなる基板 41上に、不純物濃度が 9 X 1014cm 3、厚さ力 0 μ m の n—型 SiCのドリフト層 42をェピタキシャル成長技術で形成して!/、る。ドリフト層 42の 上面をメサ型にカ卩ェし、前記メサに不純物濃度が 1 X 1018cm 3、厚さが 1. 5 /z mの p 型 SiCの 4つのボディ層 51、 52、 53、 54がイオン打ち込み技術で形成されている。 ボディ層 51、 52、 53、 54と、ドリフト層 42との間に接合 75a、 75b (第 1の pn接合）力 S 形成される。
[0064] ボディ層 51には不純物濃度が 1 X 1019cm— 3、厚さが 0. 6 μ mの η+型 SiCの 2つのソ ース層 61、 62がイオン打ち込み技術で形成されている。同様にして、ボディ層 52に は 2つのソース層 63、 64が形成されている。ボディ層 53、 54にはそれぞれソース層 6 5、 66が形成されている。ソース層 65、 66のそれぞれ約半分の面には、それぞれの 第 1の電極であるソース電極 73、 74が接している。ソース層 61と 62にまたがってそ れぞれ約半分の面に接するように、ソース電極 71が設けられており、ソース層 63と 6 4にまたがってそれぞれ約半分の面に接するように、ソース電極 72が設けられて 、る 。ソース電極 71— 74とボディ層 51— 54との接続部を除くドリフト層 42の面上に、薄 い酸ィ匕膜によるゲート絶縁膜 91、 92、 93が設けられている。
[0065] ソース電極 71— 74は 1つのソース端子 80に接続されている。ゲート絶縁膜 91の上 には、両端部がそれぞれソース層 61、 66に対向するゲート電極 81が設けられている 。ゲート絶縁膜 92の上には、両端部がそれぞれソース層 62、 63に対向するゲート電 極 82が設けられている。ゲート絶縁膜 93の上には、両端部がそれぞれソース層 64、 65に対向するゲート電極 83が設けられている。ゲート電極 81、 82、 83は 1つのゲー ト端子 90に接続されている。メサの高さは約 2 mである。メサの周囲の低部にはボ ディ層 53、 54からそれぞれ約 6 m離して不純物濃度が 3. 5 X 1017cm 3、厚さが 0. 7 m、左右方向の長さが約 90 μ mの ρ—型 SiCの電界緩和層である JTE層 48a、 48 bをそれぞれイオン打ち込み技術で形成している。 JTE層 48a、 48bをボディ層 53、 5 4から離す前記 6 μ mの距離は、約 0. 3 μ mでも特に問題はな力つた。 JTE層 48a、 4 8bと、ドリフト層 42との間に接合 85 (第 2の pn接合）が形成される。更に JTE層 48a、 48b力らそれぞれ約 25 μ m離れて不純物濃度が 8 X 1018cm 3の n+型 SiCのチャネル ストッパー層 49a、 49bをイオン打ち込み技術で形成して 、る。
[0066] JTE層 48a、 48bの上面を含むメサの周囲の低部、メサ側面 59a及びメサ上面の一 部はそれぞれ厚さがゲート絶縁膜 91一 93よりはるかに厚い、約 0. 25 mの酸ィ匕膜 を含む絶縁膜 50a、 50bで被覆してある。ソース電極 73、 74の端部はそれぞれ絶縁 膜 50a、 50bを介して JTE層 48a、 48bの端力ら約 15 mの範囲に対向するように延 長されている。基板 41の下面にはドレイン電極 79が設けられている。
[0067] この SiC— MOSFETをキャンタイプのパッケージに実装し、絶縁榭脂で被覆した後 不活性ガスを封入して半導体装置を構成する。
この半導体装置のソース端子 80とドレイン電極 79間に順方向の電圧を印加して耐 電圧を測定したところ約 3650Vであった。この耐電圧はボディ層 53、 54にそれぞれ J TE層 48a、 48bを接して形成した従来構造の SiC— MOSFETの耐電圧とほぼ同じ であった。本実施例の SiC— MOSFETに順方向の電圧を印加したとき、ソース電極 73、 74はドリフト層 42に対して低電位になる。そのため絶縁膜 50a、 50bを介してソ ース電極 73、 74からボディ層 53^JTE層 48aの間のドリフト層部分 42a、及びボディ 層 54^JTE層 48bの間のドリフト層部分 42bに与えられる電界効果によりドリフト層部 分 42a、 42bに「 +」で表示した多数の正孔が誘起される。この正孔により n—型 SiCの ドリフト層部分 42a、 42bの絶縁膜 50a、 50bに近い表面近傍力 ¾型 SiCに反転し、ボ ディ層 53^JTE層 48a、及びボディ層 54iJTE層 48bがそれぞれ電気的に接続され たと同等の状態になる。前記表面から遠い部分は空乏化する。その結果ドリフト層部 分 42a、 42bへの電界集中が緩和されて高い耐電圧が得られることになる。
[0068] 本実施例の SiC— MOSFETと比較するために、図 4の構成において、ソース電極 7 3、 74を、それぞれ図の点線 73a、 74aから外側へは形成せず、ドリフト層部分 42a、 42bに対向しないようにしたものを試作して試験をした。その結果ソース端子 80とドレ イン電極 79間に順方向に電圧を印加したときの耐電圧は 2300Vであった。この耐電 圧は本実施例の MOSFETの 3650Vより 1350V低!、。
[0069] 本実施例の SiC— MOSFETを用いて構成する電源装置としての 3相のインバータ について以下に説明する。図 5は直流電源 96の直流を 3相交流出力に変換するイン バータのよく知られた回路図である。 6つのスイッチング素子 98は、本実施例の SiC— MOSFETである。スイッチング素子 98a、 98b、 98cのそれぞれのドレイン電極 79は 直流電源 96の正端子に接続され、ソース端子 80はスイッチング素子 98d、 98e、 98f のドレイン電極 79に接続されている。スイッチング素子 98d、 98e、 98fのソース端子 80は直流電源 96の負端子に接続されている。ゲート端子 90は図示を省略した既知 の制御回路に接続される。スイッチング素子 98a、 98b、 98cのそれぞれのソース端 子 80から 3つの出力線 97が導出されている。
[0070] 本実施例の図 4に示す SiC— MOSFETでは、ボディ層 51— 54と、ドリフト層 42、力 ソードとなる基板 41との間の pn接合で、 pinダイオード (以下、内部ダイオードという） が構成されている。この内部ダイオードは、図 5に pinダイオード 99で示すように内部 で MOSFETに実質的に逆並列に接続されて!、る。従って内部ダイオードはフライホ ィールダイオードとして機能する。
[0071] 図 5に示すインバータが動作しているとき、前記制御回路の制御により、それぞれ 所定のタイミングでスイッチング素子 98a— 98fが既知のオンオフ動作をする。その結 果フライホイールダイオードとしてのダイオード 99にそれぞれのタイミングで順方向電 流が流れる。ダイオード 99を順方向に流れる電流は、図 4の SiC— MOSFETにおい ては、ソース電極 71— 74、ボディ層 51— 54、接合 75a、 75b及びドレイン電極 79で 形成される内部ダイオードを通って、ソース端子 80からドレイン電極 79に向けて流れ る。
[0072] 図 5に示すインバータを構成した本実施例の SiC— MOSFETにおいて、電流密度 のピーク値が lOOAZcm2になる状態で 100時間動作させたところ、動作開始直後の 順方向電圧 4. 4Vが、 100時間通電後には 4. 9Vに増加し、わずかに順方向電圧 劣化が生じた。この順方向電圧劣化は、インバータの動作時にフライホイールダイォ ードとして働く pinダイオード 99、すなわち、図 4の内部ダイオードを流れる電流により ドリフト層 42内の内部ダイオードに積層欠陥が生じたことによる。
[0073] 図 4に示す SiC— MOSFETと類似の構成で、 JTE層 48aの左端を延長してボディ 層 53に接続しかつ JTE層 48bの右端を延長してボディ層 54に接続した、従来の構 成のものを試作して、図 5と同じインバータを構成し本実施例の場合と同じ条件で順 方向電圧を測定した。その結果、動作開始直後 4. 4Vであった順方向電圧が 100時 間の動作後は 10. 5Vに上昇した。この順方向電圧 10. 5Vは、本実施例の SiC— M OSFETの場合の前記 4. 9Vより 5. 6V大きかった。上記試作品の構成では、ボディ 層 53^JTE層 48aが接続されかつボディ層 54iJTE層 48bが接続されているので、 順方向電流は、ボディ層 51— 54及び JTE層 48a及び 48bと、基板 41との間のドリフ ト層 42を流れる。そのためイオン注入法で形成されて多くの結晶欠陥を有する JTE 層 48a、 48bと、基板 41との間のドリフト層 42内で通電中発生した積層欠陥が内部ダ ィオードを含むドリフト層 42全域に成長拡大し、順方向電圧劣化が進行する。これは インバータ動作時にフライホイールダイオードである pinダイオード 99を流れる電流に より積層欠陥がドリフト層 42内に成長拡大するとともに、上記のように JTE層 48a、 48 bを流れる電流による積層欠陥の成長拡大が重畳して大きな順方向電圧劣化を生じ たことによる。その結果、インバータの動作中に内部ダイオードの損失が増大するとと もに、この損失の増大により素子温度が上昇して MOSFET内部のオン抵抗の増大 を招き、インバータの電力損失が大幅に増大する。
[0074] 図 5のインバータ回路のフライホイールダイオードとして、スイッチング素子 98に逆 並列に外付けのダイオード (ショットキーダイオードや pinダイオード）を接続してもよ い（図示省略)。この場合には、外付けのショットキーダイオードや pinダイ才ードの内 部抵抗は、 MOSFETの内部ダイオードより低いので内部ダイオードを流れる逆電流 は減少する。 SiC— MOSFETを流れる逆電流が減少するので、積層欠陥の成長を 減らすことができる。この場合でも劣化の程度は低いが同様の劣化が発生した。これ は、インバータが高い電流密度で駆動された際、一部の電流が外付けのダイオード の他に SiC— MOSFETの内部ダイオードも流れるので順方向電圧劣化が発生した ものである。
[0075] 以上のように、本実施例によれば、 SiC— MOSFETの順バイアス電圧が大きいとき には表面保護膜である絶縁膜 50a、 50bを介してソース電極 73、 74が与える電界効 果によりボディ層 53、 54^JTE層 48a、 48bを電気的に接続する力 順バイアス電圧 が小さいときには両者を電気的に分離して JTE層 48a、 48bを経由して電流が流れ ないようにしている。これにより、高耐電圧を維持しつつインバータ動作時のフライホ ィールダイオードの順方向電圧の劣化を低減して素子の損失の増大を抑制でき、高 信頼性と高耐電圧を同時に実現することができる。
[0076] 以上、本発明のワイドギャップ半導体装置を各実施例について詳細に説明したが、 本発明は上記の各実施例に限定されるものではない。半導体装置の各部の不純物 濃度や、各部の厚さ長さ等の寸法は各部の機能を良好に達成できるように変更可能 である。各実施例のものと反対の極性の半導体装置 (例えば npnトランジスタに対す る pnpトランジスタ）などの各種のワイドギャップバイポーラ半導体装置に適用可能で ある。その例としては、 IGBT、 SIAFET、 S1JFET,サイリスタ、 GTO、 MCT(MOS controlled Thyristor)、 ¾i GT (biC Commutated uate Tnynstor)、 E¾ Γ (Emitter Switched Thyristor) , BRT (Base Resistance cotrolled Thyristor)などの各種の SiC ノイポーラスイッチング半導体装置ゃ高耐電圧 SiC発光ダイオード、高耐電圧 SiC半 導体レーザ等に変形応用が可能である。
[0077] また、本発明は、第 4実施例に示したバイポーラ半導体装置として動作する部分を 有する MOSFETのように、ノ ィポーラ半導体装置として動作する部分を含むワイド ギャップ半導体装置である、 JFET、 SIT等のワイドギャップ半導体スイッチング半導 体装置や、 MPS (Marged Pin/ Schottky)ダイオードおよび JBS (Junction Barrier Controlled Schottky)ダイオード装置等にも変形応用が可能である。
[0078] 本発明は SiC以外の GaNやダイヤモンド等の他のワイドギャップ半導体で構成した バイポーラ半導体装置動作部分を含むワイドギャップ半導体装置ゃ高耐電圧ワイド ギャップ半導体発光ダイオードゃ高耐電圧ワイドギャップ半導体レーザ等にも適用で きる。前記第 4実施例では、本発明のワイドギャップ半導体装置である SiC— MOSF ETを、インバータに適用した例を示したが、本発明のワイドギャップ半導体装置は、 スイッチング電源装置、大電力高周波発振装置、電力増幅装置などの電力装置等 にも適用可能である。
[0079] また第 3及び第 4実施例では言及しな力つた力 各実施例において必要に応じて 第 1の電極とアノード層との間に P+コンタクト層ゃォーミックコンタクト層を設けても良 V、。更〖こォ一ミックコンタクト層が表面保護用酸化膜とワイドギャップ半導体の界面に 侵入して!/ヽかな!/ヽように、ォーミックコンタクト層と表面保護用酸化膜の間にスペース 部分を設けたり、スペース部分にアノード電極が直接接触する部分ゃォーミツタコン タクト層形成材料の浸入を阻止するストッパー材を設けても良い。
産業上の利用可能性
[0080] 本発明は高耐電圧かつ高信頼性を必要とするワイドギャップ半導体装置及び電力 装置に利用可能である。

Claims

請求の範囲
[1] バイポーラ半導体素子として動作する p型及び n型の導電型の半導体領域を有し、 前記半導体領域に電流路を形成する第 1の pn接合、
前記第 1の pn接合の端部から離隔して前記半導体領域の一方の半導体領域内に 設けられ、前記一方の半導体領域内で周囲の半導体領域の導電型とは異なる導電 型を有し、前記周囲の半導体領域との間に第 2の pn接合を形成する電界緩和層、 前記第 1の pn接合を形成する他方の半導体領域に電気的に接続されるとともに、 前記第 1の pn接合と前記第 2の pn接合との間の半導体領域に、電気絶縁膜を介し て対向する前記バイポーラ半導体素子の電流通路となる第 1の電極、及び 前記一方の半導体領域に接続された第 2の電極
を少なくとも有するワイドギャップ半導体装置。
[2] バイポーラ半導体素子として動作する p型及び n型の導電型の半導体領域を有し、 前記半導体領域に電流路を形成する第 1の pn接合、
前記第 1の pn接合の端部から離隔して前記半導体領域の一方の半導体領域内に 設けられ、前記一方の半導体領域内で周囲の半導体領域の導電型とは異なる導電 型を有し、前記周囲の半導体領域との間に第 2の pn接合を形成する電界緩和層、 前記第 1の pn接合を形成する他方の半導体領域に電気的に接続されるとともに、 前記第 1の pn接合と前記第 2の pn接合との間の半導体領域に、電気絶縁膜を介し て対向する前記バイポーラ半導体素子の電流通路となる第 1の電極、及び 前記一方の半導体領域に接続された第 2の電極を少なくとも有し、
前記第 1の pn接合を含む半導体領域に空乏層が生じるように前記第 1の電極と前 記半導体領域間に電圧を印加したとき、前記第 1の電極が、前記電気絶縁膜を介し て前記第 1の pn接合と第 2の pn接合との間の前記半導体領域に与える電界効果に より、前記第 1の pn接合と第 2の pn接合とを電気的接続状態にすることを特徴とする ワイドギャップ半導体装置。
[3] p型又は n型のいずれか一方の導電型である第 1の導電型の半導体層と第 1の pn 接合を形成する他方の導電型である第 2の導電型の半導体層がメサ型であり、 前記第 1の導電型の半導体層内に第 1の pn接合から離隔して形成された第 2の導 電型の電界緩和層、
前記第 1の pn接合と前記電界緩和層との間の半導体層に電気絶縁膜を介して対 向し、前記メサ型の半導体層に接続された第 1の電極、及び
前記第 1の導電型の半導体層に接続された第 2の電極
を有する請求項 1又は 2記載のワイドギャップ半導体装置。
[4] p型又は n型のいずれか一方の導電型である第 1の導電型の半導体層と第 1の pn 接合を形成する他方の導電型である第 2の導電型の半導体層がプレーナ型であり、 前記第 1の導電型の半導体層内に第 1の pn接合から離隔して形成された第 2の導 電型の電界緩和層、
前記第 1の pn接合と前記電界緩和層との間の半導体層に電気絶縁膜を介して対 向し、前記プレーナ型の半導体層に接続された第 1の電極、及び
前記第 1の導電型の半導体層に接続された第 2の電極
を有する請求項 1又は 2記載のワイドギャップ半導体装置。
[5] バイポーラ半導体素子として動作する p型及び n型の導電型の半導体領域を有し、 前記半導体領域に電流路を形成する第 1の pn接合、
前記第 1の pn接合の端部力 離隔して前記第 1の pn接合を形成する第 2の半導体 領域内に設けられ、前記第 2の半導体領域と異なる導電型を有して第 2の pn接合を 形成する電界緩和層、
前記第 1の pn接合を形成する第 1の半導体領域上に形成された、少なくとも 1つの 前記第 1の半導体領域と異なる導電型の第 3の半導体領域、
前記第 3の半導体領域に電気的に接続され、端部が前記第 1の pn接合と前記第 2 の pn接合との間の第 2の半導体領域に、電気絶縁膜を介して対向する第 1の電極、 前記第 1の pn接合を形成する前記第 1の半導体領域に電気的に接続された第 2の 電極、
前記第 2の半導体領域の、前記第 1の pn接合を有する面の対向面に設けた、前記 第 2の半導体領域と異なる導電型の第 4の半導体領域、及び
前記第 4の半導体領域に設けた第 3の電極
を有するワイドギャップ半導体装置。
[6] ノ ィポーラ半導体素子として動作する p型、及び n型の導電型の半導体領域を有し 、前記半導体領域に電流路を形成する少なくとも 2つの第 1の pn接合、
前記第 1の pn接合の端部力 離隔して前記第 1の pn接合を形成する第 1の半導体 領域内に設けられ、前記第 1の半導体領域と異なる導電型を有して第 2の pn接合を 形成する電界緩和層、
前記第 1の pn接合を形成する一方の第 2の半導体領域に形成された、少なくとも 1 つの前記第 2の半導体領域と異なる導電型の第 3の半導体領域、
前記第 3の半導体領域に電気的に接続され、端部が前記第 1の pn接合と前記第 2 の pn接合との間の半導体領域に、電気絶縁膜を介して対向する第 1の電極、 前記第 1の pn接合を形成する他方の第 4の半導体領域に電気的に接続された第 2 の電極、
前記少なくとも 2つの第 1の pn接合の間の半導体領域に、絶縁膜を介して対向する 第 3の電極、及び
前記第 4の半導体領域に接続された第 4の電極
を有するワイドギャップ半導体装置。
[7] 前記第 1の電極と、前記第 1の電極に電気的に接続される半導体領域との間に設 けたォーミックコンタクト層を更に有し、
前記絶縁膜を、前記ォーミックコンタクト層の端部に対して所定の隙間を保って前 記半導体領域の面に設けたことを特徴とする、請求項 1から 6のいずれかに記載のヮ イドギャップ半導体装置。
[8] 前記第 1の電極は、前記隙間に入り込むように形成された凸部を有することを特徴 とする請求項 7記載のワイドギャップ半導体装置。
[9] 前記第 1の pn接合と前記第 2の pn接合との間の半導体領域に電気絶縁膜を介し て対向する前記第 1の電極は、前記第 2の pn接合を形成する電界緩和層に電気絶 縁膜を介して所定の距離だけ重なるように延在して 、ることを特徴とする請求項 1から
8のいずれかに記載のワイドギャップ半導体装置。
[10] 前記隙間に、ォーミックコンタクト層の金属材料と反応しにくい物質の挿入物を設け たことを特徴とする請求項 7記載のワイドギャップ半導体装置。 バイポーラ半導体素子として動作する p型、及び n型の導電型の半導体領域を有し 、前記半導体領域に電流路を形成する少なくとも 2つの第 1の pn接合、
前記第 1の pn接合の端部力 離隔して前記第 1の pn接合を形成する第 1の半導体 領域内に設けられ、前記第 1の半導体領域と異なる導電型を有して第 2の pn接合を 形成する電界緩和層、
前記第 1の pn接合を形成する一方の第 2の半導体領域に形成された、少なくとも 1 つの前記第 2の半導体領域と異なる導電型の第 3の半導体領域、
前記第 3の半導体領域に電気的に接続され、端部が前記第 1の pn接合と前記第 2 の pn接合との間の半導体領域に、電気絶縁膜を介して対向する第 1の電極、 前記第 1の pn接合を形成する他方の第 4の半導体領域に電気的に接続された第 2 の電極、
前記少なくとも 2つの第 1の pn接合の間の半導体領域に、絶縁膜を介して対向する 第 3の電極、及び
前記第 4の半導体領域に接続された第 4の電極
を有するワイドギャップ半導体装置
を制御素子として備える電力装置。
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