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WO2004030053A1 - 薄型半導体チップの製造方法 - Google Patents

薄型半導体チップの製造方法 Download PDF

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WO2004030053A1
WO2004030053A1 PCT/JP2003/010954 JP0310954W WO2004030053A1 WO 2004030053 A1 WO2004030053 A1 WO 2004030053A1 JP 0310954 W JP0310954 W JP 0310954W WO 2004030053 A1 WO2004030053 A1 WO 2004030053A1
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tape
wafer
ring
shaped frame
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Naoyuki Koizumi
Kei Murayama
Shigeru Mizuno
Takashi Kurihara
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Shinko Electric Industries Co Ltd
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    • H01L2924/12042—LASER

Definitions

  • the present invention relates to a method for manufacturing a thin semiconductor chip in which after processing one surface of a thin wafer, the thin wafer is separated into individual semiconductor chips.
  • the method for producing a thin semiconductor chip of the present invention can be used, for example, when a laser element is formed on a thin substrate of gallium or arsenic, or a thin sapphire substrate.
  • the present invention has been devised to solve the above-mentioned conventional problems.
  • the present invention maintains a stable shape in each process during processing to prevent cracking, chipping, and warping of wafers. It is an object of the present invention to provide a method for manufacturing a thin semiconductor chip which can prevent such a problem.
  • a thin semiconductor chip is manufactured by processing one surface, the other surface of the thin wafer is attached to a rigid support, and a ring-shaped frame surrounding the outer periphery of the thin wafer is supported by the rigid support.
  • a method for manufacturing a thin semiconductor chip is provided, which is characterized in that the method is applied to a body and the processing is performed.
  • the thin wafer and the ring-shaped frame are attached to the rigid support with a double-sided adhesive tape interposed therebetween.
  • a step of attaching a protective tape to a circuit forming surface side of the thin wafer attaching a surface of the thin wafer opposite to the circuit forming surface to a dicing tape, and attaching the outer periphery of the thin wafer to a dicing tape.
  • a. A step of attaching a protective tape to the circuit forming surface side of the thin wafer, and b. A side opposite to the protective tape of the thin wafer to the first tape, Attaching a second ring-shaped frame surrounding the outer periphery of the thin wafer to the first tape at an interval; c. Removing the protective tape; d. Outer periphery of the thin wafer A first ring-shaped frame that surrounds the second ring-shaped frame and fits on the inner periphery of the second ring-shaped frame, is attached to the first tape, and the circuit-forming surface of the thin wafer and the first ring Attaching a second tape to the thin frame, e.
  • H. A step of removing the resist, and i. A second ring surrounding the outer periphery of the first ring-shaped frame while adhering the back electrode side of the thin wafer to a second tape.
  • A. A step of applying a shape frame to the second tape, and j.
  • a method for manufacturing a thin semiconductor chip is provided.
  • FIG. 1 (A) to 1 (C) are views showing a method for manufacturing a thin semiconductor chip according to a first embodiment of the present invention.
  • FIGS. 2 (A) and 2 (B) are views showing a method for manufacturing a thin semiconductor chip according to the second embodiment of the present invention.
  • 3 (A) to 3 (E) are views showing a method for manufacturing a thin semiconductor chip according to a third embodiment of the present invention.
  • 4 (A) to 4 (J) are views showing a method for manufacturing a thin semiconductor chip according to a fourth embodiment of the present invention.
  • 5 (A) to 5 (E) are views showing a method for manufacturing a thin semiconductor chip according to a fifth embodiment of the present invention.
  • FIG. 1 (A) to 1 (C) are views showing a method for manufacturing a thin semiconductor chip according to a first embodiment of the present invention.
  • the wafer is a thin disk with a diameter (D 1) of 6 inches (150 mm) and a thickness (t) of about 100 m.
  • D 1 diameter of 6 inches (150 mm)
  • t thickness of about 100 m.
  • one surface 1a is a circuit forming surface. ⁇ ⁇ ⁇
  • a tape 2 and a ring-shaped frame 3 having relatively strong waist are used as rigid supports.
  • One surface of the tape 2 is the adhesive surface 2a.
  • FIG. 1A shows a type A in which a ring-shaped frame 3 having an inner diameter larger than the outer diameter of the wafer 1 is used.
  • the upper side in Fig. 1 is the circuit forming surface 1a
  • the opposite side 1b is Adhere to adhesive surface 2a.
  • the ring-shaped frame 3 is bonded to the bonding surface 2a of the tape 2 so as to surround the periphery of the wafer 1.
  • a gap 4 is formed between the outer diameter of the wafer 1 and the inner diameter of the ring-shaped frame 3.
  • the height (d) of the ring frame 3 is higher than the thickness (t) of the wafer 1.
  • Fig. 1 (B) shows type B.
  • the difference between the outer diameter of the wafer 1 and the inner diameter of the ring-shaped frame 3 is 2 mm or less (the gap between them is 1 mm or less).
  • the height (d) of the ring-shaped frame 3 is higher than the thickness (t) of the wafer 1.
  • the surface 1b opposite to the circuit forming surface la of the wafer 1 is bonded to the tape 2, and the ring-shaped frame 3 is attached to the tape 2 so as to surround the circumference of the wafer 1. Glue to 2a.
  • the gap 4 between the outer diameter of the wafer 1 and the inner diameter of the ring-shaped frame 3 is extremely small.
  • Fig. 1 (C) shows type C.
  • type B when the difference between the outer diameter of the wafer 1 and the inner diameter of the ring-shaped frame 3 is 2 mm or less (the gap between them is 1 mm or less) Use things.
  • the height (d) of the ring-shaped frame 3 is equivalent to the thickness (t) of the wafer 1.
  • the surface 1b opposite to the circuit forming surface 1a of the wafer 1 is adhered to the tape 2, and the ring-shaped frame 3 is wound around the wafer 1 so as to surround the periphery of the wafer 1.
  • the gap 4 between the outer diameter of the wafer 1 and the inner diameter of the ring-shaped frame 3 is extremely small, and the thickness (t) of the wafer 1 and the height (d) of the ring-shaped frame 3 are It is uniform.
  • FIGS. 2A and 2B are diagrams showing a method for manufacturing a thin semiconductor chip according to the second embodiment of the present invention.
  • a double-sided adhesive tape 6 is adhered on the rigid body 5, and the circuit of the wafer 1 is placed thereon.
  • the surface 1b opposite to the forming surface 1a is bonded.
  • the ring-shaped frame 3 is adhered to the double-sided adhesive tape 6 so as to surround the periphery of the wafer 1.
  • the gap 4 between the outer diameter of the wafer 1 and the inner diameter of the ring-shaped frame 3 is extremely small. Note that the wafer 1 itself is the same as that of the above-described embodiment.
  • Fig. 2 (A) shows the case where the height (d) of the ring-shaped frame 3 is higher than the thickness (t) of the wafer 1
  • Fig. 2 (B) shows the height (d) of the ring-shaped frame 3.
  • d) and the thickness (t) of the wafer 1 are equivalent.
  • the rigid body 5 glass, in particular, quartz glass, silicon wafer, metal, organic material, or the like can be used. It can be selected according to the method of peeling from double-sided adhesive tape 6. It is convenient to select a double-sided adhesive tape 6 that can be peeled off by ultraviolet light or one that can be peeled off by heat. Further, it is desirable that the material be easy to peel off from the rigid body 5, while having high adhesiveness to the ring-shaped frame 3.
  • the lower surface of the wafer 1 is supported by the rigid body 5, it is possible to cope with a spinner or the like. Further, since the ring-shaped frame 3 is provided, the double-sided adhesive tape 6 is peeled off.
  • step (A) to 3 (E) are views showing a method of manufacturing a thin semiconductor chip according to a third embodiment of the present invention in the order of steps.
  • a protective tape 7 is attached to the circuit forming surface 1a of the thin wafer 1.
  • the surface 1 b of the thin wafer 1 opposite to the circuit forming surface la is attached to a dicing tape 8. Further, a ring-shaped frame 3 is attached to the dicing tape 8 so as to surround the outer periphery of the thin film wafer 1.
  • the protective tape 7 is attached to the dicing tape 8 after being peeled off.
  • the wafer 1 is held on the dicing tape 8 and then the protective tape 7 is peeled off. There is an advantage that the damage to the chopper 1 is small.
  • step (C) the protective tape 7 is peeled off.
  • step (D) the thin wafer is divided into a plurality of thin chips 10 by dicing from the circuit forming surface 1a side of the thin wafer 1.
  • the size of the thin chip 10 to be singulated depends on the size of the target semiconductor element. In general, the wafer is diced vertically and horizontally to obtain a desired rectangular thin chip 10. I do.
  • step (E) individual thin chips are picked up.
  • FIGS. 3 (A) to 3 (E) although the occurrence of cracks and the like of the wafer 1 is reduced, the processing of the back face of the wafer 1, for example, electrode attachment and patterning cannot be performed. There are difficulties such as inability to singulate. In order to solve such a problem, the embodiment shown in FIGS. 4 and 5 is more preferable.
  • FIGS. 4 (A) to 4 (J) relate to the fourth embodiment of the present invention, and show a method of manufacturing a thin semiconductor chip using two types of ring-shaped frames in the order of steps.
  • the protective tape 7 is attached to the circuit forming surface 1 a side of the thin wafer 1.
  • the protective tape 7 side of the thin wafer 1 is attached to the first tape 11.
  • the first ring-shaped frame 3 surrounding the outer periphery of the thin wafer 1 is attached to the first tape 11.
  • a back electrode 12 is formed on the surface 1b of the thin wafer 1 opposite to the circuit forming surface 1a.
  • the back electrode 12 is made of Al, Cu, Au, or the like, and extends over the entire surface of the thin wafer 1 and the ring-shaped frame 3.
  • the back electrode 12 is formed by cleaning the surface of the thin wafer opposite to the circuit forming surface, and then forming a metal film by sputtering evaporation.
  • step (D) a resist pattern 13 is formed on the back electrode 12.
  • (E) process the back electrode 12 is etched along the resist pattern 13, and further, in the step (F), the layer of the thin wafer 1 is etched and singulated to obtain a thin chip 10.
  • the resist 13 is removed by asshing.
  • the back electrode 12 side of the thin wafer 1 is attached to the second tape 14.
  • a second ring-shaped frame 15 surrounding the outer periphery of the first ring-shaped frame 3 is attached to the second tape 14.
  • ultraviolet light is irradiated from the side of the first tape 11 to weaken the adhesive force between the protective tape 7 and the thin chip 10, and the protective tape 7, the first tape 1 1. Separate the first ring-shaped frame 3 from the low-profile wafer 1.
  • the individual thin chips 10 are picked up to obtain individual thin chips 10.
  • the pick-up method can be adopted in the step (G) and the steps after the step (H) can be omitted.
  • FIGS. 5A to 5E show a fifth embodiment of the present invention, which shows a method of manufacturing a thin semiconductor chip in which a protective tape is peeled off before a support is attached.
  • the protective tape 7 is attached to the circuit forming side 1 a of the thin wafer 1.
  • step (B) the surface of the thin wafer 1 opposite to the surface to which the protective tape 7 is adhered is attached to the first tape 11.
  • a second ring-shaped frame 15 that surrounds the outer periphery of the thin wafer at an interval is attached to the first tape 11.
  • step (C) the protective tape 7 is peeled off. You.
  • the first ring-shaped frame 3 that surrounds the outer periphery of the thin wafer 1 and is accommodated in the inner periphery of the second ring-shaped frame 15 is attached to the first tape 11.
  • the second tape 16 joined to the first ring-shaped frame 3 of the bracket is attached to the circuit surface side 1a of the thin wafer 1.
  • the first tape 11 and the second ring-shaped frame 15 are removed.
  • the same steps as those after the step (C) in FIG. 4 can be used. Also in this embodiment, if there is no problem in directly picking up the thin chip 10, the steps after FIG. 4H can be omitted.
  • the present invention when processing a thinned wafer, it is possible to maintain a stable shape in each step during the processing and prevent the wafer from being cracked, chipped, warped, and the like. In the production of thin semiconductor chips, the yield is improved, and the production efficiency can be increased.

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Abstract

薄化したウエーハの加工にあたり、加工中の各工程でウエーハを安定した形状に維持し、ウエーハの割れや欠け、反りに等を防止することのできる、薄型半導体チップの製造方法を提供する。薄型ウエーハ（１）の一方の面（１ａ）に加工を施して薄型半導体チップを製造する際に、薄型ウエーハの他方の面（１ｂ）を剛性支持体（２）に貼り付け、薄型ウエーハ（１）の外周を囲むリング状フレーム（３）を剛性支持体（２）に貼り付けて、薄型ウエーハに加工を施すことを特徴とする。

Description

明 細 書 薄型半導体チップの製造方法
技術分野
本発明は薄型ゥエーハの一方の面に加工を施した後、 この薄型ゥ ェ一ハを個々の半導体チップに個片化する薄型半導体チップの製造 方法に関する。 本発明の薄型半導体チップの製造方法は、 例えば、 ガリ ウム . 砒素の薄型基板、 又はサフアイァ薄型基板上にレーザ素 子を形成する場合等に使用するこ とができる。 背景技術
従来、 1 0 0 μ m以下に薄化したゥエーハを加工すること、 例え ばゥエーハの表面にパターユング、 スパッタリ ングなどを成膜する こと、 エッチング加工を施すこと、 ゥエーハを個片化して個々のチ ップに成形すること、 等の処理は至難であった。 その理由は、 薄化 したゥエーハは、 加工中の各工程を通じて安定した形状に維持しな がら保持するのが困難であり、 加工中のゥエーハの不安定な保持が 、 ゥエーハの割れや欠けの発生、 ゥエーハの反りによる加工均一性 の欠如等の原因となるものであった。 発明の開示
本発明は、 上述した従来の問題を解決するべく案出されたもので 、 薄化したゥエーハの加工にあたり、 加工中の各工程で安定した形 状に維持し、 ゥエーハの割れや欠け、 反りに等を防止するこ とので きる、 薄型半導体チップの製造方法を提供することを課題とする。 上記の課題を達成するために、 本発明によれば、 薄型ゥエーハの 一方の面に加工を施して薄型半導体チップを製造する際に、 前記薄 型ゥエーハの他方の面を剛性支持体に貼り付け、 且つ該薄型ゥエー ハの外周を囲むリ ング状フレームを前記剛性支持体に貼り付けて、 前記加工を施すことを特徴とする薄型半導体チップの製造方法が提 供される。
前記薄型ゥエーハ及び前記リ ング状フ レーム と、 前記剛性支持体 とを、 これらの間に両面接着テープを介在させて貼り付けることを 特徴とする。
また、 本発明によると、 薄型ゥエーハの回路形成面側に保護テー プを貼り付ける工程と、 前記薄型ゥエーハの回路形成面とは反対側 の面をダイシングテープに貼り付けると共に、 該薄型ゥエーハ外周 を囲むリ ング状フ レームを前記ダイシングテープに貼り付ける工程 と、 前記保護テープを剥離する工程と、 前記薄型ゥエーハの回路形 成面側より、 ダイシングすることにより該薄型ゥエーハを複数の薄 型チップに個片化する工程と、 個々の薄型チップをピックアツプす る工程と、 を含むことを特徴とする薄型半導体チップの製造方法が 提供される。
更にまた、 本発明によると、 a . 薄型ゥエーハの回路形成面側に 保護テープを貼り付ける工程と、 b . 前記薄型ゥエーハの保護テー プ側を第 1のテープに貼り付けると共に、 該薄型ゥエーハ外周を囲 む第 1のリ ング状フ レームを前記第 1のテープに貼り付ける工程と 、 c . 前記薄型ゥエーハの回路形成面とは反対側の面に裏面電極を 形成する工程と、 d . 前記裏面電極上にレジス トパターンを形成す る工程と、 e . 該レジス トパターンに沿ってエッチングを施し、 前 記裏面電極及び薄型ゥエーハの層を個片化して薄型チップとするェ 程と、 f . 前記レジス トを除去する工程と、 g . 前記薄型ゥエーハ の裏面電極側を第 2 のテープに貼り付けると共に、 前記第 1 の リ ン グ状フ レームの外周を囲む第 2 のリ ング状フ レームを前記第 2 のテ ープに貼り付ける工程と、 h . 前記第 1 のテープの側よ り紫外線を 照射して前記保護テープと薄型チップとの間の粘着力を弱めて保護 テープ、 第 1のテープ及び第 1のリ ング状フ レームとを薄型ゥエー ハから分離する工程と、 i . 個々の薄型チップをピックアップする 工程と、 を含むことを特徴とする薄型半導体チップの製造方法が提 供される。
更にまた、 本発明によると、 a . 薄型ゥエーハの回路形成面側に 保護テープを貼り付ける工程と、 b . 前記薄型ゥエーハの保護テー プとは反対の側を第 1のテープに貼り付けると共に、 該薄型ゥエー ハの外周を間隔をあけて囲む第 2のリ ング状フ レームを前記第 1の テープに貼り付ける工程と、 c . 前記保護テープを剥離する工程と 、 d . 前記薄型ゥエーハの外周を囲み且つ前記第 2のリ ング状フレ 一ムの内周に収まる第 1のリ ング状フレームを前記第 1のテープに 貼り付けると共に、 前記薄型ゥエーハの回路形成面及び前記第 1 の リ ング状フ レームに第 2のテープを貼り付ける工程と、 e . 第' 1の テープ、 第 2 のリ ング状フ レームを薄型ゥエーハから分離した後、 前記薄型ゥエーハの回路形成面とは反対側の面に裏面電極を形成す る工程と、 f . 前記裏面電極上にレジス トパターンを形成する工程 と、 g . 該レジス トパターンに沿ってエッチングを施し、 前記裏面 電極及び薄型ゥエーハの層を個片化して薄型チップとする工程と、 h . 前記レジス ト を除去する工程と、 i . 前記薄型ゥエーハの裏面 電極側を第 2のテープに貼り付けると共に、 前記第 1のリ ング状フ レームの外周を囲む第 2のリ ング状フ レームを前記第 2のテープに 貼り付ける工程と、 j . 前記第 1 のテープの側より紫外線を照射し て前記保護テープと薄型チップとの間の粘着力を弱める工程と、 k . 個々の薄型チップをピックアップする工程と、 を含むことを特徴 とする薄型半導体チップの製造方法が提供される。 図面の簡単な説明
図 1 (A) 〜図 1 (C) は本発明の第 1実施形態に係る薄型半導 体チップの製造方法を示す図である。
図 2 (A) 及び図 2 (B) は本発明の第 2実施形態に係る薄型半 導体チップの製造方法を示す図である。
図 3 (A) 〜図 3 (E) は本発明の第 3実施形態に係る薄型半導 体チップの製造方法を示す図である。
図 4 (A) 〜図 4 ( J ) は本発明の第 4実施形態に係る薄型半導 体チップの製造方法を示す図である。
図 5 (A) 〜図 5 (E) は本発明の第 5実施形態に係る薄型半導 体チップの製造方法を示す図である。 発明を実施するための最良の形態
以下、 添付図面を参照して本発明の実施の形態について詳細に説 明する。
図 1 (A) 〜図 1 (C) は、 本発明の第 1実施形態に係る薄型半 導体チップの製造方法を示す図である。 ゥエーハ は薄い円盤状で 直径 （D 1 ) が 6イ ンチ （ 1 5 0 mm) で、 厚み （ t ) は、 約 1 0 0 mである。 ゥエーハ 1はその一方の面 1 aが回路形成面である 。 ゥエーハ 1の取り扱いを容易にするために、 剛性支持体と して腰 の比較的強いテープ 2及びリ ング状フレーム 3を用いる。 テープ 2 は、 その一方の面が接着面 2 aである。
図 1 (A) はタイプ Aを示し、 ゥエーハ 1の外径より も大きい内 径を有するリ ング状フレーム 3を用いる。 ゥエーハ 1は図 1 におい て上側が回路形成面 1 aであり、 その反対側の面 1 bをテープ 2の 接着面 2 aに接着する。 リ ング状フ レーム 3はゥエーハ 1の周囲を 囲むよ うにテープ 2の接着面 2 aに接着する。 この時、 ゥエーハ 1 の外径と リ ング状フレーム 3の内径との間に隙間 4が形成される。 また、 リ ング状フ レーム 3の高さ （ d ) はゥエーハ 1の厚み （ t ) より高い。
図 1 (B) はタイプ Bを示し、 ゥエーハ 1の外径と リ ング状フレ ーム 3の内径との差が 2 mm以下 （両者間の隙間が 1 m m以下） の ものを使用する。 また、 タイプ Aの場合と同様、 リ ング状フ レーム 3の高さ （ d ) はゥエーハ 1の厚み （ t ) よ り高いものを使用する 。 タイプ Aの場合と同様、 ゥエーハ 1の回路形成面 l a とは反対側 の面 1 bをテープ 2に接着すると ともに、 このゥエーハ 1の周囲を 囲むよ うにリ ング状フレーム 3をテープ 2の接着面 2 aに接着する 。 この時、 ゥエーハ 1の外径と リ ング状フ レーム 3の内径との間の 隙間 4は極めて僅かである。
図 1 (C) はタイプ Cを示し、 タイプ Bの場合と同様、 ゥエーハ 1の外径と リ ング状フ レーム 3の内径との差が 2 mm以下 （両者間 の隙間が l mm以下） のものを使用する。 また、 リ ング状フ レーム 3の高さ （ d ) はゥエーハ 1の厚み （ t ) と同等としたものを使用 する。 タイプ A、 Bの場合と同様、 ゥエーハ 1の回路形成面 1 a と は反対側の面 1 bをテープ 2に接着すると ともに、 このゥエーハ 1 の周囲を囲むようにリ ング状フレーム 3をテープ 2の接着面 2 aに 接着する。 この時、 ゥエーハ 1の外径と リ ング状フ レーム 3の内径 との間の隙間 4は極めて僅かであり、 ゥエーハ 1の厚み （ t ) と リ ング状フ レーム 3の高さ （ d ) は均一となっている。
図 2 (A) 及び図 2 (B) は、 本発明の第 2実施形態に係る薄型 半導体チップの製造方法を示す図である。 この実施形態では、 剛性 体 5の上に両面接着テープ 6を貼付し、 その上にゥエーハ 1の回路 形成面 1 a とは反対側の面 1 bを接着する。 また、 このゥエーハ 1 の周囲を囲むよ うにリ ング状フ レーム 3を両面接着テープ 6に接着 する。 この時、 ゥエーハ 1 の外径と リ ング状フ レーム 3 の内径との 間の隙間 4は極めて僅かである。 なお、 ゥエーハ 1 そのものは前述 の実施形態のものと同様のものを用いている。
図 2 ( A ) は、 リ ング状フ レーム 3 の高さ （ d ) はゥエーハ 1 の 厚み （ t ) よ り高い場合を示し、 図 2 ( B ) はリ ング状フ レーム 3 の高さ （ d ) とゥエーハ 1の厚み （ t ) とが同等の場合を示す。 剛性体 5 と しては、 ガラス、 特に石英ガラス、 ゥエーハ、 金属、 有機物等を用いることができる。 両面接着テープ 6からの剥離方法 と合わせて選択することができる。 両面接着テープ 6は、 紫外線剥 離が可能なもの、 又は熱剥離等が可能なもの、 を選定するのが都合 がよい。 また、 剛性体 5からの剥離が容易なもの、 反面、 リ ング状 フ レーム 3 との接着性は高いものが望ましい。
この実施形態では、 ゥエーハ 1 の下面を剛性体 5で支えているた め、 スピナ一などへの対応が可能である。 また、 リ ング状フ レーム 3があるため、 両面接着テープ 6が剥がしゃすいものとなる。
図 3 ( A ) 〜図 3 ( E ) は本発明の第 3実施形態に係る薄型半導 体チップの製造方法を各工程順に示す図である。 まず、 （A ) 工程 において、 薄型ゥエーハ 1 の回路形成面 1 a側に保護テープ 7を貼 り付ける。
次に （B ) 工程において、 薄型ゥヱーハ 1 の回路形成面 l a とは 反対側の面 1 bをダイシングテープ 8に貼り付ける。 また、 薄型ゥ エーハ 1 の外周を囲むようにリ ング状フ レーム 3をダイシングテー プ 8に貼り付ける。 通常は、 保護テープ 7を剥離後にダイシングテ ープ 8に貼り付けるが、 この実施形態では、 ゥエーハ 1がダイシン グテープ 8に保持されてから保護テープ 7を剥離するために、 ゥェ ーハ 1 への損傷が少ないという利点がある。
次に （C ) 工程において、 保護テープ 7を剥離する。 ついで、 （ D ) 工程において、 薄型ゥエーハ 1 の回路形成面 1 a側よ り、 ダイ シングするこ とによ り薄型ゥエーハを複数の薄型チップ 1 0に個片 化する。 個片化する薄型チップ 1 0 の大きさは目的とする半導体素 子の大きさによるが、 一般にゥエーハを縦方向及び横方向にダイシ ングして、 所望の矩形の薄型チップ 1 0を得るようにする。 ついで 、 ( E ) 工程において、 個々の薄型チップをピックアップする。 図 3 ( A ) 〜図 3 ( E ) に示す実施形態では、 ゥエーハ 1 の割れ 等の発生は減少するものの、 ゥエーハ 1 の裏面加工、 例えば電極付 けやパターニングができない、 裏面側からのエッチングによる個片 化ができない、 等の難点がある。 このような問題を解決するために 、 図 4及び図 5に示す実施形態によるのが更に好適である。
即ち、 図 4 ( A ) 〜図 4 ( J ) は本発明の第 4実施形態に係るも ので、 2種類のリ ング状フ レームを使用した薄型半導体チップの製 造方法を各工程順に示す。 まず、 （A ) 工程において、 薄型ゥエー ハ 1 の回路形成面 1 a側に保護テープ 7を貼り付ける。 次に （B ) 工程において、 薄型ゥエーハ 1の保護テープ 7側を第 1のテープ 1 1に貼り付ける。 一方で、 薄型ゥエーハ 1 の外周を囲む第 1 の リ ン グ状フ レーム 3を第 1 のテープ 1 1に貼り付ける。
次に、 （C ) 工程において、 薄型ゥエーハ 1 の回路形成面 1 a と は反対側の面 1 bに裏面電極 1 2を形成する。 この裏面電極 1 2は 、 材質は A l ， C u , A u等であり薄型ゥエーハ 1 の全面と リ ング 状フ レーム 3上に延びている。 裏面電極 1 2は、 薄型ゥエーハの回 路形成面とは反対側の面を洗浄した後、 スパッタリ ングゃ蒸着によ り金属膜を成膜して形成する。 次に、 （D ) 工程において、 裏面電 極 1 2上にレジス トパターン 1 3を形成する。 ついで、 （ E ) 工程 において、 レジス トパターン 1 3に沿って裏面電極 1 2をエツチン グすると共に、 更に （F) 工程において、 薄型ゥエーハ 1の層をェ ツチングして個片化し、 薄型チップ 1 0 とする。
次に、 （ G ) 工程において、 アツシングにより レジス ト 1 3を除 去する。 次に （H) 工程において薄型ゥエーハ 1の裏面電極 1 2側 を第 2のテープ 1 4に貼り付ける。 この第 2のテープ 1 4には、 第 1のリ ング状フレーム 3の外周を囲む第 2のリ ング状フレーム 1 5 が貼り付けられている。 次に （ I ) 工程において、 第 1のテープ 1 1の側よ り紫外線を照射して保護テープ 7 と薄型チップ 1 0 との間 の粘着力を弱めて、 保護テープ 7、 第 1のテープ 1 1、 第 1 のリ ン グ状フ レーム 3を薄型ゥエーハ 1から分離する。 次に （ J ) 工程に おいて、 個々の薄型チップ 1 0をピックアップして、 個々の薄型チ ップ 1 0を得る。
なお、 図 4 (A) 〜図 4 ( J ) に示す実施形態において、 （G) 工程において、 個々の薄型チップ 1 0を直接ピックアップすると、 保護テープ 7 との剥離の際に薄型チップの回路面を損傷するおそれ があるので上記のような工程を採る力 、 特に問題にならないピック アップの方法を採用する場合は、 （G) 工程でピックアップし、 （ H) 工程以降を省略することもできる。
図 5 (A) 〜図 5 (E) は本発明の第 5実施形態であって、 支持 体を張り付ける前に保護テープを剥離する薄型半導体チップの製造 方法を示す。 まず、 （A) 工程において、 薄型ゥエーハ 1の回路形 成面側 1 aに保護テープ 7を貼り付ける。 ついで、 （B) 工程にお いて、 薄型ゥエーハ 1の保護テープ 7貼着面とは反対の面側を第 1 のテープ 1 1に貼り付ける。 この第 1のテープ 1 1 には、 薄型ゥェ ーハの外周を間隔をあけて囲む第 2の リ ング状フレーム 1 5が貼り 付けられている。 次に （C) 工程において、 保護テープ 7を剥離す る。 次に （D ) 工程において、 薄型ゥエーハ 1の外周を囲み且つ前 記第 2のリ ング状フレーム 1 5の内周に収まる第 1のリ ング状フレ —ム 3を前記第 1のテープ 1 1 に貼り付け、 かっこの第 1のリ ング 状フレーム 3 に接合されている第 2のテープ 1 6 を薄型ゥエーハ 1 の回路面側 1 aに貼り付ける。 次に （E ) 工程において、 第 1 のテ ープ 1 1及び第 2のリ ング状フレーム 1 5を取り外す。 なお、 この 工程以降は図 4の （C ) 工程以降と同じ工程を用いることが出来る 。 なお、 この実施形態においても、 薄型チップ 1 0を直接ピックァ ップして問題がない場合は、 図 4 ( H ) 工程以降を省略することも できる。
以上添付図面を参照して本発明の幾つかの実施形態について説明 したが、 本発明は上記の実施形態に限定されるものではなく、 本発 明の精神ないし範囲内において種々の形態、 変形、 修正等が可能で ある。 なお、 本発明は、 ゥエーハのサイズについては、 8インチウ エーハでも 6ィンチウエーハでも適用可能である。 産業上の利用可能性
以上説明したように、 本発明によれば、 薄化したゥエーハの加工 にあたり、 加工中の各工程で安定した形状に維持し、 ゥエーハの割 れゃ欠け、 反り等を防止するこ とができ、 薄型半導体チップの製造 にあたって歩留が良好となり、 製造効率を高めることができる。

Claims

請 求 の 範 囲
1 . 薄型ゥエーハの一方の面に加工を施して薄型半導体チップを 製造する際に、 前記薄型ゥエーハの他方の面を剛性支持体に貼り付 け、 且つ該薄型ゥエーハの外周を囲むリ ング状フ レームを前記剛性 支持体に貼り付けて、 前記加工を施すことを特徴とする薄型半導体 チップの製造方法。
2 . 前記リ ング状フ レームの厚さ （ d ) は前記薄型ゥエーハの厚 さ （ t ) と略同じか又はやや大きいことを特徴とする請求項 1に記 載の薄型半導体チップの製造方法。
3 . 前記薄型ゥエーハの外径と リ ング状フ レームの内径と差は 2 m m以下であることを特徴とする請求項 1に記載の薄型半導体チッ プの製造方法。
4 . 前記剛性支持体と比較的腰の強いテープであることを特徴と する請求項 1に記載の薄型半導体チップの製造方法。
5 . 前記薄型ゥエーハ及び前記リ ング状フ レーム と、 前記剛性支 持体とを、 これらの間に両面接着テープを介在させて貼り付けるこ とを特徴とする請求項 1 に記載の薄型半導体チップの製造方法。
6 . 薄型ゥエーハの回路形成面側に保護テープを貼り付ける工程 と、
前記薄型ゥエーハの回路形成面とは反対側の面をダイシングテー プに貼り付けると共に、 該薄型ゥエーハ外周を囲むリ ング状フ レー ムを前記ダイシングテープに貼り付ける工程と、
前記保護テープを剥離する工程と、
前記薄型ゥエーハの回路形成面側よ り、 ダイシングすることによ り該薄型ゥエーハを複数の薄型チップに個片化する工程と、
個々の薄型チップをピックァップする工程と、 を含むことを特徴とする薄型半導体チップの製造方法。
7 . a . 薄型ゥエーハの回路形成面側に保護テープを貼り付ける 工程と、
b . 前記薄型ゥエーハの保護テープ側を第 1 のテープに貼り付け ると共に、 該薄型ゥエーハ外周を囲む第 1のリ ング状フレームを前 記第 1 のテープに貼り付ける工程と、
c . 前記薄型ゥエーハの回路形成面とは反対側の面に裏面電極を 形成する工程と、
d . 前記裏面電極上にレジス トパターンを形成する工程と、 e . 該レジス トパターンに沿ってエッチングを施し、 前記裏面電 極及び薄型ゥエーハの層を個片化して薄型チップとする工程と、 f . 前記レジス トを除去する工程と、
g . 前記薄型ゥエーハの裏面電極側を第 2 のテープに貼り付ける と共に、 前記第 1のリ ング状フ レームの外周を囲む第 2のリ ング状 フ レームを前記第 2 のテープに貼り付ける工程と、
h . 前記第 1 のテープの側より紫外線を照射して前記保護テープ と薄型チップとの間の粘着力を弱めて、 保護テープ、 第 1のテープ 及び第 1 の リ ング状フ レームとを薄型ゥエーハから分離する工程と i . 個々の薄型チップをピックアップする工程と、
を含むことを特徴とする薄型半導体チップの製造方法。
8 . a . 薄型ゥエーハの回路形成面側に保護テープを貼り付ける 工程と、
b . 前記薄型ゥエーハの保護テープとは反対の側を第 1のテープ に貼り付けると共に、 該薄型ゥエー八の外周を間隔をあけて囲む第 2のリ ング状フレームを前記第 1のテープに貼り付ける工程と、 c . 前記保護テープを剥離する工程と、 d . 前記薄型ゥエーハの外周を囲み且つ前記第 2 の リ ング状フ レ 一ムの内周に収まる第 1のリ ング状フ レームを前記第 1のテープに 貼り付けると共に、 前記薄型ゥエーハの回路形成面及び前記第 1の リ ング状フ レームに第 2のテープを貼り付ける工程と、
e . 第 1のテープ、 第 2 のリ ング状フ レームを薄型ゥエーハから 分離した後、 前記薄型ゥエーハの回路形成面とは反対側の面に裏面 電極を形成する工程と、
f . 前記裏面電極上にレジス トパターンを形成する工程と、 g . 該レジス トパターンに沿ってエッチングを施し、 前記裏面電 極及び薄型ゥエーハの層を個片化して薄型チップとする工程と、 h . 前記レジス トを除去する工程と、
i . 前記薄型ゥエーハの裏面電極側を第 2 のテープに貼り付ける と共に、 前記第 1 のリ ング状フ レームの外周を.囲む第 2のリ ング状 フ レームを前記第 2のテープに貼り付ける工程と、
j . 前記第 1 のテープの側よ り紫外線を照射して前記保護テープ と薄型チップとの間の粘着力を弱めて、 保護テープ、 第 1のテープ 及び第 1 のリ ング状フ レームとを薄型ゥエーハから分離する工程と k . 個々の薄型チップをピックアップする工程と、
を含むことを特徴とする薄型半導体チップの製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050064679A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Consolidatable composite materials, articles of manufacture formed therefrom, and fabrication methods
US7713841B2 (en) * 2003-09-19 2010-05-11 Micron Technology, Inc. Methods for thinning semiconductor substrates that employ support structures formed on the substrates
US20050064683A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Method and apparatus for supporting wafers for die singulation and subsequent handling
US7244665B2 (en) * 2004-04-29 2007-07-17 Micron Technology, Inc. Wafer edge ring structures and methods of formation
DE112006003839T5 (de) * 2006-04-21 2009-02-26 Infineon Technologies Ag Verfahren zur Herstellung eines dünnen Halbleiter-Chips
JP5683794B2 (ja) * 2008-06-30 2015-03-11 リンテック株式会社 ウェハ加工用テープ
US8298917B2 (en) * 2009-04-14 2012-10-30 International Business Machines Corporation Process for wet singulation using a dicing singulation structure
JP5455443B2 (ja) * 2009-05-28 2014-03-26 リンテック株式会社 ウェハ加工用シート
FR2960094B1 (fr) * 2010-05-12 2012-06-08 St Microelectronics Tours Sas Procede de fabrication de puces semiconductrices
FR2968833B1 (fr) 2010-12-10 2013-11-15 St Microelectronics Tours Sas Procédé d'amincissement et de découpe de plaquettes de circuits électroniques
JP5533695B2 (ja) * 2011-01-26 2014-06-25 豊田合成株式会社 半導体チップの製造方法および半導体チップの実装方法
US8450188B1 (en) * 2011-08-02 2013-05-28 Micro Processing Technology, Inc. Method of removing back metal from an etched semiconductor scribe street
US10043676B2 (en) 2015-10-15 2018-08-07 Vishay General Semiconductor Llc Local semiconductor wafer thinning
GB2544335A (en) * 2015-11-13 2017-05-17 Oculus Vr Llc A method and apparatus for use in the manufacture of a display element
JP2018018980A (ja) * 2016-07-28 2018-02-01 株式会社ディスコ デバイスウエーハの加工方法
CN106971967B (zh) * 2017-04-25 2023-06-30 广东英达思迅智能制造有限公司 一种智能管控扩晶机及其工艺流程
JP7209246B2 (ja) * 2018-09-25 2023-01-20 パナソニックＩｐマネジメント株式会社 素子チップの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268065A (en) * 1992-12-21 1993-12-07 Motorola, Inc. Method for thinning a semiconductor wafer
JP2002100589A (ja) * 2000-09-21 2002-04-05 Hitachi Ltd 半導体装置製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0848415A1 (en) * 1995-08-31 1998-06-17 Nitto Denko Corporation Method and apparatus for peeling protective adhesive tape from semiconductor wafer
JP3865184B2 (ja) * 1999-04-22 2007-01-10 富士通株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268065A (en) * 1992-12-21 1993-12-07 Motorola, Inc. Method for thinning a semiconductor wafer
JP2002100589A (ja) * 2000-09-21 2002-04-05 Hitachi Ltd 半導体装置製造方法

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