WO2004086580A1

WO2004086580A1 - 半導体レーザおよびその製造方法

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Publication number: WO2004086580A1
Application number: PCT/JP2004/002281
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Inventors: Chiaki Sasaoka
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Filing date: 2004-02-26
Publication date: 2004-10-07
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Abstract

ＧａＮやＡｌＧａＮ等のＧａＮ系半導体基板を用いた半導体レーザにおいて、チップ分離面における半導体層の損傷を抑制する。自立ＧａＮ基板（５０１）上に、ＡｌＧａＮからなるｎ型クラッド層（５０２）、活性層となる多重量子井戸（ＭＱＷ）層（５０４）を含む積層膜を形成する。この積層膜の共振器方向に沿う側面を、自立ＧａＮ基板（５０１）から積層方向に向けて共振器幅が小となる方向に傾斜させる。

Description

明細書半導体レーザおよびその製造方法技術分野

本発明は、 G a N系半導体基板を用いた半導体レーザおよびその製造方法に関するものである。背景技術

窒化ガリウムに代表される GaN系半導体は、高効率の青紫色発光が得られることから、発光ダイオード（light emitting diode, LED)やレーザ一ダイオード（laser diode, LD)材料として注目を浴びている。なかでも LD は大容量光ディスク装置の光源として期待され、近年では書き込み用光源として高出力 LDの開発が勢力的に進められている。

GAN系半導体を用いたデバイスは、従来、サファイアや SiC等の異種材料基板を利用して作製されてきた。すなわち、サファイア基板や SiC基板上に 2 段階成長法を用いてウルッ鉱型 GaN(OOOl)層を成長させ、これらの G a N層を基板として素子構造が作製されてきた。これは良質なパルク GaN 単結晶基板が得られなかったためである。

ところが、これらの異種基板を用いた場合、基板と GaNの格子定数の相違により G aN層に高密度の転位が導入されることとなり、良質な結晶を得ることが困難であった。さらに、サファイア基板に関しては、熱伝導度が低いため素子の放熱特性が悪いこと、劈開面が GaNとサファイアで異なり LD 作製時にミラ一形成が困難なこと、さらに絶縁体であるため裏面電極型素子の作製が不可能なこと等、実用上、種々の課題を抱えている。

こうした状況下、近年、 HVPE (hydride Vapor phase Epitaxy)を用いた G a N厚膜成長技術と選択成長を利用した転位低減化技術を組合せ、良質な低転位 GaN基板を得る技術が検討されている。熱伝導特性、電気伝導特性の良好な G a N基板を用いることにより、放熱特性の改善、裏面電極型半導体レ一ザの実現等が期待され、将来的に G a N基板上での素子が主流になると考えられる。

こうした G a N基板を利用して半導体素子を作製する製造方法を採用するにあたっては、プロセス上、多くの課題を解決する必要がある。そうした諜題の一つとして、基板上に半導体層を成長させた後、どのような方法でチップに分割するかが重要な技術的課題となっている。ウルッ鉱型の結晶構造を有する G a N基板は、ウェハ面で互いに直交する 2方向の劈開面が存在せず、矩形状のチップを劈開のみで得ることができない。一方、 G a N基板は非常に硬く、劈開方向以外の面で切断しょうとするとクラックが発生しやすい。このため、チップ分離に際しクラックの発生が問題となる。

こうしたクラックの発生を抑制する技術が、特開 200 1— 1 76823 号公報に記載されている。この文献には、素子形成面に割り溝を形成し、基板裏面に当該割り溝よりも狭幅の割溝を形成し、これらの溝を利用して素子分離を行うものである。同文献の段落 0041〜0042および第一図には、発光ダイオードのチップ分離工程が記載されている。以下、このプロセスについて図 9を参照して説明する。この発光ダイオードは、 C面（0001) n型 GaN基板 1 00、 n型 G a Nバッファ層 1 0 1、 n型 A l GaNクラッド層 1 02、活性層 103、 p型 A 1 GaNクラッド層 104、 p型 G a Nコンタクト層 1 0 5、 n型電極 1 06、 p型電極 1 07、第 Aの割り溝 1 08、第 Bの割り溝 1 09から構成されている。第 Aの割り溝 1 08をドラィエッチングにより形成した後、第 Bの割り溝 1 09はスクライバーにより形成する。スクライブ後、真空チャックを解放し、ウェハをテーブルから外し取り、ウェハの G aN基板側全面に n型電極 1 06を形成する。その後、結晶成長側の面（p型電極形成面）に粘着シートを貼付し、 GaN基板側から軽くローラーで押し当てることにより、 2インチ φ のウェハから 350 mX 250 角のチップを多数得る。このような方法により、チップの切断面にクラック、チッビング等が発生しておらず、外形不良の無い素子を得ることができるとされている。発明の開示

上記の記載をはじめ同文献の実施形態の項には、主として発光ダイォードへの適用例が記載されている。一方、 GAN系半導体基板を用いて半導体レ一ザを形成する場合、その素子構造中にクラックが発生するとその箇所が光の散乱中心となるため、内部損失の増大を招き素子特性が大きく劣化する。したがって、半導体レーザを作製する際には、電子素子や発光ダイオード等の他の素子を作製するプロセス以上に、チップ分離工程における半導体層の損傷防止に関し留意する必要がある。

くわえて、著者らの詳細な実験の結果、 GaN基板を用いた場合、サファィァおよび SiC を基板とした時と比べ、素子分離時に A 1 GaN層に発生するクラックが極めて多いことが明らかになった。

素子分離時のクラック発生メカニズムは次のように考えられる。窒化ガリゥム系半導体レーザにおいては、 GaNと InゃA lを含む In_xA l_yGa₁__x__y N混晶が積層され活性層として用いられる。 LD では、 n型 GaNコンタクト層、 n型 A 1 G aN光閉じ込め層、 n型 GaN光ガイド層、 InGaN多重量子井戸活性層、 p型 GaN光ガイド層、 p型 A 1 GaN光閉じ込め層、 p型 Ga Nコンタクト層が順に積層される。 A 1 の格子定数は G a Nに比べ小さく、混晶である A 1 G a Nの格子定数も G a Nよりも小さくなる。このため Ga N基板上に積層された A 1 G a N層には引張モードの内部応力が残存することとなる。

こうした内部応力が層中に残存すると、 L D構造にクラック等の欠陥が入りやすくなり、素子の信頼性を低下させる要因となる。特に、ウェハから各素子を切り出す素子分離工程においては、半導体層に局所的に大きな応力がかかり、クラックが発生しやすい。クラックは、引っ張り応力のかかっている層で発生するので、 A 1 G aN層に内在する応力の大きい GaN基板上素子では、サファイアや SiC基板上の素子に比べクラックの発生率が高くなると考えられる。

以上のことから、特に G a N系半導体基板を用いた半導体レーザにおけるチップ分離工程では、チップ分離における半導体層の損傷の対策が重要な技術的課題となる。かかる技術的課題の解決にあたっては、発光ダイオードのチップ分離とは異なる観点からの設計思想が必要とされる。特に、チップに分離の操作を行うときのみならず、分離後においても、損傷が起こりにくいチップ構造とすることが望まれる。たとえば、従来の半導体レーザでは、チップの最上層角部が欠損することがあった。これは、チップ分離工程において生じることもあるし、分離されたチップを搬送する際、チップを把持する治具がチップの最上層角部に当たることにより生じることもある。

本発明は上記事情に鑑みなされたものであって、その目的とするところは、

G a Nや A 1 G a N等の G a N系半導体基板を用いた半導体レーザにおいて、チップ分離面における半導体層の損傷を抑制することにある。また本発明の別な目的は、チップ分離工程等においてチップ分離面にクラックが発生した場合であっても、そのクラックが活性層に到達することを防止し、半導体レ一ザの信頼性を向上させることにある。

本発明によれば、 G a N系半導体基板と、該 G a N系半導体基板の上部に形成され、 A 1を含む G a N系半導体クラッド層およびその上部に形成された活性層を含む積層膜とを有する半導体レーザであって、当該半導体レーザの共振器方向に沿う前記積層膜の側面が、前記 G a N系半導体基板側から前記積層膜の上部に向けて共振器幅が小となる方向に傾斜していることを特徴とする半導体レーザが提供される。

上記積層膜の側面は、ゥェ八からレーザ素子を分離する際の分離面となる。本発明の半導体レーザは、この分離面が傾斜した構成を有する。このため、切断箇所における半導体層の損傷、特に、半導体層の最上層角部の欠損を抑制することができる。図 1 1は、このことを説明する図である。基板面に対して垂直方向の分離面を有する従来の構造の半導体レーザでは、図 1 1 ( a ) に示すように、半導体層の最上層角部において欠損が発生しやすい。これに対して本発明の構造によれば、図 1 1 ( b ) に示すよう半導体層の最上層角部が直角よりも大きい角度で形成されるため、こうした欠損の発生が効果的に抑制される。なお、本明細書における「共振器方向」とは、共振器の延在する方向であって、光出射方向と平行な方向をいう。「共振器幅」とは、「共振器方向」と垂直な平面におけるレーザ素子の横幅をいう。

本発明の半導体レーザにおいて、前記 G a N系半導体基板上にマスクが形成され、該マスクの上部に前記積層膜が形成されており、共振器方向に沿う前記積層膜の側面は、前記マスクから選択成長した半導体層の成長面とすることができる。

この構成によれば、マスク開口部から選択成長した半導体層成長面が、そのままレーザ素子の分離面となる。このため、ウェハの切断にともなうクラックの発生を有効に抑制することができる。

また、本発明によれば、 G a N系半導体基板と、該 G a N系半導体基板の上部に形成され、 A 1を含む G a N系半導体クラッド層およびその上部に形成された活性層を含む積層膜と、を有する半導体レーザであって、前記積層膜中に、当該半導体レーザの共振器方向に延在する一対の溝部が形成され、前記活性層は前記一対の溝部に挟まれた領域に形成されていることを特徴とする半導体レーザが提供される。

この発明によれば、ウェハを切断してレーザ素子に分離する際、分離面でクラックが発生して基板水平方向に伝播した場合であっても、上記一対の溝部がクラックの伝播を阻止し、活性層を含む積層構造を高品質に維持することができる。

この半導体レーザにおいて、前記一対の溝部の底面にマスクを有し、前記溝部の側面は、前記マスクから選択成長した半導体層の成長面である構成とすることができる。このようにすれば、ドライエッチング等の加工を経ずに溝部を形成できるので、溝部周辺における半導体層へのダメージを大幅に低減することができる。

本発明の半導体レーザにおいて、前記一対の溝部は、前記 A 1を含む G a N系半導体クラッド層の露出面を含み、溝部の側面が、前記 G a N系半導体基板側から前記積層膜の上部に向けて溝部間の幅が小となる方向に傾斜している構成とすることができる。このような形状の溝部とすることにより溝部周辺の半導体層中の歪みが低減され、素子の信頼性をより向上させることができる。

本発明の半導体レーザにおいて、当該半導体レーザの共振器端面が、 G a N系半導体基板および前記積層膜の劈開面である構成とすることができる。この構成によれば、半導体レーザの側面全部について、クラックの発生を有効に抑制することができる。光出射面となる共振器端面は劈開面であるので、クラックの発生は顕著に抑制される。一方、共振器端面と垂直方向の側面、すなわち、半導体レーザの共振器方向に沿う側面においては、側面に傾斜を設ける、あるいは、一対の溝部を設ける、という構成により、損傷が発生することが抑制されている。

さらに本発明によれば、 G a N系半導体からなるウェハ上に、 A 1を含む G a N系半導体クラッド層およびその上部に形成された活性層を含む積層膜を形成する工程と、前記積層膜を選択的に除去し、前記積層膜中に当該半導体レーザの共振器方向に延在する複数の溝部を形成する工程と、前記ウェハを前記溝部の延在方向と直交する方向に沿って切断し、パーを形成する工程と、前記バーを前記溝部の延在方向と平行に切断し、半導体レーザチップに分離する工程と、を含み、前記溝部は前記 A 1を含む G a N系半導体クラッド層の露出面を含み、溝部の側面が、前記 G a N系半導体基板側から前記積層膜の上部に向けて溝部間の幅が小となる方向に傾斜することを特徴とする半導体レーザの製造方法が提供される。

上記製造方法によれば、ウェハから素子を分離する際、クラックの発生を抑制し、信頼性に優れた半導体レーザを得ることができる。

また本発明によれば、 G a N系半導体からなるウェハ上に、一方向に延在する複数のストライプ状のマスクを形成する工程と、前記マスクの開口部から、前記マスクの直上に溝部を形成させながら A 1を含む G a N系半導体クラッド層およびその上部に形成された活性層を含む積層膜を選択成長させる工程と、前記ウェハを前記溝部の延在方向と直交する方向に沿って切断し、バーを形成する工程と、前記バーを、前記溝部の延在方向と平行に切断し、半導体レーザチップに分離する工程と、を含むことを特徴とする半導体レーザの製造方法が提供される。

この製造方法によれば、ウェハから素子を分離する際、クラックの発生を抑制することができる。また、ドライエッチング等の加工を経ずに溝部を形成できるので、溝部周辺における半導体層へのダメージを低減することがでさる。

上記製造方法において、パーの切断は溝部で行ってもよいし、溝部以外の領域で行っても良い。溝部以外の領域で切断する場合は、一対の溝部を含む半導体レーザチップに分離するようにすることが好ましい。

本発明によれば、 G a N系半導体からなるウェハ上に、 A lを含むG a N 系半導体クラッド層およびその上部に形成された活性層を含む積層膜を形成する工程と、前記積層膜を選択的に除去し、前記積層膜中に当該半導体レーザの共振器方向に延在する複数の溝部を形成する工程と、前記ウェハを前記溝部の延在方向と直交する方向に沿って切断し、バーを形成する工程と、前記バーを、前記溝部以外の領域において前記溝部の延在方向と平行に切断し、一対の溝部を含む半導体レーザチップに分離する工程と、を含むことを特徴とする半導体レーザの製造方法が提供される。

この製造方法によれば、クラックの伝播を阻止する分離溝を形成する工程を含むため、信頼性の高い半導体レーザを得ることができる。一対の溝部は、前記 A 1を含む G a N系半導体クラッド層の露出面を含み、溝部の側面が、前記 G a N系半導体基板側から前記積層膜の上部に向けて溝部間の幅が小となる方向に傾斜する構成とすることができる。

本発明の半導体レーザの製造方法において、パーを形成する工程を劈開により行ってもよい。このようにすれば、クラックの発生がより顕著に抑制される。本発明において、「G a N系半導体」とは、 G a Nおよび A 1 G a Nを含み、好ましくは G a Nを用いる。 A 1を含む構成とする場合は、クラッド層よりも低いアルミニゥム組成とする。

本発明は、選択成長またはエッチングにより A 1を含む G a N系半導体クラッド層のすべてまたは一部の除去されたクラック伝播防止溝を形成し、スクライブまたはダイシング時のクラック発生を抑制するものである。

本発明の第一の骨子は、 G a N系半導体基板上に形成された A 1を含む G a N系半導体クラッド層の一部もしくは全てが除去された素子分離溝を形成し、上記溝部でスクライブやダイシング等により素子分離を行うものである。先に述べたように、クラックは大きな引っ張り応力の内在する A 1を含む G a N系半導体クラッド層に局所的な機械的応力をかけることにより発生する。 A 1を含む G a N系半導体クラッド層の除去された領域で素子分離を行えばクラックの発生を抑制することができる。

本発明の第二の骨子は、 G a N系半導体基板上に形成された A 1を含む G a N系半導体クラッド層の一部もしくは全てが除去されたクラック伝播防止溝を素子領域の周囲に形成し、上記クラック防止溝の外側でスクライブまたはダイシングにより素子分離を行うことにある。クラックが発生しても素子の活性層領域まで伝播しなければ素子特性を劣化させるこはない。素子分離時に発生したクラックの到達距離は数 cmに達するケースもあるが、その駆動力は A 1を含む G a N系半導体クラッド層中に内在する応力に起因する。したがって A 1を含む G a N系半導体クラッド層のない領域を設けておけば、クラックがその領域に達した時点でそれ以上伝播することはない。さらにクラック伝播防止溝の第二の効果として、寄生容量の低減がある。光ディスク用光源としての LDでは、動作時に雑音低減のため通常高周波変調がかけられる。高周波での応答性を改善するためには、素子抵抗および寄生容量の低減が重要となる。このうち寄生容量を下げるためには、実効的な素子面積の低減が最も有効である。窒化物系の LDの場合、一般的な素子サイズは長さ 600 i m、幅 300 ( m程度であり、これが実効的な素子面積となる。一方クラック伝播防止溝を LDの活性層ストライプの近傍に設けた場合、電気的に有効な幅は活性層をはさむクラック防止溝間の距離となるため、 10 zm程度とすることができる。これにより大幅に寄生容量を低減することが可能となる。

以上説明したように本発明によれば、半導体レーザにおいて、チップ分離面における半導体層の損傷を効果的に抑制することができる。図面の簡単な説明

上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。

図 1は、実施例に係る半導体レーザの断面図である。

図 2は、実施例に係る半導体レーザの断面図である。

図 3は、実施例に係る半導体レーザの断面図である。

図 4 (a) および図 4 (b) は、実施例に係る半導体レーザの工程断面図である。

図 5 (a) および図 5 (b) は、実施例に係る半導体レーザの工程断面図である。

図 6 (a) および図 6 (b) は、実施例に係る半導体レーザの工程断面図である。

図 7 (a) および図 7 (b) は、実施例に係る半導体レーザの工程断面図である。

図 8は、実施例に係る半導体レーザの工程断面図である。

図 9は、従来の半導体レーザの工程断面図である。

図 1 0は、実施例に係る半導体レーザの断面図である。

図 1 1 (a) および図 1 1 (b) は、半導体レーザのチップ分離の際に生じる損傷の様子を説明するための図である。発明を実施するための最良の形態以下、本発明の好ましい実施形態について説明する。これらの半導体レ一ザにおいて、半導体レーザの出射面は、いずれも G a N基板および G a N系半導体層の劈開面すなわち（1— 1 00) 面となっている。

図 1は、本発明の一実施形態に係る半導体レーザの断面図である。自立 G a N基板 50 1上に、 A 1 G aNからなる n型クラッド層 502、 n型光閉じ込め層 503、活性層となる多重量子井戸（MQW) 層 504、キャップ層 50 5、 p型光閉じ込め層 506、 p型 A 1。. iGao. ₉Nクラッド層 50 7、 p型コンタクト層 508、 Si0₂絶縁膜 51 0、 p電極 5 12からなる積層膜が形成されている。この積層膜の上部にはメサ部 509が設けられている。上記積層膜の共振器方向に沿う側面は、自立 GaN基板 50 1から積層方向に向けて共振器幅が小となる方向に傾斜している。図示した半導体レーザでは、基板面に対して約 60度の角度で傾斜している。この傾斜をもった積層膜の側面は、チップ分離時におけるウェハ切断面となる。このように傾斜をもった構造としているため、チップ分離面の損傷が抑制される。特に、図中、 p電極 5 1 2の両端角部の損傷が有効に抑制される。

図 2は、本発明の他の実施形態に係る半導体レ一ザの断面図である。 LD 構造は図 1と共通である。積層膜中に、自立 GaN基板 5 01に到達する一対の素子分離溝 5 14が形成されている。素子分離溝 5 14の側面には、 A 1 G a Nからなる n型クラッド層 502が露出している。素子分離溝 5 14 の側面は、自立 G aN基板 50 1から積層方向に向けて共振器幅が小となる方向に傾斜している。活性層となる多重量子井戸（MQW) 層 504を含む LD構造は、一対の素子分離溝 5 14に挟まれた領域に形成されている。すでに述べたように自立 GaN基板 50 1上の A 1 GaNからなる n型クラッド層 502は、引張モードの内部応力を有し、クラックの発生、伝播を引き起こしやすい。図示した半導体レーザでは、この A 1 G a Nからなる n型クラッド層 502を分断するように素子分離溝 5 14が形成されているため、チップ分離時に LD構造が損傷することを抑制できる上、半導体レーザ使用時に積層膜の共振器方向に沿う側面から入ったクラックの伝播を阻止し、 L D構造の損傷を抑制することができる。さらに、素子容量を低減でき、レ一ザ特性を向上させることができる。

図 3はマスク成長により溝部を形成した例である。素子構造は図 1、図 2の半導体レーザと共通である。積層膜中に、自立 G aN基板 6 0 1に到達する一対の素子分離溝 6 14が形成されている。素子分離溝 6 1 4の側面には、 A 1 G aNからなる n型クラッド層 6 0 2が露出している。素子分離溝 6 1 4の側面は、自立 G aN基板 6 0 1から積層方向に向けて共振器幅が小となる方向に傾斜している。活性層となる多重量子井戸（MQW) 層 6 04 を含む LD構造は、一対の素子分離溝 6 14に挟まれた領域に形成されている。素子分離溝 6 14の側面は、マスク 6 1 3から選択成長した半導体層の成長面であり、基板面に対して約 6 0度の傾斜を有している。このような構造を有しているため、図 2の半導体レーザで述べた効果に加え、溝形成工程において積層膜中に損傷が発生したり内部歪みが生じたりすることを抑制でさる。

(実施例）

実施例 1

(素子の作製）

本実施例では、図 1、図 2および図 1 0に示す断面構造の半導体レーザを作製し、評価を行った。以下、図 1の半導体レーザをタイプ A、図 2の半導体レーザをタイプ B、図 1 0の半導体レ一ザをタイプ Cと称する。

以下、これらの半導体レーザを作製した手順について説明する。基板として FIEL0法（A.Usui他、 Jpn. J. Appl.Phys.36 (1997)L899)により成長させた n型 GaN (0001)基板を用いた。上記基板は、 HVPE成長後の基板冷却過程でサファイアと G a Nの熱膨張係数の違いのため G a N層の剥離が生じ、 G a N厚さ 200 m の自立 G a N基板となっている。素子構造の作製には 300hPaの減圧 M0VPE装置を用いた。キヤリアガスには水素と窒素の混合ガスを用い、 Ga, A 1， Inソースとしてそれぞれトリメチルガリウム（TMG)、トリメチルアルミニウム（TMG；)、トリメチルインジウム（TMI)、 n型ドーパントにシラン（SiH₄)、型ドーパントにビスシクロペンタジェニルマグネシウム（Cp₂Mg) を用いた。

本実施例では、まず図 4 (a) に示す LD構造を作製した。上記自立 G a N基板 501上に、

Si ドープ n型 A 1 ^Ga N Si濃度 4X10¹⁷cm— ³、厚さ 1.2 m)からなる n型クラッド層 502、

Si ド一プ n型 GaN(Si濃度 4X10¹⁷cm— ³、厚さ 0.1 m)からなる n型光閉じ込め層 503、

In₀.₁₅Ga。.₈₅N (厚さ 3nm)井戸層と Si ド一プ In₀.₀₁Ga₀.₉₉N(Si濃度 5X10¹⁸cm_³、厚さ 4nm)バリア層からなる 3周期活性層となる多重量子井戸（MQW)層 504、 Mgド一プ p型 A 1 _Q.₂Ga。.₈Nからなるキヤップ層 505、

Mg ド一プ p型 GaN (Mg濃度 2X10¹⁹cm— ³、厚さ 0.1 m)からなる p型光閉じ込め層 506、

厚さ 0.5^mの p型 A 1 ( Ga。.₉Nクラッド層（Mg濃度 2 X 10¹⁹cnT³) 507、

Mg ドープ p型 GaN(Mg濃度 2X10^2Qcm— ³、厚さ 0.1 m)からなる p型コンタクト層 508

を順次成長させて、図 4 (a) の LD構造を形成した。

その後、ドライエッチングにより P型クラッド層 507および p型コンタクト層 508を含んだメサ部 509を作製し、活性層ストライプが 300^111ごとに形成されたリッジ型 LDを得た（図 4 (b))。ここではレジストマスクを用いてドライエッチングを行ったが、 Si0₂などの誘電体スクを用いてもよい。つづいて、以下のようにしてタイプ A、 B、 Cの 3種類の半導体レ一ザを作製した。タイプ Aの半導体レーザは、図 4 (b) の状態からメサ部 509 の両脇の LD構造を、 n- A 1 G aNクラッド層 502 までドライエッチングにより溝状に除去し、自立 GaN基板 501 に到達するストライプ状の一対の素子分離溝 513を形成した。また、タイプ Bの半導体レーザでは、メサ部 509の両脇の LD構造を、 n- A 1 G aNクラッド層 502 までドライエッチングにより溝状に除去し、自立 GaN基板 501 に到達するストライプ状の一対の素子分離溝 514 を形成した。一方、タイプ Cの半導体レーザでは、溝を形成することなく次工程を実施した。

ここで、タイプ A.. タイプ Bの分離溝形成工程について説明する。まず図 4 (b) の段階で、ストライプ状の開口を有するレジストマスクを形成する (不図示）。次いでこのレジストマスクを用いてドライエッチング行い、自立

G aN基板 501に到達する素子分離溝 513または素子分離溝 514を形成した。図 5はこの段階の断面構造を示す図であり、図 5 (a) はタイプ A、図 5 (b) はタイプ Bの断面を示している。メサ部はいずれも 1 0 m幅であり、一対の素子分離溝間の間隔は、タイプ Aでは 300 m、タイプ Bでは 50 m とした。溝の延在する方向は、 < 1— 1 00>とした。

このときのドライエッチングは、 I C Pプラズマによるドライエッチング装置を用い、ドライエッチング条件は、タイプ A、 Bともに以下のとおりとした。

R Fパワー： 600 W

バイアス RFパワー： 50 W

エッチングガス： C 1₂ 20 s c cm

エッチング圧力： 1. 0 P a

エッチング速度： 0. 5 mZm i n

エッチングマスク： S i〇₂

エッチングに際しては、シリコン酸化膜からなるマスクを用いた。このマスクは、膜厚 1 50 nmと通常よりも薄い厚みとし、さらに、マスクの延在方向と垂直な断面を略台形形状とし、開口部側面が斜面となるようにした。こうすることにより、エッチング過程でマスク開口幅が徐々に大きくなり、溝部の側面が、自立 GaN基板 501 から LD構造の上部に向けて、溝部間の幅が小となる方向に傾斜した形状の構造体が得られる。本実施例では、タイづタイプ Bともに、基板面に対して対して約 60度の傾斜面が溝部側面に形成された。なお、上記した断面台形状のマスクは、マスクを薄くするとともに、バッファードフッ酸を用いたマスクのパターニングの際、オーバーエッチングを少なくとることが重要となる。

この後、 Si0₂絶縁膜 510 を堆積し、メサ部分の頭出しを露光技術により行い、リッジ構造を形成した。 n型基板裏には T i/A 1からなる n電極 511 を形成し、 Pコンタクト上には、 i/Auからなる p電極 512を形成した。これらの素子を活性層ストライプに垂直な方向、すなわち、素子分離溝 513、 514に垂直な（1— 100)面で劈開し、幅 600 ΙΠのパ一状とし、片面に T i 0₂/Si0₂ 膜による高反射コーティング（反射率 95%)を施した。この後スクライブにより素子分離をおこない半導体レーザチップを作製した。スクライブは、タイプ Aの素子については素子分離溝で、タイプ B、 Cの素子については隣り合う活性層ストライプの中央で、それぞれ行った。

以上の素子分離工程について図 8を参照して説明する。まず、メサ部 50 9および分離溝（不図示）の延在方向と直交する方向に沿ってウェハ 800 を劈開面 802で劈開し、レーザーバーを形成する（図 8 (a))。次いでそれぞれのバーを、メサ部 509および分離溝（不図示）の延在方向のスクライブ線 8 06に沿ってスクライブし、半導体レーザチップに分離する（図 8 (b)、（c))。こうして図 1、図 2および図 1 0に示す断面構造の半導体レ一ザを作製した。

(評価）

作製した LDの発振しきい電流密度の典型値はタイプ A, B, Cの順に、 2. 5 kAcm— ²、 2. 4 kAcm— ²、 3. O kAcm— ²であり、スロープ効率はそれぞれ、 1. 3 W/A/ f a c e t , 1. 3 W/A/ f a c e t , 0. 9 W/AZ f a c e tであった。

特性測定後、 p電極を王水にて除去し、光学顕微鏡観察をおこなった結果、タイプ Cの素子には平均 4本のストライプを横切るクラックが観察された。これに対し、タイプ Aの素子では観察した全ての素子についてクラックは観察されなかった。タイプ Bの素子は、スクライブ部から発生するクラックがタイプ Cの素子と同程度観察されたが、すべてクラック防止溝で伝播が抑制され、活性層を横切るクラックは観察されなかった。タイプ Cの素子のしきい電流密度、スロープ効率などの特性が他と比較して悪いのは、クラックにより内部損失が増加したためと考えられる。

また，それぞれの素子の容量を測定したところタイプ A , B , Cについてそれぞれ、 2 0 p F , 1 2 p F、 2 1 Fであった。これによりクラック伝播防止溝による実効的な素子面積低減により素子容量を低減できることが確かめられた。

本実施例におけるタイプ Aの半導体レーザは、自立 G a N基板 501 に到達する素子分離溝 513 においてチップに分離されている。この素子分離溝 513 により A 1 G a Nクラッド層が除去された領域が形成された箇所で素子分離が行われることとなり、クラックを効果的に抑制することができる。また、この半導体レーザは、上記のように素子分離溝 513 が斜面を有するため、以下の効果を奏する。

( i ) 従来、チップ分離工程やチップを搬送時に発生していた半導体レーザの最上層角部の欠損を効果的に抑制することができる。

( i i) p型カバー電極上に金線をボンディングする際、カバー電極の段切れを防止し、良好な通電状態を安定的に実現することができる。

本実施例におけるタイプ Bの半導体レーザは、自立 G a N基板 501 に到達する一対の素子分離溝 514を有する。この素子分離溝 514により挟まれた領域に活性層が形成されているため、活性層を含む L D構造にクラックが伝播することがなく、高品質の半導体レーザが実現される。また、本実施例ではこの素子分離溝 514 の側面が傾斜した構造となっているため、半導体層中の残留歪みが低減されるとともにクラック伝播防止効果がより顕著に発揮される。特に溝側面を斜面とすることにより、チップの周囲部等の歪み集中箇所において歪みを分散させる効果が生じる。

実施例 2

本実施例では、選択成長による素子分離溝を形成し、素子を作製した例を示す。

本実施例に係る半導体レーザは、図 3に示す構造を有する。以下、この半導体レーザの作製工程について図 6 (a) 〜図 7 (d) を参照して説明する。まず、実施例 1で用いたものと同様の自立 G a N基板 601 に Si0₂絶縁膜を 300體堆積し、露光技術により幅 20 zmの Si0₂からなるストライプ状のマスク 6 1 3を 300 mピッチで形成した（図 6 ( a))。マスク 6 1 3は、く 1— 100>方向に延在するように形成した。

この後、 Si ドープ n型 A 1 uGa^NGi濃度 4X10¹⁷cnr³、厚さ 1.2 m)からなる n型クラッド層 602、Si ド一プ n型 G aN(Si濃度 4X10¹⁷cm— ³、厚さ 0· 1 m)からなる n型光閉じ込め層 603、 In。.₁₅Ga。.₈₅N (厚さ 3nm)井戸層と Si ド一プ In₀.₀₁Ga₀.₉₉N(Si 濃度 5X10¹⁸cm—³、厚さ 4nm)バリア層からなる活性層となる 3 周期多重量子井戸（MQW)層 604、 Mg ドープ p型 A 1 _Q.₂Ga。.₈Nからなるキャップ層 605、 Mg ドープ p型 G aN(Mg濃度 2X10¹⁹cm— ³、厚さ 0.1 m)からなる p 型光閉じ込め層 606、厚さの p 型 A 1₀.,Ga₀.₉N クラッド層（Mg 濃度 2Xl0¹⁹cnf³) 607、 Mg ドープ p型 G a N (Mg濃度 2X10^2Dcm—³、厚さ 0.1 m)からなる P型コンタクト層 608を順次成長させて、 LD構造の積層膜を形成した（図 6 (b))。この成長により、マスク 6 1 3上部に、 <1ー 1 00>方向に延在するストライプ状の溝が形成される。なお、選択成長のための Si0₂からなるマスク 6 1 3には A 1 G aN層成長時に多結晶が堆積するが、その膜厚は薄いためプロセスに影響を与えない。

LD構造形成後、実施例 1で示した素子と同様の工程によりリッジ型 LDを作製した。ドライエッチングにより p型クラッド層 607および p型コンタクト層 608を含んだメサ部 609を形成した（図 7 (c))。つづいて Si0₂絶縁膜 610を堆積してメサ部分の頭出しを露光技術により行い、リッジ構造を形成した。 n型基板裏には T i/A 1からなる n電極 611 を形成し、 pコンタクト上には、 Ni/Auからなる p電極 612を形成した。これらの素子を活性層ストライプに垂直な方向に劈開し、幅 600^111の LDバーを形成後、片面に T i 0₂/Si0₂ 膜による高反射コ一ティング（反射率 95%)を施した。この後 Si0₂ストライプ 601部をスクライブし、素子分離を行った。図 7 (d) はこの状態を示す図である。以上の工程により、図 3に示す半導体レーザが得られた。作製した LD の発振しきい電流密度の典型値は 2. 5kAcm—²、スロープ効率は 1. 3W/A/f ace t であった。 p電極を王水で除去後、光学顕微鏡観察を行ったところクラックの発生は見られなかつた。

以上、本発明を実施例に基づいて説明した。この実施例は例示であり、様々な変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

たとえば上記実施例では G a N基板を用いたが、 n型クラッド層よりもァルミニゥム組成の低い A 1 G a N基板を用いることもできる。この場合も、格子定数の大小関係から、上記実施例と同様、クラックの発生や伝播が問題となるが、本発明によりかかる課題を有効に解決することができる。

また、上記実施例ではリッジ型の半導体レーザを例に挙げて説明したが、これに限られず、様々な構造の半導体レーザに適用できることはいうまでもない。

また、 p電極の形成は、光出射面以外の積層膜側面に絶縁膜を介して形成してもよい。

Claims

請求の範囲

1 . G a N系半導体基板と該 G a N系半導体基板の上部に形成され A 1を含む G a N系半導体クラッド層およびその上部に形成された活性層を含む積層膜とを有する半導体レーザであって、

当該半導体レーザの共振器方向に沿う前記積層膜の側面が、前記 G a N系半導体基板側から前記積層膜の上部に向けて共振器幅が小となる方向に傾斜していることを特徴とする半導体レーザ。

2 . 請求の範囲 1に記載の半導体レーザにおいて、

前記 G a N系半導体基板上にマスクが形成され、該マスクの上部に前記積層膜が形成されており、共振器方向に沿う前記積層膜の側面は、前記マスクから選択成長した半導体層の成長面であることを特徴とする半導体レーザ。

3 . 請求の範囲 1に記載の半導体レーザにおいて、

当該半導体レーザの共振器端面が、 G a N系半導体基板および前記積層膜の劈開面であること特徴とする半導体レーザ。

4 . G a N系半導体基板と、該 G a N系半導体基板の上部に形成され、 A 1を含む G a N系半導体クラッド層およびその上部に形成された活性層を含む積層膜と、を有する半導体レーザであって、

前記積層膜中に、当該半導体レーザの共振器方向に延在する一対の溝部が形成され、

前記活性層は前記一対の溝部に挟まれた領域に形成されていることを特徴とする半導体レーザ。

5 . 請求の範囲 4に記載の半導体レーザにおいて、

前記一対の溝部の底面にマスクを有し、前記溝部の側面は、前記マスクから選択成長した半導体層の成長面であることを特徴とする半導体レーザ。

6 . 請求の範囲 4に記載の半導体レーザにおいて、

前記一対の溝部は、前記 A 1を含む G a N系半導体クラッド層の露出面を含み、溝部の側面が、前記 G a N系半導体基板側から前記積層膜の上部に向けて溝部間の幅が小となる方向に傾斜していることを特徴とする半導体レーザ。

7 . G a N系半導体からなるウェハ上に、 A 1を含む G a N系半導体クラッド層およびその上部に形成された活性層を含む積層膜を形成する工程と、前記積層膜を選択的に除去し、前記積層膜中に当該半導体レーザの共振器方向に延在する複数の溝部を形成する工程と、

前記ウェハを前記溝部の延在方向と直交する方向に沿って切断し、バーを形成する工程と、

前記パーを前記溝部の延在方向と平行に切断し、半導体レーザチップに分離する工程と、

を含み、

前記溝部は前記 A 1を含む G a N系半導体クラッド層の露出面を含み、溝部の側面が、前記 G a N系半導体基板側から前記積層膜の上部に向けて溝部間の幅が小となる方向に傾斜することを特徴とする半導体レーザの製造方法。

8 . 請求の範囲 7に記載の半導体レーザの製造方法において、

前記パーを前記溝部で切断し、前記半導体レーザチップに分離することを特徴とする半導体レーザの製造方法。

9 . 請求の範囲 Ίに記載の半導体レーザの製造方法において、

前記バ一を前記溝部以外の領域において切断し、一対の溝部を含む半導体レーザチップに分離することを特徴とする半導体レーザの製造方法。

1 0 . 請求の範囲 7に記載の半導体レーザの製造方法において、

バーを形成する前記工程を劈開により行うことを特徴とする半導体レーザの製造方法。

1 1 · G a N系半導体からなるウェハ上に、一方向に延在する複数のス卜ライプ状のマスクを形成する工程と、

前記マスクの開口部から、前記マスクの直上に溝部を形成させながら A 1 を含む G a N系半導体クラッド層およびその上部に形成された活性層を含む積層膜を選択成長させる工程と、前記ウェハを前記溝部の延在方向と直交する方向に沿って切断し、バーを形成する工程と、

前記バーを前記溝部の延在方向と平行に切断し、半導体レーザチップに分離する工程と、

を含むことを特徴とする半導体レーザの製造方法。

1 2 . G a N系半導体からなるウェハ上に、 A 1を含む G a N系半導体クラッド層およびその上部に形成された活性層を含む積層膜を形成する工程と、前記積層膜を選択的に除去し、前記積層膜中に当該半導体レーザの共振器方向に延在する複数の溝部を形成する工程と、

前記パーを、前記溝部以外の領域において前記溝部の延在方向と平行に切断し、一対の溝部を含む半導体レーザチップに分離する工程と、

を含むことを特徴とする半導体レーザの製造方法。