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WO2001008299A1 - Circuit miroir de courant basse tension - Google Patents

Circuit miroir de courant basse tension Download PDF

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WO2001008299A1
WO2001008299A1 PCT/JP1999/003971 JP9903971W WO0108299A1 WO 2001008299 A1 WO2001008299 A1 WO 2001008299A1 JP 9903971 W JP9903971 W JP 9903971W WO 0108299 A1 WO0108299 A1 WO 0108299A1
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WO
WIPO (PCT)
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voltage
terminal
current mirror
voltage drop
mirror circuit
Prior art date
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Ceased
Application number
PCT/JP1999/003971
Other languages
English (en)
French (fr)
Inventor
Kazunari Tsubaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001512699A priority Critical patent/JP4118562B2/ja
Priority to US09/926,717 priority patent/US6528981B1/en
Priority to PCT/JP1999/003971 priority patent/WO2001008299A1/ja
Publication of WO2001008299A1 publication Critical patent/WO2001008299A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices

Definitions

  • the present invention relates to a current mirror circuit used for, for example, a semiconductor integrated circuit and the like, and more particularly to a cascode-type power mirror circuit operating at a low voltage.
  • a current mirror circuit is used as a current amplifier circuit or the like that supplies an output current proportional to an input current.
  • a plurality of current mirror circuits are connected in cascade to form a so-called cascode structure, so that a high output resistance can be obtained.
  • FIG. 1 is a circuit diagram showing a configuration example of a general cascade type current mirror circuit.
  • a current mirror circuit having a two-stage cascode configuration includes four n-channel MOS transistors 11 to 14, a current source 3, and an output terminal 4.
  • the first-stage current mirror circuit is composed of n-channel MOS transistors 11 and 12
  • the second-stage current mirror circuit is composed of n-channel MOS transistors 13 and 14.
  • the first-stage current mirror circuit and the second-stage current mirror circuit are connected in cascade.
  • the current mirror circuit having such a configuration outputs an output current Io to the drain terminal of the n-channel MOS transistor 12 by inputting the input current Iin to the drain terminal of the n-channel MOS transistor 11.
  • the gate voltage value of 2 is 2 (Vth + ⁇ ).
  • FIG. 2 shows the output voltage V in the current mirror circuit of Fig. 1.
  • FIG. 3 is a diagram showing a relationship between the output current and the output current Io.
  • the n-channel MOS transistors 12 and 14 are in the unsaturated region ( The N-channel MOS transistor 12 operates in the non-saturated region and the n-channel MOS transistor 14 operates in the saturated region (pinch-off) when the output voltage Vo is between 2 and Vth + 2a. Area).
  • the n-channel MOS transistors 12 and 14 operate in the saturation region, respectively.
  • the value of the output voltage Vo is in the range of Vth + 2a or more, the slope of the Vo-Io curve is very small, and the output resistance can be made very large. Obtainable.
  • the input voltage value in order to obtain a highly accurate output current Io, the input voltage value must be 2 (Vth + a) or more, and the output voltage Vo value must be Vth + 2 or more. In such a case, there is a problem that the settable range of the input / output voltage is narrow, and in particular, it may be difficult to use a low-voltage circuit.
  • this compound current mirror circuit has a circuit configuration in which an n-channel MOS transistor 11 ′ and a current source 3 are added to the power-rent mirror circuit shown in FIG. n-channel MOS transistor 11 1 '
  • the ratio of the gate width to the gate length (WZL) is 14 times that of the other n-channel MOS transistors 11 to 14 WZL.
  • the gate voltage of the n-channel MOS transistor 12 is Vth + 2 ⁇ . Therefore, as shown in FIG. 5, when the value of the output voltage Vo is in the range of 2 ⁇ or more, each of the ⁇ -channel MOS transistors 12 and 14 operates in the saturation region. Also, the voltage of the input terminal ( ⁇ channel ⁇ drain voltage of S transistor 11) is Vth + 2 ⁇ . Therefore, the input voltage and output voltage required for each transistor to operate in the saturation region are reduced by the threshold voltage Vth as compared with the case of the cascade-type current mirror circuit of FIG.
  • the above-described compound current mirror circuit requires two high-precision current sources 3 and 3 'on the input side, and thus has a problem that the circuit configuration becomes complicated and current consumption increases.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a current mirror circuit that requires only one input current and operates accurately with a low input / output voltage. Disclosure of the invention
  • the low-voltage current mirror circuit according to the present invention has a plurality (two in the example in the figure) of circuit elements 1A and IB forming a current mirror.
  • a cascode-type current mirror composed of cascade-connected 1A and 1B—a voltage drop that connects the nodes between the control electrodes of each circuit element 1A and 1B with a predetermined voltage drop 13 Means 2 is included.
  • the control electrode potential of the current mirror of the circuit element 1A becomes (Vth + ⁇ ) + i3, and the control electrode potential 2 ( Compared to (Vth + ⁇ ), the input voltage and output voltage will be reduced by (Vth + a) — 3 minutes.
  • each of the circuit elements 1 A and IB has a first terminal, a second terminal, and a third terminal connected to the control electrode.
  • R3 and output transistors TR2 and TR4 and the third terminals of the input transistors TR1 and TR3 and the output transistors TR2 and TR4 are connected to each other to form a current mirror, and the adjacent circuit element 1 A and 1B are connected to each other between the first terminal of the input transistor TR3 and the second terminal of the input transistor TR1, and are connected to the first terminal of the output transistor TR4 and the second terminal of the output transistor TR2.
  • the first and third terminals of the input transistor TR1 are connected to each other and the input current Iin is connected to the first terminal.
  • the first terminal of the output transistor TR2 is connected to the output terminal 4, and the circuit element 1B located at the other end of the cascade connection is connected to the second terminals of the input transistor TR3 and the output transistor TR4.
  • Reference voltage Vref is applied Good record, even so as to be.
  • the voltage drop means 2 has a voltage drop corresponding to a voltage obtained by subtracting the threshold voltage Vth of the input transistor TR1 from the voltage between the second terminal and the third terminal of the input transistor TR1] 3. It preferably occurs.
  • the voltage drop means 2 As a specific configuration of the voltage drop means 2, as shown in FIG. 7, a first voltage drop section 2A connecting nodes between control electrodes of the circuit elements 1A and 1B, And a second voltage drop section 2B that allows the current passing through the voltage drop section 2A to flow through the current path on the input side.
  • the second voltage drop section may be a second voltage drop section 2B ′ that passes a current passing through the first voltage drop section 2A to a current path on the output side.
  • a first voltage drop section 2A connecting the nodes between the control electrodes of the circuit elements 1A and 1B, Connect between the first voltage drop unit 2 A and the termination terminal to which the reference voltage Vref is applied with a predetermined voltage drop Vth + ⁇ , and let the current that has passed through the first voltage drop unit 2 ⁇ flow to the termination terminal And a third voltage drop section 2C.
  • the potential between the third terminals of the input / output transistors TR 3 and TR 4 of the circuit element 1 B becomes Vth + ⁇
  • the potential between the third terminals of the input / output transistors TR 1 and TR 2 of the circuit element 1 A Since the potential is (Vth + ct) + ⁇ , the input voltage and the output voltage are reduced as in the case described above.
  • FIG. 1 is a circuit diagram showing a configuration example of a general cascade type current mirror circuit.
  • FIG. 2 is a diagram showing a relationship between the output voltage Vo and the output current Io in the current mirror circuit of FIG.
  • FIG. 3 is a diagram illustrating a configuration example in the case where current is turned back by combining cascode-type current mirror circuits of p-channel and n-channel.
  • FIG. 4 is a circuit diagram showing a configuration example of a known compound power lent mirror circuit.
  • FIG. 5 is a diagram showing the relationship between the output voltage Vo and the output current Io in the compound current mirror circuit of FIG.
  • FIG. 6 is a block diagram showing a basic configuration of a low-voltage current mirror circuit according to the present invention.
  • FIG. 3 is a diagram showing a case where a two-stage cascode configuration is used.
  • FIG. 7 is a block diagram showing one embodiment of the voltage drop means of FIG.
  • FIG. 8 is a block diagram showing another embodiment of the voltage drop means of FIG.
  • FIG. 9 is a block diagram showing a configuration of a low-voltage current mirror circuit according to the present invention, in which a three-stage cascade configuration is used.
  • FIG. 10 is a block diagram showing another embodiment of the voltage drop unit of FIG.
  • FIG. 11 is a circuit diagram showing the configuration of the low-voltage rent mirror circuit according to the first embodiment of the present invention.
  • FIG. 12 is a circuit diagram showing another configuration example related to the first embodiment.
  • FIG. 13 is a circuit diagram showing a configuration of a low-voltage current mirror circuit according to the second embodiment of the present invention.
  • FIG. 14 is a circuit diagram showing a configuration of a low-voltage current mirror circuit according to the third embodiment of the present invention.
  • FIG. 15 is a circuit diagram showing another configuration example related to the third embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 11 is a circuit diagram showing a configuration of a low-voltage rent mirror circuit according to the first embodiment.
  • the same parts as those in the general circuit configuration shown in FIG. 1 described above are denoted by the same reference numerals, and the same applies hereinafter.
  • the present low-voltage current mirror circuit includes, for example, an n-channel MOS transistor 11 as an input transistor and an n-channel MOS transistor as an output transistor, which constitute a first-stage current mirror (circuit element).
  • ⁇ S transistor 12 and n-channel MOS transistor as an input transistor connected in cascade to the first-stage current mirror to form the second-stage current mirror (circuit element) 13 and n-channel MOS transistor 14 as output transistor, resistor 21 as first voltage drop, n-channel MOS transistor 22 as second voltage drop, and input current I current supplying in It consists of a source 3 and an output terminal 4.
  • the drain terminal of each n-channel MOS transistor corresponds to the first terminal
  • the source terminal corresponds to the second terminal
  • the gate terminal corresponds to the third terminal.
  • the input current I in from the current source 3 is supplied to the drain terminal, and the drain terminal and the gate terminal are connected to each other.
  • the drain terminal is connected to the output terminal 4, and the gate terminal (control electrode) is connected to the gate terminal of the n-channel MOS transistor 11.
  • the drain terminal of the n-channel MOS transistor 13 is connected to the source terminal of the n-channel MOS transistor 11, and the reference voltage Vref is applied to the source terminal.
  • the drain terminal is connected to the source terminal of the n- channel MOS transistor 12, the gate terminal is connected to the gate terminal of the n- channel MOS transistor 13, and the source terminal is connected to the reference voltage. Vref is applied.
  • the reference voltage Vref is set to the ground (GND) level.
  • the n-channel MOS transistor 22 has a form of a forward diode connection in which the drain terminal and the gate terminal are short-circuited, the drain terminal is connected to the other end of the resistor 21, and the source terminal is connected. Connected to the drain terminal of n-channel MOS transistor 13.
  • the circuit operation of the first embodiment will be described with an example of specific set values.
  • the channel width W is 100 / m
  • the channel length L is 1 ⁇ m
  • the threshold voltage Vth is 0.7 V
  • the drain current is The voltage ⁇ at 100 A is 0.3V.
  • the input current I in is set to ⁇ ⁇ ⁇ ⁇ ⁇
  • the resistance value of the resistor 21 is set to 1 ⁇ . Note that the current mirror circuit according to the present invention is not limited to the above set values.
  • each of the ⁇ -channel MOS transistors 11 to 14 has the same channel length L and channel width W, but the size of each transistor depends on the ratio of the output current Io to the input current Iin. It may be set appropriately. In the above setting, when a current of the same value as the input current I in flows through each n-channel MOS transistor 11 1 to 14, each n-channel MOS transistor 1
  • each drain terminal of the ⁇ -channel MOS transistors 13 and 14 is obtained by calculating the gate potential of the ⁇ -channel MOS transistors 11 and 12 from the potential between the gate terminals of the ⁇ -channel MOS transistors 11 and 12.
  • the ⁇ -channel MOS transistor 14 operates in the saturation region. Further, in order for the ⁇ -channel MOS transistor 12 to operate in the saturation region, the potential of the output terminal 4 (output voltage V o) Should be two or more. When the input voltage Vin is equal to or higher than Vth + 2 ⁇ , the respective ⁇ -channel MOS transistors 11 to 14 operate in the saturation region.
  • the S transistors 11 to 14 operate in the saturation region, so that a highly accurate output current Io can be obtained.
  • This makes it possible to provide a current mirror circuit that operates accurately with a low input / output voltage.
  • the current mirror circuit requires only one current source 3 on the input side, the circuit configuration can be simplified and the current consumption can be reduced as compared with the conventional compound current mirror circuit.
  • the source terminal of the n-channel MOS transistor 22 serving as the second voltage drop section is connected to the drain terminal of the n-channel MOS transistor 13 and the resistor 21 is connected.
  • the configuration is such that the passed current flows through the input-side current path.
  • the source terminal of the n-channel MOS transistor 22 is connected to the drain terminal of the n-channel MOS transistor 14.
  • a configuration may be adopted in which the current passing through the resistor 21 flows into the current path on the output side.
  • the resistor 21 is used as the first voltage drop unit.
  • the first voltage drop unit of the present invention is not limited to this.
  • a reverse-biased diode or a diode-connected transistor may be used as an element for providing the above.
  • the diode-connected n-channel MOS transistor 22 is used as the second voltage drop section, the second voltage drop section of the present invention is not limited to this, and the voltage Vth is used instead of the n-channel MOS transistor 22.
  • a resistor or a diode may be used as an element for generating the above.
  • FIG. 13 is a circuit diagram showing a configuration of a low-voltage rent mirror circuit according to the second embodiment.
  • the difference between the configuration of the current mirror circuit and the first embodiment is that, instead of the diode-connected n-channel MOS transistor 22 used as the second voltage drop unit, for example, (3) A portion provided with a resistor 23 as a voltage drop portion and an n-channel MOS transistor 24.
  • the configuration of the other parts is the same as that of the first embodiment.
  • One end of the resistor 23 is connected to the node between the gate terminals of the n-channel MOS transistors 13 and 14, and the other end is connected to the drain terminal of the n-channel MOS transistor 24, which matches the resistance value of the resistor 21. It has resistance.
  • the drain terminal and the gate terminal are short-circuited to form a forward diode connection, and the reference voltage Vref is applied to the source terminal.
  • the reference voltage Vref is set to the ground (GND) level, and the size of the n-channel MOS transistor 24 is the same as that of each of the n-channel MOS transistors 11 to 14.
  • the potential of the node between the gate terminals of the ⁇ -channel MOS transistors 13 and 14 is Vth + ⁇ .
  • the potential at the node between the gate terminals of the n-channel MOS transistors 11 and 12 is obtained by adding the voltage between the gate terminals of the n-channel MOS transistors 13 and 14 to the voltage V 21 at both ends of the resistor 21 . Vth + 2 ⁇ .
  • the potential of each drain terminal of the ⁇ -channel MOS transistors 13 and 14 is calculated from the potential between the gate terminals of the ⁇ -channel MOS transistors 11 and 12 by the gate Z source of the ⁇ -channel MOS transistors 11 and 12.
  • the resistor 23 and the diode-connected n-channel MOS transistor are connected between the node between the gate terminals of the n-channel MOS transistors 13 and 14 and the reference voltage Vref level.
  • the same effect as in the first embodiment can be obtained even if the connection is made using the transistor 24.
  • FIG. 14 is a circuit diagram illustrating a configuration of a low-voltage current mirror circuit according to the third embodiment.
  • the current mirror circuit is, for example, an n-channel MOS transistor as an input transistor constituting a third-stage current mirror (circuit element) in the configuration of the first embodiment (see FIG. 11).
  • Transistor 15 and n-channel MOS transistor 16 as an output transistor are connected in cascade to a current mirror composed of n-channel MOS transistors 11 and 12 to form a three-stage cascode configuration.
  • the nodes between the gate terminals of the power mirrors at each stage are connected via the resistors 2 1 x and 2 1 2 , and the current flowing through each resistor 2 1 2 1 2 n-channel MOS transistor 2 2 2 2 2 2 2 to flow is provided.
  • the input current I in from the current source 3 is supplied to the drain terminal, the drain terminal and the gate terminal are connected to each other, and the source terminal is connected to the n-channel MOS transistor 15. 11 Connected to 1 drain terminal.
  • the drain terminal is connected to the output terminal 4
  • the gate terminal (control electrode) is connected to the gate terminal of the n-channel MOS transistor 15, and the source terminal is connected to the n-channel MOS transistor 1. 2 is connected to the drain terminal.
  • resistor 21 i and the n-channel MOS transistor 22 correspond to the resistor 21 and the n-channel MOS transistor 22 of the first embodiment.
  • resistor 2 1 2 has one end connected to the n-channel MO S transistor 1 5, 1 6 gate one preparative terminals between nodes, the other end of the n-channel MO S transistor 1 1, 1 2 gate —Connected to the node between the terminals.
  • n-channel MO S transistor 22 2 have a form between drain fin terminal and gate one bets terminal are short-circuited forward Daio one de connection, a drain terminal is connected to the other end of the resistor 2 1 2 The source terminal is connected to the drain terminal of the n-channel MOS transistor 11.
  • Such a three-stage cascode-type current mirror circuit can be basically considered in the same manner as the circuit operation of the two-stage case of the first embodiment. That is, when a current having the same value as the input current I in flows through each of the n-channel MOS transistors 11 to 16, the gate-source voltage Vgs of each of the n-channel MO transistors 11 to 16 becomes Vth + ct. If the resistance value of the resistor 2 1 15 21 2 is sufficiently large, the current flowing through the resistor 2 1 i and the n-channel MOS transistor 22 i and the current flowing through the resistor 2 1 2 and the n-channel MOS transistor 2 2 becomes Since the input current I in becomes negligibly small, each n-channel MOS transistor 22!
  • the node between the gate terminals of the ⁇ -channel MOS transistors 13 and 14, the node between the gate terminals of the ⁇ -channel MOS transistors 11 and 12, and the node between the gate terminals of the ⁇ -channel MOS transistors 15 and 16 Are Vth + H, Vth + 2 ct and Vth + 3 ⁇ , respectively. Accordingly, when the input voltage Vin is equal to or higher than Vth + 3a and the output voltage Vo is equal to or higher than three, each of the n-channel MOS transistors 11 to 16 operates in the saturation region.
  • the three-stage cascade-type current mirror circuit can operate accurately with a lower input / output voltage compared to the conventional circuit, and the circuit configuration is simplified and the current consumption is reduced.
  • Current mirror circuit with a small number of circuits.
  • resistors 21 x, 2 1 but 2 to flow through the current has a configuration to flow to the input side of the current path through the n Channel MOS transistor 22 1? 22 2, the above FIG.
  • each source terminal of n-channel MOS transistor 22 15 22 2 is connected to each drain terminal of n-channel MOS transistors 12 and 14 and current flows to the output side. It does not matter.
  • resistor 2 1i If the resistance value of resistor 2 1i is equal to the resistance value of resistor 2 As shown in 1 5, Ru can be omitted n-channel MOS transistor 2 2 2.
  • a cascode-type current mirror circuit having a two-stage or three-stage configuration has been described.
  • the present invention also relates to a cascode-type current mirror circuit having a four-stage or more configuration. It is possible to apply in the same manner as in each of the embodiments.
  • the present invention has great industrial applicability for a current mirror circuit used for general electric circuits such as semiconductor integrated circuits.

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Description

明 細 書 低電圧カレントミラー回路 技術分野
本発明は、 例えば半導体集積回路等に使用されるカレントミラー回路に関し、 特に、 低電圧で動作するカスコード形の力レントミラー回路に関する。 背景技術
一般に、 カレントミラ一回路は、 入力電流に比例した出力電流を供給する電流 増幅回路等として利用される。 また、 精度の高い出力電流を供給する必要がある 場合には、 複数のカレントミラ一回路を縦列接続し、 いわゆるカスコード構成に して、 高い出力抵抗が得られるようにされてきた。
図 1は、 一般的なカスコ一ド形カレントミラー回路の構成例を示す回路図であ る。
図 1において、 例えば 2段のカスコード構成としたカレントミラ一回路は、 4 つの nチャネル MO S トランジスタ 1 1〜 1 4と、 電流源 3と、 出力端子 4と力 らなる。 この回路構成では、 nチャネル MO S トランジスタ 1 1， 1 2により第 1段目のカレントミラ一回路が構成され、 nチャネル MO S トランジスタ 1 3， 1 4により第 2段目のカレントミラ一回路が構成され、 第 1段目のカレントミラ —回路と第 2段目のカレントミラ一回路とが縦列接続されている。
かかる構成のカレントミラー回路は、 nチャネル MO S トランジスタ 1 1のド レイン端子に入力電流 I in を入力することにより、 nチャネル M O S トランジ スタ 1 2のドレイン端子に出力電流 I oを出力する。
ここで、 nチャネル M O S トランジスタ 1 1〜 1 4のしきぃィ直電圧を Vth と し、 nチャネル MO S トランジスタ 1 1〜 1 4のゲート/ソース間電圧 Vgs 力 らしきい値電圧 Vth を引いた値を αとした場合 （Vgs— V th=ひ。 ただし、 ド レイン電流が入力電流 I in に等しい場合とする）、 nチャネル MO S トランジス タ 1 4のゲート電圧の値は、 Vth+ αとなり、 nチャネル MO S トランジスタ 1 2のゲート電圧の値は 2 (Vth+α) となる。
図 2は、 図 1のカレントミラ一回路における、 出力電圧 V。と出力電流 I oと の関係を示す図である。
図 2において、 出力電圧 Vo (nチャネル MO S トランジスタ 1 2のドレイン 端子に接続する出力端子 4の電圧） の値が 2 a以下では、 nチャネル MOS トラ ンジスタ 1 2， 1 4は非飽和領域 （3極管領域） でそれぞれ動作し、 出力電圧 V oの値が 2ひ〜 Vth+2 aの間では、 nチャネル MOS トランジスタ 1 2は非飽 和領域、 nチャネル MOS トランジスタ 14は飽和領域 （ピンチオフ領域） でそ れぞれ動作する。 また、 出力電圧 V oの値が Vth+ 2 a以上では、 nチャネル M OS トランジスタ 1 2， 14はそれぞれ飽和領域で動作する。 すなわち、 出力電 圧 V oの値が Vth+ 2 a以上の範囲では、 Vo— I o曲線の傾きが非常に小さく、 出力抵抗を非常に大きくすることができるので、 精度の高い出力電流 I oを得る ことができる。
し力 しながら、 上記のカスコード形カレントミラ一回路では、 精度の高い出力 電流 I oを得るのに、 入力電圧の値を 2 (Vth+a) 以上、 出力電圧 Voの値を Vth+ 2ひ以上で動作させる必要があるため、 入出力電圧の設定可能範囲が狭い という問題が生じ、 特に、 低電圧回路では使用が困難になる場合があった。
例えば、 図 3に示すように、 pチャネルカスコード形カレントミラ一回路の出 力端子と、 nチャネルカスコ一ド形カレントミラー回路の入力端子とを接続して 電流の折り返しを行うような場合などには、 電源電圧 V cとして、 2 (Vthn + an) + (Vthp+2 ap) 以上が必要となり （ただし、 各パラメータの添え字 n， pはチャネルを表す）、 例えば Vthn = Vthp= 1 V、 an= a p=0. I V、 の場 合には、 一般的な 3. 3 Vの電源電圧では使用できなくなってしまう。
そこで、 入出力電圧の低減を図った回路構成として、 例えば、 U. S. P a t e n t 4, 477, 782号明細書等で公知のコンパウンドカレントミラー回路 力 sある。
このコンパウンドカレントミラー回路は、 例えば図 4に示すように、 前述の図 1に示した力レントミラー回路について、 nチャネル MO S トランジスタ 1 1 ' および電流源 3， を付加した回路構成であって、 nチャネル MOS トランジスタ 1 1 ' ゲート長に対するゲート幅の比 （WZL) 、 他の nチャネル MOS ト ランジスタ 1 1〜 14の WZLに対して 1 4倍になっている。
このようなコンパゥンドカレントミラ一回路では、 nチャネル MOS トランジ スタ 1 2のゲート電圧は Vth+ 2 αとなる。 よって、 図 5に示すように、 出力電 圧 V οの値が 2 α以上の範囲で、 ηチャネル MO S トランジスタ 1 2， 14がそ れぞれ飽和領域で動作するようになる。 また、 入力端子の電圧 （ηチャネル ΜΟ S トランジスタ 1 1のドレイン電圧） は Vth+ 2 αとなる。 したがって、 各トラ ンジスタが飽和領域で動作するための入力電圧および出力電圧は、 図 1のカスコ ード形カレントミラ一回路の場合と比べて、 しきい値電圧 Vth 分だけ下がるこ とになる。
しかし、 上記のコンパウンドカレントミラ一回路は、 入力側に精度の高い 2つ の電流源 3， 3 ' が必要になるため回路構成が複雑化したり、 消費電流が増加す るという問題があった。
本発明は上記の事情に鑑みなされたもので、 1つの入力電流のみを必要とし、 低い入出力電圧で精度よく動作するカレントミラ一回路を提供することを目的と する。 発明の開示
このため、 本発明による低電圧カレントミラ一回路は、 図 6に示すように、 力 レントミラーを形成する複数 （図の例では 2つ） の回路要素 1A， I Bを有し、 該各回路要素 1 A， 1 Bを縦列接続して構成されたカスコード形のカレントミラ —回路において、 各回路要素 1 A， 1 Bの制御電極間ノードを、 所定の電圧降下 13を伴なつて接続する電圧降下手段 2を含んで構成されるものである。
かかる回路構成によれば、 電圧降下手段 2を設けたことにより、 回路要素 1 A のカレントミラーの制御電極電位が （Vth+α) +i3となって、 従来の回路構成 における制御電極電位 2 (Vth+α) と比較した場合、 （Vth+a) — 3分だけ 入力電圧および出力電圧が低電圧化されるようになる。
上記の各回路要素 1 A， I Bについては、 図 6に示すように、 第 1端子、 第 2 端子および制御電極に接続する第 3端子を備えた、 入力トランジスタ TR 1， T R 3および出力トランジスタ TR 2， TR4を有し、 該入力トランジスタ T R 1， TR 3および出力トランジスタ TR 2， TR4の第 3端子間を互いに接続して力 レントミラーを形成し、 隣り合う回路要素 1 A， 1 Bは、 入力トランジスタ TR 3の第 1端子と入力トランジスタ TR 1の第 2端子との間が互いに接続されると 共に、 出力トランジスタ TR 4の第 1端子と出力トランジスタ TR 2の第 2端子 との間が互いに接続され、 縦列接続の一端に位置する回路要素 1 Aは、 入力トラ ンジスタ T R 1の第 1端子および第 3端子が接続されると共に第 1端子に入力電 流 I in が供給され、 かつ、 出力トランジスタ TR 2の第 1端子が出力端子 4に 接続され、 縦列接続の他端に位置する回路要素 1 Bは、 入力トランジスタ TR 3 および出力トランジスタ TR 4の各第 2端子に参照電圧 Vref が印加されるよう にしてもよレ、。
さらに、 電圧降下手段 2については、 入力トランジスタ TR 1の第 2端子およ ぴ第 3端子間の電圧から入力トランジスタ TR 1のしきい値電圧 Vth を減じた 電圧ひに相当する電圧降下 ]3を発生するのが好ましい。
このように電圧降下手段 2の所定の電圧降下を i3 = αに設定することにより、 回路要素 1 Αの入出力トランジスタ TR 1， TR2の第 3端子間の電位が Vth + 2 αとなって、 出力端子 4の電位が 2ひ以上あれば、 各回路要素 1 A， I Bの出 カトランジスタ TR 2， TR4が飽和領域で動作し、 高い出力抵抗を得ることが できるようになる。
また、 電圧降下手段 2の具体的な構成としては、 図 7に示すように、 各回路要 素 1 A， 1 Bの制御電極間ノードを接続する第 1電圧降下部 2 Aと、 該第 1電圧 降下部 2 Aを通った電流を入力側の電流経路に流す第 2電圧降下部 2 Bと、 を有 するようにしてもよい。 あるいは、 第 2電圧降下部については、 図 8に示すよう に、 第 1電圧降下部 2 Aを通った電流を出力側の電流経路に流す第 2電圧降下部 2 B' としても構わない。
かかる構成によれば、 第 1電圧降下部 2 Aによる電圧降下を γとし、 第 2電圧 降下部 2 Bによる電圧降下を 77とすると、 y +
Figure imgf000005_0001
であることから、 回 路要素 1 Aの入出力トランジスタ TR 1， TR 2の第 3端子間の電位が （Vth + α) + γ = 2 (Vth+α) — ηとなるため、 入力電圧および出力電圧が 分だけ 低電圧化されるようになる。 特に、 ？7 =Vth の場合には、 γ = αとなり、 回路 要素 1 Αの入出力トランジスタ TR 1， TR2の第 3端子間の電位が Vth+ 2 α となるため、 出力端子 4の電位が 2 α以上あれば出力トランジスタ TR 2， TR 4が飽和領域で動作し、 高い出力抵抗を得ることができるようになる。
上記の具体的な構成は、 回路要素が 2段の場合について示したが、 例えば図 9 に示すように、 3段の回路要素 1 Α， 1 Β, 1 Cを縦列接続する場合も同様であ つて、 第 1電圧降下部 2 A1; 2 A2と、 第 2電圧降下部 2 B 2と、 を有 するようにすればよく、 4段以上の回路要素について拡張可能である。
さらに、 電圧降下手段 2の他の具体的な構成としては、 図 1 0に示すように、 各回路要素 1 A， 1 Bの制御電極間ノードを接続する第 1電圧降下部 2 Aと、 該 第 1電圧降下部 2 Aおよび参照電圧 Vref が印加される終端端子の間を所定の電 圧降下 Vth+ αを伴なつて接続し、 第 1電圧降下部 2 Αを通った電流を終端端子 に流す第 3電圧降下部 2 Cと、 を有するようにしてもよレ、。
かかる構成によれば、 回路要素 1 Bの入出力トランジスタ TR 3， TR4の第 3端子間の電位が Vth+αとなり、 回路要素 1 Aの入出力トランジスタ TR 1， TR 2の第 3端子間の電位が （Vth+ct) +γとなるため、 前述した場合と同様 に、 入力電圧および出力電圧が低電圧化されるようになる。 図面の簡単な説明
図 1は、 一般的なカスコ一ド形カレントミラー回路の構成例を示す回路図であ る。
図 2は、 図 1のカレントミラ一回路における、 出力電圧 Voと出力電流 I oと の関係を示す図である。
図 3は、 pチャネルおよび nチャネルの各カスコード形カレントミラー回路を 組み合わせて電流の折り返しを行う場合の構成例を示す図である。
図 4は、 公知のコンパウンド力レントミラ一回路の構成例を示す回路図である。 図 5は、 図 4のコンパウンドカレントミラ一回路における、 出力電圧 Voと出 力電流 I oとの関係を示す図である。
図 6は、 本発明による低電圧カレントミラー回路の基本構成を示すブロック図 であって、 2段のカスコード構成とした場合を示した図である。
図 7は、 図 6の電圧降下手段を具体化した 1つの態様を示すプロック図である。 図 8は、 図 6の電圧降下手段を具体化した他の態様を示すプロック図である。 図 9は、 本発明による低電圧カレントミラー回路の構成を示すプロック図であ つて、 3段のカスコ一ド構成とした場合を示した図である。
図 1 0は、 図 6の電圧降下手段を具体化した別の態様を示すブロック図である。 図 1 1は、 本発明の第 1実施形態に係る低電圧力レントミラー回路の構成を示 す回路図である。
図 1 2は、 同上第 1実施形態に関連した他の構成例を示す回路図である。
図 1 3は、 本発明の第 2実施形態に係る低電圧カレントミラ一回路の構成を示 す回路図である。
図 1 4は、 本発明の第 3実施形態に係る低電圧カレントミラ一回路の構成を示 す回路図である。
図 1 5は、 同上第 3実施形態に関連した他の構成例を示す回路図である。 発明を実施するための最良の形態
以下に、 本発明に係る低電圧力レントミラー回路を添付図面に基づいて説明す る。
図 1 1は、 第 1実施形態に係る低電圧力レントミラ一回路の構成を示す回路図 である。 ただし、 上述の図 1に示した一般的な回路構成と同様の部分には同じ符 号が付してあり、 以下同様とする。
図 1 1において、 本低電圧カレントミラ一回路は、 例えば、 第 1段目のカレン トミラー （回路要素） を構成する、 入力トランジスタとしての nチャネル MO S トランジスタ 1 1および出力トランジスタとしての nチャネル M〇S トランジス タ 1 2と、 第 1段目のカレントミラーに縦列 （カスコ一ド） 接続され、 第 2段目 のカレントミラー （回路要素） を構成する、 入力トランジスタとしての nチヤネ ル MO S トランジスタ 1 3および出力トランジスタとしての nチャネル MO S ト ランジスタ 1 4と、 第 1電圧電圧降下部としての抵抗器 2 1と、 第 2電圧降下部 としての nチャネル MO S トランジスタ 2 2と、 入力電流 I in を供給する電流 源 3と、 出力端子 4とから構成される。 ここでは、 各 nチャネル MOS トランジ スタのドレイン端子が第 1端子に相当し、 ソ一ス端子が第 2端子に相当し、 ゲ一 ト端子が第 3端子に相当する。
nチャネル MOS トランジスタ 1 1は、 電流源 3からの入力電流 I in ドレ イン端子に供給されると共に、 ドレイン端子とゲ一ト端子の間が互いに接続され ている。 nチャネル MOS トランジスタ 1 2は、 ドレイン端子が出力端子 4に接 続され、 ゲート端子 （制御電極） が nチャネル MOS トランジスタ 1 1のゲート 端子に接続される。 nチャネル MOS トランジスタ 1 3は、 ドレイン端子が nチ ャネル MOS トランジスタ 1 1のソース端子に接続され、 ソース端子には参照電 圧 Vref が印加される。 nチャネル MOS トランジスタ 1 4は、 ドレイン端子が nチャネル MOS トランジスタ 1 2のソース端子に接続され、 ゲ一ト端子が nチ ャネル MOS トランジスタ 1 3のゲート端子に接続され、 ソース端子には参照電 圧 Vref が印加される。 なお、 ここでは、 参照電圧 Vref を接地 （GND) レべ ノレとする。
抵抗器 2 1は、 一端が nチャネル MOS トランジスタ 1 1， 1 2のゲ一ト端子 間ノードに接続され、 他端が nチャネル MOS トランジスタ 13， 14のゲート 端子間ノードに接続される。 nチャネル MOS トランジスタ 22は、 ドレイン端 子とゲ一ト端子の間が短絡され順方向ダイォ一ド接続の形態となっていて、 ドレ イン端子が抵抗器 21の他端に接続され、 ソース端子が nチャネル MOS トラン ジスタ 1 3のドレイン端子に接続される。
次に、 第 1実施形態の回路動作を具体的な設定値の一例を挙げて説明する。 ここでは、 例えば、 各 nチャネル MOS トランジスタ 1 1〜14， 22につい て、 チャネル幅 Wを 1 00 / m、 チャネル長 Lを 1 μ mとし、 しきい値電圧 Vth を 0. 7V、 ドレイン電流が 100 Aの時の電圧 αを 0. 3Vとする。 また、 入力電流 I in を Ι Ο Ο μ Αとし、 抵抗器 21の抵抗値を 1 ΜΩとする。 なお、 本発明によるカレントミラー回路は上記の設定値に限定されるものではない。 ま た、 ここでは、 各 ηチャネル MOS トランジスタ 1 1〜 14が同じチャネル長 L およびチャネル幅 Wを有するものとしたが、 入力電流 I in に対する出力電流 I oの比率に応じて各トランジスタのサイズを適宜に設定しても構わない。 上記のような設定において、 各 nチャネル MO S トランジスタ 1 1 〜 1 4に入 力電流 I in と同じ値の電流が流れた場合、 各 nチャネル M〇S トランジスタ 1
1 〜 1 4のゲー ト/ソース電圧 Vgs は Vth+ α = 0 . 7 + 0 . 3 = 1 . 0 [V] となる。 抵抗器 2 1の抵抗値が 1 ΜΩのように十分に大きければ、 抵抗器
2 1 と ηチャネル MO S トランジスタ 2 2に流れる電流は、 入力電流 I in に対 して、 無視し得る程度の微小なものとなる。 このため、 nチャネル MO S トラン ジスタ 2 2のドレイン ソース間には、 しきい値電圧と同じ電位差 Vth が発生 し、 抵抗器 2 1には、 nチャネル MO S トランジスタ 1 1のゲート/ソース電圧 Vgs 力 ら nチャネル MO S トランジスタ 2 2のしきい値電圧 Vth を引いた電位 差 V 2 1が発生する。 nチャネル MO S トランジスタ 2 2および抵抗器 2 1によ る電圧降下 Vth+ V 2ェは、 nチャネル MO S トランジスタ 1 1のゲ一ト間電圧 Vgs = Vth+ αに等しいため、 V2 1 =ひ = 0. 3 [V] となる。
nチャネル MO S トランジスタ 1 3， 1 4のゲート端子間ノードの電位は、 n チヤネレ MO S トランジスタ 1 3に nチヤネノレ MO S トランジスタ 1 1と同じく 入力電流 I in が流れることから、 Vgs = Vth+ a = l . 0 [V] となる。 した がって、 nチャネル MO S トランジスタ 1 1， 1 2のゲート端子間ノードの電位 は、 nチャネル MO S トランジスタ 1 3， 1 4のゲート端子間電位に抵抗器 2 1 の両端の電圧 V 2 1 = aを足した値である、 （Vth+ α ) + α = 1 . 0 + 0. 3 =
1 . 3 [V] となる。 さらに、 ηチャネル MO S トランジスタ 1 3， 1 4の各ド レイン端子の電位は、 ηチャネル MO S トランジスタ 1 1， 1 2のゲート端子間 電位から ηチャネル MO S トランジスタ 1 1， 1 2のゲ一ト ソース間電圧 Vgs = Vth+ ctを引いた値、 すなわち （Vth+ 2 a ) ― (Vth+ α ) = α = 0. 3
[V] となる。 このとき、 ηチャネル MO S トランジスタ 1 4は飽和領域で動作 しており、 さらに、 ηチャネル MO S トランジスタ 1 2が飽和領域で動作するた めには、 出力端子 4の電位 （出力電圧 V o ) が 2 ひ以上であればよいことになる。 また、 入力電圧 Vin については Vth+ 2 α以上であれば、 各 ηチャネル MO S トランジスタ 1 1〜 1 4が飽和領域で動作するようになる。
このように第 1実施形態によれば、 2段のカスコード形カレントミラー回路に ついて、 抵抗器 2 1およびダイォ一ド接続の ηチャネル MO S トランジスタ 2 2 を用い、 各ゲート端子間ノードに電位差 ctを生じさせるようにしたことで、 入力 電圧 V in が V th+ 2 ct以上で、 かつ、 出力電圧 V oが 2ひ以上であれば、 各 n チャネル MO S トランジスタ 1 1〜 1 4が飽和領域で動作して、 精度の高い出力 電流 I oを得ることができる。 これにより、 低い入出力電圧で精度よく動作する カレントミラ一回路を提供することができる。 また、 本カレントミラー回路は、 入力側に 1つの電流源 3のみを必要とするため、 従来のコンパウンドカレントミ ラー回路に比べて、 回路構成を簡略化できると共に消費電流を減少させることが できる。
なお、 上記の第 1実施形態では、 第 2電圧降下部としての nチャネル MO S ト ランジスタ 2 2のソース端子を nチャネル MO S トランジスタ 1 3のドレイン端 子に接続して、 抵抗器 2 1を通った電流を入力側の電流経路に流す構成としたが、 例えば、 図 1 2に示すように、 nチャネル MO S トランジスタ 2 2のソース端子 を nチャネル MO S トランジスタ 1 4のドレイン端子に接続して、 抵抗器 2 1を 通つた電流を出力側の電流経路に流す構成としてもよい。
また、 第 1実施形態では、 第 1電圧降下部として抵抗器 2 1を使用したが、 本 発明の第 1電圧降下部はこれに限らず、 抵抗 2 1の代わりに任意の電位差におい て微小電流を与える素子として、 例えば、 逆バイアスのダイオードまたはダイォ —ド接続のトランジスタ等を使用してもよレ、。 さらに、 第 2電圧降下部としてダ ィオード接続の nチャネル MO S トランジスタ 2 2を使用したが、 本発明の第 2 電圧降下部はこれに限らず、 nチャネル MO S トランジスタ 2 2の代わりに電圧 Vthを発生する素子として、 抵抗器またはダイォ一ドを使用してもよい。
次に、 本発明による第 2実施形態について説明する。
図 1 3は、 第 2実施形態に係る低電圧力レントミラ一回路の構成を示す回路図 である。
図 1 3において、 本カレントミラー回路の構成が第 1実施形態の場合と異なる 部分は、 第 2電圧降下部として用いていたダイオード接続の nチャネル MO S ト ランジスタ 2 2に代えて、 例えば、 第 3電圧降下部としての抵抗器 2 3および n チャネル MO S トランジスタ 2 4を設けた部分である。 上記以外の部分の構成は、 第 1実施形態の場合と同様である。 抵抗器 23は、 一端が nチャネル MOS トランジスタ 1 3， 14のゲート端子 間ノードに接続され、 他端が nチャネル MOS トランジスタ 24のドレイン端子 に接続されており、 抵抗器 21の抵抗値と一致する抵抗 を有するものである。 nチャネル MOS トランジスタ 24は、 ドレイン端子とゲート端子の間が短絡さ れ順方向ダイオード接続の形態となっていて、 ソース端子には参照電圧 Vref が 印加される。 なお、 ここでも参照電圧 Vref を接地 （GND) レベルとし、 nチ ャネル MOS トランジスタ 24のサイズを各 nチャネル MOS トランジスタ 1 1 〜 14と同じものとする。
このような構成のカレントミラ一回路では、 抵抗器 23の抵抗値が抵抗器 2 1 と同じく十分に大きいため、 抵抗器 23と nチャネル MO S トランジスタ 24に 流れる電流は、 入力電流 I in に対して、 無視し得る程度の微小なものとなる。 このため、 nチヤネ /レ MO S トランジスタ 24のドレイン Zソース間には、 しき い値電圧と同じ電位差 Vth が発生し、 抵抗器 2 1には、 nチャネル MOS トラ ンジスタ 1 3のゲ一ト ソース電圧 Vgs から nチャネル MO S トランジスタ 2 4のしきい値電圧 Vth を引いた電位差 V23が発生する。 nチャネル MOS トラ ンジスタ 24および抵抗器 23による電圧降下 Vth+V23は、 nチャネル MO S トランジスタ 1 3のゲート Zソース電圧 Vgs= Vth+ αに等しいため、 V23 = αとなる。
したがって、 ηチャネル MOS トランジスタ 1 3， 14のゲート端子間ノード の電位は、 Vth+αとなる。 また、 nチャネル MOS トランジスタ 1 1， 12の ゲート端子間ノードの電位は、 nチャネル MOS トランジスタ 1 3， 14のゲ一 ト端子間電位に抵抗器 2 1の両端の電圧 V21=ひを足した値である、 Vth+ 2 αとなる。 さらに、 ηチャネル MO S トランジスタ 1 3， 14の各ドレイン端子 の電位は、 ηチャネル MO S トランジスタ 1 1， 1 2のゲート端子間電位から η チャネル MOS トランジスタ 1 1， 1 2のゲ一ト Zソース間電圧 Vgs= Vth+ α を引いた値、 すなわち （Vth+2 a) 一 (Vth+ α) =αとなる。 このような各 部の電位は、 第 1実施形態の場合と同様であり、 入力電圧 Vin が ^+ 2 (^以 上で、 かつ、 出力電圧 Voが 2 α以上であれば、 各 ηチャネル MOS トランジス タ 1 1〜 14が飽和領域で動作して、 精度の高い出力電流 I οを得ることができ る。
上記のように第 2実施形態によれば、 nチャネル MO S トランジスタ 1 3， 1 4のゲート端子間ノードと参照電圧 Vref レベルとの間を、 抵抗器 2 3およびダ ィオード接続の nチャネル MO S トランジスタ 2 4を用いて接続するようにして も、 第 1実施形態の場合と同様の効果を得ることができる。
次に、 本発明による第 3実施形態について説明する。 第 3実施形態では、 例え ば 3段構成のカスコ一ド形カレントミラー回路に本発明を適用した場合を考える。 図 1 4は、 第 3実施形態に係る低電圧カレントミラー回路の構成を示す回路図 である。
図 1 4において、 本カレントミラー回路は、 例えば第 1実施形態の構成 （図 1 1参照） について、 第 3段目のカレントミラー （回路要素） を構成する、 入力ト ランジスタとしての nチャネル MO S トランジスタ 1 5および出力トランジスタ としての nチャネル MO S トランジスタ 1 6を、 nチャネル MO S トランジスタ 1 1， 1 2で構成されるカレントミラーに縦列接続して、 3段のカスコード構成 を形成したものであって、 各段の力レントミラーのゲート端子間ノードが抵抗器 2 1 x , 2 1 2を介して接続されると共に、 各抵抗器 2 1 い 2 1 2を流れる電流 を入力側の電流経路に流すための nチャネル M O S トランジスタ 2 2 2 2 2 が設けられる。
具体的には、 nチャネル MO S トランジスタ 1 5は、 電流源 3からの入力電流 I in がドレイン端子に供給され、 ドレイン端子とゲート端子の間が互いに接続 され、 ソース端子が nチャネル MO S トランジスタ 1 1のドレイン端子に接続さ れている。 nチャネル MO S トランジスタ 1 6は、 ドレイン端子が出力端子 4に 接続され、 ゲート端子 （制御電極） が nチャネル MO S トランジスタ 1 5のゲー ト端子に接続され、 ソース端子が nチャネル MO S トランジスタ 1 2のドレイン 端子に接続されている。
抵抗器 2 1 iおよび nチャネル MO S トランジスタ 2 2 は、 第 1実施形態の 抵抗器 2 1および nチャネル MO S トランジスタ 2 2に相当するものである。 ま た、 抵抗器 2 1 2は、 一端が nチャネル MO S トランジスタ 1 5， 1 6のゲ一ト 端子間ノードに接続され、 他端が nチャネル MO S トランジスタ 1 1， 1 2のゲ —ト端子間ノードに接続される。 nチャネル MO S トランジスタ 222は、 ドレ ィン端子とゲ一ト端子の間が短絡され順方向ダイォ一ド接続の形態となっていて、 ドレイン端子が抵抗器 2 12の他端に接続され、 ソース端子が nチャネル MOS トランジスタ 1 1のドレイン端子に接続される。
このような 3段のカスコード形カレントミラ一回路の動作は、 基本的に、 第 1 実施形態の 2段の場合の回路動作と同様にして考えることができる。 すなわち、 各 nチャネル MO S トランジスタ 1 1〜 1 6に入力電流 I in と同じ値の電流が 流れた場合、 各 nチャネル MO トランジスタ 1 1〜 1 6のゲート ソース電圧 Vgs は Vth+ctとなる。 抵抗器 2 115 212の各抵抗値が十分に大きければ、 抵抗器 2 1 iおよび nチャネル MOS トランジスタ 22 i並びに抵抗器 2 12およ び nチャネル MOS トランジスタ 2 22に流れる電流は、 入力電流 I inに対して、 無視し得る程度の微小なものとなるため、 各 nチャネル MOS トランジスタ 22 ！, 222のドレイン Zソース間には、 しきい値電圧と同じ電位差 Vth が発生す る。 これにより、 各抵抗器 21い 2 12による電圧降下はそれぞれ αとなる。 したがって、 ηチャネル MO S トランジスタ 1 3， 14のゲート端子間ノード、 ηチャネル MO S トランジスタ 1 1， 1 2のゲ一ト端子間ノードおよび ηチヤネ ル MOS トランジスタ 1 5， 1 6のゲート端子間ノードの電位は、 それぞれ、 V th+ひ 、 Vth+ 2 ctおよび Vth+3 αとなる。 これにより、 入力電圧 Vin が V th+3 a以上で、 かつ、 出力電圧 V oが 3ひ以上であれば、 各 nチャネル MOS トランジスタ 1 1〜 1 6が飽和領域で動作するようになる。
このように第 3実施形態によれば、 3段のカスコ一ド形カレントミラー回路に ついても、 従来の回路と比較して、 低い入出力電圧で精度よく動作し、 回路構成 が簡略で消費電流の少ないカレントミラ一回路を提供することができる。
なお、 上記の第 3実施形態では、 抵抗器 21 x, 2 12に流れる電流を nチヤ ネル MOS トランジスタ 221? 222を介して入力側の電流経路に流す構成と したが、 上述の図 1 2に示した場合と同様にして、 nチャネル MOS トランジス タ 2215 222の各ソース端子を nチャネル MOS トランジスタ 1 2， 1 4の 各ドレイン端子に接続して、 出力側に電流を流す構成としても構わない。
また、 抵抗器 2 1 iの抵抗値と抵抗器 2 12の抵抗値とが等しい場合には、 図 1 5に示すように、 nチャネル M O S トランジスタ 2 2 2を省略することもでき る。
さらに、 上述の第 1〜第 3実施形態では、 2段または 3段構成のカスコード形 カレントミラ一回路について説明したが、 本発明は 4段以上の構成のカスコード 形カレントミラ一回路についても、 上述の各実施形態の場合と同様にして応用す ることが可能である。 産業上の利用可能性
本発明は、 例えば半導体集積回路などといった電気回路全般に使用されるカレ ントミラ一回路について、 産業上の利用可能性が大である。

Claims

請 求 の 範 囲
1 . カレントミラーを形成する複数の回路要素を有し、 該各回路要素を縦列接 続して構成されたカスコード形のカレントミラ一回路において、
前記各回路要素の制御電極間ノードを、 所定の電圧降下を伴なつて接続する電 圧降下手段を含んで構成されたことを特徴とする低電圧カレントミラ一回路。
2 . 請求項 1に記載の低電圧カレントミラー回路であって、
前記各回路要素は、 第 1端子、 第 2端子および制御電極に接続する第 3端子を 備えた、 入力トランジスタおよび出力トランジスタを有し、 該入力トランジスタ および出力トランジスタの各第 3端子間を互いに接続してカレントミラーを形成 し、
隣り合う前記回路要素は、 一方の入力トランジスタの第 1端子と他方の入力ト ランジスタの第 2端子との間が互いに接続されると共に、 一方の出力トランジス タの第 1端子と他方の出力トランジスタの第 2端子との間が互いに接続され、 縦列接続の一端に位置する前記回路要素は、 入力トランジスタの第 1端子およ び第 3端子が接続されると共に第 1端子に入力電流が供給され、 かつ、 出力トラ ンジスタの第 1端子が出力端子に接続され、
縦列接続の他端に位置する前記回路要素は、 入力トランジスタおよび出力トラ ンジスタの各第 2端子に参照電圧が印加されることを特徴とする低電圧力レント ミラ一回路。
3 . 請求項 2に記載の低電圧カレントミラ一回路であって、
前記電圧降下手段は、 前記入力トランジスタの第 2端子および第 3端子間の電 圧から前記入力トランジスタのしきい値電圧を減じた電圧に相当する電圧降下を 発生することを特徴とする低電圧カレントミラ一回路。
4 . 請求項 3に記載の低電圧カレントミラ一回路であって、
前記電圧降下手段は、 前記各回路要素の制御電極間ノードを接続する第 1電圧 降下部と、 該第 1電圧降下部を通った電流を入力側および出力側のいずれかの電 流経路に流す第 2電圧降下部と、 を有することを特徴とする低電圧カレントミラ 一回路。
5 . 請求項 4に記載の低電圧カレントミラ一回路であって、
前記第 1および第 2電圧降下部の少なくとも一方が、 抵抗器を含むことを特徴 とする低電圧力レントミラー回路。
6 . 請求項 4に記載の低電圧力レントミラ一回路であって、
前記第 1および第 2電圧降下部の少なくとも一方が、 ダイオードを含むことを 特徴とする低電圧カレントミラ一回路。
7 . 請求項 4に記載の低電圧カレントミラー回路であって、
前記第 1および第 2電圧降下部の少なくとも一方が、 ダイオード接続のトラン ジスタを含むことを特徴とする低電圧力レントミラー回路。
8 . 請求項 3に記載の低電圧カレントミラ一回路であって、
前記電圧降下手段は、 前記各回路要素の制御電極間ノードを接続する第 1電圧 降下部と、 該第 1電圧降下部および前記参照電圧が印加される終端端子の間を所 定の電圧降下を伴なつて接続し、 前記第 1電圧降下部を前記終端端子に直接流す 第 3電圧降下部と、 を有することを特徴とする低電圧カレントミラー回路。
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