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WO2001053944A2 - Redundanter datenspeicher - Google Patents

Redundanter datenspeicher Download PDF

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WO2001053944A2
WO2001053944A2 PCT/EP2001/000075 EP0100075W WO0153944A2 WO 2001053944 A2 WO2001053944 A2 WO 2001053944A2 EP 0100075 W EP0100075 W EP 0100075W WO 0153944 A2 WO0153944 A2 WO 0153944A2
Authority
WO
WIPO (PCT)
Prior art keywords
data
memory
address
redundancy
data memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2001/000075
Other languages
English (en)
French (fr)
Other versions
WO2001053944A3 (de
Inventor
Steffen Paul
Volker Schöber
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to US10/181,589 priority Critical patent/US6785170B2/en
Priority to EP01900126A priority patent/EP1248978A2/de
Publication of WO2001053944A2 publication Critical patent/WO2001053944A2/de
Publication of WO2001053944A3 publication Critical patent/WO2001053944A3/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

Definitions

  • the invention relates to a data storage device with a short access time, which has a main data storage device and a redundancy data storage device for replacing faulty data storage units of the main data storage device.
  • data memories as well as the degree of integration of data memories is increasing due to the increased requirements, especially with customer-specific ASIC circuits. Due to the necessary high degree of integration and the necessary large memory sizes, in addition to the functioning data storage units, occasionally faulty data storage units are also generated in the course of the complex manufacturing process. To find such faulty memory cells, data memories are subjected to a memory test after they have been produced, in which test data patterns are applied to the memory, and it is then checked whether the data read out correspond to an expected test data readout pattern.
  • data storage units are increasingly providing redundant storage areas which serve to replace faulty data storage units.
  • additional storage rows and replacement storage columns are additionally installed on the data storage chip.
  • Figure 1 shows schematically the structure of a data memory with a redundant memory area according to the prior art.
  • an address comparison is first carried out in the redundancy logic and then, if the addressed data storage unit is not defective, the addressed data storage unit within the data memory is accessed or, if the addressed data storage unit is recognized as a defective data storage unit, a replacement data storage unit accessed within the redundant memory.
  • a disadvantage of the prior art arrangement shown in FIG. 1 is that the redundant memory is integrated in the original data memory.
  • the data memory In the case of a predetermined data memory of a predetermined size, for example a RAM memory with one megabyte of storage space, the data memory must be adapted accordingly in terms of circuitry in order to integrate a redundant memory space.
  • the memory shown in FIG. 1 also has the serious disadvantage that the memory access to a data storage unit takes a relatively long time.
  • the memory access time T access f to a data storage unit within the memory shown in FIG. 1 is the sum of the address comparison time T v that is required for address comparison within the redundancy logic and the access time to the data memory T ZD .
  • the invention provides a data store with a main data store consisting of a plurality of data storage units, a redundancy data store consisting of several redundancy data storage units for replacing faulty data storage units of the main data store, and with a redundancy control logic for control access to the redundancy data memory, the main data memory and the redundancy data memory being connected to a data bus in parallel with one another via data lines, the main data memory and the redundancy control logic being connected in parallel with one another via address lines to an address bus for addressing data storage units in the data Memory are connected.
  • An advantage of the data memory according to the invention is that it has a redundant memory without that the main data memory can be adapted in terms of circuitry, etc.
  • Another advantage of the data memory with the features specified in patent claim 1 is its ease of testing, since the redundancy data memory can be tested immediately when a test pattern is created to check the functionality of the data memory.
  • the redundancy control logic has an address memory with a plurality of address memory units which store addresses of faulty data memory units in the main data memory.
  • the address storage units are associative storage units CAM, which are connected to the address bus, the associative storage units being provided for enabling associated redundancy data storage units of the redundancy data store.
  • the address storage units are address storage registers.
  • the address storage registers preferably each have a flag bit that indicates whether the content of the address storage register is valid.
  • the redundancy control logic preferably has a plurality of comparators, each of which is connected to an address memory register and the address bus and releases an associated redundancy data storage unit of the redundancy data memory. switch when the address present in the address bus matches the address stored in the address memory register.
  • the redundancy control logic preferably controls a first multiplexer for reading out data from the main data store or from the redundancy data store.
  • the main data store, the redundancy data store and the redundancy control logic are connected in parallel to one another to a control bus for controlling the read or write access to the data store.
  • the address memory is connected to a programmed, non-erasable address read-only memory for the permanent storage of addresses of faulty data storage units of the main data memory.
  • the redundancy control logic preferably controls a second multiplexer which is connected on the input side to the redundancy data storage units of the redundancy memory and is used for reading data from one of the redundancy data storage units.
  • the redundancy data storage units of the redundancy memory are preferably data registers.
  • the main data memory is a RAM data memory. In a further preferred embodiment, the main data memory is an SRAM data memory.
  • An address of a defective data storage unit of the main data memory can preferably be read out in an address storage unit of the address memory from a memory test logic integrated in the data memory, from a test machine or from the address read-only memory and can be written into the address memory unit.
  • Figure 1 shows a data memory with redundant memory according to the prior art
  • FIG. 2 shows a block diagram of the data memory according to the invention with a redundancy data memory
  • FIG. 3 shows a first embodiment of the data memory according to the invention
  • Figure 4 shows a second embodiment of the data memory according to the invention
  • FIG. 5 shows a flowchart which represents the testing and the address reprogramming in the data memory according to the invention
  • FIG. 2 shows a block diagram of the data memory 1 according to the invention.
  • the data memory 1 has a main data memory 2, a redundancy data memory 3, a redundancy control logic 4 and a data readout multiplexer 5.
  • the main data memory 2 is preferably a RAM memory, in particular an SRAM memory.
  • the data memory 1 is connected to a data bus 6, an address bus 7 and a control bus 8.
  • the main data memory 2 is connected via data lines 9 to the data bus 6, via address lines 10 to the address bus 7 and via control lines 11 to the control bus 8.
  • the redundancy data memory 3 is connected to the data bus 6 via data lines 12, to the address bus 7 via address lines 13 and to the control bus 8 via control lines 14.
  • the redundancy control logic 4 is connected to the address bus 7 via address lines 15 and to the control bus 8 via control lines 16.
  • the main data memory 2 is connected via data read-out lines 17 to a first input of the data read-out multiplexer 5 and the redundancy data memory 3 is connected via data read-out lines 18 to a second input of the data read-out multiplexer 5.
  • the data read-out multiplexer 5 can be connected on the output side via data lines 19 to the data bus 6 or to another data bus.
  • the redundancy control logic 4 controls the writing of data into the redundancy data memory 3 via a control line 20 and the switching of the data read-out multiplexer 5 between the data read-out lines 17, 18 via a control line 21.
  • the main data storage 2 consists of a multiplicity of data storage units. With the data storage units, it can are individual data bits, data words, data columns, data series, data fields or data macro areas. The data storage units can be addressed by their own individual address.
  • the redundant data storage 3 has a plurality of redundancy data storage units for replacing faulty data storage units within the main data storage 2.
  • the number of redundancy data storage units is considerably less than the number of data storage units within the main data store 2. If defective data storage units are produced within the main data store 2 in the manufacturing process of the data store 1, the redundancy data storage units within the redundancy data store take over 3 whose memory functions.
  • the redundant control logic 4 controls access to the redundancy data store 3 when access to a faulty data storage unit of the main data store 2 is determined.
  • the main data memory 2 and the redundancy data memory 3 are connected to the data bus 6 in parallel with one another via the data write lines 10, 12. On the output side, the main data store 2 and the redundancy data store 3 are likewise connected in parallel to the data bus 6 via the data readout multiplexer 5 and the data readout lines 19.
  • the main data store 2 and the redundancy control logic 4 are connected in parallel to one another via the address lines 10, 15 to the address bus 7 for addressing data storage units in the data store 1.
  • the redundancy data memory 3 and the redundancy control logic 4 are in one Integrated component, whereby the electrical connection to an existing main data memory 2 is facilitated.
  • the redundancy control logic 4 contains an address memory 22 with a plurality of address memory units 22a to 22g, in which the addresses of faulty data memory units within the main data memory 2 can be stored.
  • the address storage units 22a to 22g are address storage registers. Each address storage register 22a to 22g preferably has a flag bit which indicates whether the content of the address storage register is valid.
  • the redundancy control logic 4 also contains an address comparison circuit 23 with a plurality of address comparators 23a to 23g, each of which is connected to an address memory register 22a to 22g via internal address lines 24a to 24g and to the address bus 7 via address lines 15.
  • the comparators 23a to 23g each have address bit comparison circuits for comparing the address bit levels present on the address lines 15 and the internal address lines 24. After the memory test has been carried out, the addresses of faulty data storage units within the main data memory 2 are written into the address registers 22a to 22g.
  • redundancy data storage unit 26a to 26g of the redundancy data memory 3 is activated via control lines 25a to 25g and the corresponding redundancy data storage unit 26a to 26g via an internal ternal data readout multiplexer 27 of the redundancy data memory 3 connected to the data readout multiplexer 5.
  • the redundancy data storage units 26a to 26g of the redundancy data store 3 are connected to the internal multiplexers 27 of the redundancy data store 3 via internal data lines 28a to 28g.
  • the address applied to the address lines 15 corresponds to the address stored in the address memory register 22a
  • this is recognized by the comparator 23a of the address comparison circuit 23 and the redundancy data storage unit 26a of the redundancy data memory 3 is sent via the control line 25a activated.
  • the address comparison circuit 23 switches the multiplexer 27 via the control line 22 such that the internal line 28a is switched through to the output line 18 of the multiplexer 27.
  • the address comparison circuit 23 controls the multiplexer 5 in such a way that it connects the data line 18 to the data line 19, so that the data contained in the redundancy data storage unit 26a are output to the data bus 6 via the data lines 19.
  • the multiplexer 5 is switched in such a way that the data lines 17 are directly connected to the data lines 19.
  • the data access to a data storage unit within the main data storage 2 takes place very quickly, since the address comparison within the redundancy control logic 4 takes place in parallel in time.
  • the redundancy data store 3 has a much shorter access time than the main data store 2.
  • the redundancy data store 3 has only a few redundancy data stores registers 26a to 26g for replacing faulty data stores units within the main data memory 2.
  • the time T required by the address comparison circuit 23 for the address comparison is also relatively short, so that the sum of the address comparison time T v and the memory access time to the redundancy data memory 3 T ZR is less than the access Grip time T ZH on the main data memory 2.
  • the memory access time to the data memory 1 according to the invention thus results when the non-faulty data storage unit of the main data memory 2 is accessed:
  • T MUX is the switching time of the multiplexer 5.
  • the switching time of the multiplexer 5 M U X is very low. It is far lower than the address comparison time of the address comparison circuit 23.
  • the memory access time T z is much higher in the conventional arrangement than in the data memory 1 according to the invention.
  • the memory access time T z is :
  • T is the address comparison time that the redundancy logic needs to determine whether a faulty address is present on the address bus A and
  • T ZH represents the memory access time to the main data memory.
  • the maximum memory access time T z of the data memory 1 according to the invention is:
  • T z T perennialu ⁇ + T ZH if T v + T m ⁇ T m
  • T MU ⁇ is the switching time of the multiplexer 5 and T ZH represents the memory access time to the main data memory 2.
  • This time advantage is achieved by the fact that during the memory access time T ZH on data storage units within the main data memory 2, the address comparison within the redundancy control logic 4 is already taking place in parallel and after the memory access to the main data memory 2 has ended, only as a function of the same result between the redundancy data memory 3 and the main data memory 2 is switched by the multiplexer 5.
  • the main data store 2, the redundancy data store 3 and the redundancy control logic 4 are parallel to one another via control lines 11, 14, 16 on the control bus 8 for controlling a read or write access to the data store 1 connected.
  • the writing process into the redundancy data memory 3 takes place in two steps. With a rising clock edge, the input addresses and the input data are stored in a buffer.
  • the comparators 23a to 23g compare the input address with the contents of the address storage registers 22a to 22g. If one of the stored addresses corresponds to the input address, the temporarily stored input data are written to the corresponding data storage register 26a to 26g on the next clock edge.
  • the address memory 22 is connected via address read lines 29a to 29g to an address read-only memory 30 for the permanent storage of addresses of faulty data storage units of the main data memory 2.
  • the addresses incorrectly recognized after testing data memory 1 are permanently programmed in address read-only memory 30.
  • the address read-only memory 30 is preferably a non-volatile memory.
  • the address read-only memory 30 preferably consists of fuses which are burned according to the incorrectly identified addresses after the test process.
  • the address memory 22 preferably contains a plurality of address memory registers 22a to 22g, each of which has a flag bit which indicates whether the content of the address register 22a to 22g is valid. If it is recognized after the test that the main data store 2 contains no faulty data storage units, the redundancy control logic 4 is deactivated by all flag bits remaining reset.
  • FIG. 4 shows an alternative embodiment of the redundancy control logic 4, in which the address memory units 22a to 22g of the address memory 22 are associative memory units connected to the address bus 7 for enabling the associated redundancy data storage units 26a to 26g of the redundancy data memory 3 ,
  • FIG. 5 shows a flow chart to illustrate the programming process of the data memory according to the invention with addresses of faulty data storage units.
  • step S 0 A memory test is started in a step S 0 .
  • step Si is initialized for fields and address memory registers.
  • step S 2 an address is applied to the address bus 7 and a test date to the data bus 6.
  • step S 3 it is evaluated whether the output data value present on the data bus 6 corresponds to an expected data output value. If this is the case, a decision is made in step S 4 as to whether the test has ended. If the test run of the main data memory 2 has not yet ended, the next address is generated in step S5 and applied to the address bus 7 again in step S 2 .
  • the one consisting of steps S 2 , S 3 , S 4 , S 5 Loop is run for all addresses of the main data store 2.
  • step S 6 it is checked whether there are still free address memory registers or associative memories 22a to 22g within the redundancy control logic 4. If the address memory 22 of the redundancy control logic 4 is already filled with addresses of faulty data storage units and thus no further address storage units are available within the redundancy control logic 4, the data memory 1 which has been incorrectly manufactured in this way can no longer be repaired because too many manufacturing defects have occurred and the sequence shown in FIG. 5 emits a display signal in step S 7 , which indicates that the data memory 1 cannot be repaired.
  • step S 8 If it is determined in step S ⁇ that a free address storage unit 22a to 22g is still present within the redundancy control logic 4, in step S 8 the address recognized as faulty is written into the address storage unit of the address memory 22 and, if appropriate, an existing flag bit set.
  • step S 8 the test data to be created are reset and the test started again.
  • the addresses of the data storage units within the main data storage 2 which are recognized as being defective are sent to address storage units 22a to 22g of the address storage chers 22 inscribed within the redundancy control logic 4.
  • the addresses identified as defective can come from an integrated memory test logic BIST integrated in the data memory 1, a test machine TA or from the address read-only memory 30. Due to the parallel arrangement of the redundancy data memory 3 and the main data memory 2 in relation to the data bus 6 and by the parallel arrangement of the redundancy control logic 4 and the main data memory 2 in relation to the address bus 7, the memory access time from the data memory 1 significantly shortened.
  • the redundancy control logic 4 and the redundancy data memory 3 can be constructed in an integrated manner as an electronic component.
  • an existing main data memory 2 can be provided with a redundant memory space in a simple manner by switching with such a component integrated via a multiplexer 5.
  • the multiplexer 5 with the redundancy control logic 4 and the redundancy data memory 3 and the address read-only memory 30 is integrated in an electronic circuit.
  • a component integrated in this way only has to be connected to the data bus 6, the address bus 7, the control bus 8 and via line 17 to the main data store 2 in order to expand an existing main data store 2.

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

Datenspeicher mit einem aus einer Vielzahl von Datenspeichereinheiten bestehenden Haupt-Datenspeicher (2), einem Redundanz-Datenspeicher (3), der aus mehreren Redundanz-Datenspeichereinheiten zum Ersatz fehlerhafter Datenspeichereinheiten des Haupt-Datenspeichers (2) besteht, und mit einer Redundanz-Steuerlogik (4) zum Steuern der Zugriffs auf den Redundanz-Datenspeicher (3), wobei der Haupt-Datenspeicher (2) und der Redundanz-Datenspeicher (3) über Datenleitungen (9, 12) parallel zueinander an einen Datenbus (6) angeschlossen sind, und wobei der Haupt-Datenspeicher (2) und die Redundanz-Steuerlogik (4) parallel zueinander über Adressenleitungen (10, 15) an einen Adressenbus (7) zur Adressierung von Datenspeichereinheiten in dem Datenspeicher (1) angeschlossen sind.

Description

Beschreibung
Datenspeicher
Die Erfindung betrifft einen Datenspeicher mit geringer Zugriffszeit, der einen Haupt-Datenspeicher und einen Redundanz-Datenspeicher zum Ersatz fehlerhafter Datenspeichereinheiten des Haupt-Datenspeichers aufweist.
Die Größe von Datenspeichern sowie der Integrationsgrad von Datenspeichern nimmt aufgrund der gestiegenen Anforderungen insbesondere bei kundenspezifischen ASIC-Schaltungen immer mehr zu. Aufgrund des notwendigen hohen Integrationsgrades und der notwendigen großen Speichergrößen werden im Verlaufe des komplexen Herstellungsvorganges neben den funktionierenden Datenspeichereinheiten auch vereinzelt fehlerhafte Datenspeichereinheiten erzeugt. Zum Auffinden derartiger fehlerhafter Speicherzellen werden Datenspeicher nach ihrer Herstellung einem Speichertest unterzogen, bei dem Test- Datenmuster an den Speicher angelegt werden, und anschließend geprüft wird, ob die ausgelesenen Daten einem erwarteten Testdatenauslesemuster entsprechen .
Damit nicht wenige ausgefallene Datenspeichereinheiten dazu führen, dass der gesamte hergestellte Datenspeicher funktionsuntüchtig ist, werden bei Datenspeichern zunehmend zusätzlich redundante Speicherbereiche vorgesehen, die zum Ersatz fehlerhafter Datenspeichereinheiten dienen. Bei einem in Reihen und Spalten organisierten Datenspeicher werden hierzu zu- sätzlich auf dem Datenspeicherchip Ersatzspeicherreihen und Ersatzspeicherspalten eingebaut.
Figur 1 zeigt schematisch den Aufbau eines Datenspeichers mit einem redundanten Speicherbereich nach dem Stand der Technik. Nach erfolgtem Speichertest des Datenspeichers wird das ausgelesene Testdatenmuster zunächst gespeichert und durch Vergleich mit erwarteten Testausgabemustern die Adressen der fehlerhaften Datenspeichereinheiten des Datenspeichers be- stimmt. Die bestimmten fehlerhaften Adressen werden in die Redundanzlogik einprogrammiert, so dass beim Zugriff auf die Adresse einer fehlerhaften Datenspeichereinheit innerhalb des Datenspeichers auf eine Ersatz-Datenspeichereinheit innerhalb des Redundanz-Datenspeichers zugegriffen wird. Um zu testen, ob die Adressenumleitung innerhalb der Redundanzlogik erfolgreich beendet wurde, wird in einem anschließenden weiteren Testschritt durch Vergleich von Testdatenmustern überprüft, ob der Speicher nunmehr funktionstüchtig ist.
Bei einem Speicherzugriff auf den Datenspeicher erfolgt zunächst ein Adressenvergleich in der Redundanzlogik und anschließend wird, sofern die adressierte Datenspeichereinheit nicht fehlerhaft ist, auf die adressierte Datenspeichereinheit innerhalb des Datenspeichers zugegriffen oder, falls die adressierte Datenspeichereinheit als fehlerhafte Datenspeichereinheit erkannt wird, auf eine Ersatz-Datenspeichereinheit innerhalb des redundanten Speichers zugegriffen.
Ein Nachteil der in Figur 1 dargestellten Anordnung nach dem Stand der Technik besteht darin, dass der redundante Speicher in den ursprünglichen Datenspeicher integriert ist. Bei einem vorgegebenen Datenspeicher mit vorbestimmter Größe, bspw. einem RAM-Speicher mit einem Megabyte Speicherplatz, muss der Datenspeicher zur Integration eines redundanten Speicherraums schaltungstechnisch entsprechend angepasst werden.
Der in Figur 1 dargestellte Speicher weist ferner den schwerwiegenden Nachteil auf, dass der Speicherzugriff auf eine Da- tenspeichereinheit relativ lange dauert. Die Speicherzugriffszeit TZugriff auf eine Datenspeichereinheit innerhalb des in Figur 1 dargestellten Speichers ist die Summe aus der Adressenvergleichszeit Tv, die zum Adressenvergleich inner- halb der Redundanzlogik benötigt wird, und der Zugriffszeit auf den Datenspeicher TZD.
Tzugπ ff = TZ D + Ty
Es ist die Aufgabe der vorliegenden Erfindung einen Daten- Speicher mit redundanten Speicher zu schaffen, der eine möglichst kurze Speicherzugriffszeit aufweist.
Diese Aufgabe wird erfindungsgemäß durch einen Daten-Speicher in dem in Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft einen Datenspeicher mit einem aus einer Vielzahl von Daten-Speichereinheiten bestehenden Haupt- Datenspeicher, einem Redundanz-Datenspeicher, der aus mehre- ren Redundanz-Datenspeichereinheiten zum Ersatz fehlerhafter Datenspeichereinheiten des Haupt-Datenspeichers besteht, und mit einer Redundanz-Steuerlogik zum Steuern des Zugriffs auf den Redundanz-Datenspeicher, wobei der Haupt-Datenspeicher und der Redundanz-Datenspeicher über Datenleitungen parallel zueinander an einen Datenbus angeschlossen sind, wobei der Haupt-Datenspeicher und die Redundanzsteuerlogik parallel zueinander über Adressleitungen an einem Adressenbus zur Adressierung von Datenspeichereinheiten in dem Daten-Speicher angeschlossen sind.
Ein Vorteil des erfindungsgemäßen Datenspeichers besteht darin, dass er über einen redundanten Speicher verfügt, ohne dass der Haupt-Datenspeicher schaltungstechnisch angepasst werden uss.
Ein weiterer Vorteil des Datenspeichers mit den in Patentan- spruch 1 angegebenen Merkmalen ist seine Testfreundlichkeit, da bei Anlegen eines Testmusters zur Überprüfung der Funkti- onstüchtigkeit des Datenspeichers der Redundanz-Datenspeicher sofort mitgetestet werden kann.
Bei einer bevorzugten Ausführungsform des Datenspeichers weist die Redundanz-Steuerlogik einen Adressenspeicher mit mehreren Adressen-Speichereinheiten auf, die Adressen von fehlerhaften Daten-Speichereinheiten des Haupt-Datenspeichers abspeichern.
Die Adressenspeichereinheiten sind bei einer Ausführungsform des Daten-Speichers Assoziativ-Speichereinheiten CAM, die mit dem Adressenbus verbunden sind, wobei die Assoziativ- Speichereinheiten zum Freischalten zugehöriger Redundanz- Datenspeichereinheiten des Redundanz-Datenspeichers vorgesehen sind.
Bei einer weiteren Ausführungsform sind die Adressen- Speichereinheiten Adressen-Speicherregister.
Die Adressen-Speicherregister weisen dabei vorzugsweise jeweils ein Flag-Bit auf, das anzeigt, ob der Inhalt des Adressen-Speicherregisters gültig ist.
Die Redundanz-Steuerlogik weist vorzugsweise mehrere Kompara- toren auf, die jeweils mit einem Adressen-Speicherregister und dem Adressenbus verbunden sind und eine zugehörige Redundanz-Datenspeichereinheit des Redundanz-Datenspeichers frei- schalten, wenn die in dem Adressenbus anliegende Adresse mit der in dem Adressen-Speicherregister abgespeicherten Adresse übereinstimmt .
Die Redundanz-Steuerlogik steuert vorzugsweise einen ersten Multiplexer zum Auslesen von Daten aus dem Haupt- Datenspeicher oder aus dem Redundanz-Datenspeicher.
Bei einer weiteren bevorzugten Ausführungsform sind der Haupt-Datenspeicher, der Redundanz-Datenspeicher und die Redundanz-Steuerlogik parallel zueinander an einen Steuerbus zum Steuern des Lese- oder Schreibzugriffs auf den Datenspeicher angeschlossen.
Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Datenspeichers ist der Adressenspeicher mit einem programmierten, nicht löschbaren Adressen-Festwertspeicher zum dauerhaften Abspeichern von Adressen fehlerhafter Daten-Speichereinheiten des Haupt-Datenspeichers verbun- den.
Die Redundanz-Steuerlogik steuert vorzugsweise einen zweiten Multiplexer der eingangsseitig mit dem Redundanz- Datenspeichereinheiten des Redundanz-Speichers verbunden ist und zum Auslesen von Daten aus einer der Redundanz- Datenspeichereinheiten dient.
Die Redundanz-Datenspeichereinheiten des Redundanz-Speichers sind dabei vorzugsweise Daten-Register.
Bei einer bevorzugten Ausführungsform ist der Haupt- Datenspeicher ein RAM-Datenspeicher. Bei einer weiteren bevorzugten Aus führungs form ist der Haupt- Datenspeicher ein SRAM-Datenspeicher .
Eine Adresse einer fehlerhaften Daten-Speichereinheit des Haupt-Datenspeichers ist vorzugsweise in einer Adressen- Speichereinheit des Adressenspeichers aus einer in dem Datenspeicher integrierten Speicher-Testlogik, aus einem Testautomaten oder aus dem Adressen-Festwertspeicher auslesbar und in die Adressen-Speichereinheit einschreibbar .
Im weiteren werden bevorzugte Aus führungs formen des erfindungsgemäßen Datenspeichers zur Erläuterung erfindungswesentlicher Merkmale unter Bezugnahme auf die beigefügten Figuren beschrieben .
Es zeigen :
Figur 1 einen Daten-Speicher mit redundantem Speicher nach dem Stand der Technik;
Figur 2 ein Blockschaltbild des erfindungsgemäßen Daten- Speichers mit einem Redundanz-Datenspeicher;
Figur 3 eine erste Ausführungsform des erfindungsgemäßen Da- tenspeichers;
Figur 4 eine zweite Ausführungsform des erfindungsgemäßen Datenspeichers;
Figur 5 ein Ablaufdiagramm, das das Testen und die Adressen- umprogrammierung bei dem erfindungsgemäßen Daten-Speichers darstellt; Figur 2 zeigt ein Blockschaltbild des erfindungsgemäßen Datenspeichers 1. Der Datenspeicher 1 weist einen Haupt- Datenspeicher 2, einen Redundanz-Datenspeicher 3, eine Redundanz-Steuerlogik 4 und einen Datenauslese-Multiplexer 5 auf. Der Haupt-Datenspeicher 2 ist vorzugsweise ein RAM-Speicher insbesondere ein SRAM-Speicher . Der Datenspeicher 1 ist an einen Datenbus 6, einen Adressbus 7 und an einen Steuerbus 8 angeschlossen. Dabei ist der Haupt-Datenspeicher 2 über Datenleitungen 9 an den Datenbus 6, über Adressenleitungen 10 an den Adressenbus 7 und über Steuerleitungen 11 an den Steuerbus 8 angeschlossen. Der Redundanz-Datenspeicher 3 ist über Datenleitungen 12 mit dem Datenbus 6, über Adressenleitungen 13 mit dem Adressenbus 7 und über Steuerleitungen 14 mit dem Steuerbus 8 verbunden. Die Redundanz-Steuerlogik 4 ist über Adressenleitungen 15 mit dem Adressenbus 7 und über Steuerleitungen 16 an den Steuerbus 8 angeschlossen.
Der Haupt-Datenspeicher 2 ist über Datenausleseleitungen 17 an einen ersten Eingang des Daten-Auslesemultiplexers 5 und der Redundanz-Datenspeicher 3 ist über Datenausleseleitungen 18 an einen zweiten Eingang des Daten-Auslesemultiplexers 5 geschaltet. Der Daten-Auslesemultiplexer 5 kann ausgangssei- tig über Datenleitungen 19 mit dem Datenbus 6 oder einem weiteren Datenbus verbunden sein.
Die Redundanz-Steuerlogik 4 steuert über eine Steuerleitung 20 das Einschreiben von Daten in den Redundanz-Datenspeicher 3 und über eine Steuerleitung 21 das Umschalten des Daten- Auslesemultiplexers 5 zwischen den Datenausleseleitungen 17,18.
Der Haupt-Datenspeicher 2 besteht aus einer Vielzahl von Datenspeichereinheiten. Bei den Datenspeichereinheiten kann es sich um einzelne Datenbits, Datenwörter, Datenspalten, Datenreihen, Datenfelder oder Daten-Makrobereiche handeln. Die Datenspeichereinheiten sind durch eine eigene individuelle Adresse adressierbar.
Der redundante Datenspeicher 3 weist mehrere Redundanz- Datenspeichereinheiten zum Ersatz von fehlerhaften Datenspeichereinheiten innerhalb des Haupt-Datenspeichers 2 auf. Die Anzahl der Redundanz-Datenspeichereinheiten ist dabei erheb- lieh geringer als die Anzahl der Datenspeichereinheiten innerhalb des Hauptdatenspeichers 2. Werden im Herstellungspro- zess des Datenspeichers 1 fehlerhafte Datenspeichereinheiten innerhalb des Haupt-Datenspeichers 2 hergestellt, übernehmen die Redundanz-Datenspeichereinheiten innerhalb des Redundanz- Datenspeichers 3 deren Speicherfunktionen. Die redundante Steuerlogik 4 steuert den Zugriff auf den Redundanz- Datenspeicher 3, wenn ein Zugriff auf eine fehlerhafte Datenspeichereinheit des Haupt-Datenspeichers 2 festgestellt wird.
Der Haupt-Datenspeicher 2 und der Redundanz-Datenspeicher 3 sind über die Daten-Einschreibleitungen 10,12 parallel zueinander an den Datenbus 6 angeschlossen. Ausgangsseitig ist der Haupt-Datenspeicher 2 und der Redundanz-Datenspeicher 3 über den Daten-Auslesemultiplexer 5 und die Daten-Ausleseleitungen 19 ebenfalls parallel an den Datenbus 6 geschaltet.
Der Haupt-Datenspeicher 2 und die Redundanz-Steuerlogik 4 sind parallel zueinander über die Adressenleitungen 10,15 an den Adressenbus 7 zur Adressierung von Datenspeichereinheiten in dem Datenspeicher 1 angeschlossen.
Bei der in Figur 3 gezeigten Ausführungsform ist der Redundanz-Datenspeicher 3 und die Redundanz-Steuerlogik 4 in einem Bauelement integriert, wodurch die elektrische Verschaltung mit einem bereits vorhandenen Haupt-Datenspeicher 2 erleichtert wird.
Die Redundanz-Steuerlogik 4 enthält einen Adressenspeicher 22 mit mehreren Adressen-Speichereinheiten 22a bis 22g, in die Adressen von fehlerhaften Daten-Speichereinheiten innerhalb des Haupt-Datenspeichers 2 abspeicherbar sind. Die Adressen- Speichereinheiten 22a bis 22g sind Adressen-Speicherregister. Dabei weist jedes Adressen-Speicherregister 22a bis 22g vorzugsweise ein Flag-Bit auf, welches anzeigt, ob der Inhalt des Adressen-Speicherregisters gültig ist.
Die Redundanz-Steuerlogik 4 enthält ferner eine Adressen- Vergleichsschaltung 23 mit mehreren Adressen-Komparatoren 23a bis 23g, die jeweils mit einem Adressen-Speicherregister 22a bis 22g über interne Adressleitungen 24a bis 24g und mit dem Adressenbus 7 über Adressleitungen 15 verbunden sind. Die Ko paratoren 23a bis 23g weisen jeweils Adressenbits- Vergleichsschaltungen zum Vergleich der an den Adressenleitungen 15 und den internen Adressenleitungen 24 anliegenden Adressen-Bit-Pegel auf. In die Adressen-Register 22a bis 22g werden nach erfolgtem Speichertest die Adressen von fehlerhaften Daten-Speichereinheiten innerhalb des Haupt- Datenspeichers 2 eingeschrieben.
Ist die an den Adressleitungen 15 anliegende Adresse mit einer in einem Adressen-Register 22a bis 22g abgespeicherten Adressenregister identisch, wird dies in der Adressenver- gleichsschaltung erkannt und über Steuerleitungen 25a bis 25g eine zugehörige Redundanz-Datenspeichereinheit 26a bis 26g des Redundanz-Datenspeichers 3 aktiviert und die entsprechende Redundanz-Datenspeichereinheit 26a bis 26g über einen in- ternen Daten-Auslesemultiplexer 27 des Redundanz- Datenspeichers 3 an den Daten-Auslesemultiplexer 5 geschaltet. Die Redundanz-Datenspeichereinheiten 26a bis 26g des Redundanz-Datenspeichers 3 sind über interne Datenleitungen 28a bis 28g mit den internen Multiplexer 27 des Redundanz- Datenspeichers 3 verbunden.
Wenn beispielsweise die an den Adressleitungen 15 anliegende Adresse mit der in dem Adressen-Speicherregister 22a abge- speicherten Adresse übereinstimmt, wird dies durch den Kompa- rator 23a der Adressenvergleichsschaltung 23 erkannt und die Redundanz-Datenspeichereinheit 26a des Redundanz- Datenspeichers 3 wird über die Steuerleitung 25a aktiviert. Die Adressenvergleichsschaltung 23 schaltet den Multiplexer 27 über die Steuerleitung 22 derart, dass die interne Leitung 28a an die Ausgangsleitung 18 des Multiplexers 27 durchgeschaltet wird. Gleichzeitig steuert die Adressenvergleichsschaltung 23 den Multiplexer 5 derart, dass dieser die Datenleitung 18 an die Datenleitung 19 schaltet, so dass die in der Redundanz-Datenspeichereinheit 26a enthaltenen Daten über die Datenleitungen 19 an den Datenbus 6 ausgegeben werden.
Liegt umgekehrt keine Adresse zur Adressierung einer fehlerhaften Datenspeichereinheit innerhalb des Haupt- Datenspeichers 2 an dem Adressbus 7 an, wird über die Adressleitungen 10 die entsprechende Datenspeichereinheit adressiert und deren Inhalt über die Datenausleseleitungen 17 und die Datenausleseleitungen 19 an den Datenbus 6 abgegeben. Hierzu wird der Multiplexer 5 derart geschaltet, das die Da- tenleitungen 17 mit den Datenleitungen 19 direkt verbunden sind. Der Datenzugriff auf e ne Datenspeichereinheit innerhalb des Haupt-Datenspeichers 2 erfolgt dabei sehr schnell, da der Adressenvergleich innerhalb der Redundanz-Steuerlogik 4 zeitlich parallel erfolgt. Der Redundanz-Datenspeicher 3 weist eine viel geringere Zugriffszeit auf als der Haupt- Datenspeicher 2. Während der Haupt-Datenspeicher 2 über eine Vielzahl von Datenspeichereinheiten verfügt, besitzt der Redundanz-Datenspeicher 3 nur einige Redundanz-Datenspeicher Register 26a bis 26g zum Ersatz fehlerhafter Datenspeicherein- heiten innerhalb des Haupt-Datenspeichers 2. Auch die durch die Adressenvergleichsschaltung 23 für den Adressenvergleich benötigte Zeit T ist relativ kurz, so dass die Summe der Adressenvergleichszeit Tv und der Speicherzugriffszeit auf den Redundanz-Datenspeichers 3 TZR geringer ist als die Zu- griffszeit TZH auf den Haupt-Datenspeicher 2.
Tv + TZR < T ZH
Somit ergibt sich die Speicherzugriffszeit auf den erfin- dungsgemäßen Datenspeicher 1 bei einem Zugriff auf eine nicht-fehlerhafte Datenspeichereinheit des Haupt- Datenspeichers 2 zu:
Figure imgf000013_0001
wobei TMUX die Schaltzeit des Multiplexers 5 ist.
Die Schaltzeit des Multiplexers 5 MUX ist sehr niedrig. Sie ist weitaus niedriger als die Adressenvergleichszeit der Adressenvergleichsschaltung 23.
Figure imgf000013_0002
Wie man durch Vergleich des Aufbaus des erfindungsgemäßen Datenspeichers mit dem in Figur 1 gezeigten schaltungstechnischen Aufbau nach dem Stand der Technik erkennen kann, ist die Speicherzugriffszeit Tz bei der herkömmlichen Anordnung weitaus höher als bei dem erfindungsgemäßen Datenspeicher 1.
Bei dem herkömmlichen Datenspeicher beträgt die Speicherzugriffszeit Tz:
Tz = Tv + TZH
wobei
T die Adressenvergleichszeit ist, die die Redundanzlogik benötigt, um festzustellen, ob eine fehlerhafte Adresse an dem Adressenbus A anliegt und
TZH die Speicherzugriffszeit auf den Haupt-Datenspeicher darstellt.
Demgegenüber beträgt die maximale Speicherzugriffszeit Tz des erfindungsgemäßen Datenspeichers 1:
Tz = T„uχ + TZH wenn Tv + Tm < Tm
wobei TMUχ die Schaltzeit des Multiplexers 5 ist und TZH die Speicherzugriffszeit auf den Haupt-Datenspeicher 2 darstellt.
Dieser Zeitvorteil wird dadurch erzielt, das während der Speicherzugriffszeit TZH auf Datenspeichereinheiten innerhalb des Haupt-Datenspeichers 2 gleichzeitig parallel bereits der Adressenvergleich innerhalb der Redundanz-Steuerlogik 4 geschieht und nach Beendigung des Speicherzugriffs auf den Haupt-Datenspeicher 2 lediglich in Abhängigkeit von dem Ver- gleichsergebnis zwischen dem Redundanz-Datenspeicher 3 und dem Haupt-Datenspeicher 2 durch den Multiplexer 5 umgeschaltet wird.
Wie man in Figur 3 erkennen kann, sind der Haupt-Datenspeicher 2, der Redundanz-Datenspeicher 3 sowie die Redundanz-Steuerlogik 4 parallel zueinander über Steuerleitungen 11,14,16 an den Steuerbus 8 zum Steuern eines Lese- oder Schreibzugriffs auf den Datenspeicher 1 angeschlossen. Der Schreibvorgang in den Redundanz-Datenspeicher 3 erfolgt in zwei Schritten. Bei einer ansteigenden Taktflanke werden die Eingabeadressen und die Eingabedaten in einem Zwischenspeicher abgespeichert. Die Komparatoren 23a bis 23g vergleichen die Eingabeadresse mit den Inhalten der Adressen- Speicherregister 22a bis 22g. Falls eine der abgespeicherten Adressen der Eingabeadresse entspricht, werden die zwischengespeicherten Eingabedaten an das entsprechende Daten- Speicherregister 26a bis 26g bei der nächsten Taktflanke eingeschrieben.
Der Adressenspeicher 22 ist bei der in Figur 3 gezeigten bevorzugten Ausführungsform über Adresseneinleseleitungen 29a bis 29g mit einem Adressen-Festwertspeicher 30 zum dauerhaften Abspeichern von Adressen fehlerhafter Datenspeicherein- heiten des Haupt-Datenspeichers 2 verbunden.
Die nach dem Testen des Datenspeichers 1 fehlerhaft erkannten Adressen werden in dem Adressen-Festwertspeicher 30 fest einprogrammiert. Der Adressen-Festwertspeicher 30 ist vorzugs- weise ein nicht-flüchtiger Speicher. Der Adressen-Festwertspeicher 30 besteht vorzugsweise aus Sicherungen (fuses) die nach dem Testvorgang entsprechend den fehlerhaft erkannten Adressen gebrannt werden. Der Adressenspeicher 22 enthält vorzugsweise mehrere Adressen-Speicherregister 22a bis 22g die j eweils ein Flagbit aufweisen, das anzeigt, ob der Inhalt des Adressenregisters 22a bis 22g gültig ist . Falls nach dem Testen erkannt wird, dass der Haupt-Datenspeicher 2 keine fehlerhaften Datenspeichereinheiten enthält, wird die Redundanz-Steuerlogik 4 deaktiviert, indem alle Flagbits zurückgesetzt bleiben .
Figur 4 zeigt eine alternative Aus führungs form der Redundanz- Steuerlogik 4 , bei der die Adressen-Speichereinheiten 22a bis 22g des Adressenspeichers 22 sind dabei mit dem Adressenbus 7 verbundene Assoziativspeichereinheiten sind zum Freischalten der zugehörigen Redundanz-Datenspeichereinheiten 26a bis 26g des Redundanz-Datenspeichers 3.
Figur 5 zeigt ein Ablaufdiagramm zur Darstellung des Programmiervorgangs des erfindungsgemäßen Datenspeichers mit Adressen von fehlerhaften Datenspeichereinheiten .
In einem Schritt S0 wird ein Speichertest gestartet. Anschließend wird der Schritt Si eine Initialisierung von Feldern und Adressenspeicherregistern durchgeführt. In einem Schritt S2 wird eine Adresse an den Adressenbus 7 und ein Testdatum an den Datenbus 6 angelegt. Im Schritt S3 wird ausgewertet, ob der am Datenbus 6 anliegende ausgegebene Datenwert einem erwarteten Datenausgabewert entspricht. Falls dies der Fall ist, wird im Schritt S4 entschieden, ob der Test beendet ist. Falls der Testdurchlauf des Haupt-Datenspeichers 2 noch nicht beendet worden ist, wird im Schritt S5 die nächste Adresse generiert und im Schritt S2 erneut an den Adressenbus 7 angelegt. Die aus den Schritten S2, S3, S4, S5 bestehende Schleife wird für alle Adressen des Haupt-Datenspeichers 2 durchlaufen.
Falls im Schritt S3 festgestellt wird, dass der ausgegebene Datenwert nicht dem erwarteten Testdatenwert entspricht, wird erkannt, dass die entsprechende Datenspeichereinheit innerhalb des Haupt-Datenspeichers 2 fehlerhaft ist. In einem Schritt S6 wird überprüft, ob noch freie Adressen- Speicherregister bzw. Assoziativspeicher 22a bis 22g inner- halb der Redundanz-Steuerlogik 4 vorhanden sind. Falls der Adressenspeicher 22 der Redundanz-Steuerlogik 4 bereits mit Adressen von fehlerhaften Datenspeichereinheiten gefüllt ist und somit keine weiteren Adressen-Speichereinheiten innerhalb der Redundanz-Steuerlogik 4 zur Verfügung stehen, kann der derart fehlerhaft hergestellte Datenspeicher 1 nicht mehr repariert werden, da zu viele Herstellungsfehler aufgetreten sind und der in Figur 5 dargestellte Ablauf gibt im Schritt S7 ein Anzeigesignal ab, welches anzeigt, dass eine Reparatur des Datenspeichers 1 nicht durchgeführt werden kann.
Falls in Schritt Sε festgestellt wird, dass noch ein freie Adressen-Speichereinheit 22a bis 22g innerhalb der Redundanz- Steuerlogik 4 vorhanden ist, wird im Schritt S8 die als fehlerhaft erkannte Adresse in die Adressen-Speichereinheit des Adressenspeichers 22 eingeschrieben und gegebenenfalls ein vorhandenes Flagbit gesetzt.
Im Schritt S8 werden die anzulegenden Testdaten zurückgesetzt und der Test neu begonnen.
Die Adressen der als fehlerhaft erkannten Daten- Speichereinheiten innerhalb des Haupt-Datenspeichers 2 werden an Adressen-Speichereinheiten 22a bis 22g des Adressenspei- chers 22 innerhalb der Redundanz-Steuerlogik 4 eingeschrieben. Die als fehlerhaft erkannten Adressen können dabei von einer in dem Datenspeicher 1 integrierten eingebauten Speichertestlogik BIST, einem Testautomaten TA oder aus dem Adressen-Festwertspeicher 30 stammen. Durch die parallele Anordnung des Redundanz-Datenspeichers 3 und des Haupt- Datenspeichers 2 in Bezug auf den Datenbus 6 sowie durch die parallele Anordnung der Redundanz-Steuerlogik 4 und des Haupt-Datenspeichers 2 in Bezug auf den Adressenbus 7 wird die Speicherzugriffszeit aus dem Datenspeicher 1 erheblich verkürzt .
Die Redundanz-Steuerlogik 4 sowie der Redundanz-Datenspeicher 3 können als ein elektronisches Bauelement integriert aufge- baut werden. Hierdurch kann ein bestehender Haupt- Datenspeicher 2 in einfacher Weise durch das Schalten mit einem derart integrierten Bauelement über einen Multiplexer 5 mit einem redundanten Speicherraum versehen werden.
Bei einer weiteren bevorzugten Ausführungsform ist der Multiplexer 5 mit der Redundanz-Steuerlogik 4 und dem Redundanz- Datenspeicher 3 sowie dem Adressen-Festwertspeicher 30 in einer elektronischen Schaltung integriert. Ein derart integriertes Bauelement muss zur Erweiterung eines vorhandenen Haupt-Datenspeichers 2 lediglich an den Datenbus 6, den Adressenbus 7, den Steuerbus 8 sowie über die Leitung 17 an den Haupt-Datenspeicher 2 angeschlossen werden. Bezugszeichenliste
1 Datenspeicher
2 Haupt-Datenspeicher 3 Redundanz-Datenspeicher
4 Redundanz-Steuerlogik
5 Multiplexer
6 Datenbus
7 Adressbus 8 Steuerbus
9 Dateneinleseleitungen
10 Adressierungen
11 Steuerleitungen
12 Dateneinleseleitungen 13
14 Steuerleitungen
15 Adressleitungen
16 Steuerleitungen
17 Datenausleseleitungen 18 Datenausleseleitungen
19 Datenleitungen
20 Steuerleitungen
21 Steuerleitungen
22 Adressenspeichereinheit 23 Adressenvergleichsschaltung
24 Leitungen
25 Leitungen
26 Redundanz-Datenspeichereinheiten
27 Multiplexer 28 Datenausleseleitungen
29 Leitungen
30 Adressen-Festwertspeicher

Claims

Patentansprüche
1. Datenspeicher mit einem aus einer Vielzahl von Datenspeichereinheiten beste- henden Haupt-Datenspeicher (2), einem Redundanz-Datenspeicher (3), der aus mehreren Redundanz-Datenspeichereinheiten zum Ersatz fehlerhafter Datenspeichereinheiten des Haupt-Datenspeichers (2) besteht, und mit einer Redundanz-Steuerlogik (4) zum Steuern des Zugriffs auf den Redundanz-Datenspeicher (3) , wobei der Haupt-Datenspeicher (2) und der Redundanz- Datenspeicher (3) über Datenleitungen (9, 12) parallel zueinander an einen Datenbus (6) angeschlossen sind, und wobei der Haupt-Datenspeicher (2) und die Redundanz- Steuerlogik (4) parallel zueinander über Adressenleitungen (10, 15) an einen Adressenbus (7) zur Adressierung von Datenspeichereinheiten in dem Datenspeicher (1) angeschlossen sind.
2. Datenspeicher nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die Redundanz-Steuerlogik (4) einen Adressenspeicher (22) mit mehreren Adressen-Speichereinheiten (22a - 22g) aufweist, die Adressen von fehlerhaften Datenspeichereinheiten des Haupt-Datenspeichers (2) abspeichern.
3. Datenspeicher nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass die Adressenspeichereinheiten (22a - 22g) mit dem
Adressenbus (7) verbundene Assoziativspeichereinheiten CAM sind.
4. Datenspeicher nach Aαspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass die Adressenspeichereinheit (22a - 22g) Adressen- Speicherregister sind.
5. Datenspeicher nach Anspruch 4, d a d u r c h g e k e n n z e i c h e n t, dass jedes Adressenspeicherregister ein Flag-Bit aufweist, das anzeigt, ob der Inhalt des Adressenspeicherregisters gültig ist.
6. Datenspeicher nach Anspruch 4 oder 5, d a d u r c h g e k e n n z e i c h n e t, dass die Redundanz-Steuerlogik (4) mehrere Komparatoren aufweist, die jeweils mit einem Adressenspeicherregister und dem Adressenbus (7) verbunden sind und eine zugehörige Redundanz-Datenspeichereinheit (26a - 26g) des Redundanz- Datenspeichers (3) freischalten, wenn die an dem Adressenbus (7) anliegende Adresse mit der in dem Adressenspei- cherregister abgespeicherten Adresse übereinstimmt.
7. Datenspeicher nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Redundanz-Steuerlogik (4) einen ersten Multiple- xer (5) zum Auslesen von Daten aus dem Haupt-Datenspeicher (2) oder dem Redundanz-Datenspeicher (3) steuert.
8. Datenspeicher nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass der Haupt-Datenspeicher (2), der Redundanz- Datenspeicher (3) und die Redundanz-Steuerlogik (4) parallel zueinander an einen Steuerbus (8) zum Steuern eines Lese- oder Schreibzugriffs auf den Datenspeicher (1) angeschlossen sind.
. Datenspeicher nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass der Adressenspeicher (22) mit einem programmierbaren nicht-flüchtigen Adressen-Festwertspeicher (30) zum dauerhaften Abspeichern von Adressen fehlerhafter Datenspeichereinheiten des Haupt-Datenspeichers (2) verbunden ist.
10. Datenspeicher nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Redundanz-Steuerlogik (4) einen zweiten Multiplexer (27) ansteuert, der eingangsseitig mit den Redun- danz-Datenspeichereinheiten (26a - 26g) des Redundanz- Speichers (3) verbunden ist.
11. Datenspeicher nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Redundanz-Datenspeichereinheit (26a - 26g) des Redundanz-Datenspeichers (3) Register sind.
12. Datenspeicher nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass der Haupt-Datenspeicher (2) ein RAM-Speicher ist.
13. Datenspeicher nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass der Haupt-Datenspeicher (2) ein SRAM-Speicher ist.
14. Datenspeicher an einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Adresse einer fehlerhaften Datenspeichereinheit des Haupt-Datenspeichers (2) in eine Adressen- Speichereinheit (22a - 22g) des Adressenspeichers (22) aus einer in den Datenspeicher (1) integrierten Speicher- testlogik, aus einem an den Datenspeicher (1) angeschlossenen Testauto aten oder aus dem Adressen- Festwertspeicher (30) ausgelesen und in die Adressen- Speichereinheit (22a - 22g) eingeschrieben wird.
15. Testverfahren zum Testen eines Datenspeichers, der einen Hauptdatenspeicher (2) mit einer Vielzahl von Datenspeicher aufweist, bei dem die folgenden Schritte für alle Datenspeichereinheiten durchgeführt werden:
(a) Adressieren (S2) einer Datenspeichereinheit durch Anlegen der Adresse der Datenspeichereinheit an einen mit dem Hauptdatenspeicher (2) verbundenen Adressbus (7);
(b) Anlegen (S2)von Eingabetestdaten zum Testen der adressierten Datenspeichereinheit an einen mit dem Hauptdatenspeicher (2) verbunden Datenbus (6) ;
(c) Auslesen (S3) von Ausgabetestdaten aus der adressierten Datenspeichereinheit;
(d) Vergleichen (S3) der Ausgabetestdaten mit erwarteten Soll-Ausgabetestdaten; (e) wobei wenn die Ausgabetestdaten und die erwarteten
Soll-Ausgabetestdaten nicht übereinstimmen, wird die angelegte Adresse in eine Adressenspeichereinheit eines Adressenspeichers (22) eingeschrieben (S8) und das Test- verfahren erneut gestartet, wobei die eingeschriebenen Adresse gespeichert bleibt.
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