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WO2000043849A2 - Elektronischer phasenregelkreis (pll) - Google Patents

Elektronischer phasenregelkreis (pll) Download PDF

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WO2000043849A2
WO2000043849A2 PCT/DE2000/000021 DE0000021W WO0043849A2 WO 2000043849 A2 WO2000043849 A2 WO 2000043849A2 DE 0000021 W DE0000021 W DE 0000021W WO 0043849 A2 WO0043849 A2 WO 0043849A2
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Siegfried Hart
Heinz Werker
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Infineon Technologies Ag
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    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Definitions

  • the invention relates to an electronic phase-locked loop (PLL) for jitter-damped clock multiplication, in particular as part of an integrated circuit (IC) for integrated service communication networks (ISDN), data communication or networks.
  • PLL phase-locked loop
  • IC integrated circuit
  • ISDN integrated service communication networks
  • analog circuit arrangements have a controllable oscillator, the output signal of which is compared in a phase detector with the reference frequency.
  • the output signal of the analog phase detector in turn sets the frequency of the controllable oscillator via a controlled system.
  • Such an analog circuit arrangement is generally more difficult to integrate than a digital one and usually requires additional components. The regulation is fairly precise.
  • a digital implementation of a phase locked loop is easy to integrate, offers the possibility of a quick implementation to new technologies by using synthesis tools, and is relatively independent of fluctuations in the manufacturing process of the integrated circuit (IC).
  • the control accuracy can be achieved down to the smallest discretionary level for the digital representation of the numerical values.
  • a disadvantage of the digital PLL hitherto customary is that due to the inherent quantization, the PLL changes into a so-called “limit cycle” (limit period), and from then on changes between a phase error of +1, 0 and -1; the generated high-frequency clock thus has a slow but unavoidable variance, called “jitter”.
  • limit cycle limit period
  • jitter a slow but unavoidable variance
  • a phase locked loop is used that attenuates jitter amplitudes up to 30 unit intervals (UI) with a bandwidth of less than 2 Hz.
  • the PLL has a crystal oscillator controlled with switched capacitors in three frequencies and a down-counting sequence logic phase / frequency detector. With a dynamic variation of the loading capacity, the frequency of the oscillator is adjusted according to the duty cycle of the control signal.
  • Digital CMOS technology is used here. This technique does not require a complicated analog circuit. The digital control logic is simple.
  • DE-Al-39 20 008 describes an electronic phase locked loop (PLL) in communications and data technology, which has a phase comparator and an oscillator controlled by a switching matrix designed as a capacitance or inductance matrix.
  • the frequency of the oscillator can be precisely adjusted via the accuracy values limited by the tolerance limits of the switching matrix in that at least one switching element, preferably the least significant one, of the switching matrix is controlled by a pulse length modulator.
  • a first output signal bundle formed by a microprocessor is fed to the switching matrix, and at least one further output signal bundle is applied to the pulse length modulator.
  • the pulse length modulator is clocked with a clock derived from an output signal of the voltage-controlled oscillator, this clock also controls a switch to control the switching element.
  • the object of the invention is to vaporize even the jitter of the smallest digital discretization level in an electronic phase locked loop (PLL) of the digital version.
  • PLL phase locked loop
  • a digital phase-locked loop which can be synthesized from standard cells, is created with the aid of an analog phase detector and a circuit for lock (snap-in) detection, which overcomes the disadvantages of the purely digital solution that existed up to now.
  • Fig. 1 shows a phase locked loop PLL with digital control with the inclusion of an additional analog phase detector APD according to the invention
  • FIG. 2 illustrates the course of the control of the oscillator DCXO from the control circuit DCXO-Control within a conventional digital PLL
  • Fig. 3 shows the jitter in the output signal of the phase detector DPD in a conventional digital PLL
  • FIG. 5 shows a representation of the control according to the invention using a simulation example.
  • Fig. 1 shows the block diagram of the phase locked loop PLL designed according to the invention, consisting of two phase detectors, namely the digital DPD 1 and the additional analog phase detector APD 2, and a code converter 4, which among other things, the lock detection, i.e. Snap detection, takes over a PI filter.
  • PI controller 10 which consists in a known manner of an integral control 5 and a linear control 6, as well as an adding and amplifier stage 7, a DCXO control 8 for the oscillator, a digitally controllable quartz oscillator DCXO 9, and a counter 3
  • counter 3 works like a
  • the current value of the counter 3 is stored in the phase detector 1 (see FIG. 2) and is applied to the PI filter 5, 6 via the code converter 4.
  • the counter reading is a measure of the phase error and can be positive or negative.
  • This quantized phase error is fed to the oscillator 9 via the PI filter 5, 6, which is thereby slowed down or accelerated. That is, in the left part of FIG. zillator 9 are accelerated, while in the middle part is synchronous with the reference clock. In the right part of Fig. 2, the oscillator 9 is too fast and must be slowed down. In this way, the zero crossing of the counter 3, which acts like a clock divider, is regulated in the direction of the rising edge of the reference clock. If the count found is zero, the PLL is locked, ie the high-frequency clock generated and the reference clock are phase-synchronized.
  • FIG. 2 the courses of the reference clock REF-CLK are plotted over the values of the counter 3.
  • the left-hand illustration shows an oscillator DCXO 9 that is too slow. It should be accelerated, ie the capacitance charge (CAP LOAD) should be reduced.
  • the middle representation shows a NEN DCXO 9 in synchronization with REF-CLK. The speed should be maintained, ie no change in the Kapa ⁇ capacity (CAPS).
  • the right-hand illustration shows a DCXO 9 that is too fast. The capacity charge should be increased.
  • FIG. 3 shows in the upper and lower graph on the basis of simulation results how a digital phase detector 1, DPD works and how the jitter manifests itself as an oscillation.
  • the counting frequency or the counting time is plotted on the abscissa, and the control amplitude is plotted on the ordinate.
  • Point 20 shows the result of the digital phase detector DDP 1, the result of which fluctuates between -1, 0 and +1.
  • the other two curves show the course of the output signal of the PI filter 10 and the signal FCTRL of the oscillator control DCXO-Control 9.
  • This quantized phase error causes a slow jitter in the difference between the clock CLK and the reference clock REF-CLK, shown in the lower part of FIG 3 through the curve connected to the arrow with 22, and a fast jitter in the clock CLK at 21.
  • V means the difference and Hz means the frequency.
  • the analog phase detector 2 is acted upon by the clock frequency from the oscillator 9 at one input and by the reference clock of 8 kHz at the other input.
  • the counter result and the same 8 kHz reference clock are fed into the input of the digital phase detector, the output of which is connected to the input of the code converter 4.
  • a line "ana_mode" goes from the code converter 4 to a third input of the analog phase detector 2.
  • a signal to Decreasing the speed of the oscillator 9 then leaves the analog phase detector 2.
  • phase relationships shows in the first diagram that the clock DCXO CLK leads the reference clock REF CLK. Accelerating the DCXO 9 is required here.
  • the clock DCXO CLK lags behind the clock REF CLK, so that the DCXO 9 must be slowed down. According to the invention, both clock edges are brought to coincide.
  • FIG. 5 shows how the time difference in ns between the 8 kHz input clock signal and the 8 kHz output clock signal is represented, and where the analog phase detector 2 occurs, whereupon the phase difference between the two clocks is reduced to approximately 0 ns becomes.
  • the abscissa and ordinate are divided according to FIG. 3.
  • 22 shows the time difference between the output clock CLK of the oscillator 9 and the reference clock REF-CLK, while the analog phase detector APD 2 engages. 24 also regulates the difference between the bars to 0.
  • the frequency scaling has been omitted in FIG. 5.

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Abstract

Der elektronische Phasenregelkreis (PLL) in digitaler Ausbildung wird durch einen zusätzlichen analogen Phasendetektor (APD) ergänzt, womit sich der Phasenfehler ('Jitter') noch besser als bisher bedämpfen läßt. Der PLL findet insbesondere als integrierte Schaltung (IC) seine Anwendung in dienstintegrierten Kommunikationsnetzen (ISDN), Datenkommunikation oder Netzwerken.

Description

Beschreibung
Elektronischer Phasenregelkreis (PLL)
Die Erfindung betrifft einen elektronischen Phasenregelkreis (PLL) zur jittergedämpften Taktvervielfachung, insbesondere als Teil einer integrierten Schaltung (IC) für dienstintegrierte Kommunikationsnetze (ISDN), Datenkommunikation oder Netzwerke .
Im Stande der Technik ist es üblich, daß die Frequenz so eingestellt wird, daß sie mit einer Referenzfrequenz übereinstimmt. Analoge Schaltungsanordnungen weisen zu diesem Zweck einen steuerbaren Oszillator auf, dessen Ausgangssignal in einem Phasendetektor mit der Referenzfrequenz verglichen wird. Das Ausgangssignal des analogen Phasendetektors wiederum stellt über eine Regelstrecke die Frequenz des steuerbaren Oszillators ein. Eine derartige analoge Schaltungsanordnung ist im allgemeinen schwieriger zu integrieren als eine digitale und benötigt meist zusätzliche Komponenten. Die Regelung ist einigermaßen genau.
Eine digitale Implementierung eines Phasenregelkreises ist einfach zu integrieren, bietet die Möglichkeiten einer schnellen Umsetzung auf neue Technologien durch Einsatz von Synthesewerkzeugen, und ist relativ unabhängig von Schwankungen im Fertigungsprozeß der integrierten Schaltung (IC) . Die Regelgenauigkeit läßt sich bis hinunter zur kleinsten Diskre- tisierungsstufe für die digitale Darstellung der Zahlenwerte erreichen.
Ein Nachteil der bislang üblichen digitalen PLL ist, daß aufgrund der inherenten Quantisierung die PLL in einen sogenannten "Limit Cycle" (Grenzperiode) übergeht, und fortan zwi- sehen einem Phasenfehler von +1, 0 und -1 wechselt; damit weist der erzeugte hochfrequente Takt eine langsame aber unvermeidbare Varianz, "Jitter" genannt, auf. In der Veröffentlichung zur Konferenz " IEEE 1988 CUSTOM INTEGRATED CIRCUITS CONFERENCE", CH2584-1/88/0000-0051 , Seiten 9.5.1 bis 9.5.3, ist von Rockwell International Semicon- ductor Products Division, d.h. von den Autoren Shi & al . , eine elektronische Schaltungsanordnung mit der Bezeichnung "Jitter Attenuation Phase Locked Loop using switched capaci- tor controlled crystal oscillator" beschrieben, die eine Dämpfung des Jitters bewirken soll.
Es wird ein Phasenregelkreis (PLL) verwendet, der Jitter- Amplituden bis zu 30 Einheitsintervallen (UI) bei einer Bandbreite von weniger als 2 Hz bedämpft. Die PLL weist einen mit geschalteten Kondensatoren in drei Frequenzen gesteuerten Quarzoszillator und einen abwärtszählenden Folgelogik-Phasen- /Frequenzdetektor auf. Mit einem dynamischen Variieren der Ladekapazität wird die Frequenz des Oszillators gemäß dem Arbeitszyklus des Steuersignals justiert. Dabei kommt digitale CMOS-Technologie zum Einsatz. Diese Technik benötigt keine komplizierte analoge Schaltung. Die digitale Steuerlogik ist einfach.
In der DE-Al-39 20 008 ist ein elektronischer Phasenregelkreis (PLL) der Nachrichten- und Datentechnik beschrieben, der einen Phasenvergleicher und einen über eine als Kapazi- täts- oder Induktivitätsmatrix ausgebildete Schaltmatrix gesteuerten Oszillator aufweist. Die Frequenz des Oszillators ist über die durch die Toleranzgrenzen der Schaltmatrix begrenzten Genauigkeitswerte dadurch präzise einstellbar, daß mindestens ein Schaltelement, vorzugsweise das geringstwer- tige, der Schaltmatrix von einem Pulslängenmodulator angesteuert wird. Der Schaltmatrix wird ein von einem Mikroprozessor gebildetes erstes Ausgangssignalbündel zugeführt, und dem Pulslängenmodulator wird mindestens ein weiteres Aus- gangssignalbündel aufgebracht. Der Pulslängenmodulator wird mit einem von einem Ausgangssignal des spannungsgesteuerten Oszillators abgeleiteten Takt getaktet, wobei dieser Takt auch einen Schalter zur Ansteuerung des Schaltelements ansteuert.
Es liegt somit ebenfalls wie bei der PLL nach der oben angesprochenen Veröffentlichung der IEEE-Konferenz eine digitale, hier noch verfeinerte stufenweise Steuerung des Oszillators vor, die im übrigen sicherlich mithilft den sogenannten Jitter zu verkleinern, wenn ein solcher "Jitter" auch nicht eigens erwähnt ist.
Diesem Stand der Technik gegenüber liegt der Erfindung die Aufgabe zugrunde, in einem elektronischen Phasenregelkreis (PLL) der digitalen Ausführung selbst noch den Jitter der kleinsten digitalen Diskretisierungsstufe zu bedampfen.
Diese Aufgabe wird durch den Gegenstand des unabhängigen Patentanspruchs 1 bzw. 4 erfindungsgemäß gelöst. Weitere Ausgestaltungen sind in den abhängigen Patentansprüchen 2 und 3 gekennzeichnet .
Gemäß der Erfindung wird ein digitaler, aus Standardzellen synthetisierbarer Phasenregelkreis unter Zuhilfenahme eines analogen Phasendetektors und einer Schaltung zur Lock- (Einrast-) Detektion geschaffen, womit die bisher bestehenden Nachteile der rein digitalen Lösung überwunden werden.
Die Erfindung wird nachstehend in einem Ausführungsbeispiel und anhand der Zeichnungen näher erläutert.
Fig. 1 zeigt einen Phasenregelkreis PLL mit digitaler Regelung unter erfindungsgemäßer Einbeziehung eines zusätzlichen analogen Phasendetektors APD;
Fig. 2 veranschaulicht den Verlauf der Ansteuerung des Os- zillators DCXO aus der Ansteuerschaltung DCXO-Control innerhalb eines herkömmlichen digitalen PLL; Fig. 3 zeigt den Jitter im Ausgangssignal des Phasendetektors DPD in einem herkömmlichen digitalen PLL;
Fig. 4 schematisiert das Arbeiten des analogen Phasende- tektors APD im erfindungsgemäßen PLL; und
Fig. 5 zeigt eine Darstellung der erfindungsgemäßen Regelung anhand eines Simulationsbeispiels.
Fig. 1 zeigt das Blockschaltbild des erfindungsgemäß ausgestalteten Phasenregelkreises PLL, bestehend aus zwei Phasendetektoren, nämlich dem digitalen DPD 1 und dem zusätzlichen analogen Phasendetektor APD 2, sowie einem Code-Converter 4, der unter anderem die Lock-Detektion, d.h. Einrast-Detektion, übernimmt, einem PI-Filter bezw. PI-Regler 10, der in bekannter Weise aus einer integralen Regelung 5 sowie einer lineraren Regelung 6, sowie einer Addier- und Verstärkerstufe 7 besteht, einer Ansteuerung DCXO-Control 8 für den Oszillator, einem digital steuerbaren Quarzoszillator DCXO 9, sowie einem Zähler 3. In dem Beispiel arbeitet der Zähler 3 wie ein
Teiler mit dem Divisor 2048, wobei eine beispielhafte 8 Khz - Taktfrequenz sich aus der Teilung von 16,384 Mhz durch 2048 ergeben, die neben einer Referenzfrequenz von 8 kHz in den DPD 1 eingespeist werden.
Die Arbeitsweise des digitalen PLL ist wie folgt und in den Figuren 2 und 3 dargestellt, wobei der Referenztakt REF-CLK gegenüber dem Inhalt des Zählers 3 dargestellt ist:
Bei jeder steigenden Flanke des Referenztaktes (REF-CLK) wird der aktuelle Wert des Zählers 3 im Phasendetektor 1 gespeichert (siehe Fig. 2), und wird über den Code-Converter 4 am PI-Filter 5,6 angelegt. Der Zählerstand ist dabei ein Maß für den Phasenfehler und kann positiv oder negativ sein. Dieser quantisierte Phasenfehler wird über das PI-Filter 5, 6 dem Oszillator 9 zugeführt, der dadurch entweder verlangsamt oder beschleunigt wird. D.h. im linken Teil von Fig. 2 muß der Os- zillator 9 beschleunigt werden, während er im mittleren Teil synchron mit dem Referenztakt ist. Im rechten Teil der Fig. 2 ist der Oszillator 9 zu schnell und muß verlangsamt werden. Auf diese Weise wird der Nulldurchgang des Zählers 3, der wie ein Taktteiler wirkt, in Richtung der steigenden Flanke des Referenztaktes geregelt. Ist der gefundene Zählerstand gleich null, ist der PLL eingerastet, d.h. der erzeugte hochfrequente Takt und der Referenztakt sind phasensynchron.
Wie eingangs erwähnt, ist ein Nachteil der digitalen Lösung , wie aus der Simulation in Fig. 3 ersichtlich, daß der PLL in einen sogenannten "Limit Cycle" (Grenzperiode) mit Varianz des Taktes als "Jitter" übergeht.
Die vorstehend angedeutete Limitierung der Genauigkeit wird durch das erfindungsgemäße Erweitern des bestehenden Phasenregelkreises (PLL) durch den analogen Phasendetektor (2,APD) aufgehoben (siehe Fig. 4) . Hat der digitale Phasenregelkreis die beiden Taktflanken soweit synchron geregelt, daß der an den Code-Converter gelegte Phasenfehler null ist, aktiviert eine Einrast-Detektion über eine Leitung "ana_mode" den zusätzlichen analogen Phasendetektor APD 2 (siehe auch Fig. 5) . Dieser regelt stufenlos, bis beide Taktflanken völlig synchron sind. Dabei sichert der Code-Converter 4 durch Erzeugen einer sogenannten "Doppelnull", um die herumgeregelt wird, daß der APD 2, wenn er aktiviert ist, es auch bleibt. Erst bei größeren Phasendifferenzen wird der analoge Phasendetektor 2 deaktiviert, und es findet eine erneute digitale Grobreglung statt.
Noch zu den Abbildungen im einzelnen:
In der Fig. 2 sind über den Werten des Zählers 3 die Verläufe des Referenztaktes REF-CLK aufgetragen. Die linksseitige Dar- Stellung zeigt einen zu langsamen Oszillator DCXO 9. Er sollte beschleunigt werden, d.h. die Kapazitätsladung (CAP LOAD) verringert werden. Die mittlere Darstellung zeigt ei- nen DCXO 9 in Synchronisation mit REF-CLK. Die Geschwindigkeit sollte beibehalten werden, d.h. keine Änderung der Kapa¬ zität (CAPS) . Die rechtsseitige Darstellung veranschaulicht einen zu schnellen DCXO 9. Die Kapazitätsladung sollte vergrößert werden.
Wegen des inherenten "Quantisierungsfehlers" wird der PLL zwischen -1, 0 und +1 springen, und in umgekehrter Reihenfolge.
In der Fig. 3 wird im oberen und unteren Schaubild anhand von Simulationsergebnissen gezeigt, wie ein digitaler Phasendetektor 1, DPD arbeitet und sich der Jitter als eine Pendelung manifestiert. In der Abszisse ist die Zählfrequenz bzw. die Zählzeit, und in der Ordinate die Regelamplitude aufgetragen. So ist im Punkt 20 das Ergebnis des digitalen Phasendetektors DDP 1 dargestellt, dessen Ergebnis zwischen -1, 0 und +1 schwankt. Die beiden anderen Kurven zeigen den Verlauf des Ausgangssignals des PI-Filters 10 sowie des Signals FCTRL der Oszillatorsteuerung DCXO-Control 9. Dieser quantisierte Phasenfehler bewirkt eine langsamen Jitter in der Differenz zwischen Takt CLK und Referenztakt REF-CLK, dargestellt im unteren Teil der Fig. 3 durch die mit dem Pfeil mit 22 verbundene Kurve, sowie einen schnellen Jitter im Takt CLK bei 21. Dabei bedeutet V die Differenz und Hz entsprechend die Frequenz.
In der Fig. 4 wird das Arbeiten des erfindungsgemäß zugefügten analogen Phasendetektors 2 dargestellt. Gemäß dem Blockschaltbild wird der analoge Phasendetektor 2 an einem Eingang von der Taktfrequenz aus dem Oszillator 9 und am anderen Eingang vom Referenztakt von 8 kHz beaufschlagt. Das Zählerergebnis und derselbe 8 kHz-Referenztakt werden in den Eingang des digitalen Phasendetektors gespeist, dessen Ausgang mit dem Eingang des Code-Converters 4 verbunden ist. Aus dem Code-Converter 4 geht eine Leitung "ana_mode" auf einen dritten Eingang des analogen Phasendetektors 2. Ein Signal zum Verringern der Geschwindigkeit des Oszillators 9 verläßt sodann den analogen Phasendetektor 2.
Die Darstellung der Phasenbeziehungen zeigt im ersten Schau- bild ein Voreilen des Taktes DCXO CLK gegenüber dem Referenztakt REF CLK. Hier wird ein Beschleunigen des DCXO 9 benötigt. Im zweiten Schaubild hinkt der Takt DCXO CLK dem Takt REF CLK nach, so daß der DCXO 9 verlangsamt werden muß. Damit werden beide Taktflanken erfindungsgemäß zum Koinzidieren ge- bracht.
In der Fig. 5 ist zu sehen, wie sich die Zeitdifferenz in ns zwischen dem 8 kHz-Eingangstaktsignal und dem 8 kHz-Ausgangstaktsignal darstellt, und wo der analoge Phasendetektor 2 einfällt, worauf dann die Phasendifferenz zwischen den beiden Takten auf annähernd 0 ns verkleinert wird. Abszisse und Ordinate sind entsprechend Fig. 3 eingeteilt. In 22 ist die Zeitdifferenz zwischen dem Ausgangstakt CLK des Oszillators 9 und dem Referenztakt REF-CLK dargestellt, während der analoge Phasendetektor APD 2 einrastet. Ebenso wird in 24 die Differenz zwischen den Takten auf 0 geregelt. Die Skalierung der Frequenz wurde in Fig. 5 weggelassen.

Claims

Patentansprüche
1. Elektronischer Phasenregelkreis (PLL) zur jittergedämpf- ten Taktvervielfachung, insbesondere als Teil einer inte- grierten Schaltung (IC) für dienstintegrierte Kommunikationsnetze (ISDN) , Datenkommunikation oder Netzwerke, bei welchem die Frequenz eines steuerbaren Oszillators (9, DCXO) so eingestellt wird, daß sie mit einer Referenzfrequenz (REF CLK) übereinstimmt, wobei das Ausgangssignal des Oszillators (DCXO CLK) in einem digitalen Phasendetektor (1) mit der Referenzfrequenz verglichen wird, und das Ausgangssignal des digitalen Phasendetektors (1) über eine digitale Regelstrecke die Frequenz des Oszillators (9) einstellt, dadurch gekennzeichnet, daß der digitale Phasenregelkreis mit einem zusätzlichen analogen Phasendetektor (2,APD) und einer Einrast-Detektion (4) für die Aktivierung verschaltet ist.
2. Elektronischer Phasenregelkreis (PLL) nach Anspruch 1, dadurch gekennzeichnet, daß der digitale Phasenregelkreis aus einem digitalen Phasendetektor (1), einem Code- Converter (4), einem PI-Filter (10), einer Ansteuerschaltung (8, DCXO-Control) für den Oszillator (9), dem als digital steuerbarer Quarzoszillator ausgebildeten Oszillator (9, DCXO) , und einem Zähler (3) besteht, wobei die Einrast-Detektion vom Code-Converter (4) übernommen wird.
3. Elektronischer Phasenregelkreis (PLL) nach den Ansprüchen 1 oder 2, gekennzeichnet durch eine derartige Ausgestaltung, daß beim Übergang des digitalen Phasenregelkreises in eine Grenzperiode (Limit-Cycle) mit einem zwischen den Werten +1, 0 und -1 wechselnden Phasenfehler, genannt Jitter, die Limitierung der Genauigkeit durch den zusätzlichen analogen Phasendetektor (2) aufgehoben wird, wobei die Einrast-Detektion über eine Leitung (10, „ana_mode") den analogen Phasendetektor (2) aktiviert, der daraufhin beide Takt- flanken des Jitters stufenlos regelt, bis diese Taktflanken miteinander synchron sind.
4. Integrierte Schaltung (IC) mit einem elektronischen Pha- senregelkreis (PLL) der Ansprüche 1, 2 oder 3.
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DE19902335 1999-01-21

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