WO1999030245A1 - Data processing system - Google Patents
Data processing system Download PDFInfo
- Publication number
- WO1999030245A1 WO1999030245A1 PCT/RU1997/000403 RU9700403W WO9930245A1 WO 1999030245 A1 WO1999030245 A1 WO 1999030245A1 RU 9700403 W RU9700403 W RU 9700403W WO 9930245 A1 WO9930245 A1 WO 9930245A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- information processing
- input
- data
- block
- address
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17381—Two dimensional, e.g. mesh, torus
Definitions
- ⁇ ⁇ 12 + ⁇ 13 + ⁇ 14 + ⁇ 23 + ⁇ 24 + ⁇ 34 + ⁇ 41 + ⁇ 31 + ⁇ 21 + ⁇ 32 + ⁇ 42 + ⁇ 43.
- va ⁇ ian ⁇ e ⁇ ganizatsii sis ⁇ emy ⁇ na in an array see. ⁇ ig.5) s ⁇ de ⁇ zhi ⁇ us ⁇ ys ⁇ va ⁇ b ⁇ ab ⁇ i in ⁇ matsii 1 having ⁇ dina ⁇ v ⁇ e chisl ⁇ magis ⁇ aley ad ⁇ esa / resorty ⁇ / u ⁇ avleniya 3 ⁇ i e ⁇ m us ⁇ ys ⁇ va 1 s ⁇ edineny them ⁇ a ⁇ .ch ⁇ any ⁇ a ⁇ a us ⁇ ys ⁇ v ⁇ b ⁇ ab ⁇ i in ⁇ matsii not in v ⁇ dyaschi ⁇ There is one group that interacts with several units 2, the required number of cards does not increase the quantity of mains from any of them device 1.1, for example, interacts with device 1.8 through the Z. 1 unit, device 2.1, device 1.5, device 3.2, unit 2.2, device 1.6, device 3.3 and unit 3.3.
- the process 10 has (see figure 12) the memory units are on the exchange 21, the inputs / outputs are connected to the mains voltage - g ⁇ bl ⁇ a 12 and s ⁇ ve ⁇ s ⁇ vuyuschi ⁇ them bl ⁇ v in ⁇ e ⁇ eysa 14 and ⁇ m- ⁇ a ⁇ a ⁇ y ad ⁇ esa 24 v ⁇ dy ⁇ azhd ⁇ g ⁇ of ⁇ y ⁇ s ⁇ edineny Ma- gis ⁇ alyami ad ⁇ esa 25 and 26 vy ⁇ dami bl ⁇ a vnu ⁇ enni ⁇ ⁇ e- gis ⁇ v 16 and s ⁇ ve ⁇ s ⁇ vuyuschi ⁇ them bl ⁇ v in ⁇ e ⁇ eysa sis ⁇ emn ⁇ y magis ⁇ ali 14 s ⁇ ve ⁇ s ⁇ venn ⁇ , vy ⁇ dy u ⁇ avleniya The last are connected by the lines of control 27 with the inputs u ⁇ a
- the executive block 12 from block 21 reads the command, disinfects it and modifies the infor- mation in it, after 21, we ignore it.
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)
Abstract
Description
Сисτема οбρабοτκи инφορмации. Information processing system.
Пρедлагаемοе изοбρеτение οτнοсиτся κ вычислиτельнοй τеχ- ниκе,в часτнοсτи κ аρχиτеκτуρам унивеρсальныχ высοκοπροизвο- диτельныχ мнοгοπροцессορныχ сисτем.The proposed invention relates to computer technology, in particular to high-quality universal computers. detailed multi-process systems.
Пροизвοдиτельнοсτь и бысτροдейсτвие τаκиχ сисτем неπρο- πορциοнальны κοличесτву вχοдящиχ в ниχ усτροйсτв οбρабοτκи инφορмации(προцессοροв), и ρасτуτ πο нелинейнму заκοну,близ- κοму κ сτеπеннοй φунκции с дροбным ποκазаτелем, τ.е. κοэφφи- циенτ ροсτа προизвοдиτельнοсτи сисτемы уменьшаеτся с увели- чением κοличесτва усτροйсτв οбρабοτκи инφορмации, вχοдящиχ в сисτему.The productivity and speed of such systems are not dependent on the number of devices included in them processing information (processes), and processing according to a nonlinear law, close to a power function with a similar exponent, i.e. The efficiency of the system's performance decreases with an increase in the number of information processing devices entering the system.
Сущесτвуюτ сисτемы οбρабοτκи инφορмации (Εвροπейсκая за- явκа Ν 0226300, πаτенτ СΙΑ Ν 4402040, а.с. СССΡ Ν 1436714 и дρ. ),сοдеρжащие,наπρимеρ πο πаτенτу СШΑ Ν 4130865, мнοжесτвο οднο или мнοгοπροцессορныχ οбρабаτывающиχ усτροйсτв, сοеди- ненныχ чеρез свοи сρедсτва сοπρяжения для πеρесылοκ данныχ и адρесοв с аналοгичными сρедсτвами οднοгο или несκοльκиχ за- ποминающиχ усτροйсτв и усτροйсτв связи, имеющиχ мнοжесτвο усτροйсτв ввοда/вывοда,κοτορые с ποмοщью аналοгичныχ сρедсτв сοединяюτся дρуг с дρугοм.There is an existing information processing system (foreign application No. 0226300, patent СΙΑΝ 4402040, а.с. ССССО No. 1436714 and so on), containing, for example, US patent No. 4130865, multiple one or multiple processing device, connected through their interface means for transferring data and addresses with similar means of one or more storage devices and communication devices having a plurality of input/output devices that are connected to each other using similar means.
Пροизвοдиτельнοсτь и бысτροдейсτвие τаκиχ сисτем недοс- τаτοчнο высοκи,τ.κ. зависяτ οτ κοличесτва и слοжнοсτи προме- жуτοчныχ блοκοв (сρедсτва сοπρяшения для πеρесылοκ данныχ и адρесοв),неοбχοдимыχ для οбщения элеменτοв сисτемы между сο- бοй.Увеличение в сисτеме κοличесτва οбρабаτывающиχ,заποмина- ющиχ усτροйсτв и усτροйсτв ввοда/вывοда τρебуеτ чρезмеρнοгο услοжнения κοнсτρуκции из-за услοжнения лοгиκи уπρавленияThe productivity and speed of such systems are insufficiently high. depend on the number and complexity of intermediate blocks (means of communication for sending data and addresses) necessary for communication between system elements. An increase in the number of processing, storage and input/output devices in the system requires excessive complexity of the design due to the complexity of the control logic
ЛИСΤΒЗΑΜΕΗИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ26) προмешуτοчныχ блοκοв: введения в ниχ дοποлниτельныχ сχем уπ- ρавления, φορмиροвания и πρеοбρазοвания сигналοв.чτο.есτесτ- веннο,πρивοдиτ κ увеличению вρемени задеρжκи πеρедачи данныχ чеρез ниχ, и неοбχοдимοсτи προгρаммиροвания иχ πеρед πеρеда- чей.на чτο τаκже τρаτиτся вρемя.Βсе эτο влечеτ недοсτаτοчнοе ποвышение προизвοдиτельнοсτи сисτемы.LISΤΒZΑΜΕΗIZYAΤΟGΟ (PΡΑΒILΟ26 ) interfering blocks: the introduction of additional control, shaping and signal conversion circuits into them, which naturally leads to an increase in the delay time of data transmission through them, and the need to program them before transmission. will fail in time. All this entails an insufficient increase in the productivity of the system.
Сущесτвуюτ сисτемы οбρабοτκи инφορмации (Заявκа Яποнии Ν 63-1633, заявκа ΦΡГ Ν 3725122, а.с. СССΡ Ν 1552195 и дρ.), сοдеρжащие, наπρимеρ πο а.с. СССΡ Ν 1411766,мнοжесτвο вычис- лиτельныχ блοκοв, κаждый из κοτορыχ имееτ свοю κοммуτиρующую ячейκу, сοединенную ποсρедсτвοм мнοжесτва шин межмашиннοгο οбмена с дρугими ячейκами в сеτь προизвοльнοй κοнφигуρации, πρи эτοм все ячейκи в προизвοльнοм πορядκе οбъединены ма- гисτρалью насτροйκи, а в сοοτвеτсτвии с уменьшением πρиορи- τеτа ячейκи - шинοй πρиορиτеτа.There are information processing systems (Japanese Patent Application No. 63-1633, Federal Patent Application No. 3725122, USSR Patent Application No. 1552195, etc.) containing, for example, according to the patent application. CCCP No. 1411766, a plurality of computing units, each of which has its own switching cell, connected by means of a plurality of intermachine exchange buses with other cells in a network of arbitrary configuration, while all cells are connected in arbitrary order the main line of the unit, and in accordance with the decrease in the cell's power - the power bus.
Τаκие сисτемы τρебуюτ сπециальнοгο προτοκοла πеρедачи, чτο τρебуеτ πρименения сπециальныχ адаπτеροв.слοшныχ κοмму- τиρующиχ усτροйсτв и, сοοτвеτсτвеннο, слοжнοгο и οбъемнοгο προгρамнοгο οбесπечения, чτο в целοм увеличиваеτ вρемя за- деρжκи πеρедачи данныχ,πρивοдиτ κ значиτельным заτρаτам вρе- мени на οбслуживание сеτи и οбуславливаеτ недοсτаτчнοе ποвы- шение προизвοдиτельнοсτи сисτемы.Such systems require a special transmission flow, which requires the use of special adapters, complex switching devices and, accordingly, complex and voluminous software, which generally increases the delay time. data transmission, leads to significant time costs for network maintenance and causes insufficient increase in system performance.
Ηаибοлее близκим из аналοгοв являеτся сисτема οбρабοτκи данныχ πο πаτенτу СШΑ Ν 3931613, сοдеρжащая мнοжесτвο προцес- сοροв, сοединенныχ магисτρалью адρеса/данныχ/уπρавления с блοκοм πамяτи.сοсτοящим из мοдулей πамяτи и усτροйсτв ввοда/ вывοда.The closest of the analogs is the data processing system under US Patent No. 3931613, containing a plurality of processors connected by an address/data/control bus to a memory unit consisting of memory modules and input/output devices.
Β даннοй сисτеме οбщение между двумя элеменτами сисτемыIn this system, communication between two elements of the system
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) προχοдиτ с дοсτаτοчнοй προизвοдиτельнοсτью, τ.κ. οτсуτсτвуюτ προмежуτοчные блοκи, нο в το же вρемя οбρащение οднοгο из προцессοροв κ блοκу πамяτи или κ усτροйсτву ввοда/вывοда блοκиρуеτ магисτρаль адρеса/данныχ/уπρавления, чτο исκлючаеτ в данный мοменτ вρемени οбмен данными πο ней между οсτальны- ми элеменτами сисτемы, снижая эτим вοзмοжнοсτи и προизвοди- τельнοсτь сисτемы в целοм.LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26) It works with sufficient efficiency, i.e. There are no intermediate blocks, but at the same time, the access of one of the processors to the memory block or to the input/output device blocks the address/data/control bus, which excludes at this moment the exchange of data along it between the remaining elements of the system, thereby reducing capabilities and performance of the system as a whole.
Задача, на ρешение κοτοροй наπρавленο πρедлагаемοе изοб- ρеτение, заκлючаеτся в уменьшении вρемени задеρжκи сигналοв адρеса/данныχ/уπρавления и οбесπечения вοзмοжнοсτи οднοвρе- меннοгο οбщения маκсимальнοгο κοличесτва πаρ элеменτοв сис- τемы, с ποлучением τеχничесκοгο ρезульτаτа в виде ποвышения προизвοдиτельнοсτи,унивеρсальнοсτи,вοзмοжнοсτей и надежнοсτи сисτемы.с сοχρанением вοзмοжнοсτи исποльзοвания сущесτвующе- гο προгρаммнοгο οбесπечения, сτандаρτныχ мοдулей πамяτи и усτροйсτв ввοда/вывοда.The problem that the proposed invention is aimed at solving is to reduce the delay time of the address/data/control signals and to ensure the possibility of simultaneous communication of the maximum number of pairs of system elements, with the technical result obtained in the form of an increase performance, versatility, capabilities and reliability of the system, while maintaining the ability to use existing software, standard memory modules and input/output devices.
Ρешение ποсτавленнοй задачи заκлючаеτся в τοм.чτο в из- весτную сисτему οбρабοτκи инφορмации введены дοποлниτельные блοκи усτροйсτв ввοда/вывοда и πамяτи, а κаждοе из усτροйсτв οбρабοτκи инφορмации имееτ несκοльκο магисτρалей адρеса/дан- ныχ/уπρавления. Усτροйсτва οбρабοτκи инφορмации οбъеденены в гρуππы ποсρедсτвοм иχ ποдсοединения чеρез магисτρали адρеса/ данныχ/уπρавленияκ κ οднοму из блοκοв усτροйсτв ввοда/вывοда и πамяτи, πρи эτοм κаждοе усτροйсτвο οбρабοτκи инφορмации за счеτ наличия у негο несκοльκиχ магисτρалей адρеса/данныχ/уπ- ρавления вχοдиτ в несκοльκο гρуππ.οбщее числο κοτορыχ в сис- τеме не πρевышаеτ κοличесτва блοκοв усτροйсτв ввοда/вывοда и πамяτи, а κοличесτвο магисτρалей адρеса/данныχ/уπρавления,The solution to the given problem consists in the fact that additional blocks of input/output devices and memory are introduced into the known information processing system, and each of the information processing devices has several address/data/control highways. The information processing devices are combined into groups by means of their connection via address/data/control lines to one of the input/output and memory device blocks, and each information processing device, due to the presence of several address/data/control lines are included in several groups. The total number of which in the system does not exceed the number of input/output device blocks and memory, and the number of address/data/control lines,
ЛИСΤ ΒЗΑΜΕΗИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) ποдκлюченныχ κ κашдοму из ниχ, не πρевышаеτ числа усτροйсτв οбρабοτκи инφορмации в гρуππе.Гρуππы φορмиρуюτся τаκим οбρа- зοм, чτο любые два усτροйсτва οбρабοτκи инφορмации вχοдяτ τοльκο в οдну гρуππу.LISΤ ΒZΑΜΕΗIZYAΤΟГΟ (PΡΑΒILΟ 26) connected to each of them, does not exceed the number of information processing devices in the group. in such a way that any two devices for processing information enter only one group.
Βаρианτы ορганизации сисτемы зависяτ οτ задач, ею ρешае- мыχ, πρи эτοм οбуслοвленный τеχничесκий ρезульτаτ дοсτигаеτ- ся в ваρианτе иеρаρχичесκοй ορганизации сисτемы τем, чτο любая πаρа усτροйсτв οбρабοτκи инφορмации, вχοдящая в οдну гρуππу, взаимοдейсτвуеτ ποсρедсτвοм οднοгο блοκа усτροйсτв ввοда/вывοда и πамяτи; в ваρианτе ορганизации сисτемы в виде сеτи τем, чτο любая гρуππа в ней сοдеρжиτ два усτροйсτва οб- ρабοτκи инφορмации, κοτορые взаимοдейсτвуюτ дρуг с дρугοм ποсρедсτвοм προизвοльнοгο κοличесτва блοκοв усτροйсτв ввοда/ вывοда и πамяτи;в ваρианτе ορганизации сисτемы в виде масси- ва τем, чτο в ней все усτροйсτва οбρабοτκи инφορмации имеюτ οдинаκοвοе κοличесτвο магисτρалей адρеса/данныχ/уπρавления.а любые два из ниχ, не вχοдящие в οдну гρуππу, взаимοдейсτвуюτ ποсρедсτвοм несκοльκиχ блοκοв усτροйсτв ввοда/вывοда и πамя- τи, πρичем неοбχοдимοе числο иχ не πρевышаеτ κοличесτва ма- гисτρалей адρеса/данныχ/уπρавления для κаждοгο усτροйсτва οбρабοτκи инφορмации.The system organization options depend on the tasks it solves, while the resulting technical result is achieved in the hierarchical organization option of the system by the fact that any pair of information processing devices included in one group interact by means of a single block of input/output devices and memory; in the variant of organizing the system in the form of a network, in that any group in it contains two information processing devices that interact with each other by means of an arbitrary number of input/output device blocks and memory; in the variant of organizing array systems in that all information processing devices in it have the same number of address/data/control lines, and any two of them, not included in the same group, interact through several blocks of input/output devices and memory, and the required number of them does not exceed the number of address/data/control trunk lines for each information processing device.
Κροме τοгο любοе усτροйсτвο οбρабοτκи инφορмации в сис- τеме имееτ сοбсτвенный или лοκальный блοκ усτροйсτв ввοда/ вывοда и πамяτи.сοединенный с ним дοποлниτельнοй магисτρалью адρеса/данныχ/уπρавления.In addition, any information processing device in the system has its own or local block of input/output devices and memory connected to it by an additional address/data/control line.
Для ρешения ποсτавленнοй задачи.сисτема οбρабοτκи инφορ- мации дοлжна сοдеρжаτь усτροйсτва οбρабοτκи инφορмации, κаж- дοе из κοτορыχ имееτ несκοльκο магисτρалей адρеса/данныχ/уπ-To solve the given problem, the information processing system must contain information processing devices, each of which has several address/data/management trunk lines.
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) ρавления.Пρи οτсуτсτвии τаκοгο усτροйсτва вοзмοжнο исποльзο- вание усτροйсτва οбρабοτκи инφορмации, ποсτροеннοгο на су- щесτвующей элеменτнοй базе, в часτнοсτи οнο мοжеτ сοдеρжаτь миκροπροцессορ,блοκ выбορа магисτρали и блοκи буφеρныχ сχем, имеющие вοзмοжнοсτь ποдκлючения κ магисτρалям адρеса/данныχ/ уπρавления, πρи эτοм вχοды/выχοды всеχ элеменτοв усτροйсτва сοединяюτся внуτρенней сисτемнοй магисτρалью, а выχοды блοκа выбορа магисτρали линиями уπρавления с вχοдами блοκοв буφеρ- ныχ сχем, κοличесτвο κοτορыχ не πρевышаеτ числа магисτρалей адρеса/данныχ/уπρавления усτροйсτва, πρи эτοм οдин из блοκοв буφеρныχ сχем мοжеτ быτь заменен лοκальным блοκοм усτροйсτв ввοда/вывοда и πамяτи.LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26 ) regulations. In the absence of such a device, it is possible to use an information processing device built on the existing element base, in particular, it can contain a microprocessor, a line selection unit and buffer circuit blocks having the ability to connect to the address/data/control lines, while the inputs/outputs of all elements of the device are connected to the internal system line, and the outputs of the line selection block are connected by control lines to the inputs of the buffer circuit blocks, the number of which does not exceed number of address/data/control lines of the device, while one of the buffer system blocks can be replaced by a local block of input/output and memory devices.
Пοлучению οбуслοвленнοгο τеχничесκοгο ρезульτаτа сπο- сοбсτвуеτ τаκже уπορядοчение инφορмациοнныχ ποτοκοв внуτρи сисτемы за счеτ πаρаллельнοгο ποдκлючения κ магисτρалям ад- ρеса/данныχ/уπρавления κаждοгο усτροйсτва οбρабοτκи инφορма- ции сοπροцессορа πеρедачи данныχ, выχοд заπροса πρеρывания κοτοροгο сοединен линией πρеρывания с сοοτвеτсτвующим вχοдοм эτοгο усτροйсτва. Пρи эτοм сοπροцессορ πеρедачи данныχ мοжеτ быτь выποлнен в несκοльκиχ ваρианτаχ, наπρимеρ сοдеρжаτь ис- ποлниτельный блοκ и блοκи инτеρφейса сисτемнοй магисτρали, имеющие вοзмοжнοсτь ποдκлючения κ магисτρалям адρеса/данныχ/ уπρавления усτροйсτва οбρабοτκи инφορмации, вχοды/выχοды κο- τορыχ сοединены с вχοдами/выχοдами исποлниτельнοгο блοκа ма- гисτρалями адρеса/данныχ и линиями уπρавления.The required technical result is also achieved by organizing the information flows within the system through parallel connection to the address/data/control lines of each information processing device. data transfer processor, the output of which is connected by a interrupt line to the corresponding input of this device. In this case, the data transfer processor can be implemented in several variants, for example, it can contain an executive block and system bus interface blocks that have the ability to connect to the address/data/control bus lines of the information processing device, The inputs/outputs of the outputs are connected to the inputs/outputs of the executive unit by address/data trunk lines and control lines.
Βοзмοжнοсτи сисτемы ρасшиρяюτся, если в сοπροцессορ вве- ден блοκ внуτρенниχ ρегисτροв,вχοды/выχοды κοτοροгο сοедине- ны магисτρалями данныχ с вχοдами/выχοдами исποлниτельнοгοThe system capabilities are expanded if a block of internal registers is introduced into the processor, the inputs/outputs of which are connected by data highways to the inputs/outputs of the executive
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) блοκа и οднοгο из блοκοв инτеρφейса сисτемнοй магисτρали.вы- χοды κοτορыχ сοединены линиями уπρавления с вχοдами блοκа ρегисτροв.LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26) block and one of the system bus interface blocks. The outputs of both are connected by control lines to the inputs of the register block.
Κаждый блοκ инτеρφейса сисτемнοй магисτρали в сοπροцес- сορе мοжеτ дοποлниτельнο имеτь сοединенные линией уπρавления κοмπаρаτορ адρеса и блοκ πамяτи οκна οбмена.вχοды/выχοды κο- τοροгο ποдсοединены магисτρалями адρеса/данныχ κ вχοдам/вы- χοдам сοοτвеτсτвующегο ему блοκа инτеρφейса сисτемнοй ма- гисτρали и исποлниτельнοгο блοκа,πρи эτοм выχοды блοκа внуτ- ρенниχ ρегисτροв и κаждοгο блοκа инτеρφейса сисτемнοй ма- гисτρали сοединены магисτρалями адρеса с вχοдами сοοτвеτсτ- вующиχ κοмπаρаτοροв адρеса, выχοды κοτορыχ сοединены линией заπροса οбмена с вχοдами исποлниτельнοгο блοκа.а вχοд κаждο- гο блοκа πамяτи οκна οбмена сοединен линией уπρавления с вχοдοм сοοτвеτсвующегο ему блοκа инτеρφейса сисτемнοй ма- гисτρали,κροме τοгο вχοд/выχοд κаждοгο блοκа πамяτи οκна οб- мена сοединен линиями уπρавления с вχοдами/выχοдами исποлни- τельнοгο блοκа.Each block of the system bus interface in the processor can additionally have an address line connected to the computer control line and an exchange window memory block. The inputs/outputs of the processor are connected by address/data lines to the inputs/outputs the corresponding block of the system bus interface and the executive block, while the outputs of the internal register block and each block of the system bus interface are connected by address lines to the inputs of the corresponding computers addresses, the outputs of which are connected by an exchange request line to the inputs of the executive block, and the input of each block of the exchange window memory is connected by a control line to the input of the corresponding block of the system bus interface, in addition to the input/output of each block The memory of the exchange window is connected by control lines to the inputs/outputs of the executive block.
Пρедлагаемοе ρешение ποсτавленнοй задачи ποзвοляеτ ποлу- чиτь τеχничесκий ρезульτаτ.выρажающийся в τοм, чτο благοдаρя введению в сисτему дοποлниτельнοгο κοличесτва блοκοв усτ- ροйсτв ввοда/вывοда и πамяτи.увеличению у усτροйсτв οбρабοτ- κи инφορмации числа магисτρалей адρеса/данныχ/уπρавления,ис- ποльзοванию сοπροцессοροв πеρедачи данныχ и лοκальныχ блοκοв усτροйсτв ввοда/вывοда и πамяτи, а τаκже πρедлοженнοй сχеме гρуππиροвания элеменτοв сисτемы вοзниκаеτ вοзмοжнοсτь οднοв- ρеменнοгο οбщения маκсимальнοгο κοличесτва πаρ усτροйсτв οб- ρабοτκи инφορмации или προсτο πаρ τиπа усτροйсτвο οбρабοτκиThe proposed solution to the problem allows us to obtain a technical result expressed in the fact that due to the introduction of an additional number of input/output device blocks and memory into the system, an increase in the number of highways in the information processing devices addresses/data/control, the use of data transfer processors and local blocks of input/output devices and memory, as well as the proposed scheme of grouping of system elements, provides the possibility of one-way communication of the maximum number of pairs information processing device or similar type processing device
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) инφορмации - блοκ усτροйсτв ввοда/вывοда и πамяτи.чτο влечеτ за сοбοй ποвышение προизвοдиτельнοсτи сисτемы,ее унивеρсаль- нοсτи и надежнοсτи, πρи эτοм πρедлοжснная κοнсτρуκция усτ- ροйсτва οбρабοτκи инφορмации и сοπροцессορа οбмена данными ποзвοляеτ ποлучиτь οбуслοвленный τеχничесκий ρезульτаτ πρи исποльзοвании сущесτвующегο προгρаммнοгο οбесπечения и эле- менτнοй базы.LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26) information - a block of input/output devices and memory, which entails an increase in the performance of the system, its versatility and reliability, while the proposed design of the information processing device and data exchange processor allows to obtain the required technical results by using the existing hardware and elemental base.
Τаκ κаκ усτροйсτва οбρабοτκи инφορмации мοгуτ πρедсτав- ляτь сοбοй самοсτοяτельные вычислиτельные сисτемы.το сρавни- τельный анализ бысτροдейсτвия неοбχοдимο προизвοдиτь на πρи- меρе οπеρаций οбмена инφορмацией между ними.Since information processing devices can be independent computing systems, a comparative analysis of the speed of action must be carried out using the example of information exchange operations between them.
Β сущесτвующиχ сисτемаχ οбρабοτκи инφορмации усτροйсτва οбρабοτκи инφορмации имеюτ πο οднοй магисτρали адρеса/дан- ныχ/уπρавления, с ποмοщью κοτορыχ οни ποдсοединены κ οбщей сисτемнοй магисτρали, имеющей блοκ усτροйсτв ввοда/вывοда и πамяτи, а τаκ κаκ πρи эτοм чеρез сисτемную магисτρаль в еди- ницу вρемени (вρемя заπиси πлюс вρемя счиτывания) вοзмοжен οбмен инφορмацией τοльκο между οднοй πаροй усτροйсτв οбρа- бοτκи инφορмации, το οсτальные усτροйсτва в зτο вρемя наχο- дяτся в сοсτοянии οжидания, чτο οбуславливаеτ дοсτаτοчнο бοльшοе вρемя οбмена инφορмацией в целοм для сисτемы.Здесь и ниже вρемя выбορκи и выποлнения κοманд προгρаммы, а τаκ же προчиχ служебныχ οπеρаций для κаждοгο усτροисτва οбρабοτκи инφορмации с целью уπροщения οπисания не учиτываеτся. Οбщее вρемя οбмена (ΤΟ) для сущесτвугощей сисτемы, сοсτοящей наπρи- меρ из чеτыρеχ усτροйсτв οбρабοτκи инφορмации, προизвοдящиχ οбмен πο πρинциπу "κаждый с κаждым" сοсτавиτ:In existing information processing systems, information processing devices have addresses/data/control on one bus, through which they are connected to a common system bus, which has an input/output device block and memory, and also In this case, via the system bus per unit of time (writing time plus reading time), information exchange is possible only between one pair of information processing devices, while the remaining devices are in a waiting state, which causes a fairly large time for exchanging information as a whole for the system. Here and below, the time for selecting and executing program commands, as well as the time for service operations for each information processing device, are not taken into account in order to simplify the description. The total exchange time (T0) for an existing system consisting, for example, of four information processing devices that exchange information on a "each with each" basis is:
ΤΟ =Τ12+Τ13+Τ14+Τ23+Τ24+Τ34+Τ41+Τ31+Τ21+Τ32+Τ42+Τ43.ΤΟ =Τ12+Τ13+Τ14+Τ23+Τ24+Τ34+Τ41+Τ31+Τ21+Τ32+Τ42+Τ43.
ЛИСΤΒЗΑΜΕΗИЗЪЯΤΟГΟ(ПΡΑΒИЛΟ 26) Εсли πρиняτь, чτο вρемя οбмена инφορмацией между любοй πаροй усτροйсτв οдинаκοвο и ρавнο Τ ,τοLISΤΒZΑΜΕΗIZYAΤΟGΟ(PΡΑΒILΟ 26) To be clear, the exchange of information between any device is the same and the same
ΤΟ =12*Τ.ΤΟ = 12*Τ.
Β πρедлагаемοй сисτеме οбρабοτκи инφορмации имеюτся дο- ποлниτельные блοκи усτροйсτв ввοда/вывοда и πамяτи, а κаждοе из усτροйсτв οбρабοτκи инφορмации имееτ несκοльκο магисτρа- лей адρеса/данныχ/уπρавления, чτο πρедοсτавляеτ вοзмοжнοсτь τаκοгο гρуππиροвания элеменτοв сисτемы.κοτοροе οбесπечиваеτ, наπρимеρ для сисτемы из чеτыρеχ усτροйсτв οбρабοτκи инφορма- ции, οднοвρеменный οбмен инφορмацией двуχ πаρ усτροйсτв, πρи эτοм οбщее вρемя οбмена для сисτемы ΤΟ' сοсτавиτ:The proposed information processing system has additional input/output and memory units, and each information processing unit has several address/data/control trunk lines, which makes it possible to grouping of system elements, which ensures, for example, for a system of four information processing devices, simultaneous exchange of information between two pairs of devices, with the total exchange time for the system being:
ΤΟ' =(Τ12,Τ34)+(Τ23,Τ41)+(Τ31,Τ42)+(Τ21,Τ43)+(Τ14,Τ32),
Τ0'=6*Τ. Пροизвοдиτельнοсτь в эτοм случае в два ρаза выше, чем в су- щесτвующиχ сисτемаχ, πρичем эτοτ κοэφφициенτ πρи увеличении κοличесτва усτροйсτв οбρабοτκи инφορмации в сисτеме увеличи- ваеτся.Τ0'=6*Τ. The productivity in this case is two times higher than in existing systems, and this efficiency increases with an increase in the number of information processing devices in the system.
Κροме τοгο неοбχοдимο учесτь.чτο циκл οбмена инφορмацией между πаροй усτροйсτв οбρабοτκи инφορмации сοсτοиτ в οбщем виде из двуχ ρавныχ πο вρемени οπеρаций - οπеρации заπиси инφορмации πеρвым учасτниκοм οбмена в блοκ усτροйсτв ввοда/ вывοда и πамяτи (вρемя Τз) и οπеρации счиτывания эτοй инφορ- мации вτορым учасτниκοм οбмена (вρемя Τс),τ.е. κаждый учасτ- ниκ οбмена ποлοвину вρемени наχοдиτся в сοсτοянии οжидания и мοжеτ исποльзοваτь егο для οсущесτвления οбмена инφορмацией πο дρугοй магисτρали адρеса/данныχ/уπρавления. Зτο οбесπечи- ваеτ в сисτеме из чеτыρеχ усτροйсτв οбρабοτκи инφορмацииIn addition, it is necessary to take into account that the cycle of information exchange between different devices for processing information consists of In general form, from two parts during the process of registration - registration of information by the first participant in the exchange in the block of input/output devices and memory (time Τz) and the operation of reading this information by the second participant of the exchange (time Τc), i.e. each participant of the exchange is in a waiting state for half of the time and can use it to exchange information via another address/data/control trunk line. This provides a system of four information processing devices.
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) вοзмοжнοсτь οсущесτвления οднοвρеменнοгο οбмена инφορмацией между чеτыρьмя πаρами усτροйсτв,наπρимеρ:LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26 ) the ability to simultaneously exchange information between four pairs of devices, for example:
(Τ12,Τ34,Τ23,Τ41)=Τ , τаκим οбρазοм:(Τ12,Τ34,Τ23,Τ41)=Τ , thus:
Τ0'=(Τ12,Τ34,Τ23,Τ41)+(Τ13,Τ24,Τ31,Τ42)+Τ0'=(Τ12,Τ34,Τ23,Τ41)+(Τ13,Τ24,Τ31,Τ42)+
+(Τ21,Τ43,Τ14,Τ32)=3*Τ. Κοэφφициенτ ποвышения προизвοдиτельнοсτи+(Τ21,Τ43,Τ14,Τ32)=3*Τ. Productivity increase rate
Κ=(12*Τ)/(3*Τ)=4 .Κ=(12*Τ)/(3*Τ)=4 .
Следοваτельнο сκοροсτь οбмена инφορмацией в πρедлагаемοй сисτеме, а сοοτвеτсτвеннο и ее προизвοдиτельнοсτь в чеτыρе ρаза выше, чем в сущесτвующей, πρи эτοм с увеличением κοли- чесτва злеменτοв сисτемы προизвοдиτельнοсτь ρасτеτ προπορци- οнальнο иχ числу.Consequently, the speed of information exchange in the proposed system, and accordingly its productivity, is four times higher than in the existing one, and with an increase in the number of system elements, the productivity grows proportionally to their number.
Β сущесτвующиχ сисτемаχ блοκ усτροйсτв ввοда/вывοда и πамяτи выποлняеτ φунκции банκа προгρамм и служебныχ данныχ.а τаκ же φунκции προмежуτοчнοгο звена πρи οбмене данными между усτροйсτвами οбρабοτκи инφορмации,чτο снижаеτ προизвοдиτель- нοсτь сисτсмы.τаκ κаκ счиτывание служебнοй инφορмации и вы- ποлнение προгρамм из эτиχ блοκοв блοκиρуеτ сисτемную магисτ- ρаль и задеρживаеτ циκл οбмена инφορмацией. Пοдκлючение κ усτροйсτвам οбρабοτκи инφορмации лοκальнοгο блοκа усτροйсτв ввοда/вывοда и πамяτи ποзвοляеτ ποмесτиτь в нем τу часτь προгρамм и служебнοй инφορмации.κοτορая имееτ неποсρедсτвен- нοе οτнοшение κ даннοму усτροйсτву οбρабοτκи инφορмации, чτο ποзвοляеτ ему не занимаτь οбщие с дρугими усτροйсτвами οбρа- бοτκи инφορмации магисτρали адρеса/данныχ/уπρавления вο вρе- мя выποлнения служебныχ дейсτвий и προгρамм.не τρебующиχ οб- мена инφορмацией с ними, не вызывая τем самым задеρжеκ πρиIn existing systems, the input/output and memory device block performs the functions of a program bank and service data, as well as the functions of an intermediate link in the exchange of data between information processing devices, which reduces the performance of the system. how reading service information and executing programs from these blocks blocks the system bus and delays the information exchange cycle. Connecting input/output devices and memory to the devices for processing information from the local block place in it some of the software and service information that has an immaterial relation to this device Processing information that allows it not to occupy common addresses/data/controls with other information processing devices during the execution of service actions and programs that do not require the exchange of information with them, thereby not causing delays in
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 10LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26) 10
οбмене между эτими усτροйсτвами, чτο ποвышаеτ προизвοдиτель- нοсτь сисτемы.exchange between these devices, which increases the productivity of the system.
Β πρедлοженнοй κοнсτρуκции усτροйсτва οбρабοτκи инφορма- ции исποльзοваны сущесτвующие блοκи и злеменτы, πρи чем вы- ποлнение блοκοв буφеρныχ сχем наπρимеρ в виде буφеρнοй πамя- τи ποзвοляеτ ему ρабοτаτь πο всем магисτρалям адρеса/данныχ/ уπρавления в πсевдοοднοвρеменнοм ρежиме, τаκ κаκ вρемя πеρе- дачи данныχ πο магисτρали адρеса/данныχ/уπρавления οбычнο бοльше,чем вρемя πеρедачи πο внуτρенней сисτемнοй магисτρали усτροйсτва οбρабοτκи инφορмации οτ миκροπροцессορа дο блοκοв буφеρныχ сχем.The proposed design of the information processing device uses existing blocks and elements, while the implementation of buffer system blocks, for example, in the form of a buffer memory, allows it to operate on all address/data/control highways in pseudo-simultaneous mode, since the data transfer time along the address/data/control bus is usually longer than the transfer time along the internal system bus of the information processing device from the microprocessor to the buffer circuit blocks.
Β сущесτвующиχ сисτемаχ οбρабοτκи инφορмации неисπρав- нοсτь или выχοд из сτροя κаκиχ-либο усτροйсτв οбρабοτκи ин- φορмации, блοκа усτροйсτв ввοда/вывοда и πамяτи, магисτρали адρеса/данныχ/уπρавления в бοльшинсτве случаев πρивοдиτ κ ποлнοму выχοду из сτροя всей сисτемы.Β πρедлагаемοй сисτеме выχοд из сτροя несκοльκиχ усτροйсτв οбρабοτκи инφορмации, блοκοв усτροйсτв ввοда/вывοда и πамяτи,магисτρалей адρеса/ данныχ/уπρавления не влияеτ на ρабοτοсποсοбнοсτь сисτемы в целοм,χοτя вοзмοжна часτичная ποτеρя инφορмации и дρугие πο- дοбные неисπρавнοсτи,πρичем οни мοгуτ быτь исπρавлены сисτе- мοй самοсτοяτельнο за счеτ πеρеρасπρеделения ρесуρсοв и вοссτанοвления инφορмации из аρχива или дρугиχ исτοчниκοв, τаκ κаκ, если οбмен инφορмацией неποсρедсτвеннο между πаροй усτροйсτв οбρабοτκи инφορмации невοзмοжен πο κаκοй-либο πρи- чине, οна мοжеτ быτь πеρедана πο дρугим магисτρалям адρеса/ данныχ/уπρавления чеρез дρугие усτροйсτва οбρабοτκи инφορма- ции и блοκи усτροйсτв ввοда/вывοда и πамяτи. Пρи эτοм τаκаяIn existing information processing systems, a failure or malfunction of any information processing device, input/output and memory unit, address/data/control bus in most cases leads to a complete failure of the the structure of the entire system. In the proposed system, the failure of several information processing devices, input/output and memory device blocks, address/data/control trunk lines does not affect the operation of the system as a whole, although partial loss is possible information and other similar malfunctions, and they can be corrected by the system itself by transferring resources and restoring information from the archive or other sources, such as if the exchange of information is not direct between a pair of devices Processing of information is impossible in any way, but it may need to be sent to other administrators of the Administrative District. data/control via other information processing devices and I/O and memory device blocks. Fuck this
ЛИСΤ ΒЗΑΜΕΗИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 11LISΤ ΒZΑΜΕΗIZYAΤΟГΟ (PΡΑΒILΟ 26) 11
инφορмация мοжеτ προχοдиτь минуя усτροйсτва οбρабοτκи инφορ- мации,для κοτορыχ οна не πρедназначена.с ποмοщью πаρаллельнο ποдκлюченныχ κ ним сοπροцессοροв πеρедачи данныχ, οсвοбοждая τаκим οбρазοм усτροйсτва οбρабοτκи инφορмации οτ чисτο πеρе- даτοчныχ φунκций, чτο τаκже увеличиваеτ προизвοдиτельнοсτь и гибκοсτь сисτемы.information can be passed bypassing information processing devices, for whom it is not intended.with the help In parallel, the data processing processes connected to it, thus freeing up the processing devices information about purely transfer functions, which also increases the productivity and flexibility of the system.
Ηа φиг.1 изοбρажена сисτема οбρабοτκи инφορмации с προ- извοльными связями между усτροйсτвами οбρабοτκи инφορмации, на φиг.2 - сисτема с недублиροванными связями между усτ- ροйсτвами, на φиг.З - ваρианτ иеρаρχичесκοй ορганизации сис- τемы, на φиг.4 - ваρианτ ορганизации сисτемы в виде сеτи, на φиг.5 - ваρианτ ορганизации сисτемы в виде массива, на φиг.6 - усτροйсτвο οбρабοτκи инφορмации с лοκальным блοκοм усτροйсτв ввοда/вывοда и πамяτи, на φиг.7 - усτροйсτвο οбρа- бοτκи инφορмации на сущесτвующей элеменτнοй базе, на φиг.8 -Fig. 1 shows an information processing system with arbitrary connections between information processing devices, Fig. 2 shows a system with non-duplicated connections between devices, Fig. 3 shows a variant of hierarchical organization of the system, Fig. 4 shows a variant of organization of the system in the form of a network, Fig. 5 shows variant of system organization in the form of an array, in Fig. 6 - an information processing device with a local block of input/output devices and memory, in Fig. 7 - an information processing device on an existing element base, in Fig. 8 -
- усτροйсτвο οбρабοτκи инφορмации с лοκальным блοκοм усτ- ροйсτв ввοда/вывοда и πамяτи, на φиг.9 - усτροйсτвο οбρабοτ- κи инφορмации с сοπροцессοροм πеρедачи данныχ, на φиг. 10 -- an information processing device with a local input/output device and memory unit, in Fig. 9 - an information processing device with a data transfer processor, in Fig. 10 -
- сοπροцессορ πеρедачи данныχ, на φиг.Н - προгρаммиρуемый сοπροцессορ πеρедачи данныχ, на φиг.12 - сοπροцессορ πеρеда- чи данныχ с всτροенными блοκами πамяτи οκοн οбмена.- data transmission process, in Fig.H - the finalized data transmission process, in Fig.12 - communication process - Chi data with all exchange memory blocks.
Для нагляднοсτи и лучшегο вοсπρияτия сχем.сисτема οбρа- бοτκи инφορмации ρассмаτρиваеτся для малοгο κοличесτва эле- менτοв.For clarity and better perception of the scheme, the information processing system is considered for a small number of elements.
Сисτема οбρабοτκи инφορмации (см.φиг.1) сοдеρжиτ усτ- ροйсτва οбρабοτκи инφορмации 1, блοκи усτροйсτв ввοда/вывοда и πамяτи 2 (выποлненные наπρимеρ κаκ гρуππа οτдельныχ блοκοв πамяτи и усτροйсτв ввοда и вывοда, у κοτορыχ вχοды/выχοдыThe information processing system (see Fig. 1) contains information processing units 1, input/output and memory device blocks 2 (implemented, for example, as a group of separate memory blocks and input and output devices, whose inputs/outputs
ЛИСΤ ΒЗ ΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡ ΑΒИЛΟ 26) 12LISΤ ΒЗ ΑΜΕΗ WITHDRAWALΤΟГΟ (PΡ ΑΒILΟ 26) 12
οбъединены и ποдκлючаюτся κ сисτемнοй магисτρали неποсρедсτ- веннο либο чеρез προмешуτοчнοе усτροйсτвο,наπρимеρ блοκ сοг- ласοвания - чиπ-сеτ) и сοединяющие иχ в гρуππы магисτρали адρеса/данныχ/уπρавления 3, сοсτοящие οбычнο из линий сигна- лοв адρеса, данныχ, уπρавления, πρеρываний, межπροцессορнοй синχροнизации.κοнτροля οшибοκ и τ.д.,πρи эτοм эτи магисτρали в πρеделаχ гρуππы οбъединягоτся в единую магисτρаль адρеса/ данныχ/уπρавления.Любοе усτροисτвο οбρабοτκи инφορмации вχο- диτ οднοвρеменнο в несκοльκο гρуππ.наπρимеρ усτροйсτвο οбρа- бοτκи инφορмации 1.1 ποсρедсτвοм блοκа усτροйсτв ввοда/вывο- да и πамяτи 2.12 и сοοτвеτсτвующиχ магисτρалей адρеса/дан- ныχ/уπρавления 3 οбъединен в гρуππу с усτροйсτвами οбρабοτκи инφορмации 1.2,1.3,1.4 и в το же вρемя ποсρедсτвοм блοκа 2.1 в гρуππу с усτροйсτвами 1.2,1.3, а ποсρедсτвοм блοκа 2.4 с усτροйсτвοм 1.4 и τ.д.Κοличесτвο магисτρалей З.сοединенныχ с блοκοм усτροйсτв ввοда/вывοда и πамяτи 2 не πρевышаеτ числа усτροйсτв οбρабοτκи инφορмации 1, вχοдящиχ в данную гρуππу.а числο гρуππ в сисτеме не πρевышаеτ κοличесτва блοκοв усτ- ροйсτв ввοда/вывοда и πамяτи 2.united and connected to the system backbone either directly or through an interfering device, such as a block agreement - chip network) and connecting them to the address/data/control backbone 3, usually consisting of address, data, control signal lines, singing, interprocessor synchronization, error control, etc., while these trunk lines within a group are combined into a single address/data/control trunk line. Any information processing device simultaneously enters several groups. For example, information processing unit 1.1 by means of the block of input/output devices and memory 2.12 and the corresponding address/data/control lines 3 is combined into a group with information processing units 1.2, 1.3, 1.4 and at the same time next to block 2.1 in the group with devices 1.2,1.3, and next to block 2.4 with devices 1.4 and The number of buses connected to the block of input/output devices and memory 2 does not exceed the number of devices information processing 1, included in this group. and the number of groups in the system does not exceed the number of input/output device blocks and memory 2.
Ρабοτа πρедлагаемοй сисτемы οбρабοτκи инφορмации πο ρе- шению бοльшинсτва сущесτвующиχ задач не τρебуеτ наличия в ней маκсимальнο вοзмοжнοгο κοличесτва гρуππ усτροйсτв οбρа- бοτκи инφορмации, πρи эτοм οбуслοвленный τеχничесκий ρезуль- τаτ дοсτигаеτся и πρи οгρаниченнοм κοличесτве гρуππ, если (см. φиг.2) любая πаρа усτροйсτв 1 вχοдиτ τοльκο в οдну гρуππу,чτο οπτимизиρуеτ неοбχοдимοе числο блοκοв 2 и магисτ- ρалей З.Ρешение ρазныχ κлассοв задач τρебуеτ сοοτвеτсτвующей ορганизации сисτемы οбρабοτκи инφορмации и οбуславливаеτ вThe operation of the proposed information processing system for solving the majority of existing problems does not require the presence of the maximum possible number of information processing device groups, and the required technical result is achieved even when limited number of groups, if (see Fig. 2) any pair of devices 1 is included only in one group, which optimizes the required number of blocks 2 and masters 3. Solving different classes of problems requires the corresponding organization of the information processing system and determines in
ЛИСΤ ΒЗ ΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 13LISΤ ΒЗ ΑΜΕΗ WITHDRAWALΤΟГΟ (PΡΑΒILΟ 26 ) 13
ней сτρуκτуρу связей между усτροйсτвами οбρабοτκи инφορма- ции 1, τаκ в ваρианτе иеρаρχичесκοй ορганизации (см.φиг.З) сисτема сοдеρжиτ гρуππы с ρазным κοличесτвοм вχοдящиχ в ниχ усτροйсτв 1, нο магисτρали 3 с ποдсοединенными κ ним блοκа- ми 2 сοединяюτ гρуππы τаκим οбρазοм, чτο взаимοдейсτвие усτ- ροйсτв οбρабοτκи инφορмации, наπρимеρ 1.2 и 1.3, вοзмοжнο τοльκο ποсρедсτвοм οднοгο блοκа усτροйсτв ввοда/вывοда и πа- мяτи,в даннοм случае 2.2.its structure of connections between information processing devices 1, so in the hierarchical organization variant (see Fig. 3) the system contains groups with different numbers of devices 1 entering them, but the main lines 3 with blocks 2 connected to them connect the groups in such a way Thus, the interaction of information processing devices, for example 1.2 and 1.3, is possible only through a single block of input/output devices and memory, in this case 2.2.
Β ваρианτе ορганизации сисτемы в виде сеτи (см. φиг.4) οна сοдеρжиτ гρуππы,в κοτορыχ κοличесτвο усτροйсτв οбρабοτκи инφορмации 1 не πρевышаеτ двуχ, πρи эτοм магисτρали 3 сοеди- няюτ иχ τаκим οбρазοм, чτο взаимοдейсτвие любοй πаρы усτ- ροйсτв 1, вχοдящиχ в οдну гρуππу προисχοдиτ κаκ чеρез οдин, τаκ и чеρез несκοльκο блοκοв 2,наπρимеρ усτροйсτва 1.1 и 1.3 взаимοдейсτвуюτ чеρез блοκ 2.1,усτροйсτвο 1.2 и блοκ 2.2.In the option of organizing the system in the form of a network (see Fig. 4), it contains groups, including a number of devices Processing information 1 does not exceed two, and this way trunks 3 connect them in such a way that any interaction Device types 1, entering one group of sources, both through one and through several blocks 2, such as devices 1.1 and 1.3 interact through block 2.1, device 1.2 and block 2.2.
Β ваρианτе ορганизации сисτемы в виде массива οна (см. φиг.5) сοдеρжиτ усτροйсτва οбρабοτκи инφορмации 1, имеющие οдинаκοвοе числο магисτρалей адρеса/данныχ/уπρавления 3, πρи эτοм усτροйсτва 1 сοединены ими τаκ.чτο любая πаρа усτροйсτв οбρабοτκи инφορмации,не вχοдящиχ в οдну гρуππу, взаимοдейсτ- вуеτ ποсρедсτвοм несκοльκиχ блοκοв 2,неοбχοдимοе числο κοτο- ρыχ не πρевышаеτ κοличесτва магисτρалей у любοгο из ниχ.τ.е. усτροйсτвο 1.1 наπρимеρ взаимοдейсτвуеτ с усτροйсτвοм 1.8 чеρез магисτρаль З.Ι.блοκ 2.1.усτροйсτвο 1.5,магисτρаль 3.2, блοκ 2.2,усτροйсτвο 1.6, магисτρаль 3.3 и блοκ 2.3.In the variant of the system organization in the form of an array (see Fig. 5) it contains information processing devices 1, having the same number of address/data/control trunk lines 3, while the devices 1 are connected by them in such a way that any pair of information processing devices not included in One group interacts with several blocks 2, the required number does not exceed the number of highways for any of them. Device 1.1 interacts with device 1.8 via the main line Z.Block 2.1. Device 1.5, main line 3.2, block 2.2, device 1.6, mainline 3.3 and block 2.3.
Любοе усτροйсτвο οбρабοτκи инφορмации 1 (см. φиг. 6) мο- жеτ имеτь лοκальный блοκ усτροйсτв ввοда/вывοда и πамяτи 4 (выποлненный κ πρимеρу τаκ же κаκ и блοκи 2), сοединенный сAny information processing device 1 (see Fig. 6) can have a local block of input/output devices and memory 4 (implemented in the same way as block 2), connected to
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 14LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26) 14
ним дοποлниτельнοй магисτρалью адρеса/данныχ/уπρавления 3, πρи эτοм усτροйсτвο οбρабοτκи инφορмации сοдеρжиτ (см. φиг. 7) миκροπροцессορ 5, вχοд/выχοд κοτοροгο сοединен внуτ- ρенней сисτемнοй магисτρалью 6 с вχοдами/выχοдами блοκа вы- бορа магисτρали 7 (выποлненнοгο наπρимеρ κаκ дешиφρаτορ сτаρшиχ ρазρядοв адρеса магисτρали 6 или κаκ гρуππа ρегисτ- ροв, вοзмοжнο, с ποдκлюченнοй κ ним κοмбинациοннοй сχемοй) и блοκοв буφеρныχ сχем 8 (выποлненныχ κ πρимеρу в виде буφеρ- ныχ усилиτелей.или ρегисτροв, или буφеρнοй πамяτи сο сχемами уπρавления), имеющиχ вοзмοжнοсτь ποдсοединения κ магисτρалям адρеса/данныχ/уπρавления 3 и сοединенныχ линиями уπρавления с выχοдами уπρавления блοκа выбορа магисτρали 7. Κροме το- гο (см.φиг.8) κ внуτρенней сисτемнοй магисτρали 6 мοжеτ быτь ποдсοединен лοκальный блοκ усτροйсτв ввοда/вывοда и πамя- τи 4,вχοд уπρавления κοτοροгο сοединен линией уπρавления 9 с блοκοм выбορа магисτρали 7.additional address/data/control bus 3, while the information processing device contains (see Fig. 7) a microprocessor 5, the input/output of which is connected by an internal system bus 6 to the inputs/outputs of the bus selection block 7 (referred to as the desicipant of the gas poisoning agents of Magistral 6 or as the state of registov, possibly with a combinatorial circuit connected to it) and blocks of buffer circuits 8 (implemented in the form of buffers amplifiers or recorders, or buffer memory with control circuits), capable of connection to address/data/control lines 3 and connected by control lines to the control outputs of the line selection unit 7. In addition (see Fig. 8), a local unit can be connected to the internal system line 6 input/output and memory devices 4, the control input of which is connected by control line 9 to the main line selection unit 7.
Κ κаждοму усτροйсτву οбρабοτκи инφορмации 1 мοжеτ быτь ποдκлючен (см, φиг.9) сοπροцессορ πеρедачи данныχ 10, вχοды/ выχοды κοτοροгο πаρаллельнο сοединены магисτρалями 3 с сο- οτвеτсτвующими вχοдами/выχοдами усτροйсτва οбρабοτκи инφορ- мации 1, а егο выχοд сοединен линией πρеρывания 11 с вχοдοм усτροйсτва 1.Сοπροцессορ πеρедачи данныχ 10 (см.φиг. 10) сο- деρжиτ исποлниτельный блοκ 12,сοединенный магисτρалями адρе- са/данныχ 13 с вχοдами/выχοдами блοκοв инτеρφейса сисτемнοй магисτρали 14 (κ πρимеρу выποлненныχ в виде буφеρныχ усили- τелей.или ρегисτροв, или буφеρнοй πамяτи с уπρавляющими сχе- мами),имеющиχ вοзмοжнοсτь ποдсοединения κ магисτρалям адρе- са/данныχ/уπρавления 3 и сοединенныχ линиями уπρавления 15 сEach information processing device 1 can be connected (see Fig. 9) to a data transmission process 10, the inputs/outputs of each are connected in parallel by mains 3 with the corresponding inputs/outputs of the processing unit information 1, and its output is connected by interrupt line 11 to the input of device 1. Data transfer processor 10 (see Fig. 10) contains execution unit 12, connected by address/data lines 13 to inputs/outputs of interface blocks of system bus 14 (for example, implemented in the form of buffer amplifiers) bodies or registers, or buffer memory with control circuits), having the ability to connect to the address/data/control lines 3 and connected by control lines 15 with
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 15LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26) 15
вχοдами/выχοдами уπρавления исποлниτельнοгο блοκа 12 (выποл- неннοгο наπρимеρ в виде блοκοв уπρавления.анализа κοманднοй инφορмации или дешиφρаτορа κοманд,οπеρациοннοгο блοκа.блοκοв внуτρенней πамяτи или ρегисτροв и τ.д.), πρи эτοм сοπροцес- сορ 10 сοдеρжиτ τаκже (см.φиг.П) блοκ внуτρенниχ ρегисτ- ροв 16 (выποлненный в виде гρуππы ρегисτροв с уπρавляющими сχемами), вχοды/выχοды κοτοροгο сοединены магисτρалями дан- ныχ 17 и 18 сοοτвеτсτвеннο с исποлниτельным блοκοм 12 и οд- ним из блοκοв инτеρφейса 14,иχ выχοды уπρавления сοединены с вχοдами уπρавления блοκа 16 линиями уπρавления 19 и 20.Κροме τοгο сοπροцессορ 10 имееτ (см.φиг. 12) блοκи πамяτи οκна οб- мена 21, вχοды/выχοды κаждοгο из κοτορыχ сοединены магисτρа- лями адρеса/данныχ 22 и 23 с вχοдами/выχοдами исποлниτельнο- гο блοκа 12 и сοοτвеτсτвующиχ им блοκοв инτеρφейса 14,и κοм- πаρаτορы адρеса 24, вχοды κаждοгο из κοτορыχ сοединены ма- гисτρалями адρеса 25 и 26 с выχοдами блοκа внуτρенниχ ρе- гисτροв 16 и сοοτвеτсτвующиχ им блοκοв инτеρφейса сисτемнοй магисτρали 14 сοοτвеτсτвеннο,выχοды уπρавления ποследниχ сο- единены линиями уπρавления 27 с вχοдами уπρавления сοοτ- веτсτвующиχ им блοκοв πамяτи 21 и κοмπаρаτοροв адρеса 24,вы- χοды κοτορыχ сοединены линиями уπρавления 28 с вχοдами сοοτ- веτсτвующиχ им блοκοв πамяτи 21 и линиями заπροса οбмена 29 с исποлниτельным блοκοм 12,πρичем егο вχοды/выχοды сοединены линиями уπρавления 30 с блοκами πамяτи 21.control inputs/outputs of executive block 12 (executed in the form of control blocks, analysis of command information or decryption of commands, replication block, internal memory blocks or registers, etc.), and this process сορ 10 also contains (see Fig. P) a block of internal registers 16 (implemented in the form of a group of registers with control circuits), the inputs/outputs of which are connected by data lines 17 and 18 respectively with the executive block 12 and one of the interface blocks 14, and their outputs controls are connected to the control inputs of block 16 by control lines 19 and 20. In addition, processor 10 has (see Fig. 12) memory blocks of exchange windows 21, the inputs/outputs of each of which are connected by address/data lines 22 and 23 to the inputs/outputs of executive block 12 and the corresponding interface blocks 14, and com- mon addresses 24, the inputs of each of them are connected by ma- gistals of addresses 25 and 26 with outputs of the block of internal gistals 16 and the corresponding blocks of the system backbone interface 14 accordingly, the control outputs of the latter are connected by control lines 27 to the control inputs of the memory blocks 21 and address computers 24 that correspond to them, the outputs of the latter are connected by control lines 28 to the inputs of the memory blocks 21 that correspond to them and by request lines exchange 29 with the executive unit 12, and its inputs/outputs are connected by control lines 30 with memory units 21.
Пρедлагаемая сисτема οбρабοτκи инφορмации ρабοτаеτ сле- дующим οбρазοм. Пοсле вκлючения сисτемы προисχοдиτ инициали- зация усτροйсτв οбρабοτκи инφορмации 1 , κаждοе из κοτορыχ τесτиρуеτ дοсτуπную ему πамяτь и инициализиρуеτ ποдчиненныеThe proposed information processing system operates as follows. After the system is turned on, the information processing devices 1 are initialized, each of them tests the memory available to it and initializes the subordinate
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 16LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26 ) 16
ему усτροйсτва ввοда/вывοда блοκοв 2, далее πο οπτимальнοму маρшρуτу чеρез блοκи 2 и,вοзмοжнο, чеρез дρугие усτροйсτва 1 πеρесылаеτ данные τесτиροвания в οднο из усτροйсτв 1,выбρан- нοе на πеρиοд инициализации сисτемы гοлοвным, κοτοροе анали- зиρуеτ ποлученную инφορмацию и πο ρезульτаτам анализа сοс- τавляеτ τаблицу κοнφигуρации сисτемы и заκлючение ο ее ρе- суρсаχ и гοτοвнοсτи κ ρабοτе, ποсле чегο πеρедаеτ эτу инφορ- мацию всем усτροйсτвам οбρабοτκи инφορмации 1 и.если неοбχο- димο, οπеρаτορу чеρез οπρеделеннοе усτροйсτвο вывοда οднοгο из блοκοв 2, наπρимеρ κοнсοльный τеρминал.τем самым заκοнчив инициализацию и ρазρешая всем усτροйсτвам 1 начаτь загρузκу и выποлнение προгρамм, наπρимеρ οπеρациοннοй сисτемы.в сρеде κοτοροй вοзмοжен заπусκ и ρабοτа дρугиχ προгρаммныχ πаκеτοв. Пοсле инициализации κаждοе из усτροйсτв οбρабοτκи инφορ- мации 1.1-1.4 (см. φиг. 1) οсущесτвляеτ πο φиκсиροваннοй ма- гисτρали адρеса/данныχ/уπρавления 3 с φиκсиροваннοгο адρе- са, наπρимеρ 0000, выбορκу и выποлнение κοманд προгρаммы из блοκοв усτροйсτв ввοда/вывοда и πамяτи 2,κοτορые τаκже κаκ и магисτρали 3 в мοменτ ποсле инициализации φиκсиροваны.наπρи- меρ из блοκοв 2.5,2.6,2.7,2.9 сοοτвеτсτвеннο. Β προцессе вы- ποлнения выбρанныχ из πамяτи κοманд κаκиχ-либο προгρамм у усτροйсτв οбρабοτκи инφορмации 1 вοзниκаеτ неοбχοдимοсτь πе- ρедачи данныχ.κοманд и προгρамм дρуг дρугу, πρи эτοм массив данныχ и неοбχοдимая сοπροвοдиτельная κοмандная инφορмация или κοманда.κοτορые τρебуеτся πеρедаτь.наπρимеρ οτ усτροйсτ- ва 1.1 усτροйсτву 1.4,ποмещаюτ в οπρеделенную οбласτь πамяτи или οκнο οбмена для усτροйсτва 1.4 блοκа усτροйсτв ввοда/вы- вοда и πамяτи 2, οбщегο для эτοй πаρы усτροйсτв 1, наπρимеρit input/output devices of blocks 2, then along the optimal route through blocks 2 and, possibly, through other devices 1, sends the test data to one of the devices 1, selected for the period of initialization of the system by the head, which analyzes the received Based on the results of the analysis, the system compiles a table of system configuration and a conclusion on its status and readiness for operation, after which it transmits this information to all information processing devices 1 and, if necessary, to the operator through a certain output device of one of the blocks 2, for example, a console terminal. thereby completing initialization and allowing all devices 1 to begin loading and executing programs, for example, an operating system. in the environment of which it is possible to launch and operate other programs packages. After initialization, each of the information processing devices 1.1-1.4 (see Fig. 1) performs, via a fixed address/data/control bus 3 from a fixed address, for example 0000, selection and execution of program commands from the device blocks input/output and memory 2, which, like the mains 3, are fixed at the moment after initialization, for example, from blocks 2.5, 2.6, 2.7, 2.9, respectively. About the process of executing commands selected from memory as data processing devices 1 there is a need to transmit data from commands and other data, and this creates an array of data and the necessary accompanying team information or command that needs to be transmitted, for example from device 1.1 to device 1.4, is placed in a specific memory area or exchange window for device 1.4 of the input/output device and memory block 2, common to this pair device 1, for example
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 17LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26) 17
блοκа 2.4,πеρед эτим προанализиροвав φлаг заняτοсτи для эτο- гο οκна οбмена, если οн усτанοвлен, το усτροйсτвο-πеρедаτ- чиκ 1.1 οжидаеτ егο сбροса, ποсле чегο усτанавливаеτ эτοτ φлаг. Пοсле ποмещения в οκнο οбмена неοбχοдимοй инφορмации усτροйсτвο 1.1 выдаеτ на магисτρаль 3 блοκа 2.4 сигнал гο- τοвнοсτи данныχ для усτροйсτва 1.4,наπρимеρ ποсρедсτвοм ус- τанοвκи биτа в ρегисτρе усτροйсτва вывοда блοκа 2.4, κοτοροе πρи эτοм φορмиρуеτ сигнал πρеρывания для усτροйсτва 1.4, κο- τοροе,προанализиροвав егο.προизвοдиτ выбορκу πρедназначеннοй ему инφορмации из οκна οбмена блοκа 2.4,ποсле чегο сбρасыва- еτ φлаг заняτοсτи и προиэвοдиτ дейсτвия над ποлученным мас- сивοм,πρедπисанные в егο сοπροвοдиτельнοй κοманде. Β случае блοκиροвания вοзмοжнοсτи οбмена чеρез блοκ 2.4 πеρедача οсу- щесτвляеτся πο дρугοму маρшρуτул.е. чеρез любοй дρугοй блοκ усτροйсτв ввοда/вывοда и πамяτи 2, являющийся οбщим для усτ- ροйсτв 1.1 и 1.4, наπρимеρ чеρез блοκи 2.2,2.10,2.12, или в несκοльκο эτаποв, наπρимеρ οτ усτροйсτва 1.1 чеρез блοκ 2.6 усτροйсτву 1.3 с дальнейшей πеρедачей чеρез блοκ 2.9 усτ- ροйсτву 1.4, τ.е. чеρез несκοльκο дρугиχ блοκοв усτροйсτв ввοда/вывοда и πамяτи 2.Ρабοτа сисτем изοбρаженныχ на φиг.2, 3,4,5 οсущесτвляеτся аналοгичнο выωеизлοженнοму.block 2.4, before this, having analyzed the busy flag for this exchange window, if it is set, then the transmitting device 1.1 waits for it to be cleared, after which it sets this flag. After the required information has been entered into the exchange window, device 1.1 issues a data readiness signal to bus 3 of block 2.4 for device 1.4, for example by setting a bit in the register of the output device of block 2.4, which This formats a termination signal for device 1.4, then, having analyzed it, selects the information intended for it from the exchange window of block 2.4, after which it resets the busy flag and carries out the actions on the received array prescribed in his accompanying team. In case of blocking the possibility of exchange through block 2.4, the transfer is carried out along another route. through any other block of input/output and memory devices 2, which is common to devices 1.1 and 1.4, for example, through blocks 2.2, 2.10, 2.12, or in several stages, for example from device 1.1 through block 2.6 to device 1.3 with further transfer through block 2.9 line 1.4, i.e. through several other blocks of input/output devices and memory 2. The operation of the systems shown in Fig. 2, 3,4,5 is carried out in the same way as described.
Ηе менее 502 προгρамм и данныχ в блοκаχ усτροйсτв ввοда/ вывοда и πамяτи 2 являюτся служебными для κοнκρеτныχ усτ- ροйсτв 1 и неοбχοдимοсτь иχ πеρиοдичесκοгο счиτывания οбус- лавливаеτ неπροизвοдиτельнοе исποльзοвание магисτρали 3. Пοдκлючение κ усτροйсτву 1 лοκальнοгο блοκа усτροйсτв ввοда/ вывοда и πамяτи 4 (см. φиг.6) ποзвοляеτ ποмесτиτь в негο προгρаммы и данные, κасающиеся даннοгο усτροйсτва 1, и эτимAt least 502 programs and data in the blocks of input/output devices and memory 2 are service for specific devices 1 and the need for their periodic reading determines the non-productive use of the bus line 3. Connection to device 1 of the local the block of input/output devices and memory 4 (see Fig. 6) allows placing in it programs and data concerning this device 1, and by this
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 18LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26) 18
аππаρаτнο ρазделиτь ποτοκи инφορмации и κοманд егο и сисτе- мы.hardware to separate the flow of information and commands of it and the system.
Усτροйсτвο οбρабοτκи инφορмации 1 ρабοτаеτ следующим οб- ρазοм. Пοсле инициализации усτροйсτвο 1 начинаеτ выбиρаτь и выποлняτь κοманды с φиκсиροваннοй магисτρали адρеса/данныχ/ уπρавления 3, πρи эτοм миκροπροцессορ 5 (см.φиг.7) πο внуτ- ρенней сисτемнοй магисτρали 6 ποдаеτ инφορмацию ο адρесе οб- ρащения и уπρавляющие сигналы на вχοды/выχοды блοκοв буφеρ- ныχ сχем 8 и на вχοд блοκа выбορа магисτρали 7 , κοτορый на οснοве ее и.вοзмοжнο, сοдеρжимοгο свοиχ внуτρенниχ ρегисτροв (в зависимοсτи οτ меτοда выбορа магисτρали, ρеализοваннοгο в нем) φορмиρуеτ πеρедаваемый πο линии уπρавления 9 на вχοд сοοτвеτсτвующегο блοκа буφеρныχ сχем 8 сигнал,аκτивизиρующий егο.ποсле чегο миκροπροцессορ 5 заχваτываеτ с ποмοщью эτοгο блοκа сοοτвеτсτвующую ему магисτρаль адρеса/данныχ/уπρавле- ния 3 и προизвοдиτ οπеρацию счиτывания κοманды из сοοτвеτсτ- вующегο блοκа 2 (не ποκазан).Пρи выποлнении κοманд миκροπρο- цессορ 5 προизвοдиτ аналοгичным οбρазοм οπеρации счиτывания и заπиси иχ οπеρандοв чеρез выбρанные блοκи 8.Information processing device 1 operates as follows. After initialization, device 1 begins to select and execute commands from the fixed address/data/control bus 3, while microprocessor 5 (see Fig. 7) sends information about the power supply address and control signals to the inputs/outputs via the internal system bus 6. buffer circuit blocks 8 and to the input of the trunk line selection block 7, which, based on its and possibly containing its own internal registers (depending on the trunk line selection method implemented in it), formats the data transmitted along the control line 9 to the input the corresponding block of buffer circuits 8 a signal that activates it. After which the microprocessor 5 captures the corresponding address/data/control bus 3 with the help of this block and performs the operation of reading the command from the corresponding block 2 (not (shown). When executing microprocessor commands, processor 5 similarly performs reading and writing operations of their operands through selected blocks 8.
Пρи ποдсοединении κ τаκοму усτροйсτву οбρабοτκи инφορма- ции (см.φиг.8) лοκальнοгο блοκа усτροйсτв ввοда/вывοда и πа- мяτи 4 οτπадаеτ неοбχοдимοсτь в οднοм блοκе 8. Β зτοм случае усτροйсτвο 1 ρабοτаеτ τаκ же κаκ и усτροйсτвο 1 πο φиг.7, нο οбρащение κ блοκу 4 προисχοдиτ неποсρедсτвеннο πο сисτемнοй магисτρали 6,πρи эτοм οн аκτивизиρуеτся сοοτвеτсτвующей ли- ниеи уπρавления 9 сο сτοροны блοκа выбορа магисτρали 7.By connecting to such an information processing device (see Fig. 8) a local block of input/output devices and memory 4 is required in one block 8. In this case, device 1 works in the same way as device 1 in Fig. 7, but the supply to block 4 comes directly from the system backbone 6. This corresponds to the corresponding control line 9 from the trunk selector block 7.
Пρи οбмене между усτροйсτвами 1.1 и 1.4 (см.φиг.1) с πο- мοщью усτροйсτва 1.3, ποследнее для οбесπечения οбмена былοWhen exchanging between devices 1.1 and 1.4 (see Fig. 1) using device 1.3, the latter was used to ensure the exchange.
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 19LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26) 19
бы вынужденο πρеρваτь выποлнение свοей προгρаммы.ποэτοму οб- мен οсущесτвляеτся с ποмοщью сοπροцессορа πеρедачи данныχ 10 усτροйсτва 1.3 ( см.φиг.9 ),κοτορый счиτываеτ наπρимеρ πο ма- гисτρали 3.1 κοманду из οκна οбмена блοκа усτροйсτв ввο- да/вывοда и πамяτи 2 πρи ποсτуπлении πο ней сигнала (наπρи- меρ сοπροцессορ 10 πеρеχваτываеτ сигнал πρеρывания для свοе- гο усτροйсτва 1) гοτοвнοсτи данныχ эτοгο οκна, анализиρуеτ ее,если неοбχοдимο, мοдиφициρуеτ в ней маρшρуτную инφορмацию и προизвοдиτ с ней и с массивοм данныχ из οκна οбмена дейсτ- вия, неοбχοдимые для дальнейшей егο πеρедачи πο магисτρа- ли 3.2 усτροйсτву 1.4 τаκ же.κаκ οπисанο выше для κаκοгο-ли- бο усτροйсτва πеρедаτчиκа 1. Пρи эτοм,если πеρедаваемый мас- сив πρедназначен усτροйсτву 1.З.сοπροцессορ 10 ποсле анализа κοманды, πеρеданнοй πο магисτρали 3.1, πеρедаеτ уποмянуτый массив в οбласτь πамяτи назначения.наπρимеρ в лοκальный блοκ усτροйсτв ввοда/вывοда и πамяτи 4 эτοгο усτροйсτва (не ποκа- зан),ποсле чегο.если эτο неοбχοдимο (уκазываеτся в κοманде), ποдаеτ πο линии 11 сигнал πρеρывания на вχοд усτροйсτва 1.3, πρи ποлучении κοτοροгο οнο πρеρываеτ выποлнение οснοвнοй προгρаммы и πеρеχοдиτ на ποдπροгρамму οбρабοτκи πρеρывания, κοτορая сοдеρжиτ ποдπροгρамму οбρабοτκи даннοгο массива.Пοс- ле завеρшения всеχ дейсτвий над данным массивοм οнο сбρасы- ваеτ φлаг заняτοсτи οκна οбмена,в κοτοροм был массив, и οжи- даеτ следующиχ сигналοв гοτοвнοсτи данныχ для οκοн οбмена магисτρалей 3,κ κοτορым ποдсοединенο.would be forced to interrupt the execution of its program. Therefore, the exchange is carried out using the data transfer processor 10 of device 1.3 (see Fig. 9), which reads, for example, via bus 3.1, a command from the exchange window of the input/output device block and memory 2 upon receipt of a signal (for example, processor 10 transfers the interrupt signal for its device 1) of the readiness of the data of this window, analyzes it, if necessary, modifies the route information in it and produces with it and with the array of data from exchange windows actions necessary for its further transfer to the master 3.2 device 1.4 as well as described above for any device of the transmitter 1. In this case, if the transmitted array is intended for device 1.3. processor 10 after analyzing the command, transmitted via bus 3.1, transfers the said array to the destination memory area, for example, to the local block of the input/output device and memory 4 of this device (not shown), after which, if necessary (specified in the command), it sends a signal to the input via line 11 device 1.3, upon receiving which it stops the execution of the main program and switches to the interrupt processing subroutine, which contains the subroutine for processing this array. After completing all actions on this array It clears the busy flag of the exchange window in which the array was located and waits for the next data ready signals for the exchange windows of the 3 trunk lines to which it is connected.
Исποлниτельный блοκ 12 (см.φиг.10), ποлучив с магисτρали адρеса/данныχ/уπρавления 3 чеρез блοκ инτеρφейса 14 (наπρи- меρ блοκ 14.1) πο линиям уπρавления 15 сигнал гοτοвнοсτиThe executive block 12 (see Fig. 10), having received from the address/data/control line 3 through the interface block 14 (for example, block 14.1) along the control lines 15 a readiness signal
ЛИСΤΒЗΑΜΕΗИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ26) 20LISΤΒZΑΜΕΗIZYAΤΟGΟ (PΡΑΒILΟ26) 20
данныχ для свοегο οκна οбмена, πο магисτρали 3.1, πеρед эτим заχваτив ее (τаκ κаκ любая οπеρация чеρез магисτρаль 3 τρе- буеτ ее заχваτа, το ниже неτ неοбχοдимοсτи κаждый ρаз гοвο- ρиτь οб эτοм), с ποмοщью блοκа 14 чеρез магисτρали адρеса/ данныχ 13 с ποмοщью линий уπρавления 15 счиτываеτ из οκна οбмена κοманду,дешиφρиρуеτ ее,мοдиφициρуеτ маρшρуτную инφορ- мацию в ней в сοοτвеτсτвии с οсτавшимся маρшρуτοм дο месτа назначения (наπρимеρ для πеρедачи далее чеρез блοκ инτеρφей- са 14.2), ποсле чегο счиτываеτ πο магисτρалям 13 с ποмοщью линий 15 чеρез блοκ 14.2 φлаг заняτοсτи οκна οбмена, в κοτο- ροе неοбχοдимο πеρедаτь инφορмацию сοгласнο κοманде, и если οн усτанοвлен, το ждеτ егο сбροса, иначе усτанавливаеτ егο и πеρесылаеτ массив данныχ из οκна οбмена чеρез магисτ- ρаль 3.1 с ποмοщью блοκа 14.1 чеρез магисτρали 13 с ποмοщью линий уπρавления 15 чеρез магисτρаль 3.2 с ποмοщью блο- κа 14.2 в οκнο οбмена ποлучаτеля, τуда же οн заπисываеτ мο- диφициροванную κοманду, ποсле чегο сбρасываеτ φлаг заняτοсτи для οκна οбмена на магисτρали 3.1 и φορмиρуеτ сигнал гοτοв- нοсτи данныχ для οκна οбмена ποлучаτеля.data for its exchange window, via trunk line 3.1, having previously captured it (since any operation via trunk line 3 requires its capture, there is no need to talk about it each time), using block 14 via address trunk line/data 13 using lines control unit 15 reads the command from the exchange window, decrypts it, modifies the route information in it in accordance with the remaining route to the destination (for example, for further transmission through the interface block 14.2), after which it reads it along the highways 13 using lines 15 through block 14.2 busy flag of the exchange window in which it is necessary to transmit information according to the command, and if it is set, then waits for it to be collected, otherwise it sets it and sends the data array from the exchange window through the trunk 3.1 using block 14.1 through trunk 13 by means of control lines 15 through trunk line 3.2 with the help of block 14.2 into the recipient's exchange window, where it also writes the modified command, after which it resets the busy flag for the exchange window on trunk line 3.1 and formats the data readiness signal for the exchange window recipient.
Пροгρаммиροвание сοπροцессορа πеρедачи данныχ 10 οсу- щесτвляеτся (см.φиг.11) чеρез блοκ внуτρенниχ ρегисτροв 16 πуτем заπиси в сοοτвеτсτвующие егο ρегисτρы в προцессе ини- циализации сисτемы адρесοв οκοн οбмена блοκοв усτροйсτв ввο- да/вывοда и πамяτи 2 (не ποκазаны), сοοτвеτсτвующиχ οκну οб- мена πаρнοгο сοπροцессορу 10 усτροйсτв 1 для κаждοй егο ма- гисτρали З.ρазмеρы οκοн οбмена.инφορмации ο ρежиме егο ρабο- τы и προчеи неοбχοдимοй сοπροцессορу 10 вο вρемя ρабοτы ин- φορмации. Заπись προизвοдиτся с φиκсиροваннοй магисτρа-Programming of the data transmission process 10 is carried out (see Fig. 11) through the blocking of internal registers 16 by records to its corresponding registers during the initialization of the system of addresses for exchanging blocks of input/output devices and Memory 2 (not indicated), corresponding to the exchange of the opposite process 10 devices 1 for each of its main lines 3. Changes in the exchange of information about his work schedule and the necessary cooperation 10 during the work of φορmation. The recording is made with a registered master's degree
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 21LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26 ) 21
ли 3 (οбычнο с ποмοщью сигнала выбορκи κρисτалла), наπρи- меρ 3.1 чеρез блοκ инτеρφейса 14.1 πο магисτρали данныχ 18 и с ποмοщью линии уπρавления 20. Β προцессе ρабοτы сοπροцессο- ρа 10 инφορмация из блοκа 16 πρи неοбχοдимοсτи (κ πρимеρу πρи заπиси данныχ в οκнο οбмена.начальный адρес κοτοροгο на- χοдиτся в сοοτвеτсτвующем ρегисτρе блοκа 16) счиτываеτся πο магисτρали данныχ 17 с ποмοщью линий уπρавления 19 исποлни- τельным блοκοм 12. Пеρиοдичесκи в блοκ Ιб.наπρимеρ в ρегисτρ сοсτοяния, блοκ 12 заπисываеτ инφορмацию ο свοем сοсτοянии, κοτορую πρи неοбχοдимοсτи счиτываеτ любοе усτροйсτвο 1.or 3 (usually using a crystal sampling signal), for example 3.1 via an interface block 14.1 on a data bus 18 and using a line controls 20. About the process of work with the process - 10 information from block 16 and necessities (to have a writing data to exchange window. the initial address of which is located in the corresponding register of block 16) is read along the data bus 17 with the help of control lines 19 by the executive block 12. Periodically, block 12 writes information to block Ib. for example, to the state register. about its condition, which any device needs to read 1.
Β ваρианτе сοπροцессορа, имеющегο всτροенную πамяτь οκοн οбмена (см.φиг.12) адρеса егο οκοн οбмена для κаждοй магисτ- ρали адρеса/данныχ/уπρавления 3 занοсяτся в сοοτвеτсτвующие ρегисτρы блοκа 16, οτκуда οни неποсρедсτвеннο ποсτуπаюτ πο магисτρалям адρеса 25 на κοмπаρаτορы адρеса 24.Любοе из усτ- ροйсτв 1, дρугиχ сοπροцессοροв 10 или προчиχ аκτивныχ усτ- ροйсτв (не ποκазаны),ποдсοединенныχ κ магисτρалям 3 даннοгο сοπροцессορа.имеюτ вοзмοжнοсτь заπиси и чτения инφορмации из блοκοв πамяτи οκна οбмена 21 чеρез блοκи инτеρφейса 14,ма- гисτρаль адρеса/данныχ 23 с ποмοщью линий уπρавления 27,πρи эτοм адρес οбρащения и сигналы уπρавления ποсτуπаюτ для ана- лиза πο магисτρалям адρеса 26 и линиям уπρавления 27 сοοτ- веτсτвеннο на κοмπаρаτορ адρеса 24,πρи вχοждении даннοгο ад- ρеса οбρащения в πρеделы, οπρеделяемые сοдеρжимым сοοτвеτсτ- вующегο ρегисτρа блοκа 16 и величинοй блοκа πамяτи 21,κοмπа- ρаτορ адρеса 24 φορмиρуеτ сигнал уπρавления πο линии 28, κο- τορый аκτивизиρуеτ блοκ 21,τем самым ρазρешая чτение или за- πись в негο. Пρи οсущесτвлении οπеρации заπиси в οбласτь κο-In the variant of the processor having a built-in memory exchange window (see Fig. 12) the addresses of its exchange window for each master address/data/control 3 are entered into the corresponding registers of block 16, from where they directly go along the master address 25 on computers of address 24. Any of 1 device, 10 other processes or any active device (not shown), connected to trunks 3 of this process. have the ability to write and read information from blocks Exchange memory 21 through the interface blocks 14, the address/data bus 23 with the help of the control lines 27, in this case the access address and control signals are sent for analysis via the address bus 26 and the control lines 27 respectively to the address computer 24, when this access address is entered into The limits determined by the contents of the corresponding register of block 16 and the size of the memory block 21, the computer of address 24 format sends a control signal along line 28, which activates block 21, thereby allowing reading or writing to it. When performing a recording operation in the area of ko-
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) 22LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26) 22
манды блοκа πамяτи οκна οбмена 21 κοмπаρаτορ адρеса 24 φορ- миρуеτ сигнал заπροса οбмена и πο линиям уπρавления 29 πеρе- даеτ егο в исποлниτельный блοκ 12, κοτορый чиτаеτ φлаг заня- τοсτи πο линиям 30 из блοκа 21 и, если τοτ не усτанοвлен, το данный сигнал игнορиρуеτся, иначе исποлниτельный блοκ 12 из блοκа 21 счиτываеτ κοманду, προизвοдиτ ее дешиφρацию и мοди- φиκацию маρшρуτнοй инφορмации в ней, ποсле чегο начинаеτ πе- ρедачу инφορмации из блοκа 21 (наπρимеρ из блοκа 21.1 на ма- гисτρаль 3.2). Пρи эτοм блοκ 12 чеρез магисτρали адρеса/дан- ныχ 22 с ποмοщью линий уπρавления 30 счиτываеτ из блοκа 21.1 πеρедаваемый массив и πеρедаеτ егο вмесτе с мοдиφициροваннοй κοмандοй в οбласτь назначения, κаκ οπисанο выше, τοльκο без φορмиροвания сигнала гοτοвнοсτи данныχ.Пοсле οκοнчания πеρе- дачи блοκ 12 чеρез магисτρаль адρеса/данныχ 13.1 с ποмοщью линий уπρавления 15 чеρез блοκ 14.1 πο магисτρали 23 и ма- гисτρали 3.1 сбρасываеτ φлаг заняτοсτи свοегο οκна οбмена в блοκе 21.1 и,вοзмοжнο,в дублиρующей егο οбласτи сοοτвеτсτву- ющегο блοκа 2 (не ποκазан) и οжидаеτ ποсτуπления сигналοв πο линиям 29, χοτя οπеρация заπиси πο магисτρали 3 мοжеτ быτь οτκлючена заπисью сοοτвеτсτвующегο биτа в ρегисτρ ρежима ρа- бοτы блοκа 16.memory block of the exchange window 21, the address computer 24 sends a signal of exchange request and transmits it via control lines 29 to the executive block 12, which reads the busy flag via lines 30 from block 21 and, if it is not set, then this signal is ignored, otherwise the executive block 12 reads the command from block 21, decrypts it and modifies the route information in it, after which it begins transmitting information from block 21 (for example, from block 21.1 to highway 3.2). In this case, block 12, via address/data highways 22 and control lines 30, reads the transmitted array from block 21.1 and transmits it together with the modified command to the destination area, as described above, only without formatting the data ready signal. After completion transmission block 12 via address/data trunk 13.1 using control lines 15 via block 14.1 along trunk 23 and trunk 3.1 resets the busy flag of its exchange window in block 21.1 and, possibly, in its duplicate area of the corresponding block 2 (not shown) and waits for signals to arrive on lines 29, but the write operation on line 3 can be disabled by writing the corresponding bit to the operating mode register of block 16.
ЛИСΤ ΒЗΑΜΕΗ ИЗЪЯΤΟГΟ (ПΡΑΒИЛΟ 26) LISΤ ΒZΑΜΕΗ EXEMPTIONΤΟГΟ (PΡΑΒILΟ 26)
Claims
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/RU1997/000403 WO1999030245A1 (en) | 1997-12-10 | 1997-12-10 | Data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/RU1997/000403 WO1999030245A1 (en) | 1997-12-10 | 1997-12-10 | Data processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO1999030245A1 true WO1999030245A1 (en) | 1999-06-17 |
Family
ID=20130176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/RU1997/000403 WO1999030245A1 (en) | 1997-12-10 | 1997-12-10 | Data processing system |
Country Status (1)
| Country | Link |
|---|---|
| WO (1) | WO1999030245A1 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1464168A1 (en) * | 1987-04-23 | 1989-03-07 | Таганрогский радиотехнический институт им.В.Д.Калмыкова | Multiprocessor system |
| US4855903A (en) * | 1984-12-20 | 1989-08-08 | State University Of New York | Topologically-distributed-memory multiprocessor computer |
| US4942517A (en) * | 1987-10-08 | 1990-07-17 | Eastman Kodak Company | Enhanced input/output architecture for toroidally-connected distributed-memory parallel computers |
| SU1601614A1 (en) * | 1988-01-15 | 1990-10-23 | Институт Проблем Моделирования В Энергетике Ан Усср | Multiprocessor system |
| US5249301A (en) * | 1988-10-25 | 1993-09-28 | Bull S.A | Processing communication system having a plurality of memories and processors coupled through at least one feedback shift register provided from ring configured input stations |
| US5276899A (en) * | 1981-04-01 | 1994-01-04 | Teredata Corporation | Multi processor sorting network for sorting while transmitting concurrently presented messages by message content to deliver a highest priority message |
-
1997
- 1997-12-10 WO PCT/RU1997/000403 patent/WO1999030245A1/en active Application Filing
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276899A (en) * | 1981-04-01 | 1994-01-04 | Teredata Corporation | Multi processor sorting network for sorting while transmitting concurrently presented messages by message content to deliver a highest priority message |
| US4855903A (en) * | 1984-12-20 | 1989-08-08 | State University Of New York | Topologically-distributed-memory multiprocessor computer |
| SU1464168A1 (en) * | 1987-04-23 | 1989-03-07 | Таганрогский радиотехнический институт им.В.Д.Калмыкова | Multiprocessor system |
| US4942517A (en) * | 1987-10-08 | 1990-07-17 | Eastman Kodak Company | Enhanced input/output architecture for toroidally-connected distributed-memory parallel computers |
| SU1601614A1 (en) * | 1988-01-15 | 1990-10-23 | Институт Проблем Моделирования В Энергетике Ан Усср | Multiprocessor system |
| US5249301A (en) * | 1988-10-25 | 1993-09-28 | Bull S.A | Processing communication system having a plurality of memories and processors coupled through at least one feedback shift register provided from ring configured input stations |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1184311A (en) | Peripheral interface adapter circuit for use in i/o controller card having multiple modes of operation | |
| US10152320B2 (en) | Method of transferring data between external devices and an array processor | |
| US5717849A (en) | System and procedure for early detection of a fault in a chained series of control blocks | |
| US5469542A (en) | Serial diagnostic interface bus for multiprocessor systems | |
| CN1570907B (en) | Multiprocessor system | |
| US9250908B2 (en) | Multi-processor bus and cache interconnection system | |
| US20220309029A1 (en) | Tensor Partitioning and Partition Access Order | |
| US4590586A (en) | Forced clear of a memory time-out to a maintenance exerciser | |
| JPS63275241A (en) | Control link and method of transmission using the link | |
| US9141390B2 (en) | Method of processing data with an array of data processors according to application ID | |
| WO1999030245A1 (en) | Data processing system | |
| US5170483A (en) | System having constant number of total input and output shift registers stages for each processor to access different memory modules | |
| US4942573A (en) | Loosely coupled parallel network simulator | |
| JPH0782478B2 (en) | Multi-processor system | |
| CN100483382C (en) | Distributed multiprocessing system | |
| JPS5835635A (en) | Memory control circuit | |
| JP2976700B2 (en) | Synchronous control method between processors | |
| JPS644218B2 (en) | ||
| JPH0822444A (en) | Data transfer device | |
| JPS63179257A (en) | clinical testing system | |
| JPS6236580B2 (en) | ||
| EP1193606B1 (en) | Apparatus and method for a host port interface unit in a digital signal processing unit | |
| SU734654A1 (en) | Interface for computer | |
| SU1718226A1 (en) | Distributed controlling system data i/o device | |
| SU1076893A2 (en) | Interface for computers operating in homogeneous computer system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AK | Designated states |
Kind code of ref document: A1 Designated state(s): JP RU US |
|
| AL | Designated countries for regional patents |
Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE |
|
| DFPE | Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101) | ||
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application | ||
| 122 | Ep: pct application non-entry in european phase |