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WO1999013581A1 - Schaltung zum erzeugen eines signals mit einstellbarer frequenz - Google Patents

Schaltung zum erzeugen eines signals mit einstellbarer frequenz Download PDF

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WO1999013581A1
WO1999013581A1 PCT/DE1998/002436 DE9802436W WO9913581A1 WO 1999013581 A1 WO1999013581 A1 WO 1999013581A1 DE 9802436 W DE9802436 W DE 9802436W WO 9913581 A1 WO9913581 A1 WO 9913581A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
cmp
comparison signal
comparison
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/DE1998/002436
Other languages
English (en)
French (fr)
Inventor
Ludwig Hofmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Siemens Corp
Original Assignee
Siemens AG
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, Siemens Corp filed Critical Siemens AG
Priority to EP98951179A priority Critical patent/EP1012981A1/de
Priority to JP2000511253A priority patent/JP2001516981A/ja
Publication of WO1999013581A1 publication Critical patent/WO1999013581A1/de
Priority to US09/523,235 priority patent/US6233296B1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter

Definitions

  • the invention relates to a circuit for generating a signal with an adjustable frequency.
  • the invention is intended for generating a high-frequency signal, as is required, for example, in radio transmission devices, cordless telephones, mobile telephones and other transmission devices and systems.
  • the possibility provided by the invention of adjusting the frequency of the generated signal can be used, for example, for frequency and / or phase modulation of the generated signal.
  • DDS direct digital synthesizing
  • This digital synthesis circuit has an accumulator, that is to say a clocked, feedback-coupled, storing sum, the number range of which is cycled through.
  • the cycle time depends on the clock frequency and the size of an added value.
  • the current number of counts of the accumulator is output to a look-up table in order to generate data values from the number range, which is run through like a saw tooth, which form a sine curve.
  • the data values generated by the look-up table are processed by a digital / analog Converted converter into an analog, sinusoidal output signal of the digital synthesis circuit.
  • the output signal of such a digital synthesis circuit has a relatively poor spectral purity, since the resolution of the digital / analog converter is limited. Furthermore, a high component expenditure for the look-up table and the digital / analog converter is required, which is all the higher the higher / demands are placed on the signal quality. Finally, the D ⁇ g ⁇ tal / i ⁇ nalog converter in particular has a relatively high power consumption and is difficult to integrate, which is disadvantageous for use in battery-operated devices, such as cell phones.
  • the invention is based on the basic idea of using a controlled oscillator for generating the output signal, which is tracked in a control loop similar to a PLL loop (phase locked loop).
  • the invention makes use of the knowledge that in such a control loop, instead of a complex digital synthesis circuit, a much simpler comparison signal emulation, which generates a digital comparison signal from an add value signal and a clock signal, can be used.
  • the circuit according to the invention has a high quality of output signal because this is generated by the controlled oscillator with high spectral purity and a precisely controlled frequency. Despite this high ordeal is only a relatively small amount of components is required, and the circuit can be easily integrated because of the high digital component. In particular, no digital / analog converter is required because the comparison signal is a digital signal.
  • a signal is understood to be any signal or signal bundle from which digital values can be derived.
  • a digital signal can therefore have a plurality of partial signals which are each transmitted on one line of a parallel data transmission path. Each partial signal then defines a bit from a digital data word at any point in time.
  • the digital comparison signal is preferably a binary signal with a width of one bit. Such a signal is sufficient to transmit the required frequency information.
  • the circuit is then particularly simple.
  • the comparison signal device has an accumulator clocked with the clock signal, the comparison signal being derived from the number of the accumulator.
  • an accumulator can be easily integrated as a fully digital component. No analog components such as digital / analog converters are preferably provided.
  • the comparison signal is derived from the most significant bit of the accumulator or from an overflow information from the accumulator.
  • the circuit is particularly simple if no further information about the counter status of the accumulator is used to derive the comparison signal.
  • the comparison signal in particular if it is several bits wide, is determined in a more complex manner from the number of the accumulator. For this purpose, for example, several high-value bits of this counter reading can be used.
  • a controllable delay-emitting device is preferably provided, which determines the comparison signal as a function of the number of the accumulator.
  • the delay time of the controllable delay device can be limited to a maximum of one cycle duration of the clock signal or to other values.
  • the delay device is controlled by a random device in preferred embodiments.
  • information about error or / deviation values of previous periods or half-waves of the comparison signal is used to control the delay device (or generally to generate the comparison signal).
  • a particularly effective shift and filtering of interference frequency components is possible.
  • the clock signal of the comparison signal device is derived from the oscillator signal of the controlled oscillator by a frequency divider.
  • the comparison signal device is then operated with a clock which is much lower than the output signal, as a result of which the power consumption of the comparison signal device and the demands placed on it are reduced.
  • the controlled oscillator is preferably a voltage-controlled oscillator, which can be constructed, for example, with capacitance diodes.
  • 5 and 6 each show an exemplary frequency spectrum.
  • a digital add value signal ADD which determines the frequency of the output signal OUT, is present at an add value input 12 of a digital comparison signal device 10.
  • the comparison signal device 10 the function of which will be described in more detail below, also has a clock input 14 and an output 16 for a comparison signal CMP.
  • a reference oscillator 18 is designed as a quartz oscillator and outputs a reference signal REF with a constant frequency.
  • the reference signal REF and the comparison signal CMP are present at the inputs of a phase comparator 20.
  • the phase comparator 20 compares the phase positions of the two signals CMP and REF and generates an analog tuning signal TUNE, which reproduces the result of the comparison.
  • the / tuning signal TUNE of the phase comparator 20 is applied to a control input 26 of a voltage-controlled oscillator 24 via a low-pass filter 22.
  • the voltage-controlled oscillator 24 generates a sinusoidal oscillator signal OSC which, on the one hand, serves as the output signal OUT of the entire circuit and, on the other hand, is fed to a clock form circuit 28.
  • the output signal OUT can, for example, have a frequency of 900 MHz and be a modulator or a transmitter of a mobile phone.
  • the clock form circuit 28 is designed as a limiting amplifier and generates a rectangular clock signal CLK from the oscillator signal OSC, which is applied to the clock input 14 of the comparison signal device 10.
  • the oscillator signal OSC can be used directly as the clock signal CLK, so that the clock form circuit 28 is omitted.
  • the oscillator 24 is constructed in such a way that it directly generates both the output signal OUT and the clock signal CLK, each with a different signal form but with the same frequency.
  • the voltage-controlled oscillator 24 is tracked in the manner of a PLL loop (phase locked loop) in such a way that the frequencies of the signals CMP and REF match.
  • the comparison signal device 10 acts as a remotely adjustable frequency divider, wherein different, even fractional, frequency sub-factors can be set via the addition value 12.
  • the clock form circuit 28 has a frequency divider in order to derive the clock signal CLK for the comparison signal device 10 from the oscillator signal OSC with a fixed division ratio.
  • the frequency of the reference oscillator 18 is also lower by this division ratio.
  • the comparison signal device 10 need only be designed for lower clock frequencies, and it has a correspondingly lower power consumption.
  • the comparison signal device 10 contains an accumulator 30.
  • the accumulator 30 is designed as a storing summer with an adder 32 and a clocked buffer 36 (latch). Buffer 36 is connected to one via an n-bit connection 34 Output of adder 32 connected. A digital output value of the buffer 36 is fed back to an input of the adder 32 by means of an n-bit feedback coupling 38. The other input of the adder 32 forms the add value output 12 of the comparison signal device 10.
  • the bit width of the add value input 12 can be smaller than the bit width of the other components of the accumulator 30.
  • the most significant bit MSB of the digital output value of the buffer 36 which is also referred to as the most significant bit MSB of the accumulator 30, is applied to a compensation device 40, the function of which is explained below.
  • the compensation device 40 supplies the 1-bit wide digital comparison signal CMP as the output value.
  • the accumulator 30 m adds a clock pulse determined by the clock signal CLK to the additive value present at the add value 12 to the current payer status held in the buffer 36.
  • the adding area of the accumulator 30 is run through cyclically, any overflows that may occur are not taken into account.
  • the duration of a complete pass through the add region of the accumulator 30 is proportional to the word width of the accumulator 30 and inversely proportional to the clock frequency f CL and the applied add value.
  • the Frequency f MSB is equal to the frequency of the add range sweeps.
  • the frequency information that can be derived from the output values of the accumulator 30 is therefore already contained in the most significant bit MSB.
  • the following relationship applies to the frequency f MS B:
  • the frequency f MS B (and thus the frequency sub-factor of the comparison signal device 10) can be varied very quickly and in fine steps.
  • the compensating direction 40 is dispensed with, and the value of the most significant bit MSB of the accumulator 30 is used directly as a comparison signal CMP.
  • the most significant bit MSB changes its value only at a point in time which is shifted by up to one period of the clock signal CLK in relation to the "correct" point in time in a continuously running payment process.
  • the change of the MSB had to be a (hypothetical) continuous Payment will be made almost immediately after time t.
  • the MSB only changes with the next active clock edge, i.e. with a delay of almost one clock period, with the number of digits jumping to 84FFFFFF in hexadecimal. Because of this quantization error, the signal em defined by the most significant bit MSB has jitter (jittermg) for up to one clock period.
  • this tremor is not critical since the fluctuations spread quickly and quasi-randomly over the entire possible range.
  • the trembling then causes correspondingly rapid fluctuations in the tuning signal TUNE of the phase comparator 20, which are filtered out by the low-pass filter 22 in the control loop and thus do not affect the quality of the output signal OUT.
  • the time offset of the changeover point of the bit MSB changes cyclically and relatively slowly between the possible limit values with respect to the “correct” time point, with a sudden changeover occurring when a limit value is reached.
  • the output signal OUT has, for example, the frequency spectrum illustrated in FIG. 3, in which, in addition to a useful signal component 42, interference signal components 44 are also present.
  • the compensating device 40 is provided in the exemplary embodiment according to FIG. 2, which generates the binary comparison signal CMP from the signal defined by the most significant bit MSB.
  • the task of the compensation device 40 is to shift the switching times of the most significant bit MSB in such a way that, in all operating states, the interference spectrum generated by the quantization jitter shifts a high frequency range which can be filtered out by the low-pass filter 22 in the phase-locked loop .
  • the compensation device 40 or the delay device 46 contained therein or the random device 48 is clocked with a higher clock than the clock which is fed to the accumulator 30, in particular the clocking is carried out with a multiple of the clock of the accumulator 30.
  • a frequency divider can be connected between clock circuit 14 and accumulator 30.
  • the clocking of the accumulator 30 can take place either independently or as a function of the clocking of the compensating device 40 or the delaying device 46 or random device 48 contained therein.
  • the compensation device 40 has a delay device 46 and a random device 48.
  • the delay device 46 is used to delay the signal defined by the most significant bit MSB by a maximum of one time dependent on a delay signal DLY Period of the clock signal CLK.
  • the delay device 46 is designed here as a D flip-flop clocked by the delay signal DLY, at whose data input the signal defined by the most significant bit MSB is present.
  • the random device 48 which is designed here as a polynomial pseudo random generator by means of a feedback shift register, generates the delay signal DLY. For this purpose, the random device 48 receives the clock signal CLK and possibly a further clock signal with a higher frequency.
  • the compensation device 40 causes an additional, irregular dithering of the comparison signal CMP compared to the signal defined by the most significant bit MSB. This prevents low-frequency interference components from being generated in the accumulator 30 by the time-discrete scanning in unfavorable operating situations.
  • the compensation device 40 is illustrated once again in FIG. 5 and FIG. 6, which show frequency spectra of the interference signal component 50 of the tuning signal TUNE.
  • the interference signal component 50 according to FIG. 5 has a low frequency and lies in the pass band of the low-pass filter 22 indicated by the characteristic curve 52
  • the interference signal portion 50 forms a high-frequency interference spectrum according to FIG. 6, which lies far outside the control bandwidth of the phase locked loop and is filtered out by the low-pass filter 22.
  • the compensation device 40 does not randomly tremble the signal defined by the most significant bit MSB, but deliberately delays it as a function of the quantization errors of previous cycles or change of the comparison signal CMP. This is to achieve a reliable shift of all interference frequency components at higher frequencies.
  • the compensating device 40 receives information about the quantization errors that have occurred, for example an error signal that is derived from several high-quality bits of the buffer 36 in the accumulator 30. If, for example, there has been a large temporal shift in the previous signal cycle between the "correct" point of change of the payer's level with an (assumed) continuous payment method and the actual change of the comparison signal CMP (this
  • Shift is composed of the quantization error and the delay inserted by the compensating device 40), so only a short delay is inserted in the current signal cycle. Conversely, longer delay tents are selected (possibly also more than one clock cycle) if the previous shift times were shorter than a predetermined mean.
  • the compensation device 40 can also generate a change in the comparison signal CMP in time before the corresponding change of the most significant bit MSB of the accumulator 30.
  • the information required for this which indicates that the most significant bit MSB of the accumulator 30 is about to change, can be derived from the number of the accumulator 30.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Eine Schaltung zum Erzeugen eines Signals (OUT) mit einstellbarer Frequenz enthält einen Referenzoszillator (18) zum Erzeugen eines Referenzsignals (REF), eine Vergleichssignaleinrichtung (10) mit einem Addierwerteingang (12) und einem Takteingang (14) zum Erzeugen eines digitalen Vergleichssignals (CMP), dessen Frequenz von einem am Addierwerteingang (12) anliegenden Addierwertsignal (ADD) sowie von einem am Takteingang (14) anliegenden Taktsignal (CLK) abhängt, einen Phasenvergleicher (20) zum Erzeugen eines Abstimmsignals (TUNE) in Abhängigkeit von dem Ergebnis eines Vergleichs der Phase des Referenzsignals (REF) mit der Phase des Vergleichssignals (CMP), und einen in Abhängigkeit von dem Abstimmsignal (TUNE) gesteuerten Oszillator (24) zum Erzeugen des Ausgangssignals (OUT) sowie eines Oszillatorsignals (OSC), aus dem das am Takteingang (14) der Vergleichssignaleinrichtung (10) anliegende Taktsignal (CLK) ableitbar ist. Eine Ausgleichseinrichtung (40) ist vorgesehen, die das Vergleichssignal (CMP) in Abhängigkeit von dem aktuellen Zählerstand eines in der Vergleichssignaleinrichtung (10) vorhandenen Akkumulators (30) sowie von mindestens einem Fehlerwert mindestens einer früheren Periode oder Halbwelle des Vergleichssignals bestimmt. Die Ausgleichseinrichtung (40) weist eine steuerbare Verzögerungseinrichtung (46) auf, die z.B. durch eine Zufallseinrichtung (48) oder in Abhängigkeit von den Quantisierungsfehlern bisheriger Zyklen oder Wechsel des Vergleichssignals (CMP) gesteuert wird. Durch die erfindungsgemässe Schaltung wird ein Signal hoher Güte erzeugt. Dennoch weist die Schaltung einen geringen Stromverbrauch und Bauteilaufwand auf und ist gut integrierbar.

Description

Beschreibung
Schaltung zum Erzeugen eines Signals mit einstellbarer Frequenz
Die Erfindung betrifft eine Schaltung zum Erzeugen eines Signals mit einstellbarer Frequenz. Insbesondere ist die Erfindung zum Erzeugen eines Hochfrequenzsignals vorgesehen, wie es beispielsweise bei Funkubertragungsgeraten, schnurlosen Telefonen, Mobiltelefonen und sonstigen Ubertragungsgeraten und -Systemen benotigt wird. Die durch die Erfindung bereitgestellte Möglichkeit, die Frequenz des erzeugten Signals einzustellen, kann beispielsweise zur Frequenz- und/oder Phasenmodulation des erzeugten Signals verwendet werden. Ferner kann das erzeugte Signal als (unmoduliertes) Tragersignal dienen, dessen Frequenz im Sinne einer automatischen Frequenzregelung (AFC = automatic frequency control) unabhängig von sich ändernden Betriebsbedingungen (Versorgungsspannung, Temperatur etc.) stabil gehalten wird.
Es ist bekannt, ein Signal mit einstellbarer Frequenz mittels einer Digitalsynthese-Schaltung zu erzeugen. Eine solche Schaltung, die auch als DDS-Schaltung (DDS = direct digital synthesizing) bezeichnet wird, ist beispielsweise in dem un- ter der Typenbezeichnung AD7008 vertriebenen Baustein der Firma /Analog Devices enthalten.
Diese Digitalsynthese-Schaltung weist einen Akkumulator auf, also einen getakteten, ruckgekoppelten, speichernden Sum ie- rer, dessen Zahlbereich zyklisch durchlaufen wird. Die Zyklusdauer hangt von der Taktfrequenz sowie von der Große eines angelegten Addierwertes ab. Der jeweils aktuelle Zahlerstand des Akkumulators wird an eine Look-up-Tabelle ausgegeben, um aus dem sagezahnartig durchlaufenen Zahlbereich Datenwerte zu erzeugen, die eine Sinuskurve bilden. Die von der Look-up- Tabelle erzeugten Datenwerte werden von einem Digital/Analog- Wandler in ein analoges, sinusförmiges Ausgangssignal der Digitalsynthese-Schaltung umgewandelt .
Das Ausgangssignal einer derartigen Digitalsynthese-Schaltung weist jedoch eine relativ schlechte spektrale Reinheit auf, da die Auflösung des Digital/Analog-Wandlers begrenzt ist. Ferner ist ein hoher Bauteilaufwand für die Look-up-Tabelle und den Digital/Analog-Wandler erforderlich, der um so hoher ist, j e höhere /Anforderungen an die Signalqualltat gestellt werden. Schließlich hat insbesondere der Dιgιtal/i\nalog-Wand- ler einen relativ hohen Stromverbrauch und ist schlecht integrierbar, was für eine Verwendung in batteriebetriebenen Geraten, wie beispielsweise Mobiltelefonen, nachteilig ist.
Es ist demgemäß Aufgabe der Erfindung, die genannten Nachteile zu vermeiden und eine Schaltung zum Erzeugen eines Signals mit einstellbarer Frequenz bereitzustellen, die ein Ausgangssignal hoher Gute erzeugt, geringen Stromverbrauch und Bauteilaufwand aufweist sowie gut integrierbar ist.
Erfmdungsgemaß wird diese Aufgabe durch eine Schaltung mit den Merkmalen des /Anspruchs 1 gelost.
Die Erfindung geht von der Grundidee aus, zum Erzeugen des Ausgangssignals einen gesteuerten Oszillator zu verwenden, der m einem Regelkreis ähnlich einer PLL-Schleife (phase locked loop) nachgefuhrt wird. Dabei nutzt die Erfindung die Erkenntnis, daß in einem derartigen Regelkreis statt einer komplexen Digitalsynthese-Schaltung eine sehr viel einfachere Vergleichssignalemπchtung, die aus einem Addierwertsignal und einem Taktsignal ein digitales Vergleichssignal erzeugt, verwendet werden kann.
Die erfmdungsgemaße Schaltung weist eine hohe Qualltat des Ausgangssignals auf, weil dieses von dem gesteuerten Oszillator mit hoher spektraler Reinheit und einer genau geregelten Frequenz erzeugt wird. Trotz dieser hohen Qualltat ist nur ein relativ geringer Bauteilaufwand erforderlich, und die Schaltung ist wegen des hohen digitalen Anteils gut integrierbar. Insbesondere wird kein Digital/Analog-Wandler benotigt, weil das Vergleichssignal ein digitales Signal ist.
Im hier verwendeten Sinne wird als ein digitales Signal jedes Signal oder Signalbundel verstanden, aus dem sich digitale Werte ableiten lassen. Insbesondere kann ein digitales Signal daher mehrere Teilsignale aufweisen, die auf je einer Leitung eines parallelen Datenubertragungsweges übertragen werden. Jedes Teilsignal definiert dann zu jedem Zeitpunkt ein Bit aus einem digitalen Datenwort.
Vorzugsweise ist das digitale Vergleichssignal ein binares Signal mit einer Breite von einem Bit. Ein solches Signal reicht aus, um die benotigte Frequenzinformation zu übermitteln. Die Schaltung ist dann besonders einfach.
Die Vergleichssignalemrichtung weist in bevorzugten Ausfuh- rungsformen einen mit dem Taktsignal getakteten Akkumulator auf, wobei das Vergleichssignal aus dem Zahlerstand des Akkumulators abgeleitet ist. Ein derartiger Akkumulator ist als volldigitales Bauteil leicht integrierbar. Bevorzugt sind keine analogen Bauelemente wie Digital/Analog-Wandler vorge- sehen.
Das Vergleichssignal wird m bevorzugten Ausfuhrungsformen aus dem höchstwertigen Bit des Akkumulators oder aus einer ÜberlaufInformation des Akkumulators abgeleitet. Die Schal- tung ist besonders einfach, wenn keine weiteren Informationen über den Zahlerstand des Akkumulators zur Ableitung des Ver- gleichssignals herangezogen werden. In Ausfuhrungsalternati- ven wird jedoch das Vergleichssignal, insbesondere, wenn es mehrere Bit breit ist, auf komplexere Weise aus dem Zahler- stand des Akkumulators ermittelt. Dazu können zum Beispiel mehrere hoherwertige Bits dieses Zählerstands herangezogen werden. Um niederfrequente Storfrequenzanteile im Abstimmsignal, die bei ungunstigen Betπebszustanden auftreten können, m einen höheren Frequenzbereich zu verschieben, ist vorzugsweise eine steuerbare Verzogerungsemπchtung vorgesehen, die das Vergleichssignal m Abhängigkeit von dem Zahlerstand des Akkumulators bestimmt. Die Verzogerungszeit der steuerbaren Verzo- gerungsemπchtung kann auf maximal eine Zyklusdauer des Taktsignals oder auf andere Werte begrenzt sein.
Die Verzogerungseinrichtung wird m bevorzugten Ausfuhrungsformen von einer Zufallseinrichtung angesteuert. In anderen bevorzugten Ausfuhrungsformen werden zum Ansteuern der Verzogerungseinrichtung (oder allgemein zum Erzeugen des Ver- gleichssignals) Informationen über Fehler- oder /Abweichungswerte früherer Perioden oder Halbwellen des Vergleichssignals herangezogen. Bei diesen Ausfuhrungs formen ist eine besonders effektive Verschiebung und Filterung von Storfrequenzanteilen möglich.
In bevorzugten Ausfuhrungs formen wird das Taktsignal der Ver- gleichssignalemπchtung durch einen Frequenzteiler aus dem Oszillatorsignal des gesteuerten Oszillators abgeleitet. Die Vergleichssignalemrichtung wird dann mit einem gegenüber dem Ausgangssignal viel niedrigeren Takt betrieben, wodurch der Stromverbrauch der Vergleichssignalemrichtung und die an sie gestellten Anforderungen verringert werden.
Der gesteuerte Oszillator ist vorzugsweise ein spannungs- gesteuerter Oszillator, der beispielsweise mit Kapazitats- dioden aufgebaut sein kann.
Ein Ausfuhrungsbeispiel, das vom Erfinder gegenwartig als der beste Weg zum Ausfuhren der Erfindung angesehen wird, und mehrere Ausfuhrungsalternativen werden nun unter Hinweis auf die Zeichnungen genauer erläutert. Es stellen dar: FIG 1 ein Blockschaltbild eines Ausfuhrungsbeispiels der er- fmdungsgemaßen Schaltung,
FIG 2 ein Blockschaltbild einer Vergleichssignalemrichtung,
FIG 3 ein beispielhaftes Frequenzspektrum,
FIG 4 ein Blockschaltbild einer Ausgleichseinrichtung, und
FIG 5 und FIG 6 je ein beispielhaftes Frequenzspektrum.
Bei der FIG 1 gezeigten Schaltung zum Erzeugen eines im folgenden als Ausgangssignal bezeichneten Signals OUT mit einstellbarer Frequenz liegt ein digitales Addierwertsignal ADD, das die Frequenz des Ausgangssignals OUT bestimmt, an einem Addierwerteingang 12 einer digitalen Vergleichssignalemrichtung 10 an. Die Vergleichssignalemrichtung 10, deren Funktion unten noch genauer beschrieben wird, weist ferner einen Takteingang 14 sowie einen Ausgang 16 f r ein Ver- gleichssignal CMP auf.
Ein Referenzoszillator 18 ist als Quarzoszillator ausgebildet und gibt ein Referenzsignal REF mit einer konstanten Frequenz aus. Das Referenzsignal REF und das Vergleichssignal CMP lie- gen an Eingängen eines Phasenvergleichers 20 an. Der Phasen- vergleicher 20 vergleicht die Phasenlagen der beiden Signale CMP und REF und erzeugt ein analoges Abstimmsignal TUNE, das das Ergebnis des Vergleichs wiedergibt. Das /Abstimmsignal TUNE des Phasenvergleichers 20 liegt über einen Tiefpaß 22 an einem Steuereingang 26 eines spannungsgesteuerten Oszillators 24 an.
Der spannungsgesteuerte Oszillator 24 erzeugt ein sinusförmiges Oszillatorsignal OSC, das einerseits als Ausgangssignal OUT der gesamten Schaltung dient und andererseits einer Taktformschaltung 28 zugeführt wird. Das Ausgangssignal OUT kann beispielsweise eine Frequenz von 900 MHz aufweisen und an ei- nen Modulator oder eine Sendeendstufe eines Mobiltelefons geleitet werden.
Die Taktformschaltung 28 ist als begrenzender Verstarker aus- gebildet und erzeugt aus dem Oszillatorsignal OSC ein recht- eckformiges Taktsignal CLK, das am Takteingang 14 der Vergleichssignalemrichtung 10 anliegt. In Ausfuhrungsalternati- ven kann das Oszillatorsignal OSC unmittelbar als Taktsignal CLK verwendet werden, so daß die Taktformschaltung 28 ent- fallt. In weiteren Ausfuhrungsalternativen ist der Oszillator 24 so aufgebaut, daß er sowohl das Ausgangssignal OUT als auch das Taktsignal CLK, jeweils mit einer anderen Signalform, aber mit der gleichen Frequenz, unmittelbar erzeugt.
Insgesamt wird bei der Schaltung nach FIG 1 der spannungsgesteuerte Oszillator 24 in der Art einer PLL-Schleife (phase locked loop) derart nachgefuhrt, daß die Frequenzen der Signale CMP und REF übereinstimmen. Die Vergleichssignalemrichtung 10 wirkt dabei als fern einstellbarer Frequenz- teiler, wobei über den Addierwertemgang 12 unterschiedliche, auch gebrochenzahlige Frequenzteilfaktoren einstellbar sind.
In Ausfuhrungsalternativen der Schaltung nach FIG 1 weist die Taktformschaltung 28 einen Frequenzteiler auf, um das Takt- signal CLK für die Vergleicnssignalemrichtung 10 aus dem Oszillatorsignal OSC mit einem festen Teilungsverhaltnis abzuleiten. Auch die Frequenz des Referenzoszillators 18 ist um dieses Teilungsverhaltnis niedriger. In diesen Ausfuhrungsalternativen braucht die Vergleichssignalemrichtung 10 nur für geringere Taktfrequenzen ausgelegt zu sein, und sie weist einen entsprechend geringeren Stromverbrauch auf.
Die Vergleichssignalemrichtung 10 enthalt, wie dies m FIG 2 gezeigt ist, einen Akkumulator 30. Der Akkumulator 30 ist als speichernder Summierer mit einem Addierer 32 und einem getakteten Zwischenspeicher 36 (latch) ausgebildet. Der Zwischenspeicher 36 ist über eine n Bit breite Verbindung 34 an einen Ausgang des Addierers 32 angeschlossen. Ein digitaler Ausgangswert des Zwischenspeichers 36 ist mittels einer n Bit breiten Ruckkopplungsverbmdung 38 an einen Eingang des Addierers 32 zuruckgekoppelt . Der andere Eingang des Addierers 32 bildet den Addierwertemgang 12 der Vergleichssignalemrichtung 10.
Im hier beschriebenen Ausfuhrungsbeispiel betragt die Bit- breite n = 32, und der Addierer 32 sowie der Zwischenspeicher 36 weisen diese Breite auf. Je nach der erforderlichen Genauigkeit und den gewünschten /Abstimmschritten sind beliebige andere Bitbreiten möglich. In weiteren Ausfuhrungsalternati- ven kann die Bitbreite des Addierwerteingangs 12 kleiner als die Bitbreite der sonstigen Bauteile des Akkumulators 30 sein.
Das höchstwertige Bit MSB des digitalen Ausgangswertes des Zwischenspeichers 36, das auch als höchstwertiges Bit MSB des Akkumulators 30 bezeichnet wird, liegt an einer Ausgleichs- emrichtung 40 an, deren Funktion unten erläutert wird. Als Ausgabewert liefert die Ausgleichseinrichtung 40 das 1 Bit breite, digitale Vergleichssignal CMP.
Im Betrieb addiert der Akkumulator 30 m einem durch das Taktsignal CLK bestimmten Takt den am Addierwertemgang 12 anliegenden Addierwert zu dem jeweils aktuellen, im Zwischenspeicher 36 gehaltenen Zahlerstand. Der Addierbereich des Akkumulators 30 wird zyklisch durchlaufen, wobei eventuell auftretende Überlaufe nicht berücksichtigt werden. Die Dauer ei- nes vollst ndigen Durchlaufs durch den Addierbereich des Akkumulators 30 ist proportional zu der Wortbreite des Akkumulators 30 sowie umgekehrt proportional zur Taktfrequenz fCL und dem anliegenden Addierwert.
Eine wichtige, der Erfindung zugrundeliegende Erkenntnis ist, daß das höchstwertige Bit MSB des Akkumulators 30 ein binares, zyklisches, rechteckformiges Signal definiert, dessen Frequenz fMSB gleich der Frequenz der Addierbereichsdurchlaufe ist. Die aus den Ausgabewerten des Akkumulators 30 ableitbare Frequenzinformation ist also bereits im höchstwertigen Bit MSB enthalten. Für die Frequenz fMSB gilt die folgende Bezie- hung :
fCuh • Addierwert
Addierbereich
Durch Verandern des Addierwerts laßt sich die Frequenz fMSB (und damit der Frequenzteilfaktor der Vergleichssignalemrichtung 10) sehr schnell und in feinen Stufen variieren.
In einer Ausfuhrungsalternative der Schaltung nach FIG 1 und FIG 2 wird auf die Ausgleichse richtung 40 verzichtet, und der Wert des höchstwertigen Bits MSB des Akkumulators 30 wird unmittelbar als Vergleichssignal CMP verwendet. Eine solche Schaltung erfüllt zwar grundsätzlich ihre Funktion, erzeugt aber nicht zuverlässig em spektral reines Ausgangssignal
OUT. Durch die zeitdiskrete Taktung des Akkumulators 30 mit dem Taktsignal CLK wechselt nämlich das höchstwertige Bit MSB seinen Wert erst zu einem Zeitpunkt, der gegenüber dem "richtigen" Zeitpunkt bei einem kontinuierlich ablaufenden Zahl- Vorgang um bis zu eine Periodendauer des Taktsignals CLK verschoben ist.
Wenn beispielsweise e 32 Bit breiter Addierwert von hexadezimal 05000000 anliegt und der 32 Bit breite Zwischenspei- eher 36 des Akkumulators 30 durch eine Taktflanke zum Zeitpunkt t mit einem Zahlerstand von hexadezimal 7FFFFFFF geladen wurde, so mußte der Wechsel des MSB bei einer (hypothetischen) kontinuierlichen Zahlung fast unmittelbar nach dem Zeitpunkt t erfolgen. Tatsächlich wechselt das MSB aber erst mit der nächsten aktiven Taktflanke, also mit einer Verzögerung von fast einer Taktperiode, wobei der Zahlerstand auf hexadezimal 84FFFFFF springt. Durch diesen Quantisierungsfehler weist das durch das höchstwertige Bit MSB definierte Signal em Zittern (jittermg) um bis zu eine Taktperiode auf. In den meisten Fallen ist dieses Zittern unkritisch, da die Schwankungen über den gesamten möglichen Bereich schnell und quasi-zufallig streuen. Das Zittern verursacht dann entsprechend schnelle Schwankungen des Abstimmsignals TUNE des Phasenvergleichers 20, die von dem Tiefpaß 22 in der Regelschleife ausgefiltert werden und somit die Qualltat des Ausgangssignals OUT nicht beemtrach- tigen.
Es ist jedoch auch möglich, daß die Durchlauffrequenz fMSB nahe an ganzzahligen Teilungsverhaltnissen der Taktfrequenz fCLr. liegt, daß also gilt:
-MSB -CLK /n für n 2, 3, 4,
In diesem Fall ändert sich der zeitliche Versatz des Umspringpunktes des Bits MSB gegenüber dem "korrekten" Zeit- punkt zyklisch und relativ langsam zwischen den möglichen Grenzwerten, wobei em plötzliches Umspringen erfolgt, wenn em Grenzwert erreicht ist. Dies ergibt eine Modulation des durch das Bit MSB definierten Signals mit einer relativ niedrigen Frequenz, die in der hier beschriebenen Ausfuh- rungsalternative, bei der die Ausgleichseinrichtung 40 weggelassen ist, zu einer entsprechenden Modulation des /Abstimmsignals TUNE fuhrt.
Da die relativ langsame Änderung des /Abstimmsignals TUNE m- nerhalb der Regelbandbreite der Phasenregelschleife liegt, kann sie durch den Tiefpaß 22 nicht oder nur unzureichend ausgefiltert werden. Der Oszillator 24 wird also ebenfalls mit dem durch den Quantisierungsfehler hervorgerufenen Stor- signal moduliert. Im Ergebnis weist das Ausgangssignal OUT beispielsweise das in FIG 3 veranschaulichte Frequenzspektrum auf, bei dem neben einem Nutzsignalanteil 42 noch Stor- signalanteile 44 vorhanden sind. Um diesen Effekt zu vermeiden, ist m dem Ausfuhrungsbeispiel nach FIG 2 die Ausgleichseinrichtung 40 vorgesehen, die aus dem durch das höchstwertige Bit MSB definierten Signal das binare Vergleichssignal CMP erzeugt. Aufgabe der Ausgleichs- emπchtung 40 ist es, die Umspringzeitpunkte des höchstwertigen Bits MSB so zu verschieben, daß bei allen Betriebszu- standen das durch das Quantisierungszittern erzeugte Stor- spektrum einen hohen Frequenzbereich verschoben wird, der von dem Tiefpaß 22 in der Phasenregelschleife ausgefiltert werden kann.
Bei einer Weiterbildung erfolgt die Taktung der Ausgleich- semrichtung 40 bzw. der darin enthaltenen Verzoge- rungsemrichtung 46 oder der Zufallsemrichtung 48 mit einem höheren Takt als dem Takt, der dem Akkmulator 30 zugeführt wird, insbesondere erfolgt die Taktung mit einem Vielfachen des Taktes des Akkmulators 30. Dazu kann m der Schaltungsanordnung nach Figur 2 zwischen Taktemgang 14 und Akkumulator 30 em Frequenzteiler geschaltet sein.
Dazu kann die Taktung des Akkmulators 30 entweder unabhängig oder abhangig von der Taktung der Ausgleichseinrichtung 40 bzw. der darin enthaltenen Verzogerungse richtung 46 oder Zufallseinrichtung 48 erfolgen. Das bedeutet, daß der Akkmulator 30 und die Ausgleichsemrichtung 40 bzw. die darin enthaltenen Verzogerungsemrichtung 46 oder Zufallseinrichtung 48 mit unterschiedlichen Frequenzen getaktet werden, die entweder mittels desselben Oszillators und entsprechender Teiler oder Verfielfacher erzeugt werden oder durch unterschiedliche Oszillatoren erzeugt werden.
Gemäß FIG 4 weist die Ausgleichsemrichtung 40 eine Verzogerungsemrichtung 46 und eine Zufallseinrichtung 48 auf. Die Verzogerungsemrichtung 46 dient zum Verzogern des durch das höchstwertige Bit MSB definierten Signals um eine von einem Verzogerungssignal DLY abhangige Zeitspanne von maximal einer Periode des Taktsignals CLK. Die Verzogerungsemrichtung 46 ist hier als e von dem Verzogerungssignal DLY getaktetes D- Flip-Flop ausgebildet, an dessen Dateneingang das durch das höchstwertige Bit MSB definierte Signal anliegt. Die Zufallseinrichtung 48, die hier als polynomialer Pseudo-Zufalls- generator mittels eines ruckgekoppelten Schieberegisters ausgebildet ist, erzeugt das Verzogerungssignal DLY. Dazu erhalt die Zufallseinrichtung 48 das Taktsignal CLK und gegebenenfalls ein weiteres Taktsignal mit höherer Frequenz.
Im Betrieb bewirkt die Ausgleichsemrichtung 40 eine zusätzliche, unregelmäßige Verzitterung des Vergleichssignals CMP gegenüber dem durch das höchstwertige Bit MSB definierten Signal. Dadurch wird verhindert, daß bei ungunstigen Betriebs- Situationen niederfrequente Storanteile durch die zeit- diskrete Abstastung im Akkumulator 30 erzeugt werden.
Der durch die Ausgleichsemrichtung 40 erzielte Effekt ist nochmals in FIG 5 und FIG 6 veranschaulicht, die Frequenz- spektren des Storsignalanteils 50 des Abstimmsignals TUNE zeigen. Bei einer Schaltung gemäß der oben beschriebenen Aus- fuhrungsalternative ohne die Ausgleichsemrichtung 40 weist der Storsignalanteil 50 gemäß FIG 5 eine geringe Frequenz auf und liegt in dem durch die Kennlinie 52 bezeichneten Durch- laßbereich des Tiefpasses 22. Wird dagegen eine geeignete
Ausgleichsemrichtung 40 verwendet, so bildet der Storsignalanteil 50 gemäß FIG 6 em hoherfrequentes Storspektrum, das weit außerhalb der Regelbandbreite des Phasenregelkreises liegt und vom Tiefpaß 22 ausgefiltert wird.
In Ausfuhrungsalternativen der m FIG 4 gezeigten Schaltung wird durch die Ausgleichsemrichtung 40 das durch das höchstwertige Bit MSB definierte Signal nicht zufällig verzittert, sondern in Abhängigkeit von den Quantisierungsfehlern bis- heriger Zyklen oder Wechsel des Vergleichssignals CMP gezielt verzögert. Damit soll eine zuverlässige Verschiebung aller Storfrequenzanteile m höhere Frequenzen erreicht werden. Die Ausgleichsemrichtung 40 erhalt in diesen Ausfuhrungsalternativen Informationen über die aufgetretenen Quanti- sierungsfehler, beispielsweise em Fehlersignal, das aus meh- reren hoherwertigen Bits des Zwischenspeichers 36 im Akkumulator 30 abgeleitet ist. Wenn im vorhergehenden Signalzyklus beispielsweise eine große zeitliche Verschiebung zwischen dem "korrekten" Umspringpunkt des Zahlerstandes bei einer (angenommenen) kontinuierlichen Zahlweise und dem tatsächlichen Wechsel des Vergleichssignals CMP stattgefunden hat (diese
Verschiebung setzt sich zusammen aus dem Quantisierungsfehler und der durch die Ausgleichsemrichtung 40 eingefügten Verzögerung) , so wird im laufenden Signalzyklus nur eine kurze Verzögerung eingefügt. Umgekehrt werden längere Verzogerungs- zelten gewählt (möglicherweise auch mehr als em Taktzyklus) , wenn die bisherigen Verschiebungszeiten kurzer als em vorbestimmter Mittelwert waren.
In weiteren Ausfuhrungsalternativen kann die Ausgleichsem- richtung 40 einen Wechsel im Vergleichssignal CMP auch zeitlich vor dem entsprechenden Wechsel des höchstwertigen Bits MSB des Akkumulators 30 erzeugen. Die dazu erforderlichen Informationen, die em kurz bevorstehendes Umspringen des höchstwertigen Bits MSB des Akkumulators 30 anzeigen, können aus dem Zahlerstand des Akkumulators 30 abgeleitet werden.

Claims

Patentansprüche
1. Schaltung zum Erzeugen eines Signals (OUT) mit einstellbarer Frequenz, mit: - einem Referenzoszillator (18) zum Erzeugen eines Referenzsignals (REF) , einer Vergleichssignalemrichtung (10) mit einem Addierwertemgang (12) und einem Takteingang (14) zum Erzeugen eines digitalen Vergleichssignals (CMP) , dessen Frequenz von einem am Addierwertemgang (12) anliegenden Addierwertsignal (ADD) sowie von einem am Takteingang (14) anliegenden Taktsignal (CLK) abhangt, einem Phasenvergleicher (20) zum Erzeugen eines /Abstimm- signals (TUNE) in Abhängigkeit von dem Ergebnis eines Ver- gleichs der Phase des Referenzsignals (REF) mit der Phase des Vergleichssignals (CMP) , und einem in Abhängigkeit von dem bstimmsignal (TUNE) gesteuerten Oszillator (24) zum Erzeugen des Ausgangssignals (OUT) sowie eines Oszillatorsignals (OSC) , aus dem das am Takteingang (14) der Vergleichssignalemrichtung (10) anliegende Taktsignal (CLK) ableitbar ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das digitale Vergleichssignal (CMP) em binares Signal mit einer Breite von einem Bit ist.
3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vergleichssignalemrichtung (10) einen mit dem Taktsignal (CLK) getakteten Akkumulator (30) aufweist und das Vergleichssignal (CMP) aus dem Zahlerstand des Akkumulators (30) abgeleitet ist.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß das Vergleichssignal (CMP) aus dem höchstwertigen Bit (MSB) des Akkumulators (30) oder aus einer ÜberlaufInformation des Akkumulators (30) abgeleitet
5. Schaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß eine steuerbare Verzogerungsemrichtung (46) vorgesehen ist, die das Vergleichssignal (CMP) m Abhängigkeit von dem Zahlerstand des Akkumulators (30) bestimmt .
6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Verzogerungszeit der steuer- baren Verzogerungsemrichtung (46) zwischen Null und einer Zyklusdauer des Taktsignals (CLK) betragt.
7. Schaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß eine Zufallseinrichtung (48) zum Ansteuern der Verzogerungsemrichtung (46) vorgesehen ist.
8. Schaltung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß eine Ausgleichsemrichtung (40) zum Bestimmen des Vergleichssignais (CMP) in Abhängigkeit von dem aktuellen Zahlerstand des Akkumulators (30) sowie von mindestens einem Fehlerwert mindestens einer früheren Periode oder Halbwelle des Vergleichssignals (CMP) vorgesehen ist.
9. Schaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß eine Taktformschaltung (28), insbesondere mit einem begrenzenden Verstarker und/oder einem Frequenzteiler, zum bleiten des Taktsignals (CLK) aus dem Oszillatorsignal (OSC) vorgesehen ist.
10. Schaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das Abstimmsignal (TUNE) em analoges Spannungssignal ist und der in Abhängigkeit von dem Ab- stimmsignal (TUNE) gesteuerte Oszillator (24) e spannungsgesteuerter Oszillator ist.
11. Schaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Taktung des Akkmulators (30) mit einer anderen Frequenz als die Taktung der Ausgleichseinrichtung (40) bzw. der darin enthaltenen Verzögerungseinrichtung (46) oder Zufallseinrichtung (48) erfolgt.
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