[go: up one dir, main page]

WO1998037583A1 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
WO1998037583A1
WO1998037583A1 PCT/JP1998/000599 JP9800599W WO9837583A1 WO 1998037583 A1 WO1998037583 A1 WO 1998037583A1 JP 9800599 W JP9800599 W JP 9800599W WO 9837583 A1 WO9837583 A1 WO 9837583A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
forming
layer
semiconductor
semiconductor device
Prior art date
Application number
PCT/JP1998/000599
Other languages
English (en)
French (fr)
Inventor
Jiro Yugami
Yasushi Goto
Toshiyuki Mine
Toshihiko Itoga
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Publication of WO1998037583A1 publication Critical patent/WO1998037583A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a MISFET using a semiconductor or a metal material as a gate electrode.
  • a conventional polycrystalline structure was formed by forming a gate electrode into a laminated structure composed of polycrystalline silicon, a metal nitride film, and a metal film. Proposals have been made to reduce the resistance of the gate electrode while maintaining the reliability of the gate oxide film in the case of silicon gate.
  • titanium nitride is used as the barrier layer, and a metal film for lowering resistance, for example, a laminated film made of tungsten is used. It is difficult to select a chemical solution for cleaning the source / drain formation surface after electrode pattern application.
  • thermal oxidation treatment is performed to recover the dry etch damage received by the gate oxide film in the gate etch portion, titanium nitride becomes abnormally oxidized, and the gate electrode becomes phthalate, or the titanium nitride and the tungsten are removed. There is a problem that is peeled off.
  • the gate under the gate electrode is used.
  • the issue is how to recover the dry etch damage of the oxide film (measure against insulation failure).
  • an object of the present invention is to provide a method of manufacturing a semiconductor device having a low-resistance gate electrode and capable of improving reliability.
  • Another object of the present invention is to provide a method for manufacturing a semiconductor device which has a gate electrode of low resistance, is fine and can improve reliability.
  • Still another object of the present invention is to provide a method for manufacturing a semiconductor device suitable for high speed and high integration. Disclosure of the invention
  • a gate electrode formed of a conductive laminate in which the lowermost layer is a semiconductor layer and another conductive film containing a metal material (metal film) for reducing resistance is laminated on the semiconductor layer
  • the processing (pattern etch) of the lower layer the etching of the lowermost semiconductor layer is stopped halfway and left thinly, and the side wall of the upper conductive laminated film is covered with an insulating first side wall film.
  • the thinned lowermost semiconductor layer is etched, cleaned, and thermally oxidized to improve the reliability by recovering the dry etching damage of the gate oxide film in the gate edge portion.
  • Etching of the semiconductor film that will become the gate electrode is performed so that the semiconductor film remains, and an insulating film is provided on the sidewall of the etched semiconductor film to protect the gate edge from cleaning, wet etching, and the like. It is possible to do.
  • a gate electrode structure in which a gate electrode is formed by laminating a semiconductor film and a metal film it becomes possible to prevent abnormal oxidation of the metal film and separation of the metal films during thermal oxidation treatment.
  • the semiconductor film of the gate electrode is preferably etched so that the thickness of the semiconductor film remains at least 5 nm.
  • a gate electrode in which a semiconductor film and a metal film are stacked it is not always necessary to stop the etching of the semiconductor film in the middle, and the gate electrode is formed on the side wall of the gate electrode, for example, at the interface between the semiconductor film and the metal film.
  • the etching of the gate electrode may be stopped, and an insulating film may be formed on the side wall of the etched film.
  • a first impurity layer is formed in the semiconductor substrate in a self-aligned manner with respect to the first side wall film.
  • a groove having a desired depth is formed in a selected area of the main surface of the semiconductor substrate, and an insulating film is formed on the main surface of the semiconductor substrate including the groove.
  • the present invention it is possible to easily perform a process of recovering damage to a gate oxide film in a metal-contaminated ⁇ gate-etched portion) after processing the gate electrode, which is a problem when forming a gate electrode having a laminated structure including a metal.
  • the gate electrode resistance can be drastically reduced without increasing the junction leakage current due to metal contamination and without deteriorating the reliability of the gate oxide film.
  • the use of the SAC and the group isolation enables a miniaturized MOSFET structure to be achieved and a highly integrated semiconductor device to be obtained.
  • FIG. 1 is a fragmentary cross-sectional view showing a manufacturing step of a semiconductor device according to one embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a principal part showing a manufacturing step of the semiconductor device, following FIG. 1;
  • FIG. 3 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 2;
  • FIG. 4 is a fragmentary cross-sectional view following FIG. 3 showing the semiconductor device manufacturing process.
  • FIG. 5 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 4;
  • FIG. 6 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 5;
  • FIG. 5 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 5;
  • FIG. 5 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 5;
  • FIG. 5 is a fragmentary cross-section
  • FIG. 7 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG. FIG. 8 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG.
  • FIG. 9 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG.
  • FIG. 10 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 9
  • FIG. 11 is a fragmentary cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 1.0.
  • FIG. 12 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 11
  • FIG. 13 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 12;
  • FIG. 12 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 12;
  • FIG. 14 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 13;
  • FIG. 15 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 14;
  • FIG. 16 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 15;
  • FIG. 17 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 16;
  • FIG. 18 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 17;
  • FIG. 19 is a fragmentary cross-sectional view showing a manufacturing step of a semiconductor device according to another embodiment of the present invention.
  • FIG. 20 is a semi-continuation of Figure 19 It is principal part sectional drawing which shows the manufacturing process of a body device.
  • FIG. 21 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 20;
  • FIG. 22 is a cross-sectional view of a principal part showing a manufacturing step of the semiconductor device, following FIG. 21;
  • FIG. 23 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG.
  • FIG. 24 is a cross-sectional view of the principal part showing the manufacturing process of the semiconductor device, following FIG.
  • FIG. 25 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG. 24.
  • FIG. 21 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 20
  • FIG. 22 is a cross-sectional view of a principal part showing a manufacturing step of the semiconductor device, following FIG. 21
  • FIG. 23 is a cross-sectional
  • FIG. 26 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 25;
  • FIG. 27 is a cross-sectional view of a principal part showing a manufacturing step of a semiconductor device, following FIG. 26.
  • FIG. 28 is a cross-sectional view of a principal part showing a manufacturing step of the semiconductor device, following FIG. 27.
  • FIG. 29 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG.
  • FIG. 30 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG. 29.
  • FIG. 31 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 30;
  • FIG. 30 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 30;
  • FIG. 32 is a cross-sectional view of a principal part showing a manufacturing step of a semiconductor device, following FIG.
  • FIG. 33 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG. 32.
  • FIG. 34 is a cross-sectional view of main parts showing the manufacturing steps of the semiconductor device, following FIG. 33.
  • FIG. 35 is a cross-sectional view of the principal part showing the manufacturing process of the semiconductor device, following FIG. FIG. 36 is a fragmentary cross-sectional view showing a manufacturing step of the semiconductor device, following FIG. 35; BEST MODE FOR CARRYING OUT THE INVENTION
  • FIGS. 1 to 18 A first embodiment of the present invention will be described with reference to FIGS. 1 to 18.
  • a selective oxide film 102 for isolation is formed on a P-type single crystal Si substrate 101 by a normal selective oxidation method (LOCOS technology). I do.
  • This selective oxide film is formed to a thickness of, for example, 30 Onm.
  • a gate oxide film 103 having a thickness of about 5 nm was formed on the surface of the Si substrate 101 partitioned by the selective oxide film by a thermal oxidation method.
  • a 5 nm thick Si (polycrystalline silicon) film 104 is formed on the gate oxide film 103 by low pressure chemical vapor deposition.
  • a 20 nm-thick titanium nitride film 105 as a Si film 104 barrier layer is deposited by sputtering.
  • a low-resistance metal material having a high melting point that can withstand heat treatment for example, a tungsten film 106 is deposited on the titanium nitride film 105 to a thickness of 100 nm by sputtering.
  • a silicon nitride film 107 having a thickness of 150 nm is formed on the surface of the tungsten film 106. It is formed by low pressure chemical vapor deposition.
  • the resist 108 is patterned by a lithography technique.
  • the silicon nitride film 107, the tungsten film 106, and the titanium nitride film 105 were sequentially processed by dry etching using the resist 108 as a mask.
  • the lowermost Si film 104 On the other hand, etching of about 20 nm was performed, and after removing the resist mask, the shape shown in FIG. 4 was obtained.
  • cleaning with an organic cleaning solution is performed for the purpose of removing contaminants such as dry etching residues.
  • a silicon nitride film 109 having a thickness of 10 to 20 nm is deposited by low pressure chemical vapor deposition.
  • the silicon nitride film is formed on the polycrystalline silicon film 104 and on the side walls of the gate, but the polycrystalline silicon film is oxidized to form an oxide film to protect the gate edge portion. You may.
  • the cap layer patterned by performing anisotropic etching by dry etching technology.
  • the first insulating side wall coating 11 made of, for example, oxidation-resistant silicon nitride is formed on the side walls of (107) and the gate electrodes (106, 105, and a part of 104). 0, a so-called side wall film is formed.
  • a gate electrode is formed by completely patterning the Si film 104 using the cap layer and the insulating side wall film 110 of the side wall as a mask.
  • the oxide film 103 is removed by cleaning with a mixed solution of ammonia and hydrogen peroxide and wet etching with a dilute hydrofluoric acid aqueous solution.
  • the oxide film 103 is slightly etched.
  • the cleaning means usually used in an LSI process including a hydrofluoric acid aqueous solution treatment is made of metal. It can be used while avoiding problems such as elution of water.
  • the thermal oxide film 1 1 1 is Ri by the thermal oxidation in a dry ⁇ 2 atmosphere was 5 nm grown on the substrate.
  • the thermal oxidation at this time since the titanium nitride 105 and the tungsten film 106 are covered with the first insulating sidewall film 110 and the cap layer 107 which are oxidation-resistant, Since the material exposed to the silicon nitride film and silicon is limited to silicon nitride film and silicon, it can be easily performed without the problem of blistering and peeling as in the conventional case described above.
  • arsenic ions are implanted by ion implantation to match the first insulating side wall film 110 to form a first N-type impurity layer 112. I do.
  • the ion implantation energy is 15 KeV
  • the implantation concentration is 2 ⁇ 10 13 atoms / cm 2 .
  • a silicon nitride film 113 having a thickness of 50 to 100 nm is deposited by low pressure chemical vapor deposition.
  • a second insulating sidewall film 114 is obtained by performing anisotropic dry etching.
  • a second N-type impurity layer 115 is formed by implanting phosphorus ions by ion implantation in alignment with the second insulating side wall film 114.
  • the ion implantation energy is 25 to 30 KeV, and the implantation concentration is 5 ⁇ 10 14 atomscm 2 . Therefore, the second N-type impurity layer 115 is formed as a contact region deeper than the first N-type impurity layer 114.
  • the SiO 2 insulating film 1 serving as an interlayer insulating film between wirings was formed. 16 is formed by the plasma CVD technique. This SiO 2 -based insulating film 116 has a thickness of about 300 nm.
  • a resist 117 is patterned on the SiO 2 -based insulating film 116 by using a lithography technique.
  • SAC Se1fA1ign Contact
  • a conductor layer of aluminum and silicon was used as a conductor layer on the opening and on the top of the Si 2 -based insulating film 116 by a Snotter method. Is deposited to a thickness of 200 to 250 nm. For this conductive layer, a refractory metal such as tungsten or a refractory metal silicide can be applied.
  • the conductive layer 118 is processed according to a desired wiring pattern by using lithography and dry etching techniques to form a wiring layer 119.
  • the conductive layer 118 can be formed as a plug electrode (electrode structure embedded in the opening) to be a structure optimal for a multilayer wiring structure having flattening.
  • the gate electrode structure is a polycrystalline silicon / titanium nitride (barrier layer of polycrystalline silicon and tungsten) Z tungsten from the lower layer.
  • other gate electrode structures such as polycrystalline silicon non-crystalline silicon silicide (metal silicide film) and polycrystalline silicon Z nitride titanium nitride (metal nitride film) are used.
  • metal silicide film When forming polycrystalline silicon Z tungsten silicide (metal silicide film), after forming the polycrystalline silicon film, a metal film made of tungsten is deposited on the polycrystalline silicon film. Then, by performing the heat treatment, a tungsten silicide (metal silicide film) can be easily formed.
  • Example 1 a selective oxidation method (LOCOS technology) was employed as an isolation region for separation between a plurality of MOS FETs (elements).
  • LOCOS technology a selective oxidation method
  • a bird's beak is generated at the end of the selective oxide film, and it is a problem to miniaturize the element, particularly to obtain a MOSFET having a uniform gate oxide film of 5 nm or less.
  • the second embodiment shown in FIGS. 19 to 34 has a thickness of 10 nm or less, In particular, it is easy to obtain a MOS FET having a gate oxide film with a thickness of 3 to 5 nm, and it solves the conventional problems.
  • the present embodiment is a method of manufacturing a semiconductor device in the case where the groove isolation technology is used as the isolation.
  • a thermal oxide film 202 with a thickness of 1 O nm is formed on the silicon substrate 201, and a silicon oxide with a thickness of 150 nm is formed on the thermal oxide film 202.
  • a nitride film 203 is formed.
  • a resist 204 for forming an isolation is buttered by a lithographic technique.
  • the silicon nitride film 203, the thermal oxide film 202, and the silicon substrate 201 are etched by dry-etching technology using the resist as a mask.
  • a groove (depth about 0.3111) is formed in the portion where the solution is to be formed.
  • the silicon nitride film 203 is flattened as a polishing stopper using a so-called CMP (Chemical Mechanical Polishing) technique. Groove isolation is obtained by chemical modification. In this case, a parse beak unlike the above embodiment is not formed.
  • CMP Chemical Mechanical Polishing
  • the group isolation (G (Roove Isolation)
  • a gate oxide film 207 having a thickness of about 3 to 5 nm is formed on the surface of the Si substrate 201 partitioned by the GI by a thermal oxidation method.
  • a 50 nm thick Si (polycrystalline silicon) film 20 was formed on the good oxide film 207 by a low pressure chemical vapor deposition method.
  • Form 8 a titanium nitride film 209 having a thickness of 200 nm and a tungsten film 210 having a thickness of 100 nm are deposited by a sputtering method. Then, a silicon nitride film 211 having a thickness of 150 ⁇ m is formed on the surface of the tungsten film 210 by a low pressure chemical vapor deposition method. Then, the resist 2 12 is patterned by lithography technology.
  • the silicon nitride film 211, the tungsten nitride film 210, and the titanium nitride film 209 were processed by dry etching using the resist 212 as a mask.
  • the underlying Si film 208 was also etched by about 20 ⁇ m to obtain the shape shown in FIG. 26 after removing the resist mask.
  • cleaning with an organic cleaning solution was performed to remove contaminants such as dry etching residues.
  • a silicon nitride film is formed on the side walls of the cap layer (211) and the gate electrodes (parts of 210, 209 and 208).
  • a first insulating sidewall film 2 13 was formed.
  • the first insulating side wall film 2 13 is formed by first depositing a silicon nitride film having a thickness of 10 to 20 nm by low pressure chemical vapor deposition as in Example 1, and then performing dry etching. It is formed by performing anisotropic etching by technology.
  • the cap layer (211) and The gate electrode was formed by completely patterning the Si film 208 using the first insulating sidewall film 213 as a mask. Further, the oxide film 207 was removed by washing with a mixed solution of ammonia and hydrogen peroxide and dilute hydrofluoric acid aqueous solution.
  • the cleaning means usually used in an LSI process such as a hydrofluoric acid aqueous solution treatment is used to elute metal. Can be used while avoiding such problems.
  • a thermal oxide film 2 14 was placed on the substrate at 850 ° C and a dry O 2 atmosphere for the purpose of modifying the gate oxide film in the gate portion. 5 nm was grown.
  • the modification treatment by the thermal oxidation method can be easily performed because the material exposed on the surface is limited to the silicon nitride film and silicon.
  • arsenic ions are implanted by ion implantation technology to form a first N-type impurity layer 216 in alignment with the first insulating side wall film 213. did.
  • the ion implantation energy is 15 KeV
  • the implantation concentration is 2 ⁇ 10 13 atoms / cm 2 .
  • a 50 to 100 nm thick silicon nitride film 113 is deposited by low pressure chemical vapor deposition, followed by anisotropic dry etching.
  • a second side wall coating 2 15 was obtained.
  • a second N-type impurity layer 217 was formed by implanting phosphorus ions by ion implantation in alignment with the second insulating side wall film 215. .
  • the ion implantation energy is 25 to 30 KeV, and the implantation concentration is 5 ⁇ 10 1 atomscm 2 . Therefore, the second N-type impurity layer 2 15 It is formed as a contact region deeper than the N-type impurity layer 2 13 of FIG.
  • an SiO 2 -based insulating film 218 serving as an interlayer insulating film between wirings is formed by a plasma CVD technique. did.
  • the Si 2 -based insulating film 2 18 has a thickness of about 3101111.
  • a resist 219 was patterned on the SiO 2 -based insulating film 218 by using a lithography technique.
  • This conductor layer can be made of a high-melting-point metal such as tungsten or a high-melting-point metal silicide, as in the above embodiment.
  • the conductor layer 220 is processed using a lithography and dry etching technique according to a desired wiring pattern to form a wiring layer 221.
  • the final Passhibeshiyo down film coated perform by Uni selection Etsuchingu that this passivation emission film bonding pad exposed c
  • bonding is performed on the exposed bonding pad to connect to an external lead, and finally, the semiconductor device is sealed with resin. Obtained. According to the second embodiment described above, it is possible to obtain a semiconductor device manufacturing method suitable for high speed and high integration by lowering the resistance of the gate electrode as well as improving the reliability.
  • the gate electrode structure is polycrystalline silicon / titanium nitride tungsten from the lower layer, but other gate electrode structures and gate contact structures due to factors such as gate resistance and wiring contact.
  • the contamination layer of the diffusion layer related to the processing of the metal electrode can be formed by the same procedure as in the present embodiment. It is possible to recover gate oxide film damage in the Toetu area. Therefore, a combination of the stacked electrode having the silicon film as the lowermost layer and the sidewall protection method described in the present embodiment is within the scope of the present invention.
  • one MOS FET was used as an example.
  • the formation of an isolation region in a semiconductor substrate is disclosed. Therefore, it is apparent that the present invention can be applied to the case of obtaining a semiconductor device having a plurality of MOS FETs as constituent elements, in general, a highly integrated semiconductor device called a semiconductor integrated circuit device. Specifically, it is useful when applied to the formation of MOS FET which constitutes a DRAM memory cell.
  • the present invention relates to a dynamic cylinder having a MOSFET as a constituent element. It is used for manufacturing semiconductor devices such as memory access memories.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

明細書 半導体装置の製造方法 技術分野
本発明は半導体装置の製造方法に係り、 特に半導体や金属材料を ゲ一 ト電極に用いた M O S F E Tを構成要素とする半導体装置の製 造方法に係る。 背景技術
L S I の微細化に伴い、 M O S F E Tのゲー ト電極の低抵抗化が 強く求められてきている。 これは、 以下の理由による。 （ 1 ) 素子 の微細化によ りゲー ト電極幅が縮小され、 結果と してゲ一 ト電極配 線の抵抗が増加する傾向にあること、 （ 2 ) L S I の集積度が高ま るにつれ、 ゲー ト電極配線長が大き く なる結果、 ゲー ト電極配線の 抵抗が大きく なる傾向にある。 そのため、 ゲー ト電極材料と して、 従来よ り使われていた多結晶シリ コンあるいは硅化金属に変え、 よ り低抵抗のタングステンやチタン等の金属をゲー ト電極材料と して 用いた提案がされている。 例えば、 特開昭 6 1 — 1 5 2 0 7 6号公 報において、 ゲー ト電極を多結晶シリ コン、 窒化金属膜、 金属膜か らなる積層構造とすることによ り 、 従来の多結晶シリ コ ンゲー トの 場合のゲ一 ト酸化膜信頼性を保ちつつゲー ト電極の抵抗を低減する 提案がされている。
しかし、 上記従来の技術においては、 金属膜を含むゲー ト電極を 加工するため、 ゲ一 トエツヂ部ゃ M O S F E Tのソース · ドレイ ン となる拡散層領域中に金属汚染が起こってしまう問題があることが 本発明者等によって明らかにされた。
すなわち、 ゲー ト電極と して多結晶シリ コン、 バリ ア層と しての 窒化チタンそして低抵抗化のための金属材料、 例えばタングステン よ り成る積層膜を用いた場合、 その積層膜のゲー ト電極パターン加 ェ後のソース · ドレイ ン形成表面を洗浄するための薬液を選択する のが難しい。 また、 ゲー トエツヂ部のゲー ト酸化膜が受けた ドライ エッチダメージ回復のための熱酸化処理を行う と、 窒化チタンが異 常酸化してゲー ト電極のフタ レ、 あるいはその窒化チタンとタンダ ステンとが剥離するという問題がある。 そこで、 その熱酸化処理を 施さないでソース · ドレイ ン形成のためのイオン打ち込みを行った 場合、 酸化膜表面の汚染が不純物ィオンによ り基板内に打ち込まれ、 P N接合リ ークの問題が新たに生じる。
したがって、 ゲー ト電極と して、 多結晶シリ コンの半導体層およ びこの半導体層に窒化チタンそしてタングステンよ り成る導電体を 積層した導電積層膜を用いた場合、 ゲー ト電極下のゲ一 ト酸化膜の ドライエッチダメージ回復 （絶縁不良対策） が課題となる。
すなわち、 本発明の目的は、 低抵抗のゲー ト電極を有し、 かつ信 頼性向上を図ることが可能な半導体装置の製造方法を提供すること にある。
本発明の他の目的は、 低抵抗のゲー ト電極を有し、 微細でかつ信 頼性向上を図ることが可能な半導体装置の製造方法を提供すること にめる。
本発明のさ らに他の目的は、 高速かつ高集積化に適した半導体装 置の製造方法を提供することにある。 発明の開示
(解決手段）
本発明によれば、 最下層を半導体層と し、 その半導体層上に低抵 抗化のための金属材料 （金属膜） を含む他の導電膜を積層した導電 積層よ り成るゲ一 ト電極の加工 （パターンエッチ） を行うにあたり、 最下層の半導体層のェツチングを途中で止めて薄く残し、 上部の導 電積層膜の側壁部を絶縁性の第 1 の側壁被膜で覆い、 しかる後、 残 された薄い最下層の半導体層をェツチング除去、 洗浄そして熱酸化 処理を行いゲー トエツヂ部のゲー ト酸化膜の ドライエッチダメージ 回復によ り、 信頼性向上を図るものである。
ゲ一 ト電極になる半導体膜のェツチングを、 その半導体膜が残る よ うにエッチングし、 エッチングした半導体膜の側壁に絶縁膜を設 けることで、 洗浄やウエッ トエッチング等からゲー トエッジ部を保 護することが可能となる。
また、 ゲ一 ト電極を半導体膜と金属膜とを積層したゲー ト電極構 造では、 熱酸化処理時に金属膜の異常酸化や金属膜同士の剥離を防 止することが可能となる。
なお、 エッチングダメージから基板を保護するため、 ゲー ト電極 の半導体膜のエッチングは、 半導体膜膜厚が 5 n m以上残るよ う に すると良い。
さ らに、 半導体膜と金属膜とを積層したゲー ト電極では、 必ずし も半導体膜のェツチングを途中で止める必要はなく 、 ゲー ト電極の 側壁、 例えば半導体膜と金属膜との界面でゲー ト電極のェツチング を停止し、 エッチングした膜の側壁に絶縁膜を形成しても良い。 また、 本発明によれば、 ゲー トエツヂ部のゲー ト酸化膜形成を行 つた後、 第 1 の側壁被膜に対して自己整合的に第 1 の不純物層を半 導体基体内に形成し、 その第 1 の側壁被膜の表面に第 2の側壁被膜 を形成し、 その第 2の側壁被膜の表面に対して自己整合的に第 2の 不純物層を半導体基体内に形成し、 その半導体基体主面上に層間絶 縁膜を形成し、 その層間絶縁膜に対して上記第 2の側壁被膜によ り 整合され、 上記第 2の不純物層表面を露出する コンタク ト用の開口 を形成することで、 低抵抗のゲー ト電極を有し、 微細でかつ信頼性 向上を図るものである。
さ らに、 本発明によれば、 特にアイ ソ レーショ ン領域を半導体基 体主面の選択された区域に所望深さの溝を設け、 その溝を含む半導 体基体主面に絶縁膜を堆積し、 しかる後、 その絶縁膜を研磨処理す ることによ り溝内に上記絶縁膜が埋め込まれた構成のグループアイ ソ レーシヨ ンとすることで、 よ り高集積化に適した半導体装置が得 る ものである。
(効果）
本発明によれば、 金属を含む積層構造のグー ト電極形成時に問題 となる、 ゲ一 ト電極加工後の金属汚染ゃゲー トエツヂ部におけるゲ ー ト酸化膜ダメージの回復処理が容易に行える。 そのため、 金属汚 染による接合リーク電流の増加ゃゲー ト酸化膜の信頼性劣化を引き 起こすことなく 、 ゲー ト電極抵抗を飛躍的に低減することができる。
また、 本発明によれば、 S A Cおよびグループアイ ソ レーショ ン と したことによ り 、 微細化の M O S F E T構造が達成でき、 高集積 化を図った半導体装置が得られる。 図面の簡単な説明
第 1 図は、 本発明の一つの実施例である半導体装置の製造工程を 示す要部断面図である。 第 2図は、 第 1図に続く 、 半導体装置の製 造工程を示す要部断面図である。 第 3図は、 第 2図に続く 、 半導体 装置の製造工程を示す要部断面図である。 第 4図は、 第 3図に続く 、 半導体装置の製造工程を示す要部断面図である。 第 5図は、 第 4図 に続く 、 半導体装置の製造工程を示す要部断面図である。 第 6図は、 第 5図に続く 、 半導体装置の製造工程を示す要部断面図である。 第 7図は、 第 6図に続く 、 半導体装置の製造工程を示す要部断面図で ある。 第 8図は、 第 7図に続く 、 半導体装置の製造工程を示す要部 断面図である。 第 9図は、 第 8図に続く 、 半導体装置の製造工程を 示す要部断面図である。 第 1 0図は、 第 9図に続く 、 半導体装置の 製造工程を示す要部断面図である。 .第 1 1 図は、 第 1. 0図に続く 、 半導体装置の製造工程を示す要部断面図である。 第 1 2図は、 第 1 1 図に続く 、 半導体装置の製造工程を示す要部断面図である。 第 1 3図は、 第 1 2図に続く 、 半導体装置の製造工程を示す要部断面図 である。 第 1 4図は、 第 1 3図に続く 、 半導体装置の製造工程を示 す要部断面図である。 第 1 5図は、 第 1 4図に続く 、 半導体装置の 製造工程を示す要部断面図である。 第 1 6図は、 第 1 5図に続く 、 半導体装置の製造工程を示す要部断面図である。 第 1 7図は、 第 1 6図に続く 、 半導体装置の製造工程を示す要部断面図である。 第 1 8図は、 第 1 7図に続く 、 半導体装置の製造工程を示す要部断面図 である。 第 1 9図は、 本発明の他の実施例である半導体装置の製造 工程を示す要部断面図である。 第 2 0図は、 第 1 9図に続く 、 半導 体装置の製造工程を示す要部断面図である。 第 2 1図は、 第 2 0図 に続く 、 半導体装置の製造工程を示す要部断面図である。 第 2 2図 は、 第 2 1 図に続く 、 半導体装置の製造工程を示す要部断面図であ る。 第 2 3図は第 2 2図に続く 、 半導体装置の製造工程を示す要部 断面図である。 第 2 4図は、 第 2 3図に続く 、 半導体装置の製造ェ 程を示す要部断面図である。 第 2 5図は第 2 4図に続く 、 半導体装 置の製造工程を示す要部断面図である。 第 2 6図は第 2 5図に続く 、 半導体装置の製造工程を示す要部断面図である。 第 2 7図は第 2 6 図に続く、 半導体装置の製造工程を示す要部断面図である。 第 2 8 図は、 第 2 7図に続く 、 半導体装置の製造工程を示す要部断面図で ある。 第 2 9図は、 第 2 8図に続く 、 半導体装置の製造工程を示す 要部断面図である。 第 3 0図は、 第 2 9図に続く 、 半導体装置の製 造工程を示す要部断面図である。 第 3 1 図は、 第 3 0図に続く 、 半 導体装置の製造工程を示す要部断面図である。 第 3 2図は、 第 3 1 図に続く、 半導体装置の製造工程を示す要部断面図である。 第 3 3 図は、 第 3 2図に続く 、 半導体装置の製造工程を示す要部断面図で ある。 第 3 4図は、 第 3 3図に続く 、 半導体装置の製造工程を示す 要部断面図である。 第 3 5図は、 第 3 4図に続く 、 半導体装置の製 造工程を示す要部断面図である。 第 3 6図は、 第 3 5図に続く 、 半 導体装置の製造工程を示す要部断面図である。 発明を実施するための最良の形態
(実施例 1 )
本発明の第一の実施の形態について第 1 図乃至第 1 8図を用いて 説明する。
まず、 第 1 図に示すよ うに、 P型単結晶 S i 基板 1 0 1上に通常 の選択酸化法 （ L O C O S技術） によ り 、 アイ ソ レーショ ン用の選 択酸化膜 1 0 2を形成する。 この選択酸化膜は例えば、 3 0 O n m の厚さに形成される。
続いて、 第 2図に示すよ うに、 選択酸化膜によ り区画された S i 基板 1 0 1表面に、 熱酸化法によ り厚さおよそ 5 n mのゲ一 ト酸化 膜 1 0 3を形成する。 このゲー ト酸化膜 1 0 3上に、 減圧化学気相 成長法によ り厚さ 5 O n mの S i (多結晶シリ コン） 膜 1 0 4を形 成する。 この S i 膜 1 0 4バリ ア層と しての厚さ 2 0 n mの窒化チ タン膜 1 0 5.をスパッタ法によ り堆積する。 そして、 この窒化チタ ン膜 1 0 5上に低抵抗の金属材料でかつ熱処理に耐えられる高融点 の材料、 例えば、 タングステン膜 1 0 6 をスパッタ法によ り厚さ 1 0 0 n mに堆積する。 そしてさ らに、 上記窒化チタン膜 1 0 5およ びタングステン膜 1 0 6の酸化防止のために、 そのタングステン膜 1 0 6表面に厚さ 1 5 O n mの窒化シリ コン膜 1 0 7を減圧化学気 相成長法によ り形成する。
続いて、 第 3図に示すよ うに、 リ ソグラフィ技術によ り レジス ト 1 0 8をパターニングする。
続いて、 レジス ト 1 0 8をマスク と して ドライエッチングによ り 上記窒化シリ コン膜 1 0 7、 タングステン膜 1 0 6、 窒化チタン膜 1 0 5の各膜を順次加工した。 このとき、 最下層の S i 膜 1 0 4 に 対して、 2 0 n m程度エッチングが行われ、 レジス トマスク除去後 において第 4図に示す形状を得た。 ひき続き、 ドライエッチング残 渣等の汚染物質除去を目的と して、 有機系洗浄液を用いた洗浄を行 なう。
続いて、 第 5図に示すよ うに、 減圧化学気相成長法によ り厚さ 1 0〜 2 0 n mの窒化シリ コン膜 1 0 9を堆積する。 なお、 本実施例 では、 多結晶シリ コン膜 1 0 4上及びゲー ト側壁に窒化シリ コン膜 を形成したが、 多結晶シリ コン膜を酸化して酸化膜を形成し、 ゲー トエッジ部を保護しても良い。
この後、 第 6図に示すよ うに、 ドライエッチング技術によ り異方 的にエッチングを行なう ことによ りパタ一ニングされたキャップ層
( 1 0 7 ) およびゲー ト電極 （ 1 0 6 、 1 0 5及び 1 0 4の一部） の側壁部に例えば耐酸化性の窒化シリ コンよ り成る第 1 の絶縁性側 壁被膜 1 1 0、 いわゆるサイ ドウオール膜を形成する。
そして、 第 7図に示すよ うに、 前記キャップ層及び側壁部の絶縁 性側壁被膜 1 1 0をマスク と して S i 膜 1 0 4を完全にパターニン グすることによりゲー ト電極を形成する。
そして、 第 8図に示すよ うに、 アンモニア、 過酸化水素混合液に よる洗浄及び希フッ酸水溶液によ り酸化膜 1 0 3 をウエッ トエッチ ングによ り除去する。 この時、 酸化膜 1 0 3に若干のサイ ドエッチ がされる。 ここで、 表面に露出している物質は、 シリ コ ン酸化膜、 シリ コン窒化膜、 シリ コン膜であるので、 フッ酸水溶液処理をはじ めと した L S I 工程で通常用いられる清浄化手段を金属の溶出等の 問題を回避して使用することができる。
次に、 第 9図に示すように、 ゲー トエツヂ部の酸化膜による保護 を目的と して、 8 5 0 °C、 ドライ〇 2雰囲気中の熱酸化によ り で熱 酸化膜 1 1 1 を基板上に 5 n m成長させた。 この時の熱酸化におい て、 窒化チタン 1 0 5およびタングステン膜 1 0 6は、 耐酸化性で ある第 1 の絶縁性側壁被膜 1 1 0及びキヤップ層 1 0 7で覆われて いるため、 表面に露出している物質がシリ コン窒化膜およびシリ コ ンに限られているため、 前述した従来のよ うなフク レ、 剥離等の問 題はなく 、 容易に行える。
この後、 第 1 0図に示すよ うに、 第 1 の絶縁性側壁被膜 1 1 0に 整合して、 イオン注入技術によ り砒素イオンを打ち込み、 第 1 の N 型不純物層 1 1 2 を形成する。 この時のイオン打ち込みエネルギー は 1 5 K e V、 そして打ち込み濃度は 2 X 1 0 1 3 a t o m s / c m 2である。
続いて、 第 1 1 図に示すよ うに、 減圧化学気相成長法によ り厚さ 5 0〜 1 0 0 n mの窒化シリ コン膜 1 1 3を堆積する。
続いて、 第 1 2図に示すよ うに、 異方的に ドライエッチングを行 なう ことによ り第 2 の絶縁性側壁被膜 1 1 4を得る。
そして、 第 1 3図に示すよ うに、 第 2 の絶縁性側壁被膜 1 1 4に 整合して、 イオン注入技術によ り リ ンイオンを打ち込み、 第 2 の N 型不純物層 1 1 5 を形成する。 この時のイオン打ち込みエネルギー は 2 5〜 3 0 K e V、 そして打ち込み濃度は 5 X 1 0 1 4 a t o m s c m 2である。 したがって、 第 2 の N型不純物層 1 1 5は、 第 1 の N型不純物層 1 1 4 よ り も深く コンタク ト用領域と して形成され る。
続いて、 ァニール処理によ りイオンダメージを回復した後、 第 1 4図に示すよ うに、 配線間の層間絶縁膜となる S i O 2系絶縁膜 1 1 6 をプラズマ C V D技術によ り形成する。 この S i O 2系絶縁膜 1 1 6は厚さ約 3 0 0 n mである。
続いて、 第 1 5図に示すよ うに、 この S i O 2系絶縁膜 1 1 6上 にリ ソグラフィ技術を用いてレジス ト 1 1 7をパターニングする。 そして、 第 1 6図に示すよ うに、 レジス ト 1 1 7をマスクに ドラ ィェツチング技術によ り S i 〇 2系絶縁膜 1 1 6をェツチングする ことによ り第 2の N型不純物層 1 1 5へのコンタク ト孔を開口する c このコンタク ト孔の開口は、 第 2の側壁被膜 1 1 4がほとんどエツ チされず、 また選択酸化膜 1 0 2端部は若干エッチされる程度で、 いわゆるセルファライ ンコンタク ト （ S A C ： S e 1 f A 1 i g n C o n t a c t ) が実現でき、 高精度のマスク位置合わせを不 要と した微細化が図れる。
続いて、 第 1 7図に示すよ うに、 この開口部及び S i 〇 2系絶縁 膜 1 1 6上部に導体層と して、 アルミニゥムとシリ コンとの合金 1 1 8 をス ノ ッタ法によ り厚さ 2 0 0〜 2 5 0 n m堆積する。 この導 電層はタングステン等の高融点金属あるいは高融点金属シリサイ ド の適用が可能である。
そして、 第 1 8図に示すよ うに、 その導電層 1 1 8 を所望の配線 パターンに従ってリ ソグラフィ及びドライエツチング技術を用いて 加工し、 配線層 1 1 9 を形成する。
なお、 上記導電層 1 1 8は、 プラグ電極 （開口部内に埋め込まれ た電極構造） と して平坦化を有する多層配線構造に最適な構造にす ること もできる。
この後、 最終パッシベーシヨ ン膜を被覆し、 このパッシベ一ショ ン膜をボンディ ングパッ ドが露出するよ うに選択ェツチングを行う。 そして、 ウェハ状態からチップに加工 （スクライブ） した後、 外部 リー ドに接続するために、 露出したボンディ ングパッ ドに対してヮ ィャをボンディ ングし、 最後に樹脂封止して半導体装置を得る。 本実施形態ではグー ト電極構造と して下層から、 多結晶シリ コ ン /窒化チタン （多結晶シリ コンとタングステンとのバリ ア層） Zタ ングステンとなっているが、 ゲ一 ト抵抗や配線コンタク ト抵抗の低 減の目的から他のゲー ト電極構造、 例えば、 多結晶シリ コンノタ ン ダステンシリサイ ド （珪化金属膜） や多結晶シリ コン Z窒化タンダ ステン （窒化金属膜） 等の構造を選択しても、 本実施形態と同様の 手順により金属電極の加工に係る拡散層の汚染ゃゲー トエツヂ部で のゲー ト酸化膜ダメージの回復が可能である。 従って、 シリ コン膜 を最下層と した積層構造電極と本実施形態で示した側壁保護手法と の組み合わせは、 本発明の範疇である。
なお、 多結晶シリ コ ン Zタ ングステンシリサイ ド （珪化金属膜） を形成する場合は、 多結晶シリ コン膜を形成した後、 タングステン よ り成る金属膜をその多結晶シリ コン膜上に堆積し、 熱処理するこ とによ り、 容易にタングステンシリサイ ド （珪化金属膜） を形成す ることができる。
(実施例 2 )
前記実施例 1 では、 複数の M O S F E T (素子） 間分離のための アイ ソ レーショ ン領域と して、 選択酸化法 （ L O C O S技術） が採 用された。 しかし、 この選択酸化法の場合、 選択酸化膜端部にバー ズビークが発生し、 素子の微細化、 特に 5 n m以下の均一なゲー ト 酸化膜を有する M O S F E Tを得ることが課題である。
第 1 9図乃至第 3 4図に示す第二の実施形態は、 1 0 n m以下、 特に 3〜 5 n m厚のゲ一 ト酸化膜を有する MO S F E Tを得ること が容易で、 しかも従来のよ うな問題を解決するものである。
すなわち、 本実施例は、 アイ ソ レーショ ンと して溝アイ ソ レーシ ョ ン技術を用いた場合の半導体装置の製造方法である。
第 1 9図に示すよ うに、 シリ コン基板 2 0 1上に厚さおよ 1 O n mの熱酸化膜 2 0 2、 そしてこの熱酸化膜 2 0 2に厚さ 1 5 0 n m のシリ コン窒化膜 2 0 3を形成する。
続いて、 第 2 0図に示すよ うに、 アイ ソ レーショ ン形成のための レジス ト 2 0 4をリ ソグラフィ技術によりバタ一ユングする。
続いて、 第 2 1 図に示すよ うに、 前記レジス トをマスク に ドライ ェツチング技術によ り シリ コン窒化膜 2 0 3、 熱酸化膜 2 0 2及び シリ コン基板 2 0 1 をエッチングしてアイ ソ レーショ ンが形成され るべき部分に溝 （深さおよそ 0. 3 111 ) を形成する。
続いて、 第 2 2図に示すよ うに、 化学気相成長法によ り 、 S i O 2系絶縁 （C VD— S i 02) 膜 2 0 6を厚さ 5 0 0 n m堆積する。 図示はしていないが、 この C V D— S i 02膜 2 0 6の堆積に先立 つて、 溝の表面を熱酸化し、 薄い S i 02膜を形成して、 溝の表面 に結晶歪みを除去しておく とよい。
続いて、 第 2 3図に示すよ うに、 化学的機械的研磨技術いわゆる CM P (C h e m i c a l M e c h a n i c a l P o l i s h i n g ) 技術を用いて、 シリ コン窒化膜 2 0 3を研磨ス ト ツバと し て平坦化工ツチングを行なう ことによ り 、 ダル一ブアイ ソ レーショ ン （G r o o v e I s o l a t i o n ) を得る。 この場合、 上記 実施例のよ うなパーズビークが形成されない。
続いて、 第 2 4図に示すよ うに、 グループアイ ソ レーショ ン （G r o o v e I s o l a t i o n ) G I によ り区画された S i 基板 2 0 1表面に、 熱酸化法によ り厚さおよそ 3〜5 n mのゲー ト酸化 膜 2 0 7を形成する。
さ らに、 第 2 5図に示すよ うに、 このグー ト酸化膜 2 0 7上に、 減圧化学気相成長法によ り厚さ 5 0 n mの S i (多結晶シリ コン） 膜 2 0 8を形成する。 そしてさ らに、 厚さ 2 0 n mの窒化チタン膜 2 0 9及び厚さ 1 0 0 n mのタングステン膜 2 1 0をスパッタ法に よ り堆積する。 そして、 タングステン膜 2 1 0表面に厚さ 1 5 0 η mの窒化シリ コン膜 2 1 1 を減圧化学気相成長法によ り形成する。 そして、 リ ソグラフィ技術によ り レジス ト 2 1 2をパター-ングす る。
続いて、 レジス ト 2 1 2をマスク と して ドライエッチングによ り 上記窒化シリ コン膜 2 1 1 、 タンダステン膜 2 1 0、 窒化チタン膜 2 0 9の各膜を加工した。 このとき、 下地の S i 膜 2 0 8 も 2 0 η m程度ェツチングされ、 レジス トマスク除去後において第 2 6図に 示す形状を得た。 ひき続き、 ドライエッチング残渣等の汚染物質除 去を目的と して、 有機系洗浄液を用いた洗浄を行なった。
続いて、 第 2 7図に示すよ うに、 キャップ層 （ 2 1 1 ) およびゲ 一ト電極 （ 2 1 0、 2 0 9及び 2 0 8の一部） の側壁部に例えば窒 化シリ コンよ り なる第 1 の絶縁性側壁被膜 2 1 3を形成した。 この 第 1 の絶縁性側壁被膜 2 1 3は、 実施例 1 と同様に、 まず減圧化学 気相成長法によ り厚さ 1 0〜2 0 n mの窒化シリ コン膜を堆積し、 そして ドライエッチング技術によ り異方的にエッチングを行なう こ とによ り形成される。
そして、 第 2 8図に示すよ うに、 前記キヤップ層 （ 2 1 1 ) 及び 第 1 の絶縁性側壁被膜 2 1 3をマスク と して S i 膜 2 0 8を完全に パターニングすることによ り ゲー ト電極を形成した。 そしてさ らに、 アンモニア、 過酸化水素混合液による洗浄及び希フッ酸水溶液によ り酸化膜 2 0 7を除去した。 ここで、 表面に露出している物質は、 シリ コン酸化膜、 シリ コン窒化膜、 シリ コン膜であるので、 フッ酸 水溶液処理をはじめと した L S I 工程で通常用いられる清浄化手段 を金属の溶出等の問題を回避して使用することができる。
次に、 第 2 9図に示すよ うに、 ゲー トェッヂ部のゲー ト酸化膜の 改質を目的と して、 8 5 0 °C、 ドライ O 2雰囲気で熱酸化膜 2 1 4 を基板上に 5 n m成長させた。 この熱酸化法による改質処理も表面 に露出している物質がシリ コン窒化膜およびシリ コンに限られてい るため容易に行える。
この後、 第 3 0図に示すよ うに、 第 1 の絶縁性側壁被膜 2 1 3 に 整合して、 イオン注入技術によ り砒素イオンを打ち込み、 第一の N 型不純物層 2 1 6を形成した。 この時のイオン打ち込みエネルギー は 1 5 K e V、そして打ち込み濃度は 2 X 1 0 1 3 a t o m s / c m 2である。
続いて、 第 3 1 図に示すよ うに、 減圧化学気相成長法によ り厚さ 5 0〜 1 O O n mの窒化シリ コン膜 1 1 3を堆積した後、 異方的に ドライエッチングを行なう ことによ り第 2の側壁被膜 2 1 5を得た。 そして、 第 3 2図に示すよ うに、 第 2の絶縁性側壁被膜 2 1 5 に 整合して、 イオン注入技術によ り リ ンイオンを打ち込み、 第二の N 型不純物層 2 1 7を形成した。 この時のイオン打ち込みエネルギー は 2 5〜 3 0 K e V、 そして打ち込み濃度は 5 X 1 0 1 a t o m s c m 2である。 したがって、 第 2の N型不純物層 2 1 5は、 第 1 の N型不純物層 2 1 3 よ り も深く コンタク ト用領域と して形成され る。
続いて、 ァニール処理によ りイオンダメージを回復した後、 第 3 3図に示すよ うに、 配線間の層間絶縁膜となる S i O 2系絶縁膜 2 1 8 をプラズマ C V D技術によ り形成した。 この S i 〇 2系絶縁膜 2 1 8は厚さ約 3 0 0 1 111でぁる。 そして、 この S i 02系絶縁膜 2 1 8上にリ ソグラフィ技術を用いてレジス ト 2 1 9をパターニン グした。
しかる後、 第 3 4図に示すよ うに、 レジス ト 2 1 9をマスクに ド ライエッチング技術によ り S i O 2系絶縁膜 2 1 8 をエッチングす ることによ り拡散層 2 1 7へのコンタク ト孔を開口 した。 このコン タク ト孔の開口は、 図から明らかなよ うに、 第二の側壁被膜 2 1 5 がェツチされず、 またグループアイ ソレ一シヨ ン G I 端部は若干ェ ツチされる程度であり 、 いわゆるセルファラインコンタク ト （ S A C ： S e 1 f A l i g n C o n t a c t ) が実現できる。
続いて、 第 3 5図に示すよ うに、 この開口部及び S i 02系絶縁 膜 2 1 8上部に導体層と して、 アルミニウムとシリ コンとの合金 2 2 0をスパッタ法によ り厚さ 2 0 0〜 2 5 0 n m堆積する。 この導 体層は、 前記実施例と同様に、 タ ングステン等の高融点金属あるい は高融点金属シリサイ ドの適用が可能である。
そして、 第 3 6図に示すよ うに、 その導体層 2 2 0を所望の配線 パターンに従ってリ ソグラフィ及びドライエッチング技術を用いて 加工し、 配線層 2 2 1 を形成する。
この後、 最終パッシベーシヨ ン膜を被覆し、 このパッシベーショ ン膜をボンディングパッ ドが露出するよ うに選択ェツチングを行う c そして、 ウェハ状態からチップに加工 （スクライブ） した後、 外部 リー ドに接続するために、 露出したボンディ ングパッ ドに対してヮ ィャをボンディ ングし、 最後に、 樹脂封止して半導体装置を得た。 以上の実施例 2によれば、 信頼性向上はもちろん、 ゲー ト電極の 低抵抗化によ り高速、 かつ高集積化に適した半導体装置の製造方法 が得られる。
なお、 本実施形態においても、 ゲー ト電極構造と して下層から、 多結晶シリ コン/窒化チタン タングステンとなっているが、 ゲー ト抵抗や配線コンタク ト等の要因から他のゲー ト電極構造、 例えば、 多結晶シリ コン タングステンシリサイ ドゃ多結晶シリ コンノ窒化 タングステン等の構造を選択したと しても、 本実施形態と同様の手 順によ り金属電極の加工に係る拡散層の汚染ゃゲー トエツヂ部での ゲー ト酸化膜ダメージの回復が可能である。 従って、 シリ コン膜を 最下層と した積層構造電極と本実施形態で示した側壁保護手法との 組み合わせは、 本発明の範疇である。
また、 上述した実施例 1および実施例 2では一つの M O S F E T を例に説明したが、 実施例から明らかなよ うに半導体基体にアイ ソ レーシヨ ン領域を形成することを開示している。 したがって、 複数 の M O S F E Tを構成要素とする半導体装置、 一般的には半導体集 積回路装置と称される高集積化された半導体装置を得る場合に適用 できることは明らかである。 具体的には D R A Mのメモ リ セルを構 成する M O S F E Tの形成に適用して有用である。 産業上の利用可能性
本願発明は、 M O S F E Tを構成要素とするダイナミ ツクラ ンダ ムアクセスメモリ等の半導体装置の製造に用いられる。

Claims

請求の範囲
1 . 半導体基体主面に酸化膜を介して、 半導体層および金属材料を 含む他の導電層を順次積層形成する工程と、 前記他の導電層を選択 除去し、 さらに前記半導体層を所定厚さを残して除去することで所 望のパターンのゲ一 ト電極加工を行う工程と、 前記ゲ一 ト電極加工 した他の導電膜および半導体層の側壁に側壁被膜を選択形成するェ 程と、 前記側壁被膜に整合して、 前記残された半導体層および前記 酸化膜を除去する工程と、 しかる後、 酸化性雰囲気中で熱処理する 工程とから成ることを特徴とする半導体装置の製造方法。
2 . 前記半導電層は多結晶シリ コンから成り、 前記他の導電層は窒 化チタンを介して形成されたタ ングステンであることを特徴とする 第 1項記載の半導体装置の製造方法。
3 . 半導体基体主面に酸化膜を介して、 半導体層および金属材料を 含む他の導電層を順次積層形成する工程と、
前記他の導電層上に第 1 の絶縁膜を堆積する工程と、
前記第 1 の絶縁膜および他の導電層を選択除去し、 さ らに前記半 導体層を所定厚さを残して除去することで所望のパターンの加工を 行う工程と、
前記所望のパターンの加工がされた前記第 1 の絶縁膜および他の 導電層そして半導体層の側壁に第 1 の側壁被膜を選択形成する工程 と、
前記側壁被膜に整合して、 前記残された半導体層および前記酸化 膜を除去する工程と、
酸化性雰囲気中で熱処理することによ り前記半導体層の側部およ び露出した半導体基体主面一部に酸化膜を形成する工程と、 前記第 1 の側壁被膜に整合して、 第 1導電型の不純物を半導体基 体内に導入して第 1不純物層を形成する工程と、
前記第 1 の側壁被膜の表面に第 2の側壁被膜を形成する工程と、 前記第 2の側壁被膜に整合して、 第 1導電型の不純物を半導体基 体内に導入して第 2不純物層を形成する工程と、
しかる後、 上記半導体基体主面上に層間絶縁膜を堆積する工程と、 前記層間絶縁膜に対し、 前記第 2の側壁被膜によ り整合され、 第
2不純物層表面を露出する開口を形成する工程と、 そして、
前記開口を介して第 2不純物層表面にコンタク トする導電層を形 成する工程と、
から成ることを特徴とする半導体装置の製造方法。
4 - 前記半導体層は多結晶シリ コンから成り 、 前記他の導電層は窒 化チタンを介して形成されたタングステンであることを特徴とする 第 3項記載の半導体装置の製造方法。
5 . 前記第 1不純物層を形成する工程は、 砒素イオン打ち込みによ る不純物導入により成し、 前記第 2不純物層を形成する工程はリ ン イオン打ち込みによる不純物導入によ り成すことを特徴とする第 3 項または第 4項に記載の半導体装置の製造方法。
6 . 半導体基体主面の選択された区域にアイ ソ レーショ ン領域を形 成する工程と、
前記アイソ レーショ ン領域によって区画された半導体基体主面に ゲー ト酸化膜を形成する工程と、
半導体層および金属材料を含む他の導電層を順次積層形成するェ 程と、 前記他の導電層上に第 1 の絶縁膜を堆積する工程と、
前記第 1 の絶緣膜および他の導電層を選択除去し、 さ らに前記半 導体層を所定厚さを残して除去することで所望のパターンの加工を 行う工程と、
前記所望のパターンの加工がされた前記第 1 の絶縁膜および他の 導電層そして半導体層の側壁に第 1 の側壁被膜を選択形成する工程 と、
前記側壁被膜に整合して、 前記残された半導体層および前記酸化 膜を除去する工程と、
酸化性雰囲気中で熱処理することによ り前記半導体層の側部およ び露出した半導体基体主面一部に酸化膜を形成する工程と、
前記第 1 の側壁被膜に整合して、 第 1導電型の不純物を半導体基 体内に導入して第 1不純物層を形成する工程と、
前記第 1 の側壁被膜の表面に第 2の側壁被膜を形成する工程と、 前記第 2の側壁被膜に整合して、 第 1導電型の不純物を半導体基 体内に導入して第 2不純物層を形成する工程と、
しかる後、 上記半導体基体主面上に層間絶縁膜を堆積する工程と、 前記層間絶縁膜に対し、 前記第 2の側壁被膜によ り整合され、 第 2不純物層表面を露出する開口を形成する工程と、 そして、
前記開口を介して第 2不純物層表面にコ ンタク 卜する導電層を形 成する工程と、
から成ることを特徴とする半導体装置の製造方法。
7 . 前記アイ ソ レーショ ン領域を形成する工程は、 前記半導体基体 主面の選択された区域に所望深さの溝を設け、 前記溝を含む前記半 導体基体主面に絶縁膜を堆積し、 しかる後、 前記絶縁膜を研磨処理 することによ り前記溝内に前記絶縁膜が埋め込まれた構成のアイ ソ レーショ ン領域と したことを特徴とする第 6項記載の半導体装置の 製造方法。
8 . 前記半導体層は多結晶シリ コンから成り、 前記他の導電層は窒 化チタンを介して形成されたタングステンであることを特徴とする 第 6項または第 7項に記載の半導体装置の製造方法。
9 . M O S F E Tを構成要素とする半導体装置の製造方法であって、 半導体基体主面に前記 M O S F E Tのグー ト絶縁膜を形成後に多結 晶シリ コン層を最下層と した複数の導電積層膜および絶縁性膜を積 層形成する工程、 前記絶縁性膜及び前記導電積層膜を少なく とも前 記最下層の多結晶シリ コンの一部を残してパターニングする第 1 の パターニング工程と、 パターニングした前記導電体膜および最下層 の多結晶シリ コンの一部に対して、 第 1 の絶縁性側壁被膜を形成す る工程と、 パターニングされていない最下層の多結晶シリ コンの一 部を上記パターニングされた第 1 の:絶縁性側壁被膜をマスク と して パターニングする第 2 のバタ一ニング工程とを含むことを特徴とす る半導体装置の製造方法。
1 0 . 前記第 2のパターニング工程の後、 露出した多結晶シリ コン 表面に熱酸化法によ り 、 シリ コン酸化膜からなる被膜を形成するェ 程を含むことを特徴とする第 9項に記載の半導体装置の製造方法。
1 1 . 前記第 2のパターニングの後、 第 1 の絶縁性側壁被膜および 最下層の多結晶シリ コンを覆って第 2の絶縁性側壁被膜を形成する ことを特徴とする第 9項に記載の半導体装置の製造方法。
1 2 . 前記露出した多結晶シリ コン表面に熱酸化法によ り、 シリ コ ン酸化膜からなる被膜を形成した後、 前記第 1 の絶縁性側壁被膜お よび前記最下層の多結晶シリ コン表面に形成したシリ コン酸化膜を 覆って第 2の絶縁性側壁被膜を形成することを特徴とする第 9項に 記載の半導体装置の製造方法。
1 3 . 前記多結晶シリ コン層を最下層と した複数の導電体積層膜を 形成する工程は、 前記多結晶シリ コ ン膜を形成した後、 金属膜、 窒 化金属膜あるいは硅化金属膜のうち少なく ともいずれかを形成する ことを特徴とする第 9項記載の半導体装置の製造方法。
1 . 多結晶シリ コン層を最下層と した複数の導電性積層膜を形成 する工程は、 前記多結晶シリ コン膜を形成した後、 金属膜を前記多 結晶シリ コン膜上に堆積し、 熱処理によ り硅化金属膜を形成するェ 程を含んで形成すること特徴とする第 9項に記載の半導体装置の製 造方法。
1 5 . 前記第 1 の絶縁性側壁被膜が窒化シリ コンをその組成に含む 絶縁膜であることを特徴とする第 9項に記載の半導体装置の製造方 法。
1 6 . 前記第 2 の絶縁性側壁被膜が窒化シリ コンをその組成に含む 絶縁膜であることを特徴とする第 1 2項に記載の半導体装置の製造 方法。
1 7 . 基体に半導体膜を形成する工程と、
前記半導体膜の第 1 の領域を、 所定の膜厚残るよ う に、 エツチン グ除去して、 前記半導体膜をパターニングする工程と、
前記第 1 の領域の前記半導体膜のパターン側壁に、 絶縁膜を形成 する工程とを有することを特徴とする半導体装置の製造方法。
1 8 . 前記所定の膜厚は 5 n m以上であることを特徴とする第 1 7 項記載の半導体装置の製造方法。
1 9 . 基体に、 絶縁膜を形成する工程と、
前記絶縁膜上に電極膜を形成する工程と、
前記電極膜の第 1 の領域を残して、 第 2の領域を所定の膜厚残る よ うにエッチング除去して、 前記電極膜を加工する工程と、 前記第 1 の領域の電極の側壁に絶縁膜を形成する工程と、 前記第 2の領域の電極をェツチング除去して、 第 2の領域の前記 酸化膜を露出させる工程と、
前記第 2の領域の酸化膜をゥエツ トエッチングによ り除去するェ 程とを有することを特徴とする半導体装置の製造方法。
2 0 . 前記電極膜は、 半導体膜及び他の導電膜の積層膜からなるこ とを特徴とする第 1 9項記載の半導体装置の製造方法。
PCT/JP1998/000599 1997-02-20 1998-02-13 Method for manufacturing semiconductor device WO1998037583A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3591097 1997-02-20
JP9/35910 1997-02-20

Publications (1)

Publication Number Publication Date
WO1998037583A1 true WO1998037583A1 (en) 1998-08-27

Family

ID=12455195

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1998/000599 WO1998037583A1 (en) 1997-02-20 1998-02-13 Method for manufacturing semiconductor device

Country Status (1)

Country Link
WO (1) WO1998037583A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0926741A3 (en) * 1997-12-23 1999-11-03 Texas Instruments Incorporated Gate structure and method of forming same
JP2003531472A (ja) * 1999-09-02 2003-10-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド タングステンゲート封入ｍｏｓトランジスタおよびメモリ・セルならびにその作成方法
US7846826B2 (en) 2004-10-15 2010-12-07 Elpida Memory Inc. Method of manufacturing a semiconductor device with multilayer sidewall

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335885A (ja) * 1994-06-08 1995-12-22 Samsung Electron Co Ltd 低抵抗ゲート電極を有する半導体素子の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335885A (ja) * 1994-06-08 1995-12-22 Samsung Electron Co Ltd 低抵抗ゲート電極を有する半導体素子の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0926741A3 (en) * 1997-12-23 1999-11-03 Texas Instruments Incorporated Gate structure and method of forming same
JP2003531472A (ja) * 1999-09-02 2003-10-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド タングステンゲート封入ｍｏｓトランジスタおよびメモリ・セルならびにその作成方法
US7846826B2 (en) 2004-10-15 2010-12-07 Elpida Memory Inc. Method of manufacturing a semiconductor device with multilayer sidewall

Similar Documents

Publication Publication Date Title
US6285073B1 (en) Contact structure and method of formation
US6274419B1 (en) Trench isolation of field effect transistors
JP3219909B2 (ja) 半導体装置の製造方法
US20020063283A1 (en) Passivation of sidewalls of a word line stack
KR0139772B1 (ko) 반도체 집적회로 장치 및 그 제조방법
US20020001935A1 (en) Method of forming gate electrode in semiconductor device
US6847086B2 (en) Semiconductor device and method of forming the same
US7176096B1 (en) Transistor gate and local interconnect
JP2000514241A (ja) 自己整合されたコンタクトおよびフィールド絶縁物を伴ったトランジスタおよび該トランジスタのための製造プロセス
JPH0831932A (ja) 半導体集積回路装置の製造方法
JP2008021935A (ja) 電子デバイス及びその製造方法
WO1998037583A1 (en) Method for manufacturing semiconductor device
JPH11204507A (ja) 半導体装置の製造方法
JPH11102877A (ja) 窒化金属変換方法および半導体装置の製造方法
JPH08264771A (ja) 半導体装置及びその製造方法
JP2003173985A (ja) 半導体装置の製造方法及び半導体装置
US6521517B1 (en) Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer
JPH1197529A (ja) 半導体装置の製造方法
JPH09162392A (ja) 半導体装置
JPH0955424A (ja) 多層配線の形成方法
JP3778065B2 (ja) 半導体装置の製造方法
KR100290890B1 (ko) 반도체소자의제조방법
KR100307537B1 (ko) 반도체소자의 게이트 형성방법
JPH1187701A (ja) 半導体装置及び半導体装置の製造方法
JP2001044201A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase