[go: up one dir, main page]

WO1992009987A1 - Appareil pour generer des impulsions de controle de largeurs variables, pour des dispositifs de commande d'affichage a cristaux liquides - Google Patents

Appareil pour generer des impulsions de controle de largeurs variables, pour des dispositifs de commande d'affichage a cristaux liquides Download PDF

Info

Publication number
WO1992009987A1
WO1992009987A1 PCT/FR1991/000961 FR9100961W WO9209987A1 WO 1992009987 A1 WO1992009987 A1 WO 1992009987A1 FR 9100961 W FR9100961 W FR 9100961W WO 9209987 A1 WO9209987 A1 WO 9209987A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock signals
bits
stage
output terminal
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/FR1991/000961
Other languages
English (en)
Inventor
George Roland Briggs
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vantiva SA
Original Assignee
Thomson SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson SA filed Critical Thomson SA
Publication of WO1992009987A1 publication Critical patent/WO1992009987A1/fr
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration

Definitions

  • the scope of this invention relates generally to pulse generators of variable width. Its particular application is to give control pulses with relatively rapid transitions by implementing relatively slow devices, such as for example thin film transistors made of amorphous silicon.
  • An application of this invention is found in the components of the liquid crystal display control circuit having its control electronics integrated on the substrate of the display matrix.
  • the digital-analog conversion circuits consist of pulse generators of variable width.
  • the display information represented by binary numbers is converted into pulses of variable width whose pulses are used to control the conduction times of the switching transistors.
  • a ramp-shaped voltage signal is applied to the electrode of the tilt transistor, the other electrode being coupled to an element of the display.
  • the transistor is adjusted in such a way that it provides conduction at predetermined intervals and is closed according to the variable width pulse. When the transistor is closed, the ramp voltage, and thus, the potential applied to the display element, is proportional to the binary value controlling the width of the pulse (see for example the US Patents 4,742 . 346 and 7,766,430 from Gillette et al.).
  • THE REMP ACEMENT Display devices of this type can include several hundred such digital-analog converters and, thus, consist of several hundred pulse generators of variable width, requiring such circuit elements to be efficient devices.
  • the entire circuit can be manufactured with a material offering a low mobility support such as amorphous silicon. In the latter case, special circuit configurations are required to overcome the
  • pulse generators of variable width are implemented with programmable counters. It is considered that the information relating to the image is represented by binary words of 8 bits, and - ⁇ that the width of the maximum variable pulse is 50 ⁇ s
  • the variation p is 50/2 ⁇ s, i.e. approximately 0.2 ⁇ s. To achieve this resolution with a variable width pulse generator of the counter type, a counter clock frequency is required.
  • the present invention relates to a generator
  • pulses of variable width comprising an arrangement of logic stages, each stage of which responds to 2 bits of an n-bit data word representing the coritrol pulses at the desired variable width.
  • a set of different phase clocks is connected to each stage, one of the phases
  • the output terminal of the very last stage is preloaded at the first level of logic at the beginning of each pulse interval and reset to the initial state at a second level of logic which practically coincides with a transition of the clock phase selected by the very top floor.
  • FIG. 1 is a simplified block diagram of a pulse generator of variable width implementing this invention.
  • FIG. 2 represents a logic diagram of the device of the counter stages which can be used in the generator shown in FIG. 1.
  • FIG. 3 presents a timing diagram making it possible to describe the operation of the circuit of FIG. 2.
  • FIGS. 4 and 6 represent the diagrams of the other devices of the counter stages illustrated in FIG. 1.
  • FIG. 5 shows the profile of the respective clock signals applying to the circuit components of FIG. 4.
  • FIG. 1 shows the general configuration of a pulse generator of variable width implementing the present invention.
  • the system is controlled by a controller 10 which establishes the general synchronization of the pulses and which gives the master clock signal to a clock pulse generator 91.
  • the controller also supplies precharge pulses, at the beginning (or at the end) of each interval between pulses of variable width, as well as an activation signal to trigger a synchronization cycle.
  • the general relations of synchronization of the activation and precharge signals, the 0pc, are illustrated in FIG. 3.
  • the clock pulse generator transmits "i" set of 4 clock signals with phases 0Ai, 0Bi, 0Ci , or 0Di, where "i" is equal to half the number of data bits representing the variable width pulse.
  • the sets with lower clock signal numbers are associated with data bits with the most significant bits and the sets with
  • REPLACEMENT SHEET higher numbers are associated with data bits with lower order bits.
  • the number of pulses in a clock signal (0Ai) of a particular set of clock signals. 0i is at least 4 times higher than the number of pulses in a clock signal
  • Each set of clock signals is applied to a two-bit counter stage 90.
  • Each stage has input terminals for applying two successive data bits Dn and
  • each data word representing the variable width pulse
  • a precharge pulse representing the activation pulse
  • Each floor also has an exit terminal. " The activation input terminal of each next stage is coupled to the output terminal of the previous stage.
  • each stage At the start of each pulse period, the output terminal of each stage is preloaded to a level which, when applied to the activation input terminals, of the following stages, deactivates the following stages.
  • An activation level is then applied to the first stage which, responding to the two most significant bits of the data word, selects one of the phases of the clock signals which is applied to it.
  • FIG. 3 shows the clock signal profiles which illustrate the general synchronization of a two-stage variable width pulse generator.
  • the signal 0pc represents the precharge signal having a precharge pulse arriving between times tl and t2.
  • the profiles titled Out-1 and Out-2 represent the potentials of exit from the first and second floors respectively.
  • a high activation signal - and thus a high output signal deactivates the stage to which it is applied.
  • the precharging pulse precharges the 5 output terminals OUT-1 and OUT-2 of the two stages.
  • the second stage is deactivated.
  • the first stage is deactivated due to the high external ACTIVATION signal.
  • the data bits can be set in the data latch.
  • the activation signal goes down and activates the first stage.
  • the data bits applied to the first stage select the clock phase 0B1 from among the phases 0A1, 0B1, 0C1 and 0D1.
  • the leading edge of the first pulse of clock phase 0B1 causes the signal
  • variable width pulse can be defined either as the pulse which becomes positive between the moment tl
  • the incremental resolution of the variable width pulse is determined by the relative phase delay of the clock signals 02, for example during the time interval Tr, between the advance of the clock signals 0A2 and 0B2.
  • the time interval between the phases of the following sequentially numbered clock signals (eg 0A1, 0B1) is 4 times longer than
  • FIG. 2 illustrates the first diagram of the device of the two-bit counter stages in which two stages are connected in cascades for pipeline operation.
  • the first stage 300 reacts to the most significant data bits D1 and 10 D2, as well as to the set of clock signals numbered in lower sequential order 0A1, 0B1, 0C1 and 0D1.
  • the second stage 300 ′ reacts to the following 2 least significant data bits D3 and D4, as well as to the clock signals 0A2, 0B2, 0C2 and 0D2. It should be noted that the two stages react to a common preload signal.
  • the first stage 300 reacts to an external activation signal and the second stage (activation input) reacts to the output 370 of the first stage.
  • the 2 data bits D1 and D2, as well as their complements, are applied to 40 doors with 2 AND inputs, namely 354, 355, 356 and 357 respectively in the following combinations: D1, D2; DÎ D2; Dl D2 and Dl D2.
  • the pulse width of the longest duration is produced by selecting the clock signal. 0D1.
  • the largest value (1, 1) that can be represented by a two-bit data value corresponds to the pulse of the largest variable width.
  • the clock phase 0D1 is selected, that is to say that the AND gate 361 is conditioned by the data bits Dl and D2 having logic states 5 UN to select the clock signal 0D1.
  • the shortest width pulse is created by selecting the clock signal 0A1.
  • the AND gate 358 is therefore conditioned to select the clock signal 0A1 when the data bits D1 and D2 have logical zeros and so on.
  • the output of the ET 363 circuit is connected to the door
  • Transistor 366 becomes conductive through high logic levels applied to its gate electrode.
  • Another transistor 364 has its gate electrode
  • a capacitor 368 is coupled between the output terminal 370 and the ground.
  • transistor 364 responds to the precharge pulse by turning on and charges capacitor 368 at a high logic level. The transistor 364 then closes, leaving the capacitor 368 and the output terminal charged at the high logic level. After the preload interval, the activation sign goes down,
  • REPLACEMENT SHEET activating the AND circuit 363 to transmit the signal supplied by the OR gate 362.
  • the AND circuit 363 emits a signal high logic output which turns the transistor on.
  • the transistor 366 empties the capacitor 368 and the output terminal providing the tail transition of the variable width pulse. It should be noted that when terminal 370 goes down, the next stage 300 'is activated to make a selection from the clock phases 0A2, 0B2, 0C2 and 0D2 according to logical values of the least significant data bits D3 and D4_
  • FIG. 4 shows a circuit of two-bit counter stages which performs a function similar to stage 300 of FIG. 2.
  • the function of AND gates 354 and 358 of FIG. 2 is performed by the circuit. 302.
  • the functions of AND gates (355 and 359), (356 and 360) and (357 and 361) are respectively executed by the circuits
  • circuits 302 undergo an OR selection at node 318.
  • the activation / deactivation function is provided by the transistor
  • the transistors 326 and 328 and the capacitor 345 perform functions similar to the transistors 366 and 364, as well as the capacitor 368 of FIG. 2.
  • the arrangement of FIG. 4 is designed to provide the maximum processing speed by using transistors having a relatively small geometry and / or a support having low mobility. This is accomplished by using dynamic and preloading techniques and by avoiding logical devices having ratios to each other. That is, for transistors connected in series between relatively positive or negative supply potentials, during critical synchronization intervals, no more than one of the series of
  • circuit 302 circuits 302 ', 302 "and 302'" are all similar to circuit 302).
  • the circuit 302 5 includes an AND circuit comprising a passing transistor 316 which allows a high level of logic to pass at its output (NODE 318) when a high level is simultaneously applied to its two input terminals (the gate electrodes and drain).
  • the drain electrode is coupled to the clock signal 0A1 and
  • the door electrode is connected to the output of a NOR preload circuit or a combinational logic.
  • the NOR OR precharge circuit comprises a charge transistor 330 connected in series with a parallel connection of the drop transistors 307 and 308.
  • 1 drop transistors are arranged to receive their respective data bits, e.g. Dl and D2, and the gate electrode of the load transistor 330, is coupled with the precharge signal. During the precharge interval, the charge transistor is turned on to charge the output node of the
  • REPLACEMENT SHEET which is the same as the function provided by the door ET 358 of the device of FIG. 2.
  • the transistor 316 includes inter-electrode capacitors 315 and 320. With the transistor 316 rendered non-conducting, part of the clock signal 0A1 can be coupled to the node 318, by passing the combination of the series of the capacitors 315 and 320, which tend to incidentally open transistor 326. In order to prevent such opening, the source electrode of transistor 326 can be biased above the ground potential by a supply potential + Vb. Raising the potential applied to the source electrode of transistor 326 raises the level of potential that must be applied to its gate before it is powered. Thus, by applying the relatively more positive potential VB to the source electrode of transistor 326, the immunity of the system against noise is increased. The amplitude of the VB supply is a value which influences the lower level of the output signal.
  • the amplitude of VB must be less than the maximum tolerated for a logic low value and is usually selected at a level slightly less than the threshold potential of transistor 324.
  • the value of the inter-electrode capacitance 320 is reduced to prevent the above-mentioned clock coupling from occurring at node 318.
  • the value of the inter-electrode capacitance 315 is improved to induce a coupling of clock at the gate electrode of transistor 316. Such coupling brings an increase in voltage to a logic level "one" applied to the gate, thereby improving the conduction properties of transistor 316 when it is supplied.
  • the transistor 324 is polarized to be made conductive to lock the node 318 at the potential of the
  • the transistor 316 of one of the circuits 302-302 '" will conduct, the current at the node 318 exhibiting a tendency to raise its potential.
  • the current available to charge the node 318, passing through the transistor 316 is limited by capacitive coupling rather than by direct coupling, from the clock signals to the drain electrodes. their respective transistors 316.
  • the front edge rise times of the clock signals are relatively long, in fact it has been found advantageous to use sawtooth clock signals as pulses. , as shown in Figure 5.
  • Figure 5 shows exemplary profiles for the 8 clock signals of a two-stage variable width pulse generator.
  • the vertical dashed lines indicate the relative delay times of the trailing edge of the variable width pulses represented by the associated 4-bit binary values.
  • the pulse generator of variable widths (8 bits) of the type described above requires an apparently excessive number (16) of clock lines.
  • Figure 6 shows the diagram of a device that transmits
  • FIG. 6 The diagram of a device in FIG. 6 includes the
  • REPLACEMENT SHEET additional transistors 324 ', 326' and 328 'which operate respectively in an identical manner to the transistors 324, 326 and 328 in FIG. 4. Also, stages 302 and 302 "are connected to node 318". Consequently, the phases 0A1 and 0C1 control the transistor 326 and provide the MOA output by passing the transistor 328, while the clock phases 0B1 and 0D1 control the transistor 326 ', and provide the MOB output by passing the transistor 328 '.
  • the diagram of a device in Figure 6 is similar to the diagram of a device in Figure 4 and uses the profiles illustrated in Figure 5. The advantage of the diagram of the device in FIG. 6 is the arrangement reserved for two output pulses MOA and MOB, which are useful with several diagrams of devices of the time vernier circuit described in patent application No. RCA 85,676 given above for information.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Seats For Vehicles (AREA)

Abstract

Générateur d'impulsions de largeur variable comprenant un ensemble d'états logiques lesquels sont raccordés en cascade. Chaque étage est disposé de manière à recevoir l'un d'un ensemble de signaux d'horloge de phase différente et répondant à l'un des bits d'un mot binaire définissant la largeur de l'impulsion. Tous les étages sont initialement désactivés par une impulsion de précharge survenant au commencement de chaque intervalle d'impulsion variable. Les étages successifs sont activés par une impulsion d'horloge sélectionnée par l'étage précédent. Le tout dernier étage fournit une sortie correspondant à une impulsion de largeur variable.

Description

APPAREIL POUR GENERER DES IMPULSIONS DE CONTROLE DE LARGEURS VARIABLES, POUR DES DISPOSITIFS DE COMMANDE D'AFFICHAGE A CRISTAUX LIQUIDES
Le domaine d'application de cette invention se rapporte d'une manière générale aux générateurs d'impulsions de largeur variable . Il a pour application particulière , celle de donner des impulsions de contrôle avec des transitions relativement rapides en mettant en oeuvre des dispositifs relativement lents , comme par exemple des transistors à film mince en silicium amorphe .
Une application de cette invention se trouve dans les composants du circuit de commande d'affichage à cristaux liquides présentant son électronique de pilotage intégré sur le substrat de la matrice d'affichage .
Fréquemment, on souhaite créer des impulsions de largeurs variables avec un minimum de circuit . Par exemple , dans certains dispositifs d'affichages à cristaux liquides (LCD) , les circuits de conversion numérique -analogique sont constitués par des générateurs d'impulsions de largeur variable . Les informations d'affichage représentées par des nombres binaires sont converties en impulsions de largeur variable dont les impulsions sont utilisées pour contrôler les durées de conduction des transistors de commutation . Un signal de tension en forme de rampe est appliquée à l'électrode du transistor de basculement, l'autre électrode étant couplée à un élément de l'affichage . Le transistor est réglé de telle manière qu'il assure la conduction à des intervalles prédéterminés et est fermé en fonction de l'impulsion de largeur variable . Au moment où le transistor est fermé, la tension de rampe, et ainsi, le potentiel appliqué à l'élément d'affichage, est proportionnelle à la valeur binaire contrôlant la largeur de l'impulsion (voir par exemple les Brevets US 4. 742. 346 et 7.766.430 de Gillette et al. ) .
LE DE REMP ACEMENT Les dispositifs d'affichage de ce type peuvent comprendre plusieurs centaines de tels convertisseurs numériques -analogiques et, ainsi, , être constitués de plusieurs centaines de générateurs d'impulsions de largeur variable, exigeant que de tels éléments de circuits soient des dispositifs efficaces . De plus, l'ensemble du circuit peut être fabriqué avec du matériau offrant un support de faible mobilité comme le silicium amorphe . Dans ce dernier cas , des configurations spéciales de circuit sont nécessaires pour surmonter les
10 limitations de vitesse entraînées par la faible mobilité du support. Habituellement, les générateurs d'impulsions de largeur variable sont mis en oeuvre avec des compteurs pro rammables . On considère que les informations relatives à l'image sont représentées par des mots binaires de 8 bits , et -^ que la largeur de l'impulsion variable maximale est de 50 μs
(approchant la partie active de la ligne vidéo) . La variation p est 50/2 μs soit environ 0, 2 μs . Pour atteindre cette résolution avec un générateur d'impulsions de largeur variable de type compteur, il faut une fréquence d'horloge de compteur
20 de 5 MHz. Toutefois, il n'est pas actuellement possible de fabriquer un compteur programmable pratique qui opérera à 5 MHz avec du silicium amorphe. Ainsi, il y a un besoin pour un autre type de générateur d'impulsions de largeur variable .
La présente invention se rapporte à un générateur
-y es d'impulsions de largeur variable comprenant un arrangement d'étages logiques, dont chaque étage répond à 2 bits d'un mot de données à n-bits représentant l'impulsions de corïtrôle à la largeur variable souhaitée . Un ensemble d'horloges de phase différente est connecté à chaque étage, dont l'une des phases
30 est sélectionnée, selon le niveau logique des bits appliqué à l'étage respectif, pour activer l'étage suivant La borne de sortie du tout dernier étage est préchargée au niveau premier de logique au commencement de chaque intervalle d'impulsion et remis à l'état- initial à un niveau second de logique qui coïncide pratiquement avec une transition de la phase d'horloge sélectionnée par le tout dernier étage .
La demande n° RCA 85.676 , déposée simultanément avec celle de Roger G . Stewart et George R . Briggs ayant pour titre "Circuits affectant les largeurs d'impulsions dans un vernier temporel" , donne la description des composants de circuits pouvant être utilisés dans la présente invention .
La figure 1 est un schéma synoptique simplifié d'un générateur d'impulsions de largeur variable mettant en oeuvre cette invention . La figure 2 représente un schéma logique du dispositif des étages compteurs qui peuvent être utilisés dans le générateur montré dans la figure 1.
La figure 3 présente un chronogramme permettant de décrire le fonctionnement du circuit de la figure 2. Les figures 4 et 6 représentent les schémas des autres dispositifs des étages compteurs illustrés dans la figure 1.
La figure 5 présente le profil des signaux respectifs d'horloge s'appliquant aux composants de circuits de la figure 4. La figure 1 montre la configuration générale d'un générateur d'impulsions de largeur variable mettant en oeuvre la présente invention . Le système est contrôlé par un contrôleur 10 qui établit la synchronisation générale des impulsions et qui donne le signal d'horloge maître à un générateur d'impulsions d'horloge 91. Le contrôleur fournit également des impulsions de précharge, au commencement (ou à la fin) de chaque intervalle entre impulsions de largeur variable, ainsi qu'un signal d'activation pour déclencher un cycle de synchronisation . Les relations générales de synchronisation des signaux d'activation et de précharge, le 0pc, sont illustrées sur la figure 3. Le générateur d'impulsions d'horloge émet "i" ensemble de 4 signaux d'horloge à phases 0Ai, 0Bi, 0Ci, ou 0Di , où "i" est égal à la moitié du nombre des bits de données représentant l'impulsion de largeur variable . Les ensembles avec des numéros inférieurs de signaux d'horloge sont associés avec des bits de données aux bits de poids fort et les ensembles avec des
FEUILLE DE REMPLACEMENT numéros plus élevés sont associés avec des bits de données aux bits de poids faible . Dans un intervalle entre impulsions, le nombre des impulsions dans un signal d'horloge (0Ai) d'un ensemble particulier de signaux d'horloge. 0i est au moins 4 fois plus élevé que le nombre des impulsions dans un signal d'horloge
(0Ai-l) de l'ensemble suivant des nombres en ordre numérique 0(i-l) .
Chaque ensemble de signaux d'horloge est appliqué à un étage compteur à deux bits 90. Chaque étage a des bornes d'entrée pour appliquer deux bits de données successifs Dn et
Dn-1, de chaque mot de données représentant l'impulsion de largeur variable, une impulsion de précharge et une impulsion d'activation. Chaque étage est doté également d'une borne de sortie. " La borne d'entrée d'activation de chaque étage suivant est couplée à la borne de sortie de l'étage précédent .
Au commencement de chaque période d'impulsion, la borne de sortie de chaque étage est préchargée à un niveau qui, lorsqu'il est - appliqué aux bornes d'entrée d'activation, des étages suivants, désactive les étages suivants . Un niveau d'activation est alors appliqué au premier étage qui, répondant au deux bits de poids fort du mot de données , sélectionne une des phases des signaux d'horloge qui lui est appliqué .
Réagissant à une transition de la phase sélectionnée de l'horloge, la borne de sortie est réglée à un potentiel d'activation, activant ainsi l'étage stiîvant . Ce processus se répercute tout le long des divers étages jusqu'à ce que le tout dernier étage règle son potentiel de sortie au niveau d'activation. L'impulsion de largeur variable est donnée à la borne de sortie du tout dernier étage. La figure 3 montre les profils des signaux d'horloge qui illustrent la synchronisation générale d'un générateur d'impulsions de largeur variable à deux étages . Dans la figure
3, le signal 0pc représente le signal de précharge ayant une impulsion de précharge arrivant entre les temps tl et t2. Les profils intitulés Out-1 et Out-2 représentent les potentiels de sortie des premiers et deuxième étages respectivement . Un signal d'activation élevé - et ainsi un signal de sortie élevé désactive l'étage auquel il est appliqué .
Au moment tl, l'impulsion de précharge précharge les 5 bornes de sortie OUT-1 et OUT-2 des deux étages . Ainsi, le second étage est désactivé . Le premier étage est désactivé du fait même que le signal d'activation externe ACTIVATION est élevé . Pendant l'intervalle de précharge, les bits de données peuvent être établis dans la bascule de données . Au moment t2 ,
10 le signal d'activation descend et active le premier étage . Dans la figure 3, on part de l'hypothèse que les bits de données appliqués au premier étage sélectionnent la phase d'horloge 0B1 parmi les phases 0A1, 0B1 , 0C1 et 0D1. Le front avant de la première impulsion de la phase d'horloge 0B1 fait que le signal
15 de sortie OUT-1 du premier étage change d'état (temps t3) . Au moment t3, le second étage est activé et sélectionnera, selon les bits de données qui y sont appliqués , une des phases d'horloge 0A2 , 0B2 , 0C2 et 0D2 . Dans l'exemple de la figure 3 , on part de l'hypothèse que le second étage sélectionne le signal
20 d'horloge 0D2 qui survient après que le second étage ait été activé (c'est-à-dire après le temps t3) , de sorte que le signal de sortie OUT-2 du second étage tombe (temps t4) . L'impulsion de largeur variable donnée dans cet exemple peut être défini soit comme l'impulsion qui devient positive entre le moment tl
2 et le moment t4, qui a un front avant constant (tl) et un front arrière variable (t4) ou comme l'impulsion q ii devient négative entre le moment t4 et le moment t5 , qui a une avance variable t4 et un retard constant t5.
Il faut remarquer la disposition de la figure 3 où la
30 résolution incrémentielle de l'impulsion de largeur variable est déterminée par le délai relatif de phase des signaux d'horloge 02 , par exemple lors de l'intervalle de temps Tr, entre l'avance des signaux d'horloge 0A2 et 0B2 . L'intervalle de temps entre les phases des signaux d'horloge numérotés séquentiellement inférieurs suivants (par ex . 0A1, 0B1 ) est 4 fois plus long que
FEUILLE DE REMPLACEMENT Tr. Cette relation de synchronisation s'applique pour n'importe quel nombre d'étages, c'est-à-dire, que le retard relatif parmi n'importe quel ensemble de signaux d'horloge est le quart du retard relatif parmi l'ensemble des signaux d'horloge numérotés 5 séquentiellement qui lui sont juste inférieurs .
La figure 2 illustre le premier schéma du dispositif des étages compteurs à deux bits dans lequel deux étages sont connectés en cascades pour un fonctionnement pipeline . Le premier étage 300 réagit aux bits de données de poids fort Dl et 10 D2, ainsi qu'à l'ensemble de signaux d'horloge numérotés en ordre séquentiel inférieurs 0A1, 0B1, 0C1 et 0D1. Le second étage 300' réagit aux 2 bits de données de poids faible suivants D3 et D4, ainsi qu'aux signaux d'horloge 0A2, 0B2, 0C2 et 0D2. H convient de remarquer que les deux étages réagissent à un l^ signal de précharge commun. Le premier étage 300 réagit à un signal d'activation externe et le second étage (entrée d'activation) réagit à la sortie 370 du premier étage .
Dans l'étage de compte à deux bits 300, les 2 bits de données Dl et D2, ainsi que leur compléments sont appliqués à 4 0 portes à 2 entrées ET, à savoir 354, 355, 356 et 357 respectivement dans les combinaisons suivantes : DÏ , D2 ; DÎ D2 ; Dl D2 et Dl D2.
Les signaux de sortie des portes ET 354, 355, 356 et
357 sont couplés respectivement aux premières bornes d'entrée J des 4 autres portes ET 358, 359, 360 et 361. Les signaux d'horloge 0A1, 0B1, 0C1 et 0D1 sont respectivement couplés aux secondes bornes d'entrée des portes ET 358, 359, 360 et 361 qui émettent les signaux logiques de sortie aux fonctions booléennes :
DÏ • D2" 0A1 ; DÏ D2 0B1 ; Dl • D2 • 0C1 0 D'i • D2 • 0D1.
En comparant la figure 3 et les signaux d'horloge 0AI, 0B1, 0C1 et 0D1, on peut voir que la largeur de l'impulsion de la durée la plus longue est produite en sélectionnant le signal d'horloge . 0D1. De plus, la plus grande valeur (1, 1) qui peut être représentée par une valeur de données à deux bits correspond à l'impulsion de la largeur variable la plus importante . Ainsi pour la valeur (1 , 1) , on sélectionne la phase d'horloge 0D1, c'est-à-dire que la porte ET 361 est conditionnée par les bits de données Dl et D2 présentant des états de logique 5 UN pour sélectionner le signal d'horloge 0D1. L'impulsion de largeur la plus courte est créée en sélectionnant le signal d'horloge 0A1. La porte ET 358 est donc conditionnée pour sélectionner le signal d'horloge 0A1 lorsque les bits de données Dl et D2 présentent des zéros logiques et ainsi de suite .
10 Les signaux de sortie logique provenant des portes ET
358, 359, 360 et 361 sont couplées à leurs bornes d'entrée respectives d'une porte 362 OU à 4 entrées qui produit un haut niveau logique chaque fois qu'une impulsion d'un signal d'horloge apparaît . La borne de sortie de la porte OU est
1 couplée à une borne d'entrée d'un circuit ET 363. Ainsi seulement lorsque le signal d'activation est bas, le circuit ET 363 est alors conditionné pour passer le signal logique donné par la porte OU 362.
La sortie du circuit ET 363 est connectée à la porte
2 d'un transistor 366 chuteur, ayant sa liaison conductrice principale connectée entre une borne de sortie 370 et le potentiel de la masse . Le transistor 366 devient conducteur par des niveaux logiques élevés appliquées à son électrode de grille . Un autre transistor 364 a son électrode de grille
2 connectée au signal de précharge et sa liaison conductrice principale connectée entre une borne de sortie 370 et une source de potentiel d'alimentation positive (niveau logique élevé) +VS . Un condensateur 368 est couplé entre la borne de sortie 370 et la masse .
30 Au commencement d'un intervalle d'impulsion variable, le transistor 364 réagit à l'impulsion de précharge en devenant passant et charge le condensateur 368 à un niveau logique élevé . Le transistor 364 se ferme alors , laissant le condensateur 368 et la borne de sortie chargés au niveau logique élevé . Après l'intervalle de précharge, le signa] d'activation descend,
FEUILLE DE REMPLACEMENT activant le circuit ET 363 à transmettre le signal fourni par la porte OU 362. Lors de l'arrivée de la première impulsion du signal d'horloge sélectionné (après que le circuit 363 ait été validé) , le circuit ET 363 émet un signal de sortie logique élevé qui rend le transistor passant. Le transistor 366 vide le condensateur 368 et la borne de sortie apportant la transition de queue de l'impulsion de largeur variable . Il convient de remarquer que lorsque la borne 370 descend, l'étage suivant 300' est activé pour opérer une sélection parmi les phases d'horloge 0A2, 0B2, 0C2 et 0D2 selon des valeurs logiques des bits de données de moindre poids D3 et D4_
La figure 4 présente un circuit d'étages compteurs à deux bits qui exécute une fonction similaire à l'étage 300 de la figure 2. Dans la figure 4, la fonction des portes ET 354 et 358 de la figure 2 est exécutée par le circuit 302. De la même manière, les fonctions des portes ET (355 et 359) , (356 et 360) et (357 et 361) sont respectivement exécutées par les circuits
302', • 302" et 302'" . Les signaux de sortie émis par les circuits 302 subissent une sélection OU au noeud 318. La fonction activation/desactivation est fournie par le transistor
324 qui verrouille le noeud 318 au potentiel de la masse lorsqu'il est fermé. Les transistors 326 et 328 et le condensateur 345 effectuent des fonctions similaires aux les transistors 366 et 364, ainsi que le condensateur 368 de la figure 2.
La disposition de la figure 4 est conçue pour fournir la vitesse maximale de traitement en titilisant des transistors ayant une géométrie relativement petite et/ou un support présentant une faible mobilité . Ceci est accompli en utilisant des techniques dynamiques et de préchargement et en évitant des dispositifs logiques présentant des ratios les uns par rapport aux autres . C'est-à-dire, que pour des transistors connectés en séries entre des potentiels d'alimentation relativement positifs ou négatifs, pendant les intervalles de synchronisation critiques , pas plus d'un de la série de
FEUILLE DE REMPLACEMENT
Figure imgf000011_0001
transistors connectés est passant (exception faite du transistor 324) .
Considérons le circuit 302 (les circuits 302' , 302" et 302'" sont tous similaires au circuit 302) . Le circuit 302 5 comprend un circuit ET comprenant un transistor de passage 316 qui laisse passer un niveau élevé de logique à sa sortie (NOEUD 318) lorsqu'un niveau élevé est simultanément appliqué à ses deux bornes d'entrée (les électrodes de porte et de drain) . L'électrode de drain est couplée au signal d'horloge 0A1 et
10 l'électrode de porte est connectée à la sortie d'un circuit de précharge NON-OU ou une logique combinatoire . Le circuit de précharge NON OU comprend un transistor de charge 330 connecté en série avec une connexion en parallèle des transistors chuteurs 307 et 308. Les électrodes de porte des
1 transistors chuteurs sont arrangées pour recevoir leurs bits de données respectives, par ex. Dl et D2, et l'électrode de grille du transistor 330 de charge, est couplée avec le signal de précharge . Pendant l'intervalle de précharge , le transistor de charge est rendu passant pour charger le noeud de sortie du
20 circuit NON-OU à un niveau élevé de logique . Simultanément, les valeurs logiques des bits de données sont établies sur les électrodes de grille des transistors 307 et 308. A la fin de l'intervalle de précharge, le transistor de charge 330 voit son alimentation arrêtée laissant le noeud de sortie du circuit
25 NON-OU chargé à un niveau élevé si les deux bits de données présentent un niveau logique bas . Si un ou les deux bits de données sont d'un niveau logique élevé, un ou deux transistors 307 et 308 sont rendus passants pendant l'intervalle de décharge et dérivent une partie du courant de charge à la masse et
30 réduisent le potentiel de sortie de précharge du circuit NON- OU .
Lorsque le transistor de charge plus est non-passant, le potentiel réduit du circuit NON -OU est facilement mis en état logique bas par l'un des transistors 307 ou 308 rendu passant . La fonction booléenne exécutée par le circuit 302 est donnée par : 0A1 • (Dl + D2) = 0A1 • (DÏ) (O2)
FEUILLE DE REMPLACEMENT qui est la même que la fonction fournie par la porte ET 358 du dispositif de la figure 2.
Le transistor 316 comprend des capacités interélectrodes 315 et 320. Avec le transistor 316 rendu non-passant, une partie du signal d'horloge 0A1 peut être couplé au noeud 318, en passant la combinaison des séries des condensateurs 315 et 320, qui tendent à ouvrir incidemment le transistor 326. Afin d'empêcher une telle ouverture, l'électrode de la source du transistor 326 peut être polarisée au dessus du potentiel de masse par un potentiel d'alimentation +Vb . Le fait d'élever le potentiel appliqué à l'électrode de la source du transistor 326 élève le niveau du potentiel qui doit être appliqué à sa grille avant qu'il ne soit alimenté . Ainsi, en appliquant le potentiel relativement plus positif VB à l'électrode de la source du transistor 326, l'immunité du système contre le bruit est augmentée . L'amplitude de l'alimentation VB est une valeur qui influence la niveau inférieur du signal de sortie.
Puisque le signal de sortie doit être capable de présenter une valeur basse logique, l'amplitude de VB doit être inférieure au maximum toléré pour une valeur basse logique et se trouve habituellement sélectionnée à un niveau légèrement moindre que le potentiel de seuil du transistor 324.
En concevant le transistor 316, la valeur de la capacité interélectrode 320 est réduite pour empêcher que le couplage d'horloge mentionné ci-dessus ne se produise au noeud 318. Toutefois, la valeur de la capacité interélectrode 315 est améliorée pour induire un couplage d'horloge à l'électrode de grille du transistor 316. Un tel couplage apporte une augmentation de tension à un niveau de logique "un" appliqué à la grille, améliorant ainsi les propriétés de conduction du transistor 316 lorsqu'il est alimenté .
Pendant les intervalles, lorsque l'étage doit être désactivé, le transistor 324 est polarisé pour être rendu conducteur pour verrouiller le noeud 318 au potentiel de la
FEUILLE DE REMPLACEMENT 11
masse . Pendant de tels intervalles , le transistor 316 d'un des circuits 302-302'" conduira, le courant au noeud 318 présentant une tendance à élever son potentiel . Afin de réduire la dimension du transistor 324 et de s'assurer encore que le noeud 318 est maintenu à une valeur basse logique pendant le mode désactivé, le courant disponible pour charger le noeud 318, en passant par le transistor 316, est limité par couplage capacitif plutôt que par couplage direct, des signaux d'horloge aux électrodes de drain de leurs transistors respectifs 316. De plus , les temps de montée des fronts avant des signaux d'horloge sont relativement longs . En fait, on a trouvé qu'il est avantageux d'utiliser des signaux d'horloge en dents de scie comme des impulsions, comme le montre la figure 5.
La figure 5 montre des profils exemplaires pour les 8 signaux d'horloge d'un générateur d'impulsions de largeur variable à deux étages . Les lignes interrompues verticales indiquent les durées de retard relatif du front arrière des impulsions de largeur variable représentées par les valeurs associées binaires à 4 bits . On peut remarquer que le générateur d'impulsions de largeurs variable (de 8 bits) du type décrit ci-dessus , exige un nombre apparemment excessif ( 16) de lignes d'horloge . Toutefois, dans l'environnement de l'ensemble des circuits de balayage de l'affichage à cristaux liquides fabriqués directement sur le substrat de la matrice d'affichage où des centaines de tels générateurs' sont compris en parallèle , la complication additionnelle des lignes d'horloge (16) est négligeable, puisque les mêmes signaux d'horloge sont connectés à tous les générateurs . La figure 6 montre le schéma d'un dispositif qui émet
2 impulsions MOA et MOB , ce qu'on appelle le schéma d'un dispositif de "bus divisé" . Comme indiqué dans les mêmes numéros de référence, les étages 302 à 302" sont identiques aux étages pareillement numérotés du schéma donné dans la figure 4. Le schéma d'un dispositif de la figure 6 comprend les
FEUILLE DE REMPLACEMENT transistors additionnels 324', 326' et 328' qui fonctionnent respectivement d'une manière identique aux transistors 324, 326 et 328 de la figure 4. Egalement, les étages 302 et 302" sont connectés au noeud 318" . En conséquence, les phases 0A1 et 0C1 contrôlent, le transistor 326 et fournissent la sortie MOA en passant pas le transistor 328, tandis que les phases d'horloge 0B1 et 0D1 contrôlent le transistor 326' , et fournissent la sortie MOB en passant pas le transistor 328' . A l'exception de ces di férences, le schéma d'un dispositif de la figure 6 est similaire au schéma d'un dispositif de la figure 4 et utilise les profils illustrés par la figure 5. L'avantage du schéma du dispositif de la figure 6 est la disposition réservée à deux impulsions de sortie MOA et MOB , qui sont utiles avec plusieurs schémas de dispositifs du circuit de vernier temporel décrit dans la demande du brevet n° RCA 85.676 donnée ci-dessus pour information.
Ayant à sa disposition cette description détaillée , une personne de l'art compétente dans la conception des circuits peut réaliser d'autres conceptions sans s'écarter de l'esprit de l'invention. Par exemple, en doublant le nombre de phases dans l'ensemble des signaux d'horloge et en ajoutant les portes ET appropriées au système de la figure 2 , on peut créer des étages compteurs à 4 bits, etc. . .
FEUILLE DE REMPLACEMENT

Claims

REVENDICATIONS
1. Générateur d'impulsions de largeur variable caractérisé en ce qu'il comprend :
- une source de mots de données à "n" bits représentant des impulsions de largeur variable, "n" étant un nombre entier ;
- un générateur d'horloge pour fournir des ensembles n/q de 2q signaux d'horloge de 2q phases, où q est une puissance entière de 2 ;
- une pluralité n/q d'étages compteurs dont chacun d'eux est respectivement connecté auxdits n/q ensembles différents des 2q signaux d'horloge, chacun desdits étages de compte présentant une borne d'entrée d'activation, une borne de sortie et "q" bornes d'entrée de données pour appliquer "q" bits desdits mots de données à n-bits, ladite pluralité d'étages compteurs étant connectée en cascade à la borne d'entrée d'activation d'un étage compteur respectif avec une borne de sortie de l'étage compteur le précédant immédiatement et la borne de sortie du tout dernier étage compteur donnant lesdites impulsions de largeurs variables, chaque étage compteur comprenant un moyen pour établir sa borne de sortie à un premier état au commencement d'un intervalle d'impulsion et un dispositif réagissant aux "q" bits de données appliqués à un tel étage compteur pour sélectionner lesdits 2q signaux d'horloge appliqués à un tel étage compteur pour établir ladite borne de sortie à un second état, et dans lequel les bits dudit mot de données sont appliqués aux étages compteurs en ordre descendant du poids des bits en partant du tout premier pour aller au tout dernier étage compteur dans ladite connexion en cascade .
2. Générateur selon la revendication 1, caractérisé en ce que les ensembles de signaux d'horloge sont numérotés séquentiellement, avec l'ensemble portant le nombre le plus bas connecté avec le tout premier étage de compte et l'ensemble portant le nombre le plus élevé est connecté avec le tout dernier étage compteur, les signaux d'horloge de chaque
FEU*LLE DΞ REMPLACEMENT ensemble portant un nombre plus élevé de signaux d'horloge a une période pratiquement égale à l/2q, la période de l'ensemble portant le numéro de rang juste inférieur.
3. Générateur selon la revendication 1, caractérisé en 5 ce que le moyen qui réagit aux bits de données "q" pour sélectionner une desdites phases d'horloge 2q comprend : - un circuit à logique combinatoire ayant des bornes d'entrée "q" connectées auxdits bits de données "q" et ayant une borne de sortie ; et 10 - un transistor de passage ayant une électrode de contrôle connectée à ladite borne de sortie dudit circuit à logique combinatoire et une liaison conductrice principale ayant une première et une secondes extrémités, dont la première extrémité est connectée à un desdits signaux d'horloge 2q . IH
4. Générateur selon la revendication 3 , caractérisé en ce qu'il comprend un condensateur pour assurer la connexion de la liaison conductrice principale dudit transistor à un desdits signaux d'horloge 2q.
5. Générateur selon la revendication 3 , caractérisé en 0 ce que ledit moyen pour sélectionner un desdits signaux d'horloge 2q comprend 2q transistors de passage ayant leurs secondes extrémités respectives connectées à un noeud commun, les premières extrémités respectives connectées auxdits signaux d'horloge respectifs 2q et les électrodes de contrôle 5 respectives connectées aux bornes de sortie des circuits à logique combinatoire respectifs .
6. Générateur selon la revendication 5 , caractérisé en ce qu'il comprend en plus un autre transistor ayant une électrode de " contrôle connectée à ladite borne d'entrée 0 d'activation et une liaison conductrice principale connectée entre ledit noeud commun et une source de potentiel d'alimentation ; et un transistor de sortie ayant une électrode de contrôle connectée audit noeud commun et une liaison conductrice principale connectée entre ladite borne de sortie et une autre source de potentiel d'alimentation .
FEUILLE DE REMPLACEMENT
7. Générateur selon la revendication 6, caractérisé en ce que chacun des transistors de passage comprend un condensateur de couplage connecté entre son électrode de contrôle respective et la première extrémité de sa liaison conductrice principale pour assurer la connexion d'une partie du signal d'horloge à son électrode de contrôle .
8. Générateur selon la revendication 3, caractérisé en ce que ledit circuit à logique combinatoire comprend un circuit de précharge NON OU ayant un transistor de charge sélectivement conducteur réagissant à un signal de précharge, et une ensemble de transistors chuteurs réagissant aux dits bits de données "q" .
9. Générateur d'impulsions de largeur variable caractérisé en ce qu'il comprend : - une source de mots de données à "n" bits représentant des impulsions de largeur variable, "n" étant un nombre entier; une générateur d'horloge pour émettre des ensembles numérotés en ordre séquentiel n/2 de 4 signaux d'horloge de 4 phases ," les phases des signaux d'horloge d'au moins quelques-uns desdits n/2 ensembles étant successivement décalés de 90° au sein d'un ensemble et les signaux d'horloge des ensembles portant successivement les numéros plus élevés émettant des impulsions à des vitesses successivement plus élevées ; - une pluralité n/2 d'étages compteurs dont respectivement l'un d'eux est couplé aux ensembles portant successivement des numéros plus élevés desdits signaux d'horloge , chacun desdits étages compteurs ayant une borne d'entrée d'activation, une borne de sortie et 2 bornes d'entrée de données pour appliquer 2 bits dudit mots de données à "n" bits, ladite pluralité d'étages compteurs étant couplée en cascade avec la borne d'entrée d'activation d'un étage compteur respectif couplé à la borne de sortie de l'étage compteur immédiatement précédent et la borne de sortie du tout dernier étage compteur émettant des impulsions de largeur variable , chaque étage compteur
FEUILLE DE REMPLACEMENT comprenant des dispositifs pour établir sa borne de sortie à un premier état au commencement d'un intervalle d'impulsion, et un dispositif réagissant à 2 bits de données appliqués à un tel étage compteur pour sélectionner un desdits 4 signaux d'horloge appliqués à un tel étage compteur pour mettre ladite borne de sortie au second état, les bits desdits mots de données étant appliqués aux étages compteurs dans un ordre descendant du poids des bits en partant du tout premier au tout dernier des étages compteurs dans ladite connexion en cascade .
10. Générateur selon la revendication 9, caractérisé en ce que chaque étage compteur comprend :
- les premier, second, troisième et quatrième transistors ayant leurs premières électrodes respectivement couplées pour recevoir respectivement certains signaux d'horloge à un ensemble de signaux d'horloge, ayant leurs secondes électrodes respectives couplées à un noeud commun et ayant leurs électrodes de contrôle respectives ;
- les premier, second, troisième et quatrième circuits logiques , ayant leurs première et seconde bornes d'entrée couplées pour recevoir 2 bits Dl et D2 dudit mot de données à n-bits pour fournir respectivement des signaux de sortie aux électrodes de contrôle du premier, second, troisième et quatrième transistors selon les fonctions de logiques Booléennes DÏD2, D1D2, DÏD2 et D1D2 ; - un cinquième transistor, présentant une borne d'entrée de contrôle connectée à ladite borne d'entrée d'activation et un chemin principal de conduction couplé entre ledit noeud commun et un point de potentiel d'alimentation ;
- un transistor de sortie ayant une borne d'entrée de contrôle connectée audit noeud commun et une liaison conductrice principale connectée entre ladite borne de sortie et un point de potentiel d'alimentation.
11. Générateur selon la revendication 9, caractérisé en ce qu'il comprend de plus, des condensateurs d'appoint respectifs couplés entre l'électrode de contrôle et la première
ε BεMPU. cε *eκτ électrode de chacun desdits premier, second, troisième et quatrième transistors .
12. Générateur selon la revendication 9, caractérisé en ce que la première électrode de chacun desdits premier, second, troisième et quatrième transistors est connectée audit générateur d'horloge par, respectivement, le premier, second, troisième et quatrième condensateurs de couplage .
13 Générateur selon la revendication 10, caractérisé en ce que la première électrode de chacun desdits premier, second, troisième et quatrième transistors est connectée audit générateur d'horloge par respectivement le premier, second, troisième et quatrième condensateurs de couplage .
14. Générateur selon la revendication 10, caractérisé en ce que les premier, second, troisième et quatrième circuits logiques comprennent un dispositif de précharge réagissant à un signal commun de précharge pour régler leurs bornes de sortie respectives desdits premier, second , troisième et quatrième circuits logiques au premier état logique pendant un intervalle de précharge , et comprennent d'autres transistors respectifs réagissant auxdits bits de données pour régler les bornes de sortie respectives desdits premier , second , troisième et quatrième circuits logiques à un second état logique pendant les intervalles, au moins en partie qui sont exclusifs desdits intervalles de précharge .
FEUILLE DE REMPLACEMENT
PCT/FR1991/000961 1990-12-03 1991-12-03 Appareil pour generer des impulsions de controle de largeurs variables, pour des dispositifs de commande d'affichage a cristaux liquides Ceased WO1992009987A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US620,683 1990-12-03
US07/620,683 US5103112A (en) 1990-12-03 1990-12-03 Apparatus for generating control pulses of variable width, as for driving display devices

Publications (1)

Publication Number Publication Date
WO1992009987A1 true WO1992009987A1 (fr) 1992-06-11

Family

ID=24486937

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR1991/000961 Ceased WO1992009987A1 (fr) 1990-12-03 1991-12-03 Appareil pour generer des impulsions de controle de largeurs variables, pour des dispositifs de commande d'affichage a cristaux liquides

Country Status (4)

Country Link
US (1) US5103112A (fr)
EP (1) EP0513337A1 (fr)
JP (1) JPH05504420A (fr)
WO (1) WO1992009987A1 (fr)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214680A (en) * 1991-11-01 1993-05-25 Hewlett-Packard Company CMOS pseudo-NMOS programmable capacitance time vernier and method of calibration
US5332997A (en) * 1992-11-04 1994-07-26 Rca Thomson Licensing Corporation Switched capacitor D/A converter
US5826063A (en) * 1993-11-08 1998-10-20 Cirrus Logic, Inc. Apparatus and method for programming the setup, command and recovery time periods within a transaction cycle
KR100259358B1 (ko) * 1998-02-09 2000-06-15 김영환 균등화 펄스폭 제어회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4742346A (en) * 1986-12-19 1988-05-03 Rca Corporation System for applying grey scale codes to the pixels of a display device
US4766430A (en) * 1986-12-19 1988-08-23 General Electric Company Display device drive circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3626210A (en) * 1970-06-25 1971-12-07 North American Rockwell Three-phase clock signal generator using two-phase clock signals
US3654441A (en) * 1970-11-16 1972-04-04 Rca Corp Four-phase high speed counter
US3836858A (en) * 1971-06-30 1974-09-17 Nippon Denso Co Pulse width setting apparatus
US3840815A (en) * 1973-06-14 1974-10-08 Westinghouse Electric Corp Programmable pulse width generator
JPS5668801A (en) * 1979-11-09 1981-06-09 Hitachi Ltd Engine control unit
JPH0750389B2 (ja) * 1987-06-04 1995-05-31 セイコーエプソン株式会社 液晶パネルの駆動回路
JPH01149516A (ja) * 1987-12-04 1989-06-12 Mitsubishi Electric Corp クロック発生装置
JP2555420B2 (ja) * 1988-08-29 1996-11-20 株式会社日立製作所 液晶マトリックス・パネルの中間調表示駆動回路
US4931751A (en) * 1989-06-02 1990-06-05 Epyx, Inc. Apparatus and method for producing pulse width modulated signals from digital information

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4742346A (en) * 1986-12-19 1988-05-03 Rca Corporation System for applying grey scale codes to the pixels of a display device
US4766430A (en) * 1986-12-19 1988-08-23 General Electric Company Display device drive circuit

Also Published As

Publication number Publication date
JPH05504420A (ja) 1993-07-08
US5103112A (en) 1992-04-07
EP0513337A1 (fr) 1992-11-19

Similar Documents

Publication Publication Date Title
US7119784B2 (en) Peripheral drive circuit of liquid crystal electro-optical device
FR2626705A1 (fr) Montage d'affichage a matrice integree
FR3066033B1 (fr) Dispositif d'etage tampon, en particulier apte a etre connecte sur un bus du type interface de peripherique serie
EP0815562A1 (fr) Perfectionnement aux registres a decalage utilisant des transistors "mis" de meme polarite
FR2707024A1 (fr)
FR2658303A1 (fr) Dispositif de surveillance du fonctionnement d'un systeme a microprocesseur ou analogue.
FR2621193A1 (fr) Registre d'approximations successives rapide pour un convertisseur analogique-numerique
WO1992009987A1 (fr) Appareil pour generer des impulsions de controle de largeurs variables, pour des dispositifs de commande d'affichage a cristaux liquides
FR2767982A1 (fr) Circuit a retard variable
EP3667915A1 (fr) Circuit retardateur
FR2774232A1 (fr) Dispositif de generation d'impulsions de courant a faible bruit, comparateur de phase, synthetiseur et utilisation correspondants
EP0525168B1 (fr) Demultiplexeur comprenant une porte a trois etats
EP3925208B1 (fr) Détecteur matriciel ayant un effet pair/impair réduit
FR2532777A1 (fr) Circuit de translation de signaux
EP0513328A1 (fr) Circuits logiques pour un systeme matriciel auto-balaye au silicium amorphe
FR2499788A1 (fr) Circuit generateur d'impulsions utilisant une source de courant et ensemble de memorisation utilisant un tel circuit
FR2461958A1 (fr) Circuit de comparaison de phase
JPH04270513A (ja) デジタル信号に応答してフローティング回路を駆動する回路
EP0513330A1 (fr) Circuit de generation d'impulsions de largeur variable pour un driver d'affichage a cristaux liquides.
FR2735921A1 (fr) Circuit generateur de phases pour circuit d'alimentation negative du type pompe de charge
WO2002041292A1 (fr) Circuit de commande d'un ecran a plasma
EP0887804B1 (fr) Procédé et circuit de lecture pour mémoire dynamique
FR2762435A1 (fr) Circuit de lecture de memoire avec dispositif de precharge a commande dynamique
CH694541A5 (fr) Oscillateur du type RC configurable.
EP2777045B1 (fr) Circuit de polarisation arriere d'inverseurs pour reduction de la consommation d'une mémoire sram

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IT LU MC NL SE

WWE Wipo information: entry into national phase

Ref document number: 1992902223

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1992902223

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 1992902223

Country of ref document: EP