WO1989010591A1 - Circuit de sortie - Google Patents

Description

明 細 書 出力回路 技 術 分 野

本発明は出力回路に関し、 特に広範囲な電源電圧で使用可 能な出力回路に関する。 背 景 技 術

プログラマブル ' コ ン ト ローラ （以下、 P Cと記す） 、 数 値制御装置 （以下、 N Cと記す） 等の出力回路には、 各種の リ レー、 ソ レノ イ ド等が接続されている。 これら リ レー、 ソ レノ ィ ド等の負荷素子の電気的仕様は様々であり、 それらの コ イ ル電圧には D C 1 2 V、 D C 2 4 V、 D C 4 8 V、 A C 1 0 0 V、 A C 2 0 0 V等がある。 このよ う に多様な特性と 仕様とを有する負荷素子に対応すべく、 P Cや N Cの出力面 路にも各種の特性を有する回路を用意し、 負荷の組合せに応 じて適宜選択し組み合わせて使用するのが一般的である。

上述したように、 P Cもし く は N Cの出力回路としては負 荷の種類に応じて各種の回路を用意するのが一般的であるが. これら出力回路の種類は、 直流、 交流の別、 負荷電圧、 負荷 電流の組合せとなり、 膨大な数にのぼる。

そこで最近では、 これら出力回路の種類を減らすため、 広 い範囲の電圧で使用し得る出力回路が考えられている。 例え ば、 D C 1 2 V乃至 D C 2 4 V、 A C 1 0 0 V乃至 A C 2 0 0 V等の範囲で使用し得る回路がある。

ところで、 5 Vの電源電圧で使用する T T Lの負荷も多い ので、 D C 5 Vから D C 2 4 Vもしく は D C 5 Vから D C 4

8 V迄の電圧範囲で使用し得る出力画路を実現することが出 来れば、 出力画路モジュールの種類を大幅に削減することが 出来る。 従来、 こう した広い範囲で使用可能な出力回路を安 価に作ることは困難であった。 発 明 の 開 示

本発明はこのような点に鑑みてなされたものであり、 広範 な電源電圧で使用可能な出力面路を提供することを目的とす る。

本発明では上記課題を解決するために、

電気的に絶縁しながらも制御面路からの制御信号を出力側 に伝達し得るフ ォ トカブラと、 負荷駆動用 トラ ンジスタと、 前記負荷駆動用 トラ ンジスタを駆勣するための電力を負荷側 電源から供袷するための電源安定化回路とを有する出力 H]路 において、 前記電源安定化回路が低電圧検出回路と入出力間 短絡回路とを舍むことと、 前記電源安定化回路の入力電圧が 予め定められた電圧より低いことが前記低電圧検出回路によ り検出された時には前記入出力間短絡回路が導通して前記電 源安定化回路の入力と出力を短絡するよう構成されたことと を特徴とする出力面路が、

提供される。

前記入出力間短絡回路は、 短絡スィ ツチ素子として、 前記 電源安定化にまたがって設けられた ト ラ ンジスタを舍んでよ い。

電源電圧安定化回路の入力電圧が予め定められた電圧より 低いことが低電圧検出回路により検出された時には、 入出力 間短絡回路の短絡スィ ツチ素子を導通させる。 短絡スィ ツチ 素子力くト ラ ンジスタである場合には、 そのコ レク タ ーエ ミ ッ タ間飽和電圧は比較的小さいので、 電圧降下を小さ く抑えつ つ、 入力電圧を出力側へ効率良く伝える。 図 面 の 簡 単 な 説 明 第 1図は本発明の一実施例の出力回路の回路図、

第 2図は電源安定化回路の回路図である。 発明を実施するための最良の形態 第 1図に、 本発明による P C、 N C の出力回路を示す。 制 御装置 （図示せず） からの出力オ ン Zオフ制御信号は、 I 0バス 1 6を経由してラ ッチ回路 1 0 にス トァされる。 ラ ッ チ 1 0 はァ ド レスデコ ーダ 1 0 a によ って、 ァ ド レスが選択 される。 ラ ッチ 1 0の出力は、 フォ ト力ブラ 1 1 を通じて出 カ トラ ンジスタ 1 2のゲー トを駆動すべく構成されている。 出力 ト ラ ンジスタ 1 2 は、 M O S形 F E Tにて構成されてい る。

負荷側に接続される直流電源 1 3 は負荷 1 4の定格に合わ せて選択され、 例えば 1 2 V、 2 4 V、 4 8 V等の電圧が使 用されている。 電源安定化回路 1 5 は、 これら各種の電源電圧に対して、 出力 ト ラ ンジスタ 1 2 の制御ゲー トに加える電圧を安定化す る目的で揷入されている。

ところで、 近頃 F E Tの低ゲート電圧化が進んでおり、 ゲ ー ト、 ソース間電圧 V _{G S}が 4 Vでオンする F E Tを容易に入 手し得る。 そこで、 この F E Tを使用すれば、 定格電圧 5 V の負荷にも対応出来る出力回路を構成し得る可能性がある。 この場合、 第 1図の回路を、 食荷から供給される電源電圧が 5 Vの時にも確実に動作し得るように構成する必要がある。 ところが、 従来のシリーズ ' ドロ ツバ形電源安定化面路を 用いたのでは、 最悪条件の場合、 すなわち電源電圧がその電 圧変動範囲の下限にあり、 かつ安定化面路内に設けられる ト ラ ンジスタの電圧降下及びフォ ト力ブラ 1 1の電圧降下等が 最悪値の場合には、 F E T 1 2 のゲー ト · ソース間電圧とし て 4 Vを保証出来ない。 すなわち、 F E T 1 2の確実な動作 を保証出来ないこととなる。

本発明は、 このような状況を改善して、 電源電圧が D C 5 Vであっても確実に動作し得る出力回路を提供するものであ る。

第 2図に示された電源安定化回路は、 第 1図に示された出 力面路の構成要素たる電源安定化回路 1 5 として使用される ものである。

第 2図の回路は、 従来用いられたシリーズ ' ドロ ツバ形安 定化] 11路 2 3に加えて、 低電圧検出回路 2 1 と入出力間短絡 面路 2 2 とを有する。 低電圧検出回路 2 1 は、 ト ラ ンジスタ Trl、 Tr2とツエナ 一 . ダイ オー ド Z2 と抵抗 Rl 、 R2 、 R3 、 R とを舍む 入出力間短絡回路 2 2 は、 短絡スィ ツチ素子と して ト ラ ン ジスタ Tr3を有する。 こ こに、

V i ： 入力電圧

Vo ： 出力回路

Vzl ： ツエナー ♦ ダイ オー ド Z 1 のツエナー電圧

V z2 ： ッヱナ一 ' ダイ オー ド Z2 のッヱナ一電圧

V BE ： ベース ' ェ ミ ッタ電圧

V SAT ： コ レクタ ' ェ ミ ッタ飽和電圧

と し、 V z l > V z 2 とすれば、 第 1図の回路は、

( i ) V i > V z 1 の範囲においては、 通常のシリ ーズ ' ド 口 ツバ形安定化回路と して動作し、 出力電圧 V o は、

V 0 = V z 1 - V BE

となる。

( ii ) V z l > V i > V z 2 の範囲では、 本回路は安定化能 力を失い、

V 0 = V i - V BE

となる。

( iii ) V z 2 > V i の範囲においては、 低電圧検出回路 2 1 が入出力間短絡回路 2 2を短絡させる。 すなわち、 Trlオフ- Tr2オン、 Tr3オ ンとなり、 出力電圧 V o は、

V 0 = V i - VSAT

となる。

これにより、 例えば V z l を 1 0 V、 V z 2 を 5 Vに設定 すれば、 負荷側電源電圧が D C 1 2 V、 D C 2 4 Vもしく は D C 4 8 Vの時には出力電圧 V 0 は約 1 0 Vとなる。 また、 負荷側電源電圧が D C 5 Vの時には、

V o = 5 V - VSAT = 4 - 8 V

となるので、 仮に電圧変動、 部品定数等が最悪時であっても、 第 1図の F E T 1 2のゲ一ト電圧 4 Vを保証し得る。

以上述べたように本発明では、 電源安定化回路の入力電圧 が予め定められた電圧より低いことが低電圧検出回路により 検出された時には入出力間短絡回路が導通するよう構成した ので、 D C 5 Vから D C 4 8 V迄の広範囲にまたがる負荷側 電源電圧で動作可能となる。 従って、 P C及び N Cの出力回 路モジュールの種類を大幅に減らすことが可能となる。

Claims

請 求 の 範 囲

1 . 電気的に絶縁した状態で制御回路からの制御信号を出 力側に伝達する フ ォ トカブラ と、 負荷駆動用 ト ラ ンジスタ と、 前記負荷駆動用 ト ラ ンジスタを駆動するための電力を負荷側 電源から供給するための電源安定化回路とを有する出力回路 において、

前記電源安定化回路が低電圧検出回路と入出力間短絡回路 とを舍むこ と と、

前記電源安定化回路の入力電圧が予め定められた電圧より 低いことが前記低電圧検出回路により検出された時には前記 入出力間短絡回路が導通するよう構成されたこ ととを特徴と する出力回路。

2 . 前記入出力間短絡回路が、 前記電源安定化回路の入力 と出力とを短絡し得るようにして設けられた ト ラ ンジスタを 舍むことを特徴とする特許請求の範囲第 1項記載の出力回路。

3 . 負荷側に接続される直流電源の電圧が 5 V〜 4 8 Vの 範囲で前記負荷駆動用 ト ラ ンジスタを確実に動作させるよ う に構成したことを特徴とする特許請求の範囲第 1項記載の出 力画路。