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TWM640781U - 靜態隨機存取記憶體 - Google Patents

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Publication number
TWM640781U
TWM640781U TW111210349U TW111210349U TWM640781U TW M640781 U TWM640781 U TW M640781U TW 111210349 U TW111210349 U TW 111210349U TW 111210349 U TW111210349 U TW 111210349U TW M640781 U TWM640781 U TW M640781U
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TW
Taiwan
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nmos transistor
voltage
inverter
gate
node
Prior art date
Application number
TW111210349U
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English (en)
Inventor
蕭明椿
程兆龍
趙時勉
Original Assignee
修平學校財團法人修平科技大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Abstract

本創作提出一種靜態隨機存取記憶體，其主要包括一記憶體陣列、複數個控制電路(2)、複數個預充電電路(3)、一待機啟動電路(4)、複數個高電壓位準控制電路(5)以及複數個寫入驅動電路(6)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路(2)以及一個高電壓位準控制電路(5)，且每一行記憶體晶胞設置一個預充電電路(3)以及一個寫入驅動電路(6)，藉此於寫入邏輯0時，可藉由該複數個寫入驅動電路(6)以有效提高寫入邏輯0之速度。再者，本創作記憶體晶胞中設置有一耦合元件(CE)連接於儲存節點(A)及對應之字元線(WL)之間，該耦合元件因應對應之該字元線(WL)之邏輯狀態以及該儲存節點(A)之儲存邏輯狀態而於對應之該字元線(WL)與該儲存節點(A)間提供不同的耦合電容，其中當對應之該字元線(WL)為邏輯1且該儲存節點(A)所儲存邏輯狀態為邏輯0時提供最大的耦合電容，藉此，可於寫入邏輯1初期提高該儲存節點(A)之初始電壓位準，從而有效提高寫入邏輯1之速度。

Description

靜態隨機存取記憶體
本創作係有關於一種靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)之記憶裝置，尤指一種有效提高SRAM待機效能，並能有效提高讀取速度與寫入速度，且能有效降低漏電流(leakage current)、降低讀取時之半選定晶胞干擾以及避免無謂的功率耗損之SRAM。
習知之6T靜態隨機存取記憶體(SRAM)如第1a圖所示，其主要包括一記憶體陣列(memory array)，該記憶體陣列係由複數個記憶體區塊(memory block，MB1、MB2等)所組成，每一記憶體區塊更由複數列記憶體晶胞(a plurality of rows of memory cells)與複數行記憶體晶胞(a plurality of columns of memory cells)所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞；複數條字元線(word line，WL1、WL2等)，每一字元線對應至複數列記憶體晶胞中之一列；以及複數位元線對(bit line pairs，BL1、BLB1...BLm、BLBm等)，每一位元線對係對應至複數行記憶體晶胞中之一行，且每一位元線對係由一位元線(BL1...BLm)及一互補位元線(BLB1...BLBm)所組成。
第1b圖所示即是6T靜態隨機存取記憶體(SRAM)晶胞之電路示意圖，其中，PMOS電晶體(P1)和(P2)稱為負載電晶體(load transistor)，NMOS電晶體(M1)和(M2)稱為驅動電晶體(driving transistor)，NMOS電晶體(M3)和(M4)稱為存取電晶體(access transistor)，WL為字元線(word line)，而BL及BLB分別為位元線(bit line)及互補位元線(complementary bit line)，由於該單埠SRAM晶胞需要6個電晶體，且於讀取邏輯0時，為了避免讀取操作初始瞬間(initial instant)另一驅動電晶體導通，節點A之讀取初始瞬間電壓(VAR)必須滿足方程式(1)：
VAR=VDD×(RM1)/(RM1+RM3)<VTM2 (1)
其中，VAR表示節點A之讀取初始瞬間電壓，RM1與RM3分別表示該NMOS電晶體(M1)與該NMOS電晶體(M3)之導通電阻，而VDD與VTM2分別表示電源供應電壓與該NMOS電晶體(M2)之臨界電壓，此導致驅動電晶體與存取電晶體之間的電流驅動能力比(即單元比率，cell ratio)通常設定在2.2至3.5之間。
第1b圖所示6T靜態隨機存取記憶體晶胞於寫入操作時之HSPICE暫態分析模擬結果，如第2圖所示，其係使用TSMC 90奈米CMOS製程參數加以模擬。
用來減少6T靜態隨機存取記憶體(SRAM)晶胞之電晶體數之一種方式係揭露於第3圖中。第3圖顯示一種僅具單一位元線之5T靜態隨機存取記憶體晶胞(其為一單埠靜態隨機存取記憶體晶胞)之電路示意圖，與第1b圖之6T靜態隨機存取記憶體晶胞相比，此種5T靜態隨機存取記憶體晶胞比6T靜態隨機存取記憶體晶胞少一個電晶體及少一條位元線，惟該5T靜態隨機存取記憶體晶胞在不變更PMOS電晶體P1和P2以及NMOS電晶體M1、M2和M3的通道寬長比(亦即保持與6T SRAM晶胞相同之電晶體通道寬長比)的情況下存在寫入邏輯1相當困難之問題。茲 考慮記憶晶胞左側節點A原本儲存邏輯0的情況，由於節點A之電荷僅單獨自位元線(BL)傳送，因此在將節點A中先前寫入的邏輯0蓋寫成邏輯1之寫入初始瞬間電壓(VAW)等於方程式(2)：
VAW=VDD×(RM1)/(RM1+RM3) (2)
其中，VAW表示節點A之寫入初始瞬間電壓，RM1與RM3分別表示NMOS電晶體(M1)與NMOS電晶體(M3)之導通電阻，比較方程式(1)與方程式(2)可知，寫入初始瞬間電壓(VAW)小於NMOS電晶體(M2)之臨界電壓(VTM2)，因而無法完成寫入邏輯1之操作。第3圖所示之5T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第4圖所示，其係使用TSMC 90奈米CMOS製程參數加以模擬，由該模擬結果可証實，具單一位元線之5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
至今，有許多解決上述第4圖之5T靜態隨機存取記憶體晶胞寫入邏輯1困難之方法被提出，例如專利文獻所提出之「5T單埠靜態隨機存取記憶體」(TW I716214B，110年1月11日授予修平科技大學)，惟該專利文獻於寫入邏輯1時仍存在不夠快之缺失，因此仍有改進空間。
本創作之主要目的係提出一種靜態隨機存取記憶體，其於記憶體晶胞中設置一耦合元件連接於儲存節點(A)及對應之字元線(WL)之間，該耦合元件因應對應之該字元線(WL)之邏輯狀態以及該儲存節點(A)之儲存邏輯狀態而於對應之該字元線(WL)與該儲存節點(A)間提供不同的耦合電容，其中當對應之該字元線(WL)為邏輯1且該儲存節點(A)所儲存邏輯狀態為邏輯0時提供最大的耦合電容，藉此，可於寫入邏輯1初期提高該儲存節點(A)之初始電壓位準，從而有效提高寫入邏輯1之速度。
本創作提出一種靜態隨機存取記憶體，其主要包括一記憶體陣列、複數個控制電路(2)、複數個預充電電路(3)、一待機啟動電路(4)、複數個高電壓位準控制電路(5)以及複數個寫入驅動電路(6)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路(2)以及一個高電壓位準控制電路(5)，且每一行記憶體晶胞設置一個預充電電路(3)以及一個寫入驅動電路(6)，藉此於寫入邏輯0時，可藉由該複數個寫入驅動電路(6)以有效提高寫入邏輯0之速度。再者，本創作記憶體晶胞中設置有一耦合元件連接於儲存節點(A)及對應之字元線(WL)之間，該耦合元件因應對應之該字元線(WL)之邏輯狀態以及該儲存節點(A)之儲存邏輯狀態而於對應之該字元線(WL)與該儲存節點(A)間提供不同的耦合電容，其中當對應之該字元線(WL)為邏輯1且該儲存節點(A)所儲存邏輯狀態為邏輯0時提供最大的耦合電容，藉此，可於寫入邏輯1初期提高該儲存節點(A)之初始電壓位準，從而有效提高寫入邏輯1之速度。
1:SRAM晶胞
2:控制電路
3:預充電電路
4:待機啟動電路
5:高電壓位準控制電路
6:寫入驅動電路
P11:第一PMOS電晶體
CE:耦合元件
P12:第二PMOS電晶體
M11:第一NMOS電晶體
M12:第二NMOS電晶體
M13:第三NMOS電晶體
A:儲存節點
B:反相儲存節點
BL:位元線
VDD:電源供應電壓
VH:高電壓節點
VL1:第一低電壓節點
VL2:第二低電壓節點
S:待機模式控制信號
/S:反相待機模式控制信號
WC:寫入控制信號
/WC:反相寫入控制信號
M21:第四NMOS電晶體
M22:第五NMOS電晶體
M23:第六NMOS電晶體
M24:第七NMOS電晶體
M25:第八NMOS電晶體
M26:第九NMOS電晶體
M27:第十NMOS電晶體
M28:第十一NMOS電晶體
RC:讀取控制信號
RGND:加速讀取電壓
INV:第三反相器
D1:第一延遲電路
P31:第三PMOS電晶體
P:預充電信號
M41:第十二NMOS電晶體
P41:第四PMOS電晶體
C:節點
D2:第二延遲電路
WL:字元線
R:讀取信號
P51:第五PMOS電晶體
P52:第六PMOS電晶體
I53:第四反相器
VDDH1:第一高電源供應電壓
VDDH2:第二高電源供應電壓
P61:第七PMOS電晶體
M61:第十三NMOS電晶體
M62:第十四NMOS電晶體
M63:第十五NMOS電晶體
I61:第五反相器
I62:第六反相器
Cap:電容器
Din:輸入資料
D3:第三延遲電路
D4:第四延遲電路
Y:行解碼器輸出信號
BLB1…BLBm:互補位元線
BLB:互補位元線
MB1…MBk:記憶體區塊
WL1…WLn:字元線
BL1…BLm:位元線
I1、I2、I3:漏電流
M1…M4:NMOS電晶體
P1…P2:PMOS電晶體
第1a圖 係顯示習知之靜態隨機存取記憶體；
第1b圖 係顯示習知6T靜態隨機存取記憶體晶胞之電路示意圖；
第2圖 係顯示習知6T靜態隨機存取記憶體晶胞之寫入動作時序圖；
第3圖 係顯示習知5T靜態隨機存取記憶體晶胞之電路示意圖；
第4圖 係顯示習知5T靜態隨機存取記憶體晶胞之寫入動作時序圖；
第5圖 係顯示本創作較佳實施例所提出之電路示意圖；
第6圖 係顯示第5圖本創作較佳實施例於寫入邏輯0期間之簡化電路圖；
第7圖 係顯示第5圖之本創作較佳實施例於讀取期間之簡化電路圖；
第8圖 係顯示第5圖之本創作較佳實施例於待機期間之簡化電路圖。
根據上述之目的，本創作提出一種靜態隨機存取記憶體，其主要包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞均包括有複數個記憶體晶胞(1)；複數個控制電路(2)，每一列記憶晶胞設置一個控制電路(2)；複數個預充電電路(3)，每一行記憶晶胞設置一個預充電電路(3)；一待機啟動電路(4)，該待機啟動電路(4)係促使SRAM快速進入待機模式，以有效提高SRAM之待機效能；複數個高電壓位準控制電路(5)，每一列記憶體晶胞設置一個高電壓位準控制電路(5)；以及複數個寫入驅動電路(6)，每一行記憶體晶胞設置一個寫入驅動電路(6)。
為了便於說明起見，第5圖所示之靜態隨機存取記憶體僅以一個記憶體晶胞(1)、一條字元線(WL)、一條位元線(BL)、一控制電路(2)、一預充電電路(3)、一待機啟動電路(4)、一高電壓位準控制電路(5)以及一寫入驅動電路(6)做為實施例來說明。該記憶體晶胞(1)係包括一第一反相器(由一第一PMOS電晶體P11與一第一NMOS電晶體M11所組成)、一第二反相器(由一第二PMOS電晶體P12與一第二NMOS電晶體M12所組成)、一第三NMOS電晶體(M13)以及一耦合元件(CE)，其中，該第一反相器及該第二反相器係呈交互耦合連接，亦即該第一反相 器之輸出(即節點A)係連接該第二反相器之輸入，而該第二反相器之輸出(即節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出(節點A)係用於儲存SRAM晶胞之資料，而該第二反相器之輸出(節點B)則用於儲存SRAM晶胞之反相資料。在此值得注意的是，該第一NMOS電晶體(M11)與該第二NMOS電晶體(M12)具有相同之通道寬長比，該第一PMOS電晶體(P11)與該第二PMOS電晶體(P12)亦具有相同之通道寬長比。。再者，該耦合元件(CE)係由一NMOS電晶體所組成，該NMOS電晶體之閘極連接對應之字元線(WL)，該NMOS電晶體之源極與汲極連接在一起並連接至該節點(A)。
請再參考第5圖，該控制電路(2)係由一第四NMOS電晶體(M21)、一第五NMOS電晶體(M22)、一第六NMOS電晶體(M23)、一第七NMOS電晶體(M24)、一第八NMOS電晶體(M25)、一第九NMOS電晶體(M26)、一第十NMOS電晶體(M27)、一第十一NMOS電晶體(M28)、一讀取控制信號(RC)、一第三反相器(INV)、一第一延遲電路(D1)、一加速讀取電壓(RGND)、一寫入控制信號(WC)、一反相寫入控制信號(/WC)、一待機模式控制信號(S)以及一反相待機模式控制信號(/S)所組成。該第四NMOS電晶體(M21)之源極、閘極與汲極係分別連接至接地電壓、該反相待機模式控制信號(/S)與一第二低電壓節點(VL2)；該第五NMOS電晶體(M22)之源極、閘極與汲極係分別連接至該第二低電壓節點(VL2)、該待機模式控制信號(S)與一第一低電壓節點(VL1)；該第六NMOS電晶體(M23)之源極係連接至接地電壓，而閘極與汲極連接在一起並連接至該第一低電壓節點(VL1)；該第七NMOS電晶體(M24)之源極、閘極與汲極係分別連接至該第八NMOS 電晶體(M25)之汲極、該讀取控制信號(RC)與該第一低電壓節點(VL1)；該第八NMOS電晶體(M25)之源極、閘極與汲極係分別連接至該加速讀取電壓(RGND)、該第一延遲電路(D1)之輸出與該第七NMOS電晶體(M24)之源極；該第一延遲電路(D1)係連接在該第三反相器(INV)之輸出與該第八NMOS電晶體(M25)之閘極之間；該第三反相器(INV)之輸入係供接收該讀取控制信號(RC)，而輸出則連接至該第一延遲電路(D1)之輸入；該第九NMOS電晶體(M26)之源極、閘極與汲極係分別連接至接地電壓、該第十NMOS電晶體(M27)之汲極與該第一低電壓節點(VL1)；該第十NMOS電晶體(M27)之源極、閘極與汲極係分別連接至該待機模式控制信號(S)、該寫入控制信號(WC)與該第九NMOS電晶體(M26)之閘極；而該第十一NMOS電晶體(M28)之源極、閘極與汲極係分別連接至該反相待機模式控制信號(/S)、該反相寫入控制信號(/WC)與該第十NMOS電晶體(M27)之汲極。其中，該反相待機模式控制信號(/S)係由該待機模式控制信號(S)經一反相器而獲得，且該反相寫入控制信號(/WC)係由該寫入控制信號(WC)經另一反相器而獲得。
其中，該第十一NMOS電晶體(M28)之汲極、該第十NMOS電晶體(M27)之汲極及該第九NMOS電晶體(M26)之閘極係連接在一起並形成一節點(C)，當該寫入控制信號(WC)為邏輯高位準時，該節點(C)之電壓位準係為該待機模式控制信號(S)之邏輯位準，而當該寫入控制信號(WC)為邏輯低位準時，該節點(C)之電壓位準係為該反相待機模式控制信號(/S)之邏輯位準；由於該節點(C)之邏輯高位準係為一電源供應電壓(VDD)扣減該第十一NMOS電晶體(M28)之臨界電壓(VTM28)的電壓位準，因此當該5T單埠靜態隨機存取記憶體於非寫入模式(此時對 應之該反相寫入控制信號(/WC)為邏輯高位準)時，該節點(C)係為該電源供應電壓(VDD)扣減該第十一NMOS電晶體(M28)之該臨界電壓(VTM28)的電壓位準，而非該電源供應電壓(VDD)之電壓位準，故可具有較低之功率消耗；且於後續進入寫入模式(此時對應之該寫入控制信號(WC)為邏輯高位準)時，由於可快速地將儲存於該節點(C)之電荷經由該第十NMOS電晶體(M27)放電至足以關閉以該節點(C)作為閘極之該第九NMOS電晶體(M26)，故可較快速地進入該寫入模式。
該控制電路(2)係設計成可因應不同操作模式而控制該第一低電壓節點(VL1)與該第二低電壓節點(VL2)之電壓位準，於寫入模式時，將選定晶胞中較接近位元線(BL)之驅動電晶體(即該第一NMOS電晶體M11)的源極電壓(即該第一低電壓節點VL1)設定成較接地電壓為高之一預定電壓(即該第六NMOS電晶體(M23)之閘源極電壓VGS(M23))且將選定晶胞中另一驅動電晶體(即該第二NMOS電晶體M12)的源極電壓(即該第二低電壓節點VL2)設定成接地電壓，以便防止寫入邏輯1困難之問題。
於讀取模式之第一階段時，將選定晶胞中較接近位元線(BL)之驅動電晶體(即該第一NMOS電晶體M11)的源極電壓(即該第一低電壓節點VL1)設定成呈較接地電壓為低之該加速讀取電壓(RGND)，該較接地電壓為低之該加速讀取電壓(RGND)可有效提高讀取速度，而於讀取模式之第二階段時，將選定晶胞中較接近位元線(BL)之驅動電晶體(即該第一NMOS電晶體M11)的源極電壓設定回接地電壓，以便減少無謂的功率消耗，其中該讀取模式之該第二階段與該第一階段相隔之時間，係等於該讀取控制信號(RC)由邏輯低位準轉變為邏輯高位準起算，並至該第八 NMOS電晶體(M25)之閘極電壓足以關閉該第八NMOS電晶體(M25)為止之時間，其值可藉由該第三反相器(INV)之下降延遲時間與該第一延遲電路(D1)所提供之延遲時間來調整。
於待機模式時，將所有記憶晶胞中之驅動電晶體的源極電壓設定成較接地電壓為高之該預定電壓，以便降低漏電流；而於保持模式時則將記憶晶胞中之驅動電晶體的源極電壓設定成接地電壓，以便維持原來之保持特性，其詳細工作電壓位準如表1所示。
表1中之該寫入控制信號(WC)為一寫入信號(W)與該字元線(WL)信號的及閘(AND gate)運算結果，此時僅於該寫入信號(W)信號與該字元線(WL)信號均為邏輯高位準時，該寫入控制信號(WC)方為邏輯高位準，該寫入控制信號(WC)反相後成為該反相寫入控制信號(/WC)；該讀取控制信號(RC)為一讀取信號(R)與該字元線(WL)信號的及閘運算結果。在此值得注意的是，對於非讀取模式期間之該讀取控制信號(RC)係設定為該加速讀取電壓(RGND)之位準，以防止該第七NMOS電晶體(M24)之漏電流。
Figure 111210349-A0101-12-0009-1
請參考第5圖，該預充電電路(3)係由一第三PMOS電晶體(P31)以及一預充電信號(P)所組成，該第三PMOS電晶體(P31)之 源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該預充電信號(P)與該位元線(BL)，以便於預充電期間，藉由邏輯低位準之該預充電信號(P)，以將該位元線(BL)預充電至該電源供應電壓(VDD)之位準。
請再參考第5圖，該待機啟動電路(4)係由一第四PMOS電晶體(P41)、一第十二NMOS電晶體(M41)、一第二延遲電路(D2)以及該反相待機模式控制信號(/S)所組成。該第四PMOS電晶體(P41)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該反相待機模式控制信號(/S)與該第十二NMOS電晶體(M41)之汲極；該第十二NMOS電晶體(M41)之源極、閘極與汲極係分別連接至該第一低電壓節點(VL1)、該第二延遲電路(D2)之輸出與該第四PMOS電晶體(P41)之汲極；該第二延遲電路(D2)之輸入連接至該反相待機模式控制信號(/S)，而該第二延遲電路(D2)之輸出則連接至該第十二NMOS電晶體(M41)之閘極。
請再參考第5圖，該高電壓位準控制電路(5)係由一第五PMOS電晶體(P51)、一第六PMOS電晶體(P52)一第四反相器(I53)、該讀取控制信號(RC)以及一第一高電源供應電壓(VDDH1)所組成，其中該第五PMOS電晶體(P51)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該讀取控制信號(RC)與一高電壓節點(VH)，該第六PMOS電晶體(P52)之源極、閘極與汲極係分別連接至該第一高電源供應電壓(VDDH1)、該第四反相器(I53)之輸出與該高電壓節點(VH)，而該第四反相器(I53)之輸入係供接收該讀取控制信號(RC)，而輸出則連接至該第六PMOS電晶體(P52)之閘極。在此值得注意的是，該第一反相器係連接在該電源供應電壓(VDD)與該第一低電壓節點(VL1)之間，而該第 二反相器則連接在該高電壓節點(VH)與該第二低電壓節點(VL2)之間。
請再參考第5圖，該寫入驅動電路(6)係由一第七PMOS電晶體(P61)、一第十三NMOS電晶體(M61)、一第十四NMOS電晶體(M62)、一第十五NMOS電晶體(M63)、一第五反相器(I61)、一第六反相器(I62)、一電容器(Cap)、一輸入資料(Din)、一行解碼器輸出信號(Y)、一第三延遲電路(D3)、一第四延遲電路(D4)以及一第二高電源供應電壓(VDDH2)所組成，其中該第七PMOS電晶體(P61)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(VDDH2)、該第五反相器(I61)之輸出與該第十三NMOS電晶體(M61)之汲極，該第十三NMOS電晶體(M61)之源極、閘極與汲極係分別連接至該第十五NMOS電晶體(M63)之汲極、該第五反相器(I61)之輸出與該第七PMOS電晶體(P61)之汲極，該第十四NMOS電晶體(M62)之源極、閘極與汲極係分別連接至該接地電壓、該第三延遲電路(D3)之輸出與該第七PMOS電晶體(P61)之汲極，該第十五NMOS電晶體(M63)之源極、閘極與汲極係分別連接至該接地電壓、該第六反相器(I62)之輸出與該第十三NMOS電晶體(M61)之源極，該第五反相器(I61)之輸入係供接收該輸入資料(Din)，而輸出則連接至該第七PMOS電晶體(P61)之閘極、該第十三NMOS電晶體(M61)之閘極以及該第三延遲電路(D3)之輸入，該第六反相器(I62)之輸入係供接收該行解碼器輸出信號(Y)，而輸出則連接至該第四延遲電路(D4)之輸入以及該第十五NMOS電晶體(M63)之閘極，該電容器(Cap)之一端係連接至該第四延遲電路(D4)之輸出，而該電容器(Cap)之另一端則連接至該第十三NMOS電晶體(M61)之源極以及該第十五NMOS電晶體(M63)之汲極， 其中，該第七PMOS電晶體(P61)之汲極、該第十三NMOS電晶體(M61)之汲極與該第十四NMOS電晶體(M62)之汲極係共同連接至該位元線(BL)，該位元線(BL)於寫入邏輯0之第一階段係設計成低於於該接地電壓之電壓位準，以加速寫入邏輯0之速度，而於寫入邏輯1時則設計成高於該電源供應電壓(VDD)之該第二高電源供應電壓(VDDH2)的位準，以加速寫入邏輯1之速度。
該寫入驅動電路(6)致能與否係由該行解碼器輸出信號(Y)之邏輯位準決定，當該行解碼器輸出信號(Y)為邏輯低位準時，該寫入驅動電路(6)為非致能狀態，而當該行解碼器輸出信號(Y)為邏輯高位準時，該寫入驅動電路(6)處於致能狀態。當該行解碼器輸出信號(Y)為邏輯低位準時，該第六反相器(I62)之輸出為邏輯高位準，一方面導通該第十五NMOS電晶體(M63)，另一方面經過該第四延遲電路(D4)所提供之延遲時間後對該電容器(Cap)之一端充電，由於導通的該第十五NMOS電晶體(M63)，使得該電容器(Cap)之另一端為該接地電壓，而該電容器(Cap)之一端則會因電容器(Cap)的充電而保持該電源供應電壓(VDD)之電壓位準。
該寫入驅動電路(6)於寫入邏輯0之致能狀態時係採用二階段操作，於該寫入驅動電路(6)致能的第一階段，邏輯高位準之該行解碼器輸出信號(Y)，使得該第六反相器(I62)之輸出為邏輯低位準，一方面使該第十五NMOS電晶體(M63)為截止(OFF)狀態，另一方面經過該第四延遲電路(D4)所提供之延遲時間後對該電容器(Cap)之一端快速放電至該接地電壓，由於此時該輸入資料(Din)為邏輯低位準，使得該第五反相器(I61)之輸出為邏輯高位準，於是導通該第十三NMOS電晶體(M61)， 並使該第七PMOS電晶體(P61)為截止(OFF)狀態，因此該位元線(BL)之電壓位準於該寫入驅動電路(6)寫入邏輯0之第一階段時滿足方程式(3)：
VBL1=-VDD×Cap/(Cap+CBL) (3)
其中，VBL1表示該位元線(BL)於寫入邏輯0之第一階段的電壓位準，VBL1的絕對值設計為小於該第三NMOS電晶體(M13)之臨界電壓，例如可設計為-100mV、-150mV或-200mV，VDD為該電源供應電壓(VDD)之電壓位準，而Cap與CBL分別表示該該電容器(Cap)之電容值與該位元線(BL)之寄生電容值。
當邏輯低位準之該輸入資料(Din)經過該第五反相器(I61)以及該第三延遲電路(D3)所提供之延遲時間後，該寫入驅動電路(6)進入致能的第二階段，此時由於該第十四NMOS電晶體(M62)為導通狀態，使得該位元線(BL)之電壓位準於該寫入驅動電路(6)寫入邏輯0之第二階段時滿足方程式(4)：
VBL2=0 (4)
其中，VBL2表示該位元線(BL)於寫入邏輯0之第二階段的電壓位準。
茲依單埠SRAM之工作模式說明第5圖之本創作較佳實施例的工作原理如下：
(I)寫入模式(write mode)
於寫入操作開始前，該寫入控制信號(WC)為邏輯低位準，使得該第十一NMOS電晶體(M28)導通(ON)，並使得該第十NMOS電晶體(M27)截止(OFF)，由於此時該反相待機模式控制信號(/S)為邏輯高位準，於是該第十一NMOS電晶體(M28)之汲極呈邏輯高位準，該邏輯高位準之該第十一NMOS電晶體(M28)之汲極會導通該第九NMOS電晶體(M26)， 並使得該第一低電壓節點(VL1)呈接地電壓。
而於寫入操作期間內，該寫入控制信號(WC)為邏輯高位準，使得該第十NMOS電晶體(M27)導通(ON)，並使得該第十一NMOS電晶體(M28)之汲極呈接地電壓(由於此時該待機模式控制信號(S)為接地電壓)，該接地電壓使得該第九NMOS電晶體(M26)截止，並使得該第一低電壓節點(VL1)等於該第六NMOS電晶體(M23)之閘源極電壓VGS(M23)，藉此得以有效防止寫入邏輯1困難之問題。
接下來依單埠SRAM之4種寫入狀態來說明第5圖之本創作較佳實施例如何完成寫入動作。
(一)節點A原本儲存邏輯0，而現在欲寫入邏輯0：
在寫入動作發生前(該字元線WL為接地電壓)，該第一NMOS電晶體(M11)為導通(ON)。因為該第一NMOS電晶體(M11)為ON，所以當寫入動作開始時，該字元線(WL)由Low(接地電壓)轉High(該電源供應電壓VDD)。當該字元線(WL)的電壓大於該第三NMOS電晶體(M13)(即存取電晶體)的臨界電壓時，該第三NMOS電晶體(M13)由截止(OFF)轉變為導通(ON)，此時因為該第一NMOS電晶體(M11)為導通，該節點A之電壓位準於寫入邏輯0之第一階段時，雖會因方程式(3)而呈現小於接地電壓的電壓位準，惟於寫入邏輯0之第二階段時，則會因方程式(4)而使得該節點A回復為原本之接地電壓，直到寫入週期結束。
(二)節點A原本儲存邏輯0，而現在欲寫入邏輯1：
在寫入動作發生前(該字元線WL為接地電壓)，該第一NMOS電晶體(M11)為導通(ON)。因為該第一NMOS電晶體(M11)為ON，所以當寫入動作開始時，該字元線(WL)由Low(接地電壓)轉High(該電 源供應電壓VDD)，該節點A的電壓會跟隨該字元線(WL)的電壓而上升。
當該字元線(WL)的電壓大於該第三NMOS電晶體(M13)的臨界電壓時，該第三NMOS電晶體(M13)由截止(OFF)轉變為導通(ON)，此時因為該位元線(BL)為該第二高電源供應電壓(VDDH2)之電壓位準，並且因為該第一NMOS電晶體(M11)仍為ON且該節點B處於電壓位準為接近於該電源供應電壓(VDD)之電壓位準的初始狀態，所以該第一PMOS電晶體(P11)仍為截止(OFF)，而該節點A之寫入初始瞬間電壓(VAWI1)滿足方程式(5)：
VAWI1=VDDH2×(RM11+RM23)/(RM13+RM11+RM23)>VTM12 (5)
其中，VAWI1表示節點A由邏輯0寫入邏輯1之寫入初始瞬間電壓，RM11、RM13與RM23分別表示該第一NMOS電晶體(M11)、該第三NMOS電晶體(M13)與該第六NMOS電晶體(M23)之導通電阻，而VDDH2與VTM12分別表示該第二高電源供應電壓(VDDH2)與該第二NMOS電晶體(M12)之臨界電壓，由於該第二高電源供應電壓(VDDH2)之電壓位準係設計成高於該電源供應電壓(VDD)之電壓位準，且於該第一低電壓節點(VL1)處提供一等於該第六NMOS電晶體(M23)之閘-源極電壓VGS(M23)之電壓位準，因此可輕易地將節點A之電壓位準設定成比第4圖之習知5T靜態隨機存取記憶體晶胞之該節點A之電壓位準還要高許多。該還要高許多之分壓電壓位準足以使該第二NMOS電晶體(M12)導通，於是使得節點B放電至一較低電壓位準，該節點B之較低電壓位準會使得該第一NMOS電晶體(M11)之導通電阻(RM11)呈現較高的電阻值，該第一NMOS電晶體(M11)之該較高的電阻值會於該節點A獲得較高電壓位準，該節點A之較高電壓 位準又會經由該第二反相器(由第二PMOS電晶體P12與第二NMOS電晶體M12所組成)，而使得該節點B呈現更低電壓位準，該節點B之更低電壓位準又會經由該第一反相器(由第一PMOS電晶體P11與第一NMOS電晶體M11所組成)，而使得該節點A獲得更高電壓位準，依此循環，即可將該節點A充電至該電源供應電壓(VDD)，而完成邏輯1的寫入動作。
在此值得注意的是，本創作記憶體晶胞(1)中設置有一耦合元件(CE)連接於該儲存節點(A)及對應之該字元線(WL)之間，該耦合元件(CE)因應對應之該字元線(WL)之邏輯狀態以及該儲存節點(A)之儲存邏輯狀態而於對應之該字元線(WL)與該儲存節點(A)間提供不同的耦合電容，其中當對應之該字元線(WL)為邏輯1且該儲存節點(A)所儲存邏輯狀態為邏輯0時提供最大的耦合電容，藉此，可於寫入邏輯1初期進一步提高該儲存節點(A)之該寫入初始瞬間電壓，從而有效進一步提高寫入邏輯1之速度。
其中，該第一低電壓節點(VL1)於節點A原本儲存邏輯0，而寫入邏輯1之期間，係具有等於該第六NMOS電晶體(M23)之閘源極電壓VGS(M23)的電壓位準，而於寫入邏輯1後，又會因經由該第九NMOS電晶體(M26)放電而具有接地電壓之位準。
(三)節點A原本儲存邏輯1，而現在欲寫入邏輯1：
在寫入動作發生前(字元線WL為接地電壓)，該第一PMOS電晶體(P11)為導通(ON)。當該字元線(WL)由Low(接地電壓)轉High(該電源供應電壓VDD)，由於該節點A為該電源供應電壓(VDD)之電壓位準，且該位元線(BL)為該第二高電源供應電壓(VDDH2)之電壓位準，因此會使該第三NMOS電晶體(M13)繼續保持截止(OFF)狀態；此時因為該第一PMOS電晶體(P11)仍為ON，該節點A之電壓位準雖會因該 第二高電源供應電壓(VDDH2)之電壓位準而呈現稍大於該電源供應電壓(VDD)的電壓位準，惟於寫入完成後，該節點A會回復為原本之該電源供應電壓(VDD)的電壓位準。
(四)節點A原本儲存邏輯1，而現在欲寫入邏輯0：
在寫入動作發生前(該字元線WL為接地電壓)，該第一PMOS電晶體(P11)為導通(ON)。當該字元線(WL)由Low(接地電壓)轉High(該電源供應電壓VDD)，且該字元線(WL)的電壓大於該第三NMOS電晶體(M13)的臨界電壓時，該第三NMOS電晶體(M13)由截止(OFF)轉變為導通(ON)，此時因為該位元線(BL)之電壓位準為滿足方程式(3)的電壓位準(VBL1)，其小於0V，並且因為該第一PMOS電晶體(P11)仍為ON且該節點B處於電壓位準為接近於該接地電壓之電壓位準的初始狀態，所以該第一NMOS電晶體(M11)仍為截止，而該節點A之寫入初始瞬間電壓(VAWI0)滿足方程式(6)：
VAWI0=VBL1×RP11/(RM13+RP11)+VDD×RM13/(RM13+RP11) (6)
其中，VAWI0表示節點A由邏輯1寫入邏輯0之寫入初始瞬間電壓，RM13與RP11分別表示該第三NMOS電晶體(M13)與該第一PMOS電晶體(P11)之導通電阻，而VBL1與VDD分別表示該位元線(BL)於寫入邏輯0之第一階段的電壓位準與該電源供應電壓(VDD)之電壓位準，由於由邏輯1寫入邏輯0時，該第三NMOS電晶體(M13)係工作於飽和區，飽和區之電流係與其閘-源極電壓VGS(M13)之電壓位準扣減其臨界電壓後之平方成正比例，因此藉由該位元線(BL)於寫入邏輯0之第一階段的電壓位準(VBL1)小於0V的設計方式，可有效加速由邏輯1寫入邏輯0之速度，其中第6圖為本創作較佳實施例第5圖於寫入邏輯0期間之簡化電路圖，併予指明。
(II)讀取模式(read mode)
於讀取操作開始前，該寫入控制信號(WC)為邏輯低位準，而該反相待機模式控制信號(/S)為邏輯高位準，使得該節點C呈邏輯高位準，邏輯高位準之該節點C會導通第九NMOS電晶體(M26)，並使得該第一低電壓節點(VL1)呈接地電壓。另一方面，由於該讀取控制信號(RC)為邏輯低位準，使得該第七NMOS電晶體(M24)截止(OFF)，並使得該第八NMOS電晶體(M25)導通(ON)。
在此值得注意的是，於讀取操作開始前之預充電期間，該預充電信號(P)係為邏輯低位準，藉此以將相對應之位元線(BL)預充電至該電源供應電壓(VDD)之位準，惟由於例如10奈米以下製程技術之操作電壓將降為0.9伏特以下時將造成讀取速度降低而無法滿足規範之問題，因此，本創作提出二階段的讀取控制以於提高讀取速度並滿足規範的同時，亦避免無謂的功率耗損。
第5圖所示之本創作較佳實施例係藉由二階段的讀取控制以於提高讀取速度的同時，亦避免無謂的功率耗損，於讀取操作之一第一階段，該讀取控制信號(RC)為邏輯高位準，使得該第七NMOS電晶體(M24)導通，由於此時該第八NMOS電晶體(M25)仍導通，於是該第一低電壓節點(VL1)大約呈較接地電壓為低之該加速讀取電壓(RGND)，該較接地電壓為低之該加速讀取電壓(RGND)可有效提高讀取速度。
而於讀取操作之一第二階段，雖然該讀取控制信號(RC)仍為邏輯高位準，使得該第七NMOS電晶體(M24)仍為導通，惟由於此時該第八NMOS電晶體(M25)截止，於是該第一低電壓節點(VL1)會經由導通的該第九NMOS電晶體(M26)而呈接地電壓，藉此可有效減少無謂的功率 消耗。在此值得注意的是，該讀取操作之該第二階段與該第一階段相隔之時間，係等於該讀取控制信號(RC)由邏輯低位準轉變為邏輯高位準起算，並至該第八NMOS電晶體(M25)之閘極電壓足以關閉該第八NMOS電晶體(M25)為止之時間，其值可藉由該第三反相器(INV)之下降延遲時間與該第一延遲電路(D1)所提供之延遲時間來調整。再者，無論於讀取操作之該第一階段抑是該第二階段，該第九NMOS電晶體(M26)均呈導通狀態(由於該第九NMOS電晶體(M26)之閘極為邏輯高位準)。第7圖所示為第5圖之本創作較佳實施例於讀取期間之簡化電路圖。
(III)待機模式(standby mode)
首先，說明第5圖之待機啟動電路(4)如何促使單埠SRAM快速進入待機模式，以有效提高SRAM之待機效能：首先，於進入待機模式之前，該反相待機模式控制信號(/S)為邏輯High，該邏輯High之反相待機模式控制信號(/S)使得該第四PMOS電晶體(P41)截止(OFF)，並使得該第十二NMOS電晶體(M41)導通(ON)；接著，於進入待機模式後，該反相待機模式控制信號(/S)為邏輯Low，該邏輯Low之反相待機模式控制信號(/S)使得該第四PMOS電晶體(P41)導通(ON)，惟於待機模式之初始期間內(該初始期間係等於該反相待機模式控制信號(/S)由邏輯High轉變為邏輯Low起算，至該第十二NMOS電晶體(M41)之閘極電壓足以關閉該第十二NMOS電晶體(M41)為止之時間，其可藉由該第二延遲電路(D2)所提供之一延遲時間來調整)，該第十二NMOS電晶體(M41)仍導通(ON)，於是可對該第一低電壓節點(VL1)快速充電到達該第六NMOS電晶體(M23)之臨界電壓(VTM23)的電壓位準，亦即SRAM可快速進入待機模式。在此值得注意的是，於待機模式之初始期間後，該第十二NMOS 電晶體(M41)關閉並停止供應電流。
請參考第5圖，於待機模式時，該待機模式控制信號(S)為邏輯高位準，而該反相待機模式控制信號(/S)為邏輯低位準，該邏輯低位準之該反相待機模式控制信號(/S)可使得該控制電路(2)中之該第四NMOS電晶體(M21)截止(OFF)，而該邏輯高位準之該待機模式控制信號(S)則使得該第五NMOS電晶體(M22)導通(ON)，此時該第五NMOS電晶體(M22)係作為等化器(equalizer)使用，因此可藉由呈導通狀態之該第五NMOS電晶體(M22)，使得該第一低電壓節點(VL1)之電壓位準相等於該第二低電壓節點(VL2)之電壓位準，且該等電壓位準均會等於該第六NMOS電晶體(M23)之臨界電壓(VTM23)的電壓位準。第8圖所示為第5圖之本創作較佳實施例於待機期間之簡化電路圖。
第8圖(由於作為耦合元件CE之電晶體為off，所以省略未繪製)描述有本創作實施例於待機模式時所產生之各漏電流(subthreshold leakage current)I1、I2、I3，其中假設SRAM晶胞中之該第一反相器之輸出(即節點A)為邏輯Low(在此值得注意的是，由於待機模式時該第二低電壓節點(VL2)之電壓位準係維持在該第六NMOS電晶體(M23)之臨界電壓(VTM23)的電壓位準，因此節點A為邏輯Low之電壓位準亦維持在該VTM23的電壓位準)，而該第二反相器之輸出(即節點B)為邏輯High(電源供應電壓VDD)。由於本創作實施例之各漏電流I1、I2、I3都較第1b圖之先前技藝者還小之論述，係屬通常知識，於此不再累述。
(IV)保持模式(retension mode)
保持模式時，由於該第一低電壓節點(VL1)與該第二低電壓節點(VL2)均設定成接地電壓，其工作原理相同於第3圖傳統具單一位元線之5T SRAM晶胞，於此不再累述。
1:SRAM晶胞
2:控制電路
3:預充電電路
4:待機啟動電路
5:高電壓位準控制電路
6:寫入驅動電路
P11:第一PMOS電晶體
CE:耦合元件
P12:第二PMOS電晶體
M11:第一NMOS電晶體
M12:第二NMOS電晶體
M13:第三NMOS電晶體
A:儲存節點
B:反相儲存節點
BL:位元線
VDD:電源供應電壓
VH:高電壓節點
VL1:第一低電壓節點
VL2:第二低電壓節點
S:待機模式控制信號
/S:反相待機模式控制信號
WC:寫入控制信號
/WC:反相寫入控制信號
M21:第四NMOS電晶體
M22:第五NMOS電晶體
M23:第六NMOS電晶體
M24:第七NMOS電晶體
M25:第八NMOS電晶體
M26:第九NMOS電晶體
M27:第十NMOS電晶體
M28:第十一NMOS電晶體
RC:讀取控制信號
RGND:加速讀取電壓
INV:第三反相器
D1:第一延遲電路
P31:第三PMOS電晶體
P:預充電信號
M41:第十二NMOS電晶體
P41:第四PMOS電晶體
C:節點
D2:第二延遲電路
WL:字元線
R:讀取信號
P51:第五PMOS電晶體
P52:第六PMOS電晶體
I53:第四反相器
VDDH1:第一高電源供應電壓
VDDH2:第二高電源供應電壓
P61:第七PMOS電晶體
M61:第十三NMOS電晶體
M62:第十四NMOS電晶體
M63:第十五NMOS電晶體
I61:第五反相器
I62:第六反相器
Cap:電容器
Din:輸入資料
D3:第三延遲電路
D4:第四延遲電路
Y:行解碼器輸出信號

Claims (4)

  1. 一種靜態隨機存取記憶體，包括：一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞均包含有複數個記憶體晶胞(1)；
    複數個控制電路(2)，每一列記憶體晶胞設置一個控制電路(2)；
    複數個預充電電路(3)，每一行記憶體晶胞設置一個預充電電路(3)；
    一待機啟動電路(4)，該待機啟動電路(4)係促使該靜態隨機存取記憶體快速進入待機模式，以有效提高該靜態隨機存取記憶體之待機效能；
    複數個高電壓位準控制電路(5)，每一列記憶晶胞設置一個高電壓位準控制電路(5)，以在讀取邏輯0時提高讀取速度；以及
    複數個寫入驅動電路(6)，每一行記憶體晶胞設置一個寫入驅動電路(6)，以在寫入操作時提高寫入速度；
    其中，每一記憶體晶胞(1)更包含：
    一第一反相器，係由一第一PMOS電晶體(P11)與一第一NMOS電晶體(M11)所組成，該第一反相器係連接在一電源供應電壓(VDD)與一第一低電壓節點(VL1)之間；
    一第二反相器，係由一第二PMOS電晶體(P12)與一第二NMOS電晶體(M12)所組成，該第二反相器係連接在一高電壓節點(VH)與一第二低電壓節點(VL2)之間；
    一儲存節點(A)，係由該第一反相器之輸出端所形成；
    一反相儲存節點(B)，係由該第二反相器之輸出端所形成；
    一第三NMOS電晶體(M13)，係連接在該儲存節點(A)與一位元線(BL)之間，且閘極連接至一字元線(WL)；以及
    一耦合元件(CE)，該耦合元件(CE)係由一NMOS電晶體所組成，該NMOS電晶體之閘極連接該字元線(WL)，該NMOS電晶體之源極與汲極連接在一起並連接至該儲存節點(A)；
    其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出端(即該儲存節點A)係連接至該第二反相器之輸入端，而該第二反相器之輸出端(即該反相儲存節點B)則連接至該第一反相器 之輸入端；而每一控制電路(2)更包含：一第四NMOS電晶體(M21)、一第五NMOS電晶體(M22)、一第六NMOS電晶體(M23)、一第七NMOS電晶體(M24)、一第八NMOS電晶體(M25)、一第九NMOS電晶體(M26)、一第十NMOS電晶體(M27)、一第十一NMOS電晶體(M28)、一讀取控制信號(RC)、一第三反相器(INV)、一第一延遲電路(D1)、一加速讀取電壓(RGND)、一寫入控制信號(WC)、一反相寫入控制信號(/WC)、一待機模式控制信號(S)以及一反相待機模式控制信號(/S)；其中，該第四NMOS電晶體(M21)之源極、閘極與汲極係分別連接至接地電壓、該反相待機模式控制信號(/S)與該第二低電壓節點(VL2)；該第五NMOS電晶體(M22)之源極、閘極與汲極係分別連接至該第二低電壓節點(VL2)、該待機模式控制信號(S)與該第一低電壓節點(VL1)；該第六NMOS電晶體(M23)之源極係連接至該接地電壓，而閘極與汲極連接在一起並連接至該第一低電壓節點(VL1)；該第七NMOS電晶體(M24)之源極、閘極與汲極係分別連接至該第八NMOS電晶體(M25)之汲極、該讀取控制信號(RC)與該第一低電壓節點(VL1)；該第八NMOS電晶體(M25)之源極、閘極與汲極係分別連接至該加速讀取電壓(RGND)、該第一延遲電路(D1)之輸出與該第七NMOS電晶體(M24)之源極；該第一延遲電路(D1)係連接在該第三反相器(INV)之輸出與該第八NMOS電晶體(M25)之閘極之間；該第三反相器(INV)之輸入係供接收該讀取控制信號(RC)，而輸出則連接至該第一延遲電路(D1)之輸入；該第九NMOS電晶體(M26)之源極、閘極與汲極係分別連接至該接地電壓、該第十NMOS電晶體(M27)之汲極與該第一低電壓節點(VL1)；該第十NMOS電晶體(M27)之源極、閘極與汲極係分別連接至該待機 模式控制信號(S)、該寫入控制信號(WC)與該第九NMOS電晶體(M26)之閘極；
    該第十一NMOS電晶體(M28)之源極、閘極與汲極係分別連接至該反相待機模式控制信號(/S)、該反相寫入控制信號(/WC)與該第九NMOS電晶體(M26)之閘極；
    其中，該第十一NMOS電晶體(M28)之汲極、該第十NMOS電晶體(M27)之汲極及該第九NMOS電晶體(M26)之閘極係連接在一起並形成一節點(C)，當該寫入控制信號(WC)為邏輯高位準時，該節點(C)之電壓位準係為該待機模式控制信號(S)之邏輯位準，而當該寫入控制信號(WC)為邏輯低位準時，該節點(C)之電壓位準係為該反相待機模式控制信號(/S)之邏輯位準；由於該節點(C)之邏輯高位準係為該電源供應電壓(VDD)扣減該第十一NMOS電晶體(M28)之臨界電壓(VTM28)的電壓位準，因此當該靜態隨機存取記憶體於非寫入模式(此時對應之該反相寫入控制信號(/WC)為邏輯高位準)時，該節點(C)係為該電源供應電壓(VDD)扣減該第十一NMOS電晶體(M28)之該臨界電壓(VTM28)的電壓位準，而非該電源供應電壓(VDD)之電壓位準，故可具有較低之功率消耗；且於後續進入寫入模式(此時對應之該寫入控制信號(WC)為邏輯高位準)時，由於可快速地將儲存於該節點(C)之電荷經由該第十NMOS電晶體(M27)放電至足以關閉以該節點(C)作為閘極之該第九NMOS電晶體(M26)，故可較快速地進入該寫入模式；
    其中，對於非讀取模式期間之該讀取控制信號(RC)係設定為該加速讀取電壓(RGND)之位準，以防止該第七NMOS電晶體(M24)於非讀取模式期間之漏電流；
    此外，該待機啟動電路(4)係設計成於進入待機模式之一初始期間內，對該第一低電壓節點(VL1)處之寄生電容快速充電至該第六NMOS電晶體(M23)之臨界電壓(VTM23)的電壓位準。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中，每一高電壓位準控制電路(5)更包含：一第五PMOS電晶體(P51)、一第六PMOS 電晶體(P52)一第四反相器(I53)、該讀取控制信號(RC)以及一第一高電源供應電壓(VDDH1)，其中該第五PMOS電晶體(P51)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該讀取控制信號(RC)與該高電壓節點(VH)，該第六PMOS電晶體(P52)之源極、閘極與汲極係分別連接至該第一高電源供應電壓(VDDH1)、該第四反相器(I53)之輸出與該高電壓節點(VH)，而該第四反相器(I53)之輸入係供接收該讀取控制信號(RC)，而輸出則連接至該第六PMOS電晶體(P52)之閘極。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中，每一寫入驅動電路(6)更包含：一第七PMOS電晶體(P61)、一第十三NMOS電晶體(M61)、一第十四NMOS電晶體(M62)、一第十五NMOS電晶體(M63)、一第五反相器(I61)、一第六反相器(I62)、一電容器(Cap)、一輸入資料(Din)、一行解碼器輸出信號(Y)、一第三延遲電路(D3)、一第四延遲電路(D4)以及一第二高電源供應電壓(VDDH2)；其中，該第七PMOS電晶體(P61)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(VDDH2)、該第五反相器(I61)之輸出與該第十三NMOS電晶體(M61)之汲極；
    該第十三NMOS電晶體(M61)之源極、閘極與汲極係分別連接至該第十五NMOS電晶體(M63)之汲極、該第五反相器(I61)之輸出與該第七PMOS電晶體(P61)之汲極；
    該第十四NMOS電晶體(M62)之源極、閘極與汲極係分別連接至該接地電壓、該第三延遲電路(D3)之輸出與該第七PMOS電晶體(P61)之汲極；
    該第十五NMOS電晶體(M63)之源極、閘極與汲極係分別連接至該接地電壓、該第六反相器(I62)之輸出與該第十三NMOS電晶體(M61)之源極；
    該第五反相器(I61)之輸入係供接收該輸入資料(Din)，而輸出則連接至該第七PMOS電晶體(P61)之閘極、該第十三NMOS電晶體(M61)之閘極以及該第三延遲電路(D3)之輸入；
    該第六反相器(I62)之輸入係供接收該行解碼器輸出信號(Y)，而輸出則連接至該第四延遲電路(D4)之輸入以及該第十五NMOS電晶體(M63)之閘極；
    該電容器(Cap)之一端係連接至該第四延遲電路(D4)之輸出，而該電容器(Cap)之另一端則連接至該第十三NMOS電晶體(M61)之源極以及該第十五NMOS電晶體(M63)之汲極。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中，每一預充電電路(3)係由一第三PMOS電晶體(P31)以及一預充電信號(P)所組成； 其中，該第三PMOS電晶體(P31)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD)、該預充電信號(P)與對應之位元線(BL)，以便於一預充電期間，藉由邏輯低位準之該預充電信號(P)，以將該對應之位元線(BL)預充電至該電源供應電壓(VDD)之位準。
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