TWI892942B - 等化器電路及等化訊號的方法 - Google Patents
等化器電路及等化訊號的方法Info
- Publication number
- TWI892942B TWI892942B TW114102615A TW114102615A TWI892942B TW I892942 B TWI892942 B TW I892942B TW 114102615 A TW114102615 A TW 114102615A TW 114102615 A TW114102615 A TW 114102615A TW I892942 B TWI892942 B TW I892942B
- Authority
- TW
- Taiwan
- Prior art keywords
- values
- voltage
- circuit
- attribute
- attribute value
- Prior art date
Links
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
一種等化器電路，包含疊加電路、第一取樣電路、第二取樣電路及回授電路。第一取樣電路根據輸入訊號產生第一輸出訊號，及對輸入訊號取樣產生第一取樣電壓。第二取樣電路，根據第一輸出訊號產生第二輸出訊號，對第一輸出訊號取樣產生第二取樣電壓。回授電路產生第一取樣電壓對第一模糊集的第一隸屬度值，及產生第二取樣電壓對第二模糊集的第二隸屬度值，並根據第一隸屬度值及第二隸屬度值產生回授電壓。疊加電路根據回授電壓更新輸入訊號。
Description
本揭露是關於一種等化器電路及等化訊號的方法，特別是關於一種使用模糊邏輯的等化器電路及等化訊號的方法。
在記憶體系統中，接收端的訊號存在因高傳輸速率下由通道所導致的符碼間干擾(inter-symbol interference，ISI)之問題。在第五代雙倍資料率同步動態隨機存取記憶體(DDR5) 標準中，記憶體被指定涵蓋（Decision Feedback Equalization，DFE)能力。隨著記憶體訊號速率隨著生產技術進步而不斷提升，在接收器中採用等化器電路以消除符碼間干擾可謂必要的手段。
根據本案的一些實施例提供一種包含疊加電路、第一取樣電路、第二取樣電路及回授電路的等化器電路。第一取樣電路響應時脈訊號並根據輸入訊號產生第一輸出訊號，以及對輸入訊號取樣以產生第一取樣電壓。第二取樣電路根據第一輸出訊號產生第二輸出訊號，對第一輸出訊號取樣以產生第二取樣電壓。回授電路產生第一取樣電壓對第一模糊集的第一隸屬度值，以及產生第二取樣電壓對第二模糊集的第二隸屬度值，並且根據第一隸屬度值及第二隸屬度值產生回授電壓。疊加電路根據回授電壓更新輸入訊號。
在一些實施例中，回授電路更包含第一模糊集電路及第二模糊集電路。第一模糊集電路及第二模糊集電路，分別將第一取樣電壓及第二取樣電壓映射至0到1的區間產生第一隸屬度值及第二隸屬度值。第一隸屬度值及第二隸屬度值分別指示第一符號干擾及第二符號干擾的程度。
在一些實施例中，回授電路更包含糢糊控制電路。糢糊控制電路根據第一隸屬度值及第二隸屬度值產生多個權重值，並以多個權重值對多個預設電壓值進行加權平均產生回授電壓。
在一些實施例中，等化器電路更包含多個串聯的取樣電路。這些串聯的取樣電路中的每一者輸出延遲訊號至串聯的取樣電路中的下一級取樣電路。下一級取樣電路對延遲訊號進行取樣，以及進一步延遲延遲訊號。串聯的取樣電路中的第一級的取樣電路耦接第二取樣電路。延遲是以時脈訊號的一單位間隔進行延遲。
在一些實施例中，回授電路根據多個預設電壓值產生回授電壓，預設電壓值和響應訊號在相距單位間格的多個時間點的多個電壓值相關。
根據本案的一些實施例提供一種等化訊號的方法。方法包含:取樣第一資料訊號在N個時間點的N個電壓值；對應地產生N個電壓值對N個模糊集的N個隸屬度值；根據N個隸屬度值產生2
N個權重值；以2
N個權重值對2
N個預設電壓值進行加權平均以產生回授電壓；以及根據回授電壓更新第一資料訊號。
在一些實施例中，對應地產生N個隸屬度值包含:將N個電壓值中的一者與第一臨界電壓值及第二臨界電壓值進行比較並產生N個隸屬度值中的一對應的隸屬度值，當N個電壓值中的此者大於第一臨界電壓值，對應的隸屬度值等於1。當N個電壓值中的此者小於第二臨界電壓值，對應的隸屬度值等於0。
在一些實施例中，根據N個隸屬度值產生2
N個權重值包含:根據N個隸屬度值中的每一者跟1的差值分別產生一相對的隸屬度值，N個隸屬度值及N個隸屬度值中的每一者的相對的隸屬度值形成N個隸屬度值組；以及根據N個隸屬度值組的N元笛卡兒積產生2
N個權重值。
在一些實施例中，其中對應地產生N個電壓值對N個模糊集的N個隸屬度值包含:對應地產生N個模糊集的N個相對的模糊集的N個相對的隸屬度值，當N等於4時，回授電壓可以表示為:
是回授電壓，
是對應第一隸屬度值組的第一隸屬函數組中的一者，
是對應第二隸屬度值組的第二隸屬函數組中的一者，
是對應第三隸屬度值組的第三隸屬函數組中的一者，
是對應第四隸屬度值組的第四隸屬函數組中的一者，
分別對應N個電壓值中的一者，
對應N個預設電壓值中的一者。
在一些實施例中，以2
N個權重值對2
N個預設電壓值進行加權平均以產生回授電壓包含:根據時脈訊號的一單位間格，對響應訊號取樣以產生N個取樣電壓值；以及根據N個取樣電壓值產生2
N個權重值。
以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或示例。以下描述元件及佈置的特定示例用以簡化本案的一實施例。當然，該些僅為示例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。此外，本揭示內容可以在各個示例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
在本說明書中使用的術語通常具有本領域及在使用每一術語的特定上下文中的普通意義。在本說明書中使用示例，包括本文討論的任何術語的示例，僅為說明性的，絕不限制本案的一實施例或任何示例性術語的範圍及意義。同樣，本案的一實施例不限於本說明書中給定的各種實施例。
更進一步，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。如本文所使用，術語「及/或」包括一或多個相關聯的所列項目的任何及所有組合。
如本文所用，「大約」、「約」、「近似」或「基本上」應通常指給定值或範圍的任何近似值，其中其取決於所涉及的各種領域而變化，並且其範疇應與本領域技術人員所理解的最廣泛解釋相一致，以涵蓋所有該些修改及類似的結構。在一些實施例中，它通常應指給定值或範圍的百分之二十以內，優選地為百分之十以內，更優選地為百分之五以內。本文給定的數值為近似的，意味著若未明確說明，則可以推斷出術語「大約」、「約」、「近似」或「基本上」，或者意味著其他近似值。
第1圖是根據一些實施例繪示的訊號接收電路100的一個示意圖。訊號接收電路100包含比較器電路101、102以及等化器電路110。比較器電路101、102耦接等化器電路110。在一些實施例中，比較器電路101用以比較資料訊號DQ以及參考電壓訊號VrefDQ以產生資料訊號121。比較器電路102用以比較時脈訊號DQSt及時脈訊號DQSc以產生時脈訊號123。
根據本揭露的一實施例，訊號接收電路100包含記憶體裝置例如動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)的訊號接收電路。在一些實施例中，資料訊號DQ包含自記憶體控制器傳輸至記憶體裝置的訊號、時脈訊號DQSt及時脈訊號DQSc是相互反相的時脈訊號。
如第1圖中的等化器電路110所示，等化器電路110包含疊加電路111、取樣電路112~115以及回授電路140。疊加電路111耦接比較器電路101、取樣電路112以及回授電路140。取樣電路112~115如第1圖所繪地串聯耦接並且分別耦接比較器電路102以及回授電路140。根據本揭露的一些實施例，回授電路140包含DRAM晶片中的積體電路。
在第1圖所示的實施例中，取樣電路112~115中的每一者具有輸入端IN、輸入端CLK以及輸出端OUT1及輸出端OUT2。取樣電路112~115用以在各自的輸入端CLK接收時脈訊號123。取樣電路112~115更用以對各自的輸入端IN接收的資料訊號122、訊號131~133進行取樣以在各自的輸出端OUT1產生取樣電壓T
s1、T
s2、T
s3、T
s4。取樣電路112~115更用以延遲輸入端IN接收的訊號，並且自輸出端OUT2輸出此經延遲的訊號至下一級的取樣電路。舉例而言，取樣電路112延遲資料訊號122產生訊號131，並自取樣電路112的輸出端OUT2輸出訊號131至取樣電路113(取樣電路112的下一級)的輸入端IN。
如第1圖所示，在一些實施例中，回授電路140包含模糊集電路141~144以及模糊控制電路145。模糊集電路141~144分別耦接取樣電路112~115。模糊集電路141~144分別用以根據取樣電壓T
s1、T
s2、T
s3、T
s4產生隸屬度值151~154。根據本揭露的一些實施例，模糊集電路141~144分別用以使用模糊邏輯(Fuzzy Logic)的方式將取樣電壓T
s1、T
s2、T
s3、T
s4映射至0到1的區間產生隸屬度值151~154。
說明而言，模糊控制電路145耦接模糊集電路141~144及疊加電路111並且用以根據隸屬度值151~154產生回授電壓VF。接著，疊加電路111用以將資料訊號121的電壓及回授電壓VF疊加以產生資料訊號122。
第1圖僅是一示例，並不用以限制本揭露。等化器電路110的取樣電路的數量不限於四個，在一些實施例中，等化器電路110具有N個串連的取樣電路(N為大於0的整數)。舉例而言，在等化器電路110具有五個取樣電路的示例中，取樣電路115的輸出端OUT2耦接一額外的取樣電路。額外的取樣電路的輸出端耦接一額外的模糊集電路。額外的模糊集電路耦接模糊控制電路145。在一些實施例中，這些N個串連的取樣電路各自將前一級輸入的訊號以時脈訊號DQSt及時脈訊號DQSc的一單位間隔(Unit Interval，UI)延遲並輸出至下一級取樣電路。
現參考第2圖至第3圖，第2圖及第3圖是根據一些實施例繪示的示意的響應訊號200及300的波形圖。響應訊號200及300是不同實施例中的資料訊號121。在本揭露的一些實施例中，響應訊號200是由記憶體控制器產生的一符碼(Symbol)的訊號對於通道(例如記憶體控制器和記憶體的等化器電路110之間傳輸此訊號的路徑)的響應。
根據本揭露的一些實施例，響應訊號200在時間點t
0之後的時間點t
1、t
2、t
3、t
4的電壓值T
1、T
2、T
3、T
4在本揭露中被視為符碼間干擾的電壓值(振幅)，其中時間點t
0約為響應訊號200的高峰的時間點，時間點t
1~t
4為時間點t
0後一個至四個UI的時間點。響應訊號300是另一些實施例中的符碼對於通道的響應的示例。和第2圖相同，在第3圖中響應訊號300的符碼間干擾的電壓值被標註為電壓值T
1、T
2、T
3、T
4。在一些實施例中，電壓值T
1、T
2、T
3、T
4是負值(例如第3圖中的電壓值T
2、T
4)。
接續上述實施例並參考第4圖。第4圖是以第2圖中的響應訊號200為例的符碼間干擾的一個示意圖。具體而言，目前時間點接收的符碼(對應第4圖中實線的波形)受到之前四個符碼(例如一個UI至四個UI前符碼)的干擾程度(電壓大小)跟電壓值T
1、T
2、T
3、T
4相關。因此，在一些實施例中，模糊控制電路145用以根據電壓值T
1、T
2、T
3、T
4產生回授電壓VF(將在下文中進一步地描述)。
現參考第5圖及第6圖。根據一些實施例，第5圖是等化器電路110響應於一符碼 (例如對應響應訊號200的符碼)產生的取樣電壓T
s1、T
s2、T
s3、T
s4以及時脈訊號DQSt及DQSc的一個示意的時序圖。
根據一些實施例，第6圖是對應第2圖的響應訊號200的經等化的響應訊號600的一個示意圖。
一併參考第1圖，舉例而言，在資料訊號121等於響應訊號200的一些實施例中，疊加電路111接收資料訊號121並產生資料訊號122。取樣電路112在時間點t
0對資料訊號122進行取樣時產生的取樣電壓T
s1等於電壓值V1。接著取樣電路112在時間點t
0+t
d在輸出端OUT1輸出取樣電壓T
s1，其中延遲時間t
d為取樣電路112中的元件造成的延遲時間，且延遲時間t
d小於一個UI。由於取樣電路113~115在時間點t
0在輸入端IN還未接收到訊號，取樣電壓T
s2、T
s3、T
s4在時間點t
0+t
d的值為0。
在上述的實施例中，取樣電路112-115是響應時脈訊號DQSt及DQSc的邊緣進行取樣。換言之，取樣電路112-115在時脈訊號DQSt及DQSc的邊緣發生後才根據各自的輸入端IN的電壓值更新取樣電壓T
s1、T
s2、T
s3、T
s4。因此在時間點t
0+t
d至t
1+t
d之間，T
s1、T
s2、T
s3、T
s4保持電壓值V1、0、0、0。
接著，在一些實施例中，回授電路140根據取樣電壓T
s1、T
s2、T
s3、T
s4的電壓值V1、0、0、0產生電壓值等於-T
1的回授電壓VF(產生回授電壓VF的方式會在下文中進一步的討論)。疊加電路111將資料訊號121跟回授電壓VF疊加以更新資料訊號122，使得資料訊號122等於第6圖所示的經等化的響應訊號600。在時間點t
0+t
d至t
1+t
d間資料訊號122跟資料訊號121(在此等於響應訊號200)相差電壓值T
1，而資料訊號122在時間點t
1時的電壓值等於0。
接續上述段落中的實施例，在時間點t
1，取樣電路112-115在輸出端OUT2輸出在時間點t
0於輸入端IN接收的電壓。同時，取樣電路112-115再次對輸入端IN的訊號進行取樣更新取樣電壓T
s1、T
s2、T
s3、T
s4的電壓值為0、V1、0、0。
接著，回授電路140根據取樣電壓T
s1、T
s2、T
s3、T
s4的電壓值0、V1、0、0產生電壓值等於-T
2的回授電壓VF(產生回授電壓VF的方式會在下文中進一步的討論)。疊加電路111將資料訊號121跟回授電壓VF疊加以更新資料訊號122，使得時間點t
1+t
d至t
2+t
d間資料訊號122跟資料訊號121相差電壓值T
2，而資料訊號122在時間點t
2時的電壓值等於0。
相同地，取樣電路112-115跟回授電路140以上述的方式更新時間點t
2+t
d之後的回授電壓VF，使得資料訊號122在時間點t
3及t
4的電壓值等於0。因此等於響應訊號200的資料訊號121對於一個UI至四個UI後的訊號(對應後四個符碼)的干擾被消除(資料訊號122在時間點t
1、t
2、t
3、t
4的電壓值等於0)。
現參考第7a圖到第7d圖。第7a圖是根據一些實施例繪示的對應模糊集電路141的模糊集PL跟模糊集NL的函數圖。第7b圖是根據一些實施例繪示的對應模糊集電路142的模糊集PM跟模糊集NM的函數圖。第7c圖是根據一些實施例繪示的對應模糊集電路143的模糊集PS跟模糊集NS的函數圖。第7d圖是根據一些實施例繪示的對應模糊集電路144的模糊集PSs跟模糊集NSs的函數圖。
一併參考第1圖，說明而言，在一些實施例中，隸屬度值151是模糊集電路141根據如第7a圖中所示的模糊集PL的隸屬函數產生取樣電壓T
s1對模糊集PL的隸屬度值。在另一些實施例中，隸屬度值151是根據取樣電壓T
s1對模糊集NL的隸屬度值所產生。根據本揭露的一些實施例，模糊集PL的隸屬度值指示當下接收的符碼被判斷有受到前一個同相的符碼的符碼間干擾(例如第4圖中的電壓值T
1)的程度，模糊集NL的隸屬度值指示當下接收的符碼被判斷有受到前一個反相的符碼的符碼間干擾的程度。
相同地，模糊集電路142~144分別根據如第7b圖到第7d圖中所示的模糊集PM或NM、PS或NS、PSs或NSs的隸屬函數以及取樣電壓T
s2、T
s3、T
s4產生隸屬度值152~154。根據本揭露的一些實施例，模糊集PM、PS、PSs的隸屬度值分別指示當下接收的符碼被判斷有受到兩個UI至四個UI前的同相的符碼的符碼間干擾的程度。模糊集NM、NS、NSs的隸屬度值分別指示當下接收的符碼被判斷有受到兩個UI至四個UI前的反相的符碼的符碼間干擾的程度。
在本揭露中，指示一個UI前的符碼或反相的符碼的符碼間干擾的程度的模糊集PL及NL被視為屬於同一個論域(Universe of Discourse) 因此在此將模糊集PL及NL的隸屬度值合稱為一個隸屬度值組。相同地，模糊集PM及NM的隸屬度值、模糊集PS及NS的隸屬度值、模糊集PSs及NSs的隸屬度值分別被視為一個隸屬度值組。
在一些實施例中，模糊集PL的隸屬函數
可以下方的等式(1)表示，模糊集NL的隸屬函數
可以下方的等式(2)表示。
其中當
為T
s1。
、
等於臨界電壓值
時，函數
分別等於隸屬函數
、
。根據本揭露的一些實施例，臨界電壓值
小於符碼的響應的高峰(例如響應訊號200的電壓值V1)。
如第7b圖到第7d圖所示，在一些實施例中，模糊集PM、PS、PSs的隸屬函數
可以上述關於隸屬函數
的等式(1)表示。差別在於，對於隸屬函數
，等式(1)中的b分別等於不同的臨界電壓值
、
、
。對於隸屬函數
，等式(2)中的a分別等於不同的臨界電壓值
、
、
。在一些實施例中，臨界電壓值
＞
。
第7a圖到第7d圖所繪的實施例不用以限制本揭露。具有不同的隸屬函數的模糊集亦屬於本揭露的範疇，例如在一些實施例中，模糊集PL的隸屬函數
在T
s1等於臨界電壓值
至臨界電壓值
之間時是指數函數。
根據本揭露的一些實施例，如第1圖所示的模糊控制電路145用以根據模糊集電路141~144輸出的隸屬度值151~154產生隸屬度值151~154中的每一者的相對的隸屬度值(在如參考第7a圖到第7d圖的內容所述的隸屬度值組中不是隸屬度值151~154中的一者的另一個隸屬度值)。舉例而言，在模糊集電路141~144對應的模糊集為模糊集PL、PM、PS、PSs的示例中，模糊控制電路145用以根據隸屬函數
的隸屬度值產生隸屬函數
的隸屬度值。在一些實施例中，模糊控制電路145計算隸屬度值151~154跟1的差值產生隸屬度值151~154各自的相對的隸屬度值。
說明而言，在一些實施例中，模糊控制電路145用以根據模糊控制電路145接收的隸屬度值產生多個權重值，並且進一步根據這些權重值產生回授電壓VF。例如，模糊控制電路145根據接收的隸屬度值產生多個如參考第7a圖到第7d圖的內容所述的隸屬度值組。接著，模糊控制電路145更用以根據這些隸屬度值組的笛卡兒積(Cartesian Product)產生多個權重值。具體而言，在一些實施例中，模糊控制電路145根據模糊控制電路145的N個隸屬度值組的笛卡兒積產生的2
N個有序對中的每一者中的所有元素的積產生N個權重值。
接續上述段落，在一些實施例中，模糊控制電路145更用以根據模糊控制電路145產生的權重值對一組預設電壓值執行加權平均產生回授電壓VF。預設電壓值跟對符碼的響應訊號(如第2圖中的響應訊號200)以時脈訊號DQSt及DQSc的UI為間隔取樣所得的電壓值 (如第2圖中的電壓值T
1~T
4)相關。
以如第1圖所示具有四個取樣電路的等化器電路110為例，可以等式(3)表示模糊控制電路145產生的回授電壓VF，
其中
指示預設電壓值。在一些實施例中，預設電壓值
是根據如第2圖中的電壓值T
1~T
4的符碼間干擾的電壓值所設定。舉例而言，在指示邏輯1的一符碼的響應等於第2圖中的響應訊號200的一示例中，預設電壓值
可表示為等式(4):
= (-1)
iT
1+(-1)
jT
2+(-1)
kT
3+(-1)
lT
4
在此以下文中的表1說明計算回授電壓VF的一個示例。表1記錄對應各個模糊集的隸屬度。例如對應模糊集NL的隸屬度為0.25(括弧內的數字)。表1更記錄在對應模糊集PL、PM、PS、PSs的隸屬度值皆等於0.75，以及對應模糊集NL、NM、NS、NSs的隸屬度值皆等於0.25的實施例中對應不同模糊集的預設電壓值及各個隸屬度值的乘積(括弧內的百分比)。例如，對應模糊集NL、NS、PM及PSs的預設電壓值為59以及模糊集NL、NS、PM及PSs的隸屬度值的乘積0.25 × 0.2× 0.75× 0.75=3.515625%。
表1(對應不同模糊集的預設電壓值及隸屬度值的乘積)
如等式(3)所示，回授電壓VF等於各個預設電壓值(例如59)與隸屬度值的乘積(3.515625%)相乘之後的總和再除以隸屬度值的總和。在表1的實施例中，回授電壓VF等於-97.375。
| NM (0.25) | PM (0.75) | ||||
| NSs (0.25) | PSs (0.75) | NSs (0.25) | PSs (0.75) | ||
| NL (0.25) | NS (0.25) | 200 (0.390625%) | 168 (1.171875%) | 83 (1.171875%) | 59 (3.515625%) |
| PS (0.75) | 138 (1.171875%) | 109 (3.515625%) | 37 (3.515625%) | 17 (10.546875%) | |
| PL (0.75) | NS (0.25) | -17 (1.171875%) | -37 (3.515625%) | -109 (3.515625%) | -138 (10.546875%) |
| PS (0.75) | -59 (3.515625%) | -83 (10.546875%) | -168 (10.546875%) | -200 (31.640625%) |
現參考第8圖，第8圖是根據一些實施例繪示的一個等化訊號的方法800的流程圖。方法800中的至少一些操作(或步驟)可以用來等化訊號，例如第1圖中的輸入訊號121。
方法800僅是一個示例，並不意圖限制本案。因此應當理解在第8圖的方法800之前、之間和之後可提供更多操作，並且方法800中的一些操作可以被取代或是移除。可以預期方法800的操作可以替代地以第8圖所示以外的順序進行。製造方法800包含操作801~805，且將於下文討論。
在操作801中，藉由如第1圖所示的N個取樣電路112根據時脈訊號DQSt及DQSc的邊緣，取樣資料訊號122在N個時間點的N個電壓值。
在操作802中，藉由如第1圖所示的N個模糊集電路141對應地產生此N個電壓值對N個模糊集的N個隸屬度值。
在一些實施例中，方法800更包含將此N個電壓值中的一者與第一臨界電壓值及第二臨界電壓值(例如第7a圖中所示的臨界電壓值
及臨界電壓值
)進行比較以產生此N個隸屬度值中的一對應的隸屬度值，其中當此N個電壓值中的此電壓值大於第一臨界電壓值，對應的隸屬度值等於1。當此N個電壓值中的此電壓值小於第二臨界電壓值，對應的隸屬度值等於0。
在操作803中，藉由如第1圖所示的模糊控制電路145根據此N個隸屬度值產生2
N個權重值。
在一些實施例中，方法800更包含:藉由模糊控制電路145根據此N個隸屬度值中的每一者跟1的差值分別產生相對的隸屬度值，其中此N個隸屬度值及此N個隸屬度值中的每一者的相對的隸屬度值形成N個隸屬度值組；藉由模糊控制電路145根據此N個隸屬度值組的N元笛卡兒積產生此2
N個權重值。
在操作804中，藉由如第1圖所示的模糊控制電路145以此2
N個權重值對2
N個預設電壓值進行加權平均以產生回授電壓VF。
在一些實施例中，方法800更包含藉由模糊控制電路145對應地產生此N個模糊集的N個相對的模糊集的N個相對的隸屬度值，
其中當N等於4時，回授電壓VF可以表示為:
在一些實施例中，方法800更包含:藉由如第1圖所示的N個取樣電路112根據時脈訊號DQSt及DQSc的單位間格，對一符碼的響應訊號(例如第2圖所示的響應訊號200)取樣以產生N個取樣電壓值(第2圖所示的電壓值T1-T4)；以及根據此N個取樣電壓值產生2
N個權重值。
在操作805中，藉由如第1圖所示的疊加電路111根據回授電壓VF與資料訊號121更新資料訊號122。
綜合以上所述，本揭露提供一種等化器電路及等化訊號的方法。本揭露中的等化器電路及等化訊號的方法使用了模糊邏輯的概念。模糊邏輯是採用多元邏輯，與二值邏輯不同，除了0或1、是或否等二值的陳述外，模糊邏輯的陳述還允許許多漸進的值。使用模糊邏輯的等化器電路及等化訊號的方法具有較高的適應性及容錯能力等優點，適用於隨時間改變或模式不確定的系統例如記憶體系統之上。
前文概述了數個實施例的特徵，使得本領域通常知識者可更好地理解本案的一實施例的態樣。本領域通常知識者應瞭解，可易於使用本案的一實施例作為設計或修改其他製程及結構的基礎以便實施本案所介紹的實施例的相同目的及/或實現相同優勢。本領域通常知識者亦應認識到，此類等效結構並未脫離本案的一實施例的精神及範疇，並且可在不脫離本案的一實施例的精神及範疇的情況下在本案的一實施例中執行各種變化、取代及修改。
100:訊號接收電路
101、102:比較器電路
110:等化器電路
111:疊加電路
112~115:取樣電路
121、122:資料訊號
123:時脈訊號
131~134:輸出訊號
140:回授電路
141~144:模糊集電路
145:模糊控制電路
151~154:隸屬度值
DQ:資料訊號
VrefDQ:參考電壓訊號
DQSt、DQSc:時脈訊號
VF:回授電壓
200:響應訊號
t
0~t
4:時間點
T
0~T
4:電壓值
UI:單位間格
V
1:電壓值
300:響應訊號
T
s1、T
s2、T
s3、T
s4:取樣電壓
t
d:時間
600:經等化的響應訊號
t
0+t
d、t
1+t
d、t
2+t
d、t
3+t
d:時間點
NL、PL、NM、PM、NS、PS、NSs、PSs:模糊集
、
、
、
、
、
、
、
:臨界電壓值
801~805:操作
、
、
、
、
、
、
、
:隸屬函數
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本案的一實施例的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸。
第1圖是根據一些實施例繪示的訊號接收電路的一個示意圖；
第2圖是根據一些實施例繪示的示意的響應訊號的波形圖；
第3圖是根據一些實施例繪示的示意的響應訊號的波形圖；
第4圖是根據第2圖中的響應訊號的符碼間干擾的一個示意圖；
第5圖是等化器電路響應於符碼產生的取樣電壓以及時脈訊號的一個示意的時序圖；
第6圖是對應第2圖的響應訊號的經等化的響應訊號的一個示意圖；
第7a圖是根據一些實施例繪示的對應模糊集電路的模糊集的函數圖；
第7b圖是根據一些實施例繪示的對應模糊集電路的模糊集的函數圖；
第7c圖是根據一些實施例繪示的對應模糊集電路的模糊集的函數圖；
第7d圖是根據一些實施例繪示的對應模糊集電路的模糊集的函數圖；以及
第8圖是根據一些實施例繪示的一個等化訊號的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100:訊號接收電路
101、102:比較器電路
110:等化器電路
111:疊加電路
112~115:取樣電路
121、122:資料訊號
123:時脈訊號
131~134:訊號
140:回授電路
141~144:模糊集電路
145:模糊控制電路
151~154:隸屬度值
DQ:資料訊號
VrefDQ:參考電壓訊號
DQSt、DQSc:時脈訊號
VF:回授電壓
Claims (10)
- 一種等化器電路，包含： 一第一取樣電路，用以根據一輸入訊號產生一第一輸出訊號，以及對該輸入訊號取樣以產生一第一取樣電壓； 一第二取樣電路，用以根據該第一輸出訊號產生一第二輸出訊號，以及對該第一輸出訊號取樣以產生一第二取樣電壓； 一回授電路，用以產生該第一取樣電壓對一第一模糊集的一第一隸屬度值，以及產生該第二取樣電壓對一第二模糊集的一第二隸屬度值，並且根據該第一隸屬度值及該第二隸屬度值產生一回授電壓；以及 一疊加電路，用以根據該回授電壓更新該輸入訊號。
- 如請求項1所述的等化器電路，其中該回授電路更包含: 一第一模糊集電路及一第二模糊集電路，分別用以將該第一取樣電壓及該第二取樣電壓映射至0到1的區間以產生該第一隸屬度值及該第二隸屬度值， 其中該第一隸屬度值及該第二隸屬度值分別指示一第一符號干擾及一第二符號干擾的程度。
- 如請求項2所述的等化器電路，其中該回授電路更包含: 一糢糊控制電路，用以根據該第一隸屬度值及該第二隸屬度值產生複數個權重值，並以該些權重值對複數個預設電壓值進行加權平均產生該回授電壓。
- 如請求項1所述的等化器電路，更包含: 複數個串聯的取樣電路，該些串聯的取樣電路中的每一者輸出一延遲訊號至該些串聯的取樣電路中的一下一級取樣電路，該下一級取樣電路對該延遲訊號進行取樣，以及進一步延遲該延遲訊號， 其中，該些串聯的取樣電路中的一第一級的取樣電路耦接該第二取樣電路，以及該延遲是以一時脈訊號的一單位間隔進行延遲。
- 如請求項4所述的等化器電路，其中該回授電路，更用以根據複數個預設電壓值產生該回授電壓， 其中該些預設電壓值和一響應訊號在相距該單位間隔的複數個時間點的複數個電壓值相關。
- 一種等化訊號的方法，包含: 取樣一第一資料訊號在N個時間點的N個電壓值； 對應地產生該N個電壓值對N個模糊集的N個隸屬度值； 根據該N個隸屬度值產生2 N個權重值； 以該2 N個權重值對2 N個預設電壓值進行加權平均以產生一回授電壓；以及 根據該回授電壓更新該第一資料訊號。
- 如請求項6所述的方法，其中對應地產生該N個隸屬度值包含: 將該N個電壓值中的一者與一第一臨界電壓值及一第二臨界電壓值進行比較以產生該N個隸屬度值中的一對應的隸屬度值， 其中當該N個電壓值中的該者大於該第一臨界電壓值，該對應的隸屬度值等於1， 其中當該N個電壓值中的該者小於該第二臨界電壓值，該對應的隸屬度值等於0。
- 如請求項6所述的方法，其中根據該N個隸屬度值產生該2 N個權重值包含: 根據該N個隸屬度值中的每一者跟1的差值分別產生一相對的隸屬度值， 其中該N個隸屬度值及該N個隸屬度值中的每一者的該相對的隸屬度值形成N個隸屬度值組；以及 根據該N個隸屬度值組的N元笛卡兒積產生該2 N個權重值。
- 如請求項6所述的方法，其中對應地產生該N個電壓值對該N個模糊集的該N個隸屬度值包含: 對應地產生該N個模糊集的N個相對的模糊集的N個相對的隸屬度值， 其中當N等於4時，該回授電壓可以表示為: 其中 是該回授電壓， 是對應一第一隸屬度值組的一第一隸屬函數組中的一者， 是對應一第二隸屬度值組的一第二隸屬函數組中的一者， 是對應一第三隸屬度值組的一第三隸屬函數組中的一者， 是對應一第四隸屬度值組的一第四隸屬函數組中的一者， 分別對應該N個電壓值中的一者， 對應該N個預設電壓值中的一者。
- 如請求項6所述的方法，其中以該2 N個權重值對該2 N個預設電壓值進行加權平均以產生該回授電壓包含: 根據一時脈訊號的一單位間格，對一響應訊號取樣以產生N個取樣電壓值；以及 根據該N個取樣電壓值產生該2 N個權重值。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW114102615A TWI892942B (zh) | 2023-03-27 | 2023-03-27 | 等化器電路及等化訊號的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW114102615A TWI892942B (zh) | 2023-03-27 | 2023-03-27 | 等化器電路及等化訊號的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202520262A TW202520262A (zh) | 2025-05-16 |
| TWI892942B true TWI892942B (zh) | 2025-08-01 |
Family
ID=96548073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW114102615A TWI892942B (zh) | 2023-03-27 | 2023-03-27 | 等化器電路及等化訊號的方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI892942B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009108888A1 (en) * | 2008-02-29 | 2009-09-03 | Analog Devices, Inc. | Feedback system and apparatus for video compensation |
| TWI445335B (zh) * | 2011-03-16 | 2014-07-11 | Realtek Semiconductor Corp | 等化器與等化方法 |
| US20140226707A1 (en) * | 2011-09-12 | 2014-08-14 | Rambus Inc. | Offset and decision feedback equalization calibration |
| US10938606B2 (en) * | 2019-05-30 | 2021-03-02 | Realtek Semiconductor Corp. | Equalizer circuit |
| TWI788619B (zh) * | 2020-01-06 | 2023-01-01 | 瑞昱半導體股份有限公司 | 訊號等化器 |
-
2023
- 2023-03-27 TW TW114102615A patent/TWI892942B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009108888A1 (en) * | 2008-02-29 | 2009-09-03 | Analog Devices, Inc. | Feedback system and apparatus for video compensation |
| TWI445335B (zh) * | 2011-03-16 | 2014-07-11 | Realtek Semiconductor Corp | 等化器與等化方法 |
| US20140226707A1 (en) * | 2011-09-12 | 2014-08-14 | Rambus Inc. | Offset and decision feedback equalization calibration |
| US10938606B2 (en) * | 2019-05-30 | 2021-03-02 | Realtek Semiconductor Corp. | Equalizer circuit |
| TWI788619B (zh) * | 2020-01-06 | 2023-01-01 | 瑞昱半導體股份有限公司 | 訊號等化器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202520262A (zh) | 2025-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6652707B2 (ja) | 判定帰還型等化回路及び半導体集積回路 | |
| JP4956840B2 (ja) | 判定帰還等化装置及び方法 | |
| US10728058B2 (en) | Decision feedback equalizer and interconnect circuit | |
| TWI687046B (zh) | 用於電壓模態信號發射器之兩階段式前饋等化器 | |
| TW594787B (en) | Methods and apparatus for adaptively adjusting a data receiver | |
| TWI690178B (zh) | 等化電路 | |
| KR20110129389A (ko) | 프랙셔널-레이트 결정 궤환 등화기 및 등화 방법 | |
| KR20220041947A (ko) | 실시간 클럭 디코딩 결정 피드백 등화기가 있는 데이터 리시버를 구비한 장치 | |
| US9397823B2 (en) | Methods and circuits for reducing clock jitter | |
| US9628302B2 (en) | Decision feedback equalizer | |
| KR20200129866A (ko) | 수신 회로, 이를 포함하는 반도체 장치 및 시스템 | |
| US11777484B2 (en) | Comparator and decision feedback equalization circuit | |
| JP2015211270A (ja) | 受信回路及び通信システム | |
| US20190296945A1 (en) | Equalizer circuit and control method of equalizer circuit | |
| US11552656B2 (en) | Current mode logic driver and transmission driver including the same | |
| Kang et al. | A 21-Gb/s duobinary transceiver for GDDR interfaces with an adaptive equalizer | |
| TWI892942B (zh) | 等化器電路及等化訊號的方法 | |
| TWI847581B (zh) | 用來進行接收器偏移誤差之自我校正而不短路接收器的差動輸入端之方法及設備 | |
| TW202226770A (zh) | 動態模組與決策回饋等化器 | |
| KR20250048997A (ko) | 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 | |
| CN113131906B (zh) | 数字控制延迟线及其方法 | |
| TWI871601B (zh) | 等化器電路及等化訊號的方法 | |
| CN110719080B (zh) | 放大电路及使用其的接收电路、半导体装置和半导体系统 | |
| US10044345B2 (en) | Circuit for improving clock rates in high speed electronic circuits using feedback based flip-flops | |
| Kim et al. | A 6-Gb/s wireline receiver with intrapair skew compensation and three-tap decision-feedback equalizer in 28-nm CMOS |