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TWI881390B - 具有用於nfet和pfet的不同通道材料的cfet及其形成方法 - Google Patents

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TWI881390B
TWI881390B TW112126514A TW112126514A TWI881390B TW I881390 B TWI881390 B TW I881390B TW 112126514 A TW112126514 A TW 112126514A TW 112126514 A TW112126514 A TW 112126514A TW I881390 B TWI881390 B TW I881390B
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Inventor
馬可 范 達爾
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台灣積體電路製造股份有限公司
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Abstract

一種方法包括形成互補場效應電晶體（CFET），包括形成n型電晶體和與n型電晶體重疊的p型電晶體。n型電晶體的形成包括形成包含第一半導體材料的第一通道區，以及在第一通道區的一側形成連接到第一通道區的n型源極/汲極區。p型電晶體的形成包括形成包含不同於第一半導體材料的第二半導體材料的第二通道區，以及在第二通道區的一側形成連接到第二通道區的p型源極/汲極區。

Description

具有用於NFET和PFET的不同通道材料的CFET及其形成方法
本申請案主張於2023年2月13日提出申請的美國臨時申請案第63/484,552號的權益，名稱為“A Si NMOS/Ge PMOS CFET Integration Flow”，所述美國臨時申請案全文併入本案供參考。
本發明的實施例是有關於一種具有用於NFET和PFET的不同通道材料的CFET及其形成方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置通常通過在半導體基底上依次沉積絕緣層或介電層、導電層和半導體層，並使用光刻將各種材料層圖案化以在其上形成電路組件和元件來製造。半導體工業通過不斷減小最小特徵尺寸來繼續提高各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的集成密度，這允許將更 多元件集成到給定區域中。然而，隨著最小特徵尺寸的減小，出現了額外的問題並且應該加以解決。
本發明的實施例提供一種方法，包括：形成互補場效應電晶體(CFET)，包括：形成n型電晶體，包括：形成包括第一半導體材料的第一通道區；以及在所述第一通道區的一側形成n型源極/汲極區，並與所述第一通道區連接；形成與所述n型電晶體重疊的p型電晶體，形成所述p型電晶體包括：形成第二通道區，所述第二通道區包括不同於所述第一半導體材料的第二半導體材料；以及在所述第二通道區的一側形成p型源極/汲極區，並與所述第二通道區連接。
本發明的實施例提供一種裝置包括介電層；所述介電層下方的n型電晶體，所述n型電晶體包括：第一通道區，包括第一半導體材料；以及n型源極/汲極區，位於所述第一通道區的一側並連接至所述第一通道區；所述介電層上方的p型電晶體，所述p型電晶體包括：第二通道區，包括不同於所述第一半導體材料的第二半導體材料；以及p型源極/汲極區，位於所述第二通道區的一側並連接至所述第二通道區。
本發明的實施例提供一種裝置包括：第一電晶體，包括：矽通道；第一閘極堆疊，環繞所述矽通道；介電層，在所述第一閘極堆疊之上並物理接觸所述第一閘極堆疊；第二電晶體， 與所述介電層和所述第一電晶體重疊，所述第二電晶體包括：鍺通道；以及第二閘極堆疊，環繞所述鍺通道，其中所述第二閘極堆疊進一步接觸所述介電層。
12:體基底
13、15、15A、15B:含矽介電層
16、122:基底
14:SiGe層
16’、120:晶圓
22、22’、66、66’:多層堆疊
24、68B:虛設半導體層/半導體層
24’、68’:虛設奈米結構
26、70:半導體層
26’、70’:半導體奈米結構/通道
28:虛設閘介電層
30:虛設閘極層
32、76:罩幕層
34、78:虛設閘極堆疊
36、80:閘極間隔件
38、82:源極/汲極凹槽
40、84:內間隔件
42、86:源極/汲極區
42N、42P:外延源極/汲極區
44:介電區/犧牲區
46、89:凹槽
48、90:閘極介電
50、92:閘極/金屬閘極
52、94:替代閘極堆疊/閘極堆疊
54、96:介電層
56、98:圖案化蝕刻罩幕
58、102:開口
60:接觸蝕刻停止層
62:層間介電
64:上部結構/前側互連結構
65G:閘極通孔
65SD:源極/汲極通孔
67:源極/汲極矽化物層
68:虛設層/虛設半導體層
72:虛設閘極介電
74:虛設閘極
88:犧牲區
100:結構
108:前側互連結構
110N:NFET
110P:PFET
126:氫摻雜層
200:製程流程
202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232、234、236、238、240、242、244、246、248、250、252、254、256、258:製程
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A、1B和1C至圖33A、33B和33C示出了根據一些實施例的形成互補場效應電晶體(CFET)的中間階段的截面圖。
圖34至圖37示出了根據一些實施例的用於形成CFET的晶圓鍵合製程的截面圖。
圖38至圖41示出了根據一些實施例的用於形成CFET的晶圓鍵合製程的截面圖。
圖42示出了根據一些實施例的用於形成CFET的製程流程。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以 下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下(beneath)」、「位於…下方(below)」、「下部的(lower)」、「位於…上方(above)」、「位於…之上(over)」、「位於…上(on)」、「頂部的(top)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣對應地進行解釋。
一種互補場效應電晶體(Complementary Field-Effect Transistor，CFET)結構及其形成方法。根據本公開的一些實施例，CFET包括n型FET(NFET)和p型FET(PFET)，它們分別基於第一通道材料和第二通道材料形成，第二通道材料不同於第一通道材料。例如，NFET的通道材料可以是矽(或鍺原子百分比較低的矽鍺)，而PFET的通道材料可以是鍺(或鍺原子百分 比較高的矽鍺)。NFET和PFET的前端互連結構位於包括NFET和PFET的組合區域的相對側。此處討論的實施例旨在提供示例以實現或使用本公開的主題，並且本領域的普通技術人員將容易理解在保持在不同實施例的預期範圍內的同時可以進行的修改。在各種視圖和說明性實施例中，相同的參考數字用於指示相同的元件。儘管方法實施例可以被討論為以特定順序執行，但是其他方法實施例可以以任何邏輯順序執行。
圖1A、1B和1C示出了初始結構的透視圖和兩個截面圖。圖1B和1C所示的截面圖分別是從圖1A所示的B-B和C-C截面獲得的。在隨後的圖2A、2B和2C到圖33A、33B和33C中，數字後面跟著字母“A”的圖示出了透視圖。數字後跟字母“B”的圖表示沿與圖1B類似的橫截面的截面圖，數字後跟字母“C”的圖表示沿與圖1C類似的橫截面的截面圖。
如圖1A、1B和1C所示，形成作為晶圓的一部分的基底16。根據一些實施例，基底16包括體基底12、在體基底12上方並接觸體基底12的含矽介電層13、在含矽介電層13上方並接觸含矽介電層13的矽鍺(SiGe)層14、在SiGe層14上方並接觸SiGe層14的含矽介電層15，以及在含矽介電層15上方的虛設半導體層24。虛設半導體層24可以由鍺原子百分比在約10%和約50%之間的範圍內的SiGe形成，而矽鍺(SiGe)層14可具有較高的鍺原子百分比，例如在約60%與約80%之間的範圍內。參考圖38至圖41分別討論相應的基底16中各層的形成過 程和組成。
根據可選實施例，不形成含矽介電層13，並且SiGe層14在體基底12之上並直接接觸體基底12。參考圖34至圖37分別討論相應的基底16中各層的形成過程和組成。在隨後的圖中，基底16的細節未示出，基底16的位於含矽介電層15下方的部分使用符號“12/13/14”引用。
如圖1A、1B和1C進一步所示，形成多個半導體層。多個半導體層包括更多的虛設半導體層24(除了基底16中的半導體層24之外)和半導體層26，其中虛設半導體層24和半導體層26交替設置。虛設半導體層24和半導體層26統稱為多層堆疊22。相應的過程在圖42所示的製程流程200中被示為製程202。可以理解，所示的虛設半導體層層24和半導體層26的數量是示例，並且實際數量可以包括任何數量。多層堆疊22的每一層可以通過諸如氣相外延(Vapor Phase Epitaxy，VPE)或分子束外延(Molecular Beam Epitaxy，MBE)的製程生長，通過諸如化學氣相沉積(Chemical Vapor Deposition，CVD)製程、原子層沉積(Atomic Layer deposition，ALD)製程等。
在一些實施例中，虛設半導體層24由矽鍺形成或包括矽鍺。虛設半導體層24中的鍺原子百分比可以在大約10%和大約50%之間的範圍內，並且可以在大約30%和大約50%之間的範圍內。半導體層26可包含矽且不含鍺。例如，矽的原子百分比可以大於95%或大於99%。或者，半導體層26包括鍺原子百分 比低於虛設半導體層24的鍺原子百分比。例如，半導體層26中的鍺可低於約5%。
在圖2A、2B和2C中，多層堆疊22被圖案化以形成多層堆疊22’，其是多層堆疊22的剩餘部分。各個製程被示為製程流程200中的製程204，如圖42所示。多層堆疊22的剩餘部分22’在下文中也稱為奈米結構，其使用相應的參考數字後跟“‘”符號來指代。因此，多層堆疊22’包括虛設奈米結構24’和半導體奈米結構26’，並且也被稱為半導體鰭。可以使用任何可接受的蝕刻製程來執行蝕刻，例如反應離子蝕刻(Reactive Ion Etch，RIE)製程、中性束蝕刻(Neutral Beam Etch，NBE)製程等。蝕刻可以是異向性的。
半導體鰭和奈米結構可以通過任何合適的方法圖案化。例如，圖案化製程可以包括一個或多個光刻製程，包括雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合了光刻和自對準製程，從而允許創建具有例如比使用單一直接光刻製程可獲得的間距更小的間距的圖案。例如，在一個實施例中，犧牲層形成在基底上方並使用光刻製程圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，剩餘的側牆可以作為蝕刻罩幕用於構圖製程。
參考3A、3B和3C，形成虛設閘介電層28。虛設閘介電層28可以由例如氧化矽、氮化矽、它們的組合等形成或包括例如，並且可以根據可接受的技術沉積或熱生長。
如圖4A、4B和4C所示，在虛設閘介電層28上形成虛設閘極層30。虛設閘極層30可以例如通過物理氣相沉積(Physical Vapor Deposition，PVD)、CVD或其他技術沉積，並且平面化，例如通過CMP製程。虛設閘極層30的材料可以是導電的或不導電的，可以選自非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)等。罩幕層32形成在平坦化虛設閘極層30之上，並且可以包括例如氮化矽、氮氧化矽等。接下來，可以通過光刻和蝕刻製程來圖案化罩幕層32以形成罩幕，然後使用該罩幕來蝕刻和圖案化虛設閘極層30，並且可能還有虛設閘介電層28。罩幕層32的剩餘部分，虛設閘極層30，虛設閘介電層28形成虛設閘極堆疊34。相應的過程被示為圖42所示的製程流程200中的製程206。
在圖5A、5B和5C中，閘極間隔件36形成在多層堆疊22’之上和虛設閘極堆疊34的暴露側壁上。相應的製程被示為製程流程200中的製程208，如圖42所示。閘極間隔件36可以通過共形地形成一個或多個介電層並且隨後異向性地蝕刻介電層來形成。適用的介電材料可以包括氧化矽、氮化矽、氮氧化矽、碳氮氧化矽等，可以通過CVD、ALD等沉積製程形成。
參考圖6A、6B和6C，在多層堆疊22’中形成源極/汲極凹槽38。如圖42所示，各個製程被示為製程流程200中的製程210。源極/汲極凹槽38通過蝕刻形成，並且可以延伸穿過多層堆疊22’，從而暴露虛設奈米結構24’。在蝕刻製程中，閘極間隔件 36和虛設閘極堆疊34掩蔽多層堆疊22’的一些部分。
參考圖7A、7B和7C，形成內間隔件40。各個製程如圖42所示製程流程200中的製程212所示。在形成製程中，虛設奈米結構24’的側壁首先通過同向性的蝕刻製程凹陷以形成橫向凹陷。蝕刻對於虛設奈米結構24’的材料是選擇性的。然後沉積介電材料以延伸到橫向凹陷中，並且執行蝕刻製程以去除介電材料在橫向凹陷之外的部分。介電材料的剩餘部分形成內間隔件40。
在圖8A、8B和8C中，外延源極/汲極區42N形成在源極/汲極凹槽38的下部。相應的製程被示為製程流程200中的製程214，如圖42所示。源極/汲極區指的是源極區和/或汲極區，視上下文而定。外延源極/汲極區42N與形成相應NFET的通道區的下部半導體奈米結構26’接觸。內間隔件40將外延源極/汲極區42N與虛設奈米結構24’電絕緣，虛設奈米結構24’將在後續製程中被替換閘極替換。
應當理解，雖然在示例實施例中，NFET在PFET形成之前形成，但是根據替代實施例，NFET也可以在PFET形成之後形成，並且相應的材料和結構可以從本公開中實現示例實施例。
外延源極/汲極區42N是外延生長的。相應的材料可以包括矽或碳摻雜矽，其摻雜有諸如磷、砷等的n型摻雜劑。外延源極/汲極區42N可以原位摻雜，可以注入也可以不注入n型摻 雜劑。
在圖9A、9B和9C中，介電區44形成在外延源極/汲極區42N之上。介電區44在後續製程中被去除，因此也被稱為犧牲區44。相應的製程被示為圖42所示的製程流程200中的製程216。根據一些實施例，介電區44可以是由諸如氧化矽、氮氧化矽、碳氧化矽、磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻硼磷矽酸鹽玻璃(Boron-doped Phospho-Silicate Glass，BPSG)、未摻雜矽酸鹽玻璃(Undoped Silicate Glass，USG)，等等。執行平坦化製程以使介電區44的頂表面與虛設閘極堆疊34的頂表面齊平。
如圖10A、10B和10C所示，然後在一個或多個蝕刻製程中去除虛設閘極堆疊34，從而形成凹槽46。如圖42所示，各個製程被示為製程流程200中的製程218。每個凹槽46暴露和/或覆蓋多層堆疊22’的部分。
虛設奈米結構24’的剩餘部分通過蝕刻製程去除，使得凹槽46在半導體奈米結構26’之間延伸。所得結構如圖11A、11B和11C所示。在蝕刻製程中，虛設奈米結構24’可以比半導體奈米結構26’更快的速率被蝕刻，並且不蝕刻內間隔件40。蝕刻可以是同向性的。例如，當虛設奈米結構24’由矽鍺形成並且半導體奈米結構26’由矽形成時，蝕刻製程可以包括使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)或類似物。
在圖12A、12B和12C中，替代閘極堆疊52形成在凹 槽46中，並且包括上半導體奈米結構26’和相應的下半導體奈米結構26’之間的部分。如圖42所示，相應的製程被示為製程流程200中的製程220。閘極堆疊52包括閘極介電48和閘極介電48上的替代閘極50。閘極介電48可以包括界面層和高k介電層在各自的界面層上。界面層可以包括氧化矽。高k介電層可以包括氧化鉿、氧化鋯、氧化鑭等。閘極50可以包括含有TiN、TiSiN、TaN、TiAlN、TiAl等的功函數層，並且可以包括或不包括由鈷、鎢等形成的填充金屬。因此，閘極50也稱為金屬閘極50。替代閘極堆疊52的形成可以包括沉積介電層和導電層，以及執行諸如CMP製程或機械研磨製程的平坦化製程以去除介電層和導電層的多餘部分。
圖13A、13B和13C圖示了介電層54的形成，其包括諸如氧化矽、碳化矽、氮氧化矽、碳氧化矽等或其組合的介電材料。該形成可以包括CVD、PECVD、ALD等。如圖42所示，各個製程被示為製程流程200中的製程222。接下來，形成圖案化的蝕刻罩幕56。圖案化蝕刻罩幕56可以包括光阻劑，可以為單層蝕刻罩幕、三層蝕刻罩幕等。在光阻劑下面也可能有(或可能沒有)硬罩幕。硬罩幕可以由TiN、CoN、SiN等形成或包括它們。
參考圖14A、14B和14C，使用圖案化蝕刻罩幕56蝕刻介電層54以限定圖案。如圖42所示，相應的製程也被示為製程流程200中的製程222。然後使用圖案化蝕刻罩幕56蝕刻犧牲區 44以定義圖案，形成開口58。相應的製程被示為製程流程200中的製程224，如圖42所示。因此，外延源極/汲極區42N暴露於開口58。然後去除圖案化蝕刻罩幕56的剩餘部分。
參考圖15A、15B和15C，形成接觸蝕刻停止層(Contact Etch Stop Layer，CESL)60和層間介電(Inter-Layer Dielectric，ILD)62。如圖42所示，相應的製程被示為製程流程200中的製程226。CESL 60可以由對ILD 62的蝕刻具有高蝕刻選擇性的介電材料形成或包括介電材料。例如，CESL 60可以由氮化矽、氧化矽、氮氧化矽等形成或包括氮化矽、氧化矽、氮氧化矽等，其可通過任何合適的沉積製程形成，例如CVD、ALD等。ILD 62可由介電材料形成，其可通過任何合適的方法沉積，例如CVD、等離子體增強CVD(PECVD)、FCVD等。ILD 62的適用介電材料可以包括PSG、BSG、BPSG、USG、氧化矽等。NFET 110N由此形成。
參考圖16A、16B和16C，形成上部結構64，其中上部結構64的細節未示出。根據一些實施例，上部結構64包括介電層，其可以由氧化矽、氮化矽等形成或包括氧化矽、氮化矽等。上部結構64還可以包括附接到先前形成的結構的載體。載體可以是矽載體，其通過熔接附接至先前形成的結構。上部結構64還可以包括玻璃載體，其通過黏合劑黏附到先前形成的結構。
根據替代性實施例，上部結構64包括(並且被稱為)前側(後段製程)互連結構。如圖42所示，相應製程被示為製 程流程200中的製程228。前側互連結構64包括介電層和介電層中的導電特徵層。介電層可以包括由低k介電材料形成的低k介電層。介電層還可以包括鈍化層，其由非低k和緻密介電材料例如未摻雜矽酸鹽玻璃(USG)、氧化矽、氮化矽等或其組合，在低k介電材料上形成。介電層還可以包括聚合物層。
前側互連結構64中的導電特徵可以包括導線和通孔，它們可以使用鑲嵌製程形成。導電特徵可以包括擴散阻擋層和擴散阻擋層上方的含銅材料。還可以有鋁墊在金屬線和通孔之上並電連接到金屬線和通孔。根據各個晶粒的封裝方式，導電特徵中的頂表面特徵可以包括墊、金屬柱、焊料區域等。
然後將圖16A、16B和16C所示的結構倒置。所得結構如圖17A、17B和17C所示，並稱為結構100。後續製程可採用不同的方法，這取決於基底16的結構。例如，如圖1A、1B和1C所示，基底16可以或可以不包括含矽介電層13和SiGe層14。隨後討論的示例製程如圖18A、18B、18C、19A、19B和19C所示，可以基於沒有含矽介電層13的基底16，並且可以包括或不包括SiGe層14。
根據一些實施例，基底16的一部分在減薄製程中被移除。如圖42所示，相應製程被示為製程流程200中的製程230。例如，如圖18A、18B和18C所示，可以去除基底16中的半導體材料，暴露含矽介電層15。
根據一些實施例，閘極通孔65G可以形成在介電層15 中以電連接到閘極50。源極/汲極通孔65SD和源極/汲極矽化物層67也可以形成在介電層15中以電連接到外延源極/汲極區42N。根據替代性實施例，不形成閘極通孔和/或源極/汲極通孔。
接下來，如圖19A、19B和19C所示，形成多層堆疊66。如圖42所示，各個製程被示為製程流程200中的製程232。多層堆疊66的形成可以包括通過熔接將基底接合到含矽介電層15上，去除基底的上部，並留下虛設層68(也表示為68B)。在圖36和37中也示出了相應的過程。然後多個虛設半導體層68(除了半導體層68B之外)和半導體層70從虛設半導體層68B外延生長，虛設半導體層68和半導體層70交替放置。虛設半導體層68和半導體層70統稱為多層堆疊66。可以理解，所示虛設半導體層68和半導體層70的數量是示例，並且實際數量可以變化。多層堆疊66的每一層可以通過諸如VPE、MBE、CVD、ALD等製程生長。
在一些實施例中，虛設半導體層68由矽鍺形成或包括矽鍺。虛設半導體層68的鍺原子百分比可以在大約10%和大約50%之間的範圍內，並且可以在大約30%和大約50%之間的範圍內。半導體層70的鍺原子百分比可高於虛設半導體層68的鍺原子百分比。例如，半導體層70可包含純或基本純的鍺，並且可不含矽。或者，半導體層70包括矽鍺，半導體層70中的鍺高於約60%、80%、90%或更高。
根據可選實施例，基底16(圖1A、1B和1C)包括 SiGe層14，並且在如圖18A、18B和18C所示的背面減薄製程期間，SiGe層14未被移除，並且起到作為用於在其上生長多層堆疊66的虛設半導體層68B。因此，可以跳過如圖34-36所示的過程。
如圖20A、20B和20C到圖32A、32B和32C所示的用於形成PFET的後續製程、結構和材料與所公開的用於形成NFET的製程、結構和材料基本相同，除了一些材料和結構選擇適合PFET的導電類型。同樣，儘管在示例實施例中將NFET圖示和討論為在形成PFET之前形成，但是可以顛倒形成順序。
在圖20A、20B和20C中，多層堆疊66被圖案化以形成多層堆疊66’，其是多層堆疊66的剩餘部分。相應製程被示為製程流程200中的製程234，如圖42所示。圖案化是通過異向性蝕刻製程進行的，該製程停止在介電層15上。剩餘部分的多層堆疊66’在下文中也稱為奈米結構。多層堆疊66’包括虛設奈米結構68’和半導體奈米結構70’。
參考21A、21B和21C，形成虛設閘極堆疊78。如圖42所示，相應製程被示為製程流程200中的製程236。虛設閘極堆疊78包括虛設閘極介電72、虛設閘極介電72上方的虛設閘極74和虛設閘極74上方的罩幕層76。
虛設閘極介電72可以由例如氧化矽、氮化矽、它們的組合等形成或，並且可以根據可接受的技術沉積或熱生長。虛設閘極74的材料可以是導電的或不導電的，並且可以選自非晶 矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)等。罩幕層76可以包括例如氮化矽、氮氧化矽等。虛設閘極堆疊78的形成可以包括沉積相應的層，並通過異向性蝕刻製程圖案化這些層。
在圖22A、22B和22C中，閘極間隔件80形成在多層疊層22’之上和虛設閘極堆疊78的暴露側壁上。相應的製程被示為製程流程200中的製程238，如圖42所示。接下來，如圖23A、23B和23C所示，在多層堆疊66’中形成源極/汲極凹槽82。如圖42所示，各個製程被示為製程流程200中的製程240。源極/汲極凹槽82通過蝕刻形成，並且可以延伸穿過多層堆疊66’，從而暴露介電層15。如果有形成閘極通孔65SD的話，也被暴露。在蝕刻製程中，閘極間隔件80和虛設閘極堆疊78掩蔽多層堆疊66’的一些部分。
參考圖24A、24B和24C，形成內間隔件84。如圖42所示，相應製程被示為製程流程200中的製程242。在形成製程中，虛設奈米結構68’的側壁首先通過同向性的蝕刻製程凹陷以形成橫向凹陷。蝕刻對於虛設奈米結構68’的材料是選擇性的。然後沉積介電材料以延伸到橫向凹陷中，並且執行蝕刻製程以去除介電材料在凹陷外部的部分。介電材料的剩餘部分形成內間隔件84。
在圖25A、25B和26C中，外延源極/汲極區42P形成在源極/汲極凹槽82的下部。相應的製程被示為如圖42所示的製程流程200中的製程244。外延源極/汲極區42P與形成相應PFET 的通道區的半導體奈米結構70’接觸。內間隔件84將外延源極/汲極區42P與虛設奈米結構68’電絕緣，虛設奈米結構68’將在後續製程中被替換閘極替換。
外延源極/汲極區42P是外延生長的。相應的材料可以包括矽、矽鍺等，其摻雜有諸如硼、銦等的p型摻雜劑。外延源極/汲極區42P可以原位摻雜，可以注入也可以不注入p型摻雜劑。
在圖26A、26B和26C中，(犧牲)區88形成在源極/汲極區42P之上。如圖42所示，相應製程被示為製程流程200中的製程246。執行平坦化製程以使犧牲區88的頂面與虛設閘極74的頂面齊平。
如圖27A、27B和27C所示，然後在一個或多個蝕刻製程中去除虛設閘極堆疊78，從而形成凹槽89。如圖42所示，相應製程被示為製程流程200中的製程248。每個凹槽89暴露和/或覆蓋多層堆疊66’的部分。
虛設奈米結構68’的剩餘部分通過蝕刻製程去除，使得凹槽89在半導體奈米結構70’之間延伸。所得結構示於圖28A、28B和28C中。在蝕刻製程中，可以以比半導體奈米結構70’更快的速率蝕刻虛設奈米結構68’，並且不蝕刻內間隔件84。蝕刻可以是同向性的。
在圖29A、29B和29C中，替代閘極堆疊94形成在凹槽89中，並且包括上半導體奈米結構70’和相應的下半導體奈米結構70’之間的部分。如圖42所示，相應製程被示為製程流程 200中的製程250。閘極疊層94包括閘極介電90和閘極介電90上的替換閘極92。閘極介電90可以包括界面層和高k介電各個界面層上的層。界面層可以包括氧化矽。高k介電層可以包括氧化鉿、氧化鋯、氧化鑭等。閘極92可以包括包含TiN、TiSiN、TaN和/或類似物的功函數層，並且可以或可以不包括由鈷、鎢和/或類似物形成的填充金屬。因此，閘極92也稱為金屬閘極92。
圖30A、30B和30C示出了介電層96的形成，其包括諸如氧化矽、碳化矽、氮氧化矽、碳氧化矽等或其組合的介電材料。如圖42所示，各個製程被示為製程流程200中的製程252。形成可以包括CVD、PECVD、ALD等。接下來，形成圖案化蝕刻罩幕98。圖案化蝕刻罩幕98可以包括光阻劑，可以是單層蝕刻罩幕、三層蝕刻罩幕等。在光阻劑下面也可能有(或可能沒有)硬罩幕。硬罩幕可以由TiN、CoN、SiN等形成或包括它們。
參考圖31A、31B和31C，使用圖案化蝕刻罩幕98蝕刻介電層96以限定圖案。然後通過使用圖案化蝕刻罩幕98的蝕刻去除犧牲區88，形成開口102。相應的過程被示為如圖42所示的製程流程200中的製程254。因此，外延源極/汲極區域42P暴露於開口102然後去除圖案化蝕刻罩幕98的剩餘部分。
參照圖32A、32B和32C，形成CESL 104和ILD 106。如圖42所示，各個製程被示為製程流程200中的製程256。CESL 104可以由氮化矽、氧化矽、氮氧化矽等形成或包括氮化 矽、氧化矽、氮氧化矽等，其可以通過使用合適的沉積製程形成例如CVD、ALD等。ILD 106可以由諸如PSG、BSG、BPSG、USG、氧化矽等的介電材料形成。
由此形成NFET 110N和PFET 110P。NFET 110N包括奈米結構26’作為通道，而PFET 110P包括奈米結構70’作為通道。通道26’和通道70’由不同的材料形成。例如，通道26’可以由矽或具有低鍺原子百分比的SiGe形成，而通道70’可以由鍺或具有高鍺原子百分比的SiGe形成。
參考圖33A、33B和33C，形成前側互連結構108。如圖42所示，相應製程被示為製程流程200中的製程258。前側互連結構108包括介電層和介電層中的導電特徵層。介電層可以包括由低k介電材料形成的低k介電層。介電層還可以包括鈍化層，其由諸如USG、氧化矽、氮化矽等或其組合的非低k介電材料在低k介電材料上形成。介電層還可以包括聚合物層。
前側互連結構108中的導電特徵可以包括導線和通孔，其可以使用鑲嵌製程形成。導電特徵可以包括擴散阻擋層和擴散阻擋層上方的含銅材料。還可以有鋁墊在金屬線和通孔之上並電連接到金屬線和通孔。根據各個晶粒的封裝方式，導電特徵中的頂表面特徵可以包括墊、金屬柱、焊料區域等。
圖34至圖37示出了根據一些實施例的用於將底部半導體層68B(圖19A、19B和19C)附接到結構100的製程流程，該半導體層68B用於外延生長上虛設半導體層68和半導體層70 如圖20B和20C所示。圖34示意性地示出如圖18A、18B和18C所示的結構100，其中未詳細圖示包括NFET 110N的結構100的細節。頂層可以是含矽介電層15A，其可以由SiO2、SiN、SiC、SiOC、SiOCN、SiON等形成。
提供晶圓120。根據一些實施例，晶圓120包括基底122和基底122上的SiGe層68B。基底122可以是矽基底。根據一些實施例，執行氫注入製程以將氫注入到基底122中的中間水平並形成氫摻雜層126。根據替代實施例，不執行氫摻雜製程。例如，通過沉積製程在SiGe層68上形成含矽介電層15B。含矽介電層15B可以由SiO2、SiN、SiC、SiOC、SiOCN、SiON等形成。含矽介電層15B的材料可與含矽介電層15A的材料相同或不同。
圖35和36圖示了晶圓100和120的倒裝鍵合。含矽介電層15B通過熔接鍵合到含矽介電層15A。含矽介電層15A和15B統稱為含矽介電層15。接合結構如圖36所示。
接著，進行切割製程，使得基底122的頂部與氫摻雜層126的底部分離。然後進行CMP製程或機械研磨製程以去除基底122的剩餘部分，因此SiGe層68B被暴露。根據不執行氫摻雜製程的替代實施例，通過CMP或機械研磨製程減薄整個厚基底122以露出SiGe層68B。在隨後的製程中，交替的半導體層70和虛設半導體層68在底部SiGe層68B上外延生長，形成圖19A、19B和19C所示的結構。然後可以繼續該過程以形成 PFET。
圖38至41說明用於形成如圖1A、1B和1C中所示的初始基底16的製程，其包括含矽介電層13和SiGe層14(其也是層68B)。參考圖38，形成晶圓16’，其包括基底12、含矽介電層13和SiGe層14。含矽介電層15A通過沉積製程沉積在SiGe層14上。
還形成晶圓120，並且可以包括基底122、SiGe層24和含矽介電層15B。可以形成或不形成氫摻雜層126。接下來，如圖39和40所示，晶圓120與晶圓16’接合，含矽介電層15A和15B接合在一起以形成含矽介電層15。含矽介電層15A的材料可以是與含矽介電層15B的材質相同或不同。
圖40示出了例如通過將基底122的頂部與基底122的底部分開來去除氫摻雜層126上方的晶圓120的一部分。接下來，通過減薄製程去除SiGe層24上方的晶圓120的部分，可以通過CMP或機械研磨來執行，所得結構如圖41所示。所得結構是晶圓/基底16，其可以是圖1A、1B和1C中的晶圓/基底16，其上可形成NFFT和PFET。有利地，由於虛設半導體層68B已經形成在結構100中，所以在形成圖19A、19B、19C所示的結構時，拋光如圖17A、17B和17C所示的晶圓16以去除基底12(圖41)和含矽介電層13，從而露出虛設半導體層68B。該過程然後可以進行到圖19A、19B和19C以完成NFET的形成。
返回參考圖33A、33B和33C，背靠背形成NFET 110 和PFET110P，介電層15將它們彼此分開。NFET 110N的源極/汲極區42和閘極50可以與介電層15物理接觸。PFET 110P的源極/汲極區86和閘極92可以與介電層15物理接觸。
根據一些實施例，可以形成閘極通孔65G以將閘極50電連接到閘極92。可以形成源極/汲極通孔65SD以將源極/汲極區42N電連接到源極/汲極區42P。根據備選實施例，不形成閘極通孔和源極/汲極通孔，並且NFET 110N和PFET 110P之間的連接可以通過在互連結構64和108中形成金屬線和通孔，並形成深通孔以連接金屬來實現互連結構64中的金屬墊到互連結構108中的金屬墊。
本公開的實施例具有一些有利的特徵。通過採用不同的通道材料，CFET中的PFET和NFET可以具有優化的性能。例如，鍺是形成PFET通道的良好材料，因為它具有高空穴遷移率，並且還允許非常低的接觸電阻。採用Si形成NFET的通道也可以最大化NFET的性能。
根據本公開的一些實施例，一種方法，包括：形成互補場效應電晶體(CFET)，包括：形成n型電晶體，包括：形成包括第一半導體材料的第一通道區；以及在所述第一通道區的一側形成n型源極/汲極區，並與所述第一通道區連接；形成與所述n型電晶體重疊的p型電晶體，形成所述p型電晶體包括：形成第二通道區，所述第二通道區包括不同於所述第一半導體材料的第二半導體材料；以及在所述第二通道區的一側形成p型源極/汲極 區，並與所述第二通道區連接。
在一個實施例中，形成所述第一通道區包括：沉積矽層和與所述矽層接觸的第一矽鍺層；去除所述第一矽鍺層，保留所述矽層作為所述第一通道區，其中形成所述第二通道區包括：沉積鍺層和與所述鍺層接觸的第二矽鍺層；去除所述第二矽鍺層，保留所述鍺層作為所述第二通道區。在一個實施例中，在形成所述第一通道區和所述n型源極/汲極區之後執行形成所述第二通道區。在一個實施例中，在形成所述第一通道區和所述n型源極/汲極區兩者之前執行形成所述第二通道區。
在一個實施例中，方法更包括：形成連接到所述n型電晶體的第一互連結構；以及形成連接到所述p型電晶體的第二互連結構，其中所述第一互連結構和所述第二互連結構位於所述CFET的相對側。在一個實施例中，所述n型電晶體形成在介電層上，並且其中所述p型電晶體形成在所述介電層的與所述n型電晶體相反的一側。在一個實施例中，所述n型源極/汲極區和所述p型源極/汲極區與所述介電層接觸。
在一個實施例中，方法更包括在所述介電層中的源極/汲極通孔，其中所述源極/汲極通孔將所述n型源極/汲極區電連接到所述p型源極/汲極區。在一個實施例中，所述n型電晶體包括接觸所述介電層的第一閘極，並且所述p型電晶體包括接觸所述介電層的第二閘極。在一個實施例中，方法更包括在所述介電層中形成閘極通孔，其中所述閘極通孔將所述第一閘極電連接到所 述第二閘極。
根據本公開的一些實施例，一種裝置包括介電層；所述介電層下方的n型電晶體，所述n型電晶體包括：第一通道區，包括第一半導體材料；以及n型源極/汲極區，位於所述第一通道區的一側並連接至所述第一通道區；所述介電層上方的p型電晶體，所述p型電晶體包括：第二通道區，包括不同於所述第一半導體材料的第二半導體材料；以及p型源極/汲極區，位於所述第二通道區的一側並連接至所述第二通道區。在一個實施例中，所述第二通道區具有比所述第一通道區更高的鍺原子百分比。在一個實施例中，所述第一通道區包含矽且不含鍺，且所述第二通道區包含鍺且不含矽。
在一個實施例中，所述n型源極/汲極區和所述p型源極/汲極區均與所述介電層接觸。在一個實施例中，進一步包括介電層中的源極/汲極通孔，其中所述源極/汲極通孔將所述n型源極/汲極區電連接到所述p型源極/汲極區。在一個實施例中，所述n型電晶體包含接觸所述介電層的第一閘極，且所述p型電晶體包含接觸所述介電層的第二閘極。在一個實施例中，進一步包含所述介電層中的閘極通孔，其中所述閘極通孔將所述第一閘極電連接到所述第二閘極。
根據本公開的一些實施例，一種裝置包括：第一電晶體，包括：矽通道；第一閘極堆疊，環繞所述矽通道；介電層，在所述第一閘極堆疊之上並物理接觸所述第一閘極堆疊；第二電 晶體，與所述介電層和所述第一電晶體重疊，所述第二電晶體包括：鍺通道；以及第二閘極堆疊，環繞所述鍺通道，其中所述第二閘極堆疊進一步接觸所述介電層。在一個實施例中，更包括閘極通孔，所述閘極通孔包括接觸所述第一閘極堆疊的頂表面和接觸所述第二閘極堆疊的底表面。在一個實施例中，其中所述第一電晶體為n型電晶體，且所述第二電晶體為p型電晶體。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
200:製程流程
202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232、234、236、238、240、242、244、246、248、250、252、254、256、258:製程

Claims (10)

  1. 一種形成互補場效應電晶體(CFET)的方法，包括：形成n型電晶體，包括：形成包括第一半導體材料的第一通道區，包括：沉積矽層和與所述矽層接觸的第一矽鍺層；去除所述第一矽鍺層，保留所述矽層作為所述第一通道區；以及在所述第一通道區的一側形成n型源極/汲極區，並與所述第一通道區連接；形成與所述n型電晶體重疊的p型電晶體，形成所述p型電晶體包括：形成第二通道區，包括：沉積鍺層和與所述鍺層接觸的第二矽鍺層；去除所述第二矽鍺層，保留所述鍺層作為所述第二通道區，所述第二通道區包括不同於所述第一半導體材料的第二半導體材料；以及在所述第二通道區的一側形成p型源極/汲極區，並與所述第二通道區連接。
  2. 如請求項1所述的方法，其中在形成所述第一通道區和所述n型源極/汲極區之後執行形成所述第二通道區。
  3. 如請求項1所述的方法，更包括：形成連接到所述n型電晶體的第一互連結構；以及形成連接到所述p型電晶體的第二互連結構，其中所述第一互連結構和所述第二互連結構位於所述CFET的相對側。
  4. 如請求項1所述的方法，其中所述n型電晶體形成在介電層上，並且其中所述p型電晶體形成在所述介電層的與所述n型電晶體相反的一側。
  5. 一種互補場效應電晶體裝置，包括：介電層；所述介電層下方的n型電晶體，所述n型電晶體包括：第一通道區，包括第一半導體材料；以及n型源極/汲極區，位於所述第一通道區的一側並連接至所述第一通道區；所述介電層上方的p型電晶體，所述p型電晶體包括：第二通道區，包括不同於所述第一半導體材料的第二半導體材料；以及p型源極/汲極區，位於所述第二通道區的一側並連接至所述第二通道區，其中所述n型源極/汲極區和所述p型源極/汲極區均與所述介電層接觸。
  6. 如請求項5所述的互補場效應電晶體裝置，其中所述第二通道區具有比所述第一通道區更高的鍺原子百分比。
  7. 如請求項6所述的互補場效應電晶體裝置，其中所述第一通道區包含矽且不含鍺，且所述第二通道區包含鍺且不含矽。
  8. 如請求項5所述的互補場效應電晶體裝置，其中所述n型電晶體包含接觸所述介電層的第一閘極，且所述p型電晶體包含接觸所述介電層的第二閘極。
  9. 一種互補場效應電晶體裝置，包括：第一電晶體，包括：矽通道；第一閘極堆疊，環繞所述矽通道；介電層，在所述第一閘極堆疊之上並物理接觸所述第一閘極堆疊；第二電晶體，與所述介電層和所述第一電晶體重疊，所述第二電晶體包括：鍺通道；以及第二閘極堆疊，環繞所述鍺通道，其中所述第二閘極堆疊進一步接觸所述介電層。
  10. 如請求項9所述的互補場效應電晶體裝置，更包括閘極通孔，所述閘極通孔包括接觸所述第一閘極堆疊的頂表面和接觸所述第二閘極堆疊的底表面。
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