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TWI869993B - 積體電路裝置及系統 - Google Patents

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TWI869993B
TWI869993B TW112132142A TW112132142A TWI869993B TW I869993 B TWI869993 B TW I869993B TW 112132142 A TW112132142 A TW 112132142A TW 112132142 A TW112132142 A TW 112132142A TW I869993 B TWI869993 B TW I869993B
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TW
Taiwan
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power
gate
region
conductive pattern
cell
Prior art date
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TW112132142A
Other languages
English (en)
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TW202435426A (zh
Inventor
林俊言
曾威程
林威呈
曾健庭
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202435426A publication Critical patent/TW202435426A/zh
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Abstract

一種積體電路（IC）裝置包括互補場效電晶體（CFET）裝置、位於CFET裝置的第一側處的電力軌條以及位於CFET裝置的第二側處的導體。所述CFET裝置包括局部內連線。所述第一側是CFET裝置的前側及後側中的一者。所述第二側是CFET裝置的前側及後側中的另一者。所述CFET裝置的局部內連線將電力軌條電性耦合至導體。

Description

積體電路裝置及系統
在本發明的實施例中闡述的技術涉及積體電路裝置及系統。
積體電路(「integrated circuit，IC」)裝置包括在IC佈局圖(亦被稱為「佈局圖」)中表示的一或多個半導體裝置。佈局圖是階層式的且包括根據半導體裝置的設計規範施行更高階功能的模組。模組常常是由胞元(cell)的組合構建而成，所述胞元中的每一者表示被配置成實行特定功能的一或多個半導體結構。具有預先設計的佈局圖的胞元(有時被稱為標準胞元)被儲存於標準胞元庫(standard cell library)(為簡潔起見，在下文中被稱為「庫」或「胞元庫」)中且可由各種工具(例如電子設計自動化(electronic design automation，EDA)工具)存取，以產生IC的設計、使IC的設計最佳化及對IC的設計進行驗證。
為了減小IC裝置的大小，有時在一層半導體裝置之上形成或結合另一層半導體裝置。實例包括其中上部半導體裝置或頂部半導體裝置以堆疊配置上覆於下部半導體裝置或底部半導體裝 置上的互補場效電晶體(complementary field effect transistor，CFET)裝置。
本發明實施例提供一種積體電路裝置。積體電路(IC)裝置包括互補場效電晶體(CFET)裝置、位於所述CFET裝置的第一側處的電力軌條以及位於所述CFET裝置的第二側處的導體。所述CFET裝置包括局部內連線。所述第一側是所述CFET裝置的前側及後側中的一者。所述第二側是所述CFET裝置的所述前側及所述後側中的另一者。所述CFET裝置的所述局部內連線將所述電力軌條電性耦合至所述導體。
本發明實施例提供一種積體電路裝置。積體電路(IC)裝置包括：多個前側電力軌條，被配置成載送第一電源電壓；多個後側電力軌條，被配置成載送與所述第一電源電壓不同的第二電源電壓；至少一個功能電路，在所述IC裝置的厚度方向上佈置於所述多個前側電力軌條與所述多個後側電力軌條之間；以及電力分接頭結構，位於所述至少一個功能電路中。所述至少一個功能電路電性耦合至所述多個前側電力軌條中的一或多個前側電力軌條及所述多個後側電力軌條中的一或多個後側電力軌條且由所述一或多個前側電力軌條及所述一或多個後側電力軌條供電。所述電力分接頭結構將所述多個前側電力軌條之中的一前側電力軌條電性耦合至又一後側電力軌條。
本發明實施例提供一種積體電路系統。積體電路系統包括處理器，所述處理器被配置成實行在積體電路(IC)裝置的佈局圖中放置第一胞元及第二胞元的操作。所述第一胞元包括至少一個第一閘極區及第一切割閘極區，所述第一切割閘極區橫越所述至少一個第一閘極區且沿著所述第一胞元的邊界的第一邊緣。所述第二胞元包括至少一個第二閘極區及第二切割閘極區，所述第二切割閘極區橫越所述至少一個第二閘極區且沿著所述第二胞元的邊界的第二邊緣。所述第二邊緣與所述第一邊緣鄰接地放置以在所述佈局圖中形成所述第一胞元與所述第二胞元的第一共用邊緣。所述處理器更被配置成實行以下操作：產生第一共用切割閘極區，所述第一共用切割閘極區替換所述第一切割閘極區及所述第二切割閘極區且橫跨所述第一共用邊緣連續地延伸；在所述第一共用切割閘極區內產生第一局部內連線；以及將所述佈局圖儲存於非暫時性電腦可讀取記錄媒體中。
100、200、300B、400、500A、500B:積體電路裝置
102:巨集
104、CPO_20、CPO_30:區
201、202、212、214、216、224、226:電力軌條
203、204:通孔層
210:電力輸送結構
217:V0通孔
218:M1導電圖案
221、223、BM0B_11:BM0導電圖案
231、232、233、234、350、502:電力分接頭結構
250:功能電路
300A、600A、600B、600C、700A、700B、800:佈局圖
310:邊界
311、312、313、314、711、717、721、728、737、738:邊緣
320:頂部層/上部層
321、326、331、336、713、714、723、724、PO_21、PO_22、PO_23、PO_24、PO_31、PO_32、PO_33、PO_34:閘極區
322:閘極區/頂部半導體裝置/CFET裝置
323、324、325:閘極區/頂部半導體裝置
327、328、329:M0跡線
330:底部層/下部層
332、333、334、335:閘極區/底部半導體裝置
337、338、339:BM0跡線
340、715、725、726、814、815、816、817:切割閘極區
341、441、541:VD軌條(VDR)通孔
342:局部內連線/VLI內連線
343、443、475、543:BMD接觸件
344、444、476、544:BVD通孔
351、353:部分
352、452:上表面
410:基底
411:前側
412:後側
413、414、501:CFET裝置
423、424、524、534:閘極
427、568:局部內連線
442、542、740、835、837、839:VLI內連線
461:N型奈米片材/奈米片材
462:P型奈米片材/奈米片材
463、464、465、466、531、532:源極/汲極
468:MDLI內連線
473:MD接觸件
474:VD通孔
480:前側重佈線結構/重佈線結構
490:後側重佈線結構/重佈線結構
530:虛設CFET裝置
540:介電材料
550:低介電常數介電材料
612、622、632、761:上部層
613、623、633、762:下部層
710、720、801、802、803、804、805、806、807:胞元
712、722、OD21、OD22、OD31、OD32:主動區
731:共用邊緣
735、829:共用CPO區
741、745、M0A_32:VSS電力軌條
744、746:M0導電圖案
752、753:導體
756:VDD電力軌條
809:雙端箭頭
820、830、840:示意圖
821、822、823:共用邊緣
825、827:共用CPO區/CPO區
900A、900B、900C、900D:方法
902、904、920、922、924、930、932、934、936、938、940、942、944:操作
1000:電子設計自動化(EDA)/系統
1002:硬體處理器/處理器
1004:非暫時性電腦可讀取記錄媒體/電腦可讀取記錄媒體/記錄媒體
1006:電腦程式碼/指令
1007:標準胞元庫
1008:匯流排
1010:輸入/輸出(I/O)介面
1012:網路介面
1011:網路
1042:使用者介面(UI)
1100:積體電路(IC)製造系統/製造系統/系統
1120:設計機構/設計團隊
1122:IC設計佈局圖/設計佈局圖
1130:罩幕機構
1132:罩幕資料準備/資料準備
1144:罩幕製作
1145:罩幕/光罩/罩版
1150:IC製造商/製作商/IC代工廠
1152:製作工具
1153:半導體晶圓
A1:第一輸入/輸入
A2:第二輸入/輸入
A-A'、B-B':線
BCM0A_11、BCM0A_12、BCM0B_11、BCM0B_12:切割BM0(BCM0)區
BM0、M0:金屬層
BM01、BM02、BM1_10、BM1_20、BM1_30、BM0A_11、BM0A_12、BM0A_21、BM0A_22、BM0A_31、BM0A_32、BM0B_21、BM0B_31、M02、M03、M0A_21、M0A_23、M0A_31、M0A_33、M0B_31:導電圖案
BM03:VDD電力軌條/導電圖案
BMD_10、BMD_11、BMD_12、BMD_13、BMD_14、BMD_15、BMD_20、BMD_21、BMD_22、BMD_23、BMD_24、BMD_25、BMD_30、BMD_31、BMD_32、BMD_35、MD_21、MD_23、MD_25、MD_31、MD_32、MD_34、MD_35:接觸件
BV0_10、BV0_20、BV0_30、BVD_10、BVD_20、BVD_21、BVD_23、BVD_25、BVD_30、BVD_31、BVD_35、BVDR_11、BVDR_13、BVDR_15、BVDR_32、VD_21、VD_32、VD_34、VDR_23、VDR_31、VDR_33、VDR_35:通孔
CPO_10:CPO區/區
CM0A_11、CM0A_12、CM0B_11、CM0B_12、CM0A_23、CM0A_33:切割M0(CM0)區
IN:輸入
M01、M0A_22:導電圖案/VSS電力軌條
MDLI_12、MDLI_14:MDLI內連線/內連線
MDLI_21、MDLI_25、MDLI_34、VLI_20、VLI_30:內連線
MD_11、MD_12、MD_13、MD_14、MD_15:MD接觸件/接觸件
M0A_11:M0導電圖案
M0A_12:M0導電圖案/VSS電力軌條
M0B_11:M0導電圖案/導電圖案
N1、N2、N3、N4、N5:NMOS電晶體/電晶體
OD11、OD-1:NMOS主動區/主動區
OD12、OD-2:PMOS主動區/主動區
P1、P2、P3、P4、P5:PMOS電晶體/電晶體
PO_11、PO_12、PO_13、PO_14:功能閘極區/閘極區
VDD:正電源電壓
VD_12、VD_14:VD通孔/通孔
VDR_11、VDR_13、VDR_15:VDR通孔/通孔
VG_11、VG_12、VG_13、VG_14、VG_21、VG_22、VG_23、VG_24、VG_31、VG_32、VG_33、VG_34:VG通孔/通孔
VLI_10:局部內連線/內連線
VSS:接地電壓
X、Y、Z:軸
ZN:輸出
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例的IC裝置的方塊圖。
圖2是根據一些實施例的IC裝置的示意性透視圖。
圖3A包括根據一些實施例的IC裝置的電路區的佈局圖的各個層處的示意圖。
圖3B是根據一些實施例的IC裝置的電路區的示意性透視圖。
圖4A至圖4B是根據一些實施例的IC裝置的電路區的示意性剖視圖。
圖5A至圖5B包括根據一些實施例的一或多個IC裝置的各個電路區的示意性透視圖。
圖6A包括根據一些實施例的電路區的示意性電路圖及電路區的佈局圖的各個層處的示意圖。
圖6B包括根據一些實施例的電路區的示意性電路圖及電路區的佈局圖的各個層處的示意圖。
圖6C包括根據一些實施例的電路區的示意性電路圖及電路區的佈局圖的各個層處的示意圖。
圖7A包括根據一些實施例的將胞元放置至IC裝置的電路區的佈局圖中的示意圖。
圖7B包括根據一些實施例的IC裝置的電路區的佈局圖的各個層處的示意圖。
圖8A包括根據一些實施例的將胞元放置至IC裝置的電路區的佈局圖中的示意圖，且圖8B包括根據一些實施例的在進行胞元放置之後的佈局圖的各種示意圖。
圖9A至圖9D是根據一些實施例的各種方法的流程圖。
圖10是根據一些實施例的電子設計自動化(EDA)系統的方塊圖。
圖11是根據一些實施例的IC裝置製造系統以及與IC裝置製造系統相關聯的IC製造流程的方塊圖。
以下揭露內容提供用於實施所提供標的物的特徵的不同實施例或實例。以下闡述組件、材料、值、步驟、佈置或類似要素的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。預期存在其他組件、材料、值、步驟、佈置或類似要素。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。源極/汲極可相依於上下文而各別地指代或共同地指代源極或汲極。
此外，為易於說明，本文中可能使用例如「位於...下面(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝 置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在一些實施例中，IC裝置包括電力輸送結構(power delivery structure)，所述電力輸送結構被配置成向IC裝置的各種電路及/或電路組件提供各種電源電壓，例如正電源電壓VDD及參考電壓(例如接地電壓VSS)。電力輸送結構佈置於IC裝置的前側及相對的後側二者處且包括一或多個電力分接頭結構(power tap structure)，所述一或多個電力分接頭結構被配置成自前側及後側中的一個側向另一側提供電力。由電力分接頭結構或電力分接頭胞元佔據的晶片面積有時被稱為電力分接頭面積。
在一些實施例中，電力分接頭結構嵌置於功能電路中。在至少一個實施例中，電力分接頭結構由一或多個CFET裝置的一或多個局部內連線(local interconnect)來配置。在一些實施例中，電力分接頭胞元嵌置於功能胞元中。因此，在一或多個實施例中，IC裝置的電力分接頭面積有利地減小。在一些實施例中，在CFET裝置的被配置為電力分接頭結構的局部內連線周圍形成介電材料(例如，低介電常數(low-k)材料)。因此，在一或多個實施例中，可減少與局部內連線相關聯的寄生電容(parasitic capacitance)的影響。
圖1是根據一些實施例的IC裝置100的方塊圖。
在圖1中，IC裝置100包括巨集(macro)102以及其他 組件。在一些實施例中，巨集102包括記憶體、電網(power grid)、一或多個胞元、反相器、鎖存器、緩衝器及/或可在胞元庫中以數位形式表示的任何其他類型的電路佈置形式中的一或多者。在一些實施例中，在與其中次常式/程序由主程式(或其他次常式)調用以施行給定計算功能的模組化程式設計(modular programming)的架構階層(architectural hierarchy)類似的上下文中來理解巨集102。在此上下文中，IC裝置100使用巨集102來實行一或多個給定功能。因此，在此上下文中且就架構階層而言，IC裝置100類似於主程式，且巨集102類似於次常式/程序。在一些實施例中，巨集102是軟巨集(soft macro)。在一些實施例中，巨集102是硬巨集(hard macro)。在一些實施例中，巨集102是以數位方式用暫存器傳輸層級(register-transfer level，RTL)碼闡述的軟巨集。在一些實施例中，尚未對巨集102實行合成、放置及佈線，進而使得可對軟巨集進行合成、放置及佈線以用於各種製程節點。在一些實施例中，巨集102是以數位方式用二進制檔案格式(例如，圖形資料庫系統II(Graphic Database System II，GDSII)串流格式)闡述的硬巨集，其中二進制檔案格式以階層形式表示巨集102的一或多個佈局圖的平面幾何形狀、正文標籤、其他資訊及類似資訊。在一些實施例中，已對巨集102實行合成、放置及佈線，進而使得硬巨集專用於特定的製程節點。
巨集102包括區104，區104包括其中嵌置有電力分接頭結構的功能電路。在一些實施例中，區104包括上面具有在前段 (front-end-of-line，FEOL)製作中形成的電路系統的基底。此外，在基底上方及/或基底下方(例如，在基底的前側及/或基底的後側上)，區104包括在後段(Back End of Line，BEOL)製作中堆疊於絕緣層之上及/或絕緣層之下的各種金屬層。BEOL為包括巨集102及區104的IC裝置100的電路系統提供電力網路及/或佈線。
圖2是根據一些實施例的IC裝置200的示意性透視圖。在至少一個實施例中，IC裝置200對應於IC裝置100及/或包括與圖1中的區104對應的電路區。為簡潔起見，在圖2中省略或示意性地示出IC裝置200的一些組件。針對圖4A至圖4B闡述IC裝置的各種組件。
IC裝置200包括電力輸送結構210及至少一個功能電路250，所述至少一個功能電路250耦合至電力輸送結構210且由經由電力輸送結構210輸送的電力進行供電。電力輸送結構210包括由第一電力軌條(power rail)201及第二電力軌條202、多個前側電力軌條212、214、216、多個後側電力軌條224、226及多個電力分接頭結構231至234示意性地表示的後側電力輸送網路。
電力輸送網路佈置於IC裝置200的後側上，IC裝置200更包括在IC裝置200的厚度方向(例如，Z軸)上與後側相對的前側。在一些實施例中，IC裝置200的前側及後側對應於功能電路250的前側及後側及/或對應於上面佈置有功能電路250的基底(未示出)的前側及後側。在至少一個實施例中，前側是第一側及第二側中的一者，且後側是第一側及第二側中的另一者。電力 輸送網路包括本文中所闡述的多個後側金屬層及後側通孔層且被配置成自電源接收電力並將所接收的電力輸送至功能電路250。所述電源提供第一電源電壓及與第一電源電壓不同的第二電源電壓。電力輸送網路的第一電力軌條201被配置成接收第一電源電壓且經由以203示意性地標示的後側金屬層及通孔層以及電力分接頭結構231、233將第一電源電壓輸送至前側電力軌條212。電力輸送網路的第二電力軌條202被配置成接收第二電源電壓且經由以204示意性地標示的後側金屬層及通孔層將第二電源電壓輸送至後側電力軌條224。在圖2中的實例性配置中，第一電源電壓是VSS且第二電源電壓是VDD。其中第一電源電壓是VDD且第二電源電壓是VSS的其他配置亦處於各種實施例的範圍內。被配置成接收及輸送VSS的電力軌條在本文中有時被稱為VSS電力軌條，且被配置成接收及輸送VDD的電力軌條在本文中有時被稱為VDD電力軌條。在一些實施例中，電力輸送網路包括在橫向於VSS電力軌條及VDD電力軌條的縱向方向(例如，X軸)的方向(例如，Y軸)上交替地佈置的多個VSS電力軌條與多個VDD電力軌條。
前側電力軌條212、214、216被配置成載送第一電源電壓。在圖2中的實例性配置中，第一電源電壓是VSS，且前側電力軌條212、214、216是佈置於前側M0層中的VSS電力軌條。如本文中所闡述，IC裝置200更包括其他前側金屬層(例如M1、M2或類似前側金屬層)及前側通孔層(例如V0、V1或類似前側 通孔層)。VSS電力軌條212藉由V0通孔(例如217)及M1導電圖案(例如218)而被電性耦合，以將自後側上的VSS電力軌條201接收的VSS輸送至VSS電力軌條214、216。在一些實施例中，VSS電力軌條214、216中的一或多者被配置成自與VSS電力軌條201相似的VSS電力軌條接收VSS。舉例而言，如圖2中所示，VSS電力軌條214被配置成經由電力分接頭結構232、234自後側接收VSS。其他配置亦處於各種實施例的範圍內。
後側電力軌條224、226被配置成載送第二電源電壓。在圖2中的實例性配置中，第二電源電壓是VDD，且後側電力軌條224、226是佈置於後側BM0層中的VDD電力軌條。如本文中所闡述，IC裝置200更包括其他後側金屬層(例如BM1、BM2或類似後側金屬層)及後側通孔層(例如BV0、BV1或類似後側通孔層)。在一些實施例中，VDD電力軌條226被配置成自VDD電力軌條224接收VDD。在至少一個實施例中，VDD電力軌條226被配置成自與VDD電力軌條202相似的VDD電力軌條接收VDD。
功能電路250在IC裝置200的厚度方向(例如，Z軸)上佈置於VSS電力軌條212、214、216與VDD電力軌條224、226之間。功能電路250電性耦合至VSS電力軌條212、214、216中的一或多個VSS電力軌條及VDD電力軌條224、226中的一或多個VDD電力軌條且由所述一或多個VSS電力軌條及所述一或多個VDD電力軌條供電。在圖2中的實例性配置中，功能電路250包括耦合至VDD電力軌條224及/或VSS電力軌條214的多個半 導體裝置。由VDD及VSS供電的功能電路250被配置成實行IC裝置200的一或多個功能。在一些實施例中，功能電路250包括一或多個主動裝置、被動裝置、邏輯電路或類似裝置。邏輯電路的實例包括但不限於及閘(AND)、或閘(OR)、反及閘(NAND)、反或閘(NOR)、互斥或閘(XOR)、反相器(INV)、及-或-反相器(AND-OR-Invert，AOI)、或-及-反相器(OR-AND-Invert，OAI)、多工器(MUX)、正反器(Flip-flop)、緩衝器(BUFF)、鎖存器(Latch)、延遲(delay)、時脈(clock)、記憶體或類似電路。實例性記憶胞包括但不限於靜態隨機存取記憶體(static random-access memory，SRAM)、動態RAM(dynamic RAM，DRAM)、電阻式RAM(resistive RAM，RRAM)、磁阻式RAM(magnetoresistive RAM，MRAM)、唯讀記憶體(read only memory，ROM)或類似記憶體。主動裝置或主動元件的實例包括但不限於電晶體、二極體或類似主動元件。被動元件的實例包括但不限於電容器、電感器、熔絲(fuse)、電阻器或類似被動元件。在一些實施例中，如本文中所闡述，IC裝置的功能電路對應於放置於IC裝置的佈局圖中的功能胞元或一組功能胞元。
電力分接頭結構231至234各自被配置成將對應的前側電力軌條電性耦合至後側上的導體(例如，後側導電圖案或後側電力軌條)。舉例而言，電力分接頭結構231將前側上的VSS電力軌條212電性耦合至後側上的BM0導電圖案221。BM0導電圖案221電性耦合至電力輸送網路的VSS電力軌條201，以經由電力分 接頭結構231將VSS輸送至VSS電力軌條212。相似地，電力分接頭結構233將前側上的VSS電力軌條212電性耦合至後側上的BM0導電圖案223。BM0導電圖案223電性耦合至電力輸送網路的VSS電力軌條201，以經由電力分接頭結構233將VSS輸送至VSS電力軌條212。在圖2中的實例性配置中，BM0導電圖案221與BM0導電圖案223在實體上隔開。在一些實施例中，BM0導電圖案221與BM0導電圖案223是BM0層中的又一後側電力軌條(例如，VSS電力軌條)的組成部分(integral part)。在一些實施例中，BM0層包括與VDD電力軌條224、226交替地佈置的多個VSS電力軌條。電力分接頭結構232、234被配置成提供與針對電力分接頭結構231、233闡述的電性連接相似的電性連接。
電力分接頭結構231至234中的至少一者位於功能電路中。在圖2中的實例性配置中，電力分接頭結構232、234包括於功能電路250中。在一些實施例中，電力分接頭結構232、234包括位於功能電路250中的CFET裝置的局部內連線。在至少一個實施例中，電力分接頭結構232、234對應於與功能電路250對應的功能胞元中所嵌置的電力分接頭胞元。在一些實施例中，功能電路250包括單個電力分接頭結構，例如省略電力分接頭結構232、234中的任一者。在一些實施例中，電力分接頭結構231、233中的至少一者以與電力分接頭結構232、234被包括於功能電路250中的方式相似的方式而被包括於功能電路中。在至少一個實施例中，電力分接頭結構231、233中的至少一者是不包括於功能電路 中的獨立電力分接頭結構。舉例而言，獨立電力分接頭結構對應於未嵌置於功能胞元中的獨立電力分接頭胞元。在一些實施例中，電力分接頭結構(包括功能電路中所包括的電力分接頭結構及/或獨立電力分接頭結構)均勻地或實質上均勻地分佈於IC裝置200的晶片面積上。
在至少一個實施例中，如本文中所闡述，在IC裝置的一或多個功能電路中包括一或多個電力分接頭結構或者在IC裝置的佈局圖的一或多個功能胞元中包括一或多個電力分接頭胞元使得可有利地減小電力分接頭面積及/或釋放功能電路內或功能電路之間的訊號的佈線資源。
圖3A包括根據一些實施例的IC裝置的電路區的佈局圖300A的各個層處的示意圖。在一些實施例中，電路區對應於圖1中的區104的一部分及/或對應於IC裝置200的一部分。在一些實施例中，電路區是胞元，且佈局圖300A是胞元的佈局。在至少一個實施例中，佈局圖300A作為標準胞元而被儲存於非暫時性電腦可讀取記錄媒體上的至少一個庫中且被讀出並放置至欲被設計及/或製造的IC裝置的佈局圖中。
在圖3A中的實例性配置中，與佈局圖300A對應的電路區包括CFET裝置，所述CFET裝置各自包括頂部半導體裝置及底部半導體裝置。佈局圖300A包括與一或多個頂部半導體裝置對應的頂部層(或上部層)320以及與一或多個底部半導體裝置對應的底部層(或下部層)330。
佈局圖300A包括對於頂部層320與底部層330而言相同的邊界310。在至少一個實施例中，電路區是胞元，且邊界310是胞元邊界。胞元的實例包括但不限於及閘、或閘、反及閘、反或閘、互斥或閘、反相器、或-及-反相器(OAI)、多工器、正反器、緩衝器、鎖存器、延遲、時脈、記憶體(例如靜態隨機存取記憶體(SRAM))、解耦合電容器(de-coupling capacitor)、類比放大器、邏輯驅動器、數位驅動器或類似電路。邊界310包括邊緣311、312、313、314。邊緣311、312沿著X軸伸長(elongated)，且邊緣313、314沿著Y軸伸長。在一些實施例中，X軸是第一方向及第二方向中的一者的實例，且Y軸是第一方向及第二方向中的另一者的實例。邊緣311、312、313、314連接於一起以形成封閉的邊界310。在本文中所闡述的放置及佈線操作(亦被稱為「自動放置及佈線(automatic placement and routing，APR)」)中，在胞元各自的邊界處彼此鄰接地將胞元放置於IC佈局圖中。邊界310有時被稱為「放置及佈線邊界(place-and-route boundary)」或「pr邊界」。邊界310的矩形形狀僅是實例。各種胞元的其他邊界形狀亦處於各種實施例的範圍內。
頂部層320包括第一類型的一或多個頂部半導體裝置的佈局，且底部層330包括與第一類型不同的第二類型的對應一或多個底部半導體裝置的佈局。在一些實施例中，第一類型是P型及N型中的一者，且第二類型是P型及N型中的另一者。
頂部層320及底部層330中的每一者包括至少一個主動 區。主動區有時被稱為氧化物界定(oxide-definition，OD)區或源極/汲極區，且在圖式中使用標籤「OD」示意性地示出。舉例而言，頂部層320包括主動區OD-1，且底部層330包括主動區OD-2。在佈局圖300A中，主動區OD-1、OD-2沿著本文中所闡述基底的厚度方向彼此交疊或一者堆疊於另一者之上，且通常被稱為主動區OD。
在至少一個實施例中，如本文中所闡述，主動區OD-1、OD-2位於基底的第一側或前側之上。主動區OD-1、OD-2沿著X軸伸長。主動區OD-1、OD-2包含P型摻雜劑及/或N型摻雜劑，以形成一或多個電路元件或半導體裝置。電路元件的實例包括但不限於電晶體及二極體。電晶體的實例包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、P通道金屬氧化物半導體(P-channel metal-oxide semiconductor，PMOS)、N通道金屬氧化物半導體(N-channel metal-oxide semiconductor，NMOS)、雙極接面電晶體(bipolar junction transistor，BJT)、高電壓電晶體、高頻率電晶體、P通道場效電晶體及/或N通道場效電晶體(P-channel field effect transistor/N-channel field effect transistor，PFET/NFET)、鰭FET(FinFET)、具有隆起的源極/汲極的平面MOS電晶體、奈米片材FET、奈米線FET或類似電晶體。被配置成形成一或多個PMOS裝置的主動區有時被稱為「PMOS主動區」， 且被配置成形成一或多個NMOS裝置的主動區有時被稱為「NMOS主動區」。在針對圖3A闡述的實例性配置中，主動區OD-1包括NMOS主動區，且主動區OD-2包括PMOS主動區。在一些實施例中，主動區OD-1包括PMOS主動區，且主動區OD-2包括NMOS主動區。
頂部層320更包括多個閘極區321至326，且底部層330更包括多個對應的閘極區331至336。在佈局圖300A中，閘極區321至326沿著本文中所闡述基底的厚度方向與閘極區331至336對應地交疊或對應地堆疊於閘極區331至336之上。在一些實施例中，閘極區321至326中的一或多者電性耦合至閘極區331至336中對應的一或多個下伏閘極區或者與所述對應的一或多個下伏閘極區成一體。在一些實施例中，閘極區321至326中的一或多者與閘極區331至336中對應的一或多個下伏閘極區在實體上隔開且電性斷開。
閘極區321至326及閘極區331至336對應地位於主動區OD-1、OD-2之上。閘極區321至326、閘極區331至336沿著Y軸伸長。閘極區321至326沿著X軸以在圖3A中被標示為接觸複晶矽節距(contacted poly pitch，CPP)的規則節距進行佈置。同樣，閘極區331至336沿著X軸以規則節距CPP進行佈置。CPP是直接相鄰的兩個閘極區之間沿著X軸的中心至中心距離。在兩個閘極區之間不存在其他閘極區的情況下，所述兩個閘極區被認為直接相鄰(或緊鄰)。與緊鄰的閘極區對應的CFET裝置被認為 是緊鄰的CFET裝置。在圖3A中的實例性配置中，佈局圖300A中的電路區(或胞元)沿著X軸的寬度(或胞元節距)是5 CPP。與閘極區321至326、閘極區331至336對應的閘極包含導電材料，例如複晶矽(有時被稱為「複晶矽(poly)」)。用於閘極的其他導電材料(例如金屬)亦處於各種實施例的範圍內。在圖式中有時使用標籤「PO」示意性地示出閘極區。
在圖3A中的實例性配置中，閘極區322至325、閘極區332至335是功能閘極區，與主動區OD-1、OD-2一同配置多個半導體裝置或電晶體，如本文中所闡述。在一些實施例中，閘極區321、326、331、336是非功能閘極區或虛設閘極區。虛設閘極區不被配置成與下伏的主動區一同形成電晶體，及/或由虛設閘極區與下伏的主動區一同形成的一或多個電晶體並不電性耦合至佈局圖300A的電路區中的其他電路系統及/或與佈局圖300A對應的IC裝置。在至少一個實施例中，在所製造IC裝置中，與虛設閘極區對應的非功能閘極或虛設閘極包含介電材料。其他配置亦處於各種實施例的範圍內。舉例而言，在一或多個實施例中，閘極區322至325、閘極區332至335中的至少一者是虛設閘極區，並且/或者閘極區321、326、331、336中的至少一者是功能閘極區。
邊界310的邊緣313與閘極區321、331的中心線重合。邊界310的邊緣314與閘極區326、336的中心線重合。在邊緣311、312之間且沿著Y軸，佈局圖300A的電路區包含一個NMOS主動區(即，OD-1)及一個PMOS主動區(即，OD-2)且被認為具 有與一個胞元高度CH對應的高度。沿著Y軸包含兩個PMOS主動區及兩個NMOS主動區的另一胞元或電路區被認為具有與雙倍胞元高度2 CH對應的高度，等等。
頂部層320更包括由閘極區322至325與主動區OD-1配置的多個半導體裝置。底部層330更包括由閘極區332至335與主動區OD-2配置的多個半導體裝置。為簡潔起見，在本文中藉由對應閘極區的相同參考編號來指代半導體裝置或電晶體。舉例而言，頂部層320包括作為NMOS電晶體的頂部半導體裝置322至325，且底部層330包括作為PMOS電晶體的底部半導體裝置332至335。在一或多個實施例中，頂部半導體裝置包括PMOS電晶體，且底部半導體裝置包括NMOS電晶體。佈局圖300A包括多個CFET裝置，所述多個CFET裝置各自包括位於對應的底部半導體裝置之上的頂部半導體裝置。為簡潔起見，在本文中藉由頂部半導體裝置的閘極區的相同參考編號來指代CFET裝置。舉例而言，包括堆疊於底部半導體裝置332之上的頂部半導體裝置322的CFET裝置被稱為CFET裝置322。
佈局圖300A更包括與閘極區斷開的情況對應的切割閘極區(cut-gate region)340(例如，罩幕)。在圖式中有時使用標籤「CPO」(切割PO)示意性地示出切割閘極區。CPO區為上部層320與底部層330二者所共用。在圖3A中的實例性配置中，CPO區340沿著X軸延伸且橫向於上部層320處的閘極區323至325並橫向於底部層330處的閘極區333至335。閘極區323至325、 閘極區333至335不沿著Y軸延伸至CPO區340中，且沿著Y軸短於閘極區322、332。圖3A中的CPO區340的形狀僅是實例。其他CPO區形狀亦處於各種實施例的範圍內。在根據一些實施例的IC裝置中，CPO區對應於介電材料。
在一些實施例中，佈局圖300A更包括與主動區OD-1、OD-2中的對應源極/汲極進行電性接觸的源極/汲極接觸件。源極/汲極接觸件有時被稱為金屬至裝置(metal-to-device，MD)接觸件。上部層處的頂部半導體裝置的源極/汲極接觸件有時被稱為MD接觸件(未示出)。下部層處的底部半導體裝置的源極/汲極接觸件有時被稱為BMD接觸件。為簡潔起見，除非另有規定，否則本文中的MD接觸件是指上部層處的MD接觸件或下部層處的BMD接觸件。MD接觸件包括位於對應主動區中的對應源極/汲極之上的導電材料，以定義自形成於主動區中的一或多個裝置至IC裝置的其他內部電路系統或所述一或多個裝置至外部電路系統的電性連接。MD接觸件沿著X軸與閘極區交替地佈置。直接相鄰的MD接觸件之間沿著X軸的節距(即，中心至中心距離)與直接相鄰的閘極區之間的節距CPP相同。針對圖4A至圖4B、圖5A至圖5B、圖6A至圖6C中的一或多者來闡述實例性MD接觸件及BMD接觸件。
在一些實施例中，佈局圖300A更包括源極/汲極局部內連線(MDLI)。MDLI內連線是在實體上佈置於頂部半導體裝置的源極/汲極與對應的下伏底部半導體裝置的源極/汲極之間且對頂 部半導體裝置的源極/汲極與對應的下伏底部半導體裝置的源極/汲極進行電性耦合的導電結構。針對圖4A至圖4B、圖5A至圖5B、圖6A至圖6C中的一或多者來闡述實例性MDLI內連線。
在一些實施例中，佈局圖300A更包括位於對應的閘極區及/或MD接觸件上的通孔。在前側或上部層320處，位於閘極區上的通孔有時被稱為通孔至閘極(via-to-gate，VG)通孔，且位於MD接觸件上的通孔有時被稱為通孔至裝置(via-to-device，VD)通孔。在後側或底部層330處，位於閘極區上的通孔有時被稱為BVG通孔，且位於BMD接觸件上的通孔有時被稱為BVD通孔。在與佈局圖300A對應的所製造IC裝置中，VD通孔、BVD通孔、VG通孔、BVG通孔包含導電材料(例如，金屬)。其他通孔配置亦處於各種實施例的範圍內。針對圖4A至圖4B、圖5A至圖5B、圖6A至圖6C中的一或多者來闡述實例性VD通孔、BVD通孔、VG通孔。
VD通孔與VG通孔被配置成形成自對應的MD接觸件及閘極區至上覆金屬層(即，M0層)中的導電圖案的電性連接。在本文中藉由標籤「M0」指示M0層中的導電圖案。佈局圖300A在上部層320處及M0層中包括導電圖案M01、M02、M03。導電圖案M01被配置為VSS電力軌條且沿著X軸延伸超出邊界310。在一些實施例中，導電圖案M01對應於VSS電力軌條212、214、216中的一或多者。導電圖案M02、M03被配置用於訊號。在至少一個實施例中，導電圖案M02、M03不延伸超出邊界310，而 是被限定於邊界310內。導電圖案M01、M02、M03對應地沿著M0跡線327至329佈置。導電圖案M01、M02、M03的中心線與對應的M0跡線327至329重合。沿著Y軸，M0跡線327緊鄰於M0跡線328，M0跡線328緊鄰於M0跡線329。在兩個M0跡線之間不存在其他M0跡線的情況下，所述兩個M0跡線被認為直接相鄰(或緊鄰)。位於緊鄰的M0跡線上的M0導電圖案被認為是緊鄰的。舉例而言，沿著Y軸，導電圖案M01緊鄰於導電圖案M02，導電圖案M02緊鄰於導電圖案M03。導電圖案M02在厚度方向上與閘極區321至326、閘極區331至336交疊。導電圖案M03在厚度方向上與閘極區321至326、閘極區331至336及主動區OD-1、OD-2交疊。
BVD通孔與BVG通孔被配置成形成自對應的BMD接觸件及閘極區至下伏金屬層(即，BM0層)中的導電圖案的電性連接。在本文中藉由標籤「BM0」來指示BM0層中的導電圖案。佈局圖300A在底部層330處及BM0層中包括導電圖案BM01、BM02、BM03。導電圖案BM03被配置為VDD電力軌條且沿著X軸延伸超出邊界310。在一些實施例中，導電圖案BM03對應於VDD電力軌條224、226中的一或多者。在至少一個實施例中，導電圖案BM01對應於BM0導電圖案221、223中的一或多者。在一些實施例中，導電圖案BM01對應於BM0層中的VSS電力軌條且沿著X軸延伸超出邊界310。在至少一個實施例中，導電圖案BM01、BM02不延伸超出邊界310，而是被限定於邊界310內。導電圖案BM01、 BM02、BM03對應地沿著BM0跡線337至339佈置。導電圖案BM01、BM02、BM03的中心線與對應的BM0跡線337至339重合。沿著Y軸，BM0跡線337緊鄰於BM0跡線338，BM0跡線338緊鄰於BM0跡線339。在兩個BM0跡線之間不存在其他BM0跡線的情況下，所述兩個BM0跡線被認為直接相鄰(或緊鄰)。位於緊鄰的BM0跡線上的BM0導電圖案被認為是緊鄰的。舉例而言，沿著Y軸，導電圖案BM01緊鄰於導電圖案BM02，導電圖案BM02緊鄰於導電圖案BM03。導電圖案BM02在厚度方向上與閘極區321至326、閘極區331至336交疊。VDD電力軌條BM03在厚度方向上與閘極區321至326、閘極區331至336及主動區OD-1、OD-2交疊。
在一些實施例中，佈局圖300A對應於功能電路。舉例而言，佈局圖300A中的CFET裝置藉由前側及/或後側上的一或多個MD接觸件、MDLI內連線、VD通孔、BVD通孔、VG通孔、BVG通孔、M0導電圖案、BM0導電圖案及/或又一些金屬層及/或通孔層電性耦合至功能電路中。電性耦合至功能電路中的CFET裝置有時被稱為功能CFET裝置。佈局圖300A更包括與電力分接頭結構對應的嵌入式電力分接頭胞元。
佈局圖300A中的電力分接頭結構包括VD軌條(VD rail，VDR)通孔341、局部內連線(在本文中被稱為VLI內連線)342、BMD接觸件343及BVD通孔344。VDR通孔341位於導電圖案或VSS電力軌條M01之下且與導電圖案或VSS電力軌條M01進 行電性接觸。VLI內連線342位於VDR通孔341之下且與VDR通孔341進行電性接觸。BMD接觸件343位於VLI內連線342之下且與VLI內連線342進行電性接觸。BVD通孔344位於BMD接觸件343之下且與BMD接觸件343進行電性接觸。BVD通孔344進一步位於導電圖案BM01之上且與導電圖案BM01進行電性接觸。因此，VSS電力軌條M01在厚度方向上電性耦合至導電圖案BM01以自導電圖案BM01接收VSS。
VDR通孔341是VD通孔且在一些實施例中與其他VD通孔一同製造而成。VSS電力軌條M01在厚度方向上與VDR通孔341至少局部地交疊。在圖3A中的實例性配置中，VDR通孔341大於用於訊號的其他VD通孔，VDR通孔341在與VSS電力軌條M01相同的方向上沿著X軸伸長，且VSS電力軌條M01在厚度方向上與整個VDR通孔341交疊。
VLI內連線342自頂部半導體裝置延伸至底部半導體裝置且包括於佈局圖300A的上部層320及底部層330二者中。VLI內連線342被限定於CPO區340內。在所製造IC裝置中，如平面圖中所示，與CPO區340對應的介電材料在所有側上環繞VLI內連線342且將VLI內連線342與其他導電特徵或電路特徵電性隔離。VLI內連線342與VDR通孔341及BMD接觸件343至少局部地交疊。在圖3A中的實例性配置中，VLI內連線342在與VSS電力軌條M01及VDR通孔341相同的方向上沿著X軸伸長且沿著X軸具有約2 CPP的長度。在至少一個實施例中，VLI內 連線342沿著X軸的長度為至少一個CPP。
在圖3A中的實例性配置中，BMD接觸件343不形成於主動區上或不與主動區進行電性接觸。在一些實施例中，BMD接觸件343與和底部層330中的主動區進行電性接觸的其他BMD接觸件一同製造而成。在一些實施例中，BMD接觸件343與底部層330中的主動區進行電性接觸。在圖3A中的實例性配置中，BMD接觸件343及導電圖案BM01在厚度方向上與整個BVD通孔344交疊。
電力分接頭結構的所有特徵(即，VDR通孔341、VL1內連線342、BMD接觸件343、BVD通孔344)皆被限定於佈局圖300A的邊界310內。如此一來，佈局圖300A是其中嵌置有電力分接頭胞元的功能胞元的實例。藉由在功能胞元中嵌置電力分接頭胞元，在一或多個實施例中可減少獨立電力分接頭胞元(即，處於功能胞元外部及/或僅被配置用於電力輸送及/或不具有其他功能的電力分接頭胞元)的數目。因此，在一或多個實施例中可有利地減小所製造IC裝置的電力分接頭面積。
在不使用CFET裝置的一些其他方法中，倘若電力分接頭胞元欲被併入或嵌置於功能胞元中，則功能胞元的NMOS與PMOS之間的閘極連接將被斷開或隔開。相比之下，在使用CFET裝置的一或多個實施例中，由於CFET裝置的NMOS與PMOS之間的閘極連接處於垂直方向或厚度方向上，因此可在功能胞元中併入或嵌置電力分接頭胞元，而不將NMOS與PMOS的閘極連接 隔開。
在一些其他方法中，獨立電力分接頭胞元包括對二維(two-dimensional，2D)M0導電圖案的M0分支(M0 jog)與2DBM0導電圖案的BM0分支(BM0 jog)進行電性耦合的回饋穿孔(feed through via)。M0分支及/或BM0分支使得與2D M0導電圖案及/或2D BM0導電圖案相鄰的一或多個M0導電圖案及/或BM0導電圖案不可用於其他訊號，例如用於胞元內部的連接或胞元內連線。相比之下，在一或多個實施例中，藉由在功能胞元中併入電力分接頭胞元及/或藉由配置不具有M0分支及/或BM0分支的電力分接頭胞元，可使用於功能胞元內或功能胞元之間的訊號的M0資源及/或BM0資源的使用最大化。
圖3B是根據一些實施例的IC裝置300B的電路區的示意性透視圖。在一些實施例中，IC裝置300B的電路區對應於佈局圖300A。為簡潔起見，藉由相同的參考編號來標示圖3A、圖3B中的對應組件。
IC裝置300B包括將前側處的VSS電力軌條M01電性耦合至後側處的導電圖案BM01的電力分接頭結構350。電力分接頭結構350包括VDR通孔341、VLI內連線342、BMD接觸件343、BVD通孔344。在圖3B中的實例性配置中，VLI內連線342的部分351搭接於BMD接觸件343的上表面352上。VLI內連線342的另一部分353搭接於BMD接觸件343外部且在厚度方向上突出於BMD接觸件343的上表面352下方。此僅為實例，且其他VLI 內連線配置亦處於各種實施例的範圍內。在一些實施例中，VLI內連線342的至少一部分與BMD接觸件343一同形成。
在圖3B中的實例性配置中，導電圖案BM01是BM0層中的VSS電力軌條。在其中圖3B中所示的結構沿著Y軸重複的至少一個實施例中，在BM0層中獲得VSS電力軌條與VDD電力軌條的交替佈置形式。在一些實施例中，VSS電力軌條M01與VDD電力軌條BM03的不對稱電力放置使得可釋放用於胞元內連線的M0資源。在至少一個實施例中，本文中所闡述的一或多個優點可由IC裝置300B達成。
圖4A至圖4B是根據一些實施例的IC裝置400的電路區的示意性剖視圖。在一些實施例中，IC裝置400對應於IC裝置100、IC裝置200、佈局圖300A、IC裝置300B中的一或多者。圖4A對應於沿著圖3A中的線A-A’截取的X軸剖視圖，且圖4B對應於沿著圖3A中的線B-B’截取的Y軸剖視圖。為簡潔起見，藉由相同的參考編號來標示圖3A至圖3B、圖4A至圖4B中的對應組件。
如圖4A中所示，IC裝置400包括基底410，基底410具有前側411及在基底410的厚度方向上與前側411相對的後側412。在一些實施例中，基底410包含半導體材料，例如矽、矽鍺(SiGe)、鎵砷或其他合適的半導體材料。在一些實施例中，基底410包含介電材料，例如氮化矽、氧化矽、陶瓷、玻璃或其他合適的材料。在一些實施例中，基底410包括多層式結構。在一些實施例中， 基底410被省略或者包括替換在製造期間使用的初始半導體塊的絕緣層。
IC裝置400更包括位於基底410的前側411之上的CFET裝置413、414。在本文中詳細闡述CFET裝置413。以與CFET裝置413相似的方式對CFET裝置414進行配置。
如本文中所闡述，在CFET裝置413中，頂部半導體裝置(例如，NMOS)堆疊於作為PMOS的底部半導體裝置之上。頂部半導體裝置及底部半導體裝置中的每一者包括佈置於對應的主動區中的通道。舉例而言，NMOS的通道在對應的主動區OD-1中包含半導體材料(例如Si)且被配置為在厚度方向上堆疊於彼此之上同時彼此間隔開的多個N型奈米片材461。相似地，PMOS的通道在對應的主動區OD-2中包含半導體材料(例如Si)且被配置為在厚度方向上堆疊於彼此之上同時彼此間隔開的多個P型奈米片材462。所闡述的通道材料及奈米片材僅是實例。其他通道材料及/或通道類型(例如奈米線、FinFET、平面類型或類似類型)亦處於各種實施例的範圍內。
頂部半導體裝置及底部半導體裝置中的每一者更包括閘極。舉例而言，CFET裝置413包括閘極423，閘極423對應於藉由局部內連線427而電性耦合於一起的閘極區323、333。在一些實施例中，局部內連線427被形成為閘極423的組成部分，閘極423是圍繞奈米片材461、462延伸的全環繞閘極(all-around gate)。在一些實施例中，閘極423是金屬閘極。其他閘極材料(例如複 晶矽)亦處於各種實施例的範圍內。在一些實施例中，在製造製程期間，閘極423的閘極材料在對應的主動區中替換犧牲材料(例如SiGe)。在至少一個實施例中，CFET裝置413包括隔離閘極配置，在所述隔離閘極配置中頂部半導體裝置的閘極不藉由局部內連線電性耦合至下伏的底部半導體裝置的閘極(即，在隔離閘極配置中省略局部內連線427)。CFET裝置414包括與閘極區324、334對應的閘極424。
每一頂部半導體裝置或底部半導體裝置更包括位於對應的閘極與通道之間的閘極介電質(未示出)。舉例而言，閘極介電質位於閘極423與奈米片材461、462之間且圍繞奈米片材461、462中的每一者延伸。閘極介電質的實例性材料包括高介電常數介電材料或類似材料。
每一頂部半導體裝置或底部半導體裝置更包括位於對應的主動區中的源極/汲極。舉例而言，CFET裝置413的頂部半導體裝置包括源極/汲極463、464，且CFET裝置413的底部半導體裝置包括源極/汲極465、466。源極/汲極464是CFET裝置413、414的頂部半導體裝置的共用源極/汲極。源極/汲極466是CFET裝置413、414的底部半導體裝置的共用源極/汲極。在一些實施例中，源極/汲極包括耦合至相鄰的奈米片材的磊晶結構。舉例而言，源極/汲極463、464全部在主動區OD-1中藉由奈米片材461而耦合於一起，且源極/汲極465、466全部在主動區OD-2中藉由奈米片材462而耦合於一起。在一些實施例中，藉由磊晶製程而生長 源極/汲極。在CFET裝置413中，頂部半導體裝置包括閘極423、通道或奈米片材461以及源極/汲極463、464。底部半導體裝置包括閘極423、通道或奈米片材462以及源極/汲極465、466。
IC裝置400更包括對堆疊的源極/汲極464、466進行電性耦合的MDLI內連線468。在一些實施例中，省略MDLI內連線468，並且/或者在堆疊的源極/汲極463、465之間設置對堆疊的源極/汲極463、465進行電性耦合的另一MDLI內連線。MDLI內連線的實例性材料包括金屬。
IC裝置400更包括位於前側上的各種MD接觸件、VD通孔、VG通孔(未示出)以及位於後側上的BMD接觸件、BVD通孔、BVG通孔(未示出)。舉例而言，MD接觸件473與VD通孔474一同將源極/汲極463電性耦合至前側上的導電圖案M03。BMD接觸件475與BVD通孔476一同將源極/汲極465電性耦合至後側上的VDD電力軌條BM03。IC裝置400的BMD接觸件475及其他BMD接觸件形成於基底410的前側411上。IC裝置400的BVD通孔476及其他BVD通孔延伸穿過基底410以與基底410的後側412上的對應BM0導電圖案進行接觸。
IC裝置400更包括前側重佈線結構480及後側重佈線結構490。重佈線結構480在前側上位於VD通孔、VG通孔之上且包括依序且交替地佈置於VD通孔、VG通孔之上的多個金屬層與通孔層。重佈線結構480更包括其中嵌置有金屬層及通孔層的各種層間介電(interlaver dielectric，ILD)層(未示出)。重佈線結 構480的金屬層及通孔層被配置成將IC裝置400的各種元件或電路彼此電性耦合且對IC裝置400的各種元件或電路與外部電路系統進行電性耦合。在重佈線結構480中，緊鄰地位於VD通孔、VG通孔之上且與VD通孔、VG通孔進行電性接觸的最下部金屬層是M0層，緊鄰地位於M0層之上的下一金屬層是M1層，緊鄰地位於M1層之上的下一金屬層是M2層，等等。M0層中的導電圖案被稱為M0導電圖案，M1層中的導電圖案被稱為M1導電圖案，等等。在Mn層與Mn+1層之間佈置有對Mn層與Mn+1層進行電性耦合的通孔層Vn，其中n是零及零以上的整數。舉例而言，通孔零(via-zero，V0)層是佈置於M0層與M1層之間且對M0層與M1層進行電性耦合的最下部通孔層。其他通孔層是V1、V2或類似通孔層。V0層中的通孔被稱為V0通孔，V1層中的通孔被稱為V1通孔，等等。後側重佈線結構490以與前側重佈線結構480相似的方式進行配置且包括金屬層BM0、BM1或類似金屬層以及通孔層BV0、BV1或類似通孔層。為簡潔起見，在圖4A、圖4B中未完全示出重佈線結構480、490中的金屬層及通孔層。
如圖4B中所示，IC裝置400包括將VSS電力軌條M01電性耦合至導電圖案BM01的電力分接頭結構。
電力分接頭結構包括與VDR通孔341、VLI內連線342、BMD接觸件343、BVD通孔344對應的VDR通孔441、VLI內連線442、BMD接觸件443、BVD通孔444。在圖4B中的實例性配置中，VLI內連線442完全位於BMD接觸件443的上表面452之 上。在至少一個實施例中，VLI內連線442的一部分向下延伸至上表面452下方，例如針對圖3B所闡述。在至少一個實施例中，本文中所闡述的一或多個優點可由IC裝置400達成。
圖5A包括根據一些實施例的IC裝置500A的電路區的示意性透視圖。在一些實施例中，IC裝置500A對應於IC裝置100、IC裝置200、佈局圖300A、IC裝置300B、IC裝置400中的一或多者。為簡潔起見，藉由相同的參考編號來標示圖3A至圖3B、圖4A至圖4B、圖5A至圖5B中的對應組件。
圖5A中的IC裝置500A的電路區是CFET裝置501與電力分接頭結構502的組合。CFET裝置501包括位於與主動區OD-2對應的PMOS之上的與主動區OD-1對應的NMOS。閘極524為NMOS與PMOS二者所共用。閘極524對應於一或多個閘極區321至326、閘極區331至336及/或閘極423、424。舉例而言，閘極524是與閘極424對應的全環繞閘極。在一些實施例中，閘極524具有本文中所闡述的隔離閘極配置。CFET裝置501更包括在厚度方向上將NMOS的特徵電性耦合至PMOS的特徵的局部內連線568。舉例而言，局部內連線568對應於MDLI內連線468。在一些實施例中，省略局部內連線568。CFET裝置501的閘極及源極/汲極中的一或多者藉由導電圖案M02、M03、BM02中的一或多者電性耦合至功能電路中的其他CFET裝置及/或電性耦合至VSS電力軌條M01、VDD電力軌條BM03中的一或多者。
電力分接頭結構502將VSS電力軌條M01電性耦合至導 電圖案BM01且包括與VDR通孔341或441、VLI內連線342或442、BMD接觸件343或443、BVD通孔344或444對應的VDR通孔541、VLI內連線542、BMD接觸件543、BVD通孔544。VLI內連線542被與和CPO區340相似的CPO區對應的介電材料540環繞。為簡潔起見，未示出介電材料540的覆蓋VLI內連線542的沿著X軸的相對端部的部分。介電材料540的實例性材料包括但不限於氮化物、氧化物、碳化物或類似材料。
電力分接頭結構502與虛設CFET裝置530相鄰地形成。虛設CFET裝置530具有若干可能的配置。在至少一個實施例中，以與CFET裝置501相似的方式對虛設CFET裝置530進行配置，不同的是虛設CFET裝置530的閘極及源極/汲極不電性耦合至其他CFET裝置、VSS電力軌條M01及VDD電力軌條BM03。在一些實施例中，虛設CFET裝置530的源極/汲極531或源極/汲極532是不包含磊晶結構的虛設源極/汲極。在至少一個實施例中，虛設CFET裝置530的閘極534是包含介電材料的虛設閘極。其他虛設CFET配置亦處於各種實施例的範圍內。
在一些實施例中，與虛設CFET裝置530相鄰地形成的電力分接頭結構502可用於在IC裝置的後側與前側之間形成電力分接頭，如本文中針對例如圖1所闡述。在至少一個實施例中，與虛設CFET裝置530相鄰地形成的電力分接頭結構502被配置為位於功能電路外部的獨立電力分接頭。在其中功能電路包括虛設CFET裝置的一或多個實施例中，電力分接頭結構502與此種 虛設CFET裝置相鄰地形成，以對功能電路內部的電力分接頭進行配置。
CFET裝置501與電力分接頭結構502的組合形成IC裝置500A的電路區，如圖5A中右側所示。在此種組合中，虛設CFET裝置530被CFET裝置501替換。CFET裝置501的閘極524處於與VLI內連線542相交的Y-Z平面中。VLI內連線542藉由介電材料540而與閘極524電性隔離。在至少一個實施例中，本文中所闡述的一或多個優點可由IC裝置500A達成。
圖5B是根據一些實施例的IC裝置500B的電路區的示意性透視圖。在一些實施例中，IC裝置500B對應於IC裝置100、IC裝置200、佈局圖300A、IC裝置300B、IC裝置400中的一或多者。
IC裝置500B相似於IC裝置500A，不同的是位於VLI內連線542與介電材料540之間的低介電常數介電材料550。在一些實施例中，如平面圖中所示，低介電常數介電材料550在所有側上環繞VLI內連線542。在至少一個實施例中，IC裝置500B的低介電常數介電材料550與介電材料540的組合對應於本文中所闡述的CPO區。低介電常數介電材料550具有較二氧化矽低的介電常數。低介電常數介電材料550的實例性材料包括但不限於經氟摻雜的二氧化矽、有機矽酸鹽玻璃(organosilicate glass，OSG)、經碳摻雜的氧化物(carbon-doped oxide，CDO)、多孔二氧化矽或類似材料。在一些實施例中，低介電常數介電材料550具有較介 電材料540低的介電常數。舉例而言，介電材料540包含介電常數高於低介電常數介電材料550的二氧化矽。在至少一個實施例中，低介電常數介電材料550會減少與VLI內連線542相關聯的寄生電容的影響。在至少一個實施例中，本文中所闡述的一或多個優點可由IC裝置500B達成。
圖6A包括根據一些實施例的電路區的示意性電路圖及電路區的佈局圖600A的各個層處的示意圖。在一些實施例中，圖6A中的電路區對應於IC裝置100、IC裝置200、IC裝置300B、IC裝置400、IC裝置500A、IC裝置500B中的一或多者的電路區。
圖6A中的電路區是反相器(INV)。反相器INV包括串聯耦合於VSS與VDD之間的NMOS電晶體N1與PMOS電晶體P1。電晶體N1、P1的閘極耦合至輸入IN。電晶體N1、P1的共用源極/汲極耦合至輸出ZN。在至少一個實施例中，反相器INV由一或多個CFET裝置實施，所述一或多個CFET裝置具有與電晶體N1對應的頂部半導體裝置及與電晶體P1對應的底部半導體裝置。
佈局圖600A是與反相器INV對應的胞元INVD4的佈局圖且包括四指狀件式電晶體(four-finger transistor)。在四指狀件式電晶體中，四個閘極區電性耦合於一起，與所述四個閘極區相關聯的源極電性耦合於一起，且與所述四個閘極區相關聯的汲極電性耦合於一起。佈局圖600A包括與上部層320對應的上部層612及與底部層330對應的下部層613。佈局圖600A更包括與邊 界310對應的邊界(未示出)。
上部層612包括對應CFET裝置的頂部半導體裝置(例如，NMOS電晶體)。上部層612包括NMOS主動區OD11、功能閘極區PO_11至PO_14、MD接觸件MD_11至MD_15、VG通孔VG_11至VG_14、VD通孔VD_12、VD_14、VDR通孔VDR_11、VDR_13、VDR_15、MDLI內連線MDLI_12、MDLI_14、M0導電圖案M0A_11、M0A_12、M0B_11、切割M0(cut-M0，CM0)區CM0A_11、CM0A_12、CM0B_11、CM0B_12、CPO區CPO_10及局部內連線VLI_10。具有標籤「M0A」的M0導電圖案屬於一個罩幕，且具有標籤「M0B」的M0導電圖案屬於另一罩幕。具有標籤「CM0A」的CM0區是與原本連續的M0A導電圖案被斷開或者被劃分成分離的兩個M0A導電圖案的情況對應的罩幕。具有標籤「CM0B」的CM0區是與原本連續的M0B導電圖案被斷開或者被劃分成分離的兩個M0B導電圖案的情況對應的罩幕。
下部層613包括對應CFET裝置的底部半導體裝置(例如，PMOS電晶體)。下部層613包括PMOS主動區OD12、功能閘極區PO_11至PO_14、BMD接觸件BMD_10至BMD_15、BVD通孔BVD_10、BVDR通孔BVDR_11、BVDR_13、BVDR_15、MDLI內連線MDLI_12、MDLI_14、BM0導電圖案BM0A_11、BM0A_12、BM0B_11、切割BM0(cut-BM0，BCM0)區BCM0A_11、BCM0A_12、BCM0B_11、BCM0B_12、CPO區CPO_10、局部內連線VLI_10、BV0通孔BV0_10及BM1導電圖案BM1_10。具有標籤「BM0A」 的BM0導電圖案屬於一個罩幕，且具有標籤「BM0B」的BM0導電圖案屬於另一罩幕。具有標籤「BCM0A」的BCM0區是與原本連續的BM0A導電圖案被斷開或者被劃分成分離的兩個M0A導電圖案的情況對應的罩幕。具有標籤「BCM0B」的BCM0區是與原本連續的BM0B導電圖案被斷開或者被劃分成分離的兩個M0B導電圖案的情況對應的罩幕。PMOS電晶體的功能閘極區耦合至對應的NMOS電晶體的閘極區且藉由相同的參考編號PO_11至PO_14標示。
閘極區PO_11至PO_14對應於電晶體N1、P1中的每一者的四個指狀件且經由對應的通孔VG_11至VG_14而由與輸入IN對應的導電圖案M0A_11電性耦合於一起。電晶體N1的源極藉由接觸件MD_11、MD_13、MD_15及對應的通孔VDR_11、VDR_13、VDR_15電性耦合至作為VSS電力軌條的導電圖案M0A_12。電晶體P1的源極藉由接觸件BMD_11、BMD_13、BMD_15及對應的通孔BVDR_11、BVDR_13、BVDR_15電性耦合至作為VDD電力軌條的導電圖案BM0A_11。導電圖案BM0A_11的一半在佈局圖600A中包括於下部層613處。導電圖案BM0A_11的另一半位於另一胞元中。電晶體N1、P1的共用汲極藉由內連線MDLI_12、MDLI_14及接觸件MD_12、MD_14、BMD_12、BMD_14電性耦合於一起。電晶體N1、P1的共用汲極經由對應的通孔VD_12、VD_14進一步電性耦合至與輸出ZN對應的導電圖案M0B_11。
區CPO_10及位於區CPO_10中的內連線VLI_10對應於CPO區340及VLI內連線342。通孔VDR_13、內連線VLI_10、接觸件BMD_10、通孔BVD_10對應於VDR通孔341、VLI內連線342、BMD接觸件343、BVD通孔344且一同對將VSS電力軌條M0A_12電性耦合至導電圖案BM0A_12的電力分接頭結構進行配置。導電圖案BM0A_12經由通孔BV0_10及導電圖案BM1_10電性耦合至下伏的電力輸送網路以自所述電力輸送網路接收VSS，如針對圖1所闡述。因此，經由電力分接頭結構將VSS自後側提供至前側上的VSS電力軌條M0A_12。
圖6B包括根據一些實施例的電路區的示意性電路圖及電路區的佈局圖600B的各個層處的示意圖。在一些實施例中，圖6B中的電路區對應於IC裝置100、IC裝置200、IC裝置300B、IC裝置400、IC裝置500A、IC裝置500B中的一或多者的電路區。佈局圖600B的與佈局圖600A中的組件對應的組件由相同的參考編號加上十來標示。舉例而言，佈局圖600B中的主動區OD21、OD22對應於佈局圖600A中的主動區OD11、OD12。
圖6B中的電路區是兩個輸入的反及閘極(two-input NAND gate，ND2)。ND2閘極包括NMOS電晶體N2、N3及PMOS電晶體P2、P3。電晶體N2、N3串聯耦合於VSS及輸出ZN之間。電晶體P2、P3並聯耦合於輸出ZN與VDD之間。電晶體N2、P2的閘極電性耦合至第一輸入A1。電晶體N3、P3的閘極電性耦合至第二輸入A2。在至少一個實施例中，ND2閘極由具有與電晶體 N2對應的頂部半導體裝置及與電晶體P2對應的底部半導體裝置的一或多個第一CFET裝置以及具有與電晶體N3對應的頂部半導體裝置及與電晶體P3對應的底部半導體裝置的一或多個第二CFET裝置來實施。
佈局圖600B是與ND2閘極對應的胞元ND2D2的佈局圖且包括兩指狀件式電晶體。佈局圖600B包括與上部層320對應的上部層622及與底部層330對應的下部層623。佈局圖600B更包括與邊界310對應的邊界(未示出)。
上部層622包括CM0區CM0A_23，CM0區CM0A_23將M0A導電圖案分離成與輸出ZN對應的導電圖案M0A_21及與輸入A2對應的導電圖案M0A_23。閘極區PO_21、PO_24對應於電晶體N2、P2中的每一者的兩個指狀件且經由對應的通孔VG_21、VG_24而由與輸入A1對應的導電圖案M0A_21電性耦合於一起。閘極區PO_22、PO_23對應於電晶體N3、P3中的每一者的兩個指狀件且經由對應的通孔VG_22、VG_23而由與輸入A2對應的導電圖案M0A_23電性耦合於一起。電晶體N3的源極藉由接觸件MD_23及通孔VDR_23電性耦合至作為VSS電力軌條的導電圖案M0A_22。電晶體P2、P3的源極藉由接觸件BMD_22、BMD_24及對應的通孔BVDR_22、BVDR_24電性耦合至作為VDD電力軌條的導電圖案BM0A_21。導電圖案BM0A_21的一半在佈局圖600B中包括於下部層623處。導電圖案BM0A_21的另一半位於另一胞元中。電晶體P2、P3的共用汲極與電晶體N2的汲極藉由 內連線MDLI_21、MDLI_25、接觸件MD_21、MD_25、BMD_21、BMD_23、BMD_25、通孔VD_21、BVD_21、BVD_23、BVD_25及導電圖案BM0B_21電性耦合於一起且耦合至與輸出ZN對應的導電圖案M0A_21。
佈局圖600B包括與CPO區340及VLI內連線342對應的區CPO_20及位於區CPO_20中的內連線VLI_20。通孔VDR_23、內連線VLI_20、接觸件BMD_20、通孔BVD_20對應於VDR通孔341、VLI內連線342、BMD接觸件343、BVD通孔344且一同對將VSS電力軌條M0A_22電性耦合至導電圖案BM0A_22的電力分接頭結構進行配置。導電圖案BM0A_22經由通孔BV0_20及導電圖案BM1_20電性耦合至下伏的電力輸送網路以自所述電力輸送網路接收VSS，如針對圖1所闡述。因此，經由電力分接頭結構將VSS自後側提供至前側上的VSS電力軌條M0A_22。
圖6C包括根據一些實施例的電路區的示意性電路圖及電路區的佈局圖600C的各個層處的示意圖。在一些實施例中，圖6C中的電路區對應於IC裝置100、IC裝置200、IC裝置300B、IC裝置400、IC裝置500A、IC裝置500B中的一或多者的電路區。佈局圖600C的與佈局圖600A中的組件對應的組件由相同的參考編號加上二十來標示。舉例而言，佈局圖600C中的主動區OD31、OD32對應於佈局圖600A中的主動區OD11、OD12。
圖6C中的電路區是兩個輸入的反或閘極(two-input NOR gate，NR2)。NR2閘極包括NMOS電晶體N4、N5及PMOS電晶 體P4、P5。電晶體N4、N5並聯耦合於VSS與輸出ZN之間。電晶體P4、P5串聯耦合於輸出ZN與VDD之間。電晶體N4、P4的閘極電性耦合至第一輸入A1。電晶體N5、P5的閘極電性耦合至第二輸入A2。在至少一個實施例中，NR2閘極由具有與電晶體N4對應的頂部半導體裝置及與電晶體P4對應的底部半導體裝置的一或多個第一CFET裝置以及具有與電晶體N5對應的頂部半導體裝置及與電晶體P5對應的底部半導體裝置的一或多個第二CFET裝置來實施。
佈局圖600C是與NR2閘極對應的胞元NR2D2的佈局圖且包括兩指狀件式電晶體(two-finger transistor)。佈局圖600C包括與上部層320對應的上部層632及與底部層330對應的下部層633。佈局圖600C更包括與邊界310對應的邊界(未示出)。
上部層632包括CM0區CM0A_33，CM0區CM0A_33將M0A導電圖案分離成與輸入A2對應的導電圖案M0A_31及與輸入A1對應的導電圖案M0A_33。閘極區PO_31、PO_32對應於電晶體N5、P5中的每一者的兩個指狀件且經由對應的通孔VG_31、VG_32而由與輸入A2對應的導電圖案M0A_31電性耦合於一起。閘極區PO_33、PO_34對應於電晶體N4、P4中的每一者的兩個指狀件且經由對應的通孔VG_33、VG_34而由與輸入A1對應的導電圖案M0A_33電性耦合於一起。電晶體N4、N5的源極藉由接觸件MD_31、MD_35及通孔VDR_31、VDR_35電性耦合至作為VSS電力軌條的導電圖案M0A_32。電晶體P4的源極藉由接觸件 BMD_32及對應的通孔BVDR_32電性耦合至作為VDD電力軌條的導電圖案BM0A_31。導電圖案BM0A_31的一半在佈局圖600C中包括於下部層633處。導電圖案BM0A_31的另一半位於另一胞元中。電晶體N4、N5的共用汲極與電晶體P5的汲極藉由內連線MDLI_34、接觸件MD_32、MD_34、BMD_31、BMD_35、通孔VD_32、VD_34、BVD_31、BVD_35、導電圖案BM0B_31電性耦合於一起且耦合至與輸出ZN對應的導電圖案M0B_31。
佈局圖600C包括與CPO區340及VLI內連線342對應的區CPO_30及位於區CPO_30中的內連線VLI_30。通孔VDR_33、內連線VLI_30、接觸件BMD_30、通孔BVD_30對應於VDR通孔341、VLI內連線342、BMD接觸件343、BVD通孔344且一同對將VSS電力軌條M0A_32電性耦合至導電圖案BM0A_32的電力分接頭結構進行配置。導電圖案BM0A_32經由通孔BV0_30及導電圖案BM1_30電性耦合至下伏的電力輸送網路以自所述電力輸送網路接收VSS，如針對圖1所闡述。因此，經由電力分接頭結構將VSS自後側提供至前側上的VSS電力軌條M0A_32。
在至少一個實施例中，佈局圖600A、600B、600C中的至少一者作為標準胞元而被儲存於非暫時性電腦可讀取記錄媒體上的至少一個庫中，且被讀出並放置至欲被設計及/或製造的IC裝置的佈局圖中。在至少一個實施例中，本文中所闡述的一或多個優點可由佈局圖600A、600B、600C中的一或多者及/或與佈局圖600A、600B、600C中的一或多者對應的IC裝置來達成。
佈局圖300A、600A、600B、600C是功能胞元的實例，所述功能胞元各自具有一個CH的胞元高度且其中併入有電力分接頭胞元。根據一些實施例，針對圖7A至圖7B、圖8A至圖8B闡述具有除一個CH之外的胞元高度的功能胞元的實例。
圖7A包括根據一些實施例的將胞元710、720放置至IC裝置的電路區的佈局圖700A中的示意圖。在一些實施例中，圖7A中的電路區對應於IC裝置100、IC裝置200、IC裝置300B、IC裝置400、IC裝置500A、IC裝置500B中的一或多者的電路區。胞元710、720及佈局圖700A包括CFET裝置。為簡潔起見，在圖7A中示出CFET裝置的上部層，而下部層被省略。此外，佈局圖700A中的M0導電圖案及BM0導電圖案未被完全示出，而是由對應地位於圖7A中的佈局圖700A的左側及右側上的對應的M0跡線及BM0跡線示意性地示出。
每一胞元710、720是具有1.5 CH的胞元高度的功能胞元。胞元710包括具有邊緣711的邊界、主動區712、閘極區713、714及沿著邊緣711的CPO區715。在至少一個實施例中，胞元710的邊界、邊緣711、主動區712、閘極區713、714及CPO區715對應於邊界310、邊緣311、主動區OD-1、閘極區321至326中的一或多者及CPO區340。胞元720包括具有與邊緣711鄰接的邊緣721的邊界、主動區722、閘極區723、724及沿著邊緣721的CPO區725以及沿著胞元720的邊界的相對邊緣的又一CPO區726。在一些實施例中，省略CPO區726。在至少一個實施例中， 胞元720的邊界、邊緣721、主動區722、閘極區723、724及CPO區725對應於邊界310、邊緣311、主動區OD-1、閘極區321至326中的一或多者及CPO區340。在一些實施例中，CPO區715、725尚不包括用於電力分接頭結構的VLI內連線。
例如藉由本文中所闡述的APR操作中的EDA工具或系統將胞元710、720放置於佈局圖700A中，使得邊緣711鄰接邊緣721，進而形成共用邊緣731。閘極區713、714沿著Y軸與閘極區723、724對齊。
例如藉由EDA工具或系統產生共用CPO區735，以替換CPO區715、725。共用CPO區735橫跨共用邊緣731而沿著Y軸連續地延伸。在一些實施例中，共用CPO區735包括整個CPO區715及/或整個CPO區725。舉例而言，共用CPO區735的邊緣737與CPO區715的邊緣717重合，並且/或者共用CPO區735的邊緣738與CPO區725的邊緣728重合。在至少一個實施例中，共用CPO區735不必包括整個CPO區715及/或CPO區725。
例如藉由EDA工具或系統在共用CPO區735內產生VLI內連線740。VLI內連線740橫跨共用邊緣731而沿著Y軸連續地延伸。例如藉由EDA工具或系統產生一或多個又一特徵(例如BMD接觸件、BVD通孔及/或VDR通孔)，以與VLI內連線740一同配置本文中所闡述的電力分接頭結構。舉例而言，包括VLI內連線740的電力分接頭結構被配置成將M0層中的VSS電力軌條741電性耦合至BM0層中的導體752或753。
圖7B包括根據一些實施例的IC裝置的電路區的佈局圖700B的各個層處的示意圖。在一些實施例中，圖7B中的電路區對應於IC裝置100、IC裝置200、IC裝置300B、IC裝置400、IC裝置500A、IC裝置500B中的一或多者的電路區。為簡潔起見，藉由相同的參考編號來標示圖7A、圖7B中的對應組件。
佈局圖700B是佈局圖700A在胞元710、720中的每一者是INVD2胞元時的具體實例，INVD2胞元是包括兩指狀件式電晶體的反相器。
對於胞元710而言，在佈局圖700B的上部層761處，頂部半導體裝置(例如，NMOS電晶體)的閘極區713、714藉由對應的VG通孔及M0導電圖案744電性耦合於一起。NMOS電晶體的源極藉由對應的MD接觸件及VDR通孔電性耦合至M0層中的VSS電力軌條745。在佈局圖700B的下部層762處，底部半導體裝置(例如，PMOS電晶體)的源極藉由對應的BMD接觸件及BVDR通孔電性耦合至BM0層中的VDD電力軌條756。NMOS電晶體的汲極及PMOS電晶體的汲極藉由MDLI內連線及VD通孔VD電性耦合至M0導電圖案746。以相似的方式對胞元720中的NMOS電晶體與PMOS電晶體進行耦合以配置對應的反相器。
如本文中所闡述，包括VLI內連線740的電力分接頭結構被配置成將M0層中的VSS電力軌條741電性耦合至BM0層中的導體752或753。佈局圖700A、700B是其中電力分接頭結構或電力分接頭胞元佈置於彼此鄰接地放置的功能胞元710、720之間 的實例。在至少一個實施例中，功能胞元710、720是功能電路的其中嵌置有包括VLI內連線740的電力分接頭結構或電力分接頭胞元的部分。在至少一個實施例中，本文中所闡述的一或多個優點可由佈局圖700A、700B中的一或多者及/或與佈局圖700A、700B中的一或多者對應的IC裝置來達成。
圖8A包括根據一些實施例的將胞元801至807放置至IC裝置的電路區的佈局圖800中的示意圖。圖8B包括根據一些實施例的在進行胞元放置之後的佈局圖800的各種示意圖。在一些實施例中，圖8A至圖8B中的電路區對應於IC裝置100、IC裝置200、IC裝置300B、IC裝置400、IC裝置500A、IC裝置500B中的一或多者的電路區。胞元801至807及佈局圖800包括CFET裝置。為簡潔起見，在圖8A至圖8B中示出CFET裝置的上部層，而下部層被省略。
在圖8A中的實例性配置中，胞元801至807中的每一者是INVD2胞元。胞元801至803具有一個CH的胞元高度，而胞元804至807具有1.5 CH的胞元高度。在一些實施例中，胞元804、806對應於胞元710且具有與CPO區715對應的CPO區814、816，而胞元805、807對應於胞元720且具有與CPO區725對應的CPO區815、817。胞元801至807彼此鄰接地放置，如雙端箭頭809示意性地示出。作為胞元放置的結果，在胞元804、805之間獲得共用邊緣821，在胞元806、807之間獲得共用邊緣822，且在胞元804至807之間獲得共用邊緣823。
在圖8B中，示意圖820示出進行胞元放置之後的佈局圖800。將CPO區814、815合併成橫跨共用邊緣821延伸的共用CPO區825或者使用共用CPO區825替換CPO區814、815，且在共用CPO區825內部產生VLI內連線835，如本文中針對圖7B所闡述。相似地，將CPO區816、817合併成橫跨共用邊緣822延伸的共用CPO區827或者使用共用CPO區827替換CPO區816、817，且在共用CPO區827內部產生VLI內連線837。示意圖830示出此階段的佈局圖800。在至少一個實施例中，產生一或多個又一特徵(例如BMD接觸件、BVD通孔及/或VDR通孔)，以與VLI內連線835、837一同配置對應的電力分接頭結構。與VLI內連線835、837對應的電力分接頭結構被配置成將電力自根據示意圖830處所示的佈局圖800製造的IC裝置的一個側電性輸送至另一側。
在一些實施例中，在產生CPO區825、827之後進一步修改佈局圖800。舉例而言，將CPO區825、827合併成跨越共用邊緣823延伸的共用CPO區829或者使用共用CPO區829替換CPO區825、827，且在共用CPO區829內部產生VLI內連線839。示意圖840示出此階段的佈局圖800。在至少一個實施例中，產生一或多個又一特徵(例如BMD接觸件、BVD通孔及/或VDR通孔)以與VLI內連線839一同配置一或多個電力分接頭結構。與VLI內連線839對應的所述一或多個電力分接頭結構被配置成將電力自根據示意圖840處所示的佈局圖800製造的IC裝置的一個側電性輸送至另一側。在至少一個實施例中，本文中所闡述的一或多 個優點可由佈局圖800及/或與佈局圖800對應的IC裝置來達成。
圖9A是根據一些實施例的產生佈局且使用所述佈局來製造IC裝置的方法900A的流程圖。根據一些實施例，可例如使用本文中所闡述的EDA系統及/或積體電路(IC)製造系統來實施方法900A。關於方法900A，佈局的實例包括本文中所揭露的佈局圖或類似佈局圖。根據方法900A製造的IC裝置的實例包括本文中所揭露的IC裝置中的一或多者。
在操作902處，產生佈局，所述佈局包括嵌置於功能胞元或功能電路中的至少一個電力分接頭胞元或電力分接頭結構以及其他組件，如本文中所闡述。
在操作904處，基於所述佈局進行以下操作中的至少一者：(A)進行一或多次光微影曝光；或者(B)製作一或多個半導體罩幕；或者(C)製作位於IC裝置的層中的一或多者組件。
圖9B是根據一些實施例的產生佈局的方法900B的流程圖。圖9B所示流程圖示出根據一或多個實施例的附加操作，所述附加操作展示出可在圖9A所示操作902中實施的程序的一或多個實例。
在操作920處，在包括至少一個CFET裝置的胞元的切割閘極區內產生局部內連線。舉例而言，本文中所闡述的EDA工具或系統自庫加載針對圖3A闡述的胞元，但不使用VLI內連線342。EDA工具或系統在胞元的CPO區340內進一步產生VLI內連線342。
在操作922處，產生用於與局部內連線一同配置電力分接頭結構的一或多個接觸特徵或通孔，所述電力分接頭結構用於將CFET裝置的第一側處的電力軌條電性耦合至CFET裝置的第二側處的導體。舉例而言，本文中所闡述的EDA工具或系統產生VDR通孔341、BMD接觸件343、BVD通孔344中的一或多者(在尚未包括於胞元中的情況下)，以用於與VLI內連線342一同配置電力分接頭結構，如針對圖3A至圖3B所闡述。電力分接頭結構將CFET裝置的前側處的VSS電力軌條M01電性耦合至後側處的導電圖案BM01，同樣如針對圖3A至圖3B所闡述。
在操作924處，將其中配置有或嵌置有電力分接頭結構的胞元儲存於庫中及/或儲存於非暫時性電腦可讀取記錄媒體上。舉例而言，將與佈局圖300A對應的胞元儲存為標準胞元，以用於稍後擷取及在佈局圖中的放置。
圖9C是根據一些實施例的產生佈局的方法900C的流程圖。圖9C所示流程圖示出根據一或多個實施例的附加操作，所述附加操作展示出可在圖9A所示操作902中實施的程序的一或多個又一實例。相較於用於在胞元中產生或嵌置電力分接頭結構的方法900B，方法900C用於在多個胞元之間產生或嵌置電力分接頭結構。
在操作930處，在IC佈局中沿著第一邊緣放置具有第一切割閘極區的第一胞元。舉例而言，本文中所闡述的EDA工具或系統在佈局圖中沿著胞元710的邊緣711放置具有CPO區715的 胞元710。
在操作932處，在IC佈局中沿著第二邊緣放置具有第二切割閘極區的第二胞元，其中第二邊緣鄰接第一邊緣以形成第一胞元與第二胞元的共用邊緣。舉例而言，如針對圖7A所闡述，EDA工具或系統在佈局圖中沿著胞元720的邊緣721放置具有CPO區725的胞元720。邊緣721鄰接邊緣711以形成胞元710、720的共用邊緣731。
在操作934處，產生共用切割閘極區。共用切割閘極區替換第一切割閘極區及第二切割閘極區且橫跨共用邊緣連續地延伸。舉例而言，如針對圖7A所闡述，EDA工具或系統產生共用CPO區735，共用CPO區735替換CPO區715、725且橫跨共用邊緣731連續地延伸。
在操作936處，在共用切割閘極區內產生局部內連線。舉例而言，如針對圖7A所闡述，EDA工具或系統在共用CPO區735內產生VLI內連線740。在一些實施例中，亦產生用於與VLI內連線740一同配置電力分接頭結構的一或多個接觸特徵或通孔，所述電力分接頭結構用於將第一側處的電力軌條電性耦合至第二側處的導體，如本文中所闡述。
在操作938處，將IC佈局儲存於非暫時性電腦可讀取記錄媒體中，如本文中所闡述。
圖9D是根據一些實施例的製造IC裝置的方法900D的流程圖。圖9D所示流程圖示出根據一或多個實施例的附加操作， 所述附加操作展示出可在圖9A所示操作904中實施的程序的一或多個實例。
在操作940處，在基底的前側處形成多個CFET裝置。舉例而言，如針對圖4A至圖4B所闡述，在基底410的前側411處形成各種CFET裝置。
自基底410開始進行實例性製造製程。在一些實施例中，基底410是具有半導體塊及位於半導體塊之上的絕緣層的絕緣體上矽(silicon-on-insulator，SOI)基底。其他基底配置亦處於各種實施例的範圍內。
在基底410的前側411之上依序沈積第一半導體材料與不同於第一半導體材料的第二半導體材料的交替層。在一些實施例中，第一半導體材料包括矽，且第二半導體材料包括SiGe。因此，在基底410的前側411之上堆疊交替的SiGe/Si/SiGe/Si層。在一些實施例中，藉由磊晶製程形成交替層SiGe/Si/SiGe/Si。用於不同的第一半導體材料與第二半導體材料的交替層的其他材料及/或製造製程亦處於各種實施例的範圍內。
在一些實施例中，在交替層SiGe/Si/SiGe/Si之上形成犧牲閘極結構，以用作用於後續圖案化的罩幕，並用於在稍後形成金屬閘極。在實例中，每一犧牲閘極結構包括各種犧牲層，例如犧牲閘極電極(例如，複晶矽)、硬罩幕層(例如，SiN、SiCN、SiO或類似材料)。藉由沈積製程、微影製程、蝕刻製程、其組合或類似製程形成犧牲閘極結構。藉由使用犧牲閘極結構作為罩幕 來對交替層SiGe/Si/SiGe/Si進行圖案化。
接下來製作各種半導體裝置。在至少一個實施例中，在溝渠中形成隔離區，以將欲被製造的裝置的主動區分離並電性隔離。在一些實施例中，例如藉由化學氣相沈積(chemical vapor deposition，CVD)、電漿增強型CVD(plasma enhanced CVD，PECVD)、原子層沈積(atomic layer deposition，ALD)、物理氣相沈積(physical vapor deposition，PVD)、熱氧化或類似製程來沈積一或多種介電材料(例如SiO及/或SiN)。隨後，例如藉由蝕刻及/或化學機械研磨(chemical mechanical polishing，CMP)使介電材料凹陷，以形成隔離區。
在一些實施例中，藉由蝕刻製程選擇性地移除交替層SiGe/Si/SiGe/Si的被暴露出的邊緣處的SiGe。在一些實施例中，選擇性地移除SiGe包括氧化製程及隨後的選擇性蝕刻。
在一些實施例中，磊晶生長與源極/汲極463至466相似的源極/汲極特徵作為磊晶結構。將源極/汲極特徵生長成與Si層的被暴露出的邊緣接觸。實例性磊晶製程包括但不限於CVD沈積、超高真空CVD(ultra-high vacuum CVD，UHV-CVD)、低壓CVD(low-pressure CVD，LPCVD)、電漿增強型CVD(PECVD)、選擇性磊晶生長(selective epitaxial growth，SEG)或類似製程。
在一些實施例中，實行金屬閘極替換製程(metal gate replacement process)來使用金屬閘極結構替換犧牲閘極結構。在一些實施例中，藉由一或多個蝕刻製程(例如濕式蝕刻、乾式蝕 刻或類似製程)移除犧牲閘極結構。藉由選擇性氧化/蝕刻製程選擇性地移除SiGe層。Si層保留下來且為頂部半導體裝置及底部半導體裝置配置奈米片材461、462。形成金屬閘極結構以包繞於奈米片材461、462周圍。在一些實施例中，每一金屬閘極結構包括包繞於奈米片材461、462周圍的閘極介電質以及位於閘極介電質之上的金屬閘極(例如，閘極423、424)，以獲得對應的頂部半導體裝置及底部半導體裝置。閘極介電質的實例性材料包括高介電常數介電材料，例如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BazrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化鉿-氧化鋁(HfO2-Al2O3)合金或類似材料。在一些實施例中，藉由CVD、PVD、ALD或類似製程沈積閘極介電質。在一些實施例中，每一金屬閘極包含一或多種金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi，且藉由例如CVD、ALD、PVD、鍍覆、化學氧化、熱氧化或類似製程形成。
在操作942處，為所述多個CFET裝置中的至少一者形成局部內連線。舉例而言，例如藉由蝕刻操作及金屬沈積操作形成一或多個局部內連線(例如，VLI內連線及/或MDLI內連線)以及各種MD接觸件、VD通孔、VG通孔。在一些實施例中，在與CPO罩幕對應的區內(例如，在CPO區340內)形成VLI內連線(例如，VLI內連線342)。在一或多個實施例中，CPO區340 包括環繞VLI內連線342的低介電常數介電材料。
在操作944處，形成前側重佈線結構及後側重佈線結構。舉例而言，實行沈積操作及圖案化操作以在基底410的前側411處形成前側重佈線結構480。此後，將正在製造的IC裝置上下翻轉並臨時結合至載體。自後側412(現在面朝上)實行晶圓薄化，以移除基底410的一部分。在一些實施例中，晶圓薄化製程包括磨製操作、研磨操作(例如化學機械研磨(CMP))或類似製程。在至少一個實施例中，完全移除用於形成CFET裝置的原始基底，且在CFET裝置之上形成新的基底(例如，絕緣基底)。藉由沈積操作及圖案化操作在基底410的後側412處形成後側重佈線結構490。如針對圖2所闡述，重佈線結構480、490將所述多個CFET裝置電性耦合至功能電路中。重佈線結構480、490更包括位於前側及後側中的一者處的電力軌條，所述電力軌條藉由局部內連線耦合至另一側處的導體，例如針對圖4B所闡述。
儘管所闡述的製造製程在一或多個實施例中包括奈米片材裝置的形成，然而其他類型的裝置(例如，奈米線、FinFET、平面裝置或類似裝置)亦處於各種實施例的範圍內。所闡述的製造製程及/或操作次序僅是實例。其他製造製程及/或操作次序亦處於各種實施例的範圍內。在至少一個實施例中，本文中所闡述的一或多個優點可由藉由方法900B、900C產生的佈局圖及/或根據方法900D製造的IC裝置來達成。
所闡述的方法包括實例性操作，但其未必需要以所示次 序來實行。根據本揭露實施例的精神及範圍，可在適宜情況下添加操作、替換操作、改變操作的次序及/或消除操作。將不同特徵及/或不同實施例加以組合的實施例亦處於本揭露的範圍內，且其將在此項技術中具有通常知識者閱讀本揭露之後顯而易見。
在一些實施例中，以上所論述的至少一或多種方法全部或部分地由至少一個EDA系統實行。在一些實施例中，EDA系統可用作以下所論述的IC製造系統的設計機構(design house)的一部分。
圖10是根據一些實施例的電子設計自動化(EDA)系統1000的方塊圖。
在一些實施例中，EDA系統1000包括APR系統。根據一些實施例，可例如使用EDA系統1000實施根據一或多個實施例的本文中所述的用於設計表示配線佈線佈置方式的佈局圖的方法。
在一些實施例中，EDA系統1000是包括硬體處理器1002及非暫時性電腦可讀取記錄媒體1004的一般用途計算裝置。記錄媒體1004被編碼有(即，儲存)電腦程式碼1006(即，可執行指令集)以及其他要素。由硬體處理器1002執行指令1006(至少部分地)表示實施本文中根據一或多個實施例闡述的方法(在下文中被稱為所提出的製程及/或方法)的一部分或全部的EDA工具。
處理器1002經由匯流排1008電性耦合至電腦可讀取記錄媒體1004。處理器1002亦藉由匯流排1008電性耦合至輸入/ 輸出(input/output，I/O)介面1010。網路介面1012亦經由匯流排1008電性連接至處理器1002。網路介面1012連接至網路1014，以使得處理器1002及電腦可讀取記錄媒體1004能夠經由網路1014連接至外部元件。處理器1002被配置成執行編碼於電腦可讀取記錄媒體1004中的電腦程式碼1006以便使系統1000可用於實行所提出的製程及/或方法的一部分或全部。在一或多個實施例中，處理器1002是中央處理單元(central processing unit，CPU)、多處理器、分佈式處理系統、應用專用積體電路(application specific integrated circuit，ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀取記錄媒體1004是電子、磁性、光學、電磁、紅外線及/或半導體系統(或設備或裝置)。舉例而言，電腦可讀取記錄媒體1004包括半導體或固態記憶體、磁帶、可抽換式電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬式磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取記錄媒體1004包括光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、讀/寫光碟(compact disk-read/write，CD-R/W)及/或數位視訊碟(digital video disc，DVD)。
在一或多個實施例中，記錄媒體1004儲存電腦程式碼1006，電腦程式碼1006被配置成使系統1000(其中此種執行(至少部分地)表示EDA工具)可用於實行所提出的製程及/或方法的一部分或全部。在一或多個實施例中，記錄媒體1004亦儲存便於實行所提出的製程及/或方法的一部分或全部的資訊。在一或多個 實施例中，記錄媒體1004儲存包括本文中所揭露的此種標準胞元的標準胞元庫1007。
EDA系統1000包括I/O介面1010。I/O介面1010耦合至外部電路系統。在一或多個實施例中，I/O介面1010包括用於將資訊及命令傳達至處理器1002的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控螢幕及/或遊標方向鍵。
EDA系統1000亦包括耦合至處理器1002的網路介面1012。網路介面1012使得系統1000能夠與網路1014進行通訊，網路1014連接有一或多個其他電腦系統。網路介面1012包括：無線網路介面，例如藍芽(BLUETOOTH)、無線保真(wireless fidelity，WIFI)、全球互通微波存取(Worldwide Interoperability for Microwave Access，WIMAX)、通用封包無線電服務(General Packet Radio Service，GPRS)或寬頻分碼多重存取(wideband code division multiple access，WCDMA)；或者有線網路介面，例如乙太網路(ETHERNET)、通用串列匯流排(universal serial bus，USB)或電氣及電子工程師學會-1364(Institute of Electrical and Electronic Engineers-1364，IEEE-1364)。在一或多個實施例中，在二或更多個系統1000中實施所提出的製程及/或方法的一部分或全部。
系統1000被配置成經由I/O介面1010接收資訊。經由I/O介面1010接收的資訊包括由處理器1002處理的指令、資料、設計規則、標準胞元庫及/或其他參數中的一或多者。所述資訊經由匯流排1008傳輸至處理器1002。EDA系統1000被配置成經由 I/O介面1010接收與使用者介面(user interface，UI)相關的資訊。所述資訊作為使用者介面(UI)1042儲存於電腦可讀取記錄媒體1004中。
在一些實施例中，以由處理器執行的獨立軟體應用形式來實施所提出的製程及/或方法的一部分或全部。在一些實施例中，以作為附加軟體應用的一部分的軟體應用形式實施所提出的製程及/或方法的一部分或全部。在一些實施例中，以軟體應用的插件(plug-in)形式實施所提出的製程及/或方法的一部分或全部。在一些實施例中，以作為EDA工具的一部分的軟體應用形式實施所提出的製程及/或方法中的至少一者。在一些實施例中，以由EDA系統1000使用的軟體應用形式實施所提出的製程及/或方法的一部分或全部。在一些實施例中，使用工具(例如，可自楷登設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)購得的VIRTUOSO®或者另一合適的佈局產生工具)來產生包括標準胞元的佈局圖。
在一些實施例中，以非暫時性電腦可讀取記錄媒體中所儲存的程式的功能形式來達成所述製程。非暫時性電腦可讀取記錄媒體的實例包括但不限於外部/可抽換式及/或內部/內建儲存單元或記憶單元，例如光碟(例如DVD)、磁碟(例如硬碟)、半導體記憶體(例如ROM、RAM)、記憶卡及類似單元中的一或多者。
圖11是根據一些實施例的積體電路(IC)製造系統1100及與IC製造系統1100相關聯的IC製造流程的方塊圖。在一些實 施例中，使用製造系統1100而基於佈局圖製作以下中的至少一者：(A)一或多個半導體罩幕或(B)位於半導體積體電路的層中的至少一個組件。
在圖11中，IC製造系統1100包括例如設計機構1120、罩幕機構(mask house)1130及IC製造商/製作商(「代工廠(fab)」)1150等實體，所述實體在與製造IC裝置1160相關的設計、開發及製造循環及/或服務中彼此進行交互。系統1100中的實體是藉由通訊網路而連接。在一些實施例中，通訊網路是單一網路。在一些實施例中，通訊網路是各種不同的網路，例如內部網路及網際網路。通訊網路包括有線通訊通道及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互，且向其他實體中的一或多者提供服務及/或自其他實體中的一或多者接收服務。在一些實施例中，單一較大的公司擁有設計機構1120、罩幕機構1130及IC代工廠1150中的二或更多者。在一些實施例中，設計機構1120、罩幕機構1130及IC代工廠1150中的二或更多者共存於共用設施中且使用共用資源。
設計機構(或設計團隊)1120產生IC設計佈局圖1122。IC設計佈局圖1122包括為IC裝置1160設計的各種幾何圖案。幾何圖案對應於構成欲被製作的IC裝置1160的各種組件的金屬層、氧化物層或半導體層的圖案。各個層進行組合以形成各種IC特徵。舉例而言，IC設計佈局圖1122的一部分包括欲形成於半導體基底(例如矽晶圓)中的各種IC特徵(例如主動區、閘極電極、源極 及汲極、層間內連線的金屬線或通孔以及結合墊的開口)以及設置於半導體基底上的各種材料層。設計機構1120實施恰當的設計程序以形成IC設計佈局圖1122。設計程序包括邏輯設計、物理設計或放置及佈線操作中的一或多者。IC設計佈局圖1122是以具有幾何圖案的資訊的一或多個資料檔案形式來呈現。舉例而言，可以GDSII檔案格式或DFII檔案格式表達IC設計佈局圖1122。
罩幕機構1130包括資料準備1132及罩幕製作1144。罩幕機構1130使用IC設計佈局圖1122，以根據IC設計佈局圖1122製造一或多個罩幕1145以用於製作IC裝置1160的各個層。罩幕機構1130實行罩幕資料準備1132，在進行所述罩幕資料準備1132時將IC設計佈局圖1122轉譯成代表性資料檔案(「representative data file，RDF」)。罩幕資料準備1132為罩幕製作1144提供RDF。罩幕製作1144包括罩幕繪圖機(mask writer)。罩幕繪圖機將RDF轉換成基底(例如，罩幕(罩版(reticle))1145或半導體晶圓1153)上的影像。罩幕資料準備1132操控設計佈局圖1122以遵循罩幕繪圖機的特定特性及/或IC代工廠1150的要求。在圖11中，將罩幕資料準備1132與罩幕製作1144示出為分開的元件。在一些實施例中，罩幕資料準備1132及罩幕製作1144可被統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備1132包括光學近接修正(optical proximity correction，OPC)，光學近接修正使用微影增強技術來補償影像誤差(例如，可能由繞射、干擾、其他製程效 應及類似原因引起的影像誤差)。OPC對IC設計佈局圖1122進行調整。在一些實施例中，罩幕資料準備1132更包括解析度增強技術(resolution enhancement technique，RET)，例如偏軸照明、次級解析度輔助特徵、相移罩幕、其他合適的技術及類似技術或其組合。在一些實施例中，亦使用逆向微影技術(inverse lithography technology，ILT)，其將OPC視為逆向成像問題。
在一些實施例中，罩幕資料準備1132包括罩幕規則檢查器(mask rule checker，MRC)，所述罩幕規則檢查器使用含有某些幾何約束條件及/或連接性約束條件的一組罩幕生成規則對已經歷OPC中的製程的IC設計佈局圖1122進行檢查，以確保有足夠的餘裕來將半導體製造製程的可變性及類似因素考量在內。在一些實施例中，MRC修改IC設計佈局圖1122以補償罩幕製作1144期間的限制，此可取消為滿足罩幕生成規則而藉由OPC實行的修改的一部分。
在一些實施例中，罩幕資料準備1132包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查對將由IC代工廠1150為製作IC裝置1160而實施的處理進行模擬。LPC基於IC設計佈局圖1122對此種處理進行模擬以生成模擬的所製造裝置，例如IC裝置1160。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC會將例如以下各種因子考量在內：空中影像對比(aerial image contrast)、焦深(「depth of focus，DOF」)、罩幕誤差增強因子(「mask error enhancement factor，MEEF」)、其他合適的因子及類似因子或其組合。在一些實施例中，在已藉由LPC生成模擬的所製造裝置之後，若模擬的裝置的形狀相近度不足以滿足設計規則，則重複進行OPC及/或MRC以進一步改進IC設計佈局圖1122。
應理解，對罩幕資料準備1132的以上說明已出於清晰目的而加以簡化。在一些實施例中，資料準備1132包括附加特徵，例如根據製造規則來修改IC設計佈局圖1122的邏輯運算(logic operation，LOP)。另外，可按照各種不同的次序執行在資料準備1132期間應用於IC設計佈局圖1122的製程。
在罩幕資料準備1132之後及在罩幕製作1144期間，基於經修改的IC設計佈局圖1122製作罩幕1145或罩幕1145的群組。在一些實施例中，罩幕製作1144包括基於IC設計佈局圖1122實行一或多次微影曝光。在一些實施例中，使用電子束(electron-beam，e-beam)或由多個電子束構成的機制來基於經修改的IC設計佈局圖1122在罩幕(光罩(photomask)或罩版)1145上形成圖案。可以各種技術形成罩幕1145。在一些實施例中，使用二元技術形成罩幕1145。在一些實施例中，罩幕圖案包括不透明區及透明區。用於對已塗佈於晶圓上的影像敏感材料層(例如，光阻)進行曝光的輻射束(例如，紫外線(ultraviolet，UV)束)被不透明區阻擋且透射穿過透明區。在一個實例中，罩幕1145的二元罩幕版本包括透明基底(例如，熔融石英)及塗佈於二元罩 幕的不透明區中的不透明材料(例如，鉻)。在另一實例中，使用相移技術形成罩幕1145。在罩幕1145的相移罩幕(phase shift mask，PSM)版本中，形成於所述相移罩幕上的圖案中的各種特徵被配置成具有恰當的相位差以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減的PSM或交替的PSM。由罩幕製作1144產生的罩幕用於各種製程中。舉例而言，此種罩幕用於離子植入製程中以在半導體晶圓1153中形成各種經摻雜區、用於蝕刻製程中以在半導體晶圓1153中形成各種蝕刻區、及/或用於其他合適的製程中。
IC代工廠1150是包括用於製作各種不同的IC產品的一或多個製造設施的IC製作企業。在一些實施例中，IC代工廠1150是半導體鑄造廠。舉例而言，可存在用於多個IC產品的前端製作(前段(FEOL)製作)的製造設施，而第二製造設施可提供用於IC產品的內連及封裝的後端製作(後段(BEOL)製作)，且第三製造設施可為鑄造企業提供其他服務。
IC代工廠1150包括製作工具1152，製作工具1152被配置成對半導體晶圓1153執行各種製造操作，進而使得根據罩幕(例如，罩幕1145)製作IC裝置1160。在各種實施例中，製作工具1152包括以下中的一或多者：晶圓步進機、離子植入機、光阻塗佈機、製程腔室(例如，CVD腔室或IPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠實行本文中所論述的一或多個合適的製造製程的其他製造裝備。
IC代工廠1150使用由罩幕機構1130製作的罩幕1145來製作IC裝置1160。因此，IC代工廠1150至少間接使用IC設計佈局圖1122來製作IC裝置1160。在一些實施例中，由IC代工廠1150使用罩幕1145來製作半導體晶圓1153以形成IC裝置1160。在一些實施例中，IC製作包括至少間接地基於IC設計佈局圖1122實行一或多次微影曝光。半導體晶圓1153包括矽基底或上面形成有材料層的其他恰當基底。半導體晶圓1153更包括各種經摻雜區、介電特徵、多層級內連線及類似特徵(在後續的製造步驟處形成)中的一或多者。
在一些實施例中，一種積體電路(IC)裝置包括互補場效電晶體(CFET)裝置、位於所述CFET裝置的第一側處的電力軌條以及位於所述CFET裝置的第二側處的導體。所述CFET裝置包括局部內連線。所述第一側是所述CFET裝置的前側及後側中的一者。所述第二側是所述CFET裝置的所述前側及所述後側中的另一者。所述CFET裝置的所述局部內連線將所述電力軌條電性耦合至所述導體。
在相關實施例中，所述的積體電路裝置，更包括：第一通孔，位於所述局部內連線與所述電力軌條之間且將所述局部內連線電性耦合至所述電力軌條；以及第二通孔，位於所述局部內連線與所述導體之間且將所述局部內連線電性耦合至所述導體。
在相關實施例中，所述的積體電路裝置，更包括：接觸結構，位於所述局部內連線與所述第二通孔之間且將所述局部內 連線電性耦合至所述第二通孔。
在相關實施例中，其中所述電力軌條、所述導體及所述局部內連線沿著第一方向伸長。
在相關實施例中，其中所述互補場效電晶體裝置包括佈置於與所述局部內連線相交的平面中的閘極，且所述閘極與所述局部內連線電性隔離。
在相關實施例中，所述的積體電路裝置，更包括：低介電常數介電層，位於所述閘極與所述局部內連線之間且將所述閘極與所述局部內連線電性隔離。
在相關實施例中，所述的積體電路裝置，更包括：前側金屬層，位於所述互補場效電晶體裝置的所述前側處且包括沿著第一方向伸長的多個前側導電圖案，其中所述多個前側導電圖案包括：作為前側電力軌條的所述電力軌條，以及第一前側導電圖案，在橫向於所述第一方向的第二方向上緊鄰於所述前側電力軌條，且所述第一前側導電圖案在橫向於所述第一方向及所述第二方向二者的厚度方向上與所述閘極交疊。
在相關實施例中，其中所述互補場效電晶體裝置更包括沿著所述第一方向伸長的主動區，所述多個前側導電圖案更包括在所述第二方向上緊鄰於所述第一前側導電圖案的第二前側導電圖案，且所述第二前側導電圖案在所述厚度方向上與所述互補場效電晶體裝置的所述閘極及所述主動區交疊。
在相關實施例中，所述的積體電路裝置，更包括：後側 金屬層，包括沿著所述第一方向伸長的多個後側導電圖案，其中所述多個後側導電圖案包括：作為第一後側導電圖案的所述導體，以及第二後側導電圖案，在橫向於所述第一方向的所述第二方向上緊鄰於所述第一後側導電圖案，且所述第二後側導電圖案在所述厚度方向上與所述閘極交疊。
在相關實施例中，其中所述多個後側導電圖案更包括在所述第二方向上緊鄰於所述第二後側導電圖案的後側電力軌條，所述前側電力軌條與所述後側電力軌條被配置成載送不同的電源電壓，且所述後側電力軌條在所述厚度方向上與所述互補場效電晶體裝置的所述閘極及所述主動區交疊。
在一些實施例中，一種積體電路(IC)裝置包括：多個前側電力軌條，被配置成載送第一電源電壓；多個後側電力軌條，被配置成載送與所述第一電源電壓不同的第二電源電壓；至少一個功能電路，在所述IC裝置的厚度方向上佈置於所述多個前側電力軌條與所述多個後側電力軌條之間；以及電力分接頭結構，位於所述至少一個功能電路中。所述至少一個功能電路電性耦合至所述多個前側電力軌條中的一或多個前側電力軌條及所述多個後側電力軌條中的一或多個後側電力軌條且由所述一或多個前側電力軌條及所述一或多個後側電力軌條供電。所述電力分接頭結構將所述多個前側電力軌條之中的一前側電力軌條電性耦合至又一後側電力軌條。
在相關實施例中，所述的積體電路裝置，更包括：包括 所述又一後側電力軌條在內的多個又一後側電力軌條，所述多個又一後側電力軌條被配置成載送所述第一電源電壓。
在相關實施例中，其中所述多個又一後側電力軌條與所述多個後側電力軌條交替地佈置於同一金屬層中。
在相關實施例中，其中所述至少一個功能電路包括多個互補場效電晶體裝置，且所述電力分接頭結構包括所述多個互補場效電晶體裝置之中的一互補場效電晶體裝置的局部內連線。
在相關實施例中，其中所述至少一個功能電路包括多個互補場效電晶體裝置，且所述電力分接頭結構包括位於所述多個互補場效電晶體裝置之中緊鄰的兩個互補場效電晶體裝置之間的局部內連線。
在一些實施例中，一種系統包括處理器，所述處理器被配置成實行在積體電路(IC)裝置的佈局圖中放置第一胞元及第二胞元的操作。所述第一胞元包括至少一個第一閘極區及第一切割閘極區，所述第一切割閘極區橫越所述至少一個第一閘極區且沿著所述第一胞元的邊界的第一邊緣。所述第二胞元包括至少一個第二閘極區及第二切割閘極區，所述第二切割閘極區橫越所述至少一個第二閘極區且沿著所述第二胞元的邊界的第二邊緣。所述第二邊緣與所述第一邊緣鄰接地放置以在所述佈局圖中形成所述第一胞元與所述第二胞元的第一共用邊緣。所述處理器更被配置成實行以下操作：產生第一共用切割閘極區，所述第一共用切割閘極區替換所述第一切割閘極區及所述第二切割閘極區且橫跨 所述第一共用邊緣連續地延伸；在所述第一共用切割閘極區內產生第一局部內連線；以及將所述佈局圖儲存於非暫時性電腦可讀取記錄媒體中。
在相關實施例中，其中所述第一胞元包括與所述至少一個第一閘極區對應的至少一個第一互補場效電晶體(CFET)裝置，且所述第二胞元包括與所述至少一個第二閘極區對應的至少一個第二互補場效電晶體裝置。
在相關實施例中，其中所述處理器被配置成進一步實行以下操作：在所述佈局圖中放置第三胞元，其中所述第三胞元包括：至少一個第三閘極區，以及第三切割閘極區，橫越所述至少一個第三閘極區且沿著所述第三胞元的邊界的第三邊緣；在所述佈局圖中放置第四胞元，其中所述第四胞元包括：至少一個第四閘極區，以及第四切割閘極區，橫越所述至少一個第四閘極區且沿著所述第四胞元的邊界的第四邊緣，所述第四邊緣與所述第三邊緣鄰接地放置以在所述佈局圖中形成所述第三胞元與所述第四胞元的第二共用邊緣；產生第二共用切割閘極區，所述第二共用切割閘極區替換所述第三切割閘極區及所述第四切割閘極區且橫跨所述第二共用邊緣連續地延伸；以及在所述第二共用切割閘極區內產生第二局部內連線。
在相關實施例中，其中在所述放置所述第三胞元及所述放置所述第四胞元的過程中，沿著第三共用邊緣而與所述第一胞元鄰接地放置所述第三胞元，沿著所述第三共用邊緣而與所述第 二胞元鄰接地放置所述第四胞元，且所述第二共用邊緣是與所述第一共用邊緣連續的。
在相關實施例中，其中所述處理器被配置成進一步實行以下操作：產生第三共用切割閘極區，所述第三共用切割閘極區替換所述第一共用切割閘極區及所述第二共用切割閘極區且橫跨所述第三共用邊緣連續地延伸；以及在所述第三共用切割閘極區內產生第三局部內連線，所述第三局部內連線替換所述第一局部內連線及所述第二局部內連線且橫跨所述第三共用邊緣連續地延伸。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
200:積體電路裝置 201、202、212、214、216、224、226:電力軌條 203、204:通孔層 210:電力輸送結構 217:V0通孔 218:M1導電圖案 221、223:BM0導電圖案 231、232、233、234:電力分接頭結構 250:功能電路 BM0、M0:金屬層 VDD:正電源電壓 VSS:接地電壓 X、Y、Z:軸

Claims (10)

  1. 一種積體電路裝置，包括：互補場效電晶體裝置，所述互補場效電晶體裝置包括電力分接頭結構，其中所述電力分接頭結構位於所述互補場效電晶體裝置中，且所述電力分接頭結構包括局部內連線；電力軌條，位於所述互補場效電晶體裝置的第一側處；以及導體，位於所述互補場效電晶體裝置的第二側處，其中所述第一側是所述互補場效電晶體裝置的前側或後側中的一者，所述第二側是所述互補場效電晶體裝置的所述前側或所述後側中的另一者，且所述互補場效電晶體裝置的所述局部內連線將所述電力軌條電性耦合至所述導體。
  2. 如請求項1所述的積體電路裝置，更包括：第一通孔，位於所述局部內連線與所述電力軌條之間且將所述局部內連線電性耦合至所述電力軌條；以及第二通孔，位於所述局部內連線與所述導體之間且將所述局部內連線電性耦合至所述導體。
  3. 如請求項1所述的積體電路裝置，其中所述互補場效電晶體裝置包括佈置於與所述局部內連線相交的平面中的閘極，且 所述閘極與所述局部內連線電性隔離。
  4. 如請求項3所述的積體電路裝置，更包括：低介電常數介電層，位於所述閘極與所述局部內連線之間且將所述閘極與所述局部內連線電性隔離。
  5. 如請求項3所述的積體電路裝置，更包括：前側金屬層，位於所述互補場效電晶體裝置的所述前側處且包括沿著第一方向伸長的多個前側導電圖案，其中所述多個前側導電圖案包括：作為前側電力軌條的所述電力軌條，以及第一前側導電圖案，在橫向於所述第一方向的第二方向上緊鄰於所述前側電力軌條，且所述第一前側導電圖案在橫向於所述第一方向及所述第二方向二者的厚度方向上與所述閘極交疊。
  6. 如請求項5所述的積體電路裝置，其中所述互補場效電晶體裝置更包括沿著所述第一方向伸長的主動區，所述多個前側導電圖案更包括在所述第二方向上緊鄰於所述第一前側導電圖案的第二前側導電圖案，且所述第二前側導電圖案在所述厚度方向上與所述互補場效電晶體裝置的所述閘極及所述主動區交疊。
  7. 如請求項6所述的積體電路裝置，更包括： 後側金屬層，包括沿著所述第一方向伸長的多個後側導電圖案，其中所述多個後側導電圖案包括：作為第一後側導電圖案的所述導體，以及第二後側導電圖案，在橫向於所述第一方向的所述第二方向上緊鄰於所述第一後側導電圖案，且所述第二後側導電圖案在所述厚度方向上與所述閘極交疊。
  8. 如請求項7所述的積體電路裝置，其中所述多個後側導電圖案更包括在所述第二方向上緊鄰於所述第二後側導電圖案的後側電力軌條，所述前側電力軌條與所述後側電力軌條被配置成載送不同的電源電壓，且所述後側電力軌條在所述厚度方向上與所述互補場效電晶體裝置的所述閘極及所述主動區交疊。
  9. 一種積體電路裝置，包括：多個前側電力軌條，被配置成載送第一電源電壓；多個後側電力軌條，被配置成載送與所述第一電源電壓不同的第二電源電壓；至少一個功能電路，在所述積體電路裝置的厚度方向上佈置於所述多個前側電力軌條與所述多個後側電力軌條之間，所述至少一個功能電路電性耦合至所述多個前側電力軌條中的一或多個 前側電力軌條及所述多個後側電力軌條中的一或多個後側電力軌條且由所述一或多個前側電力軌條及所述一或多個後側電力軌條供電；以及電力分接頭結構，位於所述至少一個功能電路中，所述電力分接頭結構將所述多個前側電力軌條之中的一前側電力軌條電性耦合至又一後側電力軌條。
  10. 一種積體電路系統，包括處理器，所述處理器被配置成實行以下操作：在積體電路(IC)裝置的佈局圖中放置第一胞元，其中所述第一胞元包括：至少一個第一閘極區，以及第一切割閘極區，橫越所述至少一個第一閘極區且沿著所述第一胞元的邊界的第一邊緣；在所述佈局圖中放置第二胞元，其中所述第二胞元包括：至少一個第二閘極區，以及第二切割閘極區，橫越所述至少一個第二閘極區且沿著所述第二胞元的邊界的第二邊緣，所述第二邊緣與所述第一邊緣鄰接地放置以在所述佈局圖中形成所述第一胞元與所述第二胞元的第一共用邊緣；產生第一共用切割閘極區，所述第一共用切割閘極區替換所述第一切割閘極區及所述第二切割閘極區且橫跨所述第一共用邊緣連續地延伸； 在所述第一共用切割閘極區內產生第一局部內連線，以作為電力分接頭結構的至少一部分；以及將所述佈局圖儲存於非暫時性電腦可讀取記錄媒體中。
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