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TWI867439B - 記憶體裝置及其操作方法 - Google Patents

記憶體裝置及其操作方法 Download PDF

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TWI867439B
TWI867439B TW112106063A TW112106063A TWI867439B TW I867439 B TWI867439 B TW I867439B TW 112106063 A TW112106063 A TW 112106063A TW 112106063 A TW112106063 A TW 112106063A TW I867439 B TWI867439 B TW I867439B
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transistor
bit line
controller
voltage
memory
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TW112106063A
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吳承潤
高韻峯
賴昇志
姜慧如
林仲德
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台灣積體電路製造股份有限公司
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Abstract

本文中所揭露的是有關於一種記憶體裝置。在一個實施例中，所述記憶體裝置包括包含一組記憶胞的記憶陣列。在一個實施例中，所述一組記憶胞中的每一者包括串聯連接於位元線與選擇線之間的對應的電晶體與對應的電容器。在一個實施例中，所述記憶體裝置包括第一電晶體，所述第一電晶體包括耦合至控制器的源極/汲極電極以及耦合至位元線的另一源極/汲極電極。在一個實施例中，所述記憶體裝置包括第二電晶體，所述第二電晶體包括耦合至位元線的閘極電極。在一個實施例中，第二電晶體被配置成傳導與由所述一組記憶胞中的記憶胞所儲存的資料對應的電流。

Description

記憶體裝置及其操作方法
本公開的實施例是有關於一種記憶體裝置及其操作方法。
例如電腦、可攜式裝置、智慧型電話、物聯網(internet of thing，IoT)裝置等電子裝置的發展已經促使對記憶體裝置的需求增加。一般而言，記憶體裝置可為揮發性記憶體裝置或非揮發性記憶體裝置。揮發性記憶體裝置可在被供電時儲存資料，但一旦斷電，便可能會丟失所儲存的資料。不同於揮發性記憶體裝置，非揮發性記憶體裝置即使在斷電後亦可保留資料，但可能較揮發性記憶體元件慢。
根據本公開的一些實施例，提供一種記憶體裝置。在一些實施例中，所述記憶體裝置包括記憶陣列。在一些實施例中，所述記憶陣列包括一組記憶胞。在一些實施例中，所述一組記憶胞中的每一者包括串聯連接於位元線與選擇線之間的對應的電晶體與 對應的電容器。在一些實施例中，所述記憶體裝置包括第一電晶體以及第二電晶體。在一些實施例中，第一電晶體包括耦合至控制器的源極/汲極電極以及耦合至位元線的另一源極/汲極電極。在一些實施例中，第二電晶體包括耦合至位元線的閘極電極。在一些實施例中，所述第二電晶體被配置成傳導與由所述一組記憶胞中的記憶胞所儲存的資料對應的電流。
根據本公開的一些實施例，提供一種記憶體裝置。在一些實施例中，所述記憶體裝置包括控制器。在一些實施例中，所述記憶體裝置包括第一組記憶胞，所述第一組記憶胞包括並聯耦合於第一位元線與選擇線之間的第一記憶胞與第二記憶胞。在一些實施例中，所述記憶體裝置包括第二組記憶胞，所述第二組記憶胞包括並聯耦合於第二位元線與選擇線之間的第三記憶胞與第四記憶胞。在一些實施例中，所述記憶體裝置包括耦合至第一記憶胞及第三記憶胞的第一字元線。在一些實施例中，所述記憶體裝置包括耦合至第二記憶胞及第四記憶胞的第二字元線。在一些實施例中，所述記憶體裝置包括耦合於控制器與第一位元線之間的第一電晶體。在一些實施例中，所述記憶體裝置包括包含耦合至第一位元線的閘極電極的第二電晶體。在一些實施例中，所述記憶體裝置包括耦合於控制器與第二位元線之間的第三電晶體。在一些實施例中，所述記憶體裝置包括包含耦合至第二位元線的閘極電極的第四電晶體。
根據本公開的一些實施例，提供一種對記憶體裝置進行 操作的方法。在一些實施例中，所述方法包括由控制器在第一時間週期期間對第一電晶體進行致能以藉由一組記憶胞中的記憶胞對資料進行程式化。在一些實施例中，第一電晶體包括耦合至控制器的源極/汲極電極及耦合至位元線的另一源極/汲極電極。在一些實施例中，位元線耦合至所述一組記憶胞。在一些實施例中，所述一組記憶胞中的每一者包括串聯連接於位元線與選擇線之間的對應的電晶體與對應的電容器。在一些實施例中，位元線耦合至第二電晶體的閘極電極。在一些實施例中，所述方法包括由控制器在第一時間週期期間對記憶胞的對應的電晶體進行致能。在一些實施例中，所述方法包括由控制器在第一時間週期期間向第一電晶體的源極/汲極電極施加對應於資料的電壓。
100:記憶體裝置
105:記憶體控制器
110:時序控制器
112:位元線控制器
114:字元線控制器
120、945:記憶陣列
125:記憶胞
200、400:部分
215:位元線選擇控制訊號
222:致能電晶體
228:儲存組件
250:驅動器電路
280:感測器
300:時序圖
310、320、330:電壓波形
315:參考電壓
325、335:致能電壓
328、338:禁能電壓
500、510、520:層
600、700、800:方法
610、620、630、640、710、720、730、740、810、820、830、840:步驟
900:計算系統
905:主機裝置
910:記憶體裝置
915:輸入裝置
920:輸出裝置
925A、925B、925C:介面
930A、930N:中央處理單元(CPU)核心
935:標準單元應用
940:記憶體控制器
BL0、BL1、BL2、BLK:位元線
SL:共用選擇線/選擇線
T1:位元線選擇電晶體/第一位元線選擇電晶體/第二位元線選擇電晶體
T2:位元線感測電晶體
T3:負載電晶體/電晶體
WL0、WL1、WL2、WL3、WL4、WLJ:字元線
X、Y:方向
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的實例性記憶體裝置的示意性方塊圖。
圖2示出根據一些實施例的實例性記憶陣列以及用於對由記憶陣列所儲存的資料進行程式化及讀取的電路的示意性方塊圖。
圖3示出根據一些實施例的對記憶體裝置進行操作的時序圖。
圖4示出根據一些實施例的實例性記憶陣列以及用於對由記憶陣列所儲存的資料進行程式化及讀取的電路的示意性方塊圖。
圖5示出根據一些實施例的記憶體裝置的示例性層。
圖6是示出根據一些實施例的對記憶體裝置進行程式化的方法的流程圖。
圖7是示出根據一些實施例的保留由記憶體裝置所儲存的資料的方法的流程圖。
圖8是示出根據一些實施例的讀取由記憶體裝置所儲存的資料的方法的流程圖。
圖9是根據一些實施例的計算系統的實例性方塊圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下 (beneath)」、「位於…下方(below)」、「下部的(lower)」、「位於…上方(above)」、「上部的(upper)」、「頂部的(top)」、「底部的(bottom)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
本文中所揭露的是有關於一種記憶體裝置，所述記憶體裝置包括記憶陣列及用於對由記憶陣列所儲存的資料進行程式化及讀取的電路。在一個實施例中，記憶陣列包括一組記憶胞。在一個實施例中，所述一組記憶胞中的每一者包括串聯連接於位元線與選擇線之間的對應的電晶體與對應的電容器。所述一組記憶胞可為動態隨機存取記憶胞。在一個實施例中，記憶體裝置包括第一電晶體，所述第一電晶體包括耦合至控制器的源極/汲極電極及耦合至位元線的另一源極/汲極電極。在一個實施例中，記憶體裝置包括第二電晶體，所述第二電晶體包括耦合至位元線的閘極電極。在一個實施例中，第二電晶體被配置成傳導與由所述一組記憶胞中的記憶胞所儲存的資料互相對應的電流。
在一個實施例中，第一電晶體及第二電晶體可被控制或被配置成藉由所述一組記憶胞中的記憶胞對資料進行程式化。舉例而言，為了將資料寫入記憶胞，可在程式化階段中的第一時間週期期間對第一電晶體及記憶胞的對應的電晶體進行致能。另外，在 程式化階段中的第一時間週期期間，可經由第一電晶體向位元線施加對應於資料的電壓。舉例而言，可向記憶胞施加第一電壓，以對資料的第一邏輯狀態(例如，邏輯「1」)進行程式化或者儲存資料的第一邏輯狀態(例如，邏輯「1」)。舉例而言，可向記憶胞施加低於第一電壓的第二電壓，以對資料的第二邏輯狀態(例如，邏輯「0」)進行程式化或者儲存資料的第二邏輯狀態(例如，邏輯「0」)。
在一個實施例中，第一電晶體及第二電晶體可被控制或被配置成保留或維持由所述一組記憶胞中的記憶胞所儲存的資料。舉例而言，在保持階段(retention phase)中的第二時間週期期間，可對第一電晶體進行致能(enabled)，同時對記憶胞的對應的電晶體進行禁能(disabled)。另外，在保持階段中的第二時間週期期間，可經由第一電晶體向位元線施加介於第一電壓與第二電壓之間的第三電壓。因此，可在不改變由記憶胞在保持階段中所儲存的資料的情況下將位元線預充電至具有第三電壓。
在一個實施例中，第一電晶體及第二電晶體可被控制或被配置成讀取由所述一組記憶胞中的記憶胞所儲存的資料。舉例而言，在讀取階段中的第三時間週期期間，可對第一電晶體進行禁能，同時對記憶胞的對應的電晶體進行致能。在一個實施例中，在讀取階段中的第三時間週期期間，位元線的電壓可根據由記憶胞進行程式化的資料而自第三電壓發生變化。舉例而言，若記憶胞所儲存的資料是第一邏輯狀態，則位元線的電壓可藉由對記憶胞的 對應的電晶體進行致能且對第一電晶體進行禁能而使電壓由第三電壓位準處逐漸增大。舉例而言，若由記憶胞所儲存的資料是第二邏輯狀態，則位元線的電壓可藉由對記憶胞的對應的電晶體進行致能且對第一電晶體進行禁能而使電壓由第三電壓位準處逐漸減小。在一個實施例中，第二電晶體可根據位元線電壓的變化而傳導電流。因此，可藉由偵測流經第二電晶體的電流來確定由記憶胞進行程式化的資料。
其優點在於，所揭露的記憶體裝置可以一種面積可高效利用(area efficient)的方式來實施。在一些情形中，包括動態隨機存取記憶體(dynamic random access memory，DRAM)記憶胞的記憶體裝置可包括用於對資料進行程式化及讀取的複雜電路。所揭露的記憶體裝置實施第一電晶體及第二電晶體，所述第一電晶體包括耦合至一組記憶胞的位元線的源極/汲極電極，所述第二電晶體包括耦合至所述位元線的閘極電極。藉由使用具有簡單配置的第一電晶體及第二電晶體，可免除用於對資料進行程式化或讀取的複雜電路。耦合至位元線的第一電晶體與第二電晶體可被實施為DRAM記憶胞中的同一類型的電晶體。因此，可在同一層中實施耦合至位元線及所述一組記憶胞的第一電晶體與第二電晶體。藉由在記憶胞的同一層中使用第一電晶體與第二電晶體，記憶體裝置可具有簡單配置且可以使用高效利用面積的方式來實施。
在一些實施例中，一或多個組件可被實施為一或多個電晶體。在本揭露中的電晶體被示出為具有某種類型(N型或P型)， 但實施例並非僅限於此。電晶體可為任何合適類型的電晶體，包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、雙極接面電晶體(bipolar junction transistor，BJT)、高壓電晶體、高頻電晶體、鰭式場效電晶體(FinFET)、具有凸起的源極/汲極的平面MOS電晶體、奈米片FET、奈米線FET或類似組件。此外，本文中所示或所述的一或多個電晶體可被實施為並聯連接的二或更多個電晶體。在一個實施例中，電晶體包括源極電極、汲極電極及閘極電極。根據施加至源極電極的電壓及施加至汲極電極的電壓，源極電極與汲極電極可互換。因此，源極電極或汲極電極在本文中可被稱為源極/汲極電極。
圖1是根據一個實施例的記憶體裝置100的圖式。在一些實施例中，記憶體裝置100包括記憶體控制器105及記憶陣列120。記憶陣列120可包括排列成二維或三維陣列的多個儲存電路或記憶胞125。每一記憶胞125可耦合至對應的字元線WL及對應的位元線BL。記憶體控制器105可根據電性訊號經由字元線WL及位元線BL將資料寫入記憶陣列120或自記憶陣列120讀取資料。在其他實施例中，記憶體裝置100包括較圖1中所示者更多、更少或不同的組件。
記憶陣列120是儲存資料的硬體組件。在一個實施例中，記憶陣列120被實施為半導體記憶體裝置。記憶陣列120包括多個儲存電路或記憶胞125。記憶陣列120包括各自在第一方向(例 如，X方向)上延伸的字元線WL0、WL1…WLJ以及各自在第二方向(例如，Y方向)上延伸的位元線BL0、BL1…BLK。字元線WL及位元線BL可為導電金屬或導電軌。在一種配置中，每一記憶胞125耦合至對應的字元線WL及對應的位元線BL，並且可根據流經對應的字元線WL及對應的位元線BL的電壓或電流而進行操作。在一些實施例中，每一位元線包括耦合至沿第二方向(例如，Y方向)設置的一組記憶胞125中的一或多個記憶胞125的位元線BL、位元線BLB。位元線BL、位元線BLB可接收及/或提供差分訊號。每一記憶胞125可包括揮發性記憶體、非揮發性記憶體或其組合。在一些實施例中，每一記憶胞125被實施為動態隨機存取記憶體(DRAM)胞元或其他類型的記憶胞。在一些實施例中，記憶陣列120包括附加的線(例如，選擇線、參考線、參考控制線(reference control lines)、電源軌(power rails)等)。
記憶體控制器105是對記憶陣列120的操作進行控制的硬體組件。在一些實施例中，記憶體控制器105包括位元線控制器112、字元線控制器114以及時序控制器110。位元線控制器112、字元線控制器114及時序控制器110可被實施為邏輯電路、類比電路或其組合。在一種配置中，字元線控制器114是經由記憶陣列120的一或多個字元線WL來提供電壓或電流的電路，且位元線控制器112是經由記憶陣列120的一或多個位元線BL來提供或感測電壓或電流的電路。在一種配置中，時序控制器110是提供控制訊號或時脈訊號以使位元線控制器112的操作與字元線控 制器114的操作同步的電路。在一些實施例中，時序控制器110被實施為或包括處理器及儲存指令的非暫時性電腦可讀取媒體，當由處理器執行時，所述指令使所述處理器執行本文中所闡述的時序控制器110或記憶體控制器105中的一或多個功能。位元線控制器112可耦合至記憶陣列120的位元線BL，且字元線控制器114可耦合至記憶陣列120的字元線WL。在一些實施例中，記憶體控制器105包括較圖1中所示者更多、更少或不同的組件。
在一個實例中，時序控制器110可產生控制訊號以協調位元線控制器112的操作與字元線控制器114的操作。在一種方式中，為將資料寫入記憶胞125，時序控制器110可使字元線控制器114經由耦合至記憶胞125的字元線WL將電壓或電流施加至記憶胞125，且可使位元線控制器112經由耦合至記憶胞125的位元線BL將對應於欲儲存的資料的電壓或電流施加至記憶胞125。在一種實施方式中，為了自記憶胞125中讀取資料，時序控制器110可使字元線控制器114經由耦合至記憶胞125的字元線WL將電壓或電流施加至記憶胞125，且可使位元線控制器112經由耦合至記憶胞125的位元線BL來感測與由記憶胞125所儲存的資料對應的電壓或電流。
圖2示出根據一些實施例的包括示例性記憶陣列120及用於對由記憶陣列120所儲存的資料進行程式化及讀取的電路(例如，驅動器電路250、感測器280、位元線選擇電晶體T1及位元線感測電晶體T2)的記憶體裝置100的一部分200的示意性方塊 圖。在一些實施例中，用於對資料進行程式化及讀取的電路(例如，驅動器電路250、感測器280、位元線選擇電晶體T1及位元線感測電晶體T2)中的一些電路可被實施為記憶體控制器105的一部分。舉例而言，驅動器電路250及感測器280可被實施為位元線控制器112或記憶體控制器105的一部分。在一些實施例中，電路(例如，驅動器電路250、感測器280、位元線選擇電晶體T1及位元線感測電晶體T2)中的一些電路可與記憶陣列120一起實施。舉例而言，位元線選擇電晶體T1及位元線感測電晶體T2可與記憶陣列120一起實施或者作為記憶陣列120的一部分來實施。
在一些實施例中，記憶陣列120包括多組記憶胞125。在一種配置中，所述多組記憶胞125可連接至共用選擇線SL。在一種配置中，每一組記憶胞125可連接至對應的位元線BL。舉例而言，第一組記憶胞125可連接於位元線BL0與共用選擇線SL之間，而第二組記憶胞125可連接於位元線BL1與共用選擇線SL之間。在一種配置中，不同組記憶胞125中的記憶胞125可連接至對應的字元線WL。舉例而言，不同組記憶胞125中的第一列中的記憶胞125可耦合至字元線WL0，而不同組記憶胞125中的第二列中的記憶胞125可耦合至字元線WL1。
在一種配置中，每一記憶胞125可為DRAM記憶胞。每一記憶胞125可包括致能電晶體222及儲存組件228。致能電晶體222可為BJT、MOSFET、FinFET、閘極全環繞式場效電晶體(gate-all-around field effect transistor，GAAFET)或任何電晶體。致能電 晶體222可為N型電晶體。儲存組件228的實例包括電容器、電阻器或可儲存資料的任何組件。在一種配置中，致能電晶體222與儲存組件228彼此串聯耦合於對應的位元線BL與共用選擇線SL之間。舉例而言，致能電晶體222包括耦合至對應的位元線BL的源極電極、耦合至對應的字元線WL的閘極電極、以及耦合至儲存組件的第一端的汲極電極。儲存組件的第二端可耦合至共用選擇線SL。在此種配置中，致能電晶體222可根據施加至字元線WL的電壓而被致能或禁能。舉例而言，因應於字元線WL具有致能電壓(例如，VDD或高於VDD)，致能電晶體222可被致能。當致能電晶體222被致能時，儲存組件228的第一端可電性耦合至位元線BL。舉例而言，因應於字元線WL具有禁能電壓(例如，0伏(V)或低於0伏)，致能電晶體222可被禁能。當致能電晶體222被禁能時，儲存組件228的第一端可與位元線BL進行電性解耦(electrically decoupled)。
驅動器電路250是可向位元線BL施加電壓的電路或組件。在一些實施例中，驅動器電路250可由能夠實行本文中所闡述的驅動器電路250的功能的不同組件來代替。在一些實施例中，驅動器電路250可產生與將由記憶胞125儲存的資料對應的電壓。舉例而言，驅動器電路250可產生第一電壓(例如，VDD或1伏)來對記憶胞125進行程式化以儲存第一邏輯狀態。舉例而言，驅動器電路250可產生低於第一電壓的第二電壓(例如，0伏)來對記憶胞125進行程式化以儲存第二邏輯狀態。舉例而言，驅動器 電路250可產生介於第一電壓與第二電壓之間的第三電壓(例如，½VDD或0.5伏)以保留由記憶胞125所儲存的資料。由驅動器電路250所產生的電壓可經由位元線選擇電晶體T1施加至位元線BL以使一或多個記憶胞125儲存或保留資料或者將所述一或多個記憶胞125配置成儲存或保留資料。
位元線選擇電晶體T1是可將對應的位元線BL電性耦合至驅動器電路250的電路或組件。在一個實施例中，記憶體裝置100包括多個位元線選擇電晶體T1，其中每一位元線選擇電晶體T1可耦合於對應的位元線BL與對應的驅動器電路250之間。圖2中示出耦合至位元線BL0的位元線選擇電晶體T1，且為簡潔起見，並未示出用於其他位元線BL的其他位元線選擇電晶體。在一些實施例中，位元線選擇電晶體T1可由能夠實行本文中所闡述的位元線選擇電晶體T1的功能的不同組件來代替。位元線選擇電晶體T1可為BJT、MOSFET、FinFET、GAAFET或任何電晶體。位元線選擇電晶體T1可為N型電晶體。位元線選擇電晶體T1與致能電晶體222可為同一類型，使得可在單一層中藉由相同的製作製程來實施記憶陣列120及位元線選擇電晶體T1。在一種配置中，位元線選擇電晶體T1包括耦合至驅動器電路250的第一源極/汲極電極、耦合至位元線BL的第二源極/汲極電極、以及耦合至控制器(例如，記憶體控制器105)以接收位元線選擇控制訊號215的閘極電極。在此種配置中，位元線選擇電晶體T1可根據位元線選擇控制訊號215而被致能或禁能。舉例而言，因應於位元線選 擇控制訊號215具有致能電壓(例如，VDD或高於VDD)，位元線選擇電晶體T1可被致能。當位元線選擇電晶體T1被致能時，驅動器電路250可電性耦合至位元線BL，使得驅動器電路250可向位元線BL施加電壓。舉例而言，因應於位元線選擇控制訊號215具有禁能電壓(例如，0伏或低於0伏)，位元線選擇電晶體T1可被禁能。當位元線選擇電晶體T1被禁能時，驅動器電路250可自位元線BL電性解耦，使得來自驅動器電路250的電壓無法被施加至位元線BL。
位元線感測電晶體T2是可感測位元線BL處的電壓的電路或組件。在一個實施例中，記憶體裝置100包括多個位元線感測電晶體T2，其中每一位元線感測電晶體T2可耦合於對應的位元線BL與感測器280之間。圖2中示出耦合至位元線BL0的位元線感測電晶體T2，且為簡潔起見，並未示出用於其他位元線BL的其他位元線感測電晶體。在一些實施例中，位元線感測電晶體T2可由能夠實行本文中所闡述的位元線感測電晶體T2的功能的不同組件來代替。位元線感測電晶體T2可為BJT、MOSFET、FinFET、GAAFET或任何電晶體。位元線感測電晶體T2可為N型電晶體。位元線選擇電晶體T1、位元線感測電晶體T2與致能電晶體222可為同一類型，使得可在單一層中藉由相同的製作製程來實施記憶陣列120、位元線選擇電晶體T1與位元線感測電晶體T2。在一種配置中，位元線感測電晶體T2包括耦合至位元線BL的閘極電極及耦合至感測器280的第一源極/汲極電極。位元線感 測電晶體T2的第二源極/汲極電極可耦合至提供接地電壓(例如，0伏)的金屬軌。感測器280可為電流感測器或電壓感測器。在此種配置中，位元線感測電晶體T2可根據位元線BL的電壓而傳導電流。因此，藉由根據由記憶胞125所儲存的資料而設置或調整位元線BL的電壓，位元線感測電晶體T2可傳導與所儲存的資料對應的電流。此外，感測器280可偵測流經位元線感測電晶體T2的電流以確定由記憶胞125所儲存的資料。
其優點在於，所揭露的記憶體裝置100可以使用高效利用面積的方式來實施。在一些情形中，包括DRAM記憶胞(例如，記憶胞125)的記憶體裝置可包括用於對資料進行程式化及讀取的複雜電路。所揭露的記憶體裝置100為位元線BL實施具有簡單配置的位元線選擇電晶體T1及位元線感測電晶體T2。藉由實施位元線選擇電晶體T1及位元線感測電晶體T2，可免除用於對資料進行程式化或讀取的複雜電路。在一個實施例中，位元線選擇電晶體T1、位元線感測電晶體T2與記憶胞125的致能電晶體222可為同一類型。因此，可在同一層中藉由相同的製作製程來實施位元線選擇電晶體T1、位元線感測電晶體T2與記憶胞125的致能電晶體222。藉由在記憶胞125的同一層中實施位元線選擇電晶體T1與位元線感測電晶體T2，記憶體裝置100可具有簡單的配置且可以面積高效的方式來實施。
圖3示出根據一些實施例的對記憶體裝置100進行操作的時序圖300。時序圖300包括電壓波形310、電壓波形320、電 壓波形330。電壓波形310示出自驅動器電路250輸出的電壓。電壓波形320示出連接至所選記憶胞125的字元線WL的電壓。電壓波形330示出位元線選擇控制訊號215的向耦合至所選記憶胞125的位元線選擇電晶體T1的閘極電極施加的電壓。在一種方式中，記憶體裝置100分四個階段進行操作：初始化階段、程式化階段(寫入階段)、保持階段及讀取階段。
在第一時間週期期間的初始化階段中，驅動器電路250可產生接地電壓(或0伏)。在初始化階段中，位元線控制器112可向選擇線SL施加參考電壓(例如，½VDD或0.5伏)。在初始化階段中，字元線控制器114可產生致能電壓325(例如，VDD或高於VDD)，且可向耦合至所選記憶胞125中的致能電晶體222的閘極電極的字元線WL施加致能電壓325。因應於致能電壓325，所選記憶胞125中的致能電晶體222可被致能，以將所選記憶胞125的儲存組件228電性耦合至位元線BL。在初始化階段中，記憶體控制器105或時序控制器110可產生致能電壓335(例如，VDD或高於VDD)，且可向耦合至所選記憶胞125的位元線選擇電晶體T1的閘極電極施加致能電壓335。因應於致能電壓335，耦合至所選記憶胞125的位元線選擇電晶體T1可被致能，以將驅動器電路250電性耦合至與所選記憶胞125耦合的位元線BL。因此，自驅動器電路250輸出的接地電壓(或0伏)可經由位元線選擇電晶體T1及所選記憶胞125的致能電晶體222而施加至所選記憶胞125的儲存組件228。藉由向所選記憶胞125的儲存組件 228施加接地電壓(或0伏)，所選記憶胞125的儲存組件228可被初始化或放電。在一些實施例中，可藉由向耦合至一組記憶胞125中的致能電晶體222的閘極電極的字元線WL施加致能電壓325(例如，VDD或高於VDD)而同時對所述一組記憶胞125實行初始化。
在初始化階段的第一時間週期之後的第二時間週期期間的程式化階段中，驅動器電路250可產生對應於欲儲存的資料的電壓。舉例而言，驅動器電路250可產生第一電壓(例如，VDD或1伏)以對所選記憶胞125進行程式化來儲存第一邏輯狀態。舉例而言，驅動器電路250可產生低於第一電壓的第二電壓(例如，0伏)以對所選記憶胞125進行程式化來儲存第二邏輯狀態。在程式化階段中，位元線控制器112可向選擇線SL施加參考電壓(例如，½VDD或0.5伏)。在程式化階段中，字元線控制器114可產生致能電壓325(例如，VDD或高於VDD)，且可向耦合至所選記憶胞125中的致能電晶體222的閘極電極的字元線WL施加致能電壓325。因應於致能電壓325，所選記憶胞125中的致能電晶體222可被致能，以將所選記憶胞125的儲存組件228電性耦合至位元線BL。在程式化階段中，字元線控制器114可產生禁能電壓328(例如，0伏或低於0伏)，且可向耦合至所述一組記憶胞125中的未被選擇的記憶胞125中的致能電晶體222的閘極電極的字元線WL施加禁能電壓328。因應於禁能電壓328，未被選擇的記憶胞125中的致能電晶體222可被禁能來將未被選擇的記 憶胞125的儲存組件228自位元線BL電性解耦以防止未被選擇的記憶胞125被程式化。在程式化階段中，記憶體控制器105或時序控制器110可產生致能電壓335(例如，VDD或高於VDD)，且可向耦合至所選記憶胞125的位元線選擇電晶體T1的閘極電極施加致能電壓335。因應於致能電壓335，耦合至所選記憶胞125的位元線選擇電晶體T1可被致能，以將驅動器電路250電性耦合至與所選記憶胞125耦合的位元線BL。因此，自驅動器電路250輸出的電壓可經由位元線選擇電晶體T1及所選記憶胞125的致能電晶體222而施加至所選記憶胞125的儲存組件228。藉由施加與欲儲存於儲存組件228的資料對應的電壓，儲存組件228可儲存對應於所施加電壓的電荷。
在用於程式化階段的第二時間週期之後的第三時間週期期間的保持階段中，驅動器電路250可產生介於第一電壓(例如，VDD或1伏)與第二電壓(例如，0伏)之間的參考電壓(例如，½VDD或0.5伏)。在保持階段中，位元線控制器112可向選擇線SL施加參考電壓(例如，½VDD或0.5伏)。在一個實施例中，對一組記憶胞125實行資料保留，使得可不對所述一組記憶胞125中的各別記憶胞125的資料實行程式化或讀取。在保持階段中，字元線控制器114可產生禁能電壓328(例如，0伏或低於0伏)，且可向耦合至一組記憶胞125中的致能電晶體222的閘極電極的字元線WL施加禁能電壓328。因應於禁能電壓328，所述一組記憶胞125中的致能電晶體222可被禁能，以將所述一組記 憶胞125的儲存組件228與位元線BL電性解耦。在保持階段中，記憶體控制器105或時序控制器110可產生致能電壓335(例如，VDD或高於VDD)，且可向耦合至所述一組記憶胞125的位元線選擇電晶體T1的閘極電極施加致能電壓335。因應於致能電壓335，耦合至所述一組記憶胞125的位元線選擇電晶體T1可被致能，以將驅動器電路250電性耦合至位元線BL。因此，自驅動器電路250輸出的參考電壓315可被施加至位元線BL，但不被施加至所述一組記憶胞125的儲存組件228。因此，位元線BL可被預充電成具有參考電壓(例如，½VDD或0.5伏)，同時所述一組記憶胞125可保留經程式化或所儲存的資料。
在用於保持階段的第三時間週期之後的第四時間週期期間的讀取階段中，驅動器電路250可產生參考電壓(例如，½VDD或0.5伏)或接地電壓(例如，0伏)。在讀取階段中，位元線控制器112可向選擇線SL施加參考電壓(例如，½VDD或0.5伏)。在讀取階段中，字元線控制器114可產生致能電壓325(例如，VDD或高於VDD)，且可向耦合至所選記憶胞125中的致能電晶體222的閘極電極的字元線WL施加致能電壓325。因應於致能電壓325，所選記憶胞125中的致能電晶體222可被致能，以將所選記憶胞125的儲存組件228電性耦合至位元線BL。在讀取階段中，字元線控制器114可產生禁能電壓328(例如，0伏或低於0伏)，且可向耦合至所述一組記憶胞125中的未被選擇的記憶胞125中的致能電晶體222的閘極電極的字元線WL施加禁能電壓328。因 應於禁能電壓328，未被選擇的記憶胞125中的致能電晶體222可被禁能來將未被選擇的記憶胞125的儲存組件228自位元線BL電性解耦以防止未被選擇的記憶胞125放電。在讀取階段中，記憶體控制器105或時序控制器110可產生禁能電壓338(例如，0伏或低於0伏)，且可向耦合至所選記憶胞125的位元線選擇電晶體T1的閘極電極施加禁能電壓338。因應於禁能電壓338，位元線選擇電晶體T1可被禁能，以將驅動器電路250與位元線BL電性解耦。因此，無法向所選記憶胞125的儲存組件228施加自驅動器電路250輸出的電壓，且所選記憶胞125的儲存組件228可根據所儲存的資料進行放電。在一個實施例中，可根據由所選記憶胞125所儲存的資料來改變或調節位元線BL的電壓。舉例而言，若所選記憶胞125儲存第一邏輯狀態，則位元線BL的電壓可變為高於參考電壓(例如，½VDD或0.5伏)。舉例而言，若所選記憶胞125儲存第二邏輯狀態，則位元線BL的電壓可變為低於參考電壓(例如，½VDD或0.5伏)。位元線感測電晶體T2可偵測位元線BL的電壓變化，且傳導與位元線BL的電壓對應的量的電流。感測器280可偵測流經位元線感測電晶體T2的電流，且確定由所選記憶胞125所儲存的資料。在讀取階段中讀取由一組記憶胞所儲存的資料以後，可在初始化階段中重置所述一組記憶胞125，且可對所述一組記憶胞125進行重新程式化。
圖4示出根據一些實施例的實例性記憶陣列120及用於對由記憶陣列120所儲存的資料進行程式化及讀取的電路(例如， 驅動器電路250、感測器280、位元線選擇電晶體T1、位元線感測電晶體T2及負載電晶體T3)的一部分400的示意性方塊圖。除負載電晶體T3耦合至位元線感測電晶體T2的汲極電極且位元線感測電晶體T2的源極電極耦合至提供接地電壓(例如，0伏)的金屬軌以外，圖4中所示的示意性方塊圖類似於圖2中的示意性方塊圖。因此，為簡潔起見，本文中不再對其重複部分予以贅述。
在一種配置中，負載電晶體T3是可充當電阻性負載(resistive load)的電路或組件。在一些實施例中，負載電晶體T3可由能夠實行本文中所闡述的負載電晶體T3的功能的不同組件(例如，電阻器或不同的電晶體)來代替。負載電晶體T3可為BJT、MOSFET、FinFET、GAAFET或任何電晶體。負載電晶體T3可為N型電晶體。位元線選擇電晶體T1、位元線感測電晶體T2、負載電晶體T3與致能電晶體222可為同一類型，使得可在單一層中藉由相同的製作製程來實施記憶陣列120、位元線選擇電晶體T1、位元線感測電晶體T2與負載電晶體T3。在一種配置中，負載電晶體T3包括耦合至位元線感測電晶體T2的汲極電極的源極電極、耦合至負載電晶體T3的汲極電極的閘極電極、以及耦合至提供供應電壓(例如，VDD)的金屬軌的汲極電極。在此種配置中，電晶體T3可根據流經位元線感測電晶體T2的電流而作為二極體進行運作，以提供電阻性負載並在位元線感測電晶體T2的汲極處產生電壓。在本實施例中，感測器280可被實施為電壓感測器。藉由產生與流經位元線感測電晶體T2的電流對應的電壓，可使用簡單的 邏輯電路而非複雜的電流感測器來實施感測器280。
圖5示出根據一些實施例的記憶體裝置100的實例性層500。在一些實施例中，記憶體裝置100形成於兩個層510、520中。在一個實施方式中，層510包括記憶陣列120，而層520包括用於對記憶陣列120進行操作的電路(例如，記憶體控制器105)。在一個實施例中，可在具有記憶陣列120的層510中實施位元線選擇電晶體T1、位元線感測電晶體T2、負載電晶體T3或其任意組合。藉由在記憶陣列120的同一層中實施如以上關於圖2或圖4所闡述的位元線選擇電晶體T1、位元線感測電晶體T2及/或負載電晶體T3，在層520中對記憶陣列120進行操作的電路(例如，記憶體控制器105)可被簡化並形成於層510之下以達成面積能效(area efficiency)。
圖6是示出根據一些實施例的對記憶體裝置(例如，記憶體裝置100)進行程式化的方法600的流程圖。在一些實施例中，方法600由控制器(例如，記憶體控制器105)來實行。在一些實施例中，方法600由其他實體來實行。在一些實施例中，方法600在程式化階段中實行。在一些實施例中，方法600包括較圖6中所示者更多、更少或不同的步驟。在一些實施例中，可以不同於圖6中所示的次序來實行方法600。
在一種方式中，控制器自一組記憶胞125選擇記憶胞125以進行程式化(610)。所述一組記憶胞125可為DRAM記憶胞。所述一組記憶胞125中的每一記憶胞125可包括串聯耦合於 位元線BL與選擇線SL之間的對應的致能電晶體222與對應的儲存組件228(例如，電容器)。所選記憶胞125的閘極電極可耦合至字元線WL，所述字元線WL可耦合至另一組記憶胞125中的記憶胞125的閘極電極。所述另一組記憶胞125的每一記憶胞125可包括串聯耦合於另一位元線BL與選擇線SL之間的對應的致能電晶體222與對應的儲存組件228(例如，電容器)。
在一種方式中，控制器對耦合至所選記憶胞125的位元線選擇電晶體T1進行致能(620)。在一個實例中，第一位元線選擇電晶體T1可耦合至第一位元線BL，所述第一位元線BL耦合至包括所選記憶胞125的第一組記憶胞125，且第二位元線選擇電晶體T1可耦合至第二位元線BL，所述第二位元線BL耦合至不包括所選記憶胞125的第二組記憶胞125。控制器可向第一位元線選擇電晶體T1的閘極電極施加致能電壓(例如，致能電壓335)，使得第一位元線選擇電晶體T1可被致能。控制器可向第二位元線選擇電晶體T1的閘極電極施加禁能電壓(例如，禁能電壓338)，使得第二位元線選擇電晶體T1可被禁能。
在一種方式中，控制器對所選記憶胞125中的致能電晶體222進行致能(630)。控制器可向所選記憶胞125中的致能電晶體222的閘極電極施加致能電壓(例如，致能電壓325)，使得所選記憶胞125中的致能電晶體222可被致能。控制器可向所述一組記憶胞125中的未被選擇的記憶胞125中的致能電晶體222的閘極電極施加禁能電壓(例如，禁能電壓328)，使得未被選擇 的記憶胞125中的致能電晶體222可被禁能。
在一種方式中，控制器經由位元線選擇電晶體T1向所選記憶胞125施加資料電壓(640)。舉例而言，控制器可產生第一電壓(例如，VDD或1伏)作為資料電壓來對所選記憶胞125進行程式化以儲存第一邏輯狀態。舉例而言，控制器可產生第二電壓(例如，0伏)作為資料電壓來對所選記憶胞125進行程式化以儲存第二邏輯狀態。藉由在步驟620中對位元線選擇電晶體T1進行致能，控制器可向耦合至所選記憶胞125的位元線BL施加資料電壓。此外，藉由在步驟630中對所選記憶胞125中的致能電晶體222進行致能，可向所選記憶胞125中的儲存組件228施加資料電壓，使得儲存組件228可被充電或程式化。
圖7是示出根據一些實施例的保留由記憶體裝置(例如，記憶體裝置100)所儲存的資料的方法700的流程圖。在一些實施例中，方法700由控制器(例如，記憶體控制器105)來實行。在一些實施例中，方法700由其他實體來實行。在一些實施例中，方法700在保持階段中實行。在一些實施例中，方法700包括較圖7中所示者更多、更少或不同的步驟。在一些實施例中，可以不同於圖7中所示的次序來實行方法700。
在一種實施例中，控制器選擇一組記憶胞125以進行資料保留(710)。在一個實施例中，對一組記憶胞125實行資料保留，使得可不對所述一組記憶胞125中的各別記憶胞125的資料實行程式化或讀取。
在一種實施例中，控制器對所述一組記憶胞125中的致能電晶體222進行禁能(720)。控制器可向所述一組記憶胞125中的致能電晶體222的閘極電極施加禁能電壓(例如，禁能電壓328)，使得所述一組記憶胞125中的致能電晶體222可被禁能。
在一種實施例中，控制器對耦合至所述一組記憶胞125的位元線選擇電晶體T1進行致能(730)。控制器可向位元線選擇電晶體T1的閘極電極施加致能電壓(例如，致能電壓335)，使得位元線選擇電晶體T1可被致能。
在一種實施例中，控制器經由位元線選擇電晶體T1向位元線BL施加參考電壓(例如，½VDD或0.5伏)(740)。參考電壓可介於與第一邏輯狀態對應的第一電壓(例如，VDD或1伏)與和第二邏輯狀態對應的第二電壓(例如，GND或0伏)之間。由於位元線選擇電晶體T1在步驟730中被致能，因此可經由位元線選擇電晶體T1向位元線BL施加參考電壓，且位元線BL可被預充電成具有參考電壓(例如，½VDD或0.5伏)。同時，由於所述一組記憶胞125中的致能電晶體222在步驟720中被禁能，因此所述一組記憶胞125的儲存組件228可與位元線BL電性解耦。因此，參考電壓無法被施加至所述一組記憶胞125的儲存組件228，藉此使得所述一組記憶胞125能夠維持資料。
圖8是示出根據一些實施例的讀取由記憶體裝置(例如，記憶體裝置100)所儲存的資料的方法800的流程圖。在一些實施例中，方法800由控制器(例如，記憶體控制器105)來實行。在 一些實施例中，方法800由其他實體來實行。在一些實施例中，方法800在讀取階段中實行。在一些實施例中，方法800包括較圖8中所示者更多、更少或不同的步驟。在一些實施例中，方法800可以不同於圖8中所示的次序來實行。
在一種實施例中，控制器自一組記憶胞125選擇記憶胞125以讀取資料(810)。
在一種實施例中，控制器對耦合至所選記憶胞125的位元線選擇電晶體T1進行禁能(820)。在一個實例中，控制器可向位元線選擇電晶體T1的閘極電極施加禁能電壓(例如，禁能電壓338)，使得第一位元線選擇電晶體T1可被禁能。控制器可向另一位元線選擇電晶體T1的閘極電極施加致能電壓(例如，致能電壓335)，使得另一位元線選擇電晶體T1可被致能。
在一種實施例中，控制器對所選記憶胞125中的致能電晶體222進行致能(830)。控制器可向所選記憶胞125中的致能電晶體222的閘極電極施加致能電壓(例如，致能電壓325)，使得所選記憶胞125中的致能電晶體222可被致能。控制器可向所述一組記憶胞125中的未被選擇的記憶胞125中的致能電晶體222的閘極電極施加禁能電壓(例如，禁能電壓328)，使得未被選擇的記憶胞125中的致能電晶體222可被禁能。
在一種實施例中，控制器確定由所選記憶胞所儲存的資料(840)。在一個實施例中，藉由在步驟820中對位元線選擇電晶體T1進行禁能且在步驟830中對所選記憶胞125的致能電晶體 222進行致能，可根據由所選記憶胞125所儲存的資料來改變或調節位元線BL的電壓。舉例而言，若所選記憶胞125儲存第一邏輯狀態，則位元線BL的電壓可變為高於參考電壓(例如，½VDD或0.5伏)。舉例而言，若所選記憶胞125儲存第二邏輯狀態，則位元線BL的電壓可變為低於參考電壓(例如，½VDD或0.5伏)。在一種配置中，位元線BL耦合至位元線感測電晶體T2的閘極電極。因此，位元線感測電晶體T2可偵測位元線BL的電壓變化，且傳導與位元線BL的電壓對應的量的電流。感測器280可偵測流經位元線感測電晶體T2的電流，且根據流經位元線感測電晶體T2的電流來確定由所選記憶胞125所儲存的資料。
其優點在於，所揭露的記憶體裝置100可以使用高效面積利用率的方式來實施。在一些情形中，包括DRAM記憶胞(例如，記憶胞125)的記憶體裝置可包括用於對資料進行程式化及讀取的複雜電路。所揭露的記憶體裝置100為位元線BL實施具有簡單配置的位元線選擇電晶體T1及位元線感測電晶體T2。藉由實施位元線選擇電晶體T1及位元線感測電晶體T2，可免除用於對資料進行程式化或讀取的複雜電路。在一個實施例中，位元線選擇電晶體T1、位元線感測電晶體T2與記憶胞125的致能電晶體222可為同一類型。因此，可在同一層(例如，510)中藉由相同的製作製程來實施位元線選擇電晶體T1、位元線感測電晶體T2與記憶胞125的致能電晶體222。藉由在記憶胞125的同一層中實施位元線選擇電晶體T1與位元線感測電晶體T2，記憶體裝置100可 具有簡單的配置且可以高效面積利用率的方式來實施。
現在參照圖9，根據本揭露的一些實施例示出計算系統900的實例性方塊圖。計算系統900可被電路或佈局設計者用於積體電路設計。在本文中所使用的「電路」是電性組件(例如，電阻器、電晶體、開關、電池、電感器或被配置用於實施期望功能的其他類型的半導體裝置)的內連線。計算系統900包括與記憶體裝置910相關聯的主機裝置(host device)905。主機裝置905可被配置成自一或多個輸入裝置915接收輸入，並向一或多個輸出裝置920提供輸出。主機裝置905可被配置成分別經由適當的介面925A、925B及925C與記憶體裝置910、輸入裝置915及輸出裝置920進行通訊。計算系統900可在例如以下各種計算裝置中實施：電腦(例如，桌上型電腦、膝上型電腦、伺服器、資料中心等)、平板電腦、個人數位助理、行動裝置、其他手持或可攜式裝置、或適於使用主機裝置905來實行示意性設計及/或佈局設計的任何其他計算單元。
輸入裝置915可包括例如以下各種輸入技術中的任一者：鍵盤、紀錄針(stylus)、觸控螢幕、滑鼠、軌跡球、小鍵盤、麥克風、語音辨識、動作辨識、遙控器、輸入埠、一或多個按鈕、撥號盤(dial)、操縱桿以及與主機裝置905相關聯且使外部源(例如，使用者(例如，電路或佈局設計者))能夠將資訊(例如，資料)輸入至主機裝置中並向主機裝置發送指令的任何其他輸入周邊(input peripheral)。類似地，輸出裝置920可包括各種輸出技術， 例如外部記憶體、列印機、揚聲器、顯示器、麥克風、發光二極體、耳機、視訊裝置以及被配置成自主機裝置905接收資訊(例如，資料)的任何其他輸出周邊(output peripheral)。輸入至主機裝置905及/或自主機裝置輸出的「資料」可包括多種文本資料、電路資料、訊號資料、半導體裝置資料、圖形資料、其組合、或者適於使用計算系統900進行處理的其他類型的類比及/或數位資料中的任一者。
主機裝置905包括一或多個處理單元/處理器(例如，中央處理單元(「Central Processing Unit，CPU」)核心930A…[930N)或者與所述一或多個處理單元/處理器相關聯。CPU核心930A…930N可被實施為專用積體電路(「Application Specific Integrated Circuit，ASIC」)、現場可程式化閘極陣列(「Field Programmable Gate Array，FPGA」)或任何其他類型的處理單元。CPU核心930A…930N中的每一者可被配置成執行用於執行主機裝置905的一或多個應用的指令。在一些實施例中，用於執行一或多個應用的指令及資料可儲存於記憶體裝置910內。主機裝置905亦可被配置成將運行所述一或多個應用的結果儲存於記憶體裝置910內。因此，主機裝置905可被配置成請求記憶體裝置910以實行各種操作。舉例而言，主機裝置905可請求記憶體裝置910以讀取資料、寫入資料、更新或刪除資料及/或實行管理或其他操作。主機裝置905可被配置成對其進行運行的一個此種應用可為標準單元應用935。標準單元應用935可為電腦輔助設計或電子設計自動化軟體套件的一部分，其可供主機裝置905的使用者用來對電路的標準胞元 進行使用、創建或修改。在一些實施例中，執行或運行標準單元應用935的指令可儲存於記憶體裝置910內。標準單元應用935可由CPU核心930A…930N中的一或多者使用來自記憶體裝置910的與標準單元應用相關聯的指令來執行。在一個實例中，標準單元應用935使得使用者能夠利用記憶體裝置100或記憶體裝置100的一部分的預先產生的示意性設計及/或佈局設計來輔助積體電路設計。在積體電路的佈局設計完成之後，可由製作設施根據佈局設計來製作例如包括記憶體裝置100或記憶體裝置100的任何部分的多個積體電路。
仍然參照圖9，記憶體裝置910包括被配置成自記憶陣列945讀取資料或將資料寫入記憶陣列945的記憶體控制器940。記憶陣列945可包括各種揮發性及/或非揮發性記憶體。舉例而言，在一些實施例中，記憶陣列945可包括「反及」快閃記憶體核心。在其他實施例中，記憶陣列945可包括「反或」快閃記憶體核心、靜態隨機存取記憶體(Static Random Access Memory，SRAM)核心、動態隨機存取記憶體(DRAM)核心、磁阻隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)核心、相變記憶體(Phase Change Memory，PCM)核心、電阻隨機存取記憶體(Resistive Random Access Memory，ReRAM)核心、3D XPoint記憶體核心、鐵電隨機存取記憶體(ferroelectric random-access memory，FeRAM)核心以及適用於記憶陣列內的其他類型的記憶體核心。記憶陣列945內的記憶體可由記憶體控制器940各別且 獨立地控制。換言之，記憶體控制器940可被配置成各別且獨立地與記憶陣列945內的每一記憶體進行通訊。藉由與記憶陣列945進行通訊，記憶體控制器940可被配置成因應於自主機裝置905接收的指令而自記憶陣列讀取資料或者將資料寫入記憶陣列。儘管被示出為記憶體裝置910的一部分，但在一些實施例中，記憶體控制器940可為主機裝置905的一部分或者計算系統900的另一組件的一部分，並且與記憶體裝置910相關聯。記憶體控制器940可被實施為軟體、硬體、韌體或其組合中的邏輯電路，以實行在本文中所闡述的功能。舉例而言，在一些實施例中，記憶體控制器940可被配置成在自主機裝置905接收到請求時，對儲存於記憶體裝置910的記憶陣列945中的與標準單元應用935相關聯的指令進行檢索。
應理解，在圖9中僅示出並闡述了計算系統900的一些組件。然而，計算系統900可包括其他組件，例如各種電池及電源、聯網介面、路由器、開關、外部記憶體系統、控制器等。一般而言，計算系統900可包括在實行在本文中所闡述的功能時所需要或被視為可取的各種硬體、軟體及/或韌體組件中的任一者。類似地，主機裝置905、輸入裝置915、輸出裝置920及包括記憶體控制器940及記憶陣列945的記憶體裝置910可包括被視為在實行在本文中闡述的功能時所必需或可取的其他硬體、軟體及/或韌體組件。
在本揭露的一個實施例中，揭露了一種記憶體裝置。在 一些實施例中，所述記憶體裝置包括記憶陣列。在一些實施例中，所述記憶陣列包括一組記憶胞。在一些實施例中，所述一組記憶胞中的每一者包括串聯連接於位元線與選擇線之間的對應的電晶體與對應的電容器。在一些實施例中，所述記憶體裝置包括第一電晶體以及第二電晶體。在一些實施例中，第一電晶體包括耦合至控制器的源極/汲極電極以及耦合至位元線的另一源極/汲極電極。在一些實施例中，第二電晶體包括耦合至位元線的閘極電極。在一些實施例中，所述第二電晶體被配置成傳導與由所述一組記憶胞中的記憶胞所儲存的資料對應的電流。
在一些實施例中，其中所述控制器用於：在程式化階段期間，對所述第一電晶體及所述記憶胞的對應的所述電晶體進行致能，以及在所述程式化階段期間，向所述第一電晶體的所述源極/汲極電極施加對應於所述資料的電壓。在一些實施例中，其中所述控制器用於：在讀取階段期間，對所述第一電晶體進行禁能，在所述讀取階段期間，對所述記憶胞的對應的所述電晶體進行致能，以及在所述讀取階段期間，根據流經所述第二電晶體的所述電流來確定由所述記憶胞所儲存的所述資料。在一些實施例中，其中所述控制器用於：在保持階段期間，對所述第一電晶體進行致能，在所述保持階段期間，對所述記憶胞的對應的所述電晶體進行禁能，以及在所述保持階段期間，向所述第一電晶體的所述源極/汲極電極施加對應於所述資料的另一電壓。在一些實施例中，其中與所述資料的第一邏輯狀態對應的所述電壓是第一電壓，且其中與所述 資料的第二邏輯狀態對應的所述電壓是低於所述第一電壓的第二電壓。在一些實施例中，其中所述另一電壓介於所述第一電壓與所述第二電壓之間。在一些實施例中，其中所述一組記憶胞、所述第一電晶體及所述第二電晶體形成於第一層中，且其中所述控制器形成於第二層中。在一些實施例中，其中所述記憶陣列更包括另一組記憶胞，所述另一組記憶胞中的每一者包括彼此串聯連接於另一位元線與所述選擇線之間的對應的電晶體與對應的電容器，所述記憶體裝置更包括：第三電晶體，包括：源極/汲極電極，耦合至所述控制器，以及另一源極/汲極電極，耦合至所述另一位元線；以及第四電晶體，包括耦合至所述另一位元線的閘極電極，所述第四電晶體用於傳導與由所述另一組記憶胞中的另一記憶胞所儲存的另一資料對應的電流。在一些實施例中，其中所述記憶胞的對應的所述電晶體的閘極電極與所述另一記憶胞的對應的所述電晶體的閘極電極耦合至字元線。在一些實施例中，其中所述一組記憶胞中的每一記憶胞皆為動態隨機存取記憶胞。
在本揭露的另一實施例中，揭露了一種記憶體裝置。在一些實施例中，所述記憶體裝置包括控制器。在一些實施例中，所述記憶體裝置包括第一組記憶胞，所述第一組記憶胞包括並聯耦合於第一位元線與選擇線之間的第一記憶胞與第二記憶胞。在一些實施例中，所述記憶體裝置包括第二組記憶胞，所述第二組記憶胞包括並聯耦合於第二位元線與選擇線之間的第三記憶胞與第四記憶胞。在一些實施例中，所述記憶體裝置包括耦合至第一記憶胞 及第三記憶胞的第一字元線。在一些實施例中，所述記憶體裝置包括耦合至第二記憶胞及第四記憶胞的第二字元線。在一些實施例中，所述記憶體裝置包括耦合於控制器與第一位元線之間的第一電晶體。在一些實施例中，所述記憶體裝置包括包含耦合至第一位元線的閘極電極的第二電晶體。在一些實施例中，所述記憶體裝置包括耦合於控制器與第二位元線之間的第三電晶體。在一些實施例中，所述記憶體裝置包括包含耦合至第二位元線的閘極電極的第四電晶體。
在一些實施例中，其中為藉由所述第一記憶胞對資料進行程式化，所述控制器用於對所述第一電晶體進行致能以經由所述第一電晶體向所述第一位元線施加對應於所述資料的電壓，同時向所述第一字元線施加第一電壓，且向所述第二字元線施加第二電壓。在一些實施例中，其中為了讀取由所述第一記憶胞所儲存的所述資料，所述控制器用於對所述第一電晶體進行禁能，同時對所述第一字元線施加所述第一電壓，且對所述第二字元線施加所述第二電壓。在一些實施例中，其中為保留由所述第一記憶胞所儲存的所述資料，所述控制器用於對所述第一電晶體進行致能以對所述第一位元線施加另一電壓，同時對所述第一字元線及所述第二字元線施加所述第二電壓。在一些實施例中，其中與所述資料的第一邏輯狀態對應的所述電壓是第三電壓，且其中與所述資料的第二邏輯狀態對應的所述電壓是低於所述第三電壓的第四電壓。在一些實施例中，所述另一電壓介於所述第三電壓與所述第四電 壓之間。在一些實施例中，所述第一組記憶胞、所述第二組記憶胞、所述第一電晶體、所述第二電晶體、所述第三電晶體及所述第四電晶體形成於第一層中，且其中所述控制器形成於第二層中。
在本揭露的又一實施例中，揭露了一種對記憶體裝置進行操作的方法。在一些實施例中，所述方法包括由控制器在第一時間週期期間對第一電晶體進行致能以藉由一組記憶胞中的記憶胞對資料進行程式化。在一些實施例中，第一電晶體包括耦合至控制器的源極/汲極電極及耦合至位元線的另一源極/汲極電極。在一些實施例中，位元線耦合至所述一組記憶胞。在一些實施例中，所述一組記憶胞中的每一者包括串聯連接於位元線與選擇線之間的對應的電晶體與對應的電容器。在一些實施例中，位元線耦合至第二電晶體的閘極電極。在一些實施例中，所述方法包括由控制器在第一時間週期期間對記憶胞的對應的電晶體進行致能。在一些實施例中，所述方法包括由控制器在第一時間週期期間向第一電晶體的源極/汲極電極施加對應於資料的電壓。
在一些實施例中，所述的方法更包括：所述控制器在第二時間週期期間對所述第一電晶體進行禁能，以讀取由所述一組記憶胞中的所述記憶胞所儲存的所述資料；由所述控制器在所述第二時間週期期間對所述記憶胞的對應的所述電晶體進行致能；以及由所述控制器根據流經所述第二電晶體的電流來確定由所述記憶胞所儲存的所述資料。在一些實施例中，與所述資料的第一邏輯狀態對應的所述電壓是第一電壓，且其中與所述資料的第二邏 輯狀態對應的所述電壓是低於所述第一電壓的第二電壓，所述方法更包括：由所述控制器在第三時間週期期間對所述第一電晶體進行致能，以維持由所述記憶胞所儲存的所述資料；由所述控制器在所述第三時間週期期間向所述第一電晶體的所述源極/汲極電極施加第三電壓，所述第三電壓介於所述第一電壓與所述第二電壓之間；以及由所述控制器在所述第三時間週期期間對所述記憶胞的對應的所述電晶體進行禁能。
在一些實施例中，所述方法包括由控制器在第二時間週期期間對第一電晶體進行禁能，以讀取由所述一組記憶胞中的記憶胞所儲存的資料。在一些實施例中，所述方法包括由控制器在第二時間週期期間對記憶胞的對應的電晶體進行致能。在一些實施例中，所述方法包括由控制器根據流經第二電晶體的電流來確定由記憶胞所儲存的資料。
在一些實施例中，與資料的第一邏輯狀態對應的電壓是第一電壓，且與資料的第二邏輯狀態對應的電壓是低於第一電壓的第二電壓。在一些實施例中，所述方法包括由控制器在第三時間週期期間對第一電晶體進行致能，以維持由記憶胞所儲存的資料。在一些實施例中，所述方法包括由控制器在第三時間週期期間向第一電晶體的源極/汲極電極施加第三電壓。第三電壓可介於第一電壓與第二電壓之間。在一些實施例中，所述方法包括由控制器在第三時間週期期間對記憶胞的對應的電晶體進行禁能。第三時間週期可介於第一時間週期與第二時間週期之間。
用語「耦合」及其變化形式包括將兩個構件直接或間接地彼此接合。用語「電性耦合」及其變化形式包括藉由導電材料(例如，金屬或銅跡線)將兩個構件直接或間接地彼此接合。此種接合可為靜止的(例如，永久的或固定的)或可移動的(例如，可移除的或可釋放的)。此種接合可藉由以下方式來達成：所述兩個構件直接相互或彼此耦合，所述兩個構件使用單獨的中介構件相互耦合並且任何附加的中間構件相互耦合，或者所述兩個構件使用中介構件相互耦合且所述中介構件與所述兩個構件中的一者一體成型為單個整體。若「耦合」或其變化形式由附加用語進行修飾(例如，直接耦合)，則以上所提供的「耦合」的一般定義由所述附加用語的簡單語言含義進行修飾(例如，「直接耦合」意指兩個構件在無任何單獨的中介構件的情況下進行接合)，進而產生較以上所提供的「耦合」的一般定義窄的定義。此種耦合可為機械耦合、電性耦合或流體耦合。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、取代及變更。
120:記憶陣列
125:記憶胞
200:部分
215:位元線選擇控制訊號
222:致能電晶體
228:儲存組件
250:驅動器電路
280:感測器
BL0、BL1、BL2:位元線
SL:共用選擇線/選擇線
T1:位元線選擇電晶體/第一位元線選擇電晶體/第二位元線選擇電晶體
T2:位元線感測電晶體
WL0、WL1、WL2、WL3、WL4、WLJ:字元線

Claims (10)

  1. 一種記憶體裝置，包括：記憶陣列，包括一組記憶胞，所述一組記憶胞中的每一者包括串聯連接於位元線與選擇線之間的對應的電晶體與對應的電容器；第一電晶體，包括：源極/汲極電極，耦合至控制器，其中所述控制器包括位元線控制器以及字元線控制器，以及另一源極/汲極電極，耦合至所述位元線；以及第二電晶體，包括耦合至所述位元線的閘極電極，所述第二電晶體用於傳導與由所述一組記憶胞中的記憶胞所儲存的資料對應的電流。
  2. 如請求項1所述的記憶體裝置，其中所述控制器用於：在程式化階段期間，對所述第一電晶體及所述記憶胞的對應的所述電晶體進行致能，以及在所述程式化階段期間，向所述第一電晶體的所述源極/汲極電極施加對應於所述資料的電壓。
  3. 如請求項2所述的記憶體裝置，其中所述控制器用於：在讀取階段期間，對所述第一電晶體進行禁能， 在所述讀取階段期間，對所述記憶胞的對應的所述電晶體進行致能，以及在所述讀取階段期間，根據流經所述第二電晶體的所述電流來確定由所述記憶胞所儲存的所述資料。
  4. 如請求項2所述的記憶體裝置，其中所述控制器用於：在保持階段期間，對所述第一電晶體進行致能，在所述保持階段期間，對所述記憶胞的對應的所述電晶體進行禁能，以及在所述保持階段期間，向所述第一電晶體的所述源極/汲極電極施加對應於所述資料的另一電壓。
  5. 如請求項1所述的記憶體裝置，其中所述記憶陣列更包括另一組記憶胞，所述另一組記憶胞中的每一者包括彼此串聯連接於另一位元線與所述選擇線之間的對應的電晶體與對應的電容器，所述記憶體裝置更包括：第三電晶體，包括：源極/汲極電極，耦合至所述控制器，以及另一源極/汲極電極，耦合至所述另一位元線；以及第四電晶體，包括耦合至所述另一位元線的閘極電極，所述第四電晶體用於傳導與由所述另一組記憶胞中的另一記憶胞所儲存的另一資料對應的電流。
  6. 一種記憶體裝置，包括： 控制器，包括位元線控制器以及字元線控制器；第一組記憶胞，包括並聯耦合於第一位元線與選擇線之間的第一記憶胞與第二記憶胞；第二組記憶胞，包括並聯耦合於第二位元線與所述選擇線之間的第三記憶胞與第四記憶胞；第一字元線，耦合至所述第一記憶胞及所述第三記憶胞；第二字元線，耦合至所述第二記憶胞及所述第四記憶胞；第一電晶體，耦合於所述控制器與所述第一位元線之間；第二電晶體，包括耦合至所述第一位元線的閘極電極；第三電晶體，耦合於所述控制器與所述第二位元線之間；以及第四電晶體，包括耦合至所述第二位元線的閘極電極。
  7. 如請求項6所述的記憶體裝置，其中為藉由所述第一記憶胞對資料進行程式化，所述控制器用於對所述第一電晶體進行致能以經由所述第一電晶體向所述第一位元線施加對應於所述資料的電壓，同時向所述第一字元線施加第一電壓，且向所述第二字元線施加第二電壓。
  8. 如請求項7所述的記憶體裝置，其中為保留由所述第一記憶胞所儲存的所述資料，所述控制器用於對所述第一電晶體進行致能以對所述第一位元線施加另一電壓，同時對所述第一字元線及所述第二字元線施加所述第二電壓。
  9. 一種記憶體裝置的操作方法，包括： 由控制器在第一時間週期期間對第一電晶體進行致能以藉由一組記憶胞中的記憶胞對資料進行程式化，其中所述第一電晶體包括耦合至所述控制器的源極/汲極電極及耦合至位元線的另一源極/汲極電極，其中所述位元線耦合至所述一組記憶胞，其中所述一組記憶胞中的每一者包括串聯連接於所述位元線與選擇線之間的對應的電晶體與對應的電容器，其中所述位元線耦合至第二電晶體的閘極電極，所述控制器包括位元線控制器以及字元線控制器；由所述控制器在所述第一時間週期期間對所述記憶胞的對應的所述電晶體進行致能；以及由所述控制器在所述第一時間週期期間向所述第一電晶體的所述源極/汲極電極施加對應於所述資料的電壓。
  10. 如請求項9所述的方法，其中與所述資料的第一邏輯狀態對應的所述電壓是第一電壓，且其中與所述資料的第二邏輯狀態對應的所述電壓是低於所述第一電壓的第二電壓，所述方法更包括：由所述控制器在第三時間週期期間對所述第一電晶體進行致能，以維持由所述記憶胞所儲存的所述資料；由所述控制器在所述第三時間週期期間向所述第一電晶體的所述源極/汲極電極施加第三電壓，所述第三電壓介於所述第一電壓與所述第二電壓之間；以及 由所述控制器在所述第三時間週期期間對所述記憶胞的對應的所述電晶體進行禁能。
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