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TWI853787B - 半導體裝置和半導體系統 - Google Patents

半導體裝置和半導體系統 Download PDF

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TWI853787B
TWI853787B TW113120429A TW113120429A TWI853787B TW I853787 B TWI853787 B TW I853787B TW 113120429 A TW113120429 A TW 113120429A TW 113120429 A TW113120429 A TW 113120429A TW I853787 B TWI853787 B TW I853787B
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film
semiconductor device
oxide
semiconductor
electrode
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TW113120429A
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Inventor
杉本雅裕
髙橋勲
四戸孝
Original Assignee
日商Ｆｌｏｓｆｉａ股份有限公司
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Publication date
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Abstract

[課題]本發明一目的在於提供一種具優異半導體特性的半導體裝置。 [解決方法]一種半導體裝置，其為常閉型且包括氧化物半導體膜，該氧化物半導體膜具有剛玉結構，或者包含氧化鎵或其混晶作為主成分，其中，臨界值電壓為3V以上。

Description

半導體裝置和半導體系統
本發明關於一種可用作功率元件等的半導體裝置、和包括該半導體裝置的半導體系統。
作為可實現高耐壓（withstand voltage）、低損失及高耐熱的次世代開關元件，使用能隙大的氧化鎵（Ga 2O 3）的半導體裝置受到矚目，而期待能夠將其應用於反相器（inverter）等的電力用半導體裝置。而且因為寬能隙而被期待應用於LED或感測器等的受發光裝置。根據非專利文獻1，該氧化鎵藉由分別與銦或鋁進行混晶，或是與其組合進行混晶，而能夠控制能隙，作為InAlGaO系半導體，構成極具魅力的材料系統。此處InAlGaO系半導體，係表示In XAl YGa ZO 3（0≦X≦2，0≦Y≦2，0≦Z≦2，X+Y+Z＝1.5～2.5），可概觀為內含氧化鎵的相同材料系統。
接著，近年來研究氧化鎵系的p型半導體，例如，專利文獻1中記載，若使用MgO（p型摻雜物源）以浮懸區熔法（FZ，Floating Zone）形成β-Ga 2O 3系結晶，可得到呈現p型導電性的基板。又，專利文獻2中，對於以分子束磊晶法（MBE，Molecular beam epitaxy）形成的α-（Al xGa 1-x） 2O 3單晶膜進行離子注入而摻雜p型摻雜物，形成p型半導體。然而，在該等的方法中，難以實現p型半導體的製造（非專利文獻2），實際上並無報告指出由該等方法可成功製造p型半導體。因此，目前還期望著一種能夠實現的p型氧化物半導體及其製造方法。
又，如非專利文獻3及非專利文獻4所記載，雖亦研究例如將Rh 2O 3或ZnRh 2O 4等用於p型半導體，但Rh 2O 3在成膜時原料濃度變得特別低，而具有影響成膜的問題，即便使用有機溶劑，也難以製作Rh 2O 3單晶。又，即便實施霍爾效應測量，亦無法判定為p型，而且也具有測量本身無法進行的問題，又，關於測量值，例如霍爾係數只能在測量界限（0.2cm 3/C）以下，造成實用上的問題。又，ZnRh 2O 4遷移率低且能隙亦狹窄，因此具有無法用於LED及功率元件的問題，因此該等技術並未滿足目前需求。
作為寬能隙半導體，除了Rh 2O 3及ZnRh 2O 4等以外，亦對於p型的氧化物半導體進行各種研究。專利文獻3中記載使用黑銅鐵礦及氧硫屬化物等作為p型半導體。然而，該等的半導體，其遷移率為1cm 2/V·s左右或是在其以下，電特性不佳，亦具有無法順利與α-Ga 2O 3等n型的次世代氧化物半導體進行pn接合的問題。
另外，在專利文獻4中記載使用Ir 2O 3作為銥觸媒。又，專利文獻5中記載將Ir 2O 3用於介電質。又，專利文獻6中記載將Ir 2O 3用於電極。然而，尚未知道有人將Ir 2O 3用於p型半導體，但最近本案申請人研究使用Ir 2O 3作為p型半導體，並且進行研究開發（專利文獻7）。 因此，p型半導體的研究和開發持續進展，並且期待著一種半導體裝置，其通過有效地使用如氧化鎵（Ga 2O 3）等的優異半導體材料，來實現高耐壓、低損耗和高耐熱性。 [先行技術文獻] [專利文獻]
[專利文獻1]日本特開2005-340308號公報 [專利文獻2]日本特開2013-58637號公報 [專利文獻3]日本特開2016-25256號公報 [專利文獻4]日本特開平9-25255號公報 [專利文獻5]日本特開平8-227793號公報 [專利文獻6]日本特開平11-21687號公報 [專利文獻7]國際公開2018/043503號公報 [非專利文獻]
[非專利文獻1]金子健太郎，「剛玉結構氧化鎵系混晶薄膜的成長與物性」，京都大學博士論文，平成25年3月 [非專利文獻2]竹本達哉，EE Times Japan「功率半導體 氧化鎵」克服熱傳導率、P型…課題而邁向實用化，[online]，2014年2月27日，ITmedia股份有限公司，[2016年6月21日檢索]，網址＜URL：http://eetimes.jp/ee/articles/1402/27/news028_2.html＞ [非專利文獻3]F.P.KOFFYBERG et al., "optical bandgaps and electron affinities of semiconducting Rh2O3（I） and Rh2O3（III）", J. Phys. Chem. Solids Vol.53, No.10, pp.1285-1288, 1992 [非專利文獻4]細野秀雄，「氧化物半導體的功能開拓」，物性研究·電子版　Vol.3，No.1，031211（2013年11月、2014年2月合併刊）
[發明所欲解決之課題]
本發明之一個目的在於提供一種具優異半導體特性的半導體裝置。 [解決課題之手段] [發明之效果]
為實現上述目的而深入研究的結果，本案發明人發現，作為本發明的第一型態，配置含有結晶的氧化物半導體膜，其中該結晶包括氧化鎵，而且在該氧化物半導體膜上配置至少含有磷的氧化物膜，而能夠得到具有3V以上的臨界值電壓的半導體裝置。而且，作為本發明的第二型態，配置含有結晶的氧化物半導體膜，其中該結晶包括具有剛玉結構的氧化鎵，而且在該氧化物半導體膜上配置至少含有磷的氧化物膜，而能夠得到具有3V以上的臨界值電壓的半導體裝置。而且，作為本發明的第三型態，本案發明人發現了一種半導體裝置，其為常閉型且包括氧化物半導體膜，該氧化物半導體膜具有剛玉結構，或者包含氧化鎵或其混晶作為主成分，其中，臨界值電壓為3V以上。本案發明人進行反覆的研究，在世界上初次成功地證實了，氧化鎵半導體製成的電晶體良好地進行作動，在獲得上述發現之後，本案發明人進一步研究並完成了本發明。
即，本發明是關於以下的發明。 [1]. 一種半導體裝置，其為常閉型且包括氧化物半導體膜，該氧化物半導體膜具有剛玉結構，或者包含氧化鎵或其混晶作為主成分，其中，臨界值電壓為3V以上。 [2]. 根據前述[1]所述的半導體裝置，其中，該氧化物半導體膜包含α-Ga 2O 3或其混晶作為主成分。 [3]. 根據前述[1]所述的半導體裝置，其中，該半導體裝置是MOSFET，且該臨界值電壓是該閘極臨界值電壓。 [4]. 根據前述[3]所述的半導體裝置，其中，該氧化物半導體膜包含反轉通道區域，在該反轉通道區域上隔著閘極絕緣膜設置閘電極，且更於該反轉通道區域與該閘極絕緣膜之間，形成氫擴散防止膜，該氫擴散防止膜由含有元素週期表第15族的至少一種元素的氧化物膜構成。 [5]. 根據前述[4]所述的半導體裝置，其中，該元素是磷。 [6]. 根據前述[4]或[5]所述的半導體裝置，其中，該反轉通道區域是p型半導體層。 [7]. 根據前述[1]至[5]任一項所述的半導體裝置，其中，該臨界值電壓為7V以上。 [8]. 根據前述[1]至[5]任一項所述的半導體裝置，其是功率元件。 [9]. 一種半導體系統，包括半導體裝置，其中，該半導體裝置是根據前述[1]至[5]任一項所述的半導體裝置。 [10]. 一種半導體裝置，包括：含有結晶的氧化物半導體膜，該結晶包括具有剛玉結構的氧化鎵；以及3V以上的臨界值電壓。 [11]. 一種半導體裝置，包括：含有結晶的氧化物半導體膜，該結晶包括氧化鎵；以及3V以上的臨界值電壓。 [12]. 根據前述[10]或[11]所述的半導體裝置，其中，該結晶為混晶。 [13]. 根據前述[10]或[11]所述的半導體裝置，其中，該半導體裝置為常閉型的半導體裝置。 [14]. 根據前述[10]或[11]所述的半導體裝置，其中，該氧化物半導體膜包含反轉通道區域，在該反轉通道區域上隔著閘極絕緣膜設置閘電極，且更於該反轉通道區域與該閘極絕緣膜之間，形成氫擴散防止膜，該氫擴散防止膜由含有元素週期表第15族的至少一種元素的氧化物膜構成。 [15]. 根據前述[14]所述的半導體裝置，其中，該元素是磷。 [發明的效果]
本發明的半導體裝置，具有高耐壓、低損耗和高耐熱等之優異的半導體特性。
根據本發明的半導體裝置，其為包括氧化物半導體膜的常閉型半導體裝置，該氧化物半導體膜具有剛玉結構，或者包含氧化鎵或其混晶作為主成分，其中，臨界值電壓為3V以上。於本發明中，優選地該半導體裝置是MOSFET。另外，此時臨界值電壓是指閘極臨界值電壓。於本發明中，為方便起見，可以從半導體裝置的IV特性來求得臨界值電壓。
該氧化物半導體膜具有剛玉結構，或者包含氧化鎵或其混晶作為主成分即可，沒有特別限制，優選地於本發明中，包含α-Ga 2O 3或其混晶作為主成分。
以下，作為本發明的一優選實施例，舉出至少包括反轉通道區域的半導體裝置，該反轉通道區域由包含氧化鎵或其混晶作為主成分的氧化物半導體膜構成，作為示例，對本發明進行更詳細地說明，但本發明並不限定於這些示例。
在本發明中，在氧化物半導體膜（其中，將氧化物半導體膜稱為氧化物半導體層也可以）上，配置氧化物膜，形成層疊結構體，而使用於半導體裝置，藉以能夠容易地得到臨界值電壓為3V以上的半導體裝置，優選地得到臨界值電壓為7V以上的半導體裝置。
優選地，前述氧化膜為用於防止氫擴散的氫擴散防止膜，且為含有元素週期表第15族的至少一種元素的氧化物膜。在本發明中，優選地，氧化物膜至少包括元素週期表第15族的至少一種元素、以及元素週期表第13族的一種或二種以上的金屬。作元素的實例，例如舉出氮、磷、銻和鉍等，其中優選為氮或磷，更優選為磷。作為金屬的實例，例如舉出鋁（Al）、鎵（Ga）、銦（In）等，其中優選為Ga和/或Al，更優選是Ga。此外，氧化物膜優選是薄膜，更優選地其膜厚為100nm以下，且最優選地膜厚為50nm以下。作為氧化物膜的形成方法，例如可以舉出公知方法等，更具體地，例如可以舉出乾式法或濕式法，優選地是例如在反轉通道區域上用磷酸進行的表面處理，更優選地是在氧化鎵或其混晶上用磷酸進行的表面處理。如上，通過形成含有元素週期表第15族的至少一種元素的氧化物膜，能夠得到高品質的鈍化膜。
在反轉通道區域上疊層含有元素週期表第15族的至少一種元素的氧化物膜，藉以能夠防止氫擴散到氧化物半導體膜中，也可以更進一步降低界面水平，因此可以針對半導體裝置，特別是寬帶隙半導體的半導體裝置，賦予更優異的半導體特性。而且，通過疊層這樣的氧化物膜，可以更有效地抑制閘極漏電，並且可以使半導體特性更優異。
優選地，反轉通道區域使用包括氧化鎵或其混晶為主成分的氧化物半導體膜。優選地，使用具有剛玉結構的氧化物半導體膜。氧化物半導體膜可以是p型半導體膜或n型半導體膜。作為氧化鎵的實例，可以舉出例如α-Ga 2O 3、β-Ga 2O 3和ε-Ga 2O 3等，其中優選為α-Ga 2O 3。作為氧化鎵的混晶的實例，可以舉出氧化鎵和一種或二種以上的金屬氧化物的混晶。金屬氧化物的較佳的實例，可以舉出例如氧化鋁、氧化銦、氧化銥、氧化銠和氧化鐵等。 而且，具有剛玉結構的氧化物半導體膜，通常含有金屬氧化物作為主成分，作為金屬氧化物的例子，可以舉出例如氧化鋁、氧化銦、氧化銥、氧化銠及氧化鐵等。 另外，「主成分」係指，例如在氧化物半導體膜包含α-Ga 2O 3作為主成分的情況下，以氧化物半導體膜的金屬元素中的鎵的原子比含有0.5以上的比例，來含有α-Ga 2O 3即可。在本發明中，氧化物半導體膜的金屬元素中的鎵的原子比優選為0.7以上，更優選為0.8以上。另外，即使結晶是混晶時，氧化物半導體膜的主成分優選為氧化鎵。例如，即使在氧化物半導體膜包含α-(AlGa) 2O 3作為主成分的情況，也可以是氧化物半導體膜的金屬元素中的鎵的原子比為0.5以上的比例。在本發明中，氧化物半導體膜的金屬元素中的鎵的原子比優選為0.7以上，更優選為0.8以上。
反轉通道區域通常是單相區域，但是只要不損害本發明的目的，也可以更具有由相異之半導體相構成的第二半導體區域；或者具有其他相等。另外，半導體區域通常是膜狀，並且可以是半導體膜。半導體區域的氧化物半導體膜的厚度沒有特別限定，可以為1μm以下，也可以為1μm以上。在本發明中，優選為1μm以上，較優選為1μm~40μm，更優選為1μm~25μm。氧化物半導體膜的表面積沒有特別限制，但可以是1mm 2以上，也可以是1mm 2以下。而且，氧化物半導體膜通常是單晶，但也可以是多晶。並且，氧化物半導體膜可以是單層膜，也可以是多層膜。
氧化物半導體膜優選含有摻雜劑。摻雜劑沒有特別限制，可以是已知的摻雜劑。作為摻雜劑的實例，可以舉出例如錫、鍺、矽、鈦、鋯、釩或鈮等的n型摻雜劑，或例如Mg、Zn或Ca等的p型摻雜劑等。在本發明中，摻雜劑優選為Sn、Ge或Si。摻雜劑的含量，在氧化物半導體膜的組成中，優選為0.00001原子%以上，較優選為0.00001原子%至20原子%，更優選為0.00001原子%至10原子%。
在本發明中，反轉通道區域優選地是p型半導體層的至少一部分，且係為當施加電壓時反轉為n型的通道區域。更優選地，p型半導體層是由含有氧化鎵或其混晶的為主成分的氧化物半導體膜構成。氧化物半導體膜優選為p型半導體膜，更優選地包含p型摻雜劑。而且，p型摻雜劑只要是可以使氧化物半導體膜為p型半導體膜來提供導電性即可，沒有特別限制，並且可以是已知的摻雜劑。作為p型摻雜劑的實例，可以舉出Mg、H、Li、Na、K、Rb、Cs、Fr、Be、Ca、Sr、Ba、Ra、Mn、Fe、Co、Ni、Pd、Cu、Ag、Au、Zn、Cd、Hg、Tl、Pb、N、P等以及該些元素之兩種以上的元素等。在本發明中，p型摻雜劑優選為Mg、Zn或Ca。
氧化物半導體膜可以通過形成採用磊晶生長方法進行沉積來獲得。磊晶生長方法，只要不損害本發明的目的，就沒有特別限制，並且可以是已知的方法。作為磊晶生長方法，可以舉出例如CVD法、MOCVD法、MOVPE法、霧CVD法、霧磊晶法、MBE法、HVPE法或脈衝生長方法等。在本發明中，磊晶生長方法優選為霧CVD法或霧磊晶法。
在本發明中，較佳地，通過霧化含有金屬的原料溶液（霧化步驟），使液滴漂浮，並以載氣將所獲得的霧化液滴帶到基體附近（輸送步驟），然後使霧化液滴進行熱反應（成膜步驟）來進行成膜。
（原料溶液） 原料溶液含有金屬作為成膜原料，只要其可以霧化即可，沒有特別限制，並且可以包含無機材料，也可以包含有機材料。前述金屬可以是金屬單體，也可以是金屬化合物，並且只要它不妨礙本發明的目的，就沒有特別限制，而且可以舉出選自鎵（Ga）、銥（Ir）、銦（In）、銠（Rh）、鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）、銅（Cu）、鐵（Fe）、錳（Mn）、鎳（Ni）、鈀（Pd）、鈷（Co）、釕（Ru）、鉻（Cr）、鉬（Mo）、鎢（W）、鉭（Ta）、鋅（Zn）、鉛（Pb）、錸（Re）、鈦（Ti）、錫（Sn）、鎵（Ga）、鎂（Mg）、鈣（Ca）和鋯（Zr）的一種或二種以上的金屬等。在本發明中，優選地，前述金屬至少包含在元素週期表第4至6週期中的一種或二種以上的金屬，較優選地至少包含鎵、銦、鋁、銠或銥，而且更優選地至少含有鎵。通過使用這種優選的金屬，可以沉積能適用於半導體裝置等的磊晶膜。
在本發明中，較佳地，使用以錯合物或鹽的形態使前述金屬溶解或是分散於有機溶劑或是水的溶液，作為該原料溶液。作為錯合物的形態，例如可舉出乙醯丙酮錯合物、羰基錯合物、氨錯合物、氫化物錯合物等。作為鹽的形態，例如可舉出有機金屬鹽（例如金屬乙酸鹽、金屬乙二酸鹽、金屬檸檬酸）、硫化金屬鹽、硝化金屬鹽、磷氧化金屬鹽、鹵化金屬鹽（例如氯化金屬鹽、溴化金屬鹽、碘化金屬鹽等）等。
原料溶液的溶劑，只要不損害本發明的目的，沒有特別限制，可以為水等的無機溶劑，亦可為乙醇等的有機溶劑，亦可為無機溶劑與有機溶劑與的混合溶劑。本發明中，較佳為該溶劑包含水。
此外，可以在原料溶液中混合氫鹵酸（hydrohalic acid）或氧化劑等的添加劑。作為氫鹵酸的實例，可以舉出例如氫溴酸、鹽酸、氫碘酸等。作為氧化劑，可以舉出例如過氧化氫（H 2O 2）、過氧化鈉（Na 2O 2）、過氧化鋇（BaO 2）、過氧化苯甲醯（C 6H 5CO） 2O 2等的過氧化物；及次氯酸（HClO）、高氯酸、硝酸、臭氧水、過乙酸和硝基苯等的有機化氧化物等。添加劑的混合比例沒有特別限制，相對於原料溶液，優選為0.001體積%~50體積%，更優選為0.01體積%~30體積%。
在原料溶液中可以包含摻雜劑。摻雜劑只要不損害本發明的目的即可，沒有特別限制。作為摻雜劑的實例，可以舉出前述的n型摻雜劑或p型摻雜劑等。摻雜劑的濃度通常可以是約1×10 16/cm 3~1×10 22/cm 3，並且摻雜劑的濃度可以是例如約1×10 17/cm 3以下的低濃度。此外，根據本發明，能夠以約1×10 20/cm 3以上的高濃度包含摻雜劑。
（霧化步驟） 霧化步驟，調整含有金屬的原料溶液，霧化原料溶液，使已霧化的液滴漂浮，並產生霧化液滴。金屬的混合比例，沒有特別限定，優選地，相對於原料溶液整體，為0.0001mol/L~20mol/L。霧化方法只要是可以將原料溶液霧化，就沒有特別限制，可以是已知的霧化方法，但是在本發明中，優選地，使用超音波振動的霧化方法。在本發明中使用的霧是漂浮在空氣中的霧，較佳地例如，不是像噴霧那樣噴射，而是初始速度為零，漂浮在空間中並且可以作為氣體輸送的霧。霧的液滴尺寸沒有特別限制，可以是約數mm的液滴，但優選為50μm以下，更優選為1至10μm。
（輸送步驟） 在輸送步驟中，利用載氣將霧化液滴輸送到基 體。載氣的種類，只要不損害本發明的目的就沒有特別限制，並且可以舉出氧氣、臭氧、惰性氣體（例如、氮氣和氬氣）、或還原氣體（氫氣、合成氣體等）等，作為合適的例子。此外，載氣的種類可以是一個種類，但也可以是兩個以上種類，並且，可以更使用改變載氣濃度的稀釋氣體（例如，10倍稀釋的氣體）用作第二載氣。此外，載氣的供應位置不限於一個位置，而可以是兩個以上的位置。載氣的流量，沒有特別限制，但優選為能夠對輸送進行供應速度控制的流量，更具體地為1LPM以下，更優選為0.1-1LPM。
（成膜步驟） 在成膜步驟中，使霧化液滴反應以在基 體上成膜。前述反應，只要是由霧化液滴形成膜的反應即可，沒有特別限制。在本發明中，優選地為熱反應。熱反應只要用熱使霧化液滴反應就可以，反應條件只要不損害本發明的目的即可，沒有特別限制。在本步驟中，熱反應通常在原料溶液的溶劑的蒸發溫度以上的溫度下進行，但優選地為不太高的溫度以下，更優選為650℃以下。此外，熱反應只要不損害本發明的目的即可，可以在真空、非氧環境、還原環境和氧氣環境的任何環境氣下進行。而且，可以在大氣壓、加壓或減壓的任一條件下進行。但在本發明中，優選地在大氣壓下進行，因為在大氣壓下進行，較容易計算蒸發溫度並且簡化設備等。而且，可以通過調節成膜時間來設定膜厚。
（基體） 基體只要其可以支撐半導體膜即可，沒有特別限制。基體的材料只要不損害本發明的目的，就沒有特別限制，可以是已知的基體，可以是有機化合物，也可以是無機化合物。基體的形狀可以是任何形狀，並且對所有形狀都有效，例如平板或圓板等的板狀、纖維狀、棒狀、圓柱狀、棱柱狀、筒狀、螺旋狀、球狀、環狀等。在本發明中，優選地是基板。基板的厚度在本發明中沒有特別限制。
該基板為板狀，只要成為該半導體膜的支撐體即可，沒有特別限制，可為絕緣體基板，亦可為半導體基板，亦可為金屬基板或導電性基板。但該基板較佳為絕緣體基板，又，較佳為表面具有金屬膜的基板。作為該基板，較佳可舉出例如：包含具有剛玉結構之基板材料作為主成分的底層基板；包含具有β-加利亞結構（β-gallia structure）的基板材料作為主成分的底層基板；包含具有六方晶結構的基板材料作為主成分的底層基板等。此處，「主成分」係指，所包含的具有該特定結晶結構的基板材料，以原子比計，相對於基板材料的所有成分，較佳為50%以上，較佳為70%以上，更佳為90%以上，而且也可以為100%。
基板材料只要不防害本發明目的則無特別限定，亦可為習知材料。作為該具有剛玉結構的基板材料，例如，優選地舉出α-Al 2O 3（藍寶石基板）或α-Ga 2O 3，較優選的示例，可以舉出a面藍寶石基板、m面藍寶石基板、r面藍寶石基板、c面藍寶石基板、α型氧化鎵基板（a面、m面或r面）等。以具有β-加利亞結構的基板材料為主成分的底層基板的實例，可以舉出β- Ga 2O 3基板；或者混晶基板其包含Ga 2O 3和Al 2O 3而且Al 2O 3為大於0wt%且60wt%以下。另外，以具有六方晶結構的基板材料為主成分的底層基板的實例，可以舉出SiC基板、ZnO基板和GaN基板等。
在本發明中，可以在成膜步驟之後進行退火處理。退火的處理溫度只要不損害本發明的目的，沒有特別限制，通常為300℃至650℃，優選350℃至550℃。退火的處理時間通常為1分鐘至48小時，優選10分鐘至24小時，更優選30分鐘至12小時。退火處理只要不妨礙本發明的目的，可以在任何環境氣下進行，但優選為非氧環境下，更優選為氮氣環境下。
在本發明中，在基 體上，可以直接設置半導體膜，或者也可以隔著例如緩衝層或應力鬆弛層等的其他層，設置半導體膜。各層的形成方法，沒有特別限制，可以是公知的方法，但在本發明中，優選霧CVD法或霧磊晶法。
以下，將參考附圖說明成膜裝置19，其適合用於霧CVD法或霧磊晶法。 圖1的成膜裝置19包括：載氣源22a，用於供應載氣；流量調節閥23a，用於調節從載氣源22a送出的載氣的流量；載氣（稀釋）源22b用於供應載氣（稀釋）；流量調節閥23b，用於調節從載氣（稀釋）源22b送出的載氣（稀釋）的流量；霧產生源24，用以存儲原料溶液24a；容器25，用以放置有水25a；超音波振動子26，安裝在容器25的底面上；成膜室30；石英製的供應管27，從霧產生源24連接到成膜室30；熱板（加熱器）28，安裝在成膜室30內。基板20安裝在熱板28上。
如圖1所示，原料溶液24a收納在霧產生源24中。接下來，使用基板20，將基板20放置在熱板28上，並且啟動熱板28以升高成膜室30內的溫度。接下來，打開流量控制閥23（23a、23b），從載氣源22（22a、22b）向成膜室30內供應載氣，並且用載氣充分地置換成膜室30內的環境氣。之後，分別調節載氣的流量、和載氣（稀釋）的流量。接下來，使超音波振動子26振動，該振動通過水25a傳播到原料溶液24a，藉以使原料溶液24a微粒子化，而產生含有霧的霧化液滴24b。霧化液滴24b通過載氣導入至成膜室30內，而被輸送到基板20，接著，霧化液滴24b在大氣壓下在成膜室30內進行熱反應，從而在基板20上形成膜。
在本發明中，可以原樣地，將在成膜步驟中獲得的膜用於半導體裝置，或者也可以在應用了已知方法如從基體剝離等之後，再用於半導體裝置。
作為使用於本發明中的優選的p型半導體膜的氧化物半導體膜，例如，可以通過霧CVD法，在含有金屬的原料溶液中添加p型摻雜劑和氫溴酸來得到。這裡，重要的是在原料溶液中加入氫溴酸作為添加劑。霧CVD法之各步驟以及各方法和各條件，相同於前述霧化/液滴化步驟、輸送步驟及成膜步驟以及各方法和各條件等。由此獲得的p型半導體膜，其與n型半導體具有良好的pn接合，並且可適用於反轉通道區域。
反轉通道區域通常設置在顯示不同類型之導電性的半導體區域之間。例如，當反轉通道區域設置在p型半導體層中時，通常是設置在由n型半導體構成的半導體區域之間的p型半導體層內。當反轉通道區域設置在n型半導體層內時，通常是設置在由p型半導體構成的半導體區域之間的n型半導體層內。而且，各半導體區域的形成方法，可以相同於氧化物半導體膜的形成方法。
在本發明中，優選地，在反轉通道區域上疊層含有元素週期表第15族至少一種元素的該氧化物膜。作為前述元素，舉出例如氮（N）和磷（P）等。在本發明中，優選地為氮（N）或磷（P），更優選地為磷（P）。例如，在閘極絕緣膜和反轉通道區域之間，在反轉通道區域上疊層至少含有磷的氧化物膜，藉以能夠防止氫擴散到氧化物半導體膜中，也可以更進一步降低界面水平，因此可以針對半導體裝置，特別是寬帶隙半導體的半導體裝置，賦予更優異的半導體特性，並且可以實現臨界值電壓3V以上的常閉型的半導體裝置。在本發明中，更優選地，氧化物膜至少含有：元素週期表第15族的至少一種元素、和元素週期表第13族的一種或二種以上的金屬。作為金屬的實例，可以舉出鋁（Al）、鎵（Ga）和銦（In）等。其中，優選為Ga和/或Al，更優選Ga。氧化物膜優選為薄膜，更優選為膜厚100nm以下，最優選為膜厚50nm以下。通過疊層這樣的氧化物膜，可以更有效地抑制閘極漏電流，並且可以進一步改善半導體特性。作為氧化物膜的形成方法的實例，可以舉出已知方法。更具體地，例如包括乾式法和濕式法等，並且優選地，用磷酸等對反轉通道區域進行表面處理。
在本發明中，優選的是，根據需要隔著閘極絕緣膜，在反轉通道區域和氧化物膜上設置閘電極。閘極絕緣膜只要不損害本發明的目的，就沒有特別限制，可以是已知的絕緣膜。作為閘極絕緣膜，優選的示例為氧化物膜其可以為至少包括例如SiO 2、Si 3N 4、Al 2O 3、GaO、AlGaO、InAlGaO、AlInZnGaO 4、AlN、Hf 2O 3、SiN、SiON、MgO、GdO和磷的氧化物膜等。閘極絕緣膜的形成方法可以是已知方法，作為這種已知形成方法的實例，可舉出例如乾式法和濕式法。乾式法可以舉出例如濺射、真空蒸鍍、CVD和PLD等已知方法。濕式法可以舉出例如絲網印刷和模塗（die coating）等的塗佈方法。
閘電極可以是已知的閘電極，電極材料可以是導電無機材料，也可以是導電有機材料。在本發明中，電極材料優選是金屬。金屬沒有特別限制，優選地舉出選自元素週期表第4-11族的至少一種金屬。元素週期表第4族金屬可以舉出鈦（Ti）、鋯（Zr）、鉿（Hf）等，其中Ti是優選的。元素週期表第5族金屬可以舉出釩（V）、鈮（Nb）和鉭（Ta）。元素週期表第6族金屬可以舉出選自例如鉻（Cr）、鉬（Mo）及鎢（W）等中的一種或二種以上的金屬。在本發明中，因為開關特性等的半導體特性變得更好，因此Cr是優選的。元素週期表第7族金屬可以舉出例如錳（Mn）、鎝（Tc）、錸（Re）等。元素週期表第8族金屬可以舉出例如鐵（Fe）、釕（Ru）和鋨（Os）。元素週期表第9族金屬可以舉出例如鈷（Co）、銠（Rh）、銥（Ir）等。元素週期表第10族的金屬可以舉出例如鎳（Ni）、鈀（Pd）和鉑（Pt）等，其中Pt是優選的。元素週期表第11族金屬可以舉出例如銅（Cu）、銀（Ag）和金（Au）。閘電極的形成方法可以舉出已知方法，更具體地，例如乾式法和濕式法。乾式法可以舉出例如濺射、真空蒸鍍和CVD等的已知方法。濕式法可以舉出例如絲網印刷和模塗等。
在本發明中，不僅設置閘電極，而且通常設置有源電極和汲電極，與閘電極相同，源電極和汲電極任一都可以是已知的電極，電極形成方法分別也都可以是已知方法。
半導體裝置特別適用於功率元件。半導體裝置的示例舉出例如電晶體，其中MOSFET是優選的。
（MOSFET） 圖2顯示本發明的半導體裝置為MOSFET的情況的優選的例子。圖2的MOSFET 是一個橫向型MOSFET，且包含：作為第一半導體區域1a的n +型半導體層（n +型源極層）；作為第二半導體區域1b的n +型半導體層（n +型汲極層）；作為氧化物半導體膜2的p型半導體層；以及位於p型半導體層內，並在表面形成含有磷的氧化物膜的反轉通道區域2a；金屬氧化物膜層3；絕緣膜4a（閘極絕緣膜）；絕緣膜4b（場絕緣膜）；作為第三電極5a的閘電極；作為第一電極5b的源電極；作為第二電極5c的汲電極和基板9。金屬氧化物層3含有氧化鎵。金屬氧化物層3可以含有氧化鎵為主成分。金屬氧化物層3優選地為電阻比氧化物半導體膜2高的膜，而且優選地為不含有摻雜劑的層。
在圖2的MOSFET的開啟狀態，當電壓施加在源電極5b和汲電極5c之間，對源電極135b於閘電極5a 提供正電壓時，在p型半導體層2內的反轉通道區域2a部分，形成n型的反轉通道區域，而進行開啟（turn on）。在關閉狀態，使閘電極的電壓為0V，藉以不能變成反轉通道區域，而進行關閉（turn off）。
圖9是作為本發明的半導體裝置的一個例子，顯示縱向型半導體裝置的第一表面側600a的部分透視圖（600a'），其移除了第一表面側600a的第一電極5b和第一電極5b下方的絕緣層4a的一部分；和半導體裝置600的部分剖面圖（600c）。為了容易觀察，來自第一表面側600a的部分透視圖600a'，不包括位於第二表面側600b上的第二半導體區域1b和第二電極5c。部分截面圖600c包括第一電極5b和絕緣層4a、以及第二半導體區域1b和第二電極5c。本實施型態的半導體裝置600顯示了縱向型裝置結構，其將電極配置在半導體裝置600的第一表面側600a和第二表面側600b。半導體裝置600包括氧化物半導體膜2，氧化物半導體膜2包括至少含有氧化鎵的結晶而且包括氧化物膜2b，並且半導體裝置600在與氧化物膜2b接觸的位置，具有反轉通道區域2a。此外，半導體裝置600包括第一電極5b、第二電極5c及第三電極5a。第一電極5b設置在氧化物半導體膜2的第一表面側。第二電極5c設置在氧化物半導體膜2的第二表面側。第三電極5a位於氧化物半導體膜2的第一表面側上並且在截面視角中至少部分地位於第一電極5b和第二電極5c之間。第三電極5a，如圖9的600c所示，隔著絕緣膜4a與第一電極5b分離，而且，如圖所示，第三電極5a位於隔著多數層與第二電極5c分離的位置。本實施型態中的半導體裝置，可以用作縱向型MOSFET。例如，當氧化物半導體膜2是p型半導體膜並且具有在表面上設置有含磷的氧化物膜2b的反轉通道區域2a時，第一電極5b是源電極。第二電極5c是汲電極，第三電極5a是閘電極。此外，半導體裝置600設置有：埋設在氧化物半導體膜2的第一半導體區域1a；埋設有氧化物半導體膜2的至少一部分的第三半導體區域6；與第三半導體區域6之第二表面接觸的第二半導體區域1b；與第二半導體區域1b接觸的第二電極5c。附圖標記50b表示第一電極的接觸表面，其與氧化物半導體膜2、以及埋設在氧化物半導體膜2中的第一半導體區域1a部分接觸。第二電極5c位於半導體裝置600的第二表面側600b。在本實施型態中，第一半導體區域1a是n+型半導體層（n+型源極層）。第二半導體區域1b是n+型半導體層（n+型汲極層）。在本實施型態中，氧化物半導體膜2是p型半導體膜，且設置在氧化物半導體膜2中，與反轉通道區域2a接觸，以及在靠近第三電極5a（閘電極）的位置形成有含磷的氧化物膜2b。利用這種結構，可以更有效地抑制閘極漏電流。閘極漏電流被抑制的話，就可以解決因閘極漏電流而難以形成反轉通道區域的問題，並且可以獲得具有更優異的半導體特性的半導體裝置600。此外，藉由將半導體裝置設置成縱向型，其將第一電極（源電極）設置在半導體裝置的第一表面側600a上，將第二電極（汲電極）設置在第二表面側600b上，相較於橫向型半導體裝置，其將第一電極（源電極）和第二電極（汲電極）配置在半導體裝置的一側（第一表面側600a或第二表面側600b）上，可以使半導體裝置小型化。此外，當縱向型半導體裝置與包括二極體的縱向型裝置組合使用時，因為它們都是相同的縱向型裝置，電路可以容易地設計。
本發明的半導體裝置，優選地，除了上述的事項外，還使用公知方法而能夠用作功率模組（power module）、反向器（inverter）或轉換器（converter），甚至優選地用於例如使用電源裝置的半導體系統等。可以使用公知方法，通過將該半導體裝置連接到佈線圖案等，從半導體裝置製得該電源裝置；或製得該電源裝置作為半導體裝置。圖6顯示使用多個電源裝置171、172以及控制電路173構成的電源系統170。如圖7所示，通過組合電子電路181和電源系統182，可以將電源系統170用在系統裝置180中。圖8顯示了電源裝置的電源電路圖的一示例。圖8顯示包括功率電路和控制電路的電源裝置的電源電路，利用反向器192（MOSFET：以A〜D構成），將DC電壓以高頻率進行切換，以轉換到AC後，用變壓器193（transformer）來實施絕緣及變壓，用整流MOSFET（Ａ～Ｂ’）進行整流後，用DCL（平滑線圈L1和L2）195及電容器進行平滑，並輸出直流電壓。此時，用電壓比較器197將輸出電壓與基準電壓進行比較，並且以PWM控制電路196控制反向器192和整流MOSFET  194，以形成所期望的輸出電壓。 [實施例]
（實施例1）圖2中所示的MOSFET的製造。 1. 形成p型半導體層 1-1. 成膜設備 使用圖1中的成膜裝置19。
1-2. 原料溶液的製作 使氫溴酸以20%體積比含有在0.1M溴化鎵水溶液中，進一步以1體積%的比例添加Mg，而得到原料溶液。
1-3. 成膜準備 將在上述1-2得到的原料溶液24a收納在霧產生源24中。接下來，將藍寶石基板放置在基座（susceptor）21上，作為基板20，該藍寶石基板在表面上形成有未摻雜的α- Ga 2O 3膜。啟動加熱器28，以將成膜室30中的溫度升高到520℃。接下來，打開流量控制閥23a和23b，並且將載氣，從作為載氣源的載氣供應裝置22a、22b，供應到成膜室30中。在用載氣充分置換成膜室30的環境氣後，將載氣的流量調節至1LPM，並將載氣（稀釋）的流量調節至1LPM。另外，將氮氣用作載氣。
1-4. 半導體膜的形成 接下來，超音波振動子26以2.4MHz振動，使該振動通過水25a傳播到原料溶液24a，藉以使原料溶液24a霧化，而產生霧。利用載氣將該霧導入至成膜室30中，並且在大氣壓下及在520℃下於成膜室30內使霧進行反應，從而在基板20上形成半導體膜。膜厚為0.6μm，成膜時間為15分鐘。
1-5. 評價 當使用XRD繞射裝置，鑑定在上述1-4獲得的膜的相時，得知所得的膜為α-Ga 2O 3。
2. 形成n +型半導體區域 以體積比使10%氫溴酸和8%溴化錫，分別含有在0.1M溴化鎵水溶液中，作為原料溶液。以及，將成膜溫度設定為580℃，將成膜時間設定為5分鐘。除了上述步驟之外，其他與上述1.的步驟相同，而在上述1.中獲得的p型半導體層上沉積n+型半導體膜。針對所得的膜，當使用XRD繞射裝置鑑定膜的相時，所得膜為α-Ga 2O 3。
3. 形成絕緣膜和各電極 將對應於閘極部分的區域的n +型半導體層（1a和1b之間），用磷酸進行蝕刻，並進一步用磷酸處理，以在半導體膜上形成至少含有磷的氧化物膜。然後，利用濺射沉積SiO 2膜。另外，對其進行光刻、蝕刻處理、電子束蒸鍍步驟等，如圖2所示，製作得MOSFET。任一電極都使用Ti。此外，關於獲得的MOSFET，僅供參考地，將從頂部觀察的照片顯示於圖3中。
（評價） 對獲得的MOSFET進行IV測量。 IV測量結果顯示在圖4中。從圖4中可以清楚地看出，形成了反轉通道區域，並且氧化鎵半導體MOSFET作為電晶體良好地進行作動，這是世界上第一次被實證。並且，由所得的IV特性求出的閘極臨界電壓為7.9V。 在上述3. 中，通過進行SIMS測量，確認在p型半導體層和閘極絕緣膜（SiO 2膜）之間是否形成至少含有磷的氧化物膜。SIMS測量結果顯示於圖5。如圖5所示，在p型半導體層和閘極絕緣膜之間形成含磷的氧化物膜，更進一步確認了，能夠良好地防止閘極絕緣膜中的氫擴散到p型半導體層。 [產業上的可利用性]
本發明的半導體裝置，可以用於各種領域，例如半導體（例如化合物半導體電子元件）、電子部件/電子機器部件、光學/電子照相相關裝置、工業部件等，但是特別適用於功率元件。
1a:第一半導體區域 1b:第二半導體區域 2:氧化物半導體膜 2a:反轉通道區域 2b:氧化物膜 2c:氧化物半導體膜的第二表面 3:金屬氧化物層 4a:絕緣膜 4b:絕緣膜 5a:第三電極 5b:第一電極 5c:第二電極 6:第三半導體區域 9:基板 19:成膜裝置 20:基板 21:基座 22a:載氣源 22b:載氣（稀釋）源 23a:載氣源的流量控制閥 23b:載氣（稀釋）源的流量控制閥 24:霧產生源 24a:原料溶液 25:容器 25a:水 26:超音波振動子 27:供應管 28:加熱器 29:排氣口 50b:第一電極接觸表面 100:半導體裝置 170:電源系統 171:電源裝置 172:電源裝置 173:控制電路 180:系統設備 181:電子電路 182:電源系統 192:反向器 193:變壓器 194:MOSFET 195:DCL 196:PWM控制電路 197:電壓比較器 600:半導體裝置
圖1顯示在本發明的實施例使用的且適合於形成氧化物半導體膜的成膜裝置（霧化CVD裝置）的示意性構造圖。 圖2為作為本發明的半導體裝置的一示例，示意性顯示MOSFET之一型態的剖面圖。 圖3顯示從上方觀察在實施例中製造的MOSFET的照片。 圖4是顯示實施例中的IV測量結果的圖。 圖5是顯示實施例中的SIMS測量結果的圖。 圖6是示意性地顯示電源系統的一示例的圖。 圖7是示意性地顯示系統裝置的一示例的圖。 圖8是示意性地顯示電源裝置的電源電路圖的一示例的圖。 圖9是作為本發明的半導體裝置的一個例子，顯示縱向型半導體裝置的第一表面側的部分透視圖（600a'），其中第一表面側的源電極和源電極下的絕緣層的一部分被去除；和半導體裝置的部分剖面圖（600c），其包括第一表面側的源電極和源電極下的絕緣層。
2:氧化物半導體膜
2a:反轉通道區域
2b:氧化物膜
100:半導體裝置

Claims (11)

  1. 一種半導體裝置，其為常閉型且包括氧化物半導體膜，該氧化物半導體膜具有剛玉結構、或者包含含有氧化鎵的結晶或氧化鎵的混晶作為主成分，其中，臨界值電壓為3V以上，而且當閘極電壓為2V時，電流實質上沒有流動。
  2. 根據請求項1所述的半導體裝置，其中，當該閘極電壓為4V時，電流實質上沒有流動。
  3. 一種半導體裝置，其為常閉型且包括氧化物半導體膜，該氧化物半導體膜具有剛玉結構、或者包含含有氧化鎵的結晶或氧化鎵的混晶作為主成分，其中，臨界值電壓為3V以上，而且該氧化物半導體膜包含p型摻雜物。
  4. 根據請求項1所述的半導體裝置，其中，該氧化物半導體膜包含α-Ga2O3或其混晶作為主成分。
  5. 根據請求項1所述的半導體裝置，其中，該半導體裝置是MOSFET，且該臨界值電壓是閘極臨界值電壓。
  6. 根據請求項5所述的半導體裝置，其中，該氧化物半導體膜包含反轉通道區域，在該反轉通道區域上隔著閘極絕緣膜設置閘電極，且更於該反轉通道區域與該閘極絕緣膜之間，形成氫擴散防止膜，該氫擴散防止膜由含有元素週期表第15族的至少一種元素的氧化物膜構成。
  7. 根據請求項6所述的半導體裝置，其中，該元素是磷。
  8. 根據請求項6或7所述的半導體裝置，其中，該反轉通道區域是p型半導體層。
  9. 根據請求項1至7任一項所述的半導體裝置，其中，該臨界值電壓為7V以上。
  10. 根據請求項1至7任一項所述的半導體裝置，其是功率元件。
  11. 一種半導體系統，包括半導體裝置，其中，該半導體裝置是根據請求項1至10任一項所述的半導體裝置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7453618B2 (ja) * 2020-03-19 2024-03-21 株式会社Flosfia 通電機構およびその通電方法
JP7515138B2 (ja) * 2020-03-19 2024-07-12 株式会社Flosfia 半導体素子、半導体装置および半導体システム
JPWO2021157719A1 (zh) * 2020-02-07 2021-08-12
JP7495712B2 (ja) * 2020-02-27 2024-06-05 株式会社ノベルクリスタルテクノロジー 電界効果トランジスタ及びその設計方法
JP7247945B2 (ja) * 2020-04-24 2023-03-29 トヨタ自動車株式会社 酸化ガリウム系半導体及びその製造方法
EP4174210A4 (en) * 2020-06-29 2024-09-11 Shin-Etsu Chemical Co., Ltd. MANUFACTURING METHOD FOR DOPANT SOLUTION FOR FILM PRODUCTION, MANUFACTURING METHOD FOR LAYERED PRODUCT, DOPANT SOLUTION FOR FILM PRODUCTION AND SEMICONDUCTOR FILM
WO2022230833A1 (ja) * 2021-04-26 2022-11-03 株式会社Flosfia 電力変換回路、電力変換装置および制御システム
CN113921589A (zh) * 2021-09-02 2022-01-11 西安电子科技大学 一种基于零栅偏压的氧化镓基太阳光盲区探测器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150108468A1 (en) * 2013-10-21 2015-04-23 Samsung Display Co., Ltd. Thin film transistor and method of manufacturing the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3586939B2 (ja) 1994-12-22 2004-11-10 株式会社デンソー Ｅｌ素子およびその製造方法
FR2733228B1 (fr) 1995-04-20 1997-05-23 Rhone Poulenc Chimie Procede d'hydroxycarbonylation du butadiene
JP3912557B2 (ja) 1997-07-07 2007-05-09 株式会社ジーエス・ユアサコーポレーション 固体高分子型水電解セル
US7250627B2 (en) * 2004-03-12 2007-07-31 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4831940B2 (ja) 2004-05-24 2011-12-07 株式会社光波 半導体素子の製造方法
US7253061B2 (en) * 2004-12-06 2007-08-07 Tekcore Co., Ltd. Method of forming a gate insulator in group III-V nitride semiconductor devices
KR101932576B1 (ko) * 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN110047922A (zh) 2011-09-08 2019-07-23 株式会社田村制作所 Ga2O3系MISFET和Ga2O3系MESFET
US20140217470A1 (en) * 2011-09-08 2014-08-07 Tamura Corporation Ga2O3 SEMICONDUCTOR ELEMENT
JP5948581B2 (ja) 2011-09-08 2016-07-06 株式会社Flosfia Ｇａ２Ｏ３系半導体素子
KR101947808B1 (ko) * 2012-02-29 2019-04-25 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법
KR101976133B1 (ko) * 2012-11-20 2019-05-08 삼성디스플레이 주식회사 표시 장치
EP2942803B1 (en) 2014-05-08 2019-08-21 Flosfia Inc. Crystalline multilayer structure and semiconductor device
JP6349592B2 (ja) 2014-07-22 2018-07-04 株式会社Flosfia 半導体装置
JP5907465B2 (ja) 2014-08-29 2016-04-26 株式会社タムラ製作所 半導体素子及び結晶積層構造体
US9761732B2 (en) * 2015-02-25 2017-09-12 Snaptrack Inc. Tunnel thin film transistor with hetero-junction structure
KR102494732B1 (ko) * 2015-10-16 2023-02-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI660505B (zh) 2015-12-18 2019-05-21 日商Ｆｌｏｓｆｉａ股份有限公司 Semiconductor device
KR102492209B1 (ko) * 2016-05-19 2023-01-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복합 산화물 반도체 및 트랜지스터
JP6763703B2 (ja) * 2016-06-17 2020-09-30 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
JP6904517B2 (ja) 2016-06-30 2021-07-14 株式会社Flosfia 結晶性酸化物半導体膜およびその製造方法
CN109417037B (zh) 2016-06-30 2024-03-15 株式会社Flosfia 氧化物半导体膜及其制造方法
JP6951714B2 (ja) 2016-08-31 2021-10-20 株式会社Flosfia ｐ型酸化物半導体及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150108468A1 (en) * 2013-10-21 2015-04-23 Samsung Display Co., Ltd. Thin film transistor and method of manufacturing the same

Also Published As

Publication number Publication date
TW202013735A (zh) 2020-04-01
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