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TWI844115B - 輸入/輸出電路、記憶體裝置及進行乘法累加操作的方法 - Google Patents

輸入/輸出電路、記憶體裝置及進行乘法累加操作的方法 Download PDF

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TWI844115B
TWI844115B TW111135845A TW111135845A TWI844115B TW I844115 B TWI844115 B TW I844115B TW 111135845 A TW111135845 A TW 111135845A TW 111135845 A TW111135845 A TW 111135845A TW I844115 B TWI844115 B TW I844115B
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TW
Taiwan
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voltage
output
circuit
time
bit line
Prior art date
Application number
TW111135845A
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TW202322127A (zh
Inventor
洪哲民
柯文昇
張孟凡
Original Assignee
台灣積體電路製造股份有限公司
國立清華大學
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Publication date
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Publication of TW202322127A publication Critical patent/TW202322127A/zh
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Abstract

本揭露提供一種輸入/輸出(I/O)電路、記憶體裝置以及 進行乘法累加操作的方法。輸入/輸出電路包括電荷積分電路，電荷積分電路耦接至記憶體裝置的位元線。電荷積分電路基於位元線上電壓的降低而提供感測電壓。比較器耦接至電荷積分電路。比較器將感測電壓與參考電壓進行比較，並基於比較而提供輸出電壓。時間至數位轉換器耦接至比較器。時間至數位轉換器將與輸出電壓相關聯的時間轉換成數位值。

Description

輸入/輸出電路、記憶體裝置及進行乘法累加操 作的方法
本揭露涉及一種記憶體裝置及操作方法，且特別是一種輸入/輸出電路、記憶體裝置及進行乘法累加操作的方法
本揭露概言之是有關於記憶體裝置，例如，記憶體內計算(「compute-in-memory，CIM」)，且更具體而言是有關於用於CIM的輸入輸出(input output，IO)電路。CIM用於例如乘法累加(「Multiply-Accumulate，MAC」)操作等資料處理中。記憶體內計算系統或記憶體中計算系統將資訊儲存於電腦的主隨機存取記憶體(random-access memory，RAM)中，且在記憶體單元層階下實行計算，而不是針對每一計算步驟在主RAM與資料儲存體之間移動大量資料。由於所儲存的資料在其儲存於RAM中時會被快得多地存取，因此記憶體內計算使得資料能夠被即時分析，進而在商業應用及機器學習應用中達成更快的報告及決策製定。正在努力改善記憶體內計算系統的效能。
本揭露的輸入/輸出電路用於記憶體裝置。輸入/輸出電路包括電荷積分電路、比較器以及時間至數位轉換器。電荷積分電路耦接至記憶體裝置的位元線。電荷積分電路基於位元線上電壓的降低而提供感測電壓。比較器耦接至電荷積分電路。比較器將感測電壓與參考電壓進行比較，並基於比較而提供輸出電壓。時間至數位轉換器耦接至比較器。時間至數位轉換器將與輸出電壓相關聯的時間轉換成數位值。
本揭露的記憶體裝置包括記憶體陣列、多個多工器以及多個輸入/輸出電路。記憶體陣列包括多個列及多個行。所述多個行中的每一者包括與多個位元線中的位元線連接的第一多個記憶體單元。所述多個多工器中的每一者與所述多個位元線中的預定數目個位元線相關聯。所述多個輸入/輸出電路中的每一者與所述多個多工器中的一者相關聯。所述多個多工器中的多工器將與所述多工器相關聯的輸入/輸出電路連接至預定數目個位元線中的位元線。輸入/輸出電路在時域中感測位元線的乘法累加值。
本揭露的在記憶體裝置中進行乘法累加操作的方法包括：將電荷積分電路連接至記憶體裝置的位元線；由電荷積分電路基於位元線上電壓的降低而對感測節點充電；由耦接至電荷積分電路的比較器將感測節點的感測電壓與參考電壓進行比較；由比較器基於比較而提供輸出電壓；以及由耦接至比較器的時間至 數位轉換器將與輸出電壓相關聯的時間轉換成乘法累加值。
100:記憶體內計算(CIM)裝置
102:記憶體陣列/陣列
104:字元線(WL)驅動器
106:控制器
108:多工器
110:輸入/輸出(I/O)電路
202:電荷積分電路(CIC)
204:電荷積分比較器/比較器
206:時間至數位轉換器(TDC)
302、C0:第一電荷儲存裝置/第一電容器/耦合電容器/第一電容器
304、P0:第一電晶體
306、SW0:第一開關
308、SW1:第二開關
310:第一節點
312:第二節點
314、N0:第二電晶體
316、C1:第二電荷儲存裝置/第二電容器
320、P1:第三電晶體
322、C2:第三電荷儲存裝置/第三電容器
324、P2:第四電晶體
326:第三節點
328、N1:第五電晶體
330、N2:第六電晶體
402:第一曲線
404:第二曲線
406:第三曲線
406a:第一個第三曲線
406b:第二個第三曲線
406c:第三個第三曲線
406d:第四個第三曲線
406e:第五個第三曲線
408:第四曲線
408a:第一個第四曲線
408b:第二個第四曲線
408c:第三個第四曲線
408d:第四個第四曲線
408e:第五個第四曲線
410:第五曲線
410a:第一個第五曲線/曲線
410b:第二個第五曲線
410c:第三個第五曲線
410d:第四個第五曲線
410e:第五個第五曲線
412:第六曲線
412a:第一個第六曲線
412b:第二個第六曲線
412c:第三個第六曲線
412d:第四個第六曲線
412e:第五個第六曲線
502:第一延遲電路
502a、B11:第一延遲元件
502b、B12:第二延遲元件
502c、B13:第三延遲元件
502d、B14:第四延遲元件
504:第二延遲電路
504a、B21:第五延遲元件
504b、B22:第六延遲元件
504c、B23:第七延遲元件
504d、B24:第八延遲元件
506:輸出電路
506a、C0:第一輸出電路
506b、C1:第二輸出電路
506c、C2:第三輸出電路
506d、C3:第四輸出電路
700:第二TDC/TDC
702a:第一正反器
702b:第二正反器
702c:第三正反器
702d:第四正反器
900:第三TDC
902a:第一多工器
902b:第二多工器
902c:第三多工器
902d:第四多工器
1100:鎖存器
1102:反及(NAND)邏輯電路
1104:反相器電路
1106:第一傳輸閘
1108:第二傳輸閘
1200:方法
1210、1220、1230、1240:步驟
B11:第一延遲元件
B12:第二延遲元件
B13:第三延遲元件
B14:第四延遲元件
B21:第五延遲元件
B22:第六延遲元件
B23:第七延遲元件
B24:第八延遲元件
C0:第一電容器/耦合電容器/第一輸出電路
C1:第二電容器/第二輸出電路
C2:第三電容器/第三輸出電路
C3:第四輸出電路
D、Q:端子
D0:第一數位輸出
D1:第二數位輸出
D2:第三數位輸出
D3:第四數位輸出
MACV:乘法累加(MAC)值
N0:第二電晶體
N1:第五電晶體
N2:第六電晶體
OP_EN:致能訊號
P0:第一電晶體
P1:第三電晶體
P2:第四電晶體
SLRS:基線訊號/訊號
SW0:第一開關
SW1:第二開關
t0、t1、T1、T2、T3、T4、T5:時間
VBL:位元線電壓
VFB:回饋節點電壓/回饋電壓
VG,P0:電壓
Vout:輸出電壓訊號/電壓輸出
Vref:參考電壓
VSEN:感測節點電壓/感測電壓
VTH:臨限電壓
VWL:字元線電壓
VWLB:字元線反相電壓
△t1、△t2:最小感測裕度
△T1:第一時間裕度/時間間隔
△T2:第二時間裕度/時間間隔
△T3:第三時間裕度/時間間隔
△T4:第四時間裕度/時間間隔
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。另外，圖式例示出本揭露的實施例的實例且並非旨在進行限制。
圖1例示出根據一些實施例的示例性記憶體內計算(CIM)裝置。
圖2是例示出根據一些實施例的CIM記憶體陣列的實例的示意圖。
圖3是例示出根據一些實施例的CIM記憶體單元的實例的示意圖。
圖4A例示出根據本揭露一些實施例的表示字元線電壓VWL的曲線圖。
圖4B例示出根據本揭露一些實施例的表示致能訊號OP_EN的曲線圖。
圖4C例示出根據本揭露一些實施例的表示位元線電壓VBL的曲線圖。
圖4D例示出根據本揭露一些實施例的表示回饋節點電壓VFB的曲線圖。
圖4E例示出根據本揭露一些實施例的表示感測電壓VSEN的曲線圖。
圖4F例示出根據本揭露一些實施例的表示輸出電壓Vout的曲線圖。
圖4G例示出曲線圖，所述曲線圖例示出根據本揭露一些實施例的感測節點電壓VSEN達到臨限電壓VTH的時間。
圖5例示出根據本揭露一些實施例的第一示例性時間至數位電路(Time to Digital Circuit，TDC)。
圖6例示出根據本揭露一些實施例的輸出電壓Vout訊號之間的時間裕度(time margin)。
圖7例示出根據本揭露一些實施例的第二示例性TDC。
圖8是根據本揭露一些實施例的第二TDC的時序圖。
圖9例示出根據本揭露一些實施例的第三示例性TDC。
圖10是根據本揭露一些實施例的第三TDC的時序圖。
圖11例示出根據本揭露一些實施例的示例性鎖存器。
圖12例示出根據本揭露一些實施例在記憶體裝置中進行MAC操作的流程圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說 明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
本揭露概言之是有關於記憶體中計算或記憶體內計算(「CIM」)，且更具體而言，是有關於在資料處理(例如乘法-累加(「MAC」)操作)中使用的記憶體陣列。記憶體內計算系統或記憶體中計算系統將資訊儲存於電腦的主隨機存取記憶體(RAM)中，並在記憶體單元層階下實行計算，而不是針對每一計算步驟在主RAM與資料儲存體之間移動大量資料。由於所儲存的資料在其儲存於RAM中時會被快得多地存取，因此記憶體內計算使得資 料能夠被即時分析，進而在商業應用及機器學習應用中達成更快的報告及決策製定。
可對MAC操作採用各種記憶體單元技術，例如快閃記憶體、磁性隨機存取記憶體(magnetic random access memory，MRAM)、電阻式隨機存取記憶體(resistive random access memory，RRAM)、靜態隨機存取記憶體(static random access memory，SRAM)等。對於使用例如RRAM等記憶體技術的MAC操作，MAC操作是基於電流域或電壓域來實行。然而，電流域MAC操作及電壓域MAC操作具有一些缺點。例如，對於電流域MAC操作，為了支援與位元線對應的所有記憶體單元，能量消耗為大的。另外，基於位元線與源極線之間的延遲，感測電流的電流形成時間為長的。相似地，電壓域MAC操作的感測裕度為小的。此外，可能難以定義參考電壓或參考時間點來評判非線性MAC操作結果。
根據示例性實施例，本揭露提供時域MAC操作，而不是基於電壓域或電流域的操作。提供了一種包括感測節點的輸入/輸出(I/O)電路。當與I/O電路對應的位元線被放電時，I/O電路基於位元線的放電而以電荷積分方式對感測節點充電。感測節點的充電速度基於電荷積分方式而降低。因此，感測節點將放電位元線電壓或電流訊號轉換成時間訊號。因此，如在本揭露的以下部分中更詳細論述，時域MAC操作的感測裕度較電壓域MAC操作的感測裕度更寬或更大，進而使得確定進行MAC操作所使用的記 憶體單元的狀態更容易。
圖1例示出根據本揭露一些實施例的示例性CIM裝置100。CIM裝置100包括記憶體陣列102、字元線(Word Line，WL)驅動器104、控制器106、多個多工器108及多個I/O電路110。在實例中，CIM裝置100可包括較圖1所示更多的組件。
記憶體陣列102包括多個記憶體單元。記憶體陣列102的多個記憶體單元中的每一者可儲存一個資料位元，例如，位元值0或位元值1。在實例中，所述多個記憶體單元中的每一者均為RRAM記憶體單元，且如此包括電晶體(例如金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體)及一個電阻器。電晶體用作夾置於電阻器與位元線BL之間的開關，其中所述電晶體的第一源極/汲極(Source/Drain，S/D)端子連接至位元線BL且所述電晶體的第二S/D端子連接至電阻器的第一端子。電阻器的第二端子連接至源極線SL。在一些實例中，電阻器的第二端子是浮置的或者連接至電壓端子，所述電壓端子被配置成接收½VDD的電壓位準，其中VDD是供電電壓。資料是作為電阻器的電阻狀態進行儲存。例如，第一(例如，高)電阻狀態可對應於第一資料值(例如，邏輯「0」)，且第二(例如，低)電阻狀態可對應於第二資料值(例如，邏輯「1」)，反之亦然。電晶體的閘極連接至字元線WL。在實例中，VDD在0.7伏至0.8伏的範圍內。
記憶體陣列102的多個記憶體單元排列成由多個列及多個行形成的矩陣。例如，記憶體陣列102可包括512列及256行 (256×512記憶體)。所述多個列中的每一者可包括第一多個記憶體單元，且所述多個行中的每一者可包括第二多個記憶體單元。一列中的第一多個記憶體單元中的每一者連接至字元線WL，且一行中的第二多個記憶體單元中的每一者連接至位元線BL。因此，記憶體陣列102包括多個字元線WL及多個位元線BL。例如，256×512記憶體可包括256個位元線及512個字元線。
對於MAC操作，WL驅動器104選擇記憶體陣列102的多個字元線WL中的一或多者，並將所選擇字元線WL充電至用於MAC操作的預定電壓(例如，至邏輯高)。在實例中，WL驅動器104基於位址選擇一或多個字元線WL。字元線WL上的電壓被表示為VWL。因此，字元線電壓VWL在字元線WL被停用(亦即，未被選擇且未被充電)時處於邏輯低，且當字元線WL被啟用(亦即，被選擇且被充電)時處於邏輯高。另外，當字元線電壓VWL處於邏輯低時，字元線反相電壓(word line voltage bar)VWLB處於邏輯高，且當字元線電壓VWL處於邏輯高時，字元線反相電壓VWLB處於邏輯低。控制器106被配置成控制MAC操作。例如，控制器106可向WL驅動器104、多個多工器108及多個I/O電路110中的一或多者提供欲起始MAC操作的訊號。
對於MAC操作，多個多工器108將記憶體陣列102的位元線BL連接至對應的多個I/O電路110。在實例中，多個多工器108中的每一者均可為8對1多工器。亦即，多個多工器108中的每一者與8個位元線BL相關聯，並且當被致能時，將8個位元線 BL中的一者連接至多個I/O電路110中的一者。例如，256×512記憶體可包括三十二個8對1多工器。
多個I/O電路110自記憶體陣列102讀取資料。例如，多個I/O電路110中的每一者連接至多個位元線BL中的一者，且自連接至位元線BL的記憶體單元讀取資料。多個I/O電路110中的每一者與預定數目個(例如，八個)位元線BL相關聯。因此，256×512記憶體可包括三十二個I/O電路110。在本揭露的以下部分中更詳細地闡述多個I/O電路110。在實例中，多個I/O電路110中的每一者與多個多工器108中的一者相關聯。
圖2例示出根據本揭露一些實施例的I/O電路110。如圖2所示，I/O電路110包括電荷積分電路(Charge Integration Circuit，CIC)202、比較器204及時間至數位轉換器(Time-to-Digital convertor，TDC)206。CIC 202連接至位元線BL。CIC 202基於輸出端子處位元線電壓VBL的放電而提供感測電壓VSEN作為輸出。位元線電壓VBL的放電速率依據連接至位元線BL的記憶體單元的電阻狀態(即，高電阻狀態/邏輯0記憶體單元的數目與低電阻狀態/邏輯1記憶體單元的數目的相對關係)而變化。因此，感測電壓VSEN基於位元線電壓VBL的放電而提供高電阻狀態記憶體單元的及低電阻狀態記憶體單元的數目的指示。參照本揭露的圖3更詳細地論述CIC 202。
比較器204將感測電壓VSEN與參考電壓Vref進行比較並基於所述比較而提供輸出電壓Vout。例如，比較器204的第一 輸入端子連接至參考電壓節點，且比較器204的第二輸入端子連接至CIC 202的輸出端子。比較器204自CIC 202接收感測電壓VSEN，自參考電壓節點接收參考電壓Vref，將感測電壓VSEN與參考電壓Vref進行比較，並基於所述比較而在輸出端子處提供輸出電壓Vout。例如，當感測電壓VSEN小於參考電壓Vref時，輸出電壓Vout被拉至邏輯低，而當感測電壓VSEN等於或大於參考電壓Vref時，輸出電壓Vout被提升至邏輯高。在一些實例中，比較器204是運算放大器。因此，如下文將進一步論述，在一些實例中，當感測電壓VSEN越過臨限位準(即，參考電壓Vref)時，比較器204提供輸出電壓Vout。此又指示位元線電壓VBL放電的時間週期，所述時間週期基於相應位元線BL上記憶體單元的電阻狀態。
TDC 206基於與輸出電壓Vout相關聯的時間而提供MAC值(被稱為MACV)作為輸出。換言之，TDC 206將由輸出電壓Vout表示的時間週期轉換成數位輸出訊號，即MACV。例如，TDC 206的輸入端子連接至比較器204的輸出端子。TDC 206自比較器204接收輸出電壓Vout，並基於與輸出電壓Vout相關聯的時間而在輸出端子處提供MACV作為MAC操作的輸出。參照本揭露的圖5至圖11更詳細地論述TDC 206。
圖3例示出根據本揭露一些實施例的CIC 202的示例性電路圖。CIC 202被配置成對放電位元線電壓VBL訊號進行積分。因此，感測電壓VSEN基於放電位元線電壓VBL訊號而被充電。 如上所述，放電位元線電壓VBL訊號在相關聯的位元線BL上提供記憶體單元的電阻狀態的指示。CIC 202用以降低感測電壓VSEN的充電速度，進而增加放電位元線電壓VBL的感測裕度，以更準確地感測記憶體單元的此類電阻狀態。CIC 202包括各種電荷儲存裝置(即，電容器)，所述電荷儲存裝置的充電及/或放電決定了感測電壓VSEN的充電速度。更具體而言，如圖3所示，CIC 202包括第一電荷儲存裝置302(亦稱為第一電容器C0 302或耦合電容器C0 302)、第一電晶體P0 304、第一開關SW0 306及第二開關SW1 308。第一電容器302的第一端子例如經由多個多工器108中的一者連接至位元線BL，以接收放電位元線電壓VBL訊號。第一電容器302的第二端子連接至第一節點310。第一電晶體P0 304的閘極亦連接至第一節點310。第一節點310的電壓被表示為VG,P0。在實例中，第一電容器C0 302的電容值是8fF。在其他實例中，第一電容器C0 302的電容值在1fF至100fF的範圍內。
第一電晶體P0 304的源極連接至供電電壓節點(亦即，VDD)，且第一電晶體P0 304的汲極連接至第一開關SW0 306的第一端子及第二開關SW1 308的第一端子。第一開關SW0 306的第二端子連接至第一節點310。因此，第一開關SW0 306連接於第一電晶體P0 304的汲極與第一節點310之間。第二開關SW1 308的第二端子連接至第二節點312。因此，第二開關SW1 308連接於第一電晶體P0 304的汲極與第二節點312之間。第二節點312 亦被稱為感測節點，且第二節點312的電壓被稱為感測節點電壓VSEN。
在實例中，當字元線反相電壓VWLB處於邏輯高時，第一開關SW0 306接通，且當字元線電壓VWL處於邏輯高時，第二開關SW1 308接通。在一些實例中，第一開關SW0 306及第二開關SW1 308均包括傳輸閘或電晶體。在實例中，第一電晶體P0 304是p通道金屬氧化物半導體(p-channel Metal Oxide Semiconductor，PMOS)電晶體。然而，在本揭露的範圍內亦有其他類型的電晶體。另外，第一電晶體P0 304是對稱的。亦即，第一電晶體P0 304的汲極可為源極，且第一電晶體P0 304的源極可為汲極。
CIC 202更包括第二電晶體N0 314及第二電荷儲存裝置316(亦稱為第二電容器C1 316)。第二電晶體N0 314的源極連接至第二節點312，且第二電晶體N0 314的汲極被接地。第二電晶體N0 314的閘極連接至提供字元線反相電壓VWLB的字元線反相電壓VWLB節點。第二電容器C1 316的第一端子連接至第二節點312，且第二電容器C1 316的第二端子被接地。在實例中，第二電容器C1 316的電容值是12fF。在其他實例中，第二電容器C1 316的電容值在1fF至100fF的範圍內。
在實例中，當字元線反相電壓VWLB處於邏輯高時，第二電晶體N0 314接通，進而將第二節點312接地。在實例中，第二電晶體N0 314是n通道金屬氧化物半導體(n-channel Metal Oxide Semiconductor，NMOS)電晶體。然而，在本揭露的範圍內亦有其他類型的電晶體。另外，第二電晶體N0 314是對稱的。亦即，第二電晶體N0 314的汲極可為源極，且第二電晶體N0 314的源極可為汲極。
CIC 202更包括第三電晶體P1 320、第三電荷儲存裝置322(亦稱為第三電容器C2 322)及第四電晶體P2 324。第三電晶體P1 320的源極連接至供電電壓節點(亦即，VDD)，且第三電晶體P1 320的汲極連接至第三節點326(亦稱為回饋節點)。第三電晶體P1 320的閘極連接至致能訊號節點，所述致能訊號節點向第三電晶體P1 320的閘極提供致能訊號OP_EN。第三節點326的電壓位準被表示為回饋節點電壓VFB。
第三電容器C2 322的第一端子連接至第三節點326，且第三電容器C2 322的第二端子被接地。在實例中，第三電容器C2 322的電容值是2fF。在其他實例中，第三電容器C2 322的電容值在0.1fF至10fF的範圍內。第四電晶體P2 324的源極連接至供電電壓節點(亦即，VDD)，且第四電晶體P2 324的汲極連接至第二節點312。第四電晶體P2 324的閘極連接至第三節點326。
當致能訊號OP_EN處於邏輯低時，第三電晶體P1 320接通，進而將第三節點326連接至VDD並對第三電容器C2 322充電。此使得第三電容器C2 322被充電且回饋節點電壓VFB上升至邏輯高。當第三節點326的回饋節點電壓VFB上升至邏輯高時，第四電晶體P2 324關斷，進而將第二節點312與VDD斷開 連接。因此，當致能訊號OP_EN處於邏輯低(即，CIC 202處於備用週期)時，感測電壓VSEN亦為低。對於MAC操作，當致能訊號OP_EN處於邏輯高時，第三電晶體P1 320關斷，進而將第三節點326與VDD斷開連接。此使得第三電容器C2 322被放電且回饋節點電壓VFB下降。當第三節點326的回饋節點電壓VFB接近邏輯低時，第四電晶體P2 324接通，將第二節點312連接至VDD，進而增加感測電壓VSEN的充電速率。在實例中，第三電晶體P1 320及第四電晶體P2 324均為PMOS電晶體。然而，在本揭露的範圍內亦有其他類型的電晶體。另外，第三電晶體P1 320及第四電晶體P2 324均為對稱的。亦即，第三電晶體P1 320及第四電晶體P2 324中的每一者的汲極可為源極，且第三電晶體P1 320及第四電晶體P2 324中的每一者的源極可為汲極。
CIC 202更包括第五電晶體N1 328及第六電晶體N2 330。第五電晶體N1 328的源極連接至第三節點326，且第五電晶體N1 328的汲極連接至第六電晶體N2 330的源極。第六電晶體N2 330的汲極被接地。第五電晶體N1 328的閘極連接至第二節點312。第六電晶體N2 330的閘極連接至致能訊號節點，所述致能訊號節點向第六電晶體N2 330的閘極提供致能訊號OP_EN。
當感測節點電壓VSEN接近邏輯高時，第五電晶體N1 328接通，且當致能訊號OP_EN上升至邏輯高時，第六電晶體N2 330接通，進而將第三節點326接地。在實例中，第五電晶體N1 328及第六電晶體N2 330均為NMOS電晶體。然而，在本揭露的範圍 內亦有其他類型的電晶體。另外，第五電晶體N1 328及第六電晶體N2 330均為對稱的。亦即，第五電晶體N1 328及第六電晶體N2 330中的每一者的汲極可為源極，且第五電晶體N1 328及第六電晶體N2 330中的每一者的源極可為汲極。
在實例中，第一電晶體P0 304、第一開關SW0 306、第二開關SW1 308、第二電晶體N0 314及第二電容器C1 316形成充電電路。所述充電電路基於位元線電壓VBL的放電速率而對第二節點312的電壓(亦即，感測節點電壓VSEN)充電。另外，第三電晶體P1 320、第三電容器C2 322、第四電晶體P2 324、第五電晶體N1 328及第六電晶體N2 330形成回饋電路。回饋電路使第二節點312的電壓(亦即，感測節點電壓VSEN)的充電斜升或加速。第二節點312提供感測電壓VSEN。
在備用週期期間，亦即，當未在執行MAC操作時，CIM裝置100的字元線WL被停用。亦即，在備用週期期間，字元線電壓VWL處於邏輯低。因此，字元線反相電壓VWLB處於邏輯高。另外，在備用週期期間，致能訊號OP_EN處於邏輯低。由於字元線電壓VWL處於邏輯低，因此第二開關SW1 308斷開，進而將第一節點310與第二節點312斷開連接。另外，由於字元線反相電壓VWLB處於邏輯高，因此第一開關SW0 306閉合，進而將第一節點310與第一電晶體P0 304的汲極連接。第一節點310的電壓(亦即，VG,P0)接近(VDD-VTH)，其中VTH是第一電晶體P0 304的臨限電壓。
另外，在備用週期中，由於字元線反相電壓VWLB處於邏輯高，因此第二電晶體N0 314接通，進而將第二節點312接地。因此，第二節點312的電壓(亦即，感測節點電壓VSEN)是邏輯低。由於感測節點電壓VSEN處於邏輯低，因此第五電晶體N1 328關斷。此外，由於致能訊號OP_EN處於邏輯低，因此第六電晶體N2 330亦關斷。
在備用週期中，由於致能訊號OP_EN處於邏輯低，因此第三電晶體P1 320接通。因此，第三節點326的電壓被上拉至供電電壓VDD(亦即，回饋節點電壓VFB接近邏輯高)。此使得第三電容器C2 322被充電。另外，由於第三節點326的電壓(亦即，回饋電壓VFB)接近邏輯高，因此第四電晶體P2 324關斷，進而將第二節點312與供電電壓VDD隔離。
致能訊號OP_EN變高以自備用週期轉變至MAC操作(亦稱為感測週期)。多個字元線WL中的一或多者被啟用(亦即，被充電至邏輯高)以將陣列102的所期望記憶體單元連接至位元線。因此，在感測週期中，字元線電壓VWL處於邏輯高，且字元線反相電壓VWLB處於邏輯低。由於字元線電壓VWL處於邏輯高，且字元線反相電壓VWLB處於邏輯低，因此第一開關SW0 306斷開，且第二開關SW1 308接通，此將第一電晶體P0 304的汲極與第一節點310斷開連接且將第一電晶體P0 304的汲極連接至第二節點312。另外，由於字元線反相電壓VWLB處於邏輯低，因此第二電晶體N0 314關斷，進而將第二節點312與地斷開連接。
圖4A例示出根據本揭露一些實施例的表示字元線電壓VWL的曲線圖。例如，圖4A所示第一曲線402表示記憶體陣列102的字元線WL的字元線電壓VWL。如第一曲線402所示，字元線WL的字元線電壓VWL在時間t0之前(即，備用週期)處於邏輯低。然後，字元線WL被選擇並在時間t0被充電至邏輯高，以進行MAC操作。字元線WL上的字元線電壓VWL保持處於邏輯高，直至時間t1，此時字元線WL被解除置位(de-assert)。在實例中，當MAC操作完成時，字元線WL被解除置位。在時間t1之後，當字元線WL被解除置位時，字元線電壓VWL下降至邏輯低。在實例中，時間t0之前的時間週期被稱為備用時間週期，且時間t0與時間t1之間的時間週期被稱為感測週期。
另外，在MAC操作開始時，致能訊號OP_EN上升至邏輯高。圖4B例示出根據本揭露一些實施例的表示致能訊號OP_EN的曲線圖。例如，圖4B所示第二曲線404表示記憶體陣列102的致能訊號OP_EN。如第二曲線404所示，致能訊號OP_EN在時間t0之前處於邏輯低。然後，致能訊號OP_EN被置位並在時間t0上升至邏輯高，以進行MAC操作。致能訊號OP_EN保持處於邏輯高，直至時間t1。然後，致能訊號OP_EN被解除置位，並在時間t1之後下降至邏輯低。
返回至圖3，在感測週期期間，位元線連接至I/O電路110，I/O電路110因此接收放電位元線電壓VBL。位元線開始藉由I/O電路110放電，且位元線電壓VBL開始下降。例如，當字 元線WL上升至邏輯高時，第二開關SW1 308閉合，且位元線電壓VBL開始藉由CIC 202放電。位元線電壓VBL的放電速率基於連接至位元線BL的記憶體單元的電阻，且連接至位元線BL的記憶體單元的總電阻由連接至位元線BL的處於高電阻狀態的記憶體單元的數目及處於低電阻狀態的記憶體單元的數目決定。
圖4C例示出根據本揭露一些實施例的表示位元線電壓VBL的曲線圖。例如，圖4C所示多個第三曲線406(亦即，第一個第三曲線406a、第二個第三曲線406b、第三個第三曲線406c、第四個第三曲線406d及第五個第三曲線406e)表示針對記憶體陣列102的位元線BL上不同MAC值(即，高電阻狀態的數目及低電阻狀態的數目)的位元線電壓VBL。在實例中，第一個第三曲線406a表示針對第一MAC值的位元線電壓VBL(例如，連接至位元線BL的記憶體單元有0個高電阻及4個低電阻)，第二個第三曲線406b表示針對第二MAC值的位元線電壓VBL(例如，連接至位元線BL的記憶體單元有1個高電阻及3個低電阻)，第三個第三曲線406c表示針對第三MAC值的位元線電壓VBL(例如，連接至位元線BL的記憶體單元有2個高電阻及2個低電阻)，第四個第三曲線406d表示針對第四MAC值的位元線電壓VBL(例如，連接至位元線BL的記憶體單元有3個高電阻及1個低電阻)，且第五個第三曲線406e表示針對第五MAC值的位元線電壓VBL(例如，連接至位元線BL的記憶體單元有4個高電阻及0個低電阻)。
第一MAC值、第二MAC值、第三MAC值、第四MAC值及第五MAC值彼此不同。在以上論述的實例中，第一MAC值小於第二MAC值，第二MAC值小於第三MAC值，第三MAC值小於第四MAC值，且第四MAC值小於第五MAC值。在實例中，第一MAC值表示連接至所選擇位元線BL的記憶體單元的最低MAC值。
如圖4C所示，當起始MAC操作時，位元線電壓VBL開始下降(即，放電)。位元線電壓VBL的下降速率取決於與連接至位元線BL的記憶體單元相關聯的MAC值，所述MAC值由連接至位元線BL的記憶體單元的電阻狀態表示。例如，如圖4C所示，針對第一MAC值的位元線電壓VBL(由第一個第三曲線406a表示)以較針對第二MAC值的位元線電壓VBL(由第二個第三曲線406b表示)更快的速率下降。此外，如圖4C所示，針對第二MAC值的位元線電壓VBL(由第二個第三曲線406b表示)以較針對第三MAC值的位元線電壓VBL(由第三個第三曲線406c表示)更快的速率下降。此外，如圖4C所示，針對第三MAC值的位元線電壓VBL(由第三個第三曲線406c表示)以較針對第四MAC值的位元線電壓VBL(由第四個第三曲線406d表示)更快的速率下降。另外，如圖4C所示，針對第四MAC值的位元線電壓VBL(由第四個第三曲線406d表示)以較針對第五MAC值的位元線電壓VBL(由第五個第三曲線406e表示)更快的速率下降。
返回至圖3，隨著第一節點310的電壓(亦即，VG,P0)接 近(VDD-VTH-VBL)，第一電晶體P0 304接通。第一電晶體P0 304的接通使得第二節點312連接至供電電壓VDD，進而使感測節點電壓VSEN上升或增大。第二節點312的感測節點電壓VSEN的增大亦使得連接至第二節點312的第二電容器C1 316被充電。第二電容器C1 316的充電速率減慢了第二節點312的電壓的充電速度(亦即，感測節點電壓VSEN的增大速率)。在實例中，充電速度的減慢擴大了時域MAC操作的感測裕度。例如，如以下進一步論述，充電速度的減慢導致感測節點電壓VSEN達到參考電壓Vref的時間週期增加，此擴大了時域MAC操作的感測裕度。
圖4E例示出根據本揭露一些實施例的表示感測電壓VSEN的曲線圖。例如，圖4E所示多個第五曲線410(即，第一個第五曲線410a、第二個第五曲線410b、第三個第五曲線410c、第四個第五曲線410d及第五個第五曲線410e)表示針對記憶體陣列102的位元線BL上不同MAC值的感測電壓VSEN。在實例中，第一個第五曲線410a表示針對第一MAC值的感測電壓VSEN，第二個第五曲線410b表示針對第二MAC值的感測電壓VSEN，第三個第五曲線410c表示針對第三MAC值的感測電壓VSEN，第四個第五曲線410d表示針對第四MAC值的感測電壓VSEN，且第五個第五曲線410e表示針對第五MAC值的感測電壓VSEN。第一MAC值、第二MAC值、第三MAC值、第四MAC值及第五MAC值彼此不同。例如，第一MAC值小於第二MAC值，第二MAC值小於第三MAC值，第三MAC值小於第四MAC值，且第 四MAC值小於第五MAC值。在實例中，第一MAC值表示連接至所選擇位元線BL的記憶體單元的最低MAC值。在實例中，與針對第一MAC值的感測電壓VSEN對應的電壓訊號亦被稱為SLRS訊號。
返回至圖3，當致能訊號OP_EN處於邏輯高時，第三電晶體P1 320及第四電晶體P2 324均關斷，且第六電晶體N2 330接通。隨著第二節點312的電壓(亦即，感測節點電壓VSEN)上升，第五電晶體N1 328接通，進而下拉第三節點326的電壓(亦即，回饋節點電壓VFB)，此使得第四電晶體P2 324接通。當接通時，第四電晶體P2 324將第二節點312連接至供電電壓VDD，進而使第二節點312的充電加速。當第四電晶體P2 324接通時，由於第二節點連接至供電電壓VDD，因此第二節點312的電壓(亦即，感測節點電壓VSEN)的充電速度進入快速上升電壓範圍。
例如，如圖4E所示，針對第一MAC值的感測節點電壓VSEN以第一速率(即，較平的曲線)被上拉直至臨限電壓VTH，且在臨限電壓VTH之後以第二速率(即，較陡的曲線)被上拉，第二速率高於第一速率。如上所述，在感測節點電壓VSEN達到臨限電壓VTH之後，CIC 202的回饋電路使感測節點電壓VSEN的充電速率加速。
圖4D例示出根據本揭露一些實施例的表示回饋節點電壓VFB的曲線圖。例如，圖4D所示多個第四曲線408(即，第一個第四曲線408a、第二個第四曲線408b、第三個第四曲線408c、 第四個第四曲線408d及第五個第四曲線408e)表示針對記憶體陣列102的位元線BL上不同MAC值的回饋節點電壓VFB。在實例中，第一個第四曲線408a表示針對第一MAC值的回饋節點電壓VFB，第二個第四曲線408b表示針對第二MAC值的回饋節點電壓VFB，第三個第四曲線408c表示針對第三MAC值的回饋節點電壓VFB，第四個第四曲線408d表示針對第四MAC值的回饋節點電壓VFB，且第五個第四曲線408e表示針對第五MAC值的回饋節點電壓VFB。第一MAC值、第二MAC值、第三MAC值、第四MAC值及第五MAC值彼此不同。例如，第一MAC值小於第二MAC值，第二MAC值小於第三MAC值，第三MAC值小於第四MAC值，且第四MAC值小於第五MAC值。在實例中，第一MAC值表示連接至所選擇位元線BL的記憶體單元的最低MAC值。
如圖4D所示，當起始MAC操作時，因應於放電位元線電壓VBL，回饋節點電壓VFB開始下降。回饋節點電壓VFB的下降速率亦取決於與連接至位元線BL的記憶體單元相關聯的MAC值，所述MAC值由連接至位元線BL的記憶體單元的電阻狀態表示。例如，如圖4D所示，針對第一MAC值的回饋節點電壓VFB(由第一個第四曲線408a表示)以較針對第二MAC值的回饋節點電壓VFB(由第二個第四曲線408b表示)更快的速率下降。此外，如圖4D所示，針對第二MAC值的回饋節點電壓VFB(由第二個第四曲線408b表示)以較針對第三MAC值的回饋節 點電壓VFB(由第三個第四曲線408c表示)更快的速率下降。此外，如圖4D所示，針對第三MAC值的回饋節點電壓VFB(由第三個第四曲線408c表示)以較針對第四MAC值的回饋節點電壓VFB(由第四個第四曲線408d表示)更快的速率下降。此外，如圖4D所示，針對第四MAC值的回饋節點電壓VFB(由第四個第四曲線408d表示)以較針對第五MAC值的回饋節點電壓VFB(由第五個第四曲線408e表示)更快的速率下降。
此外，針對不同MAC值的感測節點電壓VSEN由於其各自不同的增大速率而在不同的時間達到臨限電壓VTH。圖4G例示出根據本揭露一些實施例，對於不同的MAC值中的每一者(基於記憶體單元的電阻狀態)，感測節點電壓VSEN達到臨限電壓VTH的時間的曲線圖。例如，針對第一MAC值(例如，連接至位元線BL的記憶體單元有0個高電阻及4個低電阻)的感測節點電壓VSEN在時間T1上升至臨限電壓VTH，針對第二MAC值(例如，連接至位元線BL的記憶體單元有1個高電阻及3個低電阻)的感測節點電壓VSEN在時間T1達到臨限電壓VTH，針對第三MAC值(例如，連接至位元線BL的記憶體單元有2個高電阻及2個低電阻)的感測節點電壓VSEN在時間T3達到臨限電壓VTH，針對第四MAC值(例如，連接至位元線BL的記憶體單元有3個高電阻及1個低電阻)的感測節點電壓VSEN在時間T4達到臨限電壓VTH，且針對第五MAC值(例如，連接至位元線BL的記憶體單元有4個高電阻及1個低電阻)的感測節點電壓VSEN 在時間T5達到臨限電壓VTH。此外，如圖4G所示，時間T1小於時間T2，時間T2小於時間T3，時間T3小於時間T4，且時間T4小於時間T5。在實例中，參考電壓VREF被定義成高於臨限電壓。例如，參考電壓VREF可在0.5伏(V)至0.7伏的範圍內。將感測節點電壓VSEN中的每一者與參考電壓VREF進行比較，以確定輸出電壓Vout。
圖4F例示出根據本揭露一些實施例的表示輸出電壓Vout的曲線圖。例如，圖4F所示多個第六曲線412(即，第一個第六曲線412a、第二個第六曲線412b、第三個第六曲線412c、第四個第六曲線412d及第五個第六曲線412e)表示針對記憶體陣列102的位元線BL上不同MAC值的輸出電壓Vout。在實例中，第一個第六曲線412a表示針對第一MAC值的輸出電壓Vout，第二個第六曲線412b表示針對第二MAC值的輸出電壓Vout，第三個第六曲線412c表示針對第三MAC值的輸出電壓Vout，第四個第六曲線412d表示針對第四MAC值的輸出電壓Vout，且第五個第六曲線412e表示針對第五MAC值的輸出電壓Vout。第一MAC值、第二MAC值、第三MAC值、第四MAC值及第五MAC值彼此不同。例如，第一MAC值小於第二MAC值，第二MAC值小於第三MAC值，第三MAC值小於第四MAC值，第四MAC值小於第五MAC值。如圖4F所示，當感測節點電壓VSEN上升至高於參考電壓時，輸出電壓Vout上升至邏輯高。
在示例性實施例中，與電壓域MAC操作相較，由於CIC 202及比較器204所產生的輸出電壓Vout，時域MAC操作擴大了最小感測裕度。例如，如圖4C所示，電壓域MAC操作的最小感測裕度是△t1，其中△t1被定義為自第一個第三曲線406a感測第一MAC值與自第二個第三曲線406b感測第二MAC值之間的時間差。另一方面，時域MAC操作的最小感測裕度是△t2，其中△t2被定義為自第一個第六曲線412a感測第一MAC值與自第二個第六曲線412b感測第二MAC值之間的時間差。時域MAC操作的最小感測裕度△t2大於電壓域MAC操作的最小感測裕度△t1。例如，最小感測裕度△t1可為42微微秒(pico second)，而最小感測裕度△t2可為61.9微微秒。
圖5例示出根據本揭露一些實施例的TDC 206。在實例中，TDC 206基於與輸出電壓Vout相關聯的時間而提供MAC值(稱為MACV)作為輸出。換言之，輸出電壓訊號Vout達到臨限電壓VTH的時間(其指示連接至位元線BL的記憶體單元的電阻狀態(即MAC值))由TDC 206轉換成數位值。如圖5所示，TDC 206包括第一延遲電路502、第二延遲電路504及輸出電路506。TDC 206被配置成將輸出電壓訊號Vout的定時與基線訊號SLRS進行比較，所述基線訊號對應於位元線的最低電阻狀態(即，連接至位元線BL的記憶體單元有0個高電阻及1個低電阻，或者圖4G中的曲線410a)。第一延遲電路502包括第一多個延遲元件B1i，例如，第一延遲元件B11 502a、第二延遲元件B12 502b、第三延遲元件B13 502c及第四延遲元件B14 502d。第一延遲元件B11 502a與第一預定時間延遲TB11相關聯，第二延遲元件B12 502b與第二預定時間延遲TB12相關聯，第三延遲元件B13 502c與第三預定時間延遲TB13相關聯，且第四延遲元件B14 502d與第四預定時間延遲TB14相關聯。在實例中，第一延遲電路502及第二延遲電路504中的每一者被示為包括四個延遲元件，可為第一延遲電路502及第二延遲電路504中的每一者使用不同數目的延遲元件。
第二延遲電路504包括第二多個延遲元件B2i，例如，第五延遲元件B21 504a、第六延遲元件B22 504b、第七延遲元件B23 504c及第八延遲元件B24 504d。第五延遲元件B21 504a與第五預定時間延遲TB21相關聯，第六延遲元件B22 504b與第六預定時間延遲TB22相關聯，第七延遲元件B23 504c與第七預定時間延遲TB23相關聯，且第八延遲元件B24 504d與第八預定時間延遲TB24相關聯。
第一多個延遲元件B1i中的每一者及第二多個延遲元件B2i中的每一者包括輸入端子及輸出端子。輸出電路506包括第一輸出電路C0 506a、第二輸出電路C1 506b、第三輸出電路C2 506c及第四輸出電路C3 506d。輸出電路506中的每一者包括第一輸入端子、第二輸入端子及輸出端子。輸出電路506對來自輸入端子的訊號進行取樣。在實例中，輸出電路506被示為包括四個輸出電路，然而可使用不同數目的輸出電路。
在實例中，第一延遲元件B11 502a在輸入端子處接收SLRS訊號(對應於最低電阻狀態)，將所接收的SLRS訊號延遲 第一預定時間延遲TB11，並在輸出端子處提供經延遲的SLRS訊號。第二延遲元件B12 502b的輸入端子連接至第一延遲元件B11 502a的輸出端子。第二延遲元件B12 502b自第一延遲元件B11 502a接收經延遲的SLRS訊號，更將經延遲的SLRS訊號延遲第二預定延遲時間TB12，並在輸出端子處提供經延遲的SLRS訊號。第三延遲元件B13 502c的輸入端子連接至第二延遲元件B12 502b的輸出端子。第三延遲元件B13 502c自第二延遲元件B12 502b接收經延遲的SLRS訊號，更將經延遲的SLRS訊號延遲第三預定延遲時間TB13，並在輸出端子處提供經延遲的SLRS訊號。第四延遲元件B14 502d的輸入端子連接至第三延遲元件B13 502c的輸出端子。第四延遲元件B14 502d自第三延遲元件B13 502c接收經延遲的SLRS訊號，更將經延遲的SLRS訊號延遲第四預定延遲時間TB14，並在輸出端子處提供經延遲的SLRS訊號。
第五延遲元件B21 504a在輸入端子處接收輸出電壓Vout訊號，將所接收的輸出電壓Vout訊號延遲第五預定時間延遲TB21，並在輸出端子處提供經延遲的輸出電壓Vout訊號。第六延遲元件B22 504b的輸入端子連接至第五延遲元件B21 504a的輸出端子。第六延遲元件B22 504b自第五延遲元件B21 504a接收經延遲的輸出電壓Vout訊號，更將經延遲的輸出電壓Vout訊號延遲第六預定延遲時間TB22，並在輸出端子處提供經延遲的輸出電壓Vout訊號。第七延遲元件B23 504c的輸入端子連接至第六延遲元件B22 504b的輸出端子。第七延遲元件B23 504c自第六延遲元件 B22 504b接收經延遲的輸出電壓Vout訊號，更將經延遲的輸出電壓Vout訊號延遲第七預定延遲時間TB23，並在輸出端子處提供經延遲的輸出電壓Vout訊號。第八延遲元件B24 504d的輸入端子連接至第七延遲元件B23 504c的輸出端子。第八延遲元件B24 504d自第七延遲元件B23 504c接收經延遲的輸出電壓Vout訊號，更將經延遲的輸出電壓Vout訊號延遲第八預定延遲時間TB24，並在輸出端子處提供經延遲的輸出電壓Vout訊號。
第一輸出電路C0 506a的第一輸入端子接收SLRS訊號，且第一輸出電路C0 506a的第二輸入端子接收輸出電壓Vout訊號。第一輸出電路C0 506a基於對SLRS訊號及輸出電壓Vout訊號的取樣而在輸出端子處提供第一數位輸出D0。更具體而言，第一輸出電路C0 506a將未延遲的輸出電壓Vout的定時與SLRS訊號進行比較。
第二輸出電路C1 506b的第一輸入端子連接至第一延遲元件B11 502a的輸出端子，且第二輸出電路C1 506b的第二輸入端子連接至第五延遲元件B21 504a的輸出端子。第二輸出電路C1 506b在第一輸入端子處自第一延遲元件B11 502a接收經延遲的SLRS訊號，並在第二輸入端子處自第五延遲元件B21 504a接收經延遲的輸出電壓Vout訊號。第二輸出電路C1 506b基於對經延遲的SLRS訊號及經延遲的輸出電壓Vout訊號的取樣而在輸出端子處提供第二數位輸出D1。更具體而言，第二輸出電路C1 506b基於經第一延遲元件B11 502a延遲的輸出電壓訊號Vout與經第五延 遲元件B21 504a延遲的SLRS訊號的比較而提供第二數位輸出D1。
此外，第三輸出電路C2 506c的第一輸入端子連接至第二延遲元件B12 502b的輸出端子，且第三輸出電路C2 506c的第二輸入端子連接至第六延遲元件B22 504b的輸出端子。第三輸出電路C2 506c在第一輸入端子處自第二延遲元件B12 502b接收經延遲的SLRS訊號，並在第二輸入端子處自第六延遲元件B22 504b接收經延遲的輸出電壓Vout訊號。第三輸出電路C2 506c基於對經延遲的SLRS訊號及經延遲的輸出電壓Vout訊號的取樣而在輸出端子處提供第三數位輸出D2。更具體而言，第三輸出電路C2 506c基於經第一延遲元件B11 502a及第二延遲元件B12 502b延遲的輸出電壓Vout訊號與經第五延遲元件B21 504a及第六延遲元件B22 504b延遲的SLRS訊號的比較而提供第三數位輸出D2。
另外，第四輸出電路C3 506d的第一輸入端子連接至第三延遲元件B13 502c的輸出端子，且第四輸出電路C3 506d的第二輸入端子連接至第七延遲元件B23 504c的輸出端子。第四輸出電路C3 506d在第一輸入端子處自第三延遲元件B13 502c接收經延遲的SLRS訊號，並在第二輸入端子處自第七延遲元件B23 504c接收經延遲的輸出電壓Vout訊號。第四輸出電路C3 506d基於對經延遲的SLRS訊號及經延遲的輸出電壓Vout訊號的取樣而在輸出端子處提供第四數位輸出D3。更具體而言，第四輸出電路C3 506d基於經第一延遲元件B11 502a、第二延遲元件B12 502b及第三延遲元件B13 502c延遲的輸出電壓訊號Vout與經第五延遲元件 B21 504a、第六延遲元件B22 504b及第七延遲元件B23 504c延遲的SLRS訊號的比較而提供第四數位輸出D3。
在實例中，基於輸出電壓Vout訊號之間的時間裕度(△T)而確定輸出電路506的取樣時間。圖6例示出曲線圖，所述曲線圖示出輸出電壓Vout訊號之間的時間裕度。例如，如圖6所示，第一時間裕度△T1表示與第一MAC值(0個高電阻及4個低電阻記憶體單元，即SLRS)及第二MAC值(1個高電阻及3個低電阻記憶體單元)對應的輸出電壓Vout訊號之間的時間裕度。此外，第二時間裕度△T2表示與第二MAC值及第三MAC值(2個高電阻及2個低電阻記憶體單元)對應的輸出電壓Vout訊號之間的時間裕度。此外，第三時間裕度△T3表示與第三MAC值及第四MAC值(3個高電阻及1個低電阻記憶體單元)對應的輸出電壓Vout訊號之間的時間裕度。另外，第四時間裕度△T4表示與第四MAC值及第五MAC值(4個高電阻及0個低電阻記憶體單元)對應的輸出電壓Vout訊號之間的時間裕度。
在示例性實施例中，輸出電路Ci中的每一者的取樣時間被置於其對應的時間裕度△T內。在一些實例中，輸出電路Ci中的每一者的取樣時間被置於對應時間裕度△Ti的中間內(亦即，TB1i-TB2i=△Ti-1/2+△Ti/2)。例如，第一輸出電路C0 506a的取樣時間(亦即，第一延遲元件B11 502a與第五延遲元件B21之間的延遲差(亦即，TB11-TB21))被置於第一時間裕度△T1的中間(亦即，TB11-TB21=△T1/2)。相似地，可將第二輸出電路C1 506b的取樣時 間作為以下來確定：TB12-TB22+(與前一(些)級的時間差)=△T1+△T2/2
TB12-TB22+(△T1/2)=△T1+△T2/2
TB12-TB22=△T1/2+△T2/2
此外，可將第三輸出電路C2 506c的取樣時間作為以下來確定：TB13-TB23+(與前一(些)級的時間差)=△T1+△T2+△T3/2
TB13-TB23+(△T1/2)+(△T1/2+△T2/2)=△T1+△T2+△T3/2
TB13-TB23=△T2/2+△T3/2
在實例中，輸出電路506包括正反器，例如D正反器。圖7例示出根據本揭露一些實施例的第二示例性TDC 700。如圖7所示，輸出電路506包括正反器702，亦即第一正反器702a、第二正反器702b、第三正反器702c及第四正反器702d。正反器702中的每一者包括D端子、時脈端子及Q端子。在一些實例中，可為輸出電路506使用其他類型的正反器。圖8是根據本揭露一些實施例的第二TDC 700的時序圖，其例示出針對MAC值的示例性數位輸出。
第一正反器702a的D端子接收SLRS訊號，且第一正反器702a的時脈端子接收輸出電壓Vout訊號。第一正反器702a基於對SLRS訊號及輸出電壓Vout訊號的取樣而在Q端子處提供第一數位輸出D0。如上所述，TDC 700將基於時間的Vout訊號轉換成表示MAC值的數位值。更具體而言，將Vout訊號與SLRS訊 號進行比較，以判斷VSEN訊號在哪個時間間隔△T1、△T2、△T3、△T4越過臨限電壓VTH。在圖8所示的實例中，在SLRS訊號已作為邏輯高輸入至第一正反器702a的D端子之後，當輸出電壓Vout訊號在時脈輸入處上升至邏輯高時，第一正反器702a的第一數位輸出D0為1。
第二正反器702b的D端子連接至第一延遲元件B11 502a的輸出端子，且第二正反器702b的時脈端子連接至第五延遲元件B21 504a的輸出端子。第二正反器702b在D端子處自第一延遲元件B11 502a接收經延遲的SLRS訊號，並在時脈端子處自第五延遲元件B21 504a接收經延遲的輸出電壓Vout訊號。第二正反器702b基於對經延遲的SLRS訊號及經延遲的輸出電壓Vout訊號的取樣而在Q端子處提供第二數位輸出D1。在圖8所示的實例中，在第二正反器702b的D端子處接收到經延遲的Vout訊號之後，當經延遲的輸出電壓Vout訊號在時脈輸入處上升至邏輯高時，第二正反器702b的第二數位輸出D1為1。
此外，第三正反器702c的D端子連接至第二延遲元件B12 502b的輸出端子，且第三正反器702c的時脈端子連接至第六延遲元件B22 504b的輸出端子。第三正反器702c在D端子處自第二延遲元件B12 502b接收經延遲的SLRS訊號，並在時脈端子處自第六延遲元件B22 504b接收經延遲的輸出電壓Vout訊號。第三正反器702c基於對經延遲的SLRS訊號及經延遲的輸出電壓Vout訊號的取樣而在Q端子處提供第三數位輸出D2。在圖8所示的實 例中，在第三正反器702c的D端子處接收到經延遲的Vout訊號之後，當經延遲的輸出電壓Vout訊號在時脈輸入處上升至邏輯高時，第三正反器702c的第三數位輸出D2為0。
第四正反器702d的D端子連接至第三延遲元件B13 502c的輸出端子，且第四正反器702d的時脈端子連接至第七延遲元件B23 504c的輸出端子。第四正反器702d在D端子處自第三延遲元件B13 502c接收經延遲的SLRS訊號，並在時脈端子處自第七延遲元件B23 504c接收經延遲的輸出電壓Vout訊號。第四正反器702d基於對經延遲的SLRS訊號及經延遲的輸出電壓Vout訊號的取樣而在Q端子處提供第四數位輸出D3。在圖8所示的實例中，在第四正反器702d的D端子處接收到經延遲的Vout訊號處於邏輯低之後，當經延遲的輸出電壓Vout訊號在時脈輸入處上升至邏輯高時，第四正反器702d的第四數位輸出D3為0。
在實例中，輸出電路506包括多工器。圖9例示出根據本揭露一些實施例的第三示例性TDC 900。如圖9所示，輸出電路506包括多工器902，亦即第一多工器902a、第二多工器902b、第三多工器902c及第四多工器902d。多工器902中的每一者包括第一輸入端子、第二輸入端子及輸出端子。圖10是根據本揭露一些實施例的第三TDC 900的時序圖，其例示出針對MAC值的另一示例性數位輸出。
第一多工器902a的第一輸入端子連接至第一延遲元件B11 502a的輸出端子並接收經延遲的SLRS訊號。第一多工器902a 的第二輸入端子以回饋模式連接至輸出端子。第一多工器902a的選擇輸入端子連接至第五延遲元件B11 504a的輸出端子並接收經延遲的Vout訊號。第一多工器902a基於對SLRS訊號及第一數位輸出D0的取樣而在輸出端子處提供第一數位輸出D0。第一多工器902a的取樣由經延遲的電壓輸出Vout訊號觸發。在圖10所示的實例中，當經延遲的輸出電壓Vout訊號在經延遲的SLRS訊號之後上升至邏輯高時，第一多工器902a的第一數位輸出D0為1。換言之，選擇輸入處的經延遲的Vout訊號選擇第一多工器902a的「1」輸入。
第二多工器902b的第一輸入端子連接至第二延遲元件B12 502b的輸出端子並接收經延遲的SLRS訊號。第二多工器902b的第二輸入端子以回饋模式連接至輸出端子。第二多工器902b的選擇輸入端子連接至第六延遲元件B22 504b的輸出端子並接收經延遲的Vout訊號。第二多工器902b基於對經延遲的SLRS訊號及第二數位輸出D1的取樣而在輸出端子處提供第二數位輸出D1。第二多工器902b的取樣由經延遲的電壓輸出Vout訊號觸發。在圖10所示的實例中，當經延遲的輸出電壓Vout訊號在經延遲的SLRS訊號之後上升至邏輯高時，第二多工器902b的第二數位輸出D1為1。換言之，選擇輸入處的經延遲的Vout訊號選擇第二多工器902b的「1」輸入。
第三多工器902c的第一輸入端子連接至第三延遲元件B13 502c的輸出端子並接收經延遲的SLRS訊號。第三多工器902c 的第二輸入端子以回饋模式連接至輸出端子。第三多工器902c的選擇輸入端子連接至第七延遲元件B23 504c的輸出端子並接收經延遲的Vout訊號。第三多工器902c基於對經延遲的SLRS訊號及第三數位輸出D2的取樣而在輸出端子處提供第三數位輸出D2。第三多工器902c的取樣由經延遲的電壓輸出Vout訊號觸發。在圖10所示的實例中，當經延遲的輸出電壓Vout訊號在經延遲的SLRS訊號之前上升至邏輯高時，第三多工器902c的第三數位輸出D2為0。換言之，選擇輸入處的經延遲的Vout訊號選擇第三多工器902c的「0」輸入。
第四多工器902d的第一輸入端子連接至第四延遲元件B14 502d的輸出端子並接收經延遲的SLRS訊號。第四多工器902d的第二輸入端子以回饋模式連接至輸出端子。第四多工器902d的選擇輸入端子連接至第八延遲元件B24 504d的輸出端子並接收經延遲的Vout訊號。第四多工器902d基於對經延遲的SLRS訊號及第四數位輸出D3的取樣而在輸出端子處提供第四數位輸出D3。第四多工器902d的取樣由經延遲的電壓輸出Vout訊號觸發。在圖10所示的實例中，當經延遲的輸出電壓Vout訊號在經延遲的SLRS訊號之前上升至邏輯高時，第四多工器902d的第四數位輸出D3為0。換言之，選擇輸入處的經延遲的Vout訊號選擇第四多工器902d的「0」輸入。
在實例中，輸出電路506a至506d中的每一者包括各自的鎖存器。圖11例示出根據一些實施例的示例性鎖存器1100。為 簡單起見，圖11中僅例示出輸出電路506的單個鎖存器1100。鎖存器1100包括反及(NAND)邏輯電路1102、反相器電路1104、第一傳輸閘1106及第二傳輸閘1108。第二傳輸閘1108的輸入端子接收SLRS訊號或經延遲的SLRS訊號。第二傳輸閘1108的控制端子接收輸出電壓Vout訊號或經延遲的輸出電壓Vout訊號。第二傳輸閘1108的輸出端子連接至反及邏輯電路1102的第一輸入端子。反及邏輯電路1102的第二輸入端子接收重設訊號。反及邏輯電路1102的輸出端子提供數位輸出D。
反相器電路1104的輸入端子連接至反及邏輯電路1102的輸出端子。反相器電路1104的輸出端子連接至第一傳輸閘1106的輸入端子。第一傳輸閘1106的輸出端子連接至反及邏輯電路1102的第一輸入端子。第一傳輸閘1106的控制端子接收輸出電壓Vout訊號或經延遲的輸出電壓Vout訊號。在實例中，第一傳輸閘1106及第二傳輸閘1108中的每一者為對稱的。亦即，第一傳輸閘1106及第二傳輸閘1108中的每一者的輸入端子可為輸出端子，反之亦然。
在操作期間，當輸出電壓Vout訊號處於邏輯低時，重設訊號轉變成邏輯高。鎖存器1100的數位輸出D是SLRS訊號或經延遲的SLRS訊號的反相訊號(inverse)，且在鎖存器1100中形成鎖存迴路。當輸出電壓Vout訊號處於邏輯高時，重設訊號轉變成邏輯低。鎖存器1100的數位輸出D然後被設定成1。
圖12例示出根據本揭露一些實施例在記憶體裝置中進行 MAC操作的方法1200的流程圖。在實例中，可在參照本揭露的圖1至圖11所述的記憶體裝置100中實行方法1200。在一些實例中，方法1200可儲存為當由處理器執行時實行方法1200的指令。例如，指令可儲存於非暫時性電腦可讀取介質上。
在方法1200的方塊1210處，基於位元線上電壓的降低而對感測節點充電。例如，與記憶體裝置100的位元線BL耦接的CIC 202基於位元線電壓VBL的降低而對感測節點充電。
在方法1200的方塊1220處，將感測節點的感測電壓與參考電壓進行比較。例如，耦接至CIC 202的比較器204將感測節點電壓VSEN與參考電壓進行比較。
在方法1200的方塊1230處，基於比較而提供輸出電壓。例如，比較器204基於將感測節點電壓VSEN與參考電壓VREF進行比較而提供輸出電壓Vout。在實例中，當感測電壓VSEN小於參考電壓VREF時，輸出電壓Vout被拉至邏輯低，而當感測電壓VSEN等於或大於參考電壓VREF時，輸出電壓Vout被提升至邏輯高。
在方法1200的方塊1240處，將與輸出電壓相關聯的時間轉換成MAC值。在實例中，與輸出電壓相關聯的時間由耦接至比較器204的TDC 206轉換成MAC值。例如，TDC 206自比較器204接收輸出電壓Vout，並且接收與耦接至位元線BL的記憶體單元的最低電阻狀態對應的SLRS電壓訊號，所述最低電阻狀態表示第一MAC值。TDC 206將經時間延遲的輸出電壓訊號Vout 與對應的經時間延遲的SLRS訊號進行比較，以確定VSEN訊號越過臨限電壓VTH的時間間隔△T1、△T2、△T3、△T4，進而基於與輸出電壓Vout相關聯的時間而在輸出端子處提供MAC值作為MAC操作的輸出。
根據示例性實施例，一種用於記憶體裝置的I/O電路包括：電荷積分電路，耦接至記憶體裝置的位元線，其中電荷積分電路基於位元線上電壓的降低而提供感測電壓；比較器，耦接至電荷積分電路，其中比較器將感測電壓與參考電壓進行比較，並基於比較而提供輸出電壓；以及時間至數位轉換器，耦接至比較器，其中時間至數位轉換器將與輸出電壓相關聯的時間轉換成數位值。
在一些實施例中，時間至數位轉換器包括第一延遲電路、第二延遲電路以及連接至第一延遲電路及第二延遲電路的輸出電路。
在一些實施例中，第一延遲電路包括串聯連接的第一多個延遲元件，第一多個延遲元件中的每一者被配置成將訊號延遲第一預定延遲時間。
在一些實施例中，第二延遲電路包括串聯連接的第二多個延遲元件，第二多個延遲元件中的每一者被配置成將輸出電壓訊號延遲第二預定延遲時間。
在一些實施例中，輸出電路中的每一者被配置成對訊號及輸出電壓訊號進行取樣，並基於取樣而提供數位值。
在一些實施例中，輸出電路包括多個正反器。
在一些實施例中，輸出電路包括多個多工器。
在示例性實施例中，一種記憶體裝置包括：記憶體陣列，包括多個列及多個行，其中所述多個行中的每一者包括與多個位元線中的位元線連接的第一多個記憶體單元；多個多工器，所述多個多工器中的每一者與所述多個位元線中的預定數目個位元線相關聯；以及多個輸入/輸出(I/O)電路，其中所述多個I/O電路中的每一者與所述多個多工器中的一者相關聯，其中所述多個多工器中的多工器將與多工器相關聯的I/O電路連接至預定數目個位元線中的位元線，並且其中I/O電路在時域中感測位元線的乘法累加值。
在一些實施例中，輸入/輸出電路包括電荷積分電路、比較器以及時間至數位轉換器。電荷積分電路耦接至位元線。電荷積分電路基於位元線上電壓的降低而提供感測電壓。比較器耦接至電荷積分電路。比較器將感測電壓與參考電壓進行比較，並基於比較而提供輸出電壓。時間至數位轉換器耦接至比較器。時間至數位轉換器將與輸出電壓相關聯的時間轉換成數位值。
在一些實施例中，電荷積分電路包括連接至感測節點的充電電路。充電電路以第一速率對感測節點充電，並且其中感測節點提供感測電壓。
在一些實施例中，電荷積分電路更包括連接至感測節點的回饋電路。回饋電路以第二速率對感測節點充電。
在一些實施例中，第二速率大於第一速率。
在一些實施例中，記憶體裝置更包括控制器。控制器進行操作以起始乘法累加操作。
在一些實施例中，控制器選擇所述多個多工器中的一者來進行乘法累加操作，並且其中所述多個多工器中被選擇的所述一者將位元線連接至輸入/輸出電路。
根據示例性實施例，一種在記憶體裝置中進行MAC操作的方法包括：將電荷積分電路連接至記憶體裝置的位元線；由電荷積分電路基於位元線上電壓的降低而對感測節點充電；由耦接至電荷積分電路的比較器將感測節點的感測電壓與參考電壓進行比較；由比較器基於比較而提供輸出電壓；以及由耦接至比較器的時間至數位轉換器將與輸出電壓相關聯的時間轉換成MAC值。
在一些實施例中，對感測節點充電包括以第一速率對感測節點充電，直至感測電壓被拉至臨限電壓為止。
在一些實施例中，對感測節點充電包括在感測電壓被拉至臨限電壓之後以第二速率對感測節點充電。
在一些實施例中，第二速率大於第一速率。
在一些實施例中，對感測節點充電包括：基於位元線的位元線電壓的放電速率而對感測節點充電。
在一些實施例中，將電荷積分電路連接至位元線包括藉由多工器將電荷積分電路連接至位元線。
以上概述了若干實施例的特徵，以使熟習此項技術者可 更佳地理解本揭露的態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
110:輸入/輸出(I/O)電路
202:電荷積分電路(CIC)
204:電荷積分比較器/比較器
206:時間至數位轉換器(TDC)
MACV:乘法累加(MAC)值
VBL:位元線電壓
Vout:輸出電壓/電壓輸出
Vref:參考電壓
VSEN:感測節點電壓/感測電壓

Claims (9)

  1. 一種用於記憶體裝置的輸入/輸出電路，其中所述輸入/輸出電路包括：電荷積分電路，耦接至所述記憶體裝置的位元線，其中所述電荷積分電路基於所述位元線上電壓的降低而提供感測電壓；比較器，耦接至所述電荷積分電路，其中所述比較器將所述感測電壓與參考電壓進行比較，並基於所述比較而提供輸出電壓；以及時間至數位轉換器，耦接至所述比較器，其中所述時間至數位轉換器將與所述輸出電壓相關聯的時間轉換成數位值。
  2. 如請求項1所述的輸入/輸出電路，其中所述時間至數位轉換器包括第一延遲電路、第二延遲電路以及連接至所述第一延遲電路及所述第二延遲電路的輸出電路。
  3. 如請求項2所述的輸入/輸出電路，其中所述第二延遲電路包括串聯連接的第二多個延遲元件，所述第二多個延遲元件中的每一者被配置成將輸出電壓訊號延遲第二預定延遲時間。
  4. 如請求項2所述的輸入/輸出電路，其中所述輸出電路中的每一者被配置成對基線訊號及輸出電壓訊號進行取樣，並基於所述取樣而提供所述數位值。
  5. 一種記憶體裝置，包括：記憶體陣列，包括多個列及多個行，其中所述多個行中的每一者包括與多個位元線中的位元線連接的第一多個記憶體單元； 多個多工器，所述多個多工器中的每一者與所述多個位元線中的預定數目個位元線相關聯；以及多個輸入/輸出電路，其中所述多個輸入/輸出電路中的每一者與所述多個多工器中的一者相關聯，其中所述多個多工器中的多工器將與所述多工器相關聯的輸入/輸出電路連接至所述預定數目個位元線中的位元線，並且其中所述輸入/輸出電路在時域中感測所述位元線的乘法累加值，其中所述多個輸入/輸出電路中的每一者包括：電荷積分電路，耦接至所述位元線，其中所述電荷積分電路基於所述位元線上電壓的降低而提供感測電壓；比較器，耦接至所述電荷積分電路，其中所述比較器將所述感測電壓與參考電壓進行比較，並基於所述比較而提供輸出電壓；以及時間至數位轉換器，耦接至所述比較器，其中所述時間至數位轉換器將與所述輸出電壓相關聯的時間轉換成數位值。
  6. 如請求項5所述的記憶體裝置，其中所述電荷積分電路包括連接至感測節點的充電電路，其中所述充電電路以第一速率對所述感測節點充電，並且其中所述感測節點提供所述感測電壓。
  7. 如請求項6所述的記憶體裝置，其中所述電荷積分電路更包括連接至所述感測節點的回饋電路，其中所述回饋電路以第二速率對所述感測節點充電。
  8. 如請求項7所述的記憶體裝置，其中所述第二速率大於所述第一速率。
  9. 一種在記憶體裝置中進行乘法累加操作的方法，所述方法包括：將電荷積分電路連接至所述記憶體裝置的位元線；由所述電荷積分電路基於所述位元線上電壓的降低而對感測節點充電；由耦接至所述電荷積分電路的比較器將所述感測節點的感測電壓與參考電壓進行比較；由所述比較器基於所述比較而提供輸出電壓；以及由耦接至所述比較器的時間至數位轉換器將與所述輸出電壓相關聯的時間轉換成乘法累加值。
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