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TWI778155B - 用於在sar adc中實現寬輸入共模範圍而無額外的主動電路系統之方法及設備 - Google Patents

用於在sar adc中實現寬輸入共模範圍而無額外的主動電路系統之方法及設備 Download PDF

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TWI778155B
TWI778155B TW107137492A TW107137492A TWI778155B TW I778155 B TWI778155 B TW I778155B TW 107137492 A TW107137492 A TW 107137492A TW 107137492 A TW107137492 A TW 107137492A TW I778155 B TWI778155 B TW I778155B
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reference voltage
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weighted capacitors
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安德斯 文傑
依瓦 洛肯
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美商微晶片科技公司
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Abstract

一種具有寬輸入共模範圍之差動連續漸進式暫存器(SAR)類比至數位轉換器(ADC)添加一個步驟至其轉換程序。對全軌對軌共模電壓操作而言，不需要額外的電路系統。在一第一步驟中，該等頂板節點vcp及vcn可重設為一固定電壓vcm。接著在一下一步驟中，取樣可在使vcp及vcn處於浮接但短路的同時執行。藉此形成單一節點vx，該節點提供簡單的電容分壓。其後，執行一標準循序SAR逐位元類比至數位轉換。節點vx處的電壓將在整個取樣階段期間跟隨vcmin，所具有的一限制在於變化率僅受短路開關及取樣電容器之RC時間常數的限制。此將具有遠高於任何基於OTA的主動追蹤電路的帶寬。

Description

用於在SAR ADC中實現寬輸入共模範圍而無額外的主動電路系統之方法及設備
本揭露係關於類比轉數位轉換器(ADC)，且更具體地係關於在連續漸進式暫存器(SAR)ADC中實現寬輸入共模範圍而無額外的主動電路系統。
一連續漸進式暫存器(SAR)類比至數位轉換器(ADC)係一類型的類比轉數位轉換器，其藉由執行二元搜尋以會聚至類比波形所取得之各樣本之最接近的量化位準接著提供其之數位表示來將連續的類比波形轉換成離散的數位表示。
SAR ADC係在最普遍的ADC架構中，並可用在例如微控制器中。包括市面上的大多數之一般的差動SAR ADC具有有限的輸入共模範圍，若輸入共模超過SAR DAC的容許範圍，則其可導致性能下降或故障。此使得差動SAR ADC較不適於無法在其中控制輸入共模電壓的應用，如某些感測器應用、零交叉偵測、及更多。此可如圖2所示藉由使用額外的主動電路系統取樣輸入共模電壓並在轉換期間將其減去以抵消其效應來設法克服。然而，就電流消耗 及積體電路晶粒面積而言，此係昂貴的，且亦將限制加諸於所容許的輸入共模變化率。
因此，所需要的係一種差動SAR ADC，其具有更好的共模電壓排斥及振幅處理能力，同時需要最小或不需要額外的電路系統。
根據一實施例，一種用於在連續漸進式暫存器(SAR)類比至數位轉換器(ADC)中提供寬輸入共模範圍的方法可包含下列步驟：將複數個二元加權電容器的頂板節點vcp及vcn重設為一電壓vcm；在底板節點vcp及vcn上分別取樣差動電壓Vinp及Vinn，同時將該等頂板節點vcp及vcn耦合在一起並浮接；以及在該經取樣的差動電壓Vinp及Vinn上執行一循序SAR類比至數位轉換。
根據該方法之一進一步的實施例，該SAR ADC可係一差動輸入SAR ADC。根據該方法之一進一步的實施例，該SAR ADC可製造在積體電路裝置中。根據該方法之一進一步的實施例，該積體電路裝置可係一微控制器。
根據另一實施例，一種用於在連續漸進式暫存器(SAR)類比至數位轉換器(ADC)中提供寬輸入共模範圍的方法可包含下列步驟：將複數個二元加權電容器之一第一半的頂板耦合至一電壓比較器的一第一輸入，並將該複數個二元加權電容器之一第二半的頂板耦合至該電壓比較器的一第二輸入；將一第一虛置電容器的一頂板耦合至該電壓比較器的該第一輸入，並將一第二虛置電容器的一頂板耦合至該電壓比較器的該第二輸入；將先前的一第一參考電 壓耦合至該複數個二元加權電容器之該第一半的底板；將先前的一第二參考電壓耦合至該複數個二元加權電容器之該第二半的底板；將一第三參考電壓耦合至該複數個二元加權電容器的該等頂板，並耦合至該第一及第二虛置電容器的該等頂板及底板；從先前的該第一參考電壓及該第二參考電壓解耦該複數個二元加權電容器的該等底板；將該複數個二元加權電容器之該第一半的該等底板與該第一虛置電容器的該底板耦合至一正輸入電壓Vinp；將該複數個二元加權電容器之該第二半的該等底板與該第二虛置電容器的該底板耦合至一負輸入電壓Vinn；將該複數個二元加權電容器與該第一及第二虛置電容器的該等頂板耦合在一起；從該複數個二元加權電容器之該第二半及該第二虛置電容器的該等頂板解耦該複數個二元加權電容器之該第一半及該第一虛置電容器的該等頂板；將該複數個二元加權電容器與該第一及第二虛置電容器的該等底板耦合至該第三參考電壓；判定該電壓比較器之該第一輸入上的一第一電壓是否大於其第二輸入上的一第二電壓；其中若該第一電壓大於該第二電壓，則從該電壓比較器提供一第一邏輯位準輸出，且若該第一電壓小於該第二電壓，則從該電壓比較器提供一第二邏輯位準輸出；以及持續進行一連續漸進式類比至數位轉換直到完成該轉換為止。
根據該方法之一進一步的實施例，先前的該第一參考電壓可來自一第一數位至類比轉換器(DAC)，且先前的該第二參考電壓可來自一第二DAC。根據該方法之一進一步的實施例，先前的該第一參考電壓及該第二參考電壓可係Vref，且該第三參考電壓可係Vref/2。根據該方法之一進一步的實施例，該第一邏輯位準可係一邏輯高或邏輯「1」，且該第二邏輯位準可係一邏輯低或邏輯「0」。根據該方法之一進一步的實施例，該SAR ADC可係一差動 輸入SAR ADC。根據該方法之一進一步的實施例，該SAR ADC可製造在積體電路裝置中。根據該方法之一進一步的實施例，該積體電路裝置可係一微控制器。
根據又另一實施例，一連續漸進式暫存器(SAR)類比至數位轉換器(ADC)可包含電路系統，其經組態以：將一第三參考電壓耦合至複數個二元加權電容器的頂板以及第一及第二虛置電容器的頂板及底板；將先前的一第一參考電壓耦合至該複數個二元加權電容器之一第一半的底板；將先前的一第二參考電壓耦合至該複數個二元加權電容器之一第二半的底板；從該各別的第一、第二、及第三參考電壓解耦該複數個二元加權電容器與該第一虛置電容器及該第二虛置電容器的該等底板；將該複數個二元加權電容器與該等第一及第二虛置電容器的該等底板耦合在一起；將一正輸入電壓Vinp耦合至該複數個二元加權電容器之該第一半及該第一虛置電容器的該等底板；將一負輸入電壓Vinn耦合至該複數個二元加權電容器之該第二半及該第二虛置電容器的該等底板；從該複數個二元加權電容器之該第二半及該第二虛置電容器的該等底板解耦該複數個二元加權電容器之該第一半及該第一虛置電容器的該等底板；比較該複數個二元加權電容器之該第一半及該第一虛置電容器的該等頂板處之一電壓Vx與該複數個二元加權電容器之該第二半及該第二虛置電容器的該等頂板處之一電壓Vy；其中若該電壓Vx大於該電壓Vy，則將一第四電壓耦合至該複數個二元加權電容器之該第一半之一最高有效位元(MSB)者的該底板，將一第五電壓耦合至該複數個二元加權電容器之該第二半之一MSB者的該底板，並將該第三電壓耦合至其餘之該複數個二元加權電容器及該第一及第二虛置電容器的該等底板，或者若該電壓Vx小於該電壓Vy，則將該第五電壓耦合至該複數個 二元加權電容器之該第一半之該MSB者的該底板，將該第四電壓耦合至該複數個二元加權電容器之該第二半之該MSB者的該底板，並將該第三電壓耦合至其餘之該複數個二元加權電容器及該第一及第二虛置電容器的該等底板；以及持續進行一連續漸進式類比至數位轉換直到完成該轉換為止。
根據一進一步的實施例，先前的該第一參考電壓可來自一第一數位至類比轉換器；先前的該第二參考電壓可來自一第二數位至類比轉換器；該第三參考電壓可係Vref/2；該第四參考電壓可係零伏特；且該第五參考電壓可係Vref。根據一進一步的實施例，該連續漸進式暫存器(SAR)類比至數位轉換器(ADC)可係一差動輸入SAR ADC。根據一進一步的實施例，該SAR ADC可製造在積體電路裝置中。根據一進一步的實施例，該積體電路裝置可係一微控制器。
102‧‧‧比較器
204‧‧‧運算跨導放大器(OTA)
610‧‧‧步驟
612‧‧‧步驟
614‧‧‧步驟
616‧‧‧步驟
結合附圖參考下文描述可更徹底瞭解本揭露，圖中：〔圖1〕根據本揭露之教示繪示具有電容式DAC之一基於VCM取樣之SAR ADC的簡化示意圖；〔圖2〕繪示用於實現軌對軌輸入共模操作之一先前技術解決方案的示意圖；〔圖3〕根據本揭露之特定實例實施例繪示重設及取樣階段中之被動輸入共模追蹤的示意圖；〔圖4〕根據本揭露之特定實例實施例繪示使用被動輸入共模追蹤之取樣至MSB判定階段之過渡的示意圖；〔圖5〕根據本揭露之特定實例實施例繪示一被動輸入共模追蹤電路的示意圖； 〔圖6〕根據本揭露之特定實例實施例繪示被動輸入共模追蹤的示意流程圖；〔圖7〕根據本揭露之教示繪示具有基於vcm取樣之一SAR ADC的示意圖，其顯示連續漸進的頭兩個步驟；〔圖8〕繪示具有基於vcm取樣之一先前技術的SAR ADC的示意圖，其顯示連續漸進的頭兩個步驟；且〔圖9〕根據本揭露之特定實例實施例繪示具有基於vcm取樣之一SAR ADC的示意圖，其顯示連續漸進的頭兩個步驟。
雖然本揭露容許各種修改及替代形式，其特定實例實施例已顯示於圖式中並在本文中詳細描述。然而，應當理解，本文描述之具體實例性實施例非意欲將本揭露限制於本文所揭露的形式。
〔相關申請案之交互參照〕
本申請主張共同擁有之美國臨時專利申請案第62/576,350號的優先權；該案於2017年10月24日申請；發明名稱為「Method for Enabling Wide Input Common-Mode Range in SAR ADC with No Additional Active Circuitry」，由Anders Vinje及Ivar L
Figure 107137492-A0202-12-0006-16
kken所提出；且為了所有目的，該案全文皆以引用方式併入本文。
通常，現有技術的差動SAR ADC具有有限的輸入共模範圍。此使得差動SAR ADC較不適於無法在其中控制輸入共模電壓的應用中，如某些感測器應用、零交叉偵測、及類似者。先前公開的解決方案以及早期針對各種微控制器開發的解決方案依靠外加的電路系統來取樣輸入共模電壓並將其應用 在轉換期間以便抵銷共模電壓。然而，就電流消耗及面積而言，此係昂貴的，且亦將限制加諸於輸入共模變化率。反之，本揭露的實施例消除此等限制，且不需要額外的電力消耗電路系統或晶片面積。根據本揭露之特定實例實施例，唯一需要的是每次轉換之一個額外的時鐘循環以執行浮接節點的重設。所有必需的硬體開關都已經在SAR DAC電路中提供；藉此，本揭露之實施例達成軌對軌輸入共模範圍，而不需要任何電路修改或添加。
本文所揭示及主張優先權的SAR DAC電路可輕易地實施為一積體電路裝置，諸如例如但不限於一混合信號(類比及數位電路兩者)微控制器。
現在參考附圖，示意性繪示實例性實施例的細節。相似元件中將藉由相似元件符號予以表示，且類似元件將藉由含不同小寫字母後綴的相似元件符號予以表示。
參照圖1，其根據本揭露之教示描繪具有電容式DAC之一基於VCM取樣之SAR ADC的簡化示意圖。一些SAR ADC使用基於vcm的取樣來取樣及轉換輸入信號，其能源效率大約較習知的SAR演算法多出80%。信號經取樣並耦合至比較器102的輸入，如圖1所示。首先，在一電容器陣列(此處顯示為單一電容器)的底板上取樣正輸入及負輸入，其中頂板經短路至一內部產生的共模電壓vcmsamp=vcm。接下來，在所謂的MSB階段中，將底板連接至電壓vcm，而頂板則處於浮接狀態，將節點vcp及vcn則分別移位至2*vcm-vinp及2*vcm-vinn。接著，比較器102作出首位元決策(MSB決策)，且一二元搜尋演算法係用以取決於比較器輸出將電容器的二元擴展部分移位至參考電壓，從 而導致差動輸入電壓的連續漸進。此方法類似於頂板取樣，但對比較器輸入節點處的寄生電容不具有相同的高敏感度。
若比較器共模電壓經定義為vcmcomp=(vcp+vcn)/2，則：
Figure 107137492-A0202-12-0008-1
電壓(vinp+vinn)/2等於輸入共模電壓或vcmin，將上述方程式約化為：vcmcomp=2．vcm-vcmin (2)
若vcmin=vcm，則比較器共模電壓簡化為vcmcomp=vcm，其一般係vref/2，但可在比較器102的最佳操作點處作選擇。然而，若欲實現軌對軌輸入共模，或者vcmin欲處於從0至vref之間的任何一處，則其意指vcmcomp亦可在0至vref之間的任何一處變化。此可導致ADC的實質性能下降以及更為複雜的比較器設計。在一些使用此架構的ADC中，此可導致輸入共模之容許範圍的特定限制。此一限制亦常見於來自不同來源之SAR ADC的資料表中。然而，本揭露的實施例可達成軌對軌輸入共模能力，其賦予ADC顯著的附加價值。
參照圖2，其描繪用於實現軌對軌輸入共模操作之一先前技術解決方案的示意圖。現在，在MSB階段期間，節點vcp及vcn在開啟時分別移位 至(vcm+vcmsamp-vinp)及(vcm+vcmsamp-vinn)，且若vcmsamp=vcmin，則方程式(1)可重寫為：
Figure 107137492-A0202-12-0009-2
此意指無論輸入共模電壓為何，比較器將維持其最佳共模電壓。然而，成本係可觀的，需要分開的取樣電容器及一切換網路以取樣輸入共模電壓，以及需要軌對軌輸入及輸出之一運算跨導放大器(OTA)204。此外，由於vcmsamp係在取樣階段開始時取樣，而vcp及vcn係在取樣階段結束時斷開，因而存在一固有限制。因此，vcmin在取樣階段時間期間的任何變化將在vcmsamp中導致一結果錯誤。一些解決方案可使用一改善的連續時間輸入共模追蹤器以排除後面的問題，但仍然存在顯著的電路及面積負荷。
參照圖3，根據本揭露之特定實例實施例描繪重設及取樣階段中之被動輸入共模追蹤的示意圖。圖3所示的電路克服共模範圍限制而不需要任何分開的軌對軌電路系統(圖2)。此係藉由將一新循環(步驟)引入至取樣程序來實現。首先，頂板節點vcp及vcn可重設為固定電壓vcm，圖3(a)。接著，在第二步驟中，取樣可在使vcp及vcn處於浮接但短路時執行，圖3(b)。藉此形成單一節點vx，該節點提供簡單的電容分壓：
Figure 107137492-A0202-12-0009-3
參照圖4，根據本揭露之特定實例實施例描繪使用被動輸入共模追蹤之取樣至MSB判定階段之過渡的示意圖。當MSB階段發生時，操作如圖4所示般執行，且其後接著是方程式(3)中的關係，即vcmcomp=vcm，始終保持。此外，節點vx處的電壓將在整個取樣階段期間跟隨vcmin，所具有的一限制在於變化率僅受短路開關及取樣電容器之RC時間常數的限制。此將具有遠高於任何基於OTA的主動追蹤電路(圖2)的帶寬。而且，不會由至頂板節點之一額外的放大器(204)驅動增加額外的雜訊。圖4繪示使用被動輸入共模追蹤從取樣轉向MSB階段。
由於已從SAR操作模式知道，比較器102的輸入vcp及vcn在轉換期間將朝vcm會聚，意指在轉換結束前，vcp及vcn兩者將係大約等於vcm。因此，當進入圖3(a)所示的重設階段時，不需要強驅動器來使vx安定化為vcm，因為兩個節點vcp及vcn已具有實質上等於vcm的一電壓(在一個LSB誤差內)。
參照圖5，根據本揭露之特定實例實施例描繪一被動輸入共模追蹤電路的示意圖。所需的唯一額外步驟係在取樣之前產生一個外加的重設信號，其在頂板節點處於浮接之前將頂板節點重設為vcm。因此，被動輸入共模追蹤之一類比硬體實現可使用圖5所示的電路。
參照圖6，根據本揭露之特定實例實施例描繪被動輸入共模追蹤的示意流程圖。在步驟610中，頂板係重設為vx。接著在步驟612中取得一電壓樣本。在步驟614中，執行一SAR位元轉換。步驟616判定SAR位元轉換是否完成。若否，則返回步驟614。若是，則返回步驟610。因此，數位實現將僅需要一個額外重設階段而不需要任何額外的硬體，例如，開關。
模擬已顯示，即使在許多MHz下有大規模的vcmin變化，本揭露的實施例仍是正確地操作，且不會讓ADC的性能下降。所提出的解決方案為SAR ADC提供連續時間、軌對軌輸入共模能力而無額外的類比硬體、無實際的帶寬限制，且僅需要每次轉換之一個額外的時鐘循環以執行頂板重設。此創新可適用於使用基於vcm取樣方法的所有SAR ADC。
許多SAR ADC使用提供一固有追蹤/保持功能的電容式DAC。電容式DAC使用電荷再分佈原理以產生一類比輸出電壓。由於此等類型的DAC盛行於SAR ADC中，討論其等之操作係有利的。電容式DAC由N個電容器之一陣列組成，其等具有二元加權值加上一個「虛置LSB」電容器。圖7至圖9顯示連接至一比較器之一3位元電容式DAC的實例。實例使用單一正vrefp及gnd作為差動參考。此意指參考共模等於vrefp/2。在獲取階段期間，陣列的共用端子(所有正輸入及負輸入電容器分別於該處共享連接的端子)係連接到Vref/2，且所有自由端子係連接至輸入信號(類比輸入+/-或Vinp/Vinn)。在獲取之後，共用端子從Vref/2斷開，且自由端子從Vinp/Vinn斷開，從而有效地捕捉與電容器陣列上的+/-輸入電壓成比例的電荷。接著將所有電容器的自由端子連接至Vref/2，驅動共用端子以
如二元搜尋演算法中的第一步驟，MSB電容器的底板係從接地斷開並連接至VREF。此藉由等於½VREF的量在正方向上驅動共用端子。因此，VCOMMON=-VIN+½×VREF。若VCOMMON<0(即，VIN>½×VREF)，則比較器輸出產生邏輯1。若VIN<½×VREF，則比較器輸出產生邏輯0。若比較器輸出係邏輯1，則MSB電容器的底板繼續連接至VREF。否則，MSB電容器的底板回到連接至接地。接著將下一個較小電容器的底板連接至VREF，並比較新的 VCOMMON電壓與接地。此持續直到已判定所有位元。通常，VCOMMON=-VIN+BN-1×VREF/2+BN-2×VREF/4+BN-1×...+B0×VREF/2N-1(B_比較器輸出/ADC輸出位元)。
參照圖7，根據本揭露之教示描繪具有基於vcm取樣之一SAR ADC的示意圖，其顯示連續漸進的頭兩個步驟。圖7僅顯示連續漸進的頭兩個步驟。
如上文所討論，比較器共模電壓係：
Figure 107137492-A0202-12-0012-4
若Vcmin=Vref/2，Vcmcomp亦係Vref/2。但若Vcmin接近0或Vref，則Vcmcomp遠離Vref/2。此可導致性能下降或甚至故障。常指定一安全、限定的Vcmin範圍。如上文所討論，此可藉由再次取樣輸入而非固定電壓Vref/2來解決。比較器共模電壓可給定如：
Figure 107137492-A0202-12-0012-5
輸入共模已抵消。比較器始終處於相同的共模電壓，且若為所欲，可將Vcmcomp設定為除了Vref/2以外的其他固定電壓。
參照圖8，其描繪具有基於vcm取樣之一先前技術的SAR ADC的示意圖，其顯示連續漸進的頭兩個步驟。圖8所示之電路在取樣期間取樣輸入共模電壓並緩衝至頂板。然而，此需要用於平均差動輸入的電路系統，額外的緩衝放大器204，且Vcmin必須在取樣輸入之前進行取樣，因此此SAR DAC解決方案無法處理Vcmin的快速變化。
參照圖9，根據本揭露之特定實例實施例描繪具有基於vcm取樣之一SAR ADC的示意圖，其顯示連續漸進的頭兩個步驟。若節點Vx及Vy在取樣期間浮接但一起短路，則電容分壓提供Vx=Vy=Vcmin。
Figure 107137492-A0202-12-0013-6
在轉換步驟(a)中，將電容器頂板重設為Vref/2。在轉換步驟(b)中，取得一電壓樣本。在轉換步驟(c)中，執行一SAR位元轉換。在轉換步驟(d)及(e)中，轉換位元係經判定為「1」或「0」之任一者。如上文所討論，此解決方案可防止Vx及Vy隨時間偏移。因此，可在各取樣+轉換步驟之前添加一額外時鐘循環以將Vx及Vy重設為某一固定電壓。
已就一或多個實施例而論描述本揭露，且應理解，除了明確陳述者外，許多同等案、替代案、變化案及修改案係可行的且在本揭露之範疇 內。雖然本揭露易受各種修改及替代形式，然而圖式中已展示且於本大中詳細描述本揭露之具體實例性實施例。然而，應當理解，本文描述之具體實例性實施例非意欲將本揭露限制於本文所揭露的具體形式。
102‧‧‧比較器

Claims (16)

  1. 一種用於在連續漸進式暫存器(successive approximation register,SAR)類比至數位轉換器(analog-to-digital convertor,ADC)中提供寬輸入共模範圍的方法，該方法包含下列步驟：將複數個二元加權電容器的頂板節點vcp及vcn重設為一電壓vcm；在底板節點vcp及vcn上分別取樣差動電壓Vinp及Vinn，同時將該等頂板節點vcp及vcn耦合在一起並浮接(floating)；及在經取樣的該等差動電壓Vinp及Vinn上執行一循序SAR類比至數位轉換。
  2. 如請求項1之方法，其中該SAR ADC係一差動輸入SAR ADC。
  3. 如請求項1之方法，其中該SAR ADC係製造在積體電路裝置中。
  4. 如請求項3之方法，其中該積體電路裝置係一微控制器。
  5. 一種用於在連續漸進式暫存器(SAR)類比至數位轉換器(ADC)中提供寬輸入共模範圍的方法，該方法包含下列步驟：將複數個二元加權電容器之一第一半的頂板耦合至一電壓比較器的一第一輸入，並將該複數個二元加權電容器之一第二半的頂板耦合至該電壓比較器的一第二輸入；將一第一虛置電容器的一頂板耦合至該電壓比較器的該第一輸入，並將一第二虛置電容器的一頂板耦合至該電壓比較器的該第二輸入；將先前的一第一參考電壓耦合至該複數個二元加權電容器之該第一半的底板； 將先前的一第二參考電壓耦合至該複數個二元加權電容器之該第二半的底板；將一第三參考電壓耦合至該複數個二元加權電容器的該等頂板，並耦合至該第一虛置電容器及該第二虛置電容器的該等頂板及底板；將先前的該第一參考電壓及該第二參考電壓與該複數個二元加權電容器的該等底板解耦；將該複數個二元加權電容器之該第一半的該等底板與該第一虛置電容器的該底板耦合至一正輸入電壓Vinp；將該複數個二元加權電容器之該第二半的該等底板與該第二虛置電容器的該底板耦合至一負輸入電壓Vinn；將該複數個二元加權電容器的該等頂板與該第一虛置電容器及該第二虛置電容器的該等頂板耦合在一起；將該複數個二元加權電容器之該第二半及該第二虛置電容器的該等頂板與該複數個二元加權電容器之該第一半及該第一虛置電容器的該等頂板解耦；將該複數個二元加權電容器與該第一虛置電容器及該第二虛置電容器的該等底板耦合至該第三參考電壓；判定該電壓比較器之該第一輸入上的一第一電壓是否大於其第二輸入上的一第二電壓；其中若該第一電壓大於該第二電壓，則從該電壓比較器提供一第一邏輯位準輸出，且 若該第一電壓小於該第二電壓，則從該電壓比較器提供一第二邏輯位準輸出；及持續進行一連續漸進式類比至數位轉換直到完成該轉換為止。
  6. 如請求項5之方法，其中先前的該第一參考電壓係來自一第一數位至類比轉換器(digital-to-analog converter,DAC)，且先前的該第二參考電壓係來自一第二DAC。
  7. 如請求項6之方法，其中先前的該第一參考電壓及該第二參考電壓係Vref，且該第三參考電壓係Vref/2。
  8. 如請求項5之方法，其中該第一邏輯位準係一邏輯高或邏輯「1」，且該第二邏輯位準係一邏輯低或邏輯「0」。
  9. 如請求項5之方法，其中該SAR ADC係一差動輸入SAR ADC。
  10. 如請求項5之方法，其中該SAR ADC係製造在積體電路裝置中。
  11. 如請求項10之方法，其中該積體電路裝置係一微控制器。
  12. 一種連續漸進式暫存器(SAR)類比至數位轉換器(ADC)，其包含電路系統，該電路系統經組態以：將一第三參考電壓耦合至複數個二元加權電容器的頂板以及第一虛置電容器及第二虛置電容器的頂板及底板；將先前的一第一參考電壓耦合至該複數個二元加權電容器之一第一半的底板； 將先前的一第二參考電壓耦合至該複數個二元加權電容器之一第二半的底板；將各別的該第一參考電壓、該第二參考電壓、及該第三參考電壓與該複數個二元加權電容器以及該第一虛置電容器及該第二虛置電容器的該等底板解耦；將該複數個二元加權電容器與該第一虛置電容器及該第二虛置電容器的該等底板耦合在一起；將一正輸入電壓Vinp耦合至該複數個二元加權電容器之該第一半及該第一虛置電容器的該等底板；將一負輸入電壓Vinn耦合至該複數個二元加權電容器之該第二半及該第二虛置電容器的該等底板；將該複數個二元加權電容器之該第二半及該第二虛置電容器的該等底板與該複數個二元加權電容器之該第一半及該第一虛置電容器的該等底板解耦；比較該複數個二元加權電容器之該第一半及該第一虛置電容器的該等頂板處之一電壓Vx與該複數個二元加權電容器之該第二半及該第二虛置電容器的該等頂板處之一電壓Vy；其中若該電壓Vx大於該電壓Vy，則將一第四參考電壓耦合至該複數個二元加權電容器之該第一半之一最高有效位元(most significant bit,MSB)者的該底板； 將一第五參考電壓耦合至該複數個二元加權電容器之該第二半之一MSB者的該底板；及將該第三參考電壓耦合至其餘之該複數個二元加權電容器及該第一虛置電容器及該第二虛置電容器的該等底板；或者若該電壓Vx小於該電壓Vy，則將該第五參考電壓耦合至該複數個二元加權電容器之該第一半之該MSB者的該底板；將該第四參考電壓耦合至該複數個二元加權電容器之該第二半之該MSB者的該底板；及將該第三參考電壓耦合至其餘之該複數個二元加權電容器及該第一虛置電容器及該第二虛置電容器的該等底板；及持續進行一連續漸進式類比至數位轉換直到完成該轉換為止。
  13. 如請求項12之SAR ADC，其中先前的該第一參考電壓係來自一第一數位至類比轉換器；先前的該第二參考電壓係來自一第二數位至類比轉換器；該第三參考電壓係Vref/2；該第四參考電壓係零伏特；且該第五參考電壓係Vref。
  14. 如請求項12之SAR ADC，其中該連續漸進式暫存器(SAR)類比至數位轉換器(ADC)係一差動輸入SAR ADC。
  15. 如請求項12之SAR ADC，其中該SAR ADC係製造在積體電路裝置中。
  16. 如請求項15之SAR ADC，其中該積體電路裝置係一微控制器。
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