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TWI763355B - 記憶體元件及其製造方法 - Google Patents

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TWI763355B
TWI763355B TW110108194A TW110108194A TWI763355B TW I763355 B TWI763355 B TW I763355B TW 110108194 A TW110108194 A TW 110108194A TW 110108194 A TW110108194 A TW 110108194A TW I763355 B TWI763355 B TW I763355B
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楊柏峰
漢中 賈
禮修 馬
世海 楊
王聖禎
林佑明
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台灣積體電路製造股份有限公司
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Abstract

在一些實施例中，本揭露是關於一種記憶體元件及其製 造方法。在一些實施例中，記憶體元件具有基底及設置於基底上方的下部內連金屬線。記憶體元件亦具有設置於下部內連金屬線上方的選擇器通道，以及環繞選擇器通道的側壁且藉由選擇器閘極介電質與選擇器通道分隔開的選擇器閘極電極。記憶體元件亦具有設置於選擇器通道上方且電連接至選擇器通道的記憶胞，以及設置於記憶胞上方的上部內連金屬線。藉由將選擇器放置於後段內連線結構內，節省前段空間且提供更大積集靈活性。

Description

記憶體元件及其製造方法
本發明實施例是有關於一種記憶體元件及其製造方法。
許多現代電子元件含有經配置以儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體在通電時儲存資料，而非揮發性記憶體能夠在斷電時儲存資料。電阻式隨機存取記憶體為用於下一代非揮發性記憶體技術的一個有前景的候選者。這是由於電阻式隨機存取記憶體元件提供許多優勢，包含寫入時間快、耐久性高、功耗低以及對來自輻射的損害具有較低易感性。
本發明實施例提供一種記憶體元件，其包括：基底、下部內連金屬線、選擇器通道、選擇器閘極電極、記憶胞以及上部內連金屬線。下部內連金屬線設置於基底上方。選擇器通道設置於下部內連金屬線上方。選擇器閘極電極環繞選擇器通道的側壁且藉由選擇器閘極介電質與選擇器通道分隔開。記憶胞設置於選 擇器通道上方且電連接至選擇器通道。上部內連金屬線設置於記憶胞上方。
本發明實施例提供一種記憶體元件，其包括：基底、內連線結構、多個選擇器以及多個記憶胞。內連線結構設置於基底上方，內連線結構具有一個堆疊在另一個上方的多個內連線金屬層且包括多個下部內連金屬線及多個上部內連金屬線。多個選擇器設置於內連線結構內且設置於下部內連金屬線上方，多個選擇器以具有列及行的陣列佈置。多個記憶胞以具有列及行的陣列相對應地設置於多個選擇器的頂部上。
本發明實施例提供一種製造記憶體元件的方法，其包括：在基底上方形成下部內連線金屬層；在下部內連線金屬層上方形成多個選擇器及多個記憶胞；以及在多個記憶胞上方形成上部內連線金屬層。
100、200、400、500:記憶體元件
102:基底
104:內連線結構
104a:下部內連線結構
104b:上部內連線金屬層
106a、106b、106c:ILD層
106L:下部ILD層
106U:上部ILD層
108:記憶胞
108':記憶體層
110:底部電極
112:資料儲存結構
114:頂部電極
116:上部內連金屬線
116a、116b、116c:上部內連金屬線
117:感測放大器
118:選擇器
119:位元線解碼器
124:選擇器閘極電極
124':選擇器閘極電極層
126:選擇器通道
126':選擇器通道層
127:字元線解碼器
130、130a、130b、130c:下部內連金屬線
132:選擇器閘極介電質
132':選擇器閘極介電層
202:邏輯元件
204:導電接觸件
206a、206b、206c:內連線
208a、208b:內連線通孔
300、300a、300b:記憶陣列
2400:方法
2402、2404、2406、2408、2410、2412、2414、2416、2418:動作
BL 1 、BL 2 、BL 3 :位元線
C11、C12、C13、C21、C22、C23、C31、C32、C33:記憶體單元
SL 1 、SL 2 、SL 3 :源極線
WL 1 、WL 2 、WL 3 :字元線
結合附圖閱讀以下詳細描述會最佳地理解本發明的各態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1示出包括後段製程(back-end-of-line；BEOL)選擇器的記憶體元件的一些實施例的橫截面圖。
圖2示出包括BEOL選擇器的記憶體元件的一些額外實施例的橫截面圖。
圖3示出具有多個記憶體單元的記憶陣列的一部分的一些實施例的方塊圖。
圖4A示出包括堆疊記憶陣列的記憶體元件的一些實施例的透視圖。
圖4B示出圖4A的記憶體元件的一些實施例的沿列方向的橫截面圖。
圖4C示出圖4A的記憶體元件的一些實施例的沿行方向的橫截面圖。
圖5A示出包括堆疊記憶陣列的記憶體元件的一些額外實施例的透視圖。
圖5B示出圖5A的記憶體元件的一些實施例的沿列方向的橫截面圖。
圖5C示出圖5A的記憶體元件的一些實施例的沿行方向的橫截面圖。
圖6至圖7示出繪示對應選擇器的記憶陣列的一些實施例的俯視圖。
圖8A至圖23C示出形成包括BEOL選擇器的記憶體元件的方法的一些實施例的各種視圖。
圖24示出形成包括BEOL選擇器的記憶體元件的方法的一些實施例的流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及佈置的具體實例以簡化本揭露。當然，這些組件及佈置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或第二特徵上的形成第 一特徵可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於清晰的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。然而，在一個圖式中所描述的特徵可在適用時併入關於另一圖式所描述的實施例中，以作為額外實施例，且可出於簡潔原因而不重複。
另外，為易於描述，本文中可使用例如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似用語的空間相對術語，以描述如諸圖中所示出的一個部件或特徵相對於另一部件或特徵的關係。除諸圖中所描繪的定向之外，空間相對用語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
舉例而言，半導體行業藉由減小最小特徵尺寸及/或將電子元件彼此更靠近的佈置來持續改良各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的積集度，其允許更多組件整合到給定區域中。隨著製造節點持續縮小，前段製程(front-end-of-line；FEOL)電晶體變成驅動例如在磁阻式隨機存取記憶體(magnetoresistive random access memory；MRAM)元件中的高密度非揮發性記憶體(non-volatile memory；NVM)的主要瓶頸。MRAM的操作需要高寫入電流(例如，大於200微安/微米)。獲得此高寫入電流的一種方法是增大電晶體尺寸或採用用於一個記憶體部件的多個電晶體。舉例而言，一些所提議的示意圖使用 用於一個記憶體部件的兩個電晶體或更多個電晶體，以使得具有充足的驅動電流。這些方式造成較大的FEOL面積損失。
鑒於以上，本揭露是關於作為記憶體元件的選擇器的後段製程(BEOL)電晶體及與實現高密度非揮發性記憶體元件相關聯的製造方法。在一些實施例中，記憶體元件包括設置於基底上方的後段內連線結構，且後段內連線結構包括下部內連金屬線及上部內連金屬線。選擇器及電連接至選擇器的記憶胞設置於上部內連金屬線與下部內連金屬線之間。藉由將選擇器放置於下部內連金屬線上方的後段內連線結構內，釋放了前段空間且提供更大的積集靈活性。
在另一些實施例中，選擇器具有豎直環繞式閘極(gate-all-around)結構，其與平面選擇器相比提供更好的閘極控制。選擇器可包括設置於下部內連金屬線上的選擇器通道，以及環繞選擇器通道的側壁且藉由選擇器閘極介電質與選擇器通道分隔開的選擇器閘極電極。下部內連金屬線可充當選擇器的一個源極/汲極區及充當記憶體元件的位元線或源極線中的一者。記憶胞可放置於選擇器通道上，且上部內連金屬線可佈置在記憶胞上方且充當選擇器的另一源極/汲極區以及充當記憶體元件的源極線或位元線中的另一者。藉由將記憶胞直接堆疊在選擇器通道上，消除了記憶胞與選擇器通道之間的線連接，且改良電效能。
在一些實施例中，選擇器通道可為或包括多晶矽、非晶矽或氧化物半導體(oxide semiconductor；OS)材料。舉例而言，選擇器通道可為或包括氧化銦鎵鋅(indium gallium zinc oxide；IGZO)。OS材料通道區提供超低洩漏電流(ION/IOFF>1013)且可用 於製造用於記憶體元件的BEOL相容的電晶體。在一些實施例中，選擇器通道可具有各種形狀。舉例而言，選擇器通道可為具有俯視圖為圓形、正方形、單鰭片、多鰭片、橢圓形或其他適用形狀的行。選擇器閘極電極可具有區塊形狀或為圍封選擇器通道的保形層。
圖1示出包括選擇器118的記憶體元件100的一些實施例的橫截面圖。在一些實施例中，記憶體元件100包括設置於基底102上方的內連線結構104及設置於內連線結構104內的記憶胞108。內連線結構104包括多個堆疊內連線金屬層，其包含設置於下部ILD層106L內且佈置於記憶胞108與基底102之間的下部內連金屬線130以及設置於上部ILD層106U內且在記憶胞108上方的上部內連金屬線116。下部ILD層106L及上部ILD層106U可各自包括一或多個介電層。
記憶胞108可包括底部電極110、佈置在底部電極110上方的資料儲存結構112以及佈置在資料儲存結構112上方的頂部電極114。上部內連金屬線116可延伸穿過上部ILD層106U以到達頂部電極114上。在一些實施例中，底部電極110及頂部電極114分別包括氮化鉭、氮化鈦、鉭、鈦、鉑、鎳、鉿、鋯、釕、銥或類似物。在一些實施例中，資料儲存結構112為磁性穿隧接面(magnetic tunnel junction；MTJ)或自旋閥(spin-valve)。在此情況下，記憶胞108稱作磁性記憶胞，且由此類記憶胞108的陣列所製成的記憶體元件100稱作磁阻式隨機存取記憶體(MRAM)元件。在一些替代實施例中，資料儲存結構112包括高k介電材料或其他半導體材料，例如氧化鎳(NiO)、鈦酸鍶(Sr(Zr)TiO3)、 二氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鋁(Al2O3)、五氧化二鉭(Ta2O5)、氧化鉿鋁(HfAlO)、氧化鉿鋯(HfZrO)或類似物。在此情況下，記憶胞108稱作電阻式記憶胞，且由此類記憶胞108的陣列所製成的記憶體元件100稱作電阻式隨機存取記憶體(resistive random access memory；ReRAM)元件。在一些其他實施例中，資料儲存結構112包括相變材料，例如Ge2Sb2Te5，且由此類資料儲存結構112的陣列所製成的記憶體元件100稱作相變隨機存取記憶體(PCRAM)元件。資料儲存結構112的其他結構及/或記憶胞108的其他記憶胞類型亦為適合的。
選擇器118電連接至記憶胞108且經配置以藉由控制流經選擇器118的電流來控制記憶胞108的寫入/讀取操作。在一些實施例中，選擇器118設置於記憶胞108的底部電極110下方且電耦接至記憶胞108的底部電極110。在另一些實施例中，選擇器118包括設置於下部內連金屬線130與底部電極110之間的選擇器通道126，以及環繞選擇器通道126的側壁且藉由選擇器閘極介電質132與選擇器通道126分隔開的選擇器閘極電極124。在操作期間，將偏壓電壓施加於下部內連金屬線130與上部內連金屬線116之間。將閘極電壓施加至選擇器閘極電極124。若閘極電壓充足，則接通選擇器通道126中的通道路徑，且可讀取/寫入記憶胞108。藉由使選擇器閘極電極124環繞選擇器通道126，與使用平面選擇器相比提供更好的閘極控制。在一些實施例中，記憶胞108直接設置於選擇器通道126的頂部上。記憶胞108可具有與選擇器通道126的側壁豎直對準的側壁。藉由將選擇器118在後段(back-end)放置於內連線結構104內，前段(front-end)可用於 其他邏輯功能，且提供更大的積集靈活性。藉由將記憶胞108直接堆疊在選擇器通道126上，消除記憶胞108與選擇器通道126之間的佈線內連線，且改良電效能。
在一些實施例中，選擇器通道126包括多晶矽或非晶矽。在一些其他實施例中，選擇器通道126包括氧化物半導體(OS)材料。舉例而言，通道層可由例如氧化銦鎵鋅(IGZO)、氧化銦鋅(indium zinc oxide；IZO)、氧化銦錫或氧化銦鈦(indium tin oxide/indium titanium oxide；ITO)或另一氧化物半導體材料製成。選擇器通道126可具有在約10奈米至約50奈米範圍內的厚度。OS材料通道區提供超低洩漏且可用於製造用於記憶體元件的BEOL相容的電晶體。在一些實施例中，選擇器閘極介電質132包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鈦(TiO2)、氧化鈦鍶(SrTiO3)或其他高k介電材料。選擇器閘極介電質132可具有在約1奈米至約15奈米或約1奈米至約5奈米範圍內的厚度。在一些實施例中，下部內連金屬線130及上部內連金屬線116包括例如氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、銅(Cu)或類似物的金屬材料。下部內連金屬線130及上部內連金屬線116可各自具有在約5奈米至約30奈米範圍內的厚度。
圖2示出根據具有更多細節的一些額外實施例的記憶體元件200的橫截面圖，所述記憶體元件200包括插入後段製程中的選擇器118。如圖2中所示，在一些實施例中，邏輯元件202設置於基底102及ILD層106a內。邏輯元件202可包括電晶體元件(例如，MOSFET元件、雙極性接面型電晶體(bipolar junction transistor，BJT)或類似物)。藉由將選擇器118插入後段製程中 而不是前段製程中，包含邏輯元件202的其他前段元件不由選擇元件的結構限制，且提供更大的積集靈活性。邏輯元件202可為平面元件、FinFET元件、奈米線元件或其他環繞式閘極(gate-all-around；GAA)元件。
內連線結構104設置於邏輯元件202及基底102上方。內連線結構104包括被堆疊ILD層包圍且經配置以提供電連接的多個堆疊內連線金屬層。在一些實施例中，內連線金屬層可包括著陸於邏輯元件202上的導電接觸件204，以及設置於導電接觸件204上方且被堆疊ILD層106a至106c包圍的內連線206a至內連線206c以及內連線通孔208a及內連線通孔208b。在一些實施例中，堆疊ILD層106a至106c可包括二氧化矽、氟矽酸鹽玻璃、矽酸鹽玻璃(例如硼矽磷酸鹽玻璃(borophosphate silicate glass；BSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟矽酸鹽玻璃(fluorosilicate glass；FSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass；USG)或類似物中的一或多者。在一些實施例中，相鄰ILD層106a-106c可由包括氮化物、碳化物或類似物的蝕刻停止層(未示出)分隔開。多個金屬層自靠近基底的下部位置至遠離基底的上部位置以業界編號稱作M0、M1、M2、M3...。
選擇器118設置於多個堆疊內連線金屬層中的至少一些上方，例如如圖2中所示位於內連線206a至206c上方。在一些實施例中，下部ILD層106L設置於內連線206a至206c以及堆疊ILD層106a至106c上方，且下部內連金屬線130設置於下部ILD層106L內。在一些實施例中，選擇器118包括設置於下部內連金 屬線130上的選擇器通道126。選擇器閘極介電質132設置於下部ILD層106L上方且沿選擇器通道126的側壁向上延伸。選擇器閘極介電質132可為或包括高k介電材料的一或多個介電層，高k介電材料例如是氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鈦(TiO2)、氧化鈦鍶(SrTiO3)或類似物。選擇器閘極介電質132可為襯於下部ILD層106L的上表面及選擇器通道126的側壁表面的保形襯裡(conformal liner)。選擇器閘極電極124可設置於選擇器閘極介電質132上且環繞選擇器通道126的側壁。藉由使選擇器閘極電極124環繞選擇器通道126，與使用平面選擇器相比提供更好的閘極控制。
在一些實施例中，記憶胞108直接設置於選擇器通道126的頂部上。記憶胞108可具有與選擇器通道126的側壁豎直對準的側壁。在一些實施例中，上部內連金屬線116設置於上部ILD層106U內且直接設置於記憶胞108上。下部ILD層106L及上部ILD層106U可各自包括一或多個介電層(例如，氧化物、低k介電質或超低k介電質)。藉由將選擇器118及記憶胞108放置於內連線結構104內的上部內連金屬線116與下部內連金屬線130之間，節省了前段空間以用於其他邏輯功能，且提供更大的積集靈活性。藉由將記憶胞108直接堆疊在選擇器通道126上，消除了記憶胞108與選擇器通道126之間的佈線內連線，且改良電效能。
在下部內連金屬線130下方的內連線206a至206c僅出於非限制性的示性目的而繪示。選擇器118及記憶胞108可靈活地設置於各種金屬層內。選擇器118及記憶胞108的準確位置可參考佈線需要來決定且因此提供設計靈活性。
圖3示出具有多個記憶體單元C11至C33的記憶陣列300的一部分的方塊圖。記憶體單元C11至C33佈置在呈列及/或行的記憶陣列300內。儘管記憶陣列300示出為具有3列及3行，但記憶陣列300可具有任何數目的列及任何數目的行。記憶體單元C11至C33中的每一者可包含耦接至選擇器118的記憶胞108。選擇器118經配置以選擇性地提供所選擇的記憶胞108的存取(access)，同時抑制經由未選擇的記憶體單元的洩漏電流。可將與圖1或圖2相關聯的所揭露元件結構併入作為記憶陣列300的各個記憶體單元C11至C33的一些實施例。
記憶體單元C11至C33可經由位元線BL 1 至BL 3 、字元線WL 1 至WL 3 以及源極線SL 1 至SL 3 控制。字元線WL 1 至WL 3 可用於操作與記憶體單元C11至C33相對應的選擇器118。當接通用於記憶胞108的選擇器118時，可將電壓施加至所述記憶胞。位元線解碼器119將讀取電壓或寫入電壓施加至位元線BL 1 至BL 3 中的一者。字元線解碼器127將另一電壓施加至字元線WL 1 至WL 3 中的一者，其在相對應的列中接通用於記憶體單元C11至C33的選擇器118。這些操作一起使得將讀取電壓或寫入電壓施加至記憶體單元C11至C33中的所選擇的記憶體單元。
將電壓施加至所選擇的記憶胞108產生電流。在讀取操作期間，感測放大器117基於電流判定所選擇的記憶胞的程式化狀態。感測放大器117可連接至源極線SL 1 至SL 3 。或者，感測放大器117可連接至位元線BL 1 至BL 3 。感測放大器117可基於電流判定記憶胞108的程式化狀態。在一些實施例中，感測放大器117藉由將所述電流與一或多個參考電流進行比較來判定記憶胞108 的程式化狀態。感測放大器117可將對程式化狀態的判定傳送至I/O緩衝器，所述I/O緩衝器可耦接至驅動電路以實施寫入操作及寫入驗證操作。驅動電路經配置以選擇施加至所選擇的記憶體單元的電壓以用於讀取操作、寫入操作以及寫入驗證操作。
將瞭解，有效電壓是記憶胞108兩端的電位差的絕對值。對於記憶陣列300，將電壓施加至所選擇的記憶胞意謂操作字元線WL 1 -WL 3 以接通與該記憶胞相對應的選擇器118，且使用驅動電路使得與該記憶胞相對應的源極線SL 1 -SL 3 與位元線BL 1 -BL 3 之間電位差的絕對值量值與所述電壓相同。在一些實施例中，將電壓施加至記憶胞是藉由將對應位元線BL 1 -BL 3 耦接至電壓同時將對應源極線SL 1 -SL 3 保持在接地電位來完成。此外，源極線SL 1 -源極線SL 3 可保持在其他電位，且位元線BL 1 -位元線BL 3 及源極線SL 1 -源極線SL 3 的作用可相反。
圖4A至圖4C提供根據一些實施例的包括堆疊記憶陣列的記憶體元件400的各種視圖。記憶體元件400包括各自包括多個記憶體單元的堆疊記憶陣列300a、300b，所述記憶體單元具有設置於內連線結構104內且相對應地連接至多個記憶胞108的多個選擇器118。選擇器118經配置以選擇性地提供所選擇的記憶胞108的存取，同時抑制經由未選擇的記憶體單元的洩漏電流。可將與圖3相關聯的所揭露記憶陣列300及記憶體單元C11至C33併入以作為記憶體元件400的記憶陣列300a、300b的一些實施例。可將與圖1或圖2相關聯的所揭露元件結構併入以作為記憶體元件400的記憶體單元的一些實施例。儘管出於說明的目的而將記憶體元件400示出為具有兩個堆疊記憶陣列300a、300b，但記憶 體元件400可具有更多單片堆疊的記憶陣列以用於更大的積集度。
如根據一些實施例的記憶體元件400的透視圖的圖4A中所示及記憶體元件400的沿列方向的橫截面圖的圖4B所示，一個列的記憶體單元可共用設置於記憶體單元的相對端上的第一訊號線及第二訊號線。舉例而言，記憶體單元C11、記憶體單元C12以及記憶體單元C13可共用設置於選擇器118下方且連接選擇器118的共用位元線BL 1 及設置於記憶胞108上方且連接記憶胞108的共用源極線SL 1 。另外如根據一些實施例的記憶體元件400的沿行方向的橫截面圖的圖4C中所示，一個行的記憶體單元可共用連接選擇器118的閘極電極的第三訊號線。舉例而言，記憶體單元C11、記憶體單元C21以及記憶體單元C31可共用包圍且連接選擇器118的各個選擇器閘極電極124的共用字元線WL 1 。第一訊號線、第二訊號線以及第三訊號線可進一步連接至圖中未示出的內連線穿孔及更多金屬層的上部層級。在一些實施例中，共用字元線WL 1 及選擇器閘極電極124包括相同導電材料或由一個無縫整體層(seamless integral layer)製成。換言之，選擇器閘極電極124可在記憶體單元之間延伸且亦充當共用字元線。在一些實施例中，選擇器閘極電極124為設置於選擇器118的行之間且沿選擇器通道126的側壁向上延伸的保形導電層。
圖5A至圖5C提供根據一些額外實施例的包括堆疊記憶陣列的記憶體元件500的各種視圖。與圖4A至圖4C相比，在一些替代實施例中，選擇器閘極電極124具有不同形狀。多個導電區塊設置於選擇器閘極介電質132上，平行地且沿行方向延伸，充當選擇器閘極電極124及共用字元線WL1、共用字元線WL2、 共用字元線WL3，且分別包圍且提供對選擇器通道126的控制。
圖6及圖7示出根據一些實施例的圖3的記憶陣列300的俯視圖，其示出對應的選擇器118。為簡要起見，僅標記一個記憶體單元C11的編號，但所述編號可類似地應用於其他記憶體單元。如圖6及圖7所示，選擇器通道126可為被選擇器閘極介電質132圍封的離散島狀物。從俯視圖看，選擇器閘極介電質132可具有離散環形狀。選擇器通道126可具有各種形狀。選擇器閘極電極124圍封選擇器閘極介電質132的外圍。在一些實施例中，選擇器通道126具有中心對稱(centro-symmetrical shape)形狀，例如圖6中所示的圓形、或者正方形或其他正多邊形。在一些替代實施例中，選擇器通道126在共用字元線WL1、WL2、WL3的長度方向上比在共用字元線WL1、WL2、WL3的寬度方向更長，其中字元線WL1、字元線WL2、字元線WL3需要分隔開，以使得選擇器通道126的面積可藉由佈置較長長度的選擇器通道126增大。此選擇器通道126的實例包含橢圓形或如圖7中所示的矩形。在另一些替代實施例中，選擇器通道126可包含多個鰭片(fin)以進一步增大選擇器通道126的周長，以使得選擇器通道126被選擇器閘極電極124更好地控制。圖中未示出的其他可應用的形狀(例如，正方形、多個鰭片、多個圓形鰭片等)亦為適合的。
圖8A至圖18C示出形成包括BEOL選擇器的記憶體元件的方法的一些實施例的各種視圖。儘管參考方法描述圖8A至圖18C，但將瞭解，圖8A至圖18C中所揭露的結構不限於此類方法，而是可單獨作為獨立於所述方法的結構。
如圖8A的透視圖及圖8B的橫截面圖所示，提供基底102 且在基底102上方形成下部ILD層106L。在各種實施例中，基底102可為任何類型的半導體主體(例如，矽、SiGe、SOI等)，例如半導體晶圓及/或在晶圓上的一或多個晶粒，以及任何其他類型的半導體及/或與其相關的磊晶層。半導體元件形成於基底102內。半導體元件可包括電晶體元件(例如，MOSFET元件、BJT或類似物)。半導體元件可包括平面元件、FinFET元件、奈米線元件或其他環繞式閘極(GAA)元件。舉例而言，如圖8B中所示，可在基底102內形成邏輯元件202，且邏輯元件202被第一ILD層106a包圍。在形成下部ILD層106L之前在基底102上形成一或多個內連線金屬層。在一些實施例中，可藉由在第一ILD層106a中形成用於邏輯元件202的導電接觸件204及第一內連線206a、在第二ILD層106b中形成第二內連線206b及第一內連線通孔208a以及在第三ILD層106c中形成第三內連線206c及第二內連線通孔208b來形成一或多個內連線金屬層。可藉由在基底102上方重複形成ILD層(例如，氧化物、低k介電質或超低k介電質)、選擇性地蝕刻ILD層以界定在ILD層內的通孔及/或溝渠、在通孔及/或溝渠內形成導電材料(例如，銅、鋁等)以及執行平坦化製程(例如，化學機械平坦化製程)以自ILD層上方移除多餘的導電材料來形成一個或一或多個內連線金屬層。圖8B中所示的導電接觸件204、內連線206a/206b/206c以及內連線通孔208a/208b是出於說明的目的而繪製，且內連線、通孔以及下部ILD層的更多或更少層可由各種應用調整。自下文圖式省略半導體元件及內連線金屬層。
如圖9A的透視圖以及圖9B及圖9C的橫截面圖中所示， 在一些實施例中，在下部ILD層106L內形成多個下部內連金屬線，例如圖中所示的下部內連金屬線130a、下部內連金屬線130b、下部內連金屬線130c，以作為下部內連線結構104a的部分。下部內連金屬線130a、130b、130c可充當記憶體元件的第一訊號線。在一些實施例中，第一訊號線為位元線。可藉由選擇性地蝕刻下部ILD層106L以界定在下部ILD層106L內的溝渠、在溝渠內形成導電材料(例如，鎢、銅、鋁等)以及執行平坦化製程(例如，化學機械平坦化製程)以自下部ILD層106L上方移除多餘的導電材料來形成下部內連金屬線130a、130b、130c。在一些實施例中，下部內連金屬線130a、130b、130c由與內連線206a至206c相同的導電材料形成。在一些替代實施例中，下部內連金屬線由不同於內連線206a至206c的導電材料形成。在一些實施例中，下部內連金屬線130a、130b、130c由沈積製程接著平坦化製程(例如，化學機械平坦化製程)形成，且可具有在約5奈米至約20奈米範圍內的厚度。
如圖10A的透視圖以及圖10B及圖10C的橫截面圖中所示，在一些實施例中，在下部內連線結構104a上形成選擇器通道層126'及記憶體層108'的堆疊。在一些實施例中，選擇器通道層126'及記憶體層108'由例如物理氣相沈積(physical vapor deposition；PVD)、化學氣相沈積(chemical vapor deposition；CVD)、原子層沈積(atomic layer depositions；ALD)或類似者的沈積技術形成。選擇器通道層126'可具有在約10奈米至約50奈米範圍內的厚度。在一些實施例中，選擇器通道層126'包括氧化物半導體(OS)材料。舉例而言，選擇器通道層126'可由例如氧 化銦鎵鋅(IGZO)、氧化銦鋅(IZO)、氧化銦錫或氧化銦鈦(ITO)或其他氧化物半導體材料製成。OS材料提供超低洩漏電流(ION/IOFF>1013)且與BEOL製程相容。在一些實施例中，記憶體層108'包括由資料儲存結構分隔開的底部電極層及頂部電極層。在一些實施例中，底部電極層及頂部電極層由氮化鉭、氮化鈦、鉭、鈦、鉑、鎳、鉿、鋯、釕、銥或類似物製成。資料儲存結構可由磁性穿隧接面(MTJ)、自旋閥、鐵電電容器或接面、高k介電材料或相變材料製成。用於記憶體層108'的堆疊的其他結構亦為適合的。在一些實施例中，可在記憶體層108'的堆疊上方形成硬罩幕層(未示出)以提供用於後續圖案化製程的罩幕功能。在各種實施例中，硬罩幕層可包括金屬(例如鈦、氮化鈦、鉭或類似物)及/或介電材料(例如氮化矽、碳化矽或類似物)。
如圖11A的透視圖以及圖11B及圖11C的橫截面圖中所示，在一些實施例中，將選擇器通道層126'及記憶體層108'的堆疊圖案化，以形成呈列及行的選擇器通道126的陣列及記憶胞108的陣列。在一些實施例中，選擇器通道126及記憶胞108被形成為具有豎直對準的側壁。藉由在圖案化以形成選擇器通道126及記憶胞108之前連續形成記憶體層108'及選擇器通道層126'，簡化製造製程。另外，藉由將記憶胞108直接堆疊在選擇器通道126上，消除記憶胞108與選擇器通道126之間的線連接，且改良電效能。在一些實施例中，選擇器通道126可被形成為圓形、正方形或其他正多邊形。在一些替代實施例中，選擇器通道126可具有軸對稱形狀，例如橢圓形或矩形。在另一些替代實施例中，選擇器通道126可包含多個鰭片以進一步增大選擇器通道126的周 長且因此增加對選擇器通道126的控制。
在一些替代實施例中，分開形成及圖案化選擇器通道層126'及記憶體層108'的堆疊。可在圖案化選擇器通道層126'以形成選擇器通道126之後形成記憶體層108'的堆疊。接著，藉由一或多個額外圖案化製程來圖案化記憶體層108'的堆疊。舉例而言，執行第一圖案化製程以界定頂部電極及資料儲存結構。接著，可沿資料儲存結構及頂部電極的側壁形成側壁間隔件，且側壁間隔件與頂部電極一起用作罩幕以對底部金屬層執行第二圖案化製程以界定底部電極。藉由在形成選擇器通道126之後形成且圖案化記憶體層108'的堆疊，為記憶胞108的佈局設計提供更大靈活性。
如圖12A的透視圖以及圖12B及圖12C的橫截面圖中所示，在一些實施例中，沿下部ILD層106L及下部內連金屬線130a、130b、130c的上表面形成選擇器閘極介電層132'，且選擇器閘極介電層132'向上延伸覆蓋選擇器通道126及記憶胞108的側壁。在一些實施例中，選擇器閘極介電層132'由例如原子層沈積(ALD)的沈積技術形成。選擇器閘極介電層132'可具有在約1奈米至約15奈米範圍內的厚度。在一些實施例中，選擇器閘極介電層132'包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鈦(TiO2)、氧化鈦鍶(SrTiO3)或另一高k介電材料等。
如圖13A的透視圖以及圖13B及圖13C的橫截面圖中所示，在一些實施例中，在包圍選擇器通道126及記憶胞108的選擇器閘極介電層132'上形成選擇器閘極電極層124'。在一些實施 例中，選擇器閘極電極層124'由沈積製程形成。選擇器閘極電極層124'可具有在約20奈米至約150奈米範圍內的厚度。在一些實施例中，選擇器閘極電極層124'可由氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、銅(Cu)或其他CMOS接觸金屬及/或摻雜半導體材料(例如，p摻雜或n摻雜多晶矽)形成。
如圖14A的透視圖以及圖14B及圖14C的橫截面圖中所示，在一些實施例中，圖案化選擇器閘極電極層124'以形成多個選擇器閘極電極124。在一些實施例中，多個選擇器閘極電極124降至與選擇器通道126的頂表面實質上對準的位置，且進一步被圖案化為各自連接一行選擇器通道126的多個平行導電線。多個平行導電線可充當記憶體元件的字元線。
如圖15A的透視圖以及圖15B及圖15C的橫截面圖中所示，在一些實施例中，將選擇器閘極介電層132'圖案化以形成選擇器閘極介電質132。在一些實施例中，使用罩幕層(圖中未示出)保護閘極介電層132'，防止在圖案化製程期間移除記憶胞之間的選擇器閘極介電層132'。可根據罩幕層或根據相對於選擇器閘極介電層132'具有高選擇性的其他結構移除記憶體區外部的選擇器閘極介電層132'。舉例而言，在圖案化製程期間，選擇器閘極電極124可與罩幕層一起使用，且所形成的選擇器閘極介電質132可具有與選擇器閘極電極124的外側壁對準的外側壁。選擇器閘極介電質132可覆蓋記憶胞108的整個側壁，且因此為記憶胞108提供絕緣及保護。
如圖16A的透視圖以及圖16B及圖16C的橫截面圖中所示，在一些實施例中，在記憶胞108、選擇器閘極介電質132以及 選擇器閘極電極124上方形成上部ILD層106U。在上部ILD層106U內形成多個上部內連金屬線，例如圖中所示的上部內連金屬線116a、116b、116c，以作為上部內連線金屬層104b的部分。多個上部內連金屬線116a、116b、116c可充當記憶體元件的第二訊號線。在一些實施例中，第二訊號線為源極線。可藉由選擇性地蝕刻上部ILD層106U以界定上部ILD層106U內的溝渠、在溝渠內形成導電材料(例如，鎢、銅、鋁等)以及執行平坦化製程(例如，化學機械平坦化製程)以自上部ILD層106U上方移除多餘的導電材料來形成上部內連金屬線116a、116b、116c。在一些實施例中，上部內連金屬線116a、116b、116c由與下部內連金屬線130a、130b、130c相同的導電材料形成。在一些替代實施例中，上部內連金屬線116a、116b、116c由不同於下部內連金屬線130a、130b、130c的導電材料形成。在一些實施例中，上部內連金屬線116a、116b、116c由沈積製程接著平坦化製程(例如，化學機械平坦化製程)形成，且可具有在約5奈米至約20奈米範圍內的厚度。
如圖17A的透視圖以及圖17B及圖17C的橫截面圖中所示，可重複一或多次圖8A至圖16C中所描述的製程，以形成堆疊在其上方的額外記憶陣列。舉例而言，圖中繪示在第一記憶陣列300a上方堆疊第二記憶陣列300b。
如圖18A的透視圖以及圖18B及圖18C的橫截面圖中所示，形成用於記憶陣列的額外內連線結構。舉例而言，內連線通孔可被形成為穿過ILD層106L、ILD層106U並到達訊號線。
圖19A至圖23C示出形成記憶體元件的方法的一些實施 例的各種視圖，所述記憶體元件包括替代圖13A至圖18C的BEOL選擇器，其具有具備不同形狀的選擇器閘極電極124。如圖19A至圖19C中所示，在選擇器閘極介電層132'上形成選擇器閘極電極層124'，以作為襯於選擇器閘極介電層132'的上表面的保形導電層。如圖20A至圖20C中所示，將選擇器閘極電極層124'圖案化以形成襯於選擇器通道126的側壁表面的多個選擇器閘極電極124。在一些實施例中，多個選擇器閘極電極124降至低於記憶胞108的頂表面的位置，且進一步被圖案化為各自連接一行選擇器通道126的多個平行導電線。多個平行導電線可充當記憶體元件的字元線。如圖21A至圖21C中所示，將選擇器閘極介電層132'圖案化以形成選擇器閘極介電質132。在一些實施例中，選擇器閘極介電質132可具有與選擇器閘極電極124的外側壁對準的外側壁。選擇器閘極介電質132可覆蓋記憶胞108的整個側壁，且因此為記憶胞108提供絕緣及保護。如圖22A至圖22C中所示，在記憶胞108、選擇器閘極介電質132以及選擇器閘極電極124上方形成上部ILD層106U。在上部ILD層106U內形成多個上部內連金屬線，例如圖中所示的上部內連金屬線116a、116b、116c，作為上部內連線金屬層104b的部分。多個上部內連金屬線116a、116b、116c可充當記憶體元件的第二訊號線。在一些實施例中，第二訊號線為源極線。如圖23A至圖23C中所示，在第一記憶陣列300a上方形成第二記憶陣列300b。隨後，可在第二記憶陣列300b上方形成額外記憶陣列。此外，形成用於記憶陣列的額外內連線結構，其包括基底穿孔，且所述內連線結構亦可包含形成於上部內連線金屬層104b上方的更多內連線金屬層。
圖24示出形成包括BEOL選擇器的記憶體元件的方法2400的一些實施例的流程圖。
儘管方法2400在本文中示出且描述為一系列動作或事件，但將瞭解，不應以限制性意義來解譯此類動作或事件的所示出次序。舉例而言，除了本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。另外，可能並非需要所有的所示出動作來實施本文中的描述的一或多個態樣或實施例。另外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。
在動作2402處，準備基底，且在基底上方的下部層間介電(inter-level dielectric；ILD)層內形成下部內連線金屬層。在一些實施例中，可在形成下部內連線金屬層之前在基底內形成邏輯元件。圖8A至圖9C示出對應於動作2402的一些實施例。
在動作2404處，以列及行形成選擇器陣列及記憶胞陣列。在一些實施例中，動作2404可經由動作2406至動作2412形成。
在動作2406處，在一些實施例中，在下部內連線金屬層上形成選擇器通道層及記憶體層的堆疊。圖10A至圖10C示出對應於動作2406的一些實施例。
在動作2408處，圖案化選擇器通道層及記憶體層的堆疊以形成選擇器通道及記憶胞。圖11A至圖11C示出對應於動作2408的一些實施例。
在動作2410處，在一些實施例中，形成覆蓋選擇器通道及記憶胞陣列的選擇器閘極介電層，且在選擇器閘極介電層上形 成選擇器閘極電極層。圖12A至圖13C或圖19A至圖19C示出對應於動作2410的一些實施例。
在動作2412處，圖案化選擇器閘極電極層以形成多個選擇器閘極電極，且圖案化選擇器閘極介電層以形成選擇器閘極介電層。圖14A至圖15C或圖20A至圖21C示出對應於動作2412的一些實施例。
在動作2414處，在一些實施例中，在上部ILD層106U內形成具有多個上部內連金屬線的上部內連線金屬層。圖16A至圖16C或圖22A至圖22C示出對應於動作2414的一些實施例。
在動作2416處，堆疊一或多個額外記憶陣列。圖17A至圖17C或圖23A至圖23C示出對應於動作2416的一些實施例。
在動作2418處，形成用於記憶陣列的額外內連線結構。圖18A至圖18C或圖23A至圖23C示出對應於動作2418的一些實施例。
因此，在一些實施例中，本揭露是關於具有插入於BEOL內連線結構中的BEOL選擇器的記憶體元件(例如，MRAM或ReRAM，或PCRAM元件)。
在一些實施例中，本揭露是關於一種記憶體元件。記憶體元件包括基底及設置於基底上方的下部內連金屬線。記憶體元件更包括設置於下部內連金屬線上方的選擇器通道及環繞選擇器通道的側壁且藉由選擇器閘極介電質與選擇器通道分隔開的選擇器閘極電極。記憶體元件更包括設置於選擇器通道上方且電連接至選擇器通道的記憶胞，以及設置於記憶胞上方的上部內連金屬線。
在上述記憶體元件中，其中所述記憶胞直接接觸所述選擇器通道。
在上述記憶體元件中，其中所述選擇器通道具有與所述記憶胞的側壁對準的側壁。
在上述記憶體元件中，其中所述選擇器閘極電極包括覆蓋所述選擇器閘極介電質的下部側壁的金屬層。
在上述記憶體元件中，其中所述選擇器通道包括氧化物半導體材料。
在上述記憶體元件中，其中從俯視圖來看，所述選擇器通道具有圓形或橢圓形狀。
在上述記憶體元件中，所述記憶胞包括：底部電極，設置於所述選擇器通道上方；資料儲存結構，設置於所述底部電極上方；以及頂部電極，設置於所述資料儲存結構上方。
在上述記憶體元件中，其中從俯視圖來看，所述選擇器通道具有正方形或矩形形狀。
在上述記憶體元件中，其中所述選擇器閘極介電質包括氧化鋁。
在上述記憶體元件中，其中所述選擇器通道由氧化銦鎵鋅製成。
在其他實施例中，本揭露是關於一種記憶體元件。記憶體元件包括基底及設置於基底上方的內連線結構。內連線結構具有一個堆疊在另一個上方且包括多個下部內連金屬線及多個上部內連金屬線的多個內連線金屬層。記憶體元件更包括設置於內連線結構內且設置於下部內連金屬線上方的多個選擇器。多個選擇 器佈置成具有列及行的陣列。記憶體元件更包括以具有列及行的陣列相對應地設置於多個選擇器的頂部上的多個記憶胞。
在上述記憶體元件中，所述多個選擇器各自包括：選擇器通道，設置於所述下部內連金屬線上方；選擇器閘極介電質，環繞所述選擇器通道的側壁；以及選擇器閘極電極，設置於所述選擇器閘極介電質周圍且藉由所述選擇器閘極介電質與所述選擇器通道分隔開。
在上述記憶體元件中，所述多個記憶胞各自包括：底部電極；資料儲存結構，設置於所述底部電極上方；以及頂部電極，設置於所述資料儲存結構上方。
在上述記憶體元件中，其中所述選擇器中的一列選擇器共用設置於所述一列選擇器的所述選擇器通道正下方的多個下部內連金屬線中的一者。
在上述記憶體元件中，其中所述一列選擇器共用設置於一列所述記憶胞的所述頂部電極正上方的多個上部內連金屬線中的一者。
在上述記憶體元件中，其中所述選擇器中的一行選擇器共用字元線，所述字元線連接所述一行選擇器的所述選擇器閘極電極。
在上述記憶體元件中，其中所述選擇器閘極電極為設置於所述一行選擇器之間且沿所述一行選擇器的所述選擇器通道的下部側壁延伸的保形導電層。
在又其他實施例中，本揭露是關於一種形成記憶體元件的方法。所述方法包含在基底上方形成下部內連線金屬層以及在 下部內連線金屬層上方形成多個選擇器及多個記憶胞。所述方法更包括在多個記憶胞上方形成上部內連線金屬層。
在上述製造記憶體元件的方法中，形成所述多個選擇器及所述多個記憶胞包括：在所述下部內連線金屬層上形成選擇器通道層；在所述選擇器通道層上形成記憶體層的堆疊；圖案化所述記憶體層的堆疊及所述選擇器通道層，以形成以具有列及行的陣列佈置的多個選擇器通道及多個記憶胞；以及形成並圖案化選擇器閘極電極層及選擇器閘極介電層，所述選擇器閘極電極層及所述選擇器閘極介電層包圍所述多個選擇器通道。
在上述製造記憶體元件的方法中，更包括形成堆疊在所述上部內連線金屬層上方的第二多個選擇器及第二多個記憶胞。
前文概述若干實施例的特徵，以使得所屬領域中具通常知識者可更好地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於實行本文中所引入的實施例的相同目的及/或實現相同優勢的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行作出改變、替代以及更改。
100:記憶體元件
102:基底
104:內連線結構
106L:下部ILD層
106U:上部ILD層
108:記憶胞
110:底部電極
112:資料儲存結構
114:頂部電極
116:上部內連金屬線
118:選擇器
124:選擇器閘極電極
126:選擇器通道
130:下部內連金屬線
132:選擇器閘極介電質

Claims (10)

  1. 一種記憶體元件，包括：基底；下部內連金屬線，設置於所述基底上方；選擇器通道，設置於所述下部內連金屬線上方；選擇器閘極電極，環繞所述選擇器通道的側壁且藉由選擇器閘極介電質與所述選擇器通道分隔開；記憶胞，設置於所述選擇器通道上方且電連接至所述選擇器通道，其中所述選擇器閘極介電質覆蓋所述選擇器通道的側壁及所述記憶胞的側壁；以及上部內連金屬線，設置於所述記憶胞上方。
  2. 如請求項1所述的記憶體元件，其中所述記憶胞直接接觸所述選擇器通道。
  3. 如請求項1所述的記憶體元件，其中所述選擇器通道具有與所述記憶胞的側壁對準的側壁。
  4. 如請求項1所述的記憶體元件，其中所述選擇器閘極電極包括覆蓋所述選擇器閘極介電質的下部側壁的金屬層。
  5. 如請求項1所述的記憶體元件，所述記憶胞包括：底部電極，設置於所述選擇器通道上方；資料儲存結構，設置於所述底部電極上方；以及頂部電極，設置於所述資料儲存結構上方。
  6. 一種記憶體元件，包括：基底；內連線結構，設置於所述基底上方，所述內連線結構具有一 個堆疊在另一個上方的多個內連線金屬層且包括多個下部內連金屬線及多個上部內連金屬線；多個選擇器，設置於所述內連線結構內且設置於所述下部內連金屬線上方，所述多個選擇器以具有列及行的陣列佈置，所述多個選擇器各自包括：選擇器通道，設置於所述下部內連金屬線上方；選擇器閘極介電質，環繞所述選擇器通道的側壁；以及選擇器閘極電極，設置於所述選擇器閘極介電質周圍；以及多個記憶胞，以具有列及行的陣列相對應地設置於所述多個選擇器的頂部上，其中所述多個選擇器的所述選擇器閘極介電質更延伸至環繞所述多個記憶胞的側壁。
  7. 如請求項6所述的記憶體元件，其中所述選擇器閘極電極藉由所述選擇器閘極介電質與所述選擇器通道分隔開，且所述選擇器閘極介電質從所述多個選擇器中的一者的所述選擇器通道連續延伸至所述多個選擇器中的另一者的所述選擇器通道。
  8. 如請求項7所述的記憶體元件，所述多個記憶胞各自包括：底部電極；資料儲存結構，設置於所述底部電極上方；以及頂部電極，設置於所述資料儲存結構上方。
  9. 一種製造記憶體元件的方法，所述方法包括： 在基底上方形成下部內連線金屬層；在所述下部內連線金屬層上方形成多個選擇器及多個記憶胞，包括：在所述下部內連線金屬層上形成選擇器通道層；在所述選擇器通道層上形成記憶體層的堆疊；圖案化所述記憶體層的堆疊及所述選擇器通道層，以形成以具有列及行的陣列佈置的多個選擇器通道及多個記憶胞；以及形成並圖案化選擇器閘極電極層及選擇器閘極介電層，所述選擇器閘極電極層及所述選擇器閘極介電層包圍所述多個選擇器通道；以及在所述多個記憶胞上方形成上部內連線金屬層。
  10. 如請求項9所述的製造記憶體元件的方法，其中所述選擇器閘極介電層覆蓋所述多個選擇器通道的側壁及所述多個記憶胞的側壁。
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